双方向フォトサイリスタチップ、光点弧カプラ、および、ソリッドステートリレー
【課題】転流特性の向上を図る。
【解決手段】 双方向フォトサイリスタチップ３１の２つの動作チャンネルＣＨ1,ＣＨ2が、交差しないように、互いに分離して配置されている。そして、Ｎ型シリコン基板上における左側のＰゲート拡散領域２３と右側のＰゲート拡散領域２３'との間であって、ＣＨ1とＣＨ2との間に、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜３５aでなるチャネル分離領域２９が形成されている。したがって、上記Ｎ型シリコン基板の表面におけるチャネル分離領域２９近傍のシリコン界面準位(Ｑss)が増大し、Ｎ型シリコン基板内の少数キャリアである正孔が上記領域において消滅する。その結果、ＣＨ1がオフした時点でＣＨ2側に逆位相の電圧が印加された場合に光入射が無いにも拘わらずＣＨ2がオンする転流失敗を防止することができ、転流特性を向上できる。
【解決手段】 双方向フォトサイリスタチップ３１の２つの動作チャンネルＣＨ1,ＣＨ2が、交差しないように、互いに分離して配置されている。そして、Ｎ型シリコン基板上における左側のＰゲート拡散領域２３と右側のＰゲート拡散領域２３'との間であって、ＣＨ1とＣＨ2との間に、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜３５aでなるチャネル分離領域２９が形成されている。したがって、上記Ｎ型シリコン基板の表面におけるチャネル分離領域２９近傍のシリコン界面準位(Ｑss)が増大し、Ｎ型シリコン基板内の少数キャリアである正孔が上記領域において消滅する。その結果、ＣＨ1がオフした時点でＣＨ2側に逆位相の電圧が印加された場合に光入射が無いにも拘わらずＣＨ2がオンする転流失敗を防止することができ、転流特性を向上できる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、双方向フォトサイリスタチップ、それを用いた点弧型カプラ、および、その点弧型カプラを用いたソリッドステートリレー(以下、ＳＳＲと略称する)に関する。
【背景技術】
【０００２】
従来より、図３５〜図３７に示すような構造の双方向フォトサイリスタがある。尚、図３５は平面図であり、図３６は図３５におけるＡ‐Ａ'矢視断面図であり、図３７は等価回路図である。この双方向フォトサイリスタ４は、例えばＮ型シリコン基板１の上に形成された、ＣＨ(チャネル)1のフォトサイリスタとＣＨ2のフォトサイリスタとで構成されている。このような双方向サイリスタ４は、光照射によってゲートトリガ信号を与えてＳＳＲのオン・オフを制御する光点弧カプラ用として広く用いられている。
【０００３】
尚、５,５'はアノード拡散領域(Ｐ型)、６,６'はＰゲート拡散領域(Ｐ型)、７,７'はカソード拡散領域(Ｎ型)、８,８'はゲート抵抗、９,９'はＡl電極、１０はＡl配線である。尚、電極Ｔ2は、Ａl電極９直上に形成されて、Ａl電極９を介してアノード拡散領域５およびカソード拡散領域７と接続されている。同様に、電極Ｔ1は、Ａl電極９'直上に形成されて、Ａl電極９'を介してアノード拡散領域５'およびカソード拡散領域７'と接続されている。そして、図中右側のアノード拡散領域５'から左側のカソード拡散領域７に向かって、図３７におけるＣＨ1のフォトサイリスタ２を構成するＰＮＰＮ部が形成されている。また、図中左側のアノード拡散領域５から右側のカソード拡散領域７'に向かって、ＣＨ2のフォトサイリスタ３を構成するＰＮＰＮ部が形成されている。
【０００４】
図３６は、本双方向フォトサイリスタにおけるパシベーション構造を示すＮ型シリコン基板１の断面図である。Ｎ型シリコン基板１上におけるＡl配線１０の左側のカソード拡散領域７上からＡl配線１０の右側のアノード拡散領域５'上にかけてＳiＯ2膜１５を形成している。さらに、このＳiＯ2膜１５上に酸素ドープ半絶縁多結晶シリコン膜１６を形成し、酸素ドープ半絶縁多結晶シリコン膜１６上にＳiＮ膜１７を化学気相成長法によって形成する。そして、上記左側においては、ＳiＮ膜１７上からＰゲート拡散領域６上にかけてＡl電極９を形成して、電極Ｔ2に接続する。一方、上記右側においては、ＳiＮ膜１７上からアノード拡散領域５'上にかけてＡl電極９'を形成して、上記電極Ｔ1に接続する。さらに、ＳiＮ膜１７上に、図３５に示すように、本双方向フォトサイリスタの図中左側と右側とを分離するＡl配線１０を全幅に亙って形成し、Ｎ型シリコン基板１に接続している。こうして、酸素ドープ半絶縁多結晶シリコン膜１６の両端と中央とをＡl電極９,９',１０に接触させ、Ａl電極９,９'とＡl電極１０との間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和する。こうして、高耐圧化が有利に行えるフィールドプレート構造としている。尚、１８はＮ＋層であり、１９は空乏層である。
【０００５】
一般的に、交流で使用する光点弧型カプラは以下のように動作する。すなわち、図３７において、電極Ｔ1‐電極Ｔ2間に素子のオン電圧(約１.５Ｖ)よりも高い交流電圧がバイアスされている条件下で、先ず、電極Ｔ1側が電極Ｔ2側よりも正電位にある場合は、ＬＥＤ(発光ダイオード)(図示せず)からの光信号を双方向フォトサイリスタ４が受光すると、ＣＨ1側のＮＰＮトランジスタＱ2がオン状態となる。そうすると、ＣＨ1側のＰＮＰトランジスタＱ1のベース電流が引き出されることになり、このＰＮＰトランジスタＱ1がオンする。続いて、ＰＮＰトランジスタＱ1のコレクタ電流によってＣＨ1側のＮＰＮトランジスタＱ2にベース電流が供給され、正帰還によってＣＨ1側のＰＮＰＮ部がオンして、上記電極Ｔ1から電極Ｔ2へ交流回路の負荷に応じたオン電流が流れる。その場合、ＣＨ2側では、バイアス印加の向きが逆であるからＰＮＰＮ部の正帰還が起こらず、１次光電流のみが流れる。次の半サイクルで、上記電極Ｔ2側が電極Ｔ1側よりも正電位にある場合には、ＣＨ2側のＰＮＰＮ部が、上述の場合と全く同様に正帰還動作してオンし、ＣＨ1側では１次光電流のみが流れる。
【０００６】
こうして、上記双方向フォトサイリスタ４は、上記ＬＥＤから光が継続的に照射されている場合にはオンする。一方、上記ＬＥＤから光がない場合には保持電流値(ＩＨと称す)でオフする。こうして、スイッチの機能を果たすのである。尚、上述したような光点弧カプラに用いられる双方向フォトサイリスタに関する先行技術文献としては、例えば、特開平１０‐２４２４４９号公報(特許文献１)等がある。
【０００７】
しかしながら、上記従来双方向フォトサイリスタには、以下のような問題がある。すなわち、光感度を上げて高感度化すると、相反する耐ノイズ特性である転流特性とdv/dt特性とが低下する。つまり、転流特性およびdv/dt特性と光感度とは所謂トレードオフの関係があり、これが双方向フォトサイリスタの性能上最も重要な設計課題となっている。ここで、dv/dt特性とは「臨界オフ電圧上昇率」のことであり、双方向フォトサイリスタがディバイスとして正常に機能するためには１０００Ｖ/μs以上の臨界オフ電圧上昇率が必要である。
【０００８】
尚、上記高感度化は、使用機器から見た場合、少ない電流で制御することが出来るために、低消費電力化のメリットやマイコン等からダイレクト駆動できるメリット等があり、ユーザから強く要望される重要な特性である。
【０００９】
ここで、上記転流特性について説明する。転流特性とは、正常動作の場合においては、図３８(図３５におけるＡ‐Ａ'を含む全体の縦断面図)に示すように、ＣＨ1がオンしている交流の半サイクル期間中に光入射が無くなった場合は、この半サイクル期間中は上記ＰＮＰＮ部の電流保持特性によってオン状態が継続する。そして、図３９(図３５におけるアノード拡散領域５およびカソード拡散領域７'を含む全体の縦断面図)に示すごとく、次の半サイクルに移行すると、光入射が無い限りＣＨ2はオンしない。しかしながら、スイッチングする交流回路にＬ負荷が存在する場合には、電極Ｔ1‐電極Ｔ2間に印加される交流電圧の位相よりもオン電圧の位相が遅れるため、ＣＨ1がオフする時点においては既に電極Ｔ1‐電極Ｔ2間には逆位相の交流電圧が印加されている。したがって、ＣＨ1がオフした時点でＣＨ2側に急峻な立ち上がりを示す逆位相の電圧が印加されることになる。
【００１０】
そのために、上記双方向フォトサイリスタ４のＮ型シリコン基板１中に残存している正孔１１が、消滅する前に矢印(Ａ)に示すようにフォトサイリスタ３側のＰゲート拡散領域６'へ移動して、光入射が無いにも拘わらずＣＨ2側のＮＰＮトランジスタＱ4をオンすると共にＣＨ2側の正帰還作用を促して、ＣＨ2がオンするという誤動作(転流失敗)を招くのである。
【００１１】
つまり、上記「転流特性」とは、上述したような転流失敗を起こさずに制御可能な最大の動作電流値Ｉcomを表す特性なのである。そして、高感度化する程に、この転流特性が低下するというトレードオフの相関があり、この転流特性を如何に向上させるかが、高感度化の上での課題となる。
【００１２】
ところで、上記転流失敗を防止する場合には、Ｎ型シリコン基板１中に残存している正孔１１が、フォトサイリスタ２側からフォトサイリスタ３側のＰゲート拡散領域６'へ移動するのを抑制すれば良い。ところが、図３５〜図３７に示すような構造を有する従来の双方向フォトサイリスタ４では、上述したように、そのパシベーション構造は、図３６に示すように、Ａl電極９,９'とＡl電極１０との間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和して、高耐圧化が有利に行えるフィールドプレート構造になっている。しかしながら、このような構造は、転流特性の改善とは直接関係はなく、フォトサイリスタ２側で生成されてＮ型シリコン基板１中に残存している正孔１１が、フォトサイリスタ３側のＰゲート拡散領域６'へ移動するのを抑制することはできないのである。
【００１３】
次に、上記臨界オフ電圧上昇率dv/dt特性について説明する。アノード拡散領域５,５'とカソード拡散領域７,７'との間に急激な立ち上がりの電圧パルスが印加されると、光信号が無くても双方向フォトサイリスタ４がオンしてしまう誤動作が生じる。この理由は、本来光信号を受けるべきＰゲート拡散領域６,６'に変位電流が流れ込み、これがトリガ電流として作用するためである。このような誤動作は、特に高温状態で生じる。つまり、上記誤動作が生じない最大の電圧上昇率が臨界オフ電圧上昇率dv/dtである。そして、この臨界オフ電圧上昇率dv/dt特性も高感度化する程低下するというトレードオフの相関がある。すなわち、このdv/dt特性を如何に向上させるかも、高感度化の上での課題となる。
【特許文献１】特開平１０‐２４２４４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで、この発明の課題は、光感度と、この光感度とトレードオフの関係を有する転流特性および臨界オフ電圧上昇率dv/dt特性と、の向上を図ることができる双方向フォトサイリスタチップを提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、この発明の双方向フォトサイリスタチップは、
第１導電型の基板と、
上記第１導電型の基板の表面に設けられると共に、第２導電型の第１拡散層と、上記第２導電型の第２拡散層と、この第２拡散層内に形成された上記第１導電型の第３拡散層と、を含む一対のフォトサイリスタ部と
を備え、
上記一対のフォトサイリスタ部のうちの一方は上記半導体チップにおける一側に配置される一方、他方は上記半導体チップにおける他側に配置されており、
上記一方のフォトサイリスタ部を構成する上記第１拡散層は、上記他方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記他方のフォトサイリスタ部を構成する上記第１拡散層は、上記一方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記一対のフォトサイリスタ部間に発生する２つのチャネルは、互いに交差することなく平行であり、
上記基板上における上記一対のフォトサイリスタ部を構成する２つの上記第２拡散層の間に形成されて、キャリアの移動を抑制するキャリア移動抑制領域を
備え、
１つの半導体チップであることを特徴としている。
【００１６】
上記構成によれば、印加される交流電圧の半サイクルにおいて、上記対を成す２つのチャネルのうちの一方が光信号によってオンした際に上記基板中に発生して残存していたキャリアの移動が、上記２つのフォトサイリスタ部を構成する２つの第２拡散層の間に形成されたキャリア移動抑制領域によって抑制される。その結果、次の半サイクルにおいて、上記基板中の残存キャリアが他方のチャネルを構成するフォトサイリスタ部の上記第２拡散層に移動して、光入射が無いにも拘わらず上記他方のチャネルがオンしてしまうことが防止される。したがって、転流失敗による誤動作を減少でき、転流特性が改善される。
【００１７】
ここで、上記第１導電型および第２導電型とはＮ型あるいはＰ型を指し、上記第１導電型がＮ型である場合には上記第２導電型はＰ型であり、上記第１導電型がＰ型である場合には上記第２導電型はＮ型である。
【００１８】
また、１実施例では、
上記キャリア移動抑制領域は、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜を含んでおり、
上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜は、Ａl電極によって上記基板と電気的に接続されている。
【００１９】
この実施例によれば、上記第１導電型がＮ型であり、上記第２導電型がＰ型であり、上記基板がシリコン基板である場合に、上記Ｎ型シリコン基板の表面における上記キャリア移動抑制領域のシリコン界面準位(Ｑss)が増大する。その結果、Ｎ型シリコン基板内の少数キャリアである正孔を上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の領域において消滅させることができ、上記正孔のライフタイムの低減を促進できる。したがって、結果として転流特性を改善することができるのである。
【００２０】
また、１実施例では、
上記キャリア移動抑制領域は、さらに
上記基板の表面に形成されたキャリア吸収用ダイオードを含んでいる。
【００２１】
この実施例によれば、上記Ｎ型シリコン基板内の少数キャリアである正孔が上記キャリア吸収用ダイオードを構成するＰ型拡散領域に吸収されて、上記正孔のライフタイムが低減される。したがって、上述した上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜による効果と相俟って、より確実に転流特性を改善することができる。
【００２２】
また、１実施例では、
上記キャリア吸収用ダイオードは、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の外径よりも小さい外径を有すると共に、上記基板側とは反対側が上記Ａl電極を介して上記基板と電気的に接続されている。
【００２３】
この実施例によれば、上記Ｎ型シリコン基板の表面に、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の存在に起因してシリコン界面準位Ｑssが増大する領域を設けることができる。したがって、上記キャリア吸収用ダイオードによる効果と上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜による効果とを効果的に引き出すことができる。
【００２４】
また、１実施例では、
上記第１拡散層に電気的に接続された第１電極と上記キャリア移動抑制領域との間隔および上記第３拡散層に電気的に接続された第２電極と上記キャリア移動抑制領域との間隔のうち、何れか狭い方の間隔が、少なくとも３０μmである。
【００２５】
この実施例によれば、上記キャリア移動抑制領域の構造を用いる場合に、４００Ｖ以上の耐圧を得ることができる。
【００２６】
また、１実施例では、
上記キャリア移動抑制領域は、上記２つのチャネルの間に各チャネルと交差しないように形成されている。
【００２７】
この実施例によれば、領域面積の小さい上記キャリア移動抑制領域によって、上記基板中の残存キャリアがオフ側のチャネルを構成するフォトサイリスタ部の上記第２拡散層に移動するのを抑制して、転流特性を改善することができる。
【００２８】
また、１実施例では、
上記キャリア移動抑制領域は、上記２つのチャネルの夫々と交差している。
【００２９】
この実施例によれば、上記第１拡散領域と第３拡散領域との間に急激な立ち上がりの電圧パルスが印加された場合に、本来光信号を受けるべき上記第２拡散領域に変位電流が流れ込むことが、上記２つのチャネルの夫々と交差して形成されている上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜とＡl電極とを含むキャリア移動抑制領域によって抑制される。その結果、光信号が無くても上記フォトサイリスタ部がオンすることが防止され、dv/dt特性を向上することができる。
【００３０】
また、１実施例では、
上記第１拡散層に電気的に接続された第１電極と上記キャリア移動抑制領域との間隔および上記第３拡散層に電気的に接続された第２電極と上記キャリア移動抑制領域との間隔のうち、何れか狭い方の間隔が、少なくとも３０μmである。
【００３１】
この実施例によれば、上記２つのチャネルの夫々と交差しているキャリア移動抑制領域の構造を用いる場合に、４００Ｖ以上の耐圧を得ることができる。
【００３２】
また、１実施例では、
上記キャリア移動抑制領域は、上記２つのチャネルの夫々と交差している。
【００３３】
この実施例によれば、上記第１拡散領域と第３拡散領域との間に急激な立ち上がりの電圧パルスが印加された場合に、本来光信号を受けるべき上記第２拡散領域に変位電流が流れ込むことが、上記２つのチャネルの夫々と交差して形成されている上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜とＡl電極とを含むキャリア移動抑制領域によって抑制される。その結果、光信号が無くても上記フォトサイリスタ部がオンすることが防止され、dv/dt特性を向上することができる。
【００３４】
また、１実施例では、
上記第１拡散層に電気的に接続された第１電極と上記キャリア移動抑制領域との間隔および上記第３拡散層に電気的に接続された第２電極と上記キャリア移動抑制領域との間隔のうち、何れか狭い方の間隔が、少なくとも３０μmである。
【００３５】
この実施例によれば、上記キャリア吸収用ダイオードを含むと共に上記２つのチャネルの夫々と交差しているキャリア移動抑制領域の構造を用いる場合に、４００Ｖ以上の耐圧を得ることができる。
【００３６】
また、１実施例では、
上記キャリア吸収用ダイオードは、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の外径よりも小さい外径を有すると共に、上記基板側とは反対側が上記Ａl電極を介して上記基板と電気的に接続されている。
【００３７】
この実施例によれば、上記Ｎ型シリコン基板の表面に、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の存在に起因してシリコン界面準位Ｑssが増大する領域を設けることができる。したがって、上記キャリア吸収用ダイオードによる効果と上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜による効果とを効果的に引き出すことができる。
【００３８】
また、この発明の双方向フォトサイリスタチップは、
第１導電型の基板と、
上記第１導電型の基板の表面に設けられると共に、第２導電型の第１拡散層と、上記第２導電型の第２拡散層と、この第２拡散層内に形成された上記第１導電型の第３拡散層と、を含む一対のフォトサイリスタ部と
を備え、
上記一対のフォトサイリスタ部のうちの一方は上記半導体チップにおける一側に配置される一方、他方は上記半導体チップにおける他側に配置されており、
上記一方のフォトサイリスタ部を構成する上記第１拡散層は、上記他方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記他方のフォトサイリスタ部を構成する上記第１拡散層は、上記一方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記一対のフォトサイリスタ部間に発生する２つのチャネルは、互いに交差することなく平行であり、
上記基板上であって、且つ、上記一対のフォトサイリスタ部を構成する２つの上記第１拡散層と上記基板との接合部近傍および上記一対のフォトサイリスタ部を構成する２つの上記第２拡散層と上記基板との接合部近傍に、上記チャネルと交差して形成されて、キャリアの移動を抑制するリンがドープされた酸素ドープ半絶縁多結晶シリコン膜を
備え、
１つの半導体チップであることを特徴としている。
【００３９】
上記構成によれば、上記基板中に残存していたキャリアの次にオンすべきチャネルの上記第２拡散層への移動が、上記２つのフォトサイリスタ部を構成する２つの第２拡散層の間に形成されたリンがドープされた上記酸素ドープ半絶縁多結晶シリコン膜によって抑制される。その結果、次の半サイクルにおいて、光入射が無いにも拘わらず上記チャネルがオンしてしまうことが防止されて、転流特性が改善される。
【００４０】
さらに、上記第１拡散領域と第３拡散領域との間に急激な立ち上がりの電圧パルスが印加された場合に、上記第２拡散領域に変位電流が流れ込むことが、上記２つのチャネルの夫々と交差して形成されている上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜によって抑制される。その結果、光信号が無くても上記フォトサイリスタ部がオンすることを防止でき、dv/dt特性を向上することができる。
【００４１】
また、１実施例では、
上記対を成す２つのフォトサイリスタ部の間に、上記２つのチャネルの夫々と交差してＡlによって形成されて,上記基板と電気的に接続されたＡlガードリングを備えて、
上記各リンがドープされた酸素ドープ半絶縁多結晶シリコン膜と上記Ａlガードリングとの間隔は、少なくとも３０μmである。
【００４２】
この実施例によれば、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の構造を用いる場合に、４００Ｖ以上の耐圧を得ることができる。
【００４３】
また、この発明の双方向フォトサイリスタチップは、
第１導電型の基板と、
上記第１導電型の基板の表面に設けられると共に、第２導電型の第１拡散層と、上記第２導電型の第２拡散層と、この第２拡散層内に形成された上記第１導電型の第３拡散層と、を含む一対のフォトサイリスタ部と
を備え、
上記一対のフォトサイリスタ部のうちの一方は上記半導体チップにおける一側に配置される一方、他方は上記半導体チップにおける他側に配置されており、
上記一方のフォトサイリスタ部を構成する上記第１拡散層は、上記他方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記他方のフォトサイリスタ部を構成する上記第１拡散層は、上記一方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記一対のフォトサイリスタ部間に発生する２つのチャネルは、互いに交差することなく平行であり、
上記基板上における上記一対のフォトサイリスタ部を構成する２つの上記第２拡散層の間であって、且つ、上記２つの第２拡散層と上記基板との接合部近傍の夫々に、上記２つのチャネルの間に各チャネルと交差しないように形成されて、キャリアの移動を抑制するリンがドープされた酸素ドープ半絶縁多結晶シリコン膜を
備え、
１つの半導体チップであることを特徴としている。
【００４４】
上記構成によれば、上記基板中に残存していたキャリアの次にオンすべきチャネルの上記第２拡散層への移動が、上記２つのフォトサイリスタ部を構成する２つの第２拡散層の間に形成されたリンがドープされた上記酸素ドープ半絶縁多結晶シリコン膜によって抑制される。その結果、次の半サイクルにおいて、光入射が無いにも拘わらず上記チャネルがオンしてしまうことが防止されて、転流特性が改善される。
【００４５】
また、１実施例では、
上記第１拡散層に電気的に接続された第１電極と上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜との間隔および上記第３拡散層に電気的に接続された第２電極と上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜との間隔とのうち、何れか狭い方の間隔が、少なくとも３０μmであり、
上記２つのリンがドープされた酸素ドープ半絶縁多結晶シリコン膜における互いの間隔は、少なくとも３０μmである。
【００４６】
この実施例によれば、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の構造を用いる場合に、４００Ｖ以上の耐圧を得ることができる。
【００４７】
また、１実施例では、
上記基板上において、上記対を成すフォトサイリスタ部の夫々に関して、上記第１拡散層と上記基板との接合部近傍および上記第２拡散層と上記基板との接合部近傍を含むと共に、第１拡散層および上記第２拡散層を取り囲む環状領域に、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜から成る透明ガードリングを形成している。
【００４８】
この実施例によれば、第１拡散層および上記第２拡散層を取り囲む環状領域に透明ガードリングが形成されている。したがって、上記第１拡散層および上記第２拡散層を取り囲む領域の遮光面積を小さくでき、光感度を向上することができる。
【００４９】
また、１実施例では、
上記各フォトサイリスタ部を構成する第２拡散層と基板との間に形成されたショットキーバリアダイオードを備えている。
【００５０】
この実施例によれば、転流時において、オンしたチャネルを構成するフォトサイリスタ部の上記第２拡散層から上記Ｎ型の基板への少数キャリア(ホール)の注入が、上記ショットキーバリアダイオードによって抑制される。したがって、上記基板内の残存キャリア量が減少し、更なる転流特性の改善を図ることができる。
【００５１】
また、１実施例では、
上記第１導電型はＮ型およびＰ型の何れか一方であり、
上記第２導電型はＮ型およびＰ型の他方であり、
上記夫々のフォトサイリスタ部において、上記第３拡散領域と第２拡散領域と基板あるいは上記第１拡散領域と基板と第２拡散領域でなるＮＰＮトランジスタのベースとエミッタ電極との間にゲート抵抗とスイッチング素子とを並列に接続し、
上記スイッチング素子の制御端子を、上記第３拡散領域と第２拡散領域と基板あるいは上記第１拡散領域と基板と第２拡散領域でなるＰＮＰトランジスタのベースに接続している。
【００５２】
この実施例によれば、上記ＰＮＰトランジスタのエミッタ電極と上記ＮＰＮトランジスタのエミッタ電極との間にバイアスされている電源電圧のゼロクロス点近傍においては、上記スイッチング素子はオフしており、上記ＮＰＮトランジスタには上記ゲート抵抗の抵抗値に応じたベース・エミッタ電圧が印加される。これに対して、上記電源電圧のゼロクロス点から離れた時間においては、上記スイッチング素子はオンするため上記ＮＰＮトランジスタのベース・エミッタ間が短絡されて、光信号を受光しても上記ＮＰＮトランジスタはオンできなくなる。
【００５３】
こうして、上記電源電圧のゼロクロス点近傍のみにおいてフォトサイリスタ部をオンさせるゼロクロス機能が実現される。
【００５４】
また、１実施例では、
上記スイッチング素子は、金属酸化膜半導体電界効果トランジスタであり、
上記金属酸化膜半導体電界効果トランジスタは、上記基板の表面に形成された上記第２導電型のウェル内に形成されており、
上記ウェルの拡散深さは、上記第２拡散層の拡散深さ以上である。
【００５５】
この実施例によれば、上記金属酸化膜半導体電界効果トランジスタのドレイン拡散領域と上記ウェルと上記基板とで形成される寄生トランジスタの電流増幅率を、上記ウェルの拡散深さが上記第２拡散層の拡散深さよりも浅い通常のゼロクロス機能付き双方向サイリスタチップの場合よりも下げることができる。したがって、上記フォトサイリスタ部にパルス状ノイズ電圧が印加された場合に、上記ウェルと基板との接合容量を介して過渡的に上記寄生トランジスタに流れ込む変位電流の増幅を抑制することができる。
【００５６】
すなわち、従来、上記寄生トランジスタによって増幅されてトリガ電流として作用していた上記変位電流を抑制し、上記フォトサイリスタ部が正常に動作可能な上記パルス状ノイズ電圧の最大値であるパルスノイズ耐量を向上させることができる。
【００５７】
また、１実施例では、
上記ウェルの拡散深さは、上記第２拡散層の拡散深さの１倍以上且つ１.３倍以下である。
【００５８】
この実施例によれば、上記ウェルの拡散深さを上記第２拡散層の拡散深さの１.３倍以下にしている。したがって、上記ウェルを形成する際に拡散温度や拡散時間を過度に大きくする必要がなく、上記寄生トランジスタにおける電流増幅率の抑制効果を簡単に得ることができる。
【００５９】
また、１実施例では、
上記スイッチング素子は、金属酸化膜半導体電界効果トランジスタであり、
上記金属酸化膜半導体電界効果トランジスタは、上記基板の表面に形成された上記第２導電型のウェル内に形成されており、
上記金属酸化膜半導体電界効果トランジスタにおける上記ウェル内に形成されたドレイン拡散領域の面積は、上記ウェル内に形成されたソース拡散領域の面積よりも小くなっている。
【００６０】
この実施例によれば、上記寄生トランジスタのエミッタ面積を低減して、上記寄生トランジスタのコレクタ電流を低減することができる。したがって、上記変位電流の上記金属酸化膜半導体電界効果トランジスタのソース拡散領域への分流比を大きくして、上記変位電流が上記ソース拡散領域に流れ易くすることができる。すなわち、上記寄生トランジスタの電流増幅率の上記変位電流に対する影響を軽減してパルスノイズ耐量を向上できる。
【００６１】
また、１実施例では、
上記ドレイン拡散領域は、上記ウェル内表面側に形成されており、
上記ソース拡散領域は、上記ウェル内表面側に、上記ドレイン拡散領域の周囲を取り囲んで形成されている。
【００６２】
この実施例によれば、上記ソース拡散領域は、上記ドレイン拡散領域に対する面積比を大きくすると共に、上記ドレイン拡散領域を取り囲んで形成されている。したがって、上記変位電流のソース拡散領域への分流比を大幅に上げることができる。その結果、上記寄生トランジスタの電流増幅率の上記変位電流に対する影響をより軽減して、パルスノイズ耐量を向上させることができる。
【００６３】
また、１実施例では、
上記スイッチング素子は、金属酸化膜半導体電界効果トランジスタであり、
上記金属酸化膜半導体電界効果トランジスタのうちの少なくとも一部は、上記基板の表面に形成された上記第２導電型のウェル内に形成されており、
上記基板の表面における上記ウェルの周囲に、上記ウェルに密着すると共に、上記ウェルにおける不純物拡散濃度よりも高濃度の不純物拡散濃度を有する上記第２導電型の高濃度補償拡散層を形成し、
上記金属酸化膜半導体電界効果トランジスタのうち、上記ウェル内に形成されていない領域は、上記高濃度補償拡散層内に形成されている。
【００６４】
この実施例によれば、上記ウェルの周囲には、このウェルに密着して高濃度補償拡散層が形成されている。したがって、上記寄生トランジスタのベースに接続されたシリーズ抵抗の抵抗値を小さくすることができ、上記変位電流が、上記ウェルおよび上記ソース拡散領域を介した経路に分流される割合を上げることができる。その結果、上記寄生トランジスタの電流増幅率の上記変位電流に対する影響をより軽減して、パルスノイズ耐量を向上させることができる。
【００６５】
また、１実施例では、
上記高濃度補償拡散層における不純物拡散濃度は、１×１０17cm-3以上である。
【００６６】
この実施例によれば、上記ウェルの不純物濃度が５×１０16cm-3である場合に、上記ウェルの表面濃度を十分に補って補償することができる。
【００６７】
また、１実施例では、
上記金属酸化膜半導体電界効果トランジスタにおけるソース拡散領域は、上記ウェル内に形成されており、
上記金属酸化膜半導体電界効果トランジスタにおけるドレイン拡散領域は、上記ソース拡散領域に対向している一側部が上記ウェル内に形成される一方、残りの領域は上記高濃度補償拡散層内に形成されている。
【００６８】
この実施例によれば、上記金属酸化膜半導体電界効果トランジスタのドレイン拡散領域と上記ウェルと上記基板とで形成される寄生トランジスタにおけるベース領域を狭くすることによって、上記寄生トランジスタのコレクタ電流を低減することができる。したがって、上記寄生トランジスタの電流増幅率の上記変位電流に対する影響をより軽減して、パルスノイズ耐量を向上させることができる。
【００６９】
また、１実施例では、
上記金属酸化膜半導体電界効果トランジスタにおけるドレイン拡散領域は、上記ウェル内に形成されており、
上記金属酸化膜半導体電界効果トランジスタにおけるソース拡散領域は、上記ドレイン拡散領域に対向している一側部が上記ウェル内に形成される一方、残りの領域は上記高濃度補償拡散層内に形成されている。
【００７０】
この実施例によれば、上記ウェルの周囲には、このウェルに密着して高濃度補償拡散層が形成されている。さらに、上記ソース拡散領域の一部は上記高濃度補償拡散層内に形成されている。したがって、上記寄生トランジスタのベースに接続されたシリーズ抵抗の抵抗値をさらに小さくすることができ、上記変位電流が、上記ウェルおよび上記ソース拡散領域を介した経路に分流される割合をさらに上げることができる。
【００７１】
また、１実施例では、
上記ウェル内に形成される上記ドレイン拡散領域あるいはソース拡散領域における上記一側部のチャネル方向への長さは、０μm以上且つ１０μm以下である。
【００７２】
この実施例によれば、上記一側部の幅を１０μm以下にしているので、上記ウェルの周囲に密着して形成された高濃度補償拡散層による上記効果を得ることができる。さらに、上記一側部の幅を０μm以上にしているので、上記金属酸化膜半導体電界効果トランジスタのチャネル濃度(つまり、上記金属酸化膜半導体電界効果トランジスタの閾値電圧)に影響を与えることがない。
【００７３】
また、１実施例では、
上記金属酸化膜半導体電界効果トランジスタにおけるチャネル幅は３００μm以上である。
【００７４】
この実施例によれば、上記金属酸化膜半導体電界効果トランジスタのチャネル幅を長くして、オン抵抗を下げることができる。したがって、上記パルス状ノイズ電圧が上記フォトサイリスタ部に印加された場合でも上記金属酸化膜半導体電界効果トランジスタが動作可能になり、パルスノイズ耐量をより向上させることができる。
【００７５】
また、１実施例では、
上記基板の表面に、上記２つのチャネルと交差するように形成されたキャリア吸収用ダイオードが形成されている。
【００７６】
この実施例によれば、上記第１導電型がＮ型であり、上記第２導電型がＰ型であり、上記基板がシリコン基板である場合に、上記Ｎ型シリコン基板内の少数キャリアである正孔が上記キャリア吸収用ダイオードを構成するＰ型拡散領域に吸収されて、上記正孔のライフタイムが低減される。したがって、上記ウェルとＮ型シリコン基板と上記第２拡散層とで形成されるＰＮＰトランジスタの電流増幅率を低減することができる。その結果、上記ゲート抵抗の抵抗値を上げることによって、上記第３拡散層と上記第２拡散層とＮ型シリコン基板とで形成されるノイズ特性に最も影響するＮＰＮトランジスタの電流増幅率を所望の耐ノイズ特性が得られる値に設定すると共に、ゼロクロス機能付きの双方向フォトサイリスタとして必要な光感度と高速動作とを維持することができる。
【００７７】
また、この発明の光点弧カプラは、
この発明の双方向フォトサイリスタチップと発光ダイオードとで構成された
ことを特徴としている。
【００７８】
上記構成によれば、転流特性を改善できる双方向フォトサイリスタチップを用いて構成されている。したがって、点流失敗がなく、誤動作の少ない光点弧カプラを提供することができる。特に、上記２つの第１拡散層と上記基板との接合部近傍および上記２つの第２拡散層と上記基板との接合部近傍に上記チャネルと交差して形成されたリンがドープされた酸素ドープ半絶縁多結晶シリコン膜を備えた双方向フォトサイリスタチップを用いて構成されている場合には、さらにdv/dt特性を向上することができ、より誤動作の少ない光点弧カプラを提供することができる。
【００７９】
また、この発明のソリッドステートリレーは、
この発明の光点弧カプラとスナバ回路とで構成された
ことを特徴としている。
【００８０】
上記構成によれば、点流失敗がなく誤動作の少ない光点弧カプラを使用しているので、誤動作の少ないソリッドステートリレーを提供することができる。特に、上記２つの第１拡散層と上記基板との接合部近傍および上記２つの第２拡散層と上記基板との接合部近傍に上記チャネルと交差して形成されたリンがドープされた酸素ドープ半絶縁多結晶シリコン膜を設けた双方向フォトサイリスタチップで構成された光点弧カプラを用いた場合は、上記双方向フォトサイリスタチップのdv/dt特性を向上することができ、より誤動作の少ないソリッドステートリレーを提供することができる。
【発明の効果】
【００８１】
以上より明らかなように、この発明の双方向フォトサイリスタチップは、基板上における対を成す２つのフォトサイリスタ部を構成する２つの上記第２拡散層の間に、キャリアの移動を抑制するキャリア移動抑制領域を備えたので、上記基板中の残存キャリアが次にオンすべきチャネルを構成するフォトサイリスタ部の上記第２拡散層に移動することを抑制できる。したがって、光入射が無いにも拘わらず上記チャネルがオンすることを防止でき、転流特性を改善することができるのである。
【００８２】
また、この発明の双方向フォトサイリスタチップは、基板上であって、且つ、対を成す２つのフォトサイリスタ部を構成する２つの第１拡散層と上記基板との接合部近傍および２つの第２拡散層と上記基板との接合部近傍に、チャネルと交差して、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜を備えたので、第１導電型がＮ型であり、第２導電型がＰ型であり、上記基板がシリコン基板である場合に、上記Ｎ型シリコン基板の表面における上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の領域のシリコン界面準位Ｑssを増大することができる。したがって、Ｎ型シリコン基板内の少数キャリアである正孔を消滅させて上記正孔のライフタイムを低減でき、転流特性を改善することができる。
【００８３】
さらに、上記第１拡散領域と第３拡散領域との間に電圧パルスが印加された場合に、上記第２拡散領域に変位電流が流れ込むことを抑制できる。したがって、光信号が無くても上記フォトサイリスタ部がオンするのを防止でき、dv/dt特性を向上することができる。
【００８４】
また、この発明の双方向フォトサイリスタチップは、基板上における対を成す２つのフォトサイリスタ部を構成する２つの第２拡散層の間で、且つ、上記２つの第２拡散層と上記基板との接合部近傍の夫々に、２つのチャネルの間に、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜を備えたので、第１導電型がＮ型であり、第２導電型がＰ型であり、上記基板がシリコン基板である場合に、上記Ｎ型シリコン基板の表面における上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の領域のシリコン界面準位Ｑssを増大することができる。したがって、Ｎ型シリコン基板内の少数キャリアである正孔を消滅させて上記正孔のライフタイムを低減でき、転流特性を改善することができる。
【００８５】
さらに、上記各双方向フォトサイリスタチップにおいて、上記第１拡散層および上記第２拡散層を取り囲む環状領域に透明ガードリングを形成すれば、上記第１拡散層および上記第２拡散層を取り囲む領域の遮光面積を小さくでき、光感度を向上することができる。
【００８６】
また、この発明の双方向フォトサイリスタチップは、上記夫々のフォトサイリスタ部において、上記第３拡散領域と第２拡散領域と基板あるいは上記第１拡散領域と基板と第２拡散領域でなるＮＰＮトランジスタのベースとエミッタ電極との間に、ゲート抵抗とスイッチング素子とを並列に接続し、上記スイッチング素子を、上記第２導電型のウェル内に形成されたＭＯＳＦＥＴで成すと共に、上記ウェル拡散深さを上記第２拡散層の拡散深さ以上にすれば、上記ＭＯＳＦＥＴに形成される寄生トランジスタによる変位電流の増幅を抑制してパルスノイズ耐量を向上させたゼロクロス機能付きの双方向フォトサイリスタを提供することができる。
【００８７】
また、この発明の光点弧カプラは、この発明の転流特性が改善された双方向フォトサイリスタチップと発光ダイオードとで構成されているので、点流失敗がなく、誤動作の少ない光点弧カプラを提供できる。特に、上記dv/dt特性を向上できる双方向フォトサイリスタチップを用いることによって、より誤動作の少ない光点弧カプラを提供できる。
【００８８】
また、この発明のソリッドステートリレーは、この発明の点流失敗の少ない光点弧カプラとスナバ回路とで構成されているので、誤動作の少ないソリッドステートリレーを提供することができる。特に、上記dv/dt特性を向上できる双方向フォトサイリスタチップで構成された光点弧カプラを用いた場合には、より誤動作の少ないソリッドステートリレーを提供できる。
【発明を実施するための最良の形態】
【００８９】
以下、この発明を図示の実施の形態により詳細に説明する。
【００９０】
（第１実施の形態）
図１は、本実施の形態の双方向フォトサイリスタチップにおける概略構成を示すパターンレイアウト図である。また、図２は、図１におけるＢ‐Ｂ'矢視断面図である。また、図３は、本実施の形態の双方向フォトサイリスタチップにおける等価回路図である。尚、この等価回路は、図３６に示す従来の双方向フォトサイリスタチップと同じである。
【００９１】
この双方向フォトサイリスタチップ３１では、Ｎ型シリコン基板２１の表面側に、図１において、２つのアノード拡散領域(Ｐ型)２２,２２'を、双方向フォトサイリスタチップ３１の中心に対して略点対称の位置であって、且つ、アノード拡散領域２２を左側に、アノード拡散領域２２'を右側に配置している。また、２つのＰゲート拡散領域(Ｐ型)２３,２３'を、上記中心に対して略点対称の位置であって、且つ、Ｐゲート拡散領域２３を左側に、Ｐゲート拡散領域２３'を右側に配置している。そして、アノード拡散領域２２とＰゲート拡散領域２３'とが互いに対向する一方、アノード拡散領域２２'とＰゲート拡散領域２３とが互いに対向するように配置している。そして、各Ｐゲート拡散領域２３,２３'内における対向しているアノード拡散領域２２'２２側に、カソード拡散領域(Ｎ型)２４,２４'を設けている。こうして、図中右側のアノード拡散領域２２'から左側のカソード拡散領域２４に向かって、図３におけるＣＨ1のフォトサイリスタ３２を構成するＰＮＰＮ部が形成されている。さらに、図中左側のアノード拡散領域２２から右側のカソード拡散領域２４'に向かって、ＣＨ2のフォトサイリスタ３３を構成するＰＮＰＮ部が形成されている。すなわち、２つの動作チャンネルＣＨ1,ＣＨ2が交差しないように、互いに分離して配置されているのである。また、アノード拡散領域２２とＰゲート拡散領域２３とはゲート抵抗２５で接続される一方、アノード拡散領域２２'とＰゲート拡散領域２３'とはゲート抵抗２５'で接続されている。
【００９２】
ここで、上記Ｎ型シリコン基板２１におけるＮ型不純物の濃度は１０14cm-3程度であり、Ｐゲート拡散領域２３,２３'におけるＰ型不純物の濃度は１０16cm-3〜１０18cm-3程度であり、カソード拡散領域２４,２４'におけるＮ型不純物の濃度は１０20cm-3〜１０21cm-3程度である。
【００９３】
尚、電極Ｔ2は、Ａl電極２６直上に形成されて、Ａl電極２６を介してアノード拡散領域２２およびカソード拡散領域２４と接続されている。また、電極Ｔ1は、Ａl電極２６'直上に形成されて、Ａl電極２６'を介してアノード拡散領域２２'およびカソード拡散領域２４'と接続されている。そして、上記右側のアノード拡散領域２２'とＮ型シリコン基板２１と左側のＰゲート拡散領域２３とでＣＨ1側のＰＮＰトランジスタＱ1を構成し、上記左側のカソード拡散領域２４およびＰゲート拡散領域２３とＮ型シリコン基板２１とでＣＨ1側のＮＰＮトランジスタＱ2を構成している。一方、左側のアノード拡散領域２２とＮ型シリコン基板２１と右側のＰゲート拡散領域２３'とでＣＨ2側のＰＮＰトランジスタＱ3を構成し、右側のカソード拡散領域２４'およびＰゲート拡散領域２３'とＮ型シリコン基板２１とでＣＨ2側のＮＰＮトランジスタＱ4を構成している。
【００９４】
チップの周辺に沿ってチャネルストッパとしてのＮ型拡散領域２７が形成されている。そして、Ｎ型シリコン基板２７の表面にはＳiＯ2膜(図示せず)が形成されており、必要な箇所においてＡl電極２６,２６'との間を絶縁している。また、Ｎ型拡散領域２７上の上記ＳiＯ2膜上には、破線で示すようにＡl電極２８が形成されている。
【００９５】
本実施の形態においは、上記Ｎ型シリコン基板２１上における左側のＰゲート拡散領域２３と右側のＰゲート拡散領域２３'との間であって、上記ＣＨ1とＣＨ2との間に、チャネル分離領域２９が形成されている。そして、このチャネル分離領域２９によって、上記転流時において、Ｎ型シリコン基板２１内の少数キャリアである正孔が吸い込まれてチャネル間の移動が制限されるようにしている。
【００９６】
また、上記Ｎ型シリコン基板２１の裏面には、カソード拡散と同時に高濃度のリンを拡散して、図２に示すように、Ｎ＋層３０を形成している。このように、上記Ｎ型シリコン基板２１の裏面に高濃度の(例えば、１０16cm-3程度の)Ｎ＋層３０を形成することによって、このＮ＋層３０でキャリアの反射が起り、等価的なライフタイムが大きくなる所謂ＢＳＦ(Back Surface Field)効果によって光感度が上昇するのである。但し、ＰＮＰトランジスタの電流増幅率Ｈfe(pnp)が増大し、保持電流値ＩＨが低下するため、上記転流特性においては不利である。尚、このような構造をとらずに、Ｎ型シリコン基板２１の裏面をＮ−(Ｎ型基板のまま)にすると、キャリアはＮ型シリコン基板２１の裏面で再結合し易いため、等価的ライフタイムは小さくなる。
【００９７】
後者は、図３に示すようなフォトサイリスタの等価回路の定数設計時においては、上記等価的ライフタイムが小さいため転流特性においては有利であるが、上記電流増幅率Ｈfe(pnp)が低下して光感度の低下を招く。これを補うためには、回路定数設計において、ゲート抵抗２５,２５'やＮＰＮトランジスタの電流増幅率Ｈfe(npn)を増大しなければならなくなり、臨界オフ電圧上昇率dv/dt特性が低下するというデバイスの主要特性を満足しない問題が生じる。尚、臨界オフ電圧上昇率dv/dt特性もＮ型シリコン基板２１のライフタイムに依存し、(ｉ)裏面Ｎ−の場合に、ホールのライフタイムτpが小であり、アノード拡散領域２２,２２'の拡散容量が低下してＰＮＰトランジスタの動作応答が速くなり、臨界オフ電圧上昇率dv/dtが小となる。一方、(ii)裏面Ｎ＋の場合、ホールのライフタイムτpが大で、アノード拡散領域２２,２２'の拡散容量が増加してＰＮＰトランジスタの動作応答が鈍くなって、臨界オフ電圧上昇率dv/dtが大となる。
【００９８】
そこで、この転流特性と臨界オフ電圧上昇率dv/dt特性とに関するトレードオフの相関を満たすために、Ｎ型シリコン基板２１裏面のリン濃度を適正化して、ＰＮＰトランジスタの電流増幅率Ｈfe(pnp)の特性を任意の回路定数に設定する必要がある。
【００９９】
図２は、本実施の形態におけるパシベーション構造を示すチャネル分離領域２９付近の断面図である。図２において、Ｎ型シリコン基板２１上におけるチャネル分離領域２９の左側(つまり、ＣＨ1側)と右側(つまり、ＣＨ2側)とには、ＣＨ1側のＰゲート拡散領域２３上からＣＨ2側のＰゲート拡散領域２３'上にかけてＳiＯ2膜３４を形成している。さらに、このＳiＯ2膜３４上に酸素ドープ半絶縁多結晶シリコン膜３５を形成し、酸素ドープ半絶縁多結晶シリコン膜３５におけるチャネル分離領域２９近傍の領域３５aにリンをドープする。こうすることによって、Ｎ型シリコン基板２１の表面におけるチャネル分離領域２９のシリコン界面準位(Ｑss)が増大するのである。
【０１００】
さらに、上記酸素ドープ半絶縁多結晶シリコン膜３５におけるリンをドープしていない領域の上にＳiＮ膜３６を化学気相成長法によって形成する。そして、上記ＣＨ1側においては、ＳiＮ膜３６上からＰゲート拡散領域２３上にかけてＡl電極２６を形成して、電極Ｔ2に接続する。一方、上記ＣＨ2側においては、ＳiＮ膜３６上からＰゲート拡散領域２３'上にかけてＡl電極２６'を形成して、電極Ｔ1に接続する。さらに、酸素ドープ半絶縁多結晶シリコン膜３５におけるリンをドープした領域３５aにはＣＨ1側のＳiＮ膜３６上からＣＨ2側のＳiＮ膜３６上にかけてＡl電極３７を形成し、Ｎ型シリコン基板２１に接続している。こうして、酸素ドープ半絶縁多結晶シリコン膜３５の両端と中央とをＡl電極２６,２６'とＡl電極３７とに接触させ、Ａl電極２６,２６'とＡl電極３７との間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和する。こうして、高耐圧化が有利に行えるフィールドプレート構造としている。尚、図１において、Ａl電極３７の両端は、ＣＨ1およびＣＨ2と交差してチップの全幅に亘って延在して、Ａlガードリング３８を構成している。
【０１０１】
このように、本実施の形態におけるチャネル分離領域２９の構造は、Ｎ型シリコン基板２１上に形成されたリンがドープされた酸素ドープ半絶縁多結晶シリコン膜３５aで構成されている。酸素ドープ半絶縁多結晶シリコン膜にリンをドープすると酸素ドープ半絶縁多結晶シリコン膜内の準位が増大し、その結果シリコン界面準位Ｑssが増大する。そのために、Ｎ型シリコン基板２１内の少数キャリアである正孔３９をチャネル分離領域２９において消滅させることができ、正孔３９のライフタイムの低減を促進することができるのである。４０は空乏層である。
【０１０２】
尚、本実施の形態においては、図１に示す上記Ａl電極３７とＡl電極２６,２６'との間隔Ｌ1の値を３０μmよりも大きくしている。この上記間隔Ｌ1の値は、このフィールドプレート構造を用いて所望の４００Ｖ以上の耐圧を得るために必要な最小距離なのである。さらに耐圧を上げる場合には、その耐圧に応じて上記間隔Ｌ1値を拡大すればよい。
【０１０３】
また、実際のウエハプロセスにおいては、Ａl電極２６,２６'とＡl電極３７とを形成する前の図１に示す構造を作製した後に、酸素ドープ半絶縁性多結晶シリコン膜３５の一部分にリンをドープするようにしている。
【０１０４】
（第２実施の形態）
本実施の形態における双方向フォトサイリスタチップは、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるチャネル分離領域２９に、上記キャリア吸収用ダイオードとしてのショートダイオードを負荷した構造を有している。
【０１０５】
図４は、本実施の形態の双方向フォトサイリスタチップにおける概略構成を示すパターンレイアウト図である。また、図５は、図４におけるＣ‐Ｃ'矢視断面図である。また、図６は、本実施の形態の双方向フォトサイリスタチップにおける等価回路図である。
【０１０６】
本実施の形態の双方向フォトサイリスタチップ５１におけるＮ型シリコン基板４１,アノード拡散領域４２,４２',Ｐゲート拡散領域４３,４３',カソード拡散領域４４,４４',ゲート抵抗４５,４５',Ａl電極４６,４６',Ａl電極４７,Ａlガードリング４８,Ｎ＋層４９,ＣＨ1のフォトサイリスタ５２およびＣＨ2のフォトサイリスタ５３は、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるＮ型シリコン基板２１,アノード拡散領域２２,２２',Ｐゲート拡散領域２３,２３',カソード拡散領域２４,２４',ゲート抵抗２５,２５',Ａl電極２６,２６',Ａl電極２８,Ａlガードリング３８,Ｎ＋層３０,ＣＨ1のフォトサイリスタ３２およびＣＨ2のフォトサイリスタ３３と同じである。但し、本実施の形態においては、チップの周辺に沿ってチャネルストッパとして形成されるＮ型拡散領域は省略している。
【０１０７】
本実施の形態の双方向フォトサイリスタチップ５１においても上記第１実施の形態の場合と同様に、Ｎ型シリコン基板４１上における左側のアノード拡散領域４２と右側のアノード拡散領域４２'との間であって、ＣＨ1とＣＨ2との間に、チャネル分離領域５０が形成されている。そして、このチャネル分離領域５０によって、上記転流時において、Ｎ型シリコン基板４１内の少数キャリアである正孔が吸い込まれてチャネル間の移動が制限されるようにしている。
【０１０８】
図５は、本実施の形態におけるパシベーション構造を示すチャネル分離領域５０付近のＮ型シリコン基板４１の断面図である。図５において、Ｎ型シリコン基板４１の表面におけるチャネル分離領域５０の領域にＰ型拡散領域５４が形成され、Ｐ型拡散領域５４における図中左側(つまり、ＣＨ1側)の側面の位置にＮ型シリコン基板４１からＰ型拡散領域５４にかけてチャネルストッパとしてのＮ型拡散領域５５が形成され、Ｐ型拡散領域５４における右側(つまり、ＣＨ2側)の側面の位置にも同様にＮ型拡散領域５５'が形成されている。
【０１０９】
上記ＣＨ1側とＣＨ2側との夫々において、上記Ｐゲート拡散領域４３,４３'上からＮ型拡散領域５５,５５'上にかけてＳiＯ2膜５６,５６'を形成している。そして、ＳiＯ2膜５６,５６'上におけるＰゲート拡散領域４３,４３'近傍からＮ型拡散領域５５,５５'上にかけて酸素ドープ半絶縁多結晶シリコン膜５７,５７'を形成する。さらに、酸素ドープ半絶縁多結晶シリコン膜５７,５７'におけるＮ型拡散領域５５,５５'側の領域５７a,５７a'にリンをドープする。さらに、酸素ドープ半絶縁多結晶シリコン膜５７,５７'におけるリンをドープしてはいない領域上に、ＳiＮ膜５８,５８'を化学気相成長法によって形成する。そして、Ｐゲート拡散領域４３,４３'の表面からＳiＮ膜５８,５８'の表面にかけてＡl電極４６,４６'を形成して、Ａl電極４６を電極Ｔ1に接続する一方、Ａl電極４６'を電極Ｔ2に接続する。さらに、上記ＣＨ1側のＳiＮ膜５８の表面からＣＨ2側のＳiＮ膜５８'の表面にかけてＡl電極５９を形成し、Ｎ型拡散領域５５,５５'およびＮ型シリコン基板４１に接続している。こうして、上記酸素ドープ半絶縁多結晶シリコン膜５７,５７'の両端をＡl電極４６,４６'とＡl電極５９とに接触させて、Ａl電極４６,４６'とＡl電極５９との間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和する。こうして、本実施の形態においてもフィールドプレート構造を形成している。尚、本実施の形態の場合においても、Ａl電極５９とＡl電極４６,４６'との間隔Ｌ1の値を３０μmよりも大きくしている。
【０１１０】
上記構成によって、上記Ｎ型シリコン基板４１の表面におけるチャネル分離領域５０には、Ｐ型拡散領域５４とＮ型拡散領域５５とがＡl電極５９およびＮ型シリコン基板４１を介して短絡されたショートダイオード６０が形成されている。そのため、Ｎ型シリコン基板４１内の少数キャリアである正孔６１がショートダイオード６０のＰ型拡散領域５４に吸収されて、正孔６１のライフタイムが低減されるのである。また、酸素ドープ半絶縁多結晶シリコン膜５７,５７'におけるＮ型拡散領域５５,５５'側の領域５７a,５７a'にはリンをドープしている。したがって、上記Ｎ型シリコン基板４１の表面におけるリンをドープした酸素ドープ半絶縁多結晶シリコン膜５７a,５７a'直下のシリコン界面準位Ｑssが増大する。そのために、このシリコン界面準位Ｑssが増大した領域においても正孔６１を消滅させることができ、ショートダイオード６０による効果と相まって、より確実に正孔６１のライフタイムの低減を促進することができるのである。
【０１１１】
尚、本実施例の場合、図４に示すように、上記ショートダイオード６０の外径は、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜５７aの外径よりも小さく設定されている。こうすることによって、図５に示すように、Ｎ型シリコン基板４１の表面に、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜５７a,５７a'に起因してシリコン界面準位Ｑssが増大する領域を設けることができ、ショートダイオード６０による効果とリンがドープされた酸素ドープ半絶縁多結晶シリコン膜５７a,５７a'による効果とを効果的に引き出すことができるのである。
【０１１２】
（第３実施の形態）
本実施の形態における双方向フォトサイリスタチップは、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるチャネル分離領域２９を更に引き伸ばし、ＣＨ1およびＣＨ2と交差してチップ全幅に亘って形成した構造を有している。
【０１１３】
図７は、本実施の形態の双方向フォトサイリスタチップ７１における概略構成を示すパターンレイアウト図である。尚、本双方向フォトサイリスタチップ７１におけるチャネル分離領域の断面図は図２と略同じである。また、等価回路は図３と同じである。
【０１１４】
本実施の形態の双方向フォトサイリスタチップ７１におけるアノード拡散領域７２,７２',Ｐゲート拡散領域７３,７３',カソード拡散領域７４,７４',ゲート抵抗７５,７５',Ａl電極７６,７６'およびＡl電極７７は、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるアノード拡散領域２２,２２',Ｐゲート拡散領域２３,２３',カソード拡散領域２４,２４',ゲート抵抗２５,２５',Ａl電極２６,２６'およびＡl電極２８と同じである。但し、本実施の形態においては、チップの周辺に沿ってチャネルストッパとして形成されるＮ型拡散領域、および、上記ＢＳＦ効果によって光感度を上昇させるためにＮ型シリコン基板の裏面に形成されるＮ＋層は省略している。
【０１１５】
本実施の形態の双方向フォトサイリスタチップ７１におけるチャネル分離領域８０は、上記第１実施の形態において図２に示すＣＨ1側のＰゲート拡散領域２３上からＣＨ2側のＰゲート拡散領域２３'上にかけてのパシベーション構造を、各ＣＨ1およびＣＨ2を横断して双方向フォトサイリスタチップ７１の全幅に亘って延在させて形成している。したがって、図７に示すように、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜７８およびＡl電極７９は、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるＡlガードリング３８の位置に相当する位置に、双方向フォトサイリスタチップ７１の全幅に亘って形成されている。尚、本実施の形態の場合においても、Ａl電極７９とＡl電極７６,７６'との間隔Ｌ1の値を３０μmよりも大きくしている。
【０１１６】
ところで、転流特性を向上する１つの方法として保持電流ＩＨを上げる事がある。このＩＨ特性は、双方向サイリスタがオンを保持できる最小動作電流値を表し、オフできる最大動作電流であるとも言える。このＩＨ値が大きい程転流特性は向上する。その理由は、上記ＩＨ値は、ＡＣ動作時におけるＣＨ1側の半サイクル動作がオフした時点から逆のＣＨ2側の半サイクル動作がオンするまでの時間に影響する。そして、この時間が長い程転流失敗に至るまでの時間的猶予を稼ぐことができるため、この時間内に逆チャンネルへ移動するキャリアを効果的に消滅させる事が可能になるためである。
【０１１７】
このＩＨ特性のパラメータとして、(１)電流増幅率Ｈfe(pnp)、(２)電流増幅率Ｈfe(npn）、(３)ＲＧＫ(ゲート抵抗)の回路定数がある。このうち、(１)の電流増幅率Ｈfe(pnp)を下げることが、ＩＨ特性とトレードオフの関係にある光感度(ＩＦＴ)にあまり影響を与えずにＩＨ特性を上げることができる最も効果的な方法である。尚、上記(２)の電流増幅率Ｈfe(npn)や(３)のＲＧＫの回路定数を下げることによってもＩＨ特性を上げることができるが、光感度特性(ＩＦＴ)が大きく低下するという弊害がある。
【０１１８】
本実施の形態においては、ＰＮＰトランジスタＱ1,Ｑ3のベースを構成するＮ型シリコン基板上に、局所的にリンをドープした酸素ドープ半絶縁多結晶シリコン膜７８を形成している。このリンをドープした酸素ドープ半絶縁多結晶シリコン膜７８は、Ｓi‐ＳiＯ2界面の準位Ｑssを増大させるために表面再結合を増加させる作用があり、電流増幅率Ｈfe(pnp)を効果的に下げることができる。
【０１１９】
したがって、転流失敗に至るまでの時間的猶予を稼ぐことができ、逆チャンネルへ移動するキャリアを効果的に消滅させることができるのである。尚、酸素ドープ半絶縁多結晶シリコン膜に注入するリン濃度は、高い程Ｑssが増大するために電流増幅率Ｈfe(pnp)を下げるには効果的であるが、あまりリン濃度を上げ過ぎると信頼性への悪影響を及ぼすことになる。
【０１２０】
また、本実施の形態における双方向フォトサイリスタチップ７１においては、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜７８を、ＣＨ1およびＣＨ2と交差してチップ全幅に亘って形成している。したがって、アノード拡散領域７２,７２'とカソード拡散領域７４',７４との間に急激な立ち上がりの電圧パルスが印加された場合に、Ｐゲート拡散領域７３,７３'に変位電流が流れ込むことが抑制される。その結果、光信号が無くても双方向フォトサイリスタ７１がオンする誤動作は生じない。すなわち、本実施の形態によれば、dv/dt特性を向上できるのである。
【０１２１】
（第４実施の形態）
本実施の形態における双方向フォトサイリスタチップは、上記第２実施の形態の双方向フォトサイリスタチップ５１におけるチャネル分離領域５０のリンをドープした酸素ドープ半絶縁多結晶シリコン膜５７aおよびＡl電極５９を更に引き伸ばし、ＣＨ1およびＣＨ2と交差してチップ全幅に亘って形成した構造を有している。
【０１２２】
図８は、本実施の形態の双方向フォトサイリスタチップ８１における概略構成を示すパターンレイアウト図である。尚、本双方向フォトサイリスタチップ８１の中央部におけるチャネル分離領域の断面図は図５と略同じである。また、等価回路は図６と同じである。
【０１２３】
本実施の形態の双方向フォトサイリスタチップ８１におけるアノード拡散領域８２,８２',Ｐゲート拡散領域８３,８３',カソード拡散領域８４,８４',ゲート抵抗８５,８５',Ａl電極８６,８６'およびＡl電極８７は、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるアノード拡散領域２２,２２',Ｐゲート拡散領域２３,２３',カソード拡散領域２４,２４',ゲート抵抗２５,２５',Ａl電極２６,２６'およびＡl電極２８と同じである。但し、本実施の形態においては、チップの周辺に沿ってチャネルストッパとして形成されるＮ型拡散領域、および、上記ＢＳＦ効果によって光感度を上昇させるためにＮ型シリコン基板の裏面に形成されるＮ＋層は省略している。
【０１２４】
本実施の形態の双方向フォトサイリスタチップ８１におけるチャネル分離領域は、上記第２実施の形態において図４および図５に示すチャネル分離領域５０のうち、リンをドープした酸素ドープ半絶縁多結晶シリコン膜５７aおよびＡl電極５９を、各ＣＨ1およびＣＨ2を横断して双方向フォトサイリスタチップ５１の全幅に亘って延在させた構成を有している。したがって、図８に示すように、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜８８およびＡl電極８９は、上記第２実施の形態の双方向フォトサイリスタチップ５１におけるＡlガードリング４８の位置に相当する位置に、双方向フォトサイリスタチップ８１の全幅に亘って形成されている。尚、本実施の形態の場合においても、Ａl電極８９とＡl電極８６,８６'との間隔Ｌ1の値を３０μmよりも大きくしている。
【０１２５】
但し、ショートダイオード９０は、上記第２実施の形態の双方向フォトサイリスタチップ５１におけるショートダイオード５９の場合と同様に、Ｎ型シリコン基板上における左側のアノード拡散領域８２と右側のアノード拡散領域８２'との間であって、且つ、ＣＨ1とＣＨ2との間に、形成されている。
【０１２６】
したがって、本実施の形態によれば、上記第３実施の形態の双方向フォトサイリスタチップ７１の場合と同様に、電流増幅率Ｈfe(pnp)を効果的に下げて転流失敗に至るまでの時間的猶予を稼ぐことができ、逆チャンネルへ移動するキャリアをＮ型シリコン基板の表面におけるシリコン界面準位Ｑssが増大した領域で効果的に消滅させることができる。加えて、Ｎ型シリコン基板内の少数キャリアである正孔が上記ショートダイオード９０のＰ型拡散領域に吸収されて、正孔のライフタイムが低減されるのである。
【０１２７】
また、本実施の形態における双方向フォトサイリスタチップ８１においては、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜８８を、ＣＨ1およびＣＨ2と交差してチップ全幅に亘って形成している。したがって、アノード拡散領域８２,８２'とカソード拡散領域８４',８４との間に急激な立ち上がりの電圧パルスが印加された場合に、Ｐゲート拡散領域８３,８３'に変位電流が流れ込むことを抑制でき、光信号が無くても双方向フォトサイリスタ８１がオンする誤動作を防止できる。すなわち、本実施の形態によれば、dv/dt特性を向上できるのである。
【０１２８】
（第５実施の形態）
本実施の形態における双方向フォトサイリスタチップは、上記第４実施の形態の双方向フォトサイリスタチップ８１におけるショートダイオード９０を更に引き伸ばし、ＣＨ1およびＣＨ2と交差してチップ全幅に亘って形成した構造を有している。
【０１２９】
図９は、本実施の形態の双方向フォトサイリスタチップ９１における概略構成を示すパターンレイアウト図である。尚、本双方向フォトサイリスタチップ９１におけるチャネル分離領域の断面図は図５と略同じである。また、等価回路は図６と同じである。
【０１３０】
本実施の形態の双方向フォトサイリスタチップ９１におけるアノード拡散領域９２,９２',Ｐゲート拡散領域９３,９３',カソード拡散領域９４,９４',ゲート抵抗９５,９５',Ａl電極９６,９６'およびＡl電極９７は、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるアノード拡散領域２２,２２',Ｐゲート拡散領域２３,２３',カソード拡散領域２４,２４',ゲート抵抗２５,２５',Ａl電極２６,２６'およびＡl電極２８と同じである。但し、本実施の形態においては、チップの周辺に沿ってチャネルストッパとして形成されるＮ型拡散領域、および、上記ＢＳＦ効果によって光感度を上昇させるためにＮ型シリコン基板の裏面に形成されるＮ＋層は省略している。
【０１３１】
本実施の形態の双方向フォトサイリスタチップ９１のチャネル分離領域１０１は、上記第２実施の形態において図４および図５に示すチャネル分離領域５０を、ＣＨ1およびＣＨ2を横断して双方向フォトサイリスタチップ９１の全幅に亘って延在させた構成を有している。そのため、図９に示すように、リンをドープした酸素ドープ半絶縁多結晶シリコン膜９８,Ａl電極９９およびショートダイオード１００は、双方向フォトサイリスタチップ９１の全幅に亘って形成されている。尚、本実施の形態の場合においても、Ａl電極９９とＡl電極９６,９６'との間隔Ｌ1の値を３０μmよりも大きくしている。
【０１３２】
したがって、本実施の形態によれば、上記第４実施の形態の双方向フォトサイリスタチップ８１の場合よりも効果的に上記Ｎ型シリコン基板内の少数キャリアである正孔を吸収することができ、正孔のライフタイムを低減できるのである。
【０１３３】
また、本実施の形態における双方向フォトサイリスタチップ９１においては、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜９８を、ＣＨ1およびＣＨ2と交差してチップ全幅に亘って形成している。したがって、アノード拡散領域９２,９２'とカソード拡散領域９４',９４との間に急激な立ち上がりの電圧パルスが印加された場合に、Ｐゲート拡散領域９３,９３'に変位電流が流れ込むことを抑制でき、光信号が無くても双方向フォトサイリスタ９１がオンする誤動作を防止できる。すなわち、本実施の形態によれば、dv/dt特性を向上できる。
【０１３４】
（第６実施の形態）
図１０は、本実施の形態の双方向フォトサイリスタチップにおける概略構成を示すパターンレイアウト図である。また、図１１は、図１０におけるＤ‐Ｄ'矢視断面図である。また、等価回路は図３と同じである。
【０１３５】
本実施の形態の双方向フォトサイリスタチップ１２０におけるＮ型シリコン基板１１１,アノード拡散領域１１２,１１２',Ｐゲート拡散領域１１３,１１３',カソード拡散領域１１４,１１４',ゲート抵抗１１５,１１５',Ａl電極１１６,１１６',Ａl電極１１７,Ａlガードリング１１８およびＮ＋層１１９は、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるＮ型シリコン基板２１,アノード拡散領域２２,２２',Ｐゲート拡散領域２３,２３',カソード拡散領域２４,２４',ゲート抵抗２５,２５',Ａl電極２６,２６',Ａl電極２８,Ａlガードリング３８およびＮ＋層３０と同じである。但し、本実施の形態においては、チップの周辺に沿ってチャネルストッパとして形成されるＮ型拡散領域は省略している。
【０１３６】
本実施の形態の双方向フォトサイリスタチップ１２０においては、互いに対向しているＰゲート拡散領域１１３とアノード拡散領域１１２'との対向辺、および、アノード拡散領域１１２とＰゲート拡散領域１１３'との対向辺に沿って、言い換えれば、２つのアノード拡散領域１１２,１１２'とＮ型シリコン基板１１１との接合部近傍、および、２つのＰゲート拡散領域１１３,１１３'とＮ型シリコン基板１１１との接合部近傍に、リンをドープした酸素ドープ半絶縁多結晶シリコン膜１２２a,１２２a',１２４,１２４'を形成している。
【０１３７】
以下、図１１にしたがって、上記Ｐゲート拡散領域１１３とアノード拡散領域１１２'との対向辺に関して説明する。図１１において、Ｎ型シリコン基板１１１上におけるＡlガードリング１１８より左側のカソード拡散領域１１４上から右側のアノード拡散領域１１２'上にかけてＳiＯ2膜１２１を形成している。さらに、このＳiＯ2膜１２１上におけるＰゲート拡散領域１１３およびアノード拡散領域１１２'の外側に酸素ドープ半絶縁多結晶シリコン膜１２２を形成し、酸素ドープ半絶縁多結晶シリコン膜１２２におけるＰゲート拡散領域１１３およびアノード拡散領域１１２'に近い側の領域１２２a,１２２a'にリンをドープする。こうすることによって、上記Ｎ型シリコン基板２１の表面におけるリンをドープした酸素ドープ半絶縁多結晶シリコン膜１２２a,１２２a'直下のシリコン界面準位(Ｑss)が増大するのである。
【０１３８】
さらに、上記酸素ドープ半絶縁多結晶シリコン膜１２２におけるリンをドープしていない領域の上にＳiＮ膜１２３を化学気相成長法によって形成する。そして、上記左側においては、リンをドープした酸素ドープ半絶縁多結晶シリコン膜１２２a上からＰゲート拡散領域１１３上にかけてＡl電極１１６を形成して、電極Ｔ2に接続する。一方、上記右側においては、リンをドープした酸素ドープ半絶縁多結晶シリコン膜１２２a'上からアノード拡散領域１１２'上にかけてＡl電極１１６'を形成して、電極Ｔ1に接続する。さらに、ＳiＮ膜１２３を２分割するようにＡl電極を形成し、Ｎ型シリコン基板１１１に接続してＡlガードリング１１８としている。こうして、酸素ドープ半絶縁多結晶シリコン膜１２２の両端と中央とをＡl電極１１６,１１６'とＡl電極１１８とに接触させ、Ａl電極１１６,１１６'とＡl電極１１８との間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和する。こうして、高耐圧化が有利に行えるフィールドプレート構造としている。
【０１３９】
以上のごとく、本双方向フォトサイリスタチップ１２０においては、互いに対向しているＰゲート拡散領域１１３とアノード拡散領域１１２'との対向辺に沿って、リンをドープした酸素ドープ半絶縁多結晶シリコン膜１２２a,１２２a'を形成している。さらに、互いに対向しているアノード拡散領域１１２とＰゲート拡散領域１１３'との対向辺に沿って、上記リンをドープした酸素ドープ半絶縁多結晶シリコン膜１２４,１２４'を形成している。したがって、Ｎ型シリコン基板１１１の表面におけるＰゲート拡散領域１１３とアノード拡散領域１１２'との対向辺近傍およびアノード拡散領域１１２とＰゲート拡散領域１１３'との対向辺近傍のシリコン界面準位(Ｑss)を増大することができる。
【０１４０】
すなわち、本実施の形態によれば、上記第３実施の形態の双方向フォトサイリスタチップ７１の場合と同様に、電流増幅率Ｈfe(pnp)を効果的に下げて転流失敗に至るまでの時間的猶予を稼ぐことができ、逆チャンネルへ移動するキャリアをＮ型シリコン基板１１１の表面におけるシリコン界面準位Ｑssが増大した領域１２２a,１２２a',１２４,１２４'で効果的に消滅させることができるのである。尚、１２５は空乏層である。
【０１４１】
また、本実施の形態における双方向フォトサイリスタチップ１２０においては、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜１２２a,１２２a',１２４,１２４'を、上記ＣＨ1およびＣＨ2と交差して形成している。したがって、アノード拡散領域１１２,１１２'とカソード拡散領域１１４',１１４との間に急激な立ち上がりの電圧パルスが印加された場合に、Ｐゲート拡散領域１１３,１１３'に変位電流が流れ込むことを抑制でき、光信号が無くても双方向フォトサイリスタ１２０がオンする誤動作を防止できる。すなわち、本実施の形態によれば、dv/dt特性を向上できるのである。
【０１４２】
尚、本実施の形態においては、図１０に示す上記Ａlガードリング１１８とリンがドープされた酸素ドープ半絶縁多結晶シリコン膜１２２a,１２２a',１２４,１２４'との間隔Ｌ2の値を３０μmよりも大きくしている。この上記間隔Ｌ2の値は、このフィールドプレート構造を用いて所望の４００Ｖ以上の耐圧を得るために必要な最小距離なのである。さらに耐圧を上げる場合には、その耐圧に応じて上記間隔Ｌ2値を拡大すればよい。
【０１４３】
また、上記リンをドープした酸素ドープ半絶縁性多結晶シリコン膜１２２a,１２２a',１２４,１２４'は、電極Ｔ1(アノード電極)や電極Ｔ2(カソード電極)と接続されて、フィールドプレート構造の一部を構成する透明電極でもある。したがって、上記リンをドープした酸素ドープ半絶縁性多結晶シリコン膜に代えてＡl膜を採用する場合よりも、光を遮光するものが無い分受光感度を高めることができる。
【０１４４】
（第７実施の形態）
図１２は、本実施の形態の双方向フォトサイリスタチップにおける概略構成を示すパターンレイアウト図である。また、等価回路は図３と同じである。
【０１４５】
本実施の形態の双方向フォトサイリスタチップ１３１におけるアノード拡散領域１３２,１３２',Ｐゲート拡散領域１３３,１３３',カソード拡散領域１３４,１３４',ゲート抵抗１３５,１３５',Ａl電極１３６,１３６'およびＡl電極１３７は、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるアノード拡散領域２２,２２',Ｐゲート拡散領域２３,２３',カソード拡散領域２４,２４',ゲート抵抗２５,２５',Ａl電極２６,２６'およびＡl電極２８と同じである。但し、本実施の形態においては、チップの周辺に沿ってチャネルストッパとして形成されるＮ型拡散領域、および、上記ＢＳＦ効果によって光感度を上昇させるためにＮ型シリコン基板の裏面に形成されるＮ＋層は省略している。
【０１４６】
本実施の形態の双方向フォトサイリスタチップ１３１においては、チップ中心に対して点対称の位置に配置されているＰゲート拡散領域１３３,１３３'を互いに結ぶ線上であって且つＣＨ1とＣＨ2とを分離する位置に、リンをドープした酸素ドープ半絶縁多結晶シリコン膜１３８,１３８'をチップ中心に対して点対称に形成している。したがって、Ｎ型シリコン基板の表面におけるリンをドープした酸素ドープ半絶縁多結晶シリコン膜１３８,１３８'領域のシリコン界面準位(Ｑss)を増大することができる。
【０１４７】
すなわち、本実施の形態によれば、上記Ｎ型シリコン基板内の少数キャリアである正孔をシリコン界面準位Ｑssが増大した領域において消滅させることができ、確実に正孔のライフタイムの低減を促進することができるのである。
【０１４８】
尚、本実施の形態においては、図１２に示す上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜１３８,１３８'とＡl電極１３６,１３６'との間隔Ｌ3の値と、２つのリンがドープされた酸素ドープ半絶縁多結晶シリコン膜１３８,１３８'における互いの間隔Ｌ4の値とを、３０μmよりも大きくしている。この上記間隔Ｌ3および間隔Ｌ4の値は、このフィールドプレート構造を用いて所望の４００Ｖ以上の耐圧を得るために必要な最小距離なのである。さらに耐圧を上げる場合には、その耐圧に応じて上記間隔Ｌ3および間隔Ｌ4の値を拡大すればよい。
【０１４９】
（第８実施の形態）
本実施の形態における双方向フォトサイリスタチップは、上記第４実施の形態の双方向フォトサイリスタチップ８１におけるＡl電極８６,８６'の周囲にもリンをドープした酸素ドープ半絶縁多結晶シリコン膜を形成した構造を有している。
【０１５０】
図１３は、本実施の形態の双方向フォトサイリスタチップ１５２における概略構成を示すパターンレイアウト図である。また、図１４は図１３におけるＥ‐Ｅ'矢視断面図である。また、等価回路は図６と同じである。
【０１５１】
本実施の形態の双方向フォトサイリスタチップ１５２におけるＮ型シリコン基板１４１,アノード拡散領域１４２,１４２',Ｐゲート拡散領域１４３,１４３',カソード拡散領域１４４,１４４',ゲート抵抗１４５,１４５',Ａl電極１４７およびＮ＋層１５１は、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるＮ型シリコン基板２１,アノード拡散領域２２,２２',Ｐゲート拡散領域２３,２３',カソード拡散領域２４,２４',ゲート抵抗２５,２５',Ａl電極２８およびＮ＋層３０と同じである。また、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜１４８,Ａl電極１４９およびショートダイオード１５０は、第４実施の形態の双方向フォトサイリスタチップ８１におけるリンがドープされた酸素ドープ半絶縁多結晶シリコン膜８８,Ａl電極８９およびショートダイオード９０と同じである。但し、本実施の形態においては、チップの周辺に沿ってチャネルストッパとして形成されるＮ型拡散領域は省略している。
【０１５２】
本実施の形態においては、図１３に示すように、Ａl電極１４６,１４６'を、Ｐゲート拡散領域１４３,１４３',ゲート抵抗１４５,１４５'およびアノード拡散領域１４２,１４２'を完全に覆うことが可能な最小の矩形状に形成する。つまり、上記各実施の形態におけるＡl電極２６,４６,７６,８６,９６,１１６,１３６よりも小さく形成する。そして、図１４に示すように、Ｎ型シリコン基板１４１の表面に形成されたＳiＯ2膜１５５上に形成されて、一部がリンがドープされた酸素ドープ半絶縁多結晶シリコン膜１４８となっている酸素ドープ半絶縁多結晶シリコン膜１５６において、Ａl電極１４６を取り囲む所定幅の領域１５６aにリンをドープしている。そして、酸素ドープ半絶縁多結晶シリコン膜１５６上におけるリンがドープされていない領域に、ＳiＮ膜１５７,１５８を化学気相成長法によって形成している。さらに、ＳiＮ膜１５７上からリンがドープされた酸素ドープ半絶縁多結晶シリコン膜１５６a上にかけてＡlガードリング１５９を形成している。尚、本実施の形態の場合においては、Ａl電極１４９とＡlガードリング１５９,１５９'との間隔Ｌ1の値を３０μmよりも大きくしている。
【０１５３】
このように、本実施の形態の双方向フォトサイリスタチップ１５２においては、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜１４８を、ＣＨ1およびＣＨ2と交差してチップ全幅に亘って形成している。したがって、転流特性を改善することができる。さらに、Ａl電極１４６,１４６'をＰゲート拡散領域１４３,１４３',ゲート抵抗１４５,１４５'およびアノード拡散領域１４２,１４２'を完全に覆うことが可能な最小の矩形状に形成し、このＡl電極１４６,１４６'を取り囲んでリンがドープされた酸素ドープ半絶縁多結晶シリコン膜１５６a,１５６a'から成る透明膜のガードリングとＡlガードリング１５９,１５９'とを形成して２重ガードリング構造としている。したがって、Ｐゲート拡散領域１４３,１４３'とＮ型シリコン基板１４１との接合領域の遮光面積が小さくなり、光感度を向上することができるのである。
【０１５４】
尚、本実施の形態においては、上記Ａl電極１４６,１４６'を取り囲んで、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜１５６a,１５６a'とＡlガードリング１５９,１５９'とで成る２重ガードリング構造を、上記第４実施の形態の双方向フォトサイリスタチップ８１に適用している。しかしながら、その他の実施の形態に適用して、光感度の向上を図っても一向に構わない。
【０１５５】
（第９実施の形態）
本実施の形態における双方向フォトサイリスタチップは、上記第４実施の形態の双方向フォトサイリスタチップ８１におけるＰゲート拡散領域８３,８３'にショットキーバリアダイオードを形成した構造を有している。尚、以下の説明においては、上記第４実施の形態の双方向フォトサイリスタチップ８１と同じ部材には上記第４実施の形態の部材番号と同じ部材番号を付して、説明は省略する。
【０１５６】
図１５は、本実施の形態の双方向フォトサイリスタチップ１６１における概略構成を示すパターンレイアウト図である。また、図１６は等価回路図である。
【０１５７】
上記Ｐゲート拡散領域８３,８３'におけるカソード拡散領域８４,８４'が形成されていない領域には、カソード拡散領域８４,８４'に並行してＰ型不純物が拡散されていない矩形の開口部(図示せず)を設けている。また、ＳiＯ2膜５６(図５参照)におけるＰゲート拡散領域８４,８４'の上記開口部の位置には、この開口部を取り囲むように開口(図示せず)を形成している。さらに、Ａl電極８６,８６'におけるＳiＯ2膜５６の上記開口の位置には、この開口を取り囲むように開口部１６４,１６４'を形成している。そして、Ａl電極８６,８６'の開口部１６４,１６４'内で且つＳiＯ2膜５６の上記開口内には、Ａl電極８６,８６'の開口部１６４,１６４'に沿って矩形のＡl電極１６５,１６５'を形成している。その際に、Ａl電極８６,８６'とＡl電極１６５,１６５'との間には、電気的に絶縁可能な空間が形成されている。
【０１５８】
以上のごとく、上記Ａl電極１６５,１６５'は、ＳiＯ2膜５６の上記開口を介して、Ｐゲート拡散領域８３,８３'の上記開口部内におけるＮ型シリコン基板(図示せず)に直接接触している。こうして、Ｐゲート拡散領域８３,８３'と上記Ｎ型シリコン基板との間に、ショットキーバリアダイオード１６６,１６６'を形成している。ここで、転流時(交流電圧に対応して負荷電流が減衰し、保持電流ＩＨのタイミングでフォトサイリスタがオフする過程)において、フォトサイリスタがオフする直前までＰゲート拡散領域(ＮＰＮトランジスタＱ2,Ｑ4ベース領域)８３,８３'は飽和の状態であるが、その状態において、Ｐゲート拡散領域８３,８３'からＮ型シリコン基板への少数キャリア(ホール)の注入がショットキーバリアダイオード１６６,１６６'によって抑制される。したがって、Ｎ型シリコン基板内の残存キャリア量が減少し、更なる転流特性の改善を図ることができるのである。但し、上記Ｐゲート拡散領域８３,８３'の受光領域が減少するため、光感度が低下するデメリットがある。
【０１５９】
尚、上述の説明においては、ショットキーバリアダイオード１６６,１６６'を構成する金属材料としてＡlを用いている。しかしながら、Ａlの代りにＣr,Ｍo,Ｔi,Ｐt等の金属材料を用いても差し支えない。
【０１６０】
（第１０実施の形態）
本実施の形態における双方向フォトサイリスタチップは、上記第８実施の形態の双方向フォトサイリスタチップ１５２におけるＰゲート拡散領域１４３,１４３'にショットキーバリアダイオードを形成した構造を有している。尚、以下の説明においては、上記第８実施の形態の双方向フォトサイリスタチップ１５２と同じ部材には上記第８実施の形態の部材番号と同じ部材番号を付して、説明は省略する。
【０１６１】
図１７は、本実施の形態の双方向フォトサイリスタチップ１７１における概略構成を示すパターンレイアウト図である。また、等価回路は図１６と同じである。
【０１６２】
本実施の形態においては、上記第８実施の形態の双方向フォトサイリスタチップ１５２の場合と同様に、Ａl電極１４６,１４６'を必要最小限の大きさの矩形状に形成し、このＡl電極１４６,１４６'を取り囲んでリンがドープされた酸素ドープ半絶縁多結晶シリコン膜１５６a,１５６a'から成る透明膜のガードリングを形成している。したがって、Ｐゲート拡散領域１４３,１４３'とＮ型シリコン基板１４１との接合領域の遮光面積を小さくして、光感度を向上することができる。
【０１６３】
さらに、Ｐゲート拡散領域１４３,１４３'におけるカソード拡散領域１４４,１４４'が形成されていない領域には、上記第９実施の形態と同様の構成を有するショットキーバリアダイオード１７２,１７２'を形成している。したがって、Ｐゲート拡散領域１４３,１４３'からＮ型シリコン基板への少数キャリア(ホール)の注入が抑制される。その結果、上記Ｎ型シリコン基板内の残存キャリア量が減少し、更なる転流特性の改善を図ることができる。
【０１６４】
さらに、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜１４８を、上記ＣＨ1およびＣＨ2と交差して形成している。したがって、アノード拡散領域１４２,１４２'とカソード拡散領域１４４',１４４との間に電圧パルスが印加された場合に、光信号が無くても双方向フォトサイリスタ１７１がオンする誤動作を防止できる。すなわち、本実施の形態によれば、dv/dt特性を向上できる。
【０１６５】
すなわち、本実施の形態によれば、転流特性の改善およびdv/dt特性の向上と光感度の向上との両立を図ることができるのである。
【０１６６】
（第１１実施の形態）
本実施の形態は、ゼロクロス機能を持たせた双方向フォトサイリスタチップに関する。図１８は、本実施の形態の双方向フォトサイリスタチップを用いた光点弧カプラの等価回路図である。本実施の形態の双方向フォトサイリスタチップ１８１は、上記第２実施の形態の双方向フォトサイリスタチップ５１と同様に、ＰＮＰトランジスタＱ1とＮＰＮトランジスタＱ2とを有するＣＨ1側のフォトサイリスタ１８２と、ＰＮＰトランジスタＱ3とＮＰＮトランジスタＱ4とを有するＣＨ2側のフォトサイリスタ１８３とを備え、ＰＮＰトランジスタＱ1,Ｑ3のベースにショートダイオード１８４を接続している。
【０１６７】
そして、上記ＣＨ1側のＮＰＮトランジスタＱ2のベースと電極Ｔ2との間に、ゲート抵抗１８５と並列にＮ型ＦＥＴ(電界効果トランジスタ)１８６を接続している。同様に、上記ＣＨ2側のＮＰＮトランジスタＱ4のベースと電極Ｔ1との間に、ゲート抵抗１８７と並列にＮ型ＦＥＴ１８８を接続している。そして、Ｎ型ＦＥＴ１８６のゲートをＰＮＰトランジスタＱ1のベースに接続する一方、Ｎ型ＦＥＴ１８７のゲートをＰＮＰトランジスタＱ3のベースに接続している。１８９はＬＥＤである。
【０１６８】
したがって、上記電極Ｔ1‐電極Ｔ2間にバイアスされている電源電圧のゼロクロス点近傍においては、Ｎ型ＦＥＴ１８６,１８８はオフしており、ＮＰＮトランジスタＱ2,Ｑ4にはゲート抵抗１８５,１８７の抵抗値に応じたベース・エミッタ電圧が印加され、ＬＥＤ１８９からの光信号を受光するとＰゲート拡散領域に発生する光電流の寄与によってＮＰＮトランジスタＱ2,Ｑ4はオンする。これに対して、上記電源電圧のゼロクロス点から離れた時間においては、Ｎ型ＦＥＴ１８６,１８８はオンするため、ＮＰＮトランジスタＱ2,Ｑ4のベース・エミッタ間が短絡され、ＬＥＤ１８９からの光信号を受光してもＮＰＮトランジスタＱ2,Ｑ4はオンできなくなる。
【０１６９】
こうして、上記電極Ｔ1‐電極Ｔ2間にバイアスされる電源電圧のゼロクロス点近傍のみにおいてフォトサイリスタ１８２,１８３をオンさせるゼロクロス機能が実現される。さらに、転流特性Icomを約１００mＡrms以上にまで改善可能な上記第２実施の形態の双方向フォトサイリスタチップ５１を用いている。したがって、光点弧カプラの点流失敗をなくし、誤動作を少なくすることができる。
【０１７０】
尚、図１８に示すゼロクロス機能を持たせた双方向フォトサイリスタチップ１８１の構成に、ＮＰＮトランジスタＱ2,Ｑ4のベース‐コレクタ間にショットキーバリアダイオードを形成して、ショットキーバリアダイオードを形成したゼロクロス機能を有する双方向フォトサイリスタチップを構成することも可能である。
【０１７１】
また、上記Ｎ型ＦＥＴ１８６,１８８は、制御端子を有する他のスイッチング素子で構成しても一向に構わない。
【０１７２】
また、上記第１１実施の形態における光点弧カプラは、上記第２実施の形態の双方向フォトサイリスタチップ５１を用いているが、上記第１実施の形態,第３実施の形態〜第１０実施の形態における双方向フォトサイリスタチップ３１,７１,８１,９１,１２０,１３１,１５２,１６１,１７１の何れか１つを用いても構わない。
【０１７３】
図１９〜図２１は、上記第１実施の形態〜第１０実施の形態における双方向フォトサイリスタチップ３１,５１,７１,８１,９１,１２０,１３１,１５２,１６１,１７１と図３５および図３６に示す従来の双方向フォトサイリスタチップ４とに関して、転流特性Ｉcomとdv/dt特性と光感度ＩＦＴとを比較したものである。
【０１７４】
図１９は、上記光感度ＩＦＴと転流特性Ｉcomとの関係を示す図である。尚、図中の番号は実施形態の番号を表し、例えば「１」は「第１実施の形態」を意味している。また、従来の双方向フォトサイリスタチップ４については△で示している。表１に、各実施の形態および従来の双方向フォトサイリスタチップ４に関する光感度ＩＦＴ(ｍＡ),転流特性Ｉcom(ｍＡ)およびdv/dt(Ｖ/μs)特性の値を示す。但し、dv/dtの測定限界は３２００Ｖ/μsであり、図２０および図２１においては、グラフを見やすくするために上記測定限界を超える値については３２００Ｖ/μs以上の適当な値で示している。
【０１７５】
表１
【０１７６】
図１９から分かるように、総ての実施の形態において、従来の双方向フォトサイリスタチップ４に比して上記転流特性値Ｉcomが増大している。これは、総ての実施の形態において、上記ＣＨ1側のＰゲート拡散領域２３,４３,７３,８３,９３,１１３,１３３,１４３とＣＨ2側のＰゲート拡散領域２３',４３',７３',８３',９３',１１３',１３３',１４３'との間に、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜３５a,５７a,７８,８８,９８,１２２a,１２４,１３８,１３８',１４８,１５６a,１５６a'が形成されている。したがって、上記Ｎ型シリコン基板の表面における上記ＣＨ1側のＰゲート拡散領域と上記ＣＨ2側のＰゲート拡散領域との間のシリコン界面準位(Ｑss)が増大し、Ｎ型シリコン基板内の少数キャリアである正孔を上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の領域において消滅させることができ、上記正孔のライフタイムの低減を促進することができる。したがって、結果として転流特性が改善されるのである。
【０１７７】
また、上記第８,１０実施の形態において、上記光感度値ＩＦＴが減少している。これは、Ａl電極１４６,１４６'を上記Ｐゲート拡散領域,ゲート抵抗およびアノード拡散領域を完全に覆うことが可能な最小の矩形状に形成し、このＡl電極１４６,１４６'を取り囲んでリンがドープされた酸素ドープ半絶縁多結晶シリコン膜１５６a,１５６a'から成る透明膜のガードリングを形成している。したがって、Ａl電極１４６,１４６'周囲の遮光面積を小さくでき、結果として光感度が向上されるのである。
【０１７８】
図２０は、上記光感度ＩＦＴとdv/dt特性との関係を示す図である。尚、図中の番号は実施形態の番号を表している。図２０から分かるように、第３,４,５,６,９,１０実施の形態において上記dv/dt特性値が増大している。これは、第３,４,５,６,９,１０実施の形態において、上記Ｎ型シリコン基板上に、上記ＣＨ1およびＣＨ2と交差して、リンをドープした酸素ドープ半絶縁多結晶シリコン膜７８,８８,９８,１２２a,１２２a',１２４,１２４',１４８,１５６a,１５６a'が形成されている。したがって、上記アノード拡散領域とカソード拡散領域との間に急激な立ち上がりの電圧パルスが印加された場合に、本来光信号を受けるべき上記Ｐゲート拡散領域に変位電流が流れ込むことが抑制される。その結果、光信号が無くても双方向フォトサイリスタ７１,８１,９１,１２０,１６１,１７１がオンする誤動作は生じなく、dv/dt特性を向上できるのである。
【０１７９】
図２１は、上記転流特性Ｉcomとdv/dt特性との関係を示す図である。尚、図中の番号は実施形態の番号を表している。図２１から分かるように、総ての実施の形態において上記転流特性値Ｉcomが増大し、第３,４,５,６,９,１０実施の形態において上記dv/dt特性値が増大している。
【０１８０】
（第１２実施の形態）
本実施の形態は、上記第１実施の形態〜第１１実施の形態の双方向フォトサイリスタチップとＬＥＤとで構成された光点弧カプラを用いたＳＳＲに関する。
【０１８１】
図２２は、上記ＳＳＲの等価回路図である。ＳＳＲ１９８は、ＬＥＤ等の発光素子１９１と点弧用の双方向フォトサイリスタ１９２とから成る光点弧カプラ１９３と、負荷を実制御するための双方向サイリスタ(メインサイリスタ)１９４と、抵抗器１９５や容量１９６等で成るスナバ回路１９７とで構成されている。ここで、点弧用の双方向フォトサイリスタ１９２として、上記第１実施の形態〜第１１実施の形態の双方向フォトサイリスタチップ３１,５１,７１,８１,９１,１２０,１３１,１５２,１６１,１７１,１８１を用いている。上記回路構成において、実際に負荷電流を制御するのはメインサイリスタ１９４であり、双方向フォトサイリスタ１９２は、メインサイリスタ１９４を光で点弧するために用いられるのである。
【０１８２】
本実施の形態においては、上記点弧用の双方向フォトサイリスタ１９２として、上記転流特性Icomを約１００mＡrms以上にまで改善可能な上記第１実施の形態〜第１１実施の形態の双方向フォトサイリスタチップ３１,５１,７１,８１,９１,１２０,１３１,１５２,１６１,１７１,１８１を用いている。したがって、点流失敗のない光点弧カプラ１９３を用いた、誤動作の少ないＳＳＲ１９８を得ることができるのである。
【０１８３】
さらに、上記点弧用の双方向フォトサイリスタ１９２として、上記第３実施の形態〜第６実施の形態,第９実施の形態および第１０実施の形態のdv/dt特性が向上している双方向フォトサイリスタチップ７１,８１,９１,１２０,１６１,１７１を用いれば、更に誤動作の少ないＳＳＲ１９８を得ることができる。さらに、点弧用の双方向フォトサイリスタ１９２として、上記第８実施の形態および第１０実施の形態の転流特性の改善と光感度の向上とが図られた双方向フォトサイリスタチップ１５２,１７１を用いれば、更に光感度の高いＳＳＲ１９８を得ることができる。
【０１８４】
（第１３実施の形態）
ところで、上記第１１実施の形態に示すようなゼロクロス機能付き双方向フォトサイリスタの場合には、上述した一般的な非ゼロクロス型双方向サイリスタの課題に加えて、以下に述べるような２つの特有な課題がある。
【０１８５】
先ず、第１に、図１８に示す等価回路において、ＮＰＮトランジスタＱ2,Ｑ4の電流増幅率Ｈfe(npn)を、非ゼロクロス型双方向サイリスタの場合に比して約５〜１０倍に高くする必要がある。その理由は、ゼロクロス点近傍の電圧以下でのみトリガできるという時間的制限がある関係上、高速動作応答の必要があるためである。特に、上記ＳＳＲを構成する双方向フォトサイリスタチップとして用いられる際にスイッチングする交流回路中にＬ負荷が存在する場合には、位相ズレによる動作遅れが生じてオンできない場合が生ずるからである。しかしながら、耐ノイズ特性は、電流増幅率Ｈfe(npn)と強い相関があり、電流増幅率Ｈfe(npn)を高くするほど低下するという問題がある。
【０１８６】
第２に、上記Ｎ型ＦＥＴ１８６,１８８をＭＯＳ(金属酸化膜半導体)ＦＥＴで構成する場合に、このＭＯＳＦＥＴに寄生するトランジスタの動作を抑制し、短いパルス状のノイズ電圧が印加された場合でも上記ＭＯＳＦＥＴを完全動作させる必要がある。
【０１８７】
上述したように、ゼロクロス機能とは、フォトサイリスタ１８２,１８３のＰゲート‐カソード間にＮチャネルのエンハンスメントＭＯＳＦＥＴ１８６,１８８を付加して、約３０Ｖ以上のＡＣ電圧では上記Ｐゲート‐カソード間を短絡してフォトサイリスタ１８２,１８３が動作できないようにするものである。これによって、トリガするタイミングが低電圧時に限定されるために、トリガ時に流れる動作電流も低く制限されることになる。したがって、ゼロクロス機能を備えることは、制御回路を設計する上での安全設計につながるというメリットがある。
【０１８８】
さらに、上記ＭＯＳＦＥＴ１８６,１８８は、上記ゼロクロス機能の他に、機器の電源投入時に発生し易い１ＫＶ/μsec程度の高いdv/dtのノイズ電圧が誤印加された場合であっても、フォトサイリスタ１８２,１８３のＰゲート‐カソード間を短絡して誤動作を防止する過電圧保護回路としても機能する。しかしながら、ＭＯＳＦＥＴ１８６,１８８を内蔵していても、パルス状のノイズ電圧が印加された場合には上記誤動作を防ぎきれない場合がある。
【０１８９】
ここで、上記パルス状のノイズ電圧とは、ＡＣラインに重畳される立ち上がりが急激で短いパルス状のノイズ電圧のことである。尚、この場合のパルス状の条件は、パルス幅が０.１μsec〜１.０μsecであり、電圧が４ＫＶ以下程度である。したがって、このような短いパルス状の電圧が誤印加された場合には、過電圧保護回路としてのＭＯＳＦＥＴ１８６,１８８が動作しきれず、この間にサイリスタ１８２,１８３が誤動作してしまうためノイズ耐量が低下するという問題がある。
【０１９０】
これは、立上りが急峻な電圧が印加された状態において、上記ＭＯＳＦＥＴ１８６,１８８のＮ型基板‐Ｐ型ウエル‐Ｎ型ドレイン拡散で構成される寄生トランジスタの経路にも変位電流が流れ込み、その変位電流が寄生トランジスタで増幅されて配線を通ってサイリスタ１８２,１８３のＰゲートに流れ込むことになる。この電流がサイリスタ１８２,１８３のトリガ電流として作用するために、双方向フォトサイリスタの誤動作に至るのである。
【０１９１】
本第１３実施の形態〜第１８実施の形態は、高速動作応答を得るためにＮＰＮトランジスタＱ2,Ｑ4の電流増幅率Ｈfe(npn)を高くすると耐ノイズ特性が低下すること、ＭＯＳＦＥＴ１８６,１８８に形成された寄生トランジスタに変位電流が流れ込んで誤動作に至ること等の、ゼロクロス機能付きの双方向フォトサイリスタ特有の問題を解決するものである。
【０１９２】
図２３は、図１８に示すゼロクロス機能付き双方向フォトサイリスタチップ１８１のフォトサイリスタ１８２におけるＮＰＮトランジスタＱ2およびゼロクロス機能を果たすＮ型ＭＯＳＦＥＴ１８６の箇所の断面図である。Ｎ型シリコン基板２０１の表面に形成されたＰゲート拡散領域２０２と、Ｐゲート拡散領域２０２内表面に形成されたカソード拡散領域(Ｎ型)２０３と、Ｎ型シリコン基板２０１とによって、ＮＰＮトランジスタＱ2を構成している。さらに、Ｎ型シリコン基板２０１の表面にＰウェル拡散領域２０４が形成され、このＰウェル拡散領域２０４の表面には、Ｎ型ＭＯＳＦＥＴ１８６のソース拡散領域(Ｎ型)２０５とドレイン拡散領域(Ｎ型)２０６とが形成されている。尚、ゲート電圧を制御するＶＰ(Voltage Probe)回路２０９に接続されたゲート領域２０７は、簡略化して描かれている。
【０１９３】
そして、上記第１１実施の形態で述べたように、上記カソード拡散領域２０３とＰウェル拡散領域２０４とソース拡散領域２０５とは、ゲート抵抗１８５の一端および電極Ｔ2に接続されると共に接地されている。また、ゲート抵抗１８５の他端には、Ｐゲート拡散領域２０２とドレイン拡散領域２０６とが接続されている。
【０１９４】
本実施の形態においては、上記Ｐウェル拡散領域２０４の深さａをＰゲート拡散領域２０２の深さｂ以上に深く、１.３倍の深さに形成している。こうすることによって、Ｎ型ＭＯＳＦＥＴ１８６のドレイン拡散領域２０６とＰウェル拡散領域２０４とＮ型シリコン基板２０１とで形成される寄生トランジスタ２０８の電流増幅率Ｈfeを、Ｐウェル拡散領域の深さがＰゲート拡散領域の深さよりも浅い通常のゼロクロス機能付き双方向サイリスタチップの場合よりも下げることができる。
【０１９５】
したがって、上記Ｐウェル拡散領域２０４とＮ型シリコン基板２０１との間に、パルス幅が０.１μsec〜１.０μsecであり電圧が４ＫＶ以下程度の短いパルス状の逆電圧のノイズ電圧が印加された場合に、Ｐウェル拡散領域２０４とＮ型シリコン基板２０１との接合容量を介して過渡的に寄生トランジスタ２０８に流れ込む上記変位電流の増幅が抑制される。すなわち、本実施の形態によれば、従来、Ｐゲート拡散領域２０２に流れ込んでトリガ電流として作用していた上記変位電流を抑制して、サイリスタ１８２が正常に動作可能な上記パルス状のノイズ電圧の最大値であるパルスノイズ耐量を向上させることができるのである。
【０１９６】
ところで、上記Ｐウェル拡散領域２０４の深さａを、Ｐゲート拡散領域２０２の深さｂの１.３倍を越えると、Ｐウェル拡散領域２０４を形成する際に拡散温度を上げて長時間拡散する必要が生ずるため好ましくない。したがって、Ｐウェル拡散領域２０４の深さａとしては、Ｐゲート拡散領域２０２の深さｂの１倍以上且つ１.３倍以下が望ましい。
【０１９７】
（第１４実施の形態）
図２４(a)は、図１８に示すゼロクロス機能付き双方向フォトサイリスタチップ１８１のフォトサイリスタ１８２におけるゼロクロス機能を果たすＮ型ＭＯＳＦＥＴ１８６の他の平面図である。また、図２４(b)は、図２４(a)におけるＦ‐Ｆ'矢視断面である。第１３実施の形態と同じ部材には同じ番号を付している。本実施の形態では、Ｎ型ＭＯＳＦＥＴ１８６のＰウェル拡散領域２０４の表面に形成されるドレイン拡散領域(Ｎ型)２１０の面積を、ソース拡散領域(Ｎ型)２１１の面積よりも小さくしている。
【０１９８】
尚、上記ドレイン拡散領域２１０とＰウェル拡散領域２０４とＮ型シリコン基板２０１とによって寄生トランジスタ２１２が形成され、Ｎ型シリコン基板２０１の容量成分によって寄生トランジスタ２１２のコレクタに接続された寄生容量２１３が形成され、Ｐウェル拡散領域２０４の抵抗成分によって寄生トランジスタ２１２のベースに接続された寄生抵抗(シリーズ抵抗)２１４が形成される。ここで、寄生容量２１３は、寄生トランジスタ２１２に流れ込もうとする上記変位電流の大きさを決定するものであって、容量値はできるだけ小さい方が上記変位電流の値が低くなるので好ましい。また、シリーズ抵抗２１４は、寄生トランジスタ２１２を流れようとする上記変位電流を、ＧＮＤに接続されている経路(Ｐウェル拡散領域２０４を介した経路、および、Ｐウェル拡散領域２０４とソース拡散領域２１１とを介した経路)に分岐する割合を決定するものであり、抵抗値ができるだけ小さい(Ｐウェル拡散領域２０４の不純物濃度が高い、ＧＮＤまでの距離が短い)方が好ましい。
【０１９９】
ところで、上記Ｎ型シリコン基板２０１とＰウェル拡散領域２０４との接合容量で発生し、寄生トランジスタ２１２に流れ込んだ変位電流は、以下に示す３つの経路に分流される。
（ａ）ＧＮＤに接続されているＰウェル拡散領域２０４を介した経路
（ｂ）ＧＮＤに接続されているＰウェル拡散領域２０４およびソース拡散領域２１１を介した経路
（ｃ）ドレイン拡散領域２１０を介してＰゲート拡散領域に至る経路
そして、上記変位電流が上記各経路に分流される比率は、Ｐウェル拡散領域２０４とソース拡散領域２１１とドレイン拡散領域２１０との面積比と、シリーズ抵抗２１４の抵抗値とによって決定される。
【０２００】
本実施の形態においては、上記寄生トランジスタ２１２のエミッタ面積を低減して、寄生トランジスタ２１２のコレクタ電流を低減している。これによって、上述したように、上記変位電流のソース拡散領域２１１(ＧＮＤ電位)への分流比が大きくなり、ソース拡散領域２１１に流れ易くすることができる。その結果、寄生トランジスタ２１２の電流増幅率Ｈfeの上記変位電流に対する影響を軽減して、パルスノイズ耐量を向上させることができるのである。
【０２０１】
（第１５実施の形態）
図２５(a)は、図１８に示すゼロクロス機能付き双方向フォトサイリスタチップ１８１のフォトサイリスタ１８２におけるゼロクロス機能を果たすＮ型ＭＯＳＦＥＴ１８６の他の平面図である。また、図２５(b)は、図２５(a)におけるＧ‐Ｇ'矢視断面である。第１３実施の形態と同じ部材には同じ番号を付している。
【０２０２】
本実施の形態においては、図２５に示すように、Ｐウェル拡散領域２０４の表面に、平行に配列された２本の拡散領域２１５a,２１５bの一端を連結拡散領域２１５cで連結されてなる平面「Ｕ」字状のソース拡散領域(Ｎ型)２１５を形成し、ソース拡散領域２１５の２本の拡散領域２１５a,２１５bの間に、拡散領域２１５a,２１５bと平行に１本のドレイン拡散領域(Ｎ型)２１６を形成している。こうして、ドレイン拡散領域２１６をソース拡散領域２１５で囲む構成を有している。そして、ゲート領域２１７は、Ａlで形成されると共に、ドレイン拡散領域２１６とソース拡散領域２１５との隙間上に、ゲート領域２１７の縁部がドレイン拡散領域２１６およびソース拡散領域２１５の縁部と重なるように形成されている。そして、本実施の形態においても、第１４実施の形態の場合と同様に、ドレイン拡散領域２１６の面積をソース拡散領域２１５の拡散領域２１５a,２１５bの面積よりも小さくしている。
【０２０３】
本実施の形態によれば、上記第１４実施の形態の場合と同様に、Ｎ型ＭＯＳＦＥＴ１８６における寄生トランジスタ２１８のエミッタ面積を低減して、寄生トランジスタ２１８のコレクタ電流を低減することができる。さらに、ソース拡散領域２１５は、ドレイン拡散領域２１６に対する面積比を上記第１４実施の形態の場合に比して大きくすると共に、ドレイン拡散領域２１６を取り囲むように形成されている。したがって、上記変位電流のソース拡散領域２１５(ＧＮＤ電位)への分流比を、上記第１４実施の形態の場合に比して大幅に上げることができる。その結果、寄生トランジスタ２１８の電流増幅率Ｈfeの上記変位電流に対する影響をより軽減して、パルスノイズ耐量を向上させることができるのである。また、Ｐウェル拡散領域２０４におけるゲート領域２１７の延在方向への長さを、例えば、上記第１４実施の形態と同じにした場合は、ゲート領域２１７およびソース拡散領域２１５の長さを略２倍にすることができる。したがって、ゲート領域２１７およびソース拡散領域２１５の長さを上記第１４実施の形態と同じにすれば、双方向フォトサイリスタチップ１８１のサイズの縮小化を図ることができるのである。
【０２０４】
（第１６実施の形態）
図２６(a)は、図１８に示すゼロクロス機能付き双方向フォトサイリスタチップ１８１のフォトサイリスタ１８２におけるゼロクロス機能を果たすＮ型ＭＯＳＦＥＴ１８６の他の平面図である。また、図２６(b)は、図２６(a)におけるＨ‐Ｈ'矢視断面である。上記第１３実施の形態と同じ部材には同じ番号を付している。
【０２０５】
本実施の形態においては、図２６に示すように、上記第１３実施の形態におけるＰウェル拡散領域２０４の周囲をＰ＋の補償拡散領域に置き換えた構成を有している。すなわち、図２６において、Ｎ型ＭＯＳＦＥＴ１８６のソース拡散領域２０５は、Ｐウェル拡散領域２２１内表面に形成されている。これに対して、ドレイン拡散領域２０６は、幅Ｌ1だけＰウェル拡散領域２２１の表面内に位置して形成されている。そして、Ｎ型シリコン基板２０１の表面におけるＰウェル拡散領域２２１の周囲には、ＧＮＤに接続されたＰ＋補償拡散領域２２２が形成されている。こうして、ドレイン拡散領域２０６におけるＰウェル拡散領域２２１とオーバーラップしていない領域は、Ｐ＋補償拡散領域２２２によって囲まれているのである。ここで、ドレイン拡散領域２０６とＰウェル拡散領域２２１とのオーバーラップ長Ｌ1は１０μmである。また、Ｐ＋補償拡散領域２２２のＰ型不純物の濃度は１×１０19cm-3である。尚、Ｐウェル拡散領域２２１のＰ型不純物の濃度は５×１０16cm-3である。また、ゲート領域２１７は、Ａlで形成されている。
【０２０６】
以上のごとく、本実施の形態においては、上記Ｎ型ＭＯＳＦＥＴ１８６におけるＰウェル拡散領域２２１の周囲に接続するように、Ｐ＋補償拡散領域２２２を形成すると共に、ソース拡散領域２０５をＰウェル拡散領域２２１の内部に形成する一方、ドレイン拡散領域２０６をその一部がＰ＋補償拡散領域２２２に接触するように形成している。したがって、ドレイン拡散領域２０６とＰウェル拡散領域２２１とのオーバーラップ長、つまり、Ｎ型ＭＯＳＦＥＴ１８６のチャネル端からＰ＋補償拡散領域２２２までの距離Ｌ1を１０μm程度に小さくでき、寄生トランジスタ２２３を構成するベース領域を狭くすることができる。その結果、寄生トランジスタ２２３のコレクタ電流を大幅に低減することができるのである。
【０２０７】
また、上記Ｐウェル拡散領域２２１の周囲には、Ｐウェル拡散領域２２１に接続されたＰ＋補償拡散領域２２２を形成すると共に、ＧＮＤに接続している。したがって、寄生トランジスタ２２３のベースに接続されたシリーズ抵抗２２４の抵抗値を小さくすることができる。
【０２０８】
したがって、上記変位電流が、上記ＧＮＤに接続されている経路に分流される割合を、上記第１４実施の形態の場合に比して大幅に上げることができる。その結果、寄生トランジスタ２２３の電流増幅率Ｈfeの上記変位電流に対する影響をより軽減して、パルスノイズ耐量を向上させることができるのである。
【０２０９】
尚、上記Ｐ＋補償拡散領域２２２のＰ型不純物の濃度は、高い程シリーズ抵抗２２４の抵抗値が小さくなるため有効である。但し、Ｐ＋補償拡散領域２２２は、Ｐ型不純物の濃度が５×１０16cm-3であるＰウェル拡散領域２２１の表面濃度を補償する(濃度を補う)であるから、そのＰ型不純物の濃度は１×１０17cm-3以上である必要がある。また、現実的な製造方法を考えると、Ｐ型不純物の濃度は１×１０19cm-3程度が好ましいと言える。
【０２１０】
上記オーバーラップ長、つまり、Ｎ型ＭＯＳＦＥＴ１８６のチャネル端からＰ＋補償拡散領域２２２までの距離Ｌ1は、１０μmを超えると寄生トランジスタ２２３を構成するベース領域を狭くすることができず、本実施の形態の効果を得ることができない。また、０μmを下回ると、Ｎ型ＭＯＳＦＥＴ１８６のチャネル濃度(つまり、Ｎ型ＭＯＳＦＥＴ１８６の閾値電圧)に影響を与えることになる。したがって、上記オーバーラップ長Ｌ1は、０μm以上且つ１０μm以下である必要がある。
【０２１１】
（第１７実施の形態）
図２７(a)は、図１８に示すゼロクロス機能付き双方向フォトサイリスタチップ１８１のフォトサイリスタ１８２におけるゼロクロス機能を果たすＮ型ＭＯＳＦＥＴ１８６の他の平面図である。また、図２７(b)は、図２７(a)におけるＩ‐Ｉ'矢視断面である。上記第１３実施の形態および第１５実施の形態と同じ部材には、同じ番号を付して詳細な説明は省略する。
【０２１２】
本実施の形態におけるＮ型ＭＯＳＦＥＴ１８６は、上記第１５実施の形態と上記第１６実施の形態とを併用した構成を有している。すなわち、図２７において、ドレイン拡散領域２１６は、Ｐウェル拡散領域２２５内表面に形成されている。また、ソース拡散領域２１５は、拡散領域２１５aの一側部がＰウェル拡散領域２２５の一側部と幅Ｌ1だけオーバーラップして形成され、拡散領域２１５bの一側部がＰウェル拡散領域２２５の他側部と幅Ｌ1だけオーバーラップして形成され、連結拡散領域２１５cはＰウェル拡散領域２２５内表面に形成されている。そして、Ｎ型シリコン基板２０１の表面におけるＰウェル拡散領域２２５の周囲には、ＧＮＤに接続されたＰ＋補償拡散領域２２６が形成されている。こうして、ソース拡散領域２１５におけるＰウェル拡散領域２２５とオーバーラップしていない領域は、Ｐ＋補償拡散領域２２６によって囲まれると共に、Ｐ＋補償拡散領域２２６と接触しているのである。
【０２１３】
ここで、上記ソース拡散領域２１５とドレイン拡散領域２１６との間で構成されるＮ型ＭＯＳＦＥＴ１８６のチャネル領域は、図２７(a)において、ａ点からドレイン拡散領域２１６の周囲を回ってｂ点に至る経路に形成されており、その長さは６００μmである。また、ソース拡散領域２１５とＰウェル拡散領域２２５とのオーバーラップ長Ｌ1は１０μmである。また、Ｐ＋補償拡散領域２２６におけるＰ型不純物の濃度は１×１０19cm-3である。尚、Ｐウェル拡散領域２２５におけるＰ型不純物の濃度は５×１０16cm-3である。また、ゲート領域２１７は、Ａlで形成されている。
【０２１４】
以上のごとく、本実施の形態によれば、上記第１５実施の形態の場合と同様に、寄生トランジスタ２２７のエミッタ面積を低減して、寄生トランジスタ２２７のコレクタ電流を低減することができる。さらに、ソース拡散領域２１５は、ドレイン拡散領域２１６に対する面積比を大きくすると共に、上記ドレイン拡散領域２１６を取り囲むように形成されている。したがって、上記変位電流のソース拡散領域２１５(ＧＮＤ電位)への分流比を、上記第１４実施の形態の場合に比して大幅に上げることができる。また、上記第１６実施の形態の場合と同様に、Ｐウェル拡散領域２２５の周囲には、Ｐウェル拡散領域２２５に接続されたＰ＋補償拡散領域２２６を形成すると共に、ＧＮＤに接続している。したがって、寄生トランジスタ２２７のベースに接続されたシリーズ抵抗２２８の抵抗値を小さくすることができる。以上の結果、寄生トランジスタ２２７の電流増幅率Ｈfeの上記変位電流に対する影響をより軽減して、パルスノイズ耐量を向上させることができる。
【０２１５】
さらに、上記Ｎ型ＭＯＳＦＥＴ１８６のソース拡散領域２１５を、ドレイン拡散領域２１６の周囲を取り囲んで「Ｕ」字状に形成することによって、６００μmのチャネル領域の幅さを確保している。したがって、上記第１４実施の形態のごとくソース拡散領域２１１を矩形に形成する場合に比して、同じＮ型ＭＯＳＦＥＴ１８６の面積に対してチャネル領域の幅を長くして、オン抵抗を下げることができる。その結果、上記パルス状のノイズ電圧がＮ型シリコン基板２０１と電極Ｔ1,Ｔ2との間に印加された場合でもＮ型ＭＯＳＦＥＴ１８６が動作可能になり、パルスノイズ耐量をより向上させることができる。Ｎ型ＭＯＳＦＥＴ１８６のオン抵抗は、例えば図２４に示すようなパターンサイズを単調に拡大していけば低減することができる。しかしながら、その場合には、チップサイズも大きくなることと、ドレイン拡散領域のサイズが大きくなって上記寄生トランジスタの電流増幅率Ｈfeが増大することのデメリットが生ずる。そのため、本実施の形態におけるＮ型ＭＯＳＦＥＴ１８６の構造は、非常に有効であるといえる。
【０２１６】
また、本実施の形態においては、Ｎ型ＭＯＳＦＥＴ１８６のチャネル領域の幅を６００μmとしているが、３００μm以上であればオン抵抗を下げる効果を得ることができる。上限は特にないが、得ようとする双方向フォトサイリスタチップのチップサイズによって制限されることになる。
【０２１７】
（第１８実施の形態）
ところで、上述したように、ゼロクロス機能付きの双方向フォトサイリスタ特有の問題として、ＭＯＳＦＥＴ１８６,１８８に形成された寄生トランジスタに変位電流が流れ込んで誤動作に至ることの他に、高速動作応答を得るためＮＰＮトランジスタＱ2,Ｑ4の電流増幅率Ｈfe(npn)を高くすると耐ノイズ特性が低下することがある。本実施の形態は、上記２つの問題の解決を図ることができるゼロクロス機能付き双方向フォトサイリスタチップに関する。
【０２１８】
図２８は、本実施の形態の双方向フォトサイリスタチップにおける概略構成を示すパターンレイアウト図である。また、図２９は、図２８におけるＪ‐Ｊ'矢視断面図である。また、図３０は、本実施の形態の双方向フォトサイリスタチップにおける等価回路図である。
【０２１９】
本実施の形態の双方向フォトサイリスタチップ２５１におけるＮ型シリコン基板２３１,Ｐゲート拡散領域２３３,２３３',カソード拡散領域２３４,２３４'およびゲート抵抗２３５,２３５'は、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるＮ型シリコン基板２１,Ｐゲート拡散領域２３,２３',カソード拡散領域２４,２４'およびゲート抵抗２５,２５'と、形状は異なっているが同じ機能を有している。
【０２２０】
また、チャネル分離領域２３６は、上記第２実施の形態において図４に示すＣＨ1側のＰゲート拡散領域４３上からＣＨ2側のＰゲート拡散領域４３'上にかけてのパシベーション構造を、各ＣＨ1のフォトサイリスタ２５２およびＣＨ2のフォトサイリスタ２５３を横断して双方向フォトサイリスタチップ２５１の全幅に亘って延在させて形成している。したがって、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜およびＡl電極が双方向フォトサイリスタチップ２５１の全幅に亘って形成されている。さらに、Ｎ型シリコン基板２３１の表面におけるチャネル分離領域２３６の下側に、Ｐ型拡散領域２３８とＮ型拡散領域２３９とがＡl電極(図示せず)およびＮ型シリコン基板２３１を介して短絡されたショートダイオード２３７が形成されている。尚、図２９の断面図においては、チャネル分離領域２３６を含むパシベーション構造は省略している。
【０２２１】
本実施の形態におけるアノード拡散領域２３２,２３２'は、図２９に示すように、上記第１７実施の形態におけるＮ型ＭＯＳＦＥＴ１８６の場合と同様に、Ｐウェル拡散領域２４０とＰ＋補償拡散領域２４１とによって構成されている。その場合、上記第１３実施の形態と同様に、Ｐウェル拡散領域２４０の深さｃを、Ｐゲート拡散領域２３３'の深さｄの１.３倍にしている。そして、このアノード拡散領域２３２,２３２'の表面に、上記第１７実施の形態におけるＮ型ＭＯＳＦＥＴ１８６と同じ構造を有するゼロクロス用のＮ型ＭＯＳＦＥＴ２４２,２４２'が形成されている。したがって、Ｎ型ＭＯＳＦＥＴ２４２に生ずる寄生トランジスタ２４４における電流増幅率Ｈfeの上記変位電流に対する影響を軽減すると共に、Ｎ型ＭＯＳＦＥＴ２４２,２４２'のチャネル領域の幅を長くしてオン抵抗を下げることができ、上記パルスノイズ耐量を向上させることができるのである。尚、２４３,２４３'は、Ｎ型ＭＯＳＦＥＴ２４２,２４２'のゲート領域に接続されたＶＰ回路である。
【０２２２】
ところで、上述したように、上記ＮＰＮトランジスタＱ2,Ｑ4の電流増幅率Ｈfe(npn)を高く(つまり、光感度を高く)して高速動作応答を行おうとすると耐ノイズ特性が低下し、耐ノイズ特性と光感度とはトレードオフの関係にある。そこで、耐ノイズ特性と光感度とを適正化する(光感度を下げずに耐ノイズ特性を上げる)には、ノイズ特性に最も影響するＮＰＮトランジスタＱ2,Ｑ4の電流増幅率Ｈfe(npn)を適正値に固定し、ＰＮＰトランジスタＱ1,Ｑ3の電流増幅率Ｈfe(pnp)を下げると共に、ゲート抵抗２３５,２３５'の抵抗値を上げることが有効である。
【０２２３】
そこで、本実施の形態においては、以下のごとく、ＰＮＰトランジスタＱ1,Ｑ3の電流増幅率Ｈfe(pnp)を下げるのである。すなわち、本実施の形態においては、双方向フォトサイリスタチップ２５１の全幅に亘って、ショートダイオード２３７を形成している。したがって、Ｎ型シリコン基板２３１内の少数キャリアである正孔が、ショートダイオード２３７を構成するＰ型拡散領域２３８に吸収されて、上記正孔のライフタイムが低減される。その結果、アノード拡散領域２３２,２３２'とＮ型シリコン基板２３１とＰゲート拡散領域２３３,２３３'とで形成されるＰＮＰトランジスタＱ1,Ｑ3の電流増幅率Ｈfe(pnp)を低減することができるのである。
【０２２４】
すなわち、本実施の形態によれば、ノイズ特性に最も影響するＮＰＮトランジスタＱ2,Ｑ4の電流増幅率Ｈfe(npn)を所望の耐ノイズ特性が得られる値に設定すると共に、ゼロクロス機能付きの双方向フォトサイリスタとして必要な光感度と高速動作とを維持することができる。さらに、Ｎ型ＭＯＳＦＥＴ２４２に生ずる寄生トランジスタ２４４の電流増幅率Ｈfeの上記変位電流に対する影響を軽減すると共に、Ｎ型ＭＯＳＦＥＴ２４２のオン抵抗を下げて、パルスノイズ耐量を向上させることができるのである。
【０２２５】
上記第１３実施の形態〜第１８実施の形態によるゼロクロス機能付き双方向フォトサイリスタに特有の問題の解決方法は、単独で実行してもよいし、適宜組み合わせて実行しても差し支えない。
【０２２６】
尚、上記第１３実施の形態〜第１８実施の形態では、通常のＮ型ＭＯＳＦＥＴとは異なる構造のＮ型ＭＯＳＦＥＴ１８６について述べている。ここで、上記「通常のＮ型ＭＯＳＦＥＴ」とは、図３１にパターンレイアウトを示し、図３２に断面を示すような、Ｐウェル拡散領域２６２の深さｅがＰゲート拡散領域２６３の深ｆさよりも浅く、ソース拡散領域２６４の面積とドレイン拡散領域２６５の面積とが略同じであり、ソース拡散領域２６４およびゲート領域２６６が直線状であり、Ｐウェル拡散領域２６２の周囲にＰ＋補償拡散領域が形成されていないＮ型ＭＯＳＦＥＴ２６１を指す。しかしながら、上記第１実施の形態〜第１２実施の形態に示すような構造のチャネル分離領域２６７を有していれば、図３１および図３２に示すような通常のＮ型ＭＯＳＦＥＴを用いていても、図１８に示すゼロクロス機能付き双方向フォトサイリスタチップ１８１の範疇であることは言うまでもない。
【０２２７】
以下、上記第１３実施の形態〜第１８実施の形態に示す構造のＮ型ＭＯＳＦＥＴ１８６を用いたゼロクロス機能付き双方向フォトサイリスタチップ１８１と、図３１および図３２に示す構造の通常のＮ型ＭＯＳＦＥＴを用いた標準のゼロクロス機能付き双方向フォトサイリスタチップ(上記チャネル分離領域を持たない)とを用いたＳＳＲに対して行ったパルスノイズ評価について述べる。図３３に、印加したパルスノイズのパルス幅と耐量(耐電圧)とを示す。この評価は、図３４に示すパルスノイズ試験回路を用いて行った。図３４中、２７１は、上記第１３実施の形態〜第１８実施の形態に示す構造のＮ型ＭＯＳＦＥＴ１８６に上記通常のＮ型ＭＯＳＦＥＴを加えた合計７種類のＮ型ＭＯＳＦＥＴを用いたゼロクロス機能付き双方向フォトサイリスタチップの何れか一つであり、ＬＥＤ２７２と組み合わせて光点弧カプラ２７３を形成し、パルスノイズ発生器２７４から０.１μsec〜１μsecの１０段階のノイズ幅のパルスノイズを電圧０Ｖ〜４ＫＶで変化させて印加し、正常に動作する最大電圧値を得た。尚、図３３中のアルファベットは実施の形態を表し、「ａ〜f」は「第１３実施の形態〜第１８実施の形態」に対応している。
【０２２８】
表２には、上記各実施の形態および通常のＮ型ＭＯＳＦＥＴを用いたゼロクロス機能付き双方向フォトサイリスタチップに関するノイズ幅(μsec)別のパルスノイズ耐量(Ｖ)を示す。但し、パルスノイズの電圧の測定限界は４ＫＶであり、図３３においては、グラフを見やすくするために上記測定限界を超える値については４ＫＶ以上の適当な値で示している。
【０２２９】
表２
【０２３０】
図３３および表２より、全体的に、パルス幅が短い場合にはパルスノイズ耐量が低く、パルス幅が長くなるに連れてパルスノイズ耐量が高くなる。これは、パルス幅が短いとＮ型ＭＯＳＦＥＴを駆動するゲート電圧の幅も短く、上記過電圧保護回路として機能するＮ型ＭＯＳＦＥＴの動作応答が不十分である(パルスノイズに対して追従できない)のに対して、パルス幅が長くなるに連れてＮ型ＭＯＳＦＥＴの動作応答が改善されているためである。
【０２３１】
また、上記通常のＮ型ＭＯＳＦＥＴを用いたゼロクロス機能付き双方向フォトサイリスタチップの場合には、全ノイズ幅において、パルスノイズ耐量が低く、高々１８５０Ｖである。これに対して、上記第１３実施の形態〜第１８実施の形態に示す構造のＮ型ＭＯＳＦＥＴ１８６を用いたゼロクロス機能付き双方向フォトサイリスタチップの場合には、Ｎ型ＭＯＳＦＥＴの構造の差異に基づく効果の程度に応じて、全体的にパルスノイズ耐量が改善されており、パルス幅が短い場合であっても上記通常のＮ型ＭＯＳＦＥＴを用いた場合に比して高いパルスノイズ耐量を呈している。なかでも、上記第１７実施の形態および第１８実施の形態の場合には、上記第１３実施の形態〜第１６実施の形態を組み合わせた構造のＮ型ＭＯＳＦＥＴを用いているため、その効果の改善も大きいと言える。
【図面の簡単な説明】
【０２３２】
【図１】この発明の双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図２】図１におけるＢ‐Ｂ'矢視断面図である。
【図３】図１に示す双方向フォトサイリスタチップにおける等価回路図である。
【図４】図１とは異なる双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図５】図４におけるＣ‐Ｃ'矢視断面図である。
【図６】図４に示す双方向フォトサイリスタチップにおける等価回路図である。
【図７】図１および図４とは異なる双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図８】図１,図４および図７とは異なる双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図９】図１,図４,図７および図８とは異なる双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図１０】図１,図４,図７〜図９とは異なる双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図１１】図１０におけるＤ‐Ｄ'矢視断面図である。
【図１２】図１,図４,図７〜図１０とは異なる双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図１３】図１,図４,図７〜図１０および図１２とは異なる双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図１４】図１３におけるＥ‐Ｅ'矢視断面図である。
【図１５】図１,図４,図７〜図１０,図１２および図１３とは異なる双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図１６】図１５に示す双方向フォトサイリスタチップにおける等価回路図である。
【図１７】図１,図４,図７〜図１０,図１２,図１３および図１５とは異なる双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図１８】図１,図４,図７〜図１０,図１２,図１３,図１５および図１７とは異なる双方向フォトサイリスタチップを用いた光点弧カプラの等価回路図である。
【図１９】光感度ＩＦＴと転流特性Ｉcomとの関係を示す図である。
【図２０】光感度ＩＦＴとdv/dt特性との関係を示す図である。
【図２１】転流特性Ｉcomとdv/dt特性との関係を示す図である。
【図２２】ＳＳＲの等価回路図である。
【図２３】図１８に示すゼロクロス機能付き双方向フォトサイリスタチップにおけるＮ型ＭＯＳＦＥＴの箇所の断面図である。
【図２４】図２３とは異なるＮ型ＭＯＳＦＥＴの平面図および断面図である。
【図２５】図２３および図２４とは異なるＮ型ＭＯＳＦＥＴの平面図および断面図である。
【図２６】図２３〜図２５とは異なるＮ型ＭＯＳＦＥＴの平面図及び断面図である。
【図２７】図２３〜図２６とは異なるＮ型ＭＯＳＦＥＴの平面図及び断面図である。
【図２８】図２７に示すＮ型ＭＯＳＦＥＴを用いたゼロクロス機能付き双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図２９】図２８におけるＪ‐Ｊ'矢視断面図である。
【図３０】図２８に示すゼロクロス機能付き双方向フォトサイリスタチップにおける等価回路図である。
【図３１】通常のＮ型ＭＯＳＦＥＴを用いたゼロクロス機能付き双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図３２】図３１における断面図である。
【図３３】印加したパルスノイズのパルス幅とパルスノイズ耐量との関係を示す図である。
【図３４】パルスノイズ試験回路を示す図である。
【図３５】従来の双方向フォトサイリスタにおけるパターンレイアウト図である。
【図３６】図３５におけるＡ‐Ａ'矢視断面図である。
【図３７】図３５に示す双方向フォトサイリスタチップにおける等価回路図である。
【図３８】光入力によってＣＨ1がオンしている状態を示す断面図である。
【図３９】光入力が無いのにＣＨ2がオン(転流失敗)した状態を示す断面図である。
【符号の説明】
【０２３３】
２１,４１,１１１,１４１,２０１,２３１…Ｎ型シリコン基板、
２２,２２',４２,４２',７２,７２',８２,８２',９２,９２',１１２,１１２',１３２,１３２',１４２,１４２'…アノード拡散領域(Ｐ型)、
２３,２３',４３,４３',７３,７３',８３,８３',９３,９３',１１３,１１３',１３３,１３３',１４３,１４３',２０２,２３３,２３３',２６３…Ｐゲート拡散領域(Ｐ型)、
２４,２４',４４,４４',７４,７４',８４,８４',９４,９４',１１４,１１４',１３４,１３４',１４４,１４４',２０３,２３４,２３４'…カソード拡散領域(Ｎ型)、
２５,２５',４５,４５',７５,７５',８５,８５',９５,９５',１１５,１１５',１３５,１３５',１４５,１４５',１８５,１８７,２３５,２３５'…ゲート抵抗、
２６,２６',３７,４６,４６',５９,７６,７６',７９,８６,８６',８９,９６,９６',９９,１１６,１１６',１３６,１３６',１４６,１４６',１４９,１６５,１６５'…Ａl電極、
２９,５０,８０,１０１,２３６,２６７…チャネル分離領域、
３０,４９,１１９,１５１…Ｎ＋層、
３１,５１,７１,８１,９１,１２０,１３１,１５２,１６１,１７１,１８１,１９２,２５１…双方向フォトサイリスタチップ、
３２,５２,１６２,１８２,２５２…ＣＨ1のフォトサイリスタ、
３３,５３,１６３,１８３,２５３…ＣＨ2のフォトサイリスタ、
３４,５６,５６',１２１,１５５…ＳiＯ2膜、
３５,５７,５７',１２２,１５６…酸素ドープ半絶縁多結晶シリコン膜、
３５a,５７a,５７a',７８,８８,９８,１２２a,１２２a',１２４,１２４',１３８,１３８',１４８,１５６a,１５６a'…リン・酸素ドープ半絶縁多結晶シリコン膜、
３６,５８,５８',１２３,１５７,１５８…ＳiＮ膜、
３８,４８,１１８,１５９…Ａlガードリング、
３９,６１…正孔、
５４,２３８…Ｐ型拡散領域、
５５,５５',２３９…Ｎ型拡散領域、
６０,９０,１００,１８４,１５０,２３７…ショートダイオード、
１６６,１６６',１７２,１７２'…ショットキーバリアダイオード、
１８６,１８８,２６１…Ｎ型ＦＥＴ、
１８９,１９１…ＬＥＤ、
１９３…光点弧カプラ、
１９４…メインサイリスタ、
１９７…スナバ回路、
１９８…ＳＳＲＰ、
２０４,２２１,２２５,２４０,２６２…ウェル拡散領域、
２０５,２１１,２１５,２６４…ソース拡散領域(Ｎ型)、
２０６,２１０,２１６,２６５…ドレイン拡散領域(Ｎ型)、
２０７,２１７,２６６…ゲート領域、
２０８,２１２,２１８,２２３,２２７,２４４…寄生トランジスタ、
２１４,２２４,２２８…シリーズ抵抗、
２２２,２２６,２４１…Ｐ＋補償拡散領域。
【技術分野】
【０００１】
この発明は、双方向フォトサイリスタチップ、それを用いた点弧型カプラ、および、その点弧型カプラを用いたソリッドステートリレー(以下、ＳＳＲと略称する)に関する。
【背景技術】
【０００２】
従来より、図３５〜図３７に示すような構造の双方向フォトサイリスタがある。尚、図３５は平面図であり、図３６は図３５におけるＡ‐Ａ'矢視断面図であり、図３７は等価回路図である。この双方向フォトサイリスタ４は、例えばＮ型シリコン基板１の上に形成された、ＣＨ(チャネル)1のフォトサイリスタとＣＨ2のフォトサイリスタとで構成されている。このような双方向サイリスタ４は、光照射によってゲートトリガ信号を与えてＳＳＲのオン・オフを制御する光点弧カプラ用として広く用いられている。
【０００３】
尚、５,５'はアノード拡散領域(Ｐ型)、６,６'はＰゲート拡散領域(Ｐ型)、７,７'はカソード拡散領域(Ｎ型)、８,８'はゲート抵抗、９,９'はＡl電極、１０はＡl配線である。尚、電極Ｔ2は、Ａl電極９直上に形成されて、Ａl電極９を介してアノード拡散領域５およびカソード拡散領域７と接続されている。同様に、電極Ｔ1は、Ａl電極９'直上に形成されて、Ａl電極９'を介してアノード拡散領域５'およびカソード拡散領域７'と接続されている。そして、図中右側のアノード拡散領域５'から左側のカソード拡散領域７に向かって、図３７におけるＣＨ1のフォトサイリスタ２を構成するＰＮＰＮ部が形成されている。また、図中左側のアノード拡散領域５から右側のカソード拡散領域７'に向かって、ＣＨ2のフォトサイリスタ３を構成するＰＮＰＮ部が形成されている。
【０００４】
図３６は、本双方向フォトサイリスタにおけるパシベーション構造を示すＮ型シリコン基板１の断面図である。Ｎ型シリコン基板１上におけるＡl配線１０の左側のカソード拡散領域７上からＡl配線１０の右側のアノード拡散領域５'上にかけてＳiＯ2膜１５を形成している。さらに、このＳiＯ2膜１５上に酸素ドープ半絶縁多結晶シリコン膜１６を形成し、酸素ドープ半絶縁多結晶シリコン膜１６上にＳiＮ膜１７を化学気相成長法によって形成する。そして、上記左側においては、ＳiＮ膜１７上からＰゲート拡散領域６上にかけてＡl電極９を形成して、電極Ｔ2に接続する。一方、上記右側においては、ＳiＮ膜１７上からアノード拡散領域５'上にかけてＡl電極９'を形成して、上記電極Ｔ1に接続する。さらに、ＳiＮ膜１７上に、図３５に示すように、本双方向フォトサイリスタの図中左側と右側とを分離するＡl配線１０を全幅に亙って形成し、Ｎ型シリコン基板１に接続している。こうして、酸素ドープ半絶縁多結晶シリコン膜１６の両端と中央とをＡl電極９,９',１０に接触させ、Ａl電極９,９'とＡl電極１０との間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和する。こうして、高耐圧化が有利に行えるフィールドプレート構造としている。尚、１８はＮ＋層であり、１９は空乏層である。
【０００５】
一般的に、交流で使用する光点弧型カプラは以下のように動作する。すなわち、図３７において、電極Ｔ1‐電極Ｔ2間に素子のオン電圧(約１.５Ｖ)よりも高い交流電圧がバイアスされている条件下で、先ず、電極Ｔ1側が電極Ｔ2側よりも正電位にある場合は、ＬＥＤ(発光ダイオード)(図示せず)からの光信号を双方向フォトサイリスタ４が受光すると、ＣＨ1側のＮＰＮトランジスタＱ2がオン状態となる。そうすると、ＣＨ1側のＰＮＰトランジスタＱ1のベース電流が引き出されることになり、このＰＮＰトランジスタＱ1がオンする。続いて、ＰＮＰトランジスタＱ1のコレクタ電流によってＣＨ1側のＮＰＮトランジスタＱ2にベース電流が供給され、正帰還によってＣＨ1側のＰＮＰＮ部がオンして、上記電極Ｔ1から電極Ｔ2へ交流回路の負荷に応じたオン電流が流れる。その場合、ＣＨ2側では、バイアス印加の向きが逆であるからＰＮＰＮ部の正帰還が起こらず、１次光電流のみが流れる。次の半サイクルで、上記電極Ｔ2側が電極Ｔ1側よりも正電位にある場合には、ＣＨ2側のＰＮＰＮ部が、上述の場合と全く同様に正帰還動作してオンし、ＣＨ1側では１次光電流のみが流れる。
【０００６】
こうして、上記双方向フォトサイリスタ４は、上記ＬＥＤから光が継続的に照射されている場合にはオンする。一方、上記ＬＥＤから光がない場合には保持電流値(ＩＨと称す)でオフする。こうして、スイッチの機能を果たすのである。尚、上述したような光点弧カプラに用いられる双方向フォトサイリスタに関する先行技術文献としては、例えば、特開平１０‐２４２４４９号公報(特許文献１)等がある。
【０００７】
しかしながら、上記従来双方向フォトサイリスタには、以下のような問題がある。すなわち、光感度を上げて高感度化すると、相反する耐ノイズ特性である転流特性とdv/dt特性とが低下する。つまり、転流特性およびdv/dt特性と光感度とは所謂トレードオフの関係があり、これが双方向フォトサイリスタの性能上最も重要な設計課題となっている。ここで、dv/dt特性とは「臨界オフ電圧上昇率」のことであり、双方向フォトサイリスタがディバイスとして正常に機能するためには１０００Ｖ/μs以上の臨界オフ電圧上昇率が必要である。
【０００８】
尚、上記高感度化は、使用機器から見た場合、少ない電流で制御することが出来るために、低消費電力化のメリットやマイコン等からダイレクト駆動できるメリット等があり、ユーザから強く要望される重要な特性である。
【０００９】
ここで、上記転流特性について説明する。転流特性とは、正常動作の場合においては、図３８(図３５におけるＡ‐Ａ'を含む全体の縦断面図)に示すように、ＣＨ1がオンしている交流の半サイクル期間中に光入射が無くなった場合は、この半サイクル期間中は上記ＰＮＰＮ部の電流保持特性によってオン状態が継続する。そして、図３９(図３５におけるアノード拡散領域５およびカソード拡散領域７'を含む全体の縦断面図)に示すごとく、次の半サイクルに移行すると、光入射が無い限りＣＨ2はオンしない。しかしながら、スイッチングする交流回路にＬ負荷が存在する場合には、電極Ｔ1‐電極Ｔ2間に印加される交流電圧の位相よりもオン電圧の位相が遅れるため、ＣＨ1がオフする時点においては既に電極Ｔ1‐電極Ｔ2間には逆位相の交流電圧が印加されている。したがって、ＣＨ1がオフした時点でＣＨ2側に急峻な立ち上がりを示す逆位相の電圧が印加されることになる。
【００１０】
そのために、上記双方向フォトサイリスタ４のＮ型シリコン基板１中に残存している正孔１１が、消滅する前に矢印(Ａ)に示すようにフォトサイリスタ３側のＰゲート拡散領域６'へ移動して、光入射が無いにも拘わらずＣＨ2側のＮＰＮトランジスタＱ4をオンすると共にＣＨ2側の正帰還作用を促して、ＣＨ2がオンするという誤動作(転流失敗)を招くのである。
【００１１】
つまり、上記「転流特性」とは、上述したような転流失敗を起こさずに制御可能な最大の動作電流値Ｉcomを表す特性なのである。そして、高感度化する程に、この転流特性が低下するというトレードオフの相関があり、この転流特性を如何に向上させるかが、高感度化の上での課題となる。
【００１２】
ところで、上記転流失敗を防止する場合には、Ｎ型シリコン基板１中に残存している正孔１１が、フォトサイリスタ２側からフォトサイリスタ３側のＰゲート拡散領域６'へ移動するのを抑制すれば良い。ところが、図３５〜図３７に示すような構造を有する従来の双方向フォトサイリスタ４では、上述したように、そのパシベーション構造は、図３６に示すように、Ａl電極９,９'とＡl電極１０との間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和して、高耐圧化が有利に行えるフィールドプレート構造になっている。しかしながら、このような構造は、転流特性の改善とは直接関係はなく、フォトサイリスタ２側で生成されてＮ型シリコン基板１中に残存している正孔１１が、フォトサイリスタ３側のＰゲート拡散領域６'へ移動するのを抑制することはできないのである。
【００１３】
次に、上記臨界オフ電圧上昇率dv/dt特性について説明する。アノード拡散領域５,５'とカソード拡散領域７,７'との間に急激な立ち上がりの電圧パルスが印加されると、光信号が無くても双方向フォトサイリスタ４がオンしてしまう誤動作が生じる。この理由は、本来光信号を受けるべきＰゲート拡散領域６,６'に変位電流が流れ込み、これがトリガ電流として作用するためである。このような誤動作は、特に高温状態で生じる。つまり、上記誤動作が生じない最大の電圧上昇率が臨界オフ電圧上昇率dv/dtである。そして、この臨界オフ電圧上昇率dv/dt特性も高感度化する程低下するというトレードオフの相関がある。すなわち、このdv/dt特性を如何に向上させるかも、高感度化の上での課題となる。
【特許文献１】特開平１０‐２４２４４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで、この発明の課題は、光感度と、この光感度とトレードオフの関係を有する転流特性および臨界オフ電圧上昇率dv/dt特性と、の向上を図ることができる双方向フォトサイリスタチップを提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、この発明の双方向フォトサイリスタチップは、
第１導電型の基板と、
上記第１導電型の基板の表面に設けられると共に、第２導電型の第１拡散層と、上記第２導電型の第２拡散層と、この第２拡散層内に形成された上記第１導電型の第３拡散層と、を含む一対のフォトサイリスタ部と
を備え、
上記一対のフォトサイリスタ部のうちの一方は上記半導体チップにおける一側に配置される一方、他方は上記半導体チップにおける他側に配置されており、
上記一方のフォトサイリスタ部を構成する上記第１拡散層は、上記他方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記他方のフォトサイリスタ部を構成する上記第１拡散層は、上記一方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記一対のフォトサイリスタ部間に発生する２つのチャネルは、互いに交差することなく平行であり、
上記基板上における上記一対のフォトサイリスタ部を構成する２つの上記第２拡散層の間に形成されて、キャリアの移動を抑制するキャリア移動抑制領域を
備え、
１つの半導体チップであることを特徴としている。
【００１６】
上記構成によれば、印加される交流電圧の半サイクルにおいて、上記対を成す２つのチャネルのうちの一方が光信号によってオンした際に上記基板中に発生して残存していたキャリアの移動が、上記２つのフォトサイリスタ部を構成する２つの第２拡散層の間に形成されたキャリア移動抑制領域によって抑制される。その結果、次の半サイクルにおいて、上記基板中の残存キャリアが他方のチャネルを構成するフォトサイリスタ部の上記第２拡散層に移動して、光入射が無いにも拘わらず上記他方のチャネルがオンしてしまうことが防止される。したがって、転流失敗による誤動作を減少でき、転流特性が改善される。
【００１７】
ここで、上記第１導電型および第２導電型とはＮ型あるいはＰ型を指し、上記第１導電型がＮ型である場合には上記第２導電型はＰ型であり、上記第１導電型がＰ型である場合には上記第２導電型はＮ型である。
【００１８】
また、１実施例では、
上記キャリア移動抑制領域は、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜を含んでおり、
上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜は、Ａl電極によって上記基板と電気的に接続されている。
【００１９】
この実施例によれば、上記第１導電型がＮ型であり、上記第２導電型がＰ型であり、上記基板がシリコン基板である場合に、上記Ｎ型シリコン基板の表面における上記キャリア移動抑制領域のシリコン界面準位(Ｑss)が増大する。その結果、Ｎ型シリコン基板内の少数キャリアである正孔を上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の領域において消滅させることができ、上記正孔のライフタイムの低減を促進できる。したがって、結果として転流特性を改善することができるのである。
【００２０】
また、１実施例では、
上記キャリア移動抑制領域は、さらに
上記基板の表面に形成されたキャリア吸収用ダイオードを含んでいる。
【００２１】
この実施例によれば、上記Ｎ型シリコン基板内の少数キャリアである正孔が上記キャリア吸収用ダイオードを構成するＰ型拡散領域に吸収されて、上記正孔のライフタイムが低減される。したがって、上述した上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜による効果と相俟って、より確実に転流特性を改善することができる。
【００２２】
また、１実施例では、
上記キャリア吸収用ダイオードは、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の外径よりも小さい外径を有すると共に、上記基板側とは反対側が上記Ａl電極を介して上記基板と電気的に接続されている。
【００２３】
この実施例によれば、上記Ｎ型シリコン基板の表面に、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の存在に起因してシリコン界面準位Ｑssが増大する領域を設けることができる。したがって、上記キャリア吸収用ダイオードによる効果と上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜による効果とを効果的に引き出すことができる。
【００２４】
また、１実施例では、
上記第１拡散層に電気的に接続された第１電極と上記キャリア移動抑制領域との間隔および上記第３拡散層に電気的に接続された第２電極と上記キャリア移動抑制領域との間隔のうち、何れか狭い方の間隔が、少なくとも３０μmである。
【００２５】
この実施例によれば、上記キャリア移動抑制領域の構造を用いる場合に、４００Ｖ以上の耐圧を得ることができる。
【００２６】
また、１実施例では、
上記キャリア移動抑制領域は、上記２つのチャネルの間に各チャネルと交差しないように形成されている。
【００２７】
この実施例によれば、領域面積の小さい上記キャリア移動抑制領域によって、上記基板中の残存キャリアがオフ側のチャネルを構成するフォトサイリスタ部の上記第２拡散層に移動するのを抑制して、転流特性を改善することができる。
【００２８】
また、１実施例では、
上記キャリア移動抑制領域は、上記２つのチャネルの夫々と交差している。
【００２９】
この実施例によれば、上記第１拡散領域と第３拡散領域との間に急激な立ち上がりの電圧パルスが印加された場合に、本来光信号を受けるべき上記第２拡散領域に変位電流が流れ込むことが、上記２つのチャネルの夫々と交差して形成されている上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜とＡl電極とを含むキャリア移動抑制領域によって抑制される。その結果、光信号が無くても上記フォトサイリスタ部がオンすることが防止され、dv/dt特性を向上することができる。
【００３０】
また、１実施例では、
上記第１拡散層に電気的に接続された第１電極と上記キャリア移動抑制領域との間隔および上記第３拡散層に電気的に接続された第２電極と上記キャリア移動抑制領域との間隔のうち、何れか狭い方の間隔が、少なくとも３０μmである。
【００３１】
この実施例によれば、上記２つのチャネルの夫々と交差しているキャリア移動抑制領域の構造を用いる場合に、４００Ｖ以上の耐圧を得ることができる。
【００３２】
また、１実施例では、
上記キャリア移動抑制領域は、上記２つのチャネルの夫々と交差している。
【００３３】
この実施例によれば、上記第１拡散領域と第３拡散領域との間に急激な立ち上がりの電圧パルスが印加された場合に、本来光信号を受けるべき上記第２拡散領域に変位電流が流れ込むことが、上記２つのチャネルの夫々と交差して形成されている上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜とＡl電極とを含むキャリア移動抑制領域によって抑制される。その結果、光信号が無くても上記フォトサイリスタ部がオンすることが防止され、dv/dt特性を向上することができる。
【００３４】
また、１実施例では、
上記第１拡散層に電気的に接続された第１電極と上記キャリア移動抑制領域との間隔および上記第３拡散層に電気的に接続された第２電極と上記キャリア移動抑制領域との間隔のうち、何れか狭い方の間隔が、少なくとも３０μmである。
【００３５】
この実施例によれば、上記キャリア吸収用ダイオードを含むと共に上記２つのチャネルの夫々と交差しているキャリア移動抑制領域の構造を用いる場合に、４００Ｖ以上の耐圧を得ることができる。
【００３６】
また、１実施例では、
上記キャリア吸収用ダイオードは、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の外径よりも小さい外径を有すると共に、上記基板側とは反対側が上記Ａl電極を介して上記基板と電気的に接続されている。
【００３７】
この実施例によれば、上記Ｎ型シリコン基板の表面に、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の存在に起因してシリコン界面準位Ｑssが増大する領域を設けることができる。したがって、上記キャリア吸収用ダイオードによる効果と上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜による効果とを効果的に引き出すことができる。
【００３８】
また、この発明の双方向フォトサイリスタチップは、
第１導電型の基板と、
上記第１導電型の基板の表面に設けられると共に、第２導電型の第１拡散層と、上記第２導電型の第２拡散層と、この第２拡散層内に形成された上記第１導電型の第３拡散層と、を含む一対のフォトサイリスタ部と
を備え、
上記一対のフォトサイリスタ部のうちの一方は上記半導体チップにおける一側に配置される一方、他方は上記半導体チップにおける他側に配置されており、
上記一方のフォトサイリスタ部を構成する上記第１拡散層は、上記他方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記他方のフォトサイリスタ部を構成する上記第１拡散層は、上記一方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記一対のフォトサイリスタ部間に発生する２つのチャネルは、互いに交差することなく平行であり、
上記基板上であって、且つ、上記一対のフォトサイリスタ部を構成する２つの上記第１拡散層と上記基板との接合部近傍および上記一対のフォトサイリスタ部を構成する２つの上記第２拡散層と上記基板との接合部近傍に、上記チャネルと交差して形成されて、キャリアの移動を抑制するリンがドープされた酸素ドープ半絶縁多結晶シリコン膜を
備え、
１つの半導体チップであることを特徴としている。
【００３９】
上記構成によれば、上記基板中に残存していたキャリアの次にオンすべきチャネルの上記第２拡散層への移動が、上記２つのフォトサイリスタ部を構成する２つの第２拡散層の間に形成されたリンがドープされた上記酸素ドープ半絶縁多結晶シリコン膜によって抑制される。その結果、次の半サイクルにおいて、光入射が無いにも拘わらず上記チャネルがオンしてしまうことが防止されて、転流特性が改善される。
【００４０】
さらに、上記第１拡散領域と第３拡散領域との間に急激な立ち上がりの電圧パルスが印加された場合に、上記第２拡散領域に変位電流が流れ込むことが、上記２つのチャネルの夫々と交差して形成されている上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜によって抑制される。その結果、光信号が無くても上記フォトサイリスタ部がオンすることを防止でき、dv/dt特性を向上することができる。
【００４１】
また、１実施例では、
上記対を成す２つのフォトサイリスタ部の間に、上記２つのチャネルの夫々と交差してＡlによって形成されて,上記基板と電気的に接続されたＡlガードリングを備えて、
上記各リンがドープされた酸素ドープ半絶縁多結晶シリコン膜と上記Ａlガードリングとの間隔は、少なくとも３０μmである。
【００４２】
この実施例によれば、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の構造を用いる場合に、４００Ｖ以上の耐圧を得ることができる。
【００４３】
また、この発明の双方向フォトサイリスタチップは、
第１導電型の基板と、
上記第１導電型の基板の表面に設けられると共に、第２導電型の第１拡散層と、上記第２導電型の第２拡散層と、この第２拡散層内に形成された上記第１導電型の第３拡散層と、を含む一対のフォトサイリスタ部と
を備え、
上記一対のフォトサイリスタ部のうちの一方は上記半導体チップにおける一側に配置される一方、他方は上記半導体チップにおける他側に配置されており、
上記一方のフォトサイリスタ部を構成する上記第１拡散層は、上記他方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記他方のフォトサイリスタ部を構成する上記第１拡散層は、上記一方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記一対のフォトサイリスタ部間に発生する２つのチャネルは、互いに交差することなく平行であり、
上記基板上における上記一対のフォトサイリスタ部を構成する２つの上記第２拡散層の間であって、且つ、上記２つの第２拡散層と上記基板との接合部近傍の夫々に、上記２つのチャネルの間に各チャネルと交差しないように形成されて、キャリアの移動を抑制するリンがドープされた酸素ドープ半絶縁多結晶シリコン膜を
備え、
１つの半導体チップであることを特徴としている。
【００４４】
上記構成によれば、上記基板中に残存していたキャリアの次にオンすべきチャネルの上記第２拡散層への移動が、上記２つのフォトサイリスタ部を構成する２つの第２拡散層の間に形成されたリンがドープされた上記酸素ドープ半絶縁多結晶シリコン膜によって抑制される。その結果、次の半サイクルにおいて、光入射が無いにも拘わらず上記チャネルがオンしてしまうことが防止されて、転流特性が改善される。
【００４５】
また、１実施例では、
上記第１拡散層に電気的に接続された第１電極と上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜との間隔および上記第３拡散層に電気的に接続された第２電極と上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜との間隔とのうち、何れか狭い方の間隔が、少なくとも３０μmであり、
上記２つのリンがドープされた酸素ドープ半絶縁多結晶シリコン膜における互いの間隔は、少なくとも３０μmである。
【００４６】
この実施例によれば、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の構造を用いる場合に、４００Ｖ以上の耐圧を得ることができる。
【００４７】
また、１実施例では、
上記基板上において、上記対を成すフォトサイリスタ部の夫々に関して、上記第１拡散層と上記基板との接合部近傍および上記第２拡散層と上記基板との接合部近傍を含むと共に、第１拡散層および上記第２拡散層を取り囲む環状領域に、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜から成る透明ガードリングを形成している。
【００４８】
この実施例によれば、第１拡散層および上記第２拡散層を取り囲む環状領域に透明ガードリングが形成されている。したがって、上記第１拡散層および上記第２拡散層を取り囲む領域の遮光面積を小さくでき、光感度を向上することができる。
【００４９】
また、１実施例では、
上記各フォトサイリスタ部を構成する第２拡散層と基板との間に形成されたショットキーバリアダイオードを備えている。
【００５０】
この実施例によれば、転流時において、オンしたチャネルを構成するフォトサイリスタ部の上記第２拡散層から上記Ｎ型の基板への少数キャリア(ホール)の注入が、上記ショットキーバリアダイオードによって抑制される。したがって、上記基板内の残存キャリア量が減少し、更なる転流特性の改善を図ることができる。
【００５１】
また、１実施例では、
上記第１導電型はＮ型およびＰ型の何れか一方であり、
上記第２導電型はＮ型およびＰ型の他方であり、
上記夫々のフォトサイリスタ部において、上記第３拡散領域と第２拡散領域と基板あるいは上記第１拡散領域と基板と第２拡散領域でなるＮＰＮトランジスタのベースとエミッタ電極との間にゲート抵抗とスイッチング素子とを並列に接続し、
上記スイッチング素子の制御端子を、上記第３拡散領域と第２拡散領域と基板あるいは上記第１拡散領域と基板と第２拡散領域でなるＰＮＰトランジスタのベースに接続している。
【００５２】
この実施例によれば、上記ＰＮＰトランジスタのエミッタ電極と上記ＮＰＮトランジスタのエミッタ電極との間にバイアスされている電源電圧のゼロクロス点近傍においては、上記スイッチング素子はオフしており、上記ＮＰＮトランジスタには上記ゲート抵抗の抵抗値に応じたベース・エミッタ電圧が印加される。これに対して、上記電源電圧のゼロクロス点から離れた時間においては、上記スイッチング素子はオンするため上記ＮＰＮトランジスタのベース・エミッタ間が短絡されて、光信号を受光しても上記ＮＰＮトランジスタはオンできなくなる。
【００５３】
こうして、上記電源電圧のゼロクロス点近傍のみにおいてフォトサイリスタ部をオンさせるゼロクロス機能が実現される。
【００５４】
また、１実施例では、
上記スイッチング素子は、金属酸化膜半導体電界効果トランジスタであり、
上記金属酸化膜半導体電界効果トランジスタは、上記基板の表面に形成された上記第２導電型のウェル内に形成されており、
上記ウェルの拡散深さは、上記第２拡散層の拡散深さ以上である。
【００５５】
この実施例によれば、上記金属酸化膜半導体電界効果トランジスタのドレイン拡散領域と上記ウェルと上記基板とで形成される寄生トランジスタの電流増幅率を、上記ウェルの拡散深さが上記第２拡散層の拡散深さよりも浅い通常のゼロクロス機能付き双方向サイリスタチップの場合よりも下げることができる。したがって、上記フォトサイリスタ部にパルス状ノイズ電圧が印加された場合に、上記ウェルと基板との接合容量を介して過渡的に上記寄生トランジスタに流れ込む変位電流の増幅を抑制することができる。
【００５６】
すなわち、従来、上記寄生トランジスタによって増幅されてトリガ電流として作用していた上記変位電流を抑制し、上記フォトサイリスタ部が正常に動作可能な上記パルス状ノイズ電圧の最大値であるパルスノイズ耐量を向上させることができる。
【００５７】
また、１実施例では、
上記ウェルの拡散深さは、上記第２拡散層の拡散深さの１倍以上且つ１.３倍以下である。
【００５８】
この実施例によれば、上記ウェルの拡散深さを上記第２拡散層の拡散深さの１.３倍以下にしている。したがって、上記ウェルを形成する際に拡散温度や拡散時間を過度に大きくする必要がなく、上記寄生トランジスタにおける電流増幅率の抑制効果を簡単に得ることができる。
【００５９】
また、１実施例では、
上記スイッチング素子は、金属酸化膜半導体電界効果トランジスタであり、
上記金属酸化膜半導体電界効果トランジスタは、上記基板の表面に形成された上記第２導電型のウェル内に形成されており、
上記金属酸化膜半導体電界効果トランジスタにおける上記ウェル内に形成されたドレイン拡散領域の面積は、上記ウェル内に形成されたソース拡散領域の面積よりも小くなっている。
【００６０】
この実施例によれば、上記寄生トランジスタのエミッタ面積を低減して、上記寄生トランジスタのコレクタ電流を低減することができる。したがって、上記変位電流の上記金属酸化膜半導体電界効果トランジスタのソース拡散領域への分流比を大きくして、上記変位電流が上記ソース拡散領域に流れ易くすることができる。すなわち、上記寄生トランジスタの電流増幅率の上記変位電流に対する影響を軽減してパルスノイズ耐量を向上できる。
【００６１】
また、１実施例では、
上記ドレイン拡散領域は、上記ウェル内表面側に形成されており、
上記ソース拡散領域は、上記ウェル内表面側に、上記ドレイン拡散領域の周囲を取り囲んで形成されている。
【００６２】
この実施例によれば、上記ソース拡散領域は、上記ドレイン拡散領域に対する面積比を大きくすると共に、上記ドレイン拡散領域を取り囲んで形成されている。したがって、上記変位電流のソース拡散領域への分流比を大幅に上げることができる。その結果、上記寄生トランジスタの電流増幅率の上記変位電流に対する影響をより軽減して、パルスノイズ耐量を向上させることができる。
【００６３】
また、１実施例では、
上記スイッチング素子は、金属酸化膜半導体電界効果トランジスタであり、
上記金属酸化膜半導体電界効果トランジスタのうちの少なくとも一部は、上記基板の表面に形成された上記第２導電型のウェル内に形成されており、
上記基板の表面における上記ウェルの周囲に、上記ウェルに密着すると共に、上記ウェルにおける不純物拡散濃度よりも高濃度の不純物拡散濃度を有する上記第２導電型の高濃度補償拡散層を形成し、
上記金属酸化膜半導体電界効果トランジスタのうち、上記ウェル内に形成されていない領域は、上記高濃度補償拡散層内に形成されている。
【００６４】
この実施例によれば、上記ウェルの周囲には、このウェルに密着して高濃度補償拡散層が形成されている。したがって、上記寄生トランジスタのベースに接続されたシリーズ抵抗の抵抗値を小さくすることができ、上記変位電流が、上記ウェルおよび上記ソース拡散領域を介した経路に分流される割合を上げることができる。その結果、上記寄生トランジスタの電流増幅率の上記変位電流に対する影響をより軽減して、パルスノイズ耐量を向上させることができる。
【００６５】
また、１実施例では、
上記高濃度補償拡散層における不純物拡散濃度は、１×１０17cm-3以上である。
【００６６】
この実施例によれば、上記ウェルの不純物濃度が５×１０16cm-3である場合に、上記ウェルの表面濃度を十分に補って補償することができる。
【００６７】
また、１実施例では、
上記金属酸化膜半導体電界効果トランジスタにおけるソース拡散領域は、上記ウェル内に形成されており、
上記金属酸化膜半導体電界効果トランジスタにおけるドレイン拡散領域は、上記ソース拡散領域に対向している一側部が上記ウェル内に形成される一方、残りの領域は上記高濃度補償拡散層内に形成されている。
【００６８】
この実施例によれば、上記金属酸化膜半導体電界効果トランジスタのドレイン拡散領域と上記ウェルと上記基板とで形成される寄生トランジスタにおけるベース領域を狭くすることによって、上記寄生トランジスタのコレクタ電流を低減することができる。したがって、上記寄生トランジスタの電流増幅率の上記変位電流に対する影響をより軽減して、パルスノイズ耐量を向上させることができる。
【００６９】
また、１実施例では、
上記金属酸化膜半導体電界効果トランジスタにおけるドレイン拡散領域は、上記ウェル内に形成されており、
上記金属酸化膜半導体電界効果トランジスタにおけるソース拡散領域は、上記ドレイン拡散領域に対向している一側部が上記ウェル内に形成される一方、残りの領域は上記高濃度補償拡散層内に形成されている。
【００７０】
この実施例によれば、上記ウェルの周囲には、このウェルに密着して高濃度補償拡散層が形成されている。さらに、上記ソース拡散領域の一部は上記高濃度補償拡散層内に形成されている。したがって、上記寄生トランジスタのベースに接続されたシリーズ抵抗の抵抗値をさらに小さくすることができ、上記変位電流が、上記ウェルおよび上記ソース拡散領域を介した経路に分流される割合をさらに上げることができる。
【００７１】
また、１実施例では、
上記ウェル内に形成される上記ドレイン拡散領域あるいはソース拡散領域における上記一側部のチャネル方向への長さは、０μm以上且つ１０μm以下である。
【００７２】
この実施例によれば、上記一側部の幅を１０μm以下にしているので、上記ウェルの周囲に密着して形成された高濃度補償拡散層による上記効果を得ることができる。さらに、上記一側部の幅を０μm以上にしているので、上記金属酸化膜半導体電界効果トランジスタのチャネル濃度(つまり、上記金属酸化膜半導体電界効果トランジスタの閾値電圧)に影響を与えることがない。
【００７３】
また、１実施例では、
上記金属酸化膜半導体電界効果トランジスタにおけるチャネル幅は３００μm以上である。
【００７４】
この実施例によれば、上記金属酸化膜半導体電界効果トランジスタのチャネル幅を長くして、オン抵抗を下げることができる。したがって、上記パルス状ノイズ電圧が上記フォトサイリスタ部に印加された場合でも上記金属酸化膜半導体電界効果トランジスタが動作可能になり、パルスノイズ耐量をより向上させることができる。
【００７５】
また、１実施例では、
上記基板の表面に、上記２つのチャネルと交差するように形成されたキャリア吸収用ダイオードが形成されている。
【００７６】
この実施例によれば、上記第１導電型がＮ型であり、上記第２導電型がＰ型であり、上記基板がシリコン基板である場合に、上記Ｎ型シリコン基板内の少数キャリアである正孔が上記キャリア吸収用ダイオードを構成するＰ型拡散領域に吸収されて、上記正孔のライフタイムが低減される。したがって、上記ウェルとＮ型シリコン基板と上記第２拡散層とで形成されるＰＮＰトランジスタの電流増幅率を低減することができる。その結果、上記ゲート抵抗の抵抗値を上げることによって、上記第３拡散層と上記第２拡散層とＮ型シリコン基板とで形成されるノイズ特性に最も影響するＮＰＮトランジスタの電流増幅率を所望の耐ノイズ特性が得られる値に設定すると共に、ゼロクロス機能付きの双方向フォトサイリスタとして必要な光感度と高速動作とを維持することができる。
【００７７】
また、この発明の光点弧カプラは、
この発明の双方向フォトサイリスタチップと発光ダイオードとで構成された
ことを特徴としている。
【００７８】
上記構成によれば、転流特性を改善できる双方向フォトサイリスタチップを用いて構成されている。したがって、点流失敗がなく、誤動作の少ない光点弧カプラを提供することができる。特に、上記２つの第１拡散層と上記基板との接合部近傍および上記２つの第２拡散層と上記基板との接合部近傍に上記チャネルと交差して形成されたリンがドープされた酸素ドープ半絶縁多結晶シリコン膜を備えた双方向フォトサイリスタチップを用いて構成されている場合には、さらにdv/dt特性を向上することができ、より誤動作の少ない光点弧カプラを提供することができる。
【００７９】
また、この発明のソリッドステートリレーは、
この発明の光点弧カプラとスナバ回路とで構成された
ことを特徴としている。
【００８０】
上記構成によれば、点流失敗がなく誤動作の少ない光点弧カプラを使用しているので、誤動作の少ないソリッドステートリレーを提供することができる。特に、上記２つの第１拡散層と上記基板との接合部近傍および上記２つの第２拡散層と上記基板との接合部近傍に上記チャネルと交差して形成されたリンがドープされた酸素ドープ半絶縁多結晶シリコン膜を設けた双方向フォトサイリスタチップで構成された光点弧カプラを用いた場合は、上記双方向フォトサイリスタチップのdv/dt特性を向上することができ、より誤動作の少ないソリッドステートリレーを提供することができる。
【発明の効果】
【００８１】
以上より明らかなように、この発明の双方向フォトサイリスタチップは、基板上における対を成す２つのフォトサイリスタ部を構成する２つの上記第２拡散層の間に、キャリアの移動を抑制するキャリア移動抑制領域を備えたので、上記基板中の残存キャリアが次にオンすべきチャネルを構成するフォトサイリスタ部の上記第２拡散層に移動することを抑制できる。したがって、光入射が無いにも拘わらず上記チャネルがオンすることを防止でき、転流特性を改善することができるのである。
【００８２】
また、この発明の双方向フォトサイリスタチップは、基板上であって、且つ、対を成す２つのフォトサイリスタ部を構成する２つの第１拡散層と上記基板との接合部近傍および２つの第２拡散層と上記基板との接合部近傍に、チャネルと交差して、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜を備えたので、第１導電型がＮ型であり、第２導電型がＰ型であり、上記基板がシリコン基板である場合に、上記Ｎ型シリコン基板の表面における上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の領域のシリコン界面準位Ｑssを増大することができる。したがって、Ｎ型シリコン基板内の少数キャリアである正孔を消滅させて上記正孔のライフタイムを低減でき、転流特性を改善することができる。
【００８３】
さらに、上記第１拡散領域と第３拡散領域との間に電圧パルスが印加された場合に、上記第２拡散領域に変位電流が流れ込むことを抑制できる。したがって、光信号が無くても上記フォトサイリスタ部がオンするのを防止でき、dv/dt特性を向上することができる。
【００８４】
また、この発明の双方向フォトサイリスタチップは、基板上における対を成す２つのフォトサイリスタ部を構成する２つの第２拡散層の間で、且つ、上記２つの第２拡散層と上記基板との接合部近傍の夫々に、２つのチャネルの間に、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜を備えたので、第１導電型がＮ型であり、第２導電型がＰ型であり、上記基板がシリコン基板である場合に、上記Ｎ型シリコン基板の表面における上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の領域のシリコン界面準位Ｑssを増大することができる。したがって、Ｎ型シリコン基板内の少数キャリアである正孔を消滅させて上記正孔のライフタイムを低減でき、転流特性を改善することができる。
【００８５】
さらに、上記各双方向フォトサイリスタチップにおいて、上記第１拡散層および上記第２拡散層を取り囲む環状領域に透明ガードリングを形成すれば、上記第１拡散層および上記第２拡散層を取り囲む領域の遮光面積を小さくでき、光感度を向上することができる。
【００８６】
また、この発明の双方向フォトサイリスタチップは、上記夫々のフォトサイリスタ部において、上記第３拡散領域と第２拡散領域と基板あるいは上記第１拡散領域と基板と第２拡散領域でなるＮＰＮトランジスタのベースとエミッタ電極との間に、ゲート抵抗とスイッチング素子とを並列に接続し、上記スイッチング素子を、上記第２導電型のウェル内に形成されたＭＯＳＦＥＴで成すと共に、上記ウェル拡散深さを上記第２拡散層の拡散深さ以上にすれば、上記ＭＯＳＦＥＴに形成される寄生トランジスタによる変位電流の増幅を抑制してパルスノイズ耐量を向上させたゼロクロス機能付きの双方向フォトサイリスタを提供することができる。
【００８７】
また、この発明の光点弧カプラは、この発明の転流特性が改善された双方向フォトサイリスタチップと発光ダイオードとで構成されているので、点流失敗がなく、誤動作の少ない光点弧カプラを提供できる。特に、上記dv/dt特性を向上できる双方向フォトサイリスタチップを用いることによって、より誤動作の少ない光点弧カプラを提供できる。
【００８８】
また、この発明のソリッドステートリレーは、この発明の点流失敗の少ない光点弧カプラとスナバ回路とで構成されているので、誤動作の少ないソリッドステートリレーを提供することができる。特に、上記dv/dt特性を向上できる双方向フォトサイリスタチップで構成された光点弧カプラを用いた場合には、より誤動作の少ないソリッドステートリレーを提供できる。
【発明を実施するための最良の形態】
【００８９】
以下、この発明を図示の実施の形態により詳細に説明する。
【００９０】
（第１実施の形態）
図１は、本実施の形態の双方向フォトサイリスタチップにおける概略構成を示すパターンレイアウト図である。また、図２は、図１におけるＢ‐Ｂ'矢視断面図である。また、図３は、本実施の形態の双方向フォトサイリスタチップにおける等価回路図である。尚、この等価回路は、図３６に示す従来の双方向フォトサイリスタチップと同じである。
【００９１】
この双方向フォトサイリスタチップ３１では、Ｎ型シリコン基板２１の表面側に、図１において、２つのアノード拡散領域(Ｐ型)２２,２２'を、双方向フォトサイリスタチップ３１の中心に対して略点対称の位置であって、且つ、アノード拡散領域２２を左側に、アノード拡散領域２２'を右側に配置している。また、２つのＰゲート拡散領域(Ｐ型)２３,２３'を、上記中心に対して略点対称の位置であって、且つ、Ｐゲート拡散領域２３を左側に、Ｐゲート拡散領域２３'を右側に配置している。そして、アノード拡散領域２２とＰゲート拡散領域２３'とが互いに対向する一方、アノード拡散領域２２'とＰゲート拡散領域２３とが互いに対向するように配置している。そして、各Ｐゲート拡散領域２３,２３'内における対向しているアノード拡散領域２２'２２側に、カソード拡散領域(Ｎ型)２４,２４'を設けている。こうして、図中右側のアノード拡散領域２２'から左側のカソード拡散領域２４に向かって、図３におけるＣＨ1のフォトサイリスタ３２を構成するＰＮＰＮ部が形成されている。さらに、図中左側のアノード拡散領域２２から右側のカソード拡散領域２４'に向かって、ＣＨ2のフォトサイリスタ３３を構成するＰＮＰＮ部が形成されている。すなわち、２つの動作チャンネルＣＨ1,ＣＨ2が交差しないように、互いに分離して配置されているのである。また、アノード拡散領域２２とＰゲート拡散領域２３とはゲート抵抗２５で接続される一方、アノード拡散領域２２'とＰゲート拡散領域２３'とはゲート抵抗２５'で接続されている。
【００９２】
ここで、上記Ｎ型シリコン基板２１におけるＮ型不純物の濃度は１０14cm-3程度であり、Ｐゲート拡散領域２３,２３'におけるＰ型不純物の濃度は１０16cm-3〜１０18cm-3程度であり、カソード拡散領域２４,２４'におけるＮ型不純物の濃度は１０20cm-3〜１０21cm-3程度である。
【００９３】
尚、電極Ｔ2は、Ａl電極２６直上に形成されて、Ａl電極２６を介してアノード拡散領域２２およびカソード拡散領域２４と接続されている。また、電極Ｔ1は、Ａl電極２６'直上に形成されて、Ａl電極２６'を介してアノード拡散領域２２'およびカソード拡散領域２４'と接続されている。そして、上記右側のアノード拡散領域２２'とＮ型シリコン基板２１と左側のＰゲート拡散領域２３とでＣＨ1側のＰＮＰトランジスタＱ1を構成し、上記左側のカソード拡散領域２４およびＰゲート拡散領域２３とＮ型シリコン基板２１とでＣＨ1側のＮＰＮトランジスタＱ2を構成している。一方、左側のアノード拡散領域２２とＮ型シリコン基板２１と右側のＰゲート拡散領域２３'とでＣＨ2側のＰＮＰトランジスタＱ3を構成し、右側のカソード拡散領域２４'およびＰゲート拡散領域２３'とＮ型シリコン基板２１とでＣＨ2側のＮＰＮトランジスタＱ4を構成している。
【００９４】
チップの周辺に沿ってチャネルストッパとしてのＮ型拡散領域２７が形成されている。そして、Ｎ型シリコン基板２７の表面にはＳiＯ2膜(図示せず)が形成されており、必要な箇所においてＡl電極２６,２６'との間を絶縁している。また、Ｎ型拡散領域２７上の上記ＳiＯ2膜上には、破線で示すようにＡl電極２８が形成されている。
【００９５】
本実施の形態においは、上記Ｎ型シリコン基板２１上における左側のＰゲート拡散領域２３と右側のＰゲート拡散領域２３'との間であって、上記ＣＨ1とＣＨ2との間に、チャネル分離領域２９が形成されている。そして、このチャネル分離領域２９によって、上記転流時において、Ｎ型シリコン基板２１内の少数キャリアである正孔が吸い込まれてチャネル間の移動が制限されるようにしている。
【００９６】
また、上記Ｎ型シリコン基板２１の裏面には、カソード拡散と同時に高濃度のリンを拡散して、図２に示すように、Ｎ＋層３０を形成している。このように、上記Ｎ型シリコン基板２１の裏面に高濃度の(例えば、１０16cm-3程度の)Ｎ＋層３０を形成することによって、このＮ＋層３０でキャリアの反射が起り、等価的なライフタイムが大きくなる所謂ＢＳＦ(Back Surface Field)効果によって光感度が上昇するのである。但し、ＰＮＰトランジスタの電流増幅率Ｈfe(pnp)が増大し、保持電流値ＩＨが低下するため、上記転流特性においては不利である。尚、このような構造をとらずに、Ｎ型シリコン基板２１の裏面をＮ−(Ｎ型基板のまま)にすると、キャリアはＮ型シリコン基板２１の裏面で再結合し易いため、等価的ライフタイムは小さくなる。
【００９７】
後者は、図３に示すようなフォトサイリスタの等価回路の定数設計時においては、上記等価的ライフタイムが小さいため転流特性においては有利であるが、上記電流増幅率Ｈfe(pnp)が低下して光感度の低下を招く。これを補うためには、回路定数設計において、ゲート抵抗２５,２５'やＮＰＮトランジスタの電流増幅率Ｈfe(npn)を増大しなければならなくなり、臨界オフ電圧上昇率dv/dt特性が低下するというデバイスの主要特性を満足しない問題が生じる。尚、臨界オフ電圧上昇率dv/dt特性もＮ型シリコン基板２１のライフタイムに依存し、(ｉ)裏面Ｎ−の場合に、ホールのライフタイムτpが小であり、アノード拡散領域２２,２２'の拡散容量が低下してＰＮＰトランジスタの動作応答が速くなり、臨界オフ電圧上昇率dv/dtが小となる。一方、(ii)裏面Ｎ＋の場合、ホールのライフタイムτpが大で、アノード拡散領域２２,２２'の拡散容量が増加してＰＮＰトランジスタの動作応答が鈍くなって、臨界オフ電圧上昇率dv/dtが大となる。
【００９８】
そこで、この転流特性と臨界オフ電圧上昇率dv/dt特性とに関するトレードオフの相関を満たすために、Ｎ型シリコン基板２１裏面のリン濃度を適正化して、ＰＮＰトランジスタの電流増幅率Ｈfe(pnp)の特性を任意の回路定数に設定する必要がある。
【００９９】
図２は、本実施の形態におけるパシベーション構造を示すチャネル分離領域２９付近の断面図である。図２において、Ｎ型シリコン基板２１上におけるチャネル分離領域２９の左側(つまり、ＣＨ1側)と右側(つまり、ＣＨ2側)とには、ＣＨ1側のＰゲート拡散領域２３上からＣＨ2側のＰゲート拡散領域２３'上にかけてＳiＯ2膜３４を形成している。さらに、このＳiＯ2膜３４上に酸素ドープ半絶縁多結晶シリコン膜３５を形成し、酸素ドープ半絶縁多結晶シリコン膜３５におけるチャネル分離領域２９近傍の領域３５aにリンをドープする。こうすることによって、Ｎ型シリコン基板２１の表面におけるチャネル分離領域２９のシリコン界面準位(Ｑss)が増大するのである。
【０１００】
さらに、上記酸素ドープ半絶縁多結晶シリコン膜３５におけるリンをドープしていない領域の上にＳiＮ膜３６を化学気相成長法によって形成する。そして、上記ＣＨ1側においては、ＳiＮ膜３６上からＰゲート拡散領域２３上にかけてＡl電極２６を形成して、電極Ｔ2に接続する。一方、上記ＣＨ2側においては、ＳiＮ膜３６上からＰゲート拡散領域２３'上にかけてＡl電極２６'を形成して、電極Ｔ1に接続する。さらに、酸素ドープ半絶縁多結晶シリコン膜３５におけるリンをドープした領域３５aにはＣＨ1側のＳiＮ膜３６上からＣＨ2側のＳiＮ膜３６上にかけてＡl電極３７を形成し、Ｎ型シリコン基板２１に接続している。こうして、酸素ドープ半絶縁多結晶シリコン膜３５の両端と中央とをＡl電極２６,２６'とＡl電極３７とに接触させ、Ａl電極２６,２６'とＡl電極３７との間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和する。こうして、高耐圧化が有利に行えるフィールドプレート構造としている。尚、図１において、Ａl電極３７の両端は、ＣＨ1およびＣＨ2と交差してチップの全幅に亘って延在して、Ａlガードリング３８を構成している。
【０１０１】
このように、本実施の形態におけるチャネル分離領域２９の構造は、Ｎ型シリコン基板２１上に形成されたリンがドープされた酸素ドープ半絶縁多結晶シリコン膜３５aで構成されている。酸素ドープ半絶縁多結晶シリコン膜にリンをドープすると酸素ドープ半絶縁多結晶シリコン膜内の準位が増大し、その結果シリコン界面準位Ｑssが増大する。そのために、Ｎ型シリコン基板２１内の少数キャリアである正孔３９をチャネル分離領域２９において消滅させることができ、正孔３９のライフタイムの低減を促進することができるのである。４０は空乏層である。
【０１０２】
尚、本実施の形態においては、図１に示す上記Ａl電極３７とＡl電極２６,２６'との間隔Ｌ1の値を３０μmよりも大きくしている。この上記間隔Ｌ1の値は、このフィールドプレート構造を用いて所望の４００Ｖ以上の耐圧を得るために必要な最小距離なのである。さらに耐圧を上げる場合には、その耐圧に応じて上記間隔Ｌ1値を拡大すればよい。
【０１０３】
また、実際のウエハプロセスにおいては、Ａl電極２６,２６'とＡl電極３７とを形成する前の図１に示す構造を作製した後に、酸素ドープ半絶縁性多結晶シリコン膜３５の一部分にリンをドープするようにしている。
【０１０４】
（第２実施の形態）
本実施の形態における双方向フォトサイリスタチップは、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるチャネル分離領域２９に、上記キャリア吸収用ダイオードとしてのショートダイオードを負荷した構造を有している。
【０１０５】
図４は、本実施の形態の双方向フォトサイリスタチップにおける概略構成を示すパターンレイアウト図である。また、図５は、図４におけるＣ‐Ｃ'矢視断面図である。また、図６は、本実施の形態の双方向フォトサイリスタチップにおける等価回路図である。
【０１０６】
本実施の形態の双方向フォトサイリスタチップ５１におけるＮ型シリコン基板４１,アノード拡散領域４２,４２',Ｐゲート拡散領域４３,４３',カソード拡散領域４４,４４',ゲート抵抗４５,４５',Ａl電極４６,４６',Ａl電極４７,Ａlガードリング４８,Ｎ＋層４９,ＣＨ1のフォトサイリスタ５２およびＣＨ2のフォトサイリスタ５３は、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるＮ型シリコン基板２１,アノード拡散領域２２,２２',Ｐゲート拡散領域２３,２３',カソード拡散領域２４,２４',ゲート抵抗２５,２５',Ａl電極２６,２６',Ａl電極２８,Ａlガードリング３８,Ｎ＋層３０,ＣＨ1のフォトサイリスタ３２およびＣＨ2のフォトサイリスタ３３と同じである。但し、本実施の形態においては、チップの周辺に沿ってチャネルストッパとして形成されるＮ型拡散領域は省略している。
【０１０７】
本実施の形態の双方向フォトサイリスタチップ５１においても上記第１実施の形態の場合と同様に、Ｎ型シリコン基板４１上における左側のアノード拡散領域４２と右側のアノード拡散領域４２'との間であって、ＣＨ1とＣＨ2との間に、チャネル分離領域５０が形成されている。そして、このチャネル分離領域５０によって、上記転流時において、Ｎ型シリコン基板４１内の少数キャリアである正孔が吸い込まれてチャネル間の移動が制限されるようにしている。
【０１０８】
図５は、本実施の形態におけるパシベーション構造を示すチャネル分離領域５０付近のＮ型シリコン基板４１の断面図である。図５において、Ｎ型シリコン基板４１の表面におけるチャネル分離領域５０の領域にＰ型拡散領域５４が形成され、Ｐ型拡散領域５４における図中左側(つまり、ＣＨ1側)の側面の位置にＮ型シリコン基板４１からＰ型拡散領域５４にかけてチャネルストッパとしてのＮ型拡散領域５５が形成され、Ｐ型拡散領域５４における右側(つまり、ＣＨ2側)の側面の位置にも同様にＮ型拡散領域５５'が形成されている。
【０１０９】
上記ＣＨ1側とＣＨ2側との夫々において、上記Ｐゲート拡散領域４３,４３'上からＮ型拡散領域５５,５５'上にかけてＳiＯ2膜５６,５６'を形成している。そして、ＳiＯ2膜５６,５６'上におけるＰゲート拡散領域４３,４３'近傍からＮ型拡散領域５５,５５'上にかけて酸素ドープ半絶縁多結晶シリコン膜５７,５７'を形成する。さらに、酸素ドープ半絶縁多結晶シリコン膜５７,５７'におけるＮ型拡散領域５５,５５'側の領域５７a,５７a'にリンをドープする。さらに、酸素ドープ半絶縁多結晶シリコン膜５７,５７'におけるリンをドープしてはいない領域上に、ＳiＮ膜５８,５８'を化学気相成長法によって形成する。そして、Ｐゲート拡散領域４３,４３'の表面からＳiＮ膜５８,５８'の表面にかけてＡl電極４６,４６'を形成して、Ａl電極４６を電極Ｔ1に接続する一方、Ａl電極４６'を電極Ｔ2に接続する。さらに、上記ＣＨ1側のＳiＮ膜５８の表面からＣＨ2側のＳiＮ膜５８'の表面にかけてＡl電極５９を形成し、Ｎ型拡散領域５５,５５'およびＮ型シリコン基板４１に接続している。こうして、上記酸素ドープ半絶縁多結晶シリコン膜５７,５７'の両端をＡl電極４６,４６'とＡl電極５９とに接触させて、Ａl電極４６,４６'とＡl電極５９との間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和する。こうして、本実施の形態においてもフィールドプレート構造を形成している。尚、本実施の形態の場合においても、Ａl電極５９とＡl電極４６,４６'との間隔Ｌ1の値を３０μmよりも大きくしている。
【０１１０】
上記構成によって、上記Ｎ型シリコン基板４１の表面におけるチャネル分離領域５０には、Ｐ型拡散領域５４とＮ型拡散領域５５とがＡl電極５９およびＮ型シリコン基板４１を介して短絡されたショートダイオード６０が形成されている。そのため、Ｎ型シリコン基板４１内の少数キャリアである正孔６１がショートダイオード６０のＰ型拡散領域５４に吸収されて、正孔６１のライフタイムが低減されるのである。また、酸素ドープ半絶縁多結晶シリコン膜５７,５７'におけるＮ型拡散領域５５,５５'側の領域５７a,５７a'にはリンをドープしている。したがって、上記Ｎ型シリコン基板４１の表面におけるリンをドープした酸素ドープ半絶縁多結晶シリコン膜５７a,５７a'直下のシリコン界面準位Ｑssが増大する。そのために、このシリコン界面準位Ｑssが増大した領域においても正孔６１を消滅させることができ、ショートダイオード６０による効果と相まって、より確実に正孔６１のライフタイムの低減を促進することができるのである。
【０１１１】
尚、本実施例の場合、図４に示すように、上記ショートダイオード６０の外径は、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜５７aの外径よりも小さく設定されている。こうすることによって、図５に示すように、Ｎ型シリコン基板４１の表面に、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜５７a,５７a'に起因してシリコン界面準位Ｑssが増大する領域を設けることができ、ショートダイオード６０による効果とリンがドープされた酸素ドープ半絶縁多結晶シリコン膜５７a,５７a'による効果とを効果的に引き出すことができるのである。
【０１１２】
（第３実施の形態）
本実施の形態における双方向フォトサイリスタチップは、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるチャネル分離領域２９を更に引き伸ばし、ＣＨ1およびＣＨ2と交差してチップ全幅に亘って形成した構造を有している。
【０１１３】
図７は、本実施の形態の双方向フォトサイリスタチップ７１における概略構成を示すパターンレイアウト図である。尚、本双方向フォトサイリスタチップ７１におけるチャネル分離領域の断面図は図２と略同じである。また、等価回路は図３と同じである。
【０１１４】
本実施の形態の双方向フォトサイリスタチップ７１におけるアノード拡散領域７２,７２',Ｐゲート拡散領域７３,７３',カソード拡散領域７４,７４',ゲート抵抗７５,７５',Ａl電極７６,７６'およびＡl電極７７は、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるアノード拡散領域２２,２２',Ｐゲート拡散領域２３,２３',カソード拡散領域２４,２４',ゲート抵抗２５,２５',Ａl電極２６,２６'およびＡl電極２８と同じである。但し、本実施の形態においては、チップの周辺に沿ってチャネルストッパとして形成されるＮ型拡散領域、および、上記ＢＳＦ効果によって光感度を上昇させるためにＮ型シリコン基板の裏面に形成されるＮ＋層は省略している。
【０１１５】
本実施の形態の双方向フォトサイリスタチップ７１におけるチャネル分離領域８０は、上記第１実施の形態において図２に示すＣＨ1側のＰゲート拡散領域２３上からＣＨ2側のＰゲート拡散領域２３'上にかけてのパシベーション構造を、各ＣＨ1およびＣＨ2を横断して双方向フォトサイリスタチップ７１の全幅に亘って延在させて形成している。したがって、図７に示すように、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜７８およびＡl電極７９は、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるＡlガードリング３８の位置に相当する位置に、双方向フォトサイリスタチップ７１の全幅に亘って形成されている。尚、本実施の形態の場合においても、Ａl電極７９とＡl電極７６,７６'との間隔Ｌ1の値を３０μmよりも大きくしている。
【０１１６】
ところで、転流特性を向上する１つの方法として保持電流ＩＨを上げる事がある。このＩＨ特性は、双方向サイリスタがオンを保持できる最小動作電流値を表し、オフできる最大動作電流であるとも言える。このＩＨ値が大きい程転流特性は向上する。その理由は、上記ＩＨ値は、ＡＣ動作時におけるＣＨ1側の半サイクル動作がオフした時点から逆のＣＨ2側の半サイクル動作がオンするまでの時間に影響する。そして、この時間が長い程転流失敗に至るまでの時間的猶予を稼ぐことができるため、この時間内に逆チャンネルへ移動するキャリアを効果的に消滅させる事が可能になるためである。
【０１１７】
このＩＨ特性のパラメータとして、(１)電流増幅率Ｈfe(pnp)、(２)電流増幅率Ｈfe(npn）、(３)ＲＧＫ(ゲート抵抗)の回路定数がある。このうち、(１)の電流増幅率Ｈfe(pnp)を下げることが、ＩＨ特性とトレードオフの関係にある光感度(ＩＦＴ)にあまり影響を与えずにＩＨ特性を上げることができる最も効果的な方法である。尚、上記(２)の電流増幅率Ｈfe(npn)や(３)のＲＧＫの回路定数を下げることによってもＩＨ特性を上げることができるが、光感度特性(ＩＦＴ)が大きく低下するという弊害がある。
【０１１８】
本実施の形態においては、ＰＮＰトランジスタＱ1,Ｑ3のベースを構成するＮ型シリコン基板上に、局所的にリンをドープした酸素ドープ半絶縁多結晶シリコン膜７８を形成している。このリンをドープした酸素ドープ半絶縁多結晶シリコン膜７８は、Ｓi‐ＳiＯ2界面の準位Ｑssを増大させるために表面再結合を増加させる作用があり、電流増幅率Ｈfe(pnp)を効果的に下げることができる。
【０１１９】
したがって、転流失敗に至るまでの時間的猶予を稼ぐことができ、逆チャンネルへ移動するキャリアを効果的に消滅させることができるのである。尚、酸素ドープ半絶縁多結晶シリコン膜に注入するリン濃度は、高い程Ｑssが増大するために電流増幅率Ｈfe(pnp)を下げるには効果的であるが、あまりリン濃度を上げ過ぎると信頼性への悪影響を及ぼすことになる。
【０１２０】
また、本実施の形態における双方向フォトサイリスタチップ７１においては、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜７８を、ＣＨ1およびＣＨ2と交差してチップ全幅に亘って形成している。したがって、アノード拡散領域７２,７２'とカソード拡散領域７４',７４との間に急激な立ち上がりの電圧パルスが印加された場合に、Ｐゲート拡散領域７３,７３'に変位電流が流れ込むことが抑制される。その結果、光信号が無くても双方向フォトサイリスタ７１がオンする誤動作は生じない。すなわち、本実施の形態によれば、dv/dt特性を向上できるのである。
【０１２１】
（第４実施の形態）
本実施の形態における双方向フォトサイリスタチップは、上記第２実施の形態の双方向フォトサイリスタチップ５１におけるチャネル分離領域５０のリンをドープした酸素ドープ半絶縁多結晶シリコン膜５７aおよびＡl電極５９を更に引き伸ばし、ＣＨ1およびＣＨ2と交差してチップ全幅に亘って形成した構造を有している。
【０１２２】
図８は、本実施の形態の双方向フォトサイリスタチップ８１における概略構成を示すパターンレイアウト図である。尚、本双方向フォトサイリスタチップ８１の中央部におけるチャネル分離領域の断面図は図５と略同じである。また、等価回路は図６と同じである。
【０１２３】
本実施の形態の双方向フォトサイリスタチップ８１におけるアノード拡散領域８２,８２',Ｐゲート拡散領域８３,８３',カソード拡散領域８４,８４',ゲート抵抗８５,８５',Ａl電極８６,８６'およびＡl電極８７は、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるアノード拡散領域２２,２２',Ｐゲート拡散領域２３,２３',カソード拡散領域２４,２４',ゲート抵抗２５,２５',Ａl電極２６,２６'およびＡl電極２８と同じである。但し、本実施の形態においては、チップの周辺に沿ってチャネルストッパとして形成されるＮ型拡散領域、および、上記ＢＳＦ効果によって光感度を上昇させるためにＮ型シリコン基板の裏面に形成されるＮ＋層は省略している。
【０１２４】
本実施の形態の双方向フォトサイリスタチップ８１におけるチャネル分離領域は、上記第２実施の形態において図４および図５に示すチャネル分離領域５０のうち、リンをドープした酸素ドープ半絶縁多結晶シリコン膜５７aおよびＡl電極５９を、各ＣＨ1およびＣＨ2を横断して双方向フォトサイリスタチップ５１の全幅に亘って延在させた構成を有している。したがって、図８に示すように、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜８８およびＡl電極８９は、上記第２実施の形態の双方向フォトサイリスタチップ５１におけるＡlガードリング４８の位置に相当する位置に、双方向フォトサイリスタチップ８１の全幅に亘って形成されている。尚、本実施の形態の場合においても、Ａl電極８９とＡl電極８６,８６'との間隔Ｌ1の値を３０μmよりも大きくしている。
【０１２５】
但し、ショートダイオード９０は、上記第２実施の形態の双方向フォトサイリスタチップ５１におけるショートダイオード５９の場合と同様に、Ｎ型シリコン基板上における左側のアノード拡散領域８２と右側のアノード拡散領域８２'との間であって、且つ、ＣＨ1とＣＨ2との間に、形成されている。
【０１２６】
したがって、本実施の形態によれば、上記第３実施の形態の双方向フォトサイリスタチップ７１の場合と同様に、電流増幅率Ｈfe(pnp)を効果的に下げて転流失敗に至るまでの時間的猶予を稼ぐことができ、逆チャンネルへ移動するキャリアをＮ型シリコン基板の表面におけるシリコン界面準位Ｑssが増大した領域で効果的に消滅させることができる。加えて、Ｎ型シリコン基板内の少数キャリアである正孔が上記ショートダイオード９０のＰ型拡散領域に吸収されて、正孔のライフタイムが低減されるのである。
【０１２７】
また、本実施の形態における双方向フォトサイリスタチップ８１においては、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜８８を、ＣＨ1およびＣＨ2と交差してチップ全幅に亘って形成している。したがって、アノード拡散領域８２,８２'とカソード拡散領域８４',８４との間に急激な立ち上がりの電圧パルスが印加された場合に、Ｐゲート拡散領域８３,８３'に変位電流が流れ込むことを抑制でき、光信号が無くても双方向フォトサイリスタ８１がオンする誤動作を防止できる。すなわち、本実施の形態によれば、dv/dt特性を向上できるのである。
【０１２８】
（第５実施の形態）
本実施の形態における双方向フォトサイリスタチップは、上記第４実施の形態の双方向フォトサイリスタチップ８１におけるショートダイオード９０を更に引き伸ばし、ＣＨ1およびＣＨ2と交差してチップ全幅に亘って形成した構造を有している。
【０１２９】
図９は、本実施の形態の双方向フォトサイリスタチップ９１における概略構成を示すパターンレイアウト図である。尚、本双方向フォトサイリスタチップ９１におけるチャネル分離領域の断面図は図５と略同じである。また、等価回路は図６と同じである。
【０１３０】
本実施の形態の双方向フォトサイリスタチップ９１におけるアノード拡散領域９２,９２',Ｐゲート拡散領域９３,９３',カソード拡散領域９４,９４',ゲート抵抗９５,９５',Ａl電極９６,９６'およびＡl電極９７は、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるアノード拡散領域２２,２２',Ｐゲート拡散領域２３,２３',カソード拡散領域２４,２４',ゲート抵抗２５,２５',Ａl電極２６,２６'およびＡl電極２８と同じである。但し、本実施の形態においては、チップの周辺に沿ってチャネルストッパとして形成されるＮ型拡散領域、および、上記ＢＳＦ効果によって光感度を上昇させるためにＮ型シリコン基板の裏面に形成されるＮ＋層は省略している。
【０１３１】
本実施の形態の双方向フォトサイリスタチップ９１のチャネル分離領域１０１は、上記第２実施の形態において図４および図５に示すチャネル分離領域５０を、ＣＨ1およびＣＨ2を横断して双方向フォトサイリスタチップ９１の全幅に亘って延在させた構成を有している。そのため、図９に示すように、リンをドープした酸素ドープ半絶縁多結晶シリコン膜９８,Ａl電極９９およびショートダイオード１００は、双方向フォトサイリスタチップ９１の全幅に亘って形成されている。尚、本実施の形態の場合においても、Ａl電極９９とＡl電極９６,９６'との間隔Ｌ1の値を３０μmよりも大きくしている。
【０１３２】
したがって、本実施の形態によれば、上記第４実施の形態の双方向フォトサイリスタチップ８１の場合よりも効果的に上記Ｎ型シリコン基板内の少数キャリアである正孔を吸収することができ、正孔のライフタイムを低減できるのである。
【０１３３】
また、本実施の形態における双方向フォトサイリスタチップ９１においては、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜９８を、ＣＨ1およびＣＨ2と交差してチップ全幅に亘って形成している。したがって、アノード拡散領域９２,９２'とカソード拡散領域９４',９４との間に急激な立ち上がりの電圧パルスが印加された場合に、Ｐゲート拡散領域９３,９３'に変位電流が流れ込むことを抑制でき、光信号が無くても双方向フォトサイリスタ９１がオンする誤動作を防止できる。すなわち、本実施の形態によれば、dv/dt特性を向上できる。
【０１３４】
（第６実施の形態）
図１０は、本実施の形態の双方向フォトサイリスタチップにおける概略構成を示すパターンレイアウト図である。また、図１１は、図１０におけるＤ‐Ｄ'矢視断面図である。また、等価回路は図３と同じである。
【０１３５】
本実施の形態の双方向フォトサイリスタチップ１２０におけるＮ型シリコン基板１１１,アノード拡散領域１１２,１１２',Ｐゲート拡散領域１１３,１１３',カソード拡散領域１１４,１１４',ゲート抵抗１１５,１１５',Ａl電極１１６,１１６',Ａl電極１１７,Ａlガードリング１１８およびＮ＋層１１９は、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるＮ型シリコン基板２１,アノード拡散領域２２,２２',Ｐゲート拡散領域２３,２３',カソード拡散領域２４,２４',ゲート抵抗２５,２５',Ａl電極２６,２６',Ａl電極２８,Ａlガードリング３８およびＮ＋層３０と同じである。但し、本実施の形態においては、チップの周辺に沿ってチャネルストッパとして形成されるＮ型拡散領域は省略している。
【０１３６】
本実施の形態の双方向フォトサイリスタチップ１２０においては、互いに対向しているＰゲート拡散領域１１３とアノード拡散領域１１２'との対向辺、および、アノード拡散領域１１２とＰゲート拡散領域１１３'との対向辺に沿って、言い換えれば、２つのアノード拡散領域１１２,１１２'とＮ型シリコン基板１１１との接合部近傍、および、２つのＰゲート拡散領域１１３,１１３'とＮ型シリコン基板１１１との接合部近傍に、リンをドープした酸素ドープ半絶縁多結晶シリコン膜１２２a,１２２a',１２４,１２４'を形成している。
【０１３７】
以下、図１１にしたがって、上記Ｐゲート拡散領域１１３とアノード拡散領域１１２'との対向辺に関して説明する。図１１において、Ｎ型シリコン基板１１１上におけるＡlガードリング１１８より左側のカソード拡散領域１１４上から右側のアノード拡散領域１１２'上にかけてＳiＯ2膜１２１を形成している。さらに、このＳiＯ2膜１２１上におけるＰゲート拡散領域１１３およびアノード拡散領域１１２'の外側に酸素ドープ半絶縁多結晶シリコン膜１２２を形成し、酸素ドープ半絶縁多結晶シリコン膜１２２におけるＰゲート拡散領域１１３およびアノード拡散領域１１２'に近い側の領域１２２a,１２２a'にリンをドープする。こうすることによって、上記Ｎ型シリコン基板２１の表面におけるリンをドープした酸素ドープ半絶縁多結晶シリコン膜１２２a,１２２a'直下のシリコン界面準位(Ｑss)が増大するのである。
【０１３８】
さらに、上記酸素ドープ半絶縁多結晶シリコン膜１２２におけるリンをドープしていない領域の上にＳiＮ膜１２３を化学気相成長法によって形成する。そして、上記左側においては、リンをドープした酸素ドープ半絶縁多結晶シリコン膜１２２a上からＰゲート拡散領域１１３上にかけてＡl電極１１６を形成して、電極Ｔ2に接続する。一方、上記右側においては、リンをドープした酸素ドープ半絶縁多結晶シリコン膜１２２a'上からアノード拡散領域１１２'上にかけてＡl電極１１６'を形成して、電極Ｔ1に接続する。さらに、ＳiＮ膜１２３を２分割するようにＡl電極を形成し、Ｎ型シリコン基板１１１に接続してＡlガードリング１１８としている。こうして、酸素ドープ半絶縁多結晶シリコン膜１２２の両端と中央とをＡl電極１１６,１１６'とＡl電極１１８とに接触させ、Ａl電極１１６,１１６'とＡl電極１１８との間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和する。こうして、高耐圧化が有利に行えるフィールドプレート構造としている。
【０１３９】
以上のごとく、本双方向フォトサイリスタチップ１２０においては、互いに対向しているＰゲート拡散領域１１３とアノード拡散領域１１２'との対向辺に沿って、リンをドープした酸素ドープ半絶縁多結晶シリコン膜１２２a,１２２a'を形成している。さらに、互いに対向しているアノード拡散領域１１２とＰゲート拡散領域１１３'との対向辺に沿って、上記リンをドープした酸素ドープ半絶縁多結晶シリコン膜１２４,１２４'を形成している。したがって、Ｎ型シリコン基板１１１の表面におけるＰゲート拡散領域１１３とアノード拡散領域１１２'との対向辺近傍およびアノード拡散領域１１２とＰゲート拡散領域１１３'との対向辺近傍のシリコン界面準位(Ｑss)を増大することができる。
【０１４０】
すなわち、本実施の形態によれば、上記第３実施の形態の双方向フォトサイリスタチップ７１の場合と同様に、電流増幅率Ｈfe(pnp)を効果的に下げて転流失敗に至るまでの時間的猶予を稼ぐことができ、逆チャンネルへ移動するキャリアをＮ型シリコン基板１１１の表面におけるシリコン界面準位Ｑssが増大した領域１２２a,１２２a',１２４,１２４'で効果的に消滅させることができるのである。尚、１２５は空乏層である。
【０１４１】
また、本実施の形態における双方向フォトサイリスタチップ１２０においては、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜１２２a,１２２a',１２４,１２４'を、上記ＣＨ1およびＣＨ2と交差して形成している。したがって、アノード拡散領域１１２,１１２'とカソード拡散領域１１４',１１４との間に急激な立ち上がりの電圧パルスが印加された場合に、Ｐゲート拡散領域１１３,１１３'に変位電流が流れ込むことを抑制でき、光信号が無くても双方向フォトサイリスタ１２０がオンする誤動作を防止できる。すなわち、本実施の形態によれば、dv/dt特性を向上できるのである。
【０１４２】
尚、本実施の形態においては、図１０に示す上記Ａlガードリング１１８とリンがドープされた酸素ドープ半絶縁多結晶シリコン膜１２２a,１２２a',１２４,１２４'との間隔Ｌ2の値を３０μmよりも大きくしている。この上記間隔Ｌ2の値は、このフィールドプレート構造を用いて所望の４００Ｖ以上の耐圧を得るために必要な最小距離なのである。さらに耐圧を上げる場合には、その耐圧に応じて上記間隔Ｌ2値を拡大すればよい。
【０１４３】
また、上記リンをドープした酸素ドープ半絶縁性多結晶シリコン膜１２２a,１２２a',１２４,１２４'は、電極Ｔ1(アノード電極)や電極Ｔ2(カソード電極)と接続されて、フィールドプレート構造の一部を構成する透明電極でもある。したがって、上記リンをドープした酸素ドープ半絶縁性多結晶シリコン膜に代えてＡl膜を採用する場合よりも、光を遮光するものが無い分受光感度を高めることができる。
【０１４４】
（第７実施の形態）
図１２は、本実施の形態の双方向フォトサイリスタチップにおける概略構成を示すパターンレイアウト図である。また、等価回路は図３と同じである。
【０１４５】
本実施の形態の双方向フォトサイリスタチップ１３１におけるアノード拡散領域１３２,１３２',Ｐゲート拡散領域１３３,１３３',カソード拡散領域１３４,１３４',ゲート抵抗１３５,１３５',Ａl電極１３６,１３６'およびＡl電極１３７は、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるアノード拡散領域２２,２２',Ｐゲート拡散領域２３,２３',カソード拡散領域２４,２４',ゲート抵抗２５,２５',Ａl電極２６,２６'およびＡl電極２８と同じである。但し、本実施の形態においては、チップの周辺に沿ってチャネルストッパとして形成されるＮ型拡散領域、および、上記ＢＳＦ効果によって光感度を上昇させるためにＮ型シリコン基板の裏面に形成されるＮ＋層は省略している。
【０１４６】
本実施の形態の双方向フォトサイリスタチップ１３１においては、チップ中心に対して点対称の位置に配置されているＰゲート拡散領域１３３,１３３'を互いに結ぶ線上であって且つＣＨ1とＣＨ2とを分離する位置に、リンをドープした酸素ドープ半絶縁多結晶シリコン膜１３８,１３８'をチップ中心に対して点対称に形成している。したがって、Ｎ型シリコン基板の表面におけるリンをドープした酸素ドープ半絶縁多結晶シリコン膜１３８,１３８'領域のシリコン界面準位(Ｑss)を増大することができる。
【０１４７】
すなわち、本実施の形態によれば、上記Ｎ型シリコン基板内の少数キャリアである正孔をシリコン界面準位Ｑssが増大した領域において消滅させることができ、確実に正孔のライフタイムの低減を促進することができるのである。
【０１４８】
尚、本実施の形態においては、図１２に示す上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜１３８,１３８'とＡl電極１３６,１３６'との間隔Ｌ3の値と、２つのリンがドープされた酸素ドープ半絶縁多結晶シリコン膜１３８,１３８'における互いの間隔Ｌ4の値とを、３０μmよりも大きくしている。この上記間隔Ｌ3および間隔Ｌ4の値は、このフィールドプレート構造を用いて所望の４００Ｖ以上の耐圧を得るために必要な最小距離なのである。さらに耐圧を上げる場合には、その耐圧に応じて上記間隔Ｌ3および間隔Ｌ4の値を拡大すればよい。
【０１４９】
（第８実施の形態）
本実施の形態における双方向フォトサイリスタチップは、上記第４実施の形態の双方向フォトサイリスタチップ８１におけるＡl電極８６,８６'の周囲にもリンをドープした酸素ドープ半絶縁多結晶シリコン膜を形成した構造を有している。
【０１５０】
図１３は、本実施の形態の双方向フォトサイリスタチップ１５２における概略構成を示すパターンレイアウト図である。また、図１４は図１３におけるＥ‐Ｅ'矢視断面図である。また、等価回路は図６と同じである。
【０１５１】
本実施の形態の双方向フォトサイリスタチップ１５２におけるＮ型シリコン基板１４１,アノード拡散領域１４２,１４２',Ｐゲート拡散領域１４３,１４３',カソード拡散領域１４４,１４４',ゲート抵抗１４５,１４５',Ａl電極１４７およびＮ＋層１５１は、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるＮ型シリコン基板２１,アノード拡散領域２２,２２',Ｐゲート拡散領域２３,２３',カソード拡散領域２４,２４',ゲート抵抗２５,２５',Ａl電極２８およびＮ＋層３０と同じである。また、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜１４８,Ａl電極１４９およびショートダイオード１５０は、第４実施の形態の双方向フォトサイリスタチップ８１におけるリンがドープされた酸素ドープ半絶縁多結晶シリコン膜８８,Ａl電極８９およびショートダイオード９０と同じである。但し、本実施の形態においては、チップの周辺に沿ってチャネルストッパとして形成されるＮ型拡散領域は省略している。
【０１５２】
本実施の形態においては、図１３に示すように、Ａl電極１４６,１４６'を、Ｐゲート拡散領域１４３,１４３',ゲート抵抗１４５,１４５'およびアノード拡散領域１４２,１４２'を完全に覆うことが可能な最小の矩形状に形成する。つまり、上記各実施の形態におけるＡl電極２６,４６,７６,８６,９６,１１６,１３６よりも小さく形成する。そして、図１４に示すように、Ｎ型シリコン基板１４１の表面に形成されたＳiＯ2膜１５５上に形成されて、一部がリンがドープされた酸素ドープ半絶縁多結晶シリコン膜１４８となっている酸素ドープ半絶縁多結晶シリコン膜１５６において、Ａl電極１４６を取り囲む所定幅の領域１５６aにリンをドープしている。そして、酸素ドープ半絶縁多結晶シリコン膜１５６上におけるリンがドープされていない領域に、ＳiＮ膜１５７,１５８を化学気相成長法によって形成している。さらに、ＳiＮ膜１５７上からリンがドープされた酸素ドープ半絶縁多結晶シリコン膜１５６a上にかけてＡlガードリング１５９を形成している。尚、本実施の形態の場合においては、Ａl電極１４９とＡlガードリング１５９,１５９'との間隔Ｌ1の値を３０μmよりも大きくしている。
【０１５３】
このように、本実施の形態の双方向フォトサイリスタチップ１５２においては、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜１４８を、ＣＨ1およびＣＨ2と交差してチップ全幅に亘って形成している。したがって、転流特性を改善することができる。さらに、Ａl電極１４６,１４６'をＰゲート拡散領域１４３,１４３',ゲート抵抗１４５,１４５'およびアノード拡散領域１４２,１４２'を完全に覆うことが可能な最小の矩形状に形成し、このＡl電極１４６,１４６'を取り囲んでリンがドープされた酸素ドープ半絶縁多結晶シリコン膜１５６a,１５６a'から成る透明膜のガードリングとＡlガードリング１５９,１５９'とを形成して２重ガードリング構造としている。したがって、Ｐゲート拡散領域１４３,１４３'とＮ型シリコン基板１４１との接合領域の遮光面積が小さくなり、光感度を向上することができるのである。
【０１５４】
尚、本実施の形態においては、上記Ａl電極１４６,１４６'を取り囲んで、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜１５６a,１５６a'とＡlガードリング１５９,１５９'とで成る２重ガードリング構造を、上記第４実施の形態の双方向フォトサイリスタチップ８１に適用している。しかしながら、その他の実施の形態に適用して、光感度の向上を図っても一向に構わない。
【０１５５】
（第９実施の形態）
本実施の形態における双方向フォトサイリスタチップは、上記第４実施の形態の双方向フォトサイリスタチップ８１におけるＰゲート拡散領域８３,８３'にショットキーバリアダイオードを形成した構造を有している。尚、以下の説明においては、上記第４実施の形態の双方向フォトサイリスタチップ８１と同じ部材には上記第４実施の形態の部材番号と同じ部材番号を付して、説明は省略する。
【０１５６】
図１５は、本実施の形態の双方向フォトサイリスタチップ１６１における概略構成を示すパターンレイアウト図である。また、図１６は等価回路図である。
【０１５７】
上記Ｐゲート拡散領域８３,８３'におけるカソード拡散領域８４,８４'が形成されていない領域には、カソード拡散領域８４,８４'に並行してＰ型不純物が拡散されていない矩形の開口部(図示せず)を設けている。また、ＳiＯ2膜５６(図５参照)におけるＰゲート拡散領域８４,８４'の上記開口部の位置には、この開口部を取り囲むように開口(図示せず)を形成している。さらに、Ａl電極８６,８６'におけるＳiＯ2膜５６の上記開口の位置には、この開口を取り囲むように開口部１６４,１６４'を形成している。そして、Ａl電極８６,８６'の開口部１６４,１６４'内で且つＳiＯ2膜５６の上記開口内には、Ａl電極８６,８６'の開口部１６４,１６４'に沿って矩形のＡl電極１６５,１６５'を形成している。その際に、Ａl電極８６,８６'とＡl電極１６５,１６５'との間には、電気的に絶縁可能な空間が形成されている。
【０１５８】
以上のごとく、上記Ａl電極１６５,１６５'は、ＳiＯ2膜５６の上記開口を介して、Ｐゲート拡散領域８３,８３'の上記開口部内におけるＮ型シリコン基板(図示せず)に直接接触している。こうして、Ｐゲート拡散領域８３,８３'と上記Ｎ型シリコン基板との間に、ショットキーバリアダイオード１６６,１６６'を形成している。ここで、転流時(交流電圧に対応して負荷電流が減衰し、保持電流ＩＨのタイミングでフォトサイリスタがオフする過程)において、フォトサイリスタがオフする直前までＰゲート拡散領域(ＮＰＮトランジスタＱ2,Ｑ4ベース領域)８３,８３'は飽和の状態であるが、その状態において、Ｐゲート拡散領域８３,８３'からＮ型シリコン基板への少数キャリア(ホール)の注入がショットキーバリアダイオード１６６,１６６'によって抑制される。したがって、Ｎ型シリコン基板内の残存キャリア量が減少し、更なる転流特性の改善を図ることができるのである。但し、上記Ｐゲート拡散領域８３,８３'の受光領域が減少するため、光感度が低下するデメリットがある。
【０１５９】
尚、上述の説明においては、ショットキーバリアダイオード１６６,１６６'を構成する金属材料としてＡlを用いている。しかしながら、Ａlの代りにＣr,Ｍo,Ｔi,Ｐt等の金属材料を用いても差し支えない。
【０１６０】
（第１０実施の形態）
本実施の形態における双方向フォトサイリスタチップは、上記第８実施の形態の双方向フォトサイリスタチップ１５２におけるＰゲート拡散領域１４３,１４３'にショットキーバリアダイオードを形成した構造を有している。尚、以下の説明においては、上記第８実施の形態の双方向フォトサイリスタチップ１５２と同じ部材には上記第８実施の形態の部材番号と同じ部材番号を付して、説明は省略する。
【０１６１】
図１７は、本実施の形態の双方向フォトサイリスタチップ１７１における概略構成を示すパターンレイアウト図である。また、等価回路は図１６と同じである。
【０１６２】
本実施の形態においては、上記第８実施の形態の双方向フォトサイリスタチップ１５２の場合と同様に、Ａl電極１４６,１４６'を必要最小限の大きさの矩形状に形成し、このＡl電極１４６,１４６'を取り囲んでリンがドープされた酸素ドープ半絶縁多結晶シリコン膜１５６a,１５６a'から成る透明膜のガードリングを形成している。したがって、Ｐゲート拡散領域１４３,１４３'とＮ型シリコン基板１４１との接合領域の遮光面積を小さくして、光感度を向上することができる。
【０１６３】
さらに、Ｐゲート拡散領域１４３,１４３'におけるカソード拡散領域１４４,１４４'が形成されていない領域には、上記第９実施の形態と同様の構成を有するショットキーバリアダイオード１７２,１７２'を形成している。したがって、Ｐゲート拡散領域１４３,１４３'からＮ型シリコン基板への少数キャリア(ホール)の注入が抑制される。その結果、上記Ｎ型シリコン基板内の残存キャリア量が減少し、更なる転流特性の改善を図ることができる。
【０１６４】
さらに、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜１４８を、上記ＣＨ1およびＣＨ2と交差して形成している。したがって、アノード拡散領域１４２,１４２'とカソード拡散領域１４４',１４４との間に電圧パルスが印加された場合に、光信号が無くても双方向フォトサイリスタ１７１がオンする誤動作を防止できる。すなわち、本実施の形態によれば、dv/dt特性を向上できる。
【０１６５】
すなわち、本実施の形態によれば、転流特性の改善およびdv/dt特性の向上と光感度の向上との両立を図ることができるのである。
【０１６６】
（第１１実施の形態）
本実施の形態は、ゼロクロス機能を持たせた双方向フォトサイリスタチップに関する。図１８は、本実施の形態の双方向フォトサイリスタチップを用いた光点弧カプラの等価回路図である。本実施の形態の双方向フォトサイリスタチップ１８１は、上記第２実施の形態の双方向フォトサイリスタチップ５１と同様に、ＰＮＰトランジスタＱ1とＮＰＮトランジスタＱ2とを有するＣＨ1側のフォトサイリスタ１８２と、ＰＮＰトランジスタＱ3とＮＰＮトランジスタＱ4とを有するＣＨ2側のフォトサイリスタ１８３とを備え、ＰＮＰトランジスタＱ1,Ｑ3のベースにショートダイオード１８４を接続している。
【０１６７】
そして、上記ＣＨ1側のＮＰＮトランジスタＱ2のベースと電極Ｔ2との間に、ゲート抵抗１８５と並列にＮ型ＦＥＴ(電界効果トランジスタ)１８６を接続している。同様に、上記ＣＨ2側のＮＰＮトランジスタＱ4のベースと電極Ｔ1との間に、ゲート抵抗１８７と並列にＮ型ＦＥＴ１８８を接続している。そして、Ｎ型ＦＥＴ１８６のゲートをＰＮＰトランジスタＱ1のベースに接続する一方、Ｎ型ＦＥＴ１８７のゲートをＰＮＰトランジスタＱ3のベースに接続している。１８９はＬＥＤである。
【０１６８】
したがって、上記電極Ｔ1‐電極Ｔ2間にバイアスされている電源電圧のゼロクロス点近傍においては、Ｎ型ＦＥＴ１８６,１８８はオフしており、ＮＰＮトランジスタＱ2,Ｑ4にはゲート抵抗１８５,１８７の抵抗値に応じたベース・エミッタ電圧が印加され、ＬＥＤ１８９からの光信号を受光するとＰゲート拡散領域に発生する光電流の寄与によってＮＰＮトランジスタＱ2,Ｑ4はオンする。これに対して、上記電源電圧のゼロクロス点から離れた時間においては、Ｎ型ＦＥＴ１８６,１８８はオンするため、ＮＰＮトランジスタＱ2,Ｑ4のベース・エミッタ間が短絡され、ＬＥＤ１８９からの光信号を受光してもＮＰＮトランジスタＱ2,Ｑ4はオンできなくなる。
【０１６９】
こうして、上記電極Ｔ1‐電極Ｔ2間にバイアスされる電源電圧のゼロクロス点近傍のみにおいてフォトサイリスタ１８２,１８３をオンさせるゼロクロス機能が実現される。さらに、転流特性Icomを約１００mＡrms以上にまで改善可能な上記第２実施の形態の双方向フォトサイリスタチップ５１を用いている。したがって、光点弧カプラの点流失敗をなくし、誤動作を少なくすることができる。
【０１７０】
尚、図１８に示すゼロクロス機能を持たせた双方向フォトサイリスタチップ１８１の構成に、ＮＰＮトランジスタＱ2,Ｑ4のベース‐コレクタ間にショットキーバリアダイオードを形成して、ショットキーバリアダイオードを形成したゼロクロス機能を有する双方向フォトサイリスタチップを構成することも可能である。
【０１７１】
また、上記Ｎ型ＦＥＴ１８６,１８８は、制御端子を有する他のスイッチング素子で構成しても一向に構わない。
【０１７２】
また、上記第１１実施の形態における光点弧カプラは、上記第２実施の形態の双方向フォトサイリスタチップ５１を用いているが、上記第１実施の形態,第３実施の形態〜第１０実施の形態における双方向フォトサイリスタチップ３１,７１,８１,９１,１２０,１３１,１５２,１６１,１７１の何れか１つを用いても構わない。
【０１７３】
図１９〜図２１は、上記第１実施の形態〜第１０実施の形態における双方向フォトサイリスタチップ３１,５１,７１,８１,９１,１２０,１３１,１５２,１６１,１７１と図３５および図３６に示す従来の双方向フォトサイリスタチップ４とに関して、転流特性Ｉcomとdv/dt特性と光感度ＩＦＴとを比較したものである。
【０１７４】
図１９は、上記光感度ＩＦＴと転流特性Ｉcomとの関係を示す図である。尚、図中の番号は実施形態の番号を表し、例えば「１」は「第１実施の形態」を意味している。また、従来の双方向フォトサイリスタチップ４については△で示している。表１に、各実施の形態および従来の双方向フォトサイリスタチップ４に関する光感度ＩＦＴ(ｍＡ),転流特性Ｉcom(ｍＡ)およびdv/dt(Ｖ/μs)特性の値を示す。但し、dv/dtの測定限界は３２００Ｖ/μsであり、図２０および図２１においては、グラフを見やすくするために上記測定限界を超える値については３２００Ｖ/μs以上の適当な値で示している。
【０１７５】
表１
【０１７６】
図１９から分かるように、総ての実施の形態において、従来の双方向フォトサイリスタチップ４に比して上記転流特性値Ｉcomが増大している。これは、総ての実施の形態において、上記ＣＨ1側のＰゲート拡散領域２３,４３,７３,８３,９３,１１３,１３３,１４３とＣＨ2側のＰゲート拡散領域２３',４３',７３',８３',９３',１１３',１３３',１４３'との間に、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜３５a,５７a,７８,８８,９８,１２２a,１２４,１３８,１３８',１４８,１５６a,１５６a'が形成されている。したがって、上記Ｎ型シリコン基板の表面における上記ＣＨ1側のＰゲート拡散領域と上記ＣＨ2側のＰゲート拡散領域との間のシリコン界面準位(Ｑss)が増大し、Ｎ型シリコン基板内の少数キャリアである正孔を上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の領域において消滅させることができ、上記正孔のライフタイムの低減を促進することができる。したがって、結果として転流特性が改善されるのである。
【０１７７】
また、上記第８,１０実施の形態において、上記光感度値ＩＦＴが減少している。これは、Ａl電極１４６,１４６'を上記Ｐゲート拡散領域,ゲート抵抗およびアノード拡散領域を完全に覆うことが可能な最小の矩形状に形成し、このＡl電極１４６,１４６'を取り囲んでリンがドープされた酸素ドープ半絶縁多結晶シリコン膜１５６a,１５６a'から成る透明膜のガードリングを形成している。したがって、Ａl電極１４６,１４６'周囲の遮光面積を小さくでき、結果として光感度が向上されるのである。
【０１７８】
図２０は、上記光感度ＩＦＴとdv/dt特性との関係を示す図である。尚、図中の番号は実施形態の番号を表している。図２０から分かるように、第３,４,５,６,９,１０実施の形態において上記dv/dt特性値が増大している。これは、第３,４,５,６,９,１０実施の形態において、上記Ｎ型シリコン基板上に、上記ＣＨ1およびＣＨ2と交差して、リンをドープした酸素ドープ半絶縁多結晶シリコン膜７８,８８,９８,１２２a,１２２a',１２４,１２４',１４８,１５６a,１５６a'が形成されている。したがって、上記アノード拡散領域とカソード拡散領域との間に急激な立ち上がりの電圧パルスが印加された場合に、本来光信号を受けるべき上記Ｐゲート拡散領域に変位電流が流れ込むことが抑制される。その結果、光信号が無くても双方向フォトサイリスタ７１,８１,９１,１２０,１６１,１７１がオンする誤動作は生じなく、dv/dt特性を向上できるのである。
【０１７９】
図２１は、上記転流特性Ｉcomとdv/dt特性との関係を示す図である。尚、図中の番号は実施形態の番号を表している。図２１から分かるように、総ての実施の形態において上記転流特性値Ｉcomが増大し、第３,４,５,６,９,１０実施の形態において上記dv/dt特性値が増大している。
【０１８０】
（第１２実施の形態）
本実施の形態は、上記第１実施の形態〜第１１実施の形態の双方向フォトサイリスタチップとＬＥＤとで構成された光点弧カプラを用いたＳＳＲに関する。
【０１８１】
図２２は、上記ＳＳＲの等価回路図である。ＳＳＲ１９８は、ＬＥＤ等の発光素子１９１と点弧用の双方向フォトサイリスタ１９２とから成る光点弧カプラ１９３と、負荷を実制御するための双方向サイリスタ(メインサイリスタ)１９４と、抵抗器１９５や容量１９６等で成るスナバ回路１９７とで構成されている。ここで、点弧用の双方向フォトサイリスタ１９２として、上記第１実施の形態〜第１１実施の形態の双方向フォトサイリスタチップ３１,５１,７１,８１,９１,１２０,１３１,１５２,１６１,１７１,１８１を用いている。上記回路構成において、実際に負荷電流を制御するのはメインサイリスタ１９４であり、双方向フォトサイリスタ１９２は、メインサイリスタ１９４を光で点弧するために用いられるのである。
【０１８２】
本実施の形態においては、上記点弧用の双方向フォトサイリスタ１９２として、上記転流特性Icomを約１００mＡrms以上にまで改善可能な上記第１実施の形態〜第１１実施の形態の双方向フォトサイリスタチップ３１,５１,７１,８１,９１,１２０,１３１,１５２,１６１,１７１,１８１を用いている。したがって、点流失敗のない光点弧カプラ１９３を用いた、誤動作の少ないＳＳＲ１９８を得ることができるのである。
【０１８３】
さらに、上記点弧用の双方向フォトサイリスタ１９２として、上記第３実施の形態〜第６実施の形態,第９実施の形態および第１０実施の形態のdv/dt特性が向上している双方向フォトサイリスタチップ７１,８１,９１,１２０,１６１,１７１を用いれば、更に誤動作の少ないＳＳＲ１９８を得ることができる。さらに、点弧用の双方向フォトサイリスタ１９２として、上記第８実施の形態および第１０実施の形態の転流特性の改善と光感度の向上とが図られた双方向フォトサイリスタチップ１５２,１７１を用いれば、更に光感度の高いＳＳＲ１９８を得ることができる。
【０１８４】
（第１３実施の形態）
ところで、上記第１１実施の形態に示すようなゼロクロス機能付き双方向フォトサイリスタの場合には、上述した一般的な非ゼロクロス型双方向サイリスタの課題に加えて、以下に述べるような２つの特有な課題がある。
【０１８５】
先ず、第１に、図１８に示す等価回路において、ＮＰＮトランジスタＱ2,Ｑ4の電流増幅率Ｈfe(npn)を、非ゼロクロス型双方向サイリスタの場合に比して約５〜１０倍に高くする必要がある。その理由は、ゼロクロス点近傍の電圧以下でのみトリガできるという時間的制限がある関係上、高速動作応答の必要があるためである。特に、上記ＳＳＲを構成する双方向フォトサイリスタチップとして用いられる際にスイッチングする交流回路中にＬ負荷が存在する場合には、位相ズレによる動作遅れが生じてオンできない場合が生ずるからである。しかしながら、耐ノイズ特性は、電流増幅率Ｈfe(npn)と強い相関があり、電流増幅率Ｈfe(npn)を高くするほど低下するという問題がある。
【０１８６】
第２に、上記Ｎ型ＦＥＴ１８６,１８８をＭＯＳ(金属酸化膜半導体)ＦＥＴで構成する場合に、このＭＯＳＦＥＴに寄生するトランジスタの動作を抑制し、短いパルス状のノイズ電圧が印加された場合でも上記ＭＯＳＦＥＴを完全動作させる必要がある。
【０１８７】
上述したように、ゼロクロス機能とは、フォトサイリスタ１８２,１８３のＰゲート‐カソード間にＮチャネルのエンハンスメントＭＯＳＦＥＴ１８６,１８８を付加して、約３０Ｖ以上のＡＣ電圧では上記Ｐゲート‐カソード間を短絡してフォトサイリスタ１８２,１８３が動作できないようにするものである。これによって、トリガするタイミングが低電圧時に限定されるために、トリガ時に流れる動作電流も低く制限されることになる。したがって、ゼロクロス機能を備えることは、制御回路を設計する上での安全設計につながるというメリットがある。
【０１８８】
さらに、上記ＭＯＳＦＥＴ１８６,１８８は、上記ゼロクロス機能の他に、機器の電源投入時に発生し易い１ＫＶ/μsec程度の高いdv/dtのノイズ電圧が誤印加された場合であっても、フォトサイリスタ１８２,１８３のＰゲート‐カソード間を短絡して誤動作を防止する過電圧保護回路としても機能する。しかしながら、ＭＯＳＦＥＴ１８６,１８８を内蔵していても、パルス状のノイズ電圧が印加された場合には上記誤動作を防ぎきれない場合がある。
【０１８９】
ここで、上記パルス状のノイズ電圧とは、ＡＣラインに重畳される立ち上がりが急激で短いパルス状のノイズ電圧のことである。尚、この場合のパルス状の条件は、パルス幅が０.１μsec〜１.０μsecであり、電圧が４ＫＶ以下程度である。したがって、このような短いパルス状の電圧が誤印加された場合には、過電圧保護回路としてのＭＯＳＦＥＴ１８６,１８８が動作しきれず、この間にサイリスタ１８２,１８３が誤動作してしまうためノイズ耐量が低下するという問題がある。
【０１９０】
これは、立上りが急峻な電圧が印加された状態において、上記ＭＯＳＦＥＴ１８６,１８８のＮ型基板‐Ｐ型ウエル‐Ｎ型ドレイン拡散で構成される寄生トランジスタの経路にも変位電流が流れ込み、その変位電流が寄生トランジスタで増幅されて配線を通ってサイリスタ１８２,１８３のＰゲートに流れ込むことになる。この電流がサイリスタ１８２,１８３のトリガ電流として作用するために、双方向フォトサイリスタの誤動作に至るのである。
【０１９１】
本第１３実施の形態〜第１８実施の形態は、高速動作応答を得るためにＮＰＮトランジスタＱ2,Ｑ4の電流増幅率Ｈfe(npn)を高くすると耐ノイズ特性が低下すること、ＭＯＳＦＥＴ１８６,１８８に形成された寄生トランジスタに変位電流が流れ込んで誤動作に至ること等の、ゼロクロス機能付きの双方向フォトサイリスタ特有の問題を解決するものである。
【０１９２】
図２３は、図１８に示すゼロクロス機能付き双方向フォトサイリスタチップ１８１のフォトサイリスタ１８２におけるＮＰＮトランジスタＱ2およびゼロクロス機能を果たすＮ型ＭＯＳＦＥＴ１８６の箇所の断面図である。Ｎ型シリコン基板２０１の表面に形成されたＰゲート拡散領域２０２と、Ｐゲート拡散領域２０２内表面に形成されたカソード拡散領域(Ｎ型)２０３と、Ｎ型シリコン基板２０１とによって、ＮＰＮトランジスタＱ2を構成している。さらに、Ｎ型シリコン基板２０１の表面にＰウェル拡散領域２０４が形成され、このＰウェル拡散領域２０４の表面には、Ｎ型ＭＯＳＦＥＴ１８６のソース拡散領域(Ｎ型)２０５とドレイン拡散領域(Ｎ型)２０６とが形成されている。尚、ゲート電圧を制御するＶＰ(Voltage Probe)回路２０９に接続されたゲート領域２０７は、簡略化して描かれている。
【０１９３】
そして、上記第１１実施の形態で述べたように、上記カソード拡散領域２０３とＰウェル拡散領域２０４とソース拡散領域２０５とは、ゲート抵抗１８５の一端および電極Ｔ2に接続されると共に接地されている。また、ゲート抵抗１８５の他端には、Ｐゲート拡散領域２０２とドレイン拡散領域２０６とが接続されている。
【０１９４】
本実施の形態においては、上記Ｐウェル拡散領域２０４の深さａをＰゲート拡散領域２０２の深さｂ以上に深く、１.３倍の深さに形成している。こうすることによって、Ｎ型ＭＯＳＦＥＴ１８６のドレイン拡散領域２０６とＰウェル拡散領域２０４とＮ型シリコン基板２０１とで形成される寄生トランジスタ２０８の電流増幅率Ｈfeを、Ｐウェル拡散領域の深さがＰゲート拡散領域の深さよりも浅い通常のゼロクロス機能付き双方向サイリスタチップの場合よりも下げることができる。
【０１９５】
したがって、上記Ｐウェル拡散領域２０４とＮ型シリコン基板２０１との間に、パルス幅が０.１μsec〜１.０μsecであり電圧が４ＫＶ以下程度の短いパルス状の逆電圧のノイズ電圧が印加された場合に、Ｐウェル拡散領域２０４とＮ型シリコン基板２０１との接合容量を介して過渡的に寄生トランジスタ２０８に流れ込む上記変位電流の増幅が抑制される。すなわち、本実施の形態によれば、従来、Ｐゲート拡散領域２０２に流れ込んでトリガ電流として作用していた上記変位電流を抑制して、サイリスタ１８２が正常に動作可能な上記パルス状のノイズ電圧の最大値であるパルスノイズ耐量を向上させることができるのである。
【０１９６】
ところで、上記Ｐウェル拡散領域２０４の深さａを、Ｐゲート拡散領域２０２の深さｂの１.３倍を越えると、Ｐウェル拡散領域２０４を形成する際に拡散温度を上げて長時間拡散する必要が生ずるため好ましくない。したがって、Ｐウェル拡散領域２０４の深さａとしては、Ｐゲート拡散領域２０２の深さｂの１倍以上且つ１.３倍以下が望ましい。
【０１９７】
（第１４実施の形態）
図２４(a)は、図１８に示すゼロクロス機能付き双方向フォトサイリスタチップ１８１のフォトサイリスタ１８２におけるゼロクロス機能を果たすＮ型ＭＯＳＦＥＴ１８６の他の平面図である。また、図２４(b)は、図２４(a)におけるＦ‐Ｆ'矢視断面である。第１３実施の形態と同じ部材には同じ番号を付している。本実施の形態では、Ｎ型ＭＯＳＦＥＴ１８６のＰウェル拡散領域２０４の表面に形成されるドレイン拡散領域(Ｎ型)２１０の面積を、ソース拡散領域(Ｎ型)２１１の面積よりも小さくしている。
【０１９８】
尚、上記ドレイン拡散領域２１０とＰウェル拡散領域２０４とＮ型シリコン基板２０１とによって寄生トランジスタ２１２が形成され、Ｎ型シリコン基板２０１の容量成分によって寄生トランジスタ２１２のコレクタに接続された寄生容量２１３が形成され、Ｐウェル拡散領域２０４の抵抗成分によって寄生トランジスタ２１２のベースに接続された寄生抵抗(シリーズ抵抗)２１４が形成される。ここで、寄生容量２１３は、寄生トランジスタ２１２に流れ込もうとする上記変位電流の大きさを決定するものであって、容量値はできるだけ小さい方が上記変位電流の値が低くなるので好ましい。また、シリーズ抵抗２１４は、寄生トランジスタ２１２を流れようとする上記変位電流を、ＧＮＤに接続されている経路(Ｐウェル拡散領域２０４を介した経路、および、Ｐウェル拡散領域２０４とソース拡散領域２１１とを介した経路)に分岐する割合を決定するものであり、抵抗値ができるだけ小さい(Ｐウェル拡散領域２０４の不純物濃度が高い、ＧＮＤまでの距離が短い)方が好ましい。
【０１９９】
ところで、上記Ｎ型シリコン基板２０１とＰウェル拡散領域２０４との接合容量で発生し、寄生トランジスタ２１２に流れ込んだ変位電流は、以下に示す３つの経路に分流される。
（ａ）ＧＮＤに接続されているＰウェル拡散領域２０４を介した経路
（ｂ）ＧＮＤに接続されているＰウェル拡散領域２０４およびソース拡散領域２１１を介した経路
（ｃ）ドレイン拡散領域２１０を介してＰゲート拡散領域に至る経路
そして、上記変位電流が上記各経路に分流される比率は、Ｐウェル拡散領域２０４とソース拡散領域２１１とドレイン拡散領域２１０との面積比と、シリーズ抵抗２１４の抵抗値とによって決定される。
【０２００】
本実施の形態においては、上記寄生トランジスタ２１２のエミッタ面積を低減して、寄生トランジスタ２１２のコレクタ電流を低減している。これによって、上述したように、上記変位電流のソース拡散領域２１１(ＧＮＤ電位)への分流比が大きくなり、ソース拡散領域２１１に流れ易くすることができる。その結果、寄生トランジスタ２１２の電流増幅率Ｈfeの上記変位電流に対する影響を軽減して、パルスノイズ耐量を向上させることができるのである。
【０２０１】
（第１５実施の形態）
図２５(a)は、図１８に示すゼロクロス機能付き双方向フォトサイリスタチップ１８１のフォトサイリスタ１８２におけるゼロクロス機能を果たすＮ型ＭＯＳＦＥＴ１８６の他の平面図である。また、図２５(b)は、図２５(a)におけるＧ‐Ｇ'矢視断面である。第１３実施の形態と同じ部材には同じ番号を付している。
【０２０２】
本実施の形態においては、図２５に示すように、Ｐウェル拡散領域２０４の表面に、平行に配列された２本の拡散領域２１５a,２１５bの一端を連結拡散領域２１５cで連結されてなる平面「Ｕ」字状のソース拡散領域(Ｎ型)２１５を形成し、ソース拡散領域２１５の２本の拡散領域２１５a,２１５bの間に、拡散領域２１５a,２１５bと平行に１本のドレイン拡散領域(Ｎ型)２１６を形成している。こうして、ドレイン拡散領域２１６をソース拡散領域２１５で囲む構成を有している。そして、ゲート領域２１７は、Ａlで形成されると共に、ドレイン拡散領域２１６とソース拡散領域２１５との隙間上に、ゲート領域２１７の縁部がドレイン拡散領域２１６およびソース拡散領域２１５の縁部と重なるように形成されている。そして、本実施の形態においても、第１４実施の形態の場合と同様に、ドレイン拡散領域２１６の面積をソース拡散領域２１５の拡散領域２１５a,２１５bの面積よりも小さくしている。
【０２０３】
本実施の形態によれば、上記第１４実施の形態の場合と同様に、Ｎ型ＭＯＳＦＥＴ１８６における寄生トランジスタ２１８のエミッタ面積を低減して、寄生トランジスタ２１８のコレクタ電流を低減することができる。さらに、ソース拡散領域２１５は、ドレイン拡散領域２１６に対する面積比を上記第１４実施の形態の場合に比して大きくすると共に、ドレイン拡散領域２１６を取り囲むように形成されている。したがって、上記変位電流のソース拡散領域２１５(ＧＮＤ電位)への分流比を、上記第１４実施の形態の場合に比して大幅に上げることができる。その結果、寄生トランジスタ２１８の電流増幅率Ｈfeの上記変位電流に対する影響をより軽減して、パルスノイズ耐量を向上させることができるのである。また、Ｐウェル拡散領域２０４におけるゲート領域２１７の延在方向への長さを、例えば、上記第１４実施の形態と同じにした場合は、ゲート領域２１７およびソース拡散領域２１５の長さを略２倍にすることができる。したがって、ゲート領域２１７およびソース拡散領域２１５の長さを上記第１４実施の形態と同じにすれば、双方向フォトサイリスタチップ１８１のサイズの縮小化を図ることができるのである。
【０２０４】
（第１６実施の形態）
図２６(a)は、図１８に示すゼロクロス機能付き双方向フォトサイリスタチップ１８１のフォトサイリスタ１８２におけるゼロクロス機能を果たすＮ型ＭＯＳＦＥＴ１８６の他の平面図である。また、図２６(b)は、図２６(a)におけるＨ‐Ｈ'矢視断面である。上記第１３実施の形態と同じ部材には同じ番号を付している。
【０２０５】
本実施の形態においては、図２６に示すように、上記第１３実施の形態におけるＰウェル拡散領域２０４の周囲をＰ＋の補償拡散領域に置き換えた構成を有している。すなわち、図２６において、Ｎ型ＭＯＳＦＥＴ１８６のソース拡散領域２０５は、Ｐウェル拡散領域２２１内表面に形成されている。これに対して、ドレイン拡散領域２０６は、幅Ｌ1だけＰウェル拡散領域２２１の表面内に位置して形成されている。そして、Ｎ型シリコン基板２０１の表面におけるＰウェル拡散領域２２１の周囲には、ＧＮＤに接続されたＰ＋補償拡散領域２２２が形成されている。こうして、ドレイン拡散領域２０６におけるＰウェル拡散領域２２１とオーバーラップしていない領域は、Ｐ＋補償拡散領域２２２によって囲まれているのである。ここで、ドレイン拡散領域２０６とＰウェル拡散領域２２１とのオーバーラップ長Ｌ1は１０μmである。また、Ｐ＋補償拡散領域２２２のＰ型不純物の濃度は１×１０19cm-3である。尚、Ｐウェル拡散領域２２１のＰ型不純物の濃度は５×１０16cm-3である。また、ゲート領域２１７は、Ａlで形成されている。
【０２０６】
以上のごとく、本実施の形態においては、上記Ｎ型ＭＯＳＦＥＴ１８６におけるＰウェル拡散領域２２１の周囲に接続するように、Ｐ＋補償拡散領域２２２を形成すると共に、ソース拡散領域２０５をＰウェル拡散領域２２１の内部に形成する一方、ドレイン拡散領域２０６をその一部がＰ＋補償拡散領域２２２に接触するように形成している。したがって、ドレイン拡散領域２０６とＰウェル拡散領域２２１とのオーバーラップ長、つまり、Ｎ型ＭＯＳＦＥＴ１８６のチャネル端からＰ＋補償拡散領域２２２までの距離Ｌ1を１０μm程度に小さくでき、寄生トランジスタ２２３を構成するベース領域を狭くすることができる。その結果、寄生トランジスタ２２３のコレクタ電流を大幅に低減することができるのである。
【０２０７】
また、上記Ｐウェル拡散領域２２１の周囲には、Ｐウェル拡散領域２２１に接続されたＰ＋補償拡散領域２２２を形成すると共に、ＧＮＤに接続している。したがって、寄生トランジスタ２２３のベースに接続されたシリーズ抵抗２２４の抵抗値を小さくすることができる。
【０２０８】
したがって、上記変位電流が、上記ＧＮＤに接続されている経路に分流される割合を、上記第１４実施の形態の場合に比して大幅に上げることができる。その結果、寄生トランジスタ２２３の電流増幅率Ｈfeの上記変位電流に対する影響をより軽減して、パルスノイズ耐量を向上させることができるのである。
【０２０９】
尚、上記Ｐ＋補償拡散領域２２２のＰ型不純物の濃度は、高い程シリーズ抵抗２２４の抵抗値が小さくなるため有効である。但し、Ｐ＋補償拡散領域２２２は、Ｐ型不純物の濃度が５×１０16cm-3であるＰウェル拡散領域２２１の表面濃度を補償する(濃度を補う)であるから、そのＰ型不純物の濃度は１×１０17cm-3以上である必要がある。また、現実的な製造方法を考えると、Ｐ型不純物の濃度は１×１０19cm-3程度が好ましいと言える。
【０２１０】
上記オーバーラップ長、つまり、Ｎ型ＭＯＳＦＥＴ１８６のチャネル端からＰ＋補償拡散領域２２２までの距離Ｌ1は、１０μmを超えると寄生トランジスタ２２３を構成するベース領域を狭くすることができず、本実施の形態の効果を得ることができない。また、０μmを下回ると、Ｎ型ＭＯＳＦＥＴ１８６のチャネル濃度(つまり、Ｎ型ＭＯＳＦＥＴ１８６の閾値電圧)に影響を与えることになる。したがって、上記オーバーラップ長Ｌ1は、０μm以上且つ１０μm以下である必要がある。
【０２１１】
（第１７実施の形態）
図２７(a)は、図１８に示すゼロクロス機能付き双方向フォトサイリスタチップ１８１のフォトサイリスタ１８２におけるゼロクロス機能を果たすＮ型ＭＯＳＦＥＴ１８６の他の平面図である。また、図２７(b)は、図２７(a)におけるＩ‐Ｉ'矢視断面である。上記第１３実施の形態および第１５実施の形態と同じ部材には、同じ番号を付して詳細な説明は省略する。
【０２１２】
本実施の形態におけるＮ型ＭＯＳＦＥＴ１８６は、上記第１５実施の形態と上記第１６実施の形態とを併用した構成を有している。すなわち、図２７において、ドレイン拡散領域２１６は、Ｐウェル拡散領域２２５内表面に形成されている。また、ソース拡散領域２１５は、拡散領域２１５aの一側部がＰウェル拡散領域２２５の一側部と幅Ｌ1だけオーバーラップして形成され、拡散領域２１５bの一側部がＰウェル拡散領域２２５の他側部と幅Ｌ1だけオーバーラップして形成され、連結拡散領域２１５cはＰウェル拡散領域２２５内表面に形成されている。そして、Ｎ型シリコン基板２０１の表面におけるＰウェル拡散領域２２５の周囲には、ＧＮＤに接続されたＰ＋補償拡散領域２２６が形成されている。こうして、ソース拡散領域２１５におけるＰウェル拡散領域２２５とオーバーラップしていない領域は、Ｐ＋補償拡散領域２２６によって囲まれると共に、Ｐ＋補償拡散領域２２６と接触しているのである。
【０２１３】
ここで、上記ソース拡散領域２１５とドレイン拡散領域２１６との間で構成されるＮ型ＭＯＳＦＥＴ１８６のチャネル領域は、図２７(a)において、ａ点からドレイン拡散領域２１６の周囲を回ってｂ点に至る経路に形成されており、その長さは６００μmである。また、ソース拡散領域２１５とＰウェル拡散領域２２５とのオーバーラップ長Ｌ1は１０μmである。また、Ｐ＋補償拡散領域２２６におけるＰ型不純物の濃度は１×１０19cm-3である。尚、Ｐウェル拡散領域２２５におけるＰ型不純物の濃度は５×１０16cm-3である。また、ゲート領域２１７は、Ａlで形成されている。
【０２１４】
以上のごとく、本実施の形態によれば、上記第１５実施の形態の場合と同様に、寄生トランジスタ２２７のエミッタ面積を低減して、寄生トランジスタ２２７のコレクタ電流を低減することができる。さらに、ソース拡散領域２１５は、ドレイン拡散領域２１６に対する面積比を大きくすると共に、上記ドレイン拡散領域２１６を取り囲むように形成されている。したがって、上記変位電流のソース拡散領域２１５(ＧＮＤ電位)への分流比を、上記第１４実施の形態の場合に比して大幅に上げることができる。また、上記第１６実施の形態の場合と同様に、Ｐウェル拡散領域２２５の周囲には、Ｐウェル拡散領域２２５に接続されたＰ＋補償拡散領域２２６を形成すると共に、ＧＮＤに接続している。したがって、寄生トランジスタ２２７のベースに接続されたシリーズ抵抗２２８の抵抗値を小さくすることができる。以上の結果、寄生トランジスタ２２７の電流増幅率Ｈfeの上記変位電流に対する影響をより軽減して、パルスノイズ耐量を向上させることができる。
【０２１５】
さらに、上記Ｎ型ＭＯＳＦＥＴ１８６のソース拡散領域２１５を、ドレイン拡散領域２１６の周囲を取り囲んで「Ｕ」字状に形成することによって、６００μmのチャネル領域の幅さを確保している。したがって、上記第１４実施の形態のごとくソース拡散領域２１１を矩形に形成する場合に比して、同じＮ型ＭＯＳＦＥＴ１８６の面積に対してチャネル領域の幅を長くして、オン抵抗を下げることができる。その結果、上記パルス状のノイズ電圧がＮ型シリコン基板２０１と電極Ｔ1,Ｔ2との間に印加された場合でもＮ型ＭＯＳＦＥＴ１８６が動作可能になり、パルスノイズ耐量をより向上させることができる。Ｎ型ＭＯＳＦＥＴ１８６のオン抵抗は、例えば図２４に示すようなパターンサイズを単調に拡大していけば低減することができる。しかしながら、その場合には、チップサイズも大きくなることと、ドレイン拡散領域のサイズが大きくなって上記寄生トランジスタの電流増幅率Ｈfeが増大することのデメリットが生ずる。そのため、本実施の形態におけるＮ型ＭＯＳＦＥＴ１８６の構造は、非常に有効であるといえる。
【０２１６】
また、本実施の形態においては、Ｎ型ＭＯＳＦＥＴ１８６のチャネル領域の幅を６００μmとしているが、３００μm以上であればオン抵抗を下げる効果を得ることができる。上限は特にないが、得ようとする双方向フォトサイリスタチップのチップサイズによって制限されることになる。
【０２１７】
（第１８実施の形態）
ところで、上述したように、ゼロクロス機能付きの双方向フォトサイリスタ特有の問題として、ＭＯＳＦＥＴ１８６,１８８に形成された寄生トランジスタに変位電流が流れ込んで誤動作に至ることの他に、高速動作応答を得るためＮＰＮトランジスタＱ2,Ｑ4の電流増幅率Ｈfe(npn)を高くすると耐ノイズ特性が低下することがある。本実施の形態は、上記２つの問題の解決を図ることができるゼロクロス機能付き双方向フォトサイリスタチップに関する。
【０２１８】
図２８は、本実施の形態の双方向フォトサイリスタチップにおける概略構成を示すパターンレイアウト図である。また、図２９は、図２８におけるＪ‐Ｊ'矢視断面図である。また、図３０は、本実施の形態の双方向フォトサイリスタチップにおける等価回路図である。
【０２１９】
本実施の形態の双方向フォトサイリスタチップ２５１におけるＮ型シリコン基板２３１,Ｐゲート拡散領域２３３,２３３',カソード拡散領域２３４,２３４'およびゲート抵抗２３５,２３５'は、上記第１実施の形態の双方向フォトサイリスタチップ３１におけるＮ型シリコン基板２１,Ｐゲート拡散領域２３,２３',カソード拡散領域２４,２４'およびゲート抵抗２５,２５'と、形状は異なっているが同じ機能を有している。
【０２２０】
また、チャネル分離領域２３６は、上記第２実施の形態において図４に示すＣＨ1側のＰゲート拡散領域４３上からＣＨ2側のＰゲート拡散領域４３'上にかけてのパシベーション構造を、各ＣＨ1のフォトサイリスタ２５２およびＣＨ2のフォトサイリスタ２５３を横断して双方向フォトサイリスタチップ２５１の全幅に亘って延在させて形成している。したがって、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜およびＡl電極が双方向フォトサイリスタチップ２５１の全幅に亘って形成されている。さらに、Ｎ型シリコン基板２３１の表面におけるチャネル分離領域２３６の下側に、Ｐ型拡散領域２３８とＮ型拡散領域２３９とがＡl電極(図示せず)およびＮ型シリコン基板２３１を介して短絡されたショートダイオード２３７が形成されている。尚、図２９の断面図においては、チャネル分離領域２３６を含むパシベーション構造は省略している。
【０２２１】
本実施の形態におけるアノード拡散領域２３２,２３２'は、図２９に示すように、上記第１７実施の形態におけるＮ型ＭＯＳＦＥＴ１８６の場合と同様に、Ｐウェル拡散領域２４０とＰ＋補償拡散領域２４１とによって構成されている。その場合、上記第１３実施の形態と同様に、Ｐウェル拡散領域２４０の深さｃを、Ｐゲート拡散領域２３３'の深さｄの１.３倍にしている。そして、このアノード拡散領域２３２,２３２'の表面に、上記第１７実施の形態におけるＮ型ＭＯＳＦＥＴ１８６と同じ構造を有するゼロクロス用のＮ型ＭＯＳＦＥＴ２４２,２４２'が形成されている。したがって、Ｎ型ＭＯＳＦＥＴ２４２に生ずる寄生トランジスタ２４４における電流増幅率Ｈfeの上記変位電流に対する影響を軽減すると共に、Ｎ型ＭＯＳＦＥＴ２４２,２４２'のチャネル領域の幅を長くしてオン抵抗を下げることができ、上記パルスノイズ耐量を向上させることができるのである。尚、２４３,２４３'は、Ｎ型ＭＯＳＦＥＴ２４２,２４２'のゲート領域に接続されたＶＰ回路である。
【０２２２】
ところで、上述したように、上記ＮＰＮトランジスタＱ2,Ｑ4の電流増幅率Ｈfe(npn)を高く(つまり、光感度を高く)して高速動作応答を行おうとすると耐ノイズ特性が低下し、耐ノイズ特性と光感度とはトレードオフの関係にある。そこで、耐ノイズ特性と光感度とを適正化する(光感度を下げずに耐ノイズ特性を上げる)には、ノイズ特性に最も影響するＮＰＮトランジスタＱ2,Ｑ4の電流増幅率Ｈfe(npn)を適正値に固定し、ＰＮＰトランジスタＱ1,Ｑ3の電流増幅率Ｈfe(pnp)を下げると共に、ゲート抵抗２３５,２３５'の抵抗値を上げることが有効である。
【０２２３】
そこで、本実施の形態においては、以下のごとく、ＰＮＰトランジスタＱ1,Ｑ3の電流増幅率Ｈfe(pnp)を下げるのである。すなわち、本実施の形態においては、双方向フォトサイリスタチップ２５１の全幅に亘って、ショートダイオード２３７を形成している。したがって、Ｎ型シリコン基板２３１内の少数キャリアである正孔が、ショートダイオード２３７を構成するＰ型拡散領域２３８に吸収されて、上記正孔のライフタイムが低減される。その結果、アノード拡散領域２３２,２３２'とＮ型シリコン基板２３１とＰゲート拡散領域２３３,２３３'とで形成されるＰＮＰトランジスタＱ1,Ｑ3の電流増幅率Ｈfe(pnp)を低減することができるのである。
【０２２４】
すなわち、本実施の形態によれば、ノイズ特性に最も影響するＮＰＮトランジスタＱ2,Ｑ4の電流増幅率Ｈfe(npn)を所望の耐ノイズ特性が得られる値に設定すると共に、ゼロクロス機能付きの双方向フォトサイリスタとして必要な光感度と高速動作とを維持することができる。さらに、Ｎ型ＭＯＳＦＥＴ２４２に生ずる寄生トランジスタ２４４の電流増幅率Ｈfeの上記変位電流に対する影響を軽減すると共に、Ｎ型ＭＯＳＦＥＴ２４２のオン抵抗を下げて、パルスノイズ耐量を向上させることができるのである。
【０２２５】
上記第１３実施の形態〜第１８実施の形態によるゼロクロス機能付き双方向フォトサイリスタに特有の問題の解決方法は、単独で実行してもよいし、適宜組み合わせて実行しても差し支えない。
【０２２６】
尚、上記第１３実施の形態〜第１８実施の形態では、通常のＮ型ＭＯＳＦＥＴとは異なる構造のＮ型ＭＯＳＦＥＴ１８６について述べている。ここで、上記「通常のＮ型ＭＯＳＦＥＴ」とは、図３１にパターンレイアウトを示し、図３２に断面を示すような、Ｐウェル拡散領域２６２の深さｅがＰゲート拡散領域２６３の深ｆさよりも浅く、ソース拡散領域２６４の面積とドレイン拡散領域２６５の面積とが略同じであり、ソース拡散領域２６４およびゲート領域２６６が直線状であり、Ｐウェル拡散領域２６２の周囲にＰ＋補償拡散領域が形成されていないＮ型ＭＯＳＦＥＴ２６１を指す。しかしながら、上記第１実施の形態〜第１２実施の形態に示すような構造のチャネル分離領域２６７を有していれば、図３１および図３２に示すような通常のＮ型ＭＯＳＦＥＴを用いていても、図１８に示すゼロクロス機能付き双方向フォトサイリスタチップ１８１の範疇であることは言うまでもない。
【０２２７】
以下、上記第１３実施の形態〜第１８実施の形態に示す構造のＮ型ＭＯＳＦＥＴ１８６を用いたゼロクロス機能付き双方向フォトサイリスタチップ１８１と、図３１および図３２に示す構造の通常のＮ型ＭＯＳＦＥＴを用いた標準のゼロクロス機能付き双方向フォトサイリスタチップ(上記チャネル分離領域を持たない)とを用いたＳＳＲに対して行ったパルスノイズ評価について述べる。図３３に、印加したパルスノイズのパルス幅と耐量(耐電圧)とを示す。この評価は、図３４に示すパルスノイズ試験回路を用いて行った。図３４中、２７１は、上記第１３実施の形態〜第１８実施の形態に示す構造のＮ型ＭＯＳＦＥＴ１８６に上記通常のＮ型ＭＯＳＦＥＴを加えた合計７種類のＮ型ＭＯＳＦＥＴを用いたゼロクロス機能付き双方向フォトサイリスタチップの何れか一つであり、ＬＥＤ２７２と組み合わせて光点弧カプラ２７３を形成し、パルスノイズ発生器２７４から０.１μsec〜１μsecの１０段階のノイズ幅のパルスノイズを電圧０Ｖ〜４ＫＶで変化させて印加し、正常に動作する最大電圧値を得た。尚、図３３中のアルファベットは実施の形態を表し、「ａ〜f」は「第１３実施の形態〜第１８実施の形態」に対応している。
【０２２８】
表２には、上記各実施の形態および通常のＮ型ＭＯＳＦＥＴを用いたゼロクロス機能付き双方向フォトサイリスタチップに関するノイズ幅(μsec)別のパルスノイズ耐量(Ｖ)を示す。但し、パルスノイズの電圧の測定限界は４ＫＶであり、図３３においては、グラフを見やすくするために上記測定限界を超える値については４ＫＶ以上の適当な値で示している。
【０２２９】
表２
【０２３０】
図３３および表２より、全体的に、パルス幅が短い場合にはパルスノイズ耐量が低く、パルス幅が長くなるに連れてパルスノイズ耐量が高くなる。これは、パルス幅が短いとＮ型ＭＯＳＦＥＴを駆動するゲート電圧の幅も短く、上記過電圧保護回路として機能するＮ型ＭＯＳＦＥＴの動作応答が不十分である(パルスノイズに対して追従できない)のに対して、パルス幅が長くなるに連れてＮ型ＭＯＳＦＥＴの動作応答が改善されているためである。
【０２３１】
また、上記通常のＮ型ＭＯＳＦＥＴを用いたゼロクロス機能付き双方向フォトサイリスタチップの場合には、全ノイズ幅において、パルスノイズ耐量が低く、高々１８５０Ｖである。これに対して、上記第１３実施の形態〜第１８実施の形態に示す構造のＮ型ＭＯＳＦＥＴ１８６を用いたゼロクロス機能付き双方向フォトサイリスタチップの場合には、Ｎ型ＭＯＳＦＥＴの構造の差異に基づく効果の程度に応じて、全体的にパルスノイズ耐量が改善されており、パルス幅が短い場合であっても上記通常のＮ型ＭＯＳＦＥＴを用いた場合に比して高いパルスノイズ耐量を呈している。なかでも、上記第１７実施の形態および第１８実施の形態の場合には、上記第１３実施の形態〜第１６実施の形態を組み合わせた構造のＮ型ＭＯＳＦＥＴを用いているため、その効果の改善も大きいと言える。
【図面の簡単な説明】
【０２３２】
【図１】この発明の双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図２】図１におけるＢ‐Ｂ'矢視断面図である。
【図３】図１に示す双方向フォトサイリスタチップにおける等価回路図である。
【図４】図１とは異なる双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図５】図４におけるＣ‐Ｃ'矢視断面図である。
【図６】図４に示す双方向フォトサイリスタチップにおける等価回路図である。
【図７】図１および図４とは異なる双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図８】図１,図４および図７とは異なる双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図９】図１,図４,図７および図８とは異なる双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図１０】図１,図４,図７〜図９とは異なる双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図１１】図１０におけるＤ‐Ｄ'矢視断面図である。
【図１２】図１,図４,図７〜図１０とは異なる双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図１３】図１,図４,図７〜図１０および図１２とは異なる双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図１４】図１３におけるＥ‐Ｅ'矢視断面図である。
【図１５】図１,図４,図７〜図１０,図１２および図１３とは異なる双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図１６】図１５に示す双方向フォトサイリスタチップにおける等価回路図である。
【図１７】図１,図４,図７〜図１０,図１２,図１３および図１５とは異なる双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図１８】図１,図４,図７〜図１０,図１２,図１３,図１５および図１７とは異なる双方向フォトサイリスタチップを用いた光点弧カプラの等価回路図である。
【図１９】光感度ＩＦＴと転流特性Ｉcomとの関係を示す図である。
【図２０】光感度ＩＦＴとdv/dt特性との関係を示す図である。
【図２１】転流特性Ｉcomとdv/dt特性との関係を示す図である。
【図２２】ＳＳＲの等価回路図である。
【図２３】図１８に示すゼロクロス機能付き双方向フォトサイリスタチップにおけるＮ型ＭＯＳＦＥＴの箇所の断面図である。
【図２４】図２３とは異なるＮ型ＭＯＳＦＥＴの平面図および断面図である。
【図２５】図２３および図２４とは異なるＮ型ＭＯＳＦＥＴの平面図および断面図である。
【図２６】図２３〜図２５とは異なるＮ型ＭＯＳＦＥＴの平面図及び断面図である。
【図２７】図２３〜図２６とは異なるＮ型ＭＯＳＦＥＴの平面図及び断面図である。
【図２８】図２７に示すＮ型ＭＯＳＦＥＴを用いたゼロクロス機能付き双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図２９】図２８におけるＪ‐Ｊ'矢視断面図である。
【図３０】図２８に示すゼロクロス機能付き双方向フォトサイリスタチップにおける等価回路図である。
【図３１】通常のＮ型ＭＯＳＦＥＴを用いたゼロクロス機能付き双方向フォトサイリスタチップにおけるパターンレイアウト図である。
【図３２】図３１における断面図である。
【図３３】印加したパルスノイズのパルス幅とパルスノイズ耐量との関係を示す図である。
【図３４】パルスノイズ試験回路を示す図である。
【図３５】従来の双方向フォトサイリスタにおけるパターンレイアウト図である。
【図３６】図３５におけるＡ‐Ａ'矢視断面図である。
【図３７】図３５に示す双方向フォトサイリスタチップにおける等価回路図である。
【図３８】光入力によってＣＨ1がオンしている状態を示す断面図である。
【図３９】光入力が無いのにＣＨ2がオン(転流失敗)した状態を示す断面図である。
【符号の説明】
【０２３３】
２１,４１,１１１,１４１,２０１,２３１…Ｎ型シリコン基板、
２２,２２',４２,４２',７２,７２',８２,８２',９２,９２',１１２,１１２',１３２,１３２',１４２,１４２'…アノード拡散領域(Ｐ型)、
２３,２３',４３,４３',７３,７３',８３,８３',９３,９３',１１３,１１３',１３３,１３３',１４３,１４３',２０２,２３３,２３３',２６３…Ｐゲート拡散領域(Ｐ型)、
２４,２４',４４,４４',７４,７４',８４,８４',９４,９４',１１４,１１４',１３４,１３４',１４４,１４４',２０３,２３４,２３４'…カソード拡散領域(Ｎ型)、
２５,２５',４５,４５',７５,７５',８５,８５',９５,９５',１１５,１１５',１３５,１３５',１４５,１４５',１８５,１８７,２３５,２３５'…ゲート抵抗、
２６,２６',３７,４６,４６',５９,７６,７６',７９,８６,８６',８９,９６,９６',９９,１１６,１１６',１３６,１３６',１４６,１４６',１４９,１６５,１６５'…Ａl電極、
２９,５０,８０,１０１,２３６,２６７…チャネル分離領域、
３０,４９,１１９,１５１…Ｎ＋層、
３１,５１,７１,８１,９１,１２０,１３１,１５２,１６１,１７１,１８１,１９２,２５１…双方向フォトサイリスタチップ、
３２,５２,１６２,１８２,２５２…ＣＨ1のフォトサイリスタ、
３３,５３,１６３,１８３,２５３…ＣＨ2のフォトサイリスタ、
３４,５６,５６',１２１,１５５…ＳiＯ2膜、
３５,５７,５７',１２２,１５６…酸素ドープ半絶縁多結晶シリコン膜、
３５a,５７a,５７a',７８,８８,９８,１２２a,１２２a',１２４,１２４',１３８,１３８',１４８,１５６a,１５６a'…リン・酸素ドープ半絶縁多結晶シリコン膜、
３６,５８,５８',１２３,１５７,１５８…ＳiＮ膜、
３８,４８,１１８,１５９…Ａlガードリング、
３９,６１…正孔、
５４,２３８…Ｐ型拡散領域、
５５,５５',２３９…Ｎ型拡散領域、
６０,９０,１００,１８４,１５０,２３７…ショートダイオード、
１６６,１６６',１７２,１７２'…ショットキーバリアダイオード、
１８６,１８８,２６１…Ｎ型ＦＥＴ、
１８９,１９１…ＬＥＤ、
１９３…光点弧カプラ、
１９４…メインサイリスタ、
１９７…スナバ回路、
１９８…ＳＳＲＰ、
２０４,２２１,２２５,２４０,２６２…ウェル拡散領域、
２０５,２１１,２１５,２６４…ソース拡散領域(Ｎ型)、
２０６,２１０,２１６,２６５…ドレイン拡散領域(Ｎ型)、
２０７,２１７,２６６…ゲート領域、
２０８,２１２,２１８,２２３,２２７,２４４…寄生トランジスタ、
２１４,２２４,２２８…シリーズ抵抗、
２２２,２２６,２４１…Ｐ＋補償拡散領域。
【特許請求の範囲】
【請求項１】
第１導電型の基板と、
上記第１導電型の基板の表面に設けられると共に、第２導電型の第１拡散層と、上記第２導電型の第２拡散層と、この第２拡散層内に形成された上記第１導電型の第３拡散層と、を含む一対のフォトサイリスタ部と
を備え、
上記一対のフォトサイリスタ部のうちの一方は上記半導体チップにおける一側に配置される一方、他方は上記半導体チップにおける他側に配置されており、
上記一方のフォトサイリスタ部を構成する上記第１拡散層は、上記他方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記他方のフォトサイリスタ部を構成する上記第１拡散層は、上記一方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記一対のフォトサイリスタ部間に発生する２つのチャネルは、互いに交差することなく平行であり、
上記基板上における上記一対のフォトサイリスタ部を構成する２つの上記第２拡散層の間に形成されて、キャリアの移動を抑制するキャリア移動抑制領域を
備え、
１つの半導体チップであることを特徴とする双方向フォトサイリスタチップ。
【請求項２】
請求項１に記載の双方向フォトサイリスタチップにおいて、
上記キャリア移動抑制領域は、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜を含んでおり、
上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜は、Ａl電極によって上記基板と電気的に接続されている
ことを特徴とする双方向フォトサイリスタチップ。
【請求項３】
請求項２に記載の双方向フォトサイリスタチップにおいて、
上記キャリア移動抑制領域は、さらに
上記基板の表面に形成されたキャリア吸収用ダイオードを含んでいる
ことを特徴とする双方向フォトサイリスタチップ。
【請求項４】
請求項３に記載の双方向フォトサイリスタチップにおいて、
上記キャリア吸収用ダイオードは、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の外径よりも小さい外径を有すると共に、上記基板側とは反対側が上記Ａl電極を介して上記基板と電気的に接続されている
ことを特徴とする双方向フォトサイリスタチップ。
【請求項５】
請求項１に記載の双方向フォトサイリスタチップにおいて、
上記第１拡散層に電気的に接続された第１電極と上記キャリア移動抑制領域との間隔および上記第３拡散層に電気的に接続された第２電極と上記キャリア移動抑制領域との間隔のうち、何れか狭い方の間隔が、少なくとも３０μmである
ことを特徴とする双方向フォトサイリスタチップ。
【請求項６】
請求項２に記載の双方向フォトサイリスタチップにおいて、
上記キャリア移動抑制領域は、上記２つのチャネルの間に各チャネルと交差しないように形成されている
ことを特徴とする双方向フォトサイリスタチップ。
【請求項７】
請求項２に記載の双方向フォトサイリスタチップにおいて、
上記キャリア移動抑制領域は、上記２つのチャネルの夫々と交差している
ことを特徴とする双方向フォトサイリスタチップ。
【請求項８】
請求項７に記載の双方向フォトサイリスタチップにおいて、
上記第１拡散層に電気的に接続された第１電極と上記キャリア移動抑制領域との間隔および上記第３拡散層に電気的に接続された第２電極と上記キャリア移動抑制領域との間隔のうち、何れか狭い方の間隔が、少なくとも３０μmである
ことを特徴とする双方向フォトサイリスタチップ。
【請求項９】
請求項３に記載の双方向フォトサイリスタチップにおいて、
上記キャリア移動抑制領域は、上記２つのチャネルの夫々と交差している
ことを特徴とする双方向フォトサイリスタチップ。
【請求項１０】
請求項９に記載の双方向フォトサイリスタチップにおいて、
上記第１拡散層に電気的に接続された第１電極と上記キャリア移動抑制領域との間隔および上記第３拡散層に電気的に接続された第２電極と上記キャリア移動抑制領域との間隔のうち、何れか狭い方の間隔が、少なくとも３０μmである
ことを特徴とする双方向フォトサイリスタチップ。
【請求項１１】
請求項９に記載の双方向フォトサイリスタチップにおいて、
上記キャリア吸収用ダイオードは、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の外径よりも小さい外径を有すると共に、上記基板側とは反対側が上記Ａl電極を介して上記基板と電気的に接続されている
ことを特徴とする双方向フォトサイリスタチップ。
【請求項１２】
第１導電型の基板と、
上記第１導電型の基板の表面に設けられると共に、第２導電型の第１拡散層と、上記第２導電型の第２拡散層と、この第２拡散層内に形成された上記第１導電型の第３拡散層と、を含む一対のフォトサイリスタ部と
を備え、
上記一対のフォトサイリスタ部のうちの一方は上記半導体チップにおける一側に配置される一方、他方は上記半導体チップにおける他側に配置されており、
上記一方のフォトサイリスタ部を構成する上記第１拡散層は、上記他方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記他方のフォトサイリスタ部を構成する上記第１拡散層は、上記一方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記一対のフォトサイリスタ部間に発生する２つのチャネルは、互いに交差することなく平行であり、
上記基板上であって、且つ、上記一対のフォトサイリスタ部を構成する２つの上記第１拡散層と上記基板との接合部近傍および上記一対のフォトサイリスタ部を構成する２つの上記第２拡散層と上記基板との接合部近傍に、上記チャネルと交差して形成されて、キャリアの移動を抑制するリンがドープされた酸素ドープ半絶縁多結晶シリコン膜を
備え、
１つの半導体チップであることを特徴とする双方向フォトサイリスタチップ。
【請求項１３】
請求項１２に記載の双方向フォトサイリスタチップにおいて、
上記対を成す２つのフォトサイリスタ部の間に、上記２つのチャネルの夫々と交差してＡlによって形成されて、上記基板と電気的に接続されたＡlガードリングを備えて、
上記各リンがドープされた酸素ドープ半絶縁多結晶シリコン膜と上記Ａlガードリングとの間隔は、少なくとも３０μmである
ことを特徴とする双方向フォトサイリスタチップ。
【請求項１４】
第１導電型の基板と、
上記第１導電型の基板の表面に設けられると共に、第２導電型の第１拡散層と、上記第２導電型の第２拡散層と、この第２拡散層内に形成された上記第１導電型の第３拡散層と、を含む一対のフォトサイリスタ部と
を備え、
上記一対のフォトサイリスタ部のうちの一方は上記半導体チップにおける一側に配置される一方、他方は上記半導体チップにおける他側に配置されており、
上記一方のフォトサイリスタ部を構成する上記第１拡散層は、上記他方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記他方のフォトサイリスタ部を構成する上記第１拡散層は、上記一方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記一対のフォトサイリスタ部間に発生する２つのチャネルは、互いに交差することなく平行であり、
上記基板上における上記一対のフォトサイリスタ部を構成する２つの上記第２拡散層の間であって、且つ、上記２つの第２拡散層と上記基板との接合部近傍の夫々に、上記２つのチャネルの間に各チャネルと交差しないように形成されて、キャリアの移動を抑制するリンがドープされた酸素ドープ半絶縁多結晶シリコン膜を
備え、
１つの半導体チップであることを特徴とする双方向フォトサイリスタチップ。
【請求項１５】
請求項１４に記載の双方向フォトサイリスタチップにおいて、
上記第１拡散層に電気的に接続された第１電極と上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜との間隔および上記第３拡散層に電気的に接続された第２電極と上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜との間隔とのうち、何れか狭い方の間隔が、少なくとも３０μmであり、
上記２つのリンがドープされた酸素ドープ半絶縁多結晶シリコン膜における互いの間隔は、少なくとも３０μmである
ことを特徴とする双方向フォトサイリスタチップ。
【請求項１６】
請求項１,請求項１２および請求項１４の何れか一つに記載の双方向フォトサイリスタチップにおいて、
上記基板上において、上記対を成すフォトサイリスタ部の夫々に関して、上記第１拡散層と上記基板との接合部近傍および上記第２拡散層と上記基板との接合部近傍を含むと共に、第１拡散層および上記第２拡散層を取り囲む環状領域に、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜から成る透明ガードリングを形成した
ことを特徴とする双方向フォトサイリスタチップ。
【請求項１７】
請求項１,請求項１２および請求項１４の何れか一つに記載の双方向フォトサイリスタチップにおいて、
上記各フォトサイリスタ部を構成する第２拡散層と基板との間に形成されたショットキーバリアダイオードを備えた
ことを特徴とする双方向フォトサイリスタチップ。
【請求項１８】
請求項１,請求項１２および請求項１４の何れか一つに記載の双方向フォトサイリスタチップにおいて、
上記第１導電型はＮ型およびＰ型の何れか一方であり、
上記第２導電型はＮ型およびＰ型の他方であり、
上記夫々のフォトサイリスタ部において、上記第３拡散領域と第２拡散領域と基板あるいは上記第１拡散領域と基板と第２拡散領域でなるＮＰＮトランジスタのベースとエミッタ電極との間に、ゲート抵抗とスイッチング素子とを並列に接続し、
上記スイッチング素子の制御端子を、上記第３拡散領域と第２拡散領域と基板あるいは上記第１拡散領域と基板と第２拡散領域でなるＰＮＰトランジスタのベースに接続した
ことを特徴とする双方向フォトサイリスタチップ。
【請求項１９】
請求項１８に記載の双方向フォトサイリスタチップにおいて、
上記スイッチング素子は、金属酸化膜半導体電界効果トランジスタであり、
上記金属酸化膜半導体電界効果トランジスタは、上記基板の表面に形成された上記第２導電型のウェル内に形成されており、
上記ウェルの拡散深さは、上記第２拡散層の拡散深さ以上である
ことを特徴とする双方向フォトサイリスタチップ。
【請求項２０】
請求項１９に記載の双方向フォトサイリスタチップにおいて、
上記ウェルの拡散深さは、上記第２拡散層の拡散深さの１倍以上且つ１.３倍以下である
ことを特徴とする双方向フォトサイリスタチップ。
【請求項２１】
請求項１８に記載の双方向フォトサイリスタチップにおいて、
上記スイッチング素子は、金属酸化膜半導体電界効果トランジスタであり、
上記金属酸化膜半導体電界効果トランジスタは、上記基板の表面に形成された上記第２導電型のウェル内に形成されており、
上記金属酸化膜半導体電界効果トランジスタにおける上記ウェル内に形成されたドレイン拡散領域の面積は、上記ウェル内に形成されたソース拡散領域の面積よりも小くなっている
ことを特徴とした双方向フォトサイリスタチップ。
【請求項２２】
請求項２１に記載の双方向フォトサイリスタチップにおいて、
上記ドレイン拡散領域は、上記ウェル内表面側に形成されており、
上記ソース拡散領域は、上記ウェル内表面側に、上記ドレイン拡散領域の周囲を取り囲んで形成されている
ことを特徴とした双方向フォトサイリスタチップ。
【請求項２３】
請求項１８に記載の双方向フォトサイリスタチップにおいて、
上記スイッチング素子は、金属酸化膜半導体電界効果トランジスタであり、
上記金属酸化膜半導体電界効果トランジスタのうちの少なくとも一部は、上記基板の表面に形成された上記第２導電型のウェル内に形成されており、
上記基板の表面における上記ウェルの周囲に、上記ウェルに密着すると共に、上記ウェルにおける不純物拡散濃度よりも高濃度の不純物拡散濃度を有する上記第２導電型の高濃度補償拡散層を形成し、
上記金属酸化膜半導体電界効果トランジスタのうち、上記ウェル内に形成されていない領域は、上記高濃度補償拡散層内に形成されている
ことを特徴とする双方向フォトサイリスタチップ。
【請求項２４】
請求項２３に記載の双方向フォトサイリスタチップにおいて、
上記高濃度補償拡散層における不純物拡散濃度は、１×１０17cm-3以上であることを特徴とする双方向フォトサイリスタチップ。
【請求項２５】
請求項２３に記載の双方向フォトサイリスタチップにおいて、
上記金属酸化膜半導体電界効果トランジスタにおけるソース拡散領域は、上記ウェル内に形成されており、
上記金属酸化膜半導体電界効果トランジスタにおけるドレイン拡散領域は、上記ソース拡散領域に対向している一側部が上記ウェル内に形成される一方、残りの領域は上記高濃度補償拡散層内に形成されている
ことを特徴とする双方向フォトサイリスタチップ。
【請求項２６】
請求項２３に記載の双方向フォトサイリスタチップにおいて、
上記金属酸化膜半導体電界効果トランジスタにおけるドレイン拡散領域は、上記ウェル内に形成されており、
上記金属酸化膜半導体電界効果トランジスタにおけるソース拡散領域は、上記ドレイン拡散領域に対向している一側部が上記ウェル内に形成される一方、残りの領域は上記高濃度補償拡散層内に形成されている
ことを特徴とする双方向フォトサイリスタチップ。
【請求項２７】
請求項２５あるいは請求項２６に記載の双方向フォトサイリスタチップにおいて、
上記ウェル内に形成される上記ドレイン拡散領域あるいはソース拡散領域における上記一側部のチャネル方向への長さは、０μm以上且つ１０μm以下であることを特徴とする双方向フォトサイリスタチップ。
【請求項２８】
請求項１９,請求項２１および請求項２３の何れかひとつに記載の双方向フォトサイリスタチップにおいて、
上記金属酸化膜半導体電界効果トランジスタにおけるチャネル幅は３００μm以上であることを特徴とする双方向フォトサイリスタチップ。
【請求項２９】
請求項１９,請求項２１および請求項２３の何れかひとつに記載の双方向フォトサイリスタチップにおいて、
上記基板の表面に、上記２つのチャネルと交差するように形成されたキャリア吸収用ダイオードが形成されていることを特徴とする双方向フォトサイリスタチップ。
【請求項３０】
請求項１,請求項１２および請求項１４の何れか一つに記載の双方向フォトサイリスタチップと発光ダイオードとで構成された
ことを特徴とする光点弧カプラ。
【請求項３１】
請求項３０に記載の光点弧カプラとスナバ回路とで構成された
ことを特徴とするソリッドステートリレー。
【請求項１】
第１導電型の基板と、
上記第１導電型の基板の表面に設けられると共に、第２導電型の第１拡散層と、上記第２導電型の第２拡散層と、この第２拡散層内に形成された上記第１導電型の第３拡散層と、を含む一対のフォトサイリスタ部と
を備え、
上記一対のフォトサイリスタ部のうちの一方は上記半導体チップにおける一側に配置される一方、他方は上記半導体チップにおける他側に配置されており、
上記一方のフォトサイリスタ部を構成する上記第１拡散層は、上記他方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記他方のフォトサイリスタ部を構成する上記第１拡散層は、上記一方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記一対のフォトサイリスタ部間に発生する２つのチャネルは、互いに交差することなく平行であり、
上記基板上における上記一対のフォトサイリスタ部を構成する２つの上記第２拡散層の間に形成されて、キャリアの移動を抑制するキャリア移動抑制領域を
備え、
１つの半導体チップであることを特徴とする双方向フォトサイリスタチップ。
【請求項２】
請求項１に記載の双方向フォトサイリスタチップにおいて、
上記キャリア移動抑制領域は、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜を含んでおり、
上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜は、Ａl電極によって上記基板と電気的に接続されている
ことを特徴とする双方向フォトサイリスタチップ。
【請求項３】
請求項２に記載の双方向フォトサイリスタチップにおいて、
上記キャリア移動抑制領域は、さらに
上記基板の表面に形成されたキャリア吸収用ダイオードを含んでいる
ことを特徴とする双方向フォトサイリスタチップ。
【請求項４】
請求項３に記載の双方向フォトサイリスタチップにおいて、
上記キャリア吸収用ダイオードは、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の外径よりも小さい外径を有すると共に、上記基板側とは反対側が上記Ａl電極を介して上記基板と電気的に接続されている
ことを特徴とする双方向フォトサイリスタチップ。
【請求項５】
請求項１に記載の双方向フォトサイリスタチップにおいて、
上記第１拡散層に電気的に接続された第１電極と上記キャリア移動抑制領域との間隔および上記第３拡散層に電気的に接続された第２電極と上記キャリア移動抑制領域との間隔のうち、何れか狭い方の間隔が、少なくとも３０μmである
ことを特徴とする双方向フォトサイリスタチップ。
【請求項６】
請求項２に記載の双方向フォトサイリスタチップにおいて、
上記キャリア移動抑制領域は、上記２つのチャネルの間に各チャネルと交差しないように形成されている
ことを特徴とする双方向フォトサイリスタチップ。
【請求項７】
請求項２に記載の双方向フォトサイリスタチップにおいて、
上記キャリア移動抑制領域は、上記２つのチャネルの夫々と交差している
ことを特徴とする双方向フォトサイリスタチップ。
【請求項８】
請求項７に記載の双方向フォトサイリスタチップにおいて、
上記第１拡散層に電気的に接続された第１電極と上記キャリア移動抑制領域との間隔および上記第３拡散層に電気的に接続された第２電極と上記キャリア移動抑制領域との間隔のうち、何れか狭い方の間隔が、少なくとも３０μmである
ことを特徴とする双方向フォトサイリスタチップ。
【請求項９】
請求項３に記載の双方向フォトサイリスタチップにおいて、
上記キャリア移動抑制領域は、上記２つのチャネルの夫々と交差している
ことを特徴とする双方向フォトサイリスタチップ。
【請求項１０】
請求項９に記載の双方向フォトサイリスタチップにおいて、
上記第１拡散層に電気的に接続された第１電極と上記キャリア移動抑制領域との間隔および上記第３拡散層に電気的に接続された第２電極と上記キャリア移動抑制領域との間隔のうち、何れか狭い方の間隔が、少なくとも３０μmである
ことを特徴とする双方向フォトサイリスタチップ。
【請求項１１】
請求項９に記載の双方向フォトサイリスタチップにおいて、
上記キャリア吸収用ダイオードは、上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜の外径よりも小さい外径を有すると共に、上記基板側とは反対側が上記Ａl電極を介して上記基板と電気的に接続されている
ことを特徴とする双方向フォトサイリスタチップ。
【請求項１２】
第１導電型の基板と、
上記第１導電型の基板の表面に設けられると共に、第２導電型の第１拡散層と、上記第２導電型の第２拡散層と、この第２拡散層内に形成された上記第１導電型の第３拡散層と、を含む一対のフォトサイリスタ部と
を備え、
上記一対のフォトサイリスタ部のうちの一方は上記半導体チップにおける一側に配置される一方、他方は上記半導体チップにおける他側に配置されており、
上記一方のフォトサイリスタ部を構成する上記第１拡散層は、上記他方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記他方のフォトサイリスタ部を構成する上記第１拡散層は、上記一方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記一対のフォトサイリスタ部間に発生する２つのチャネルは、互いに交差することなく平行であり、
上記基板上であって、且つ、上記一対のフォトサイリスタ部を構成する２つの上記第１拡散層と上記基板との接合部近傍および上記一対のフォトサイリスタ部を構成する２つの上記第２拡散層と上記基板との接合部近傍に、上記チャネルと交差して形成されて、キャリアの移動を抑制するリンがドープされた酸素ドープ半絶縁多結晶シリコン膜を
備え、
１つの半導体チップであることを特徴とする双方向フォトサイリスタチップ。
【請求項１３】
請求項１２に記載の双方向フォトサイリスタチップにおいて、
上記対を成す２つのフォトサイリスタ部の間に、上記２つのチャネルの夫々と交差してＡlによって形成されて、上記基板と電気的に接続されたＡlガードリングを備えて、
上記各リンがドープされた酸素ドープ半絶縁多結晶シリコン膜と上記Ａlガードリングとの間隔は、少なくとも３０μmである
ことを特徴とする双方向フォトサイリスタチップ。
【請求項１４】
第１導電型の基板と、
上記第１導電型の基板の表面に設けられると共に、第２導電型の第１拡散層と、上記第２導電型の第２拡散層と、この第２拡散層内に形成された上記第１導電型の第３拡散層と、を含む一対のフォトサイリスタ部と
を備え、
上記一対のフォトサイリスタ部のうちの一方は上記半導体チップにおける一側に配置される一方、他方は上記半導体チップにおける他側に配置されており、
上記一方のフォトサイリスタ部を構成する上記第１拡散層は、上記他方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記他方のフォトサイリスタ部を構成する上記第１拡散層は、上記一方のフォトサイリスタ部を構成する上記第２拡散層および第３拡散層と対向しており、
上記一対のフォトサイリスタ部間に発生する２つのチャネルは、互いに交差することなく平行であり、
上記基板上における上記一対のフォトサイリスタ部を構成する２つの上記第２拡散層の間であって、且つ、上記２つの第２拡散層と上記基板との接合部近傍の夫々に、上記２つのチャネルの間に各チャネルと交差しないように形成されて、キャリアの移動を抑制するリンがドープされた酸素ドープ半絶縁多結晶シリコン膜を
備え、
１つの半導体チップであることを特徴とする双方向フォトサイリスタチップ。
【請求項１５】
請求項１４に記載の双方向フォトサイリスタチップにおいて、
上記第１拡散層に電気的に接続された第１電極と上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜との間隔および上記第３拡散層に電気的に接続された第２電極と上記リンがドープされた酸素ドープ半絶縁多結晶シリコン膜との間隔とのうち、何れか狭い方の間隔が、少なくとも３０μmであり、
上記２つのリンがドープされた酸素ドープ半絶縁多結晶シリコン膜における互いの間隔は、少なくとも３０μmである
ことを特徴とする双方向フォトサイリスタチップ。
【請求項１６】
請求項１,請求項１２および請求項１４の何れか一つに記載の双方向フォトサイリスタチップにおいて、
上記基板上において、上記対を成すフォトサイリスタ部の夫々に関して、上記第１拡散層と上記基板との接合部近傍および上記第２拡散層と上記基板との接合部近傍を含むと共に、第１拡散層および上記第２拡散層を取り囲む環状領域に、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜から成る透明ガードリングを形成した
ことを特徴とする双方向フォトサイリスタチップ。
【請求項１７】
請求項１,請求項１２および請求項１４の何れか一つに記載の双方向フォトサイリスタチップにおいて、
上記各フォトサイリスタ部を構成する第２拡散層と基板との間に形成されたショットキーバリアダイオードを備えた
ことを特徴とする双方向フォトサイリスタチップ。
【請求項１８】
請求項１,請求項１２および請求項１４の何れか一つに記載の双方向フォトサイリスタチップにおいて、
上記第１導電型はＮ型およびＰ型の何れか一方であり、
上記第２導電型はＮ型およびＰ型の他方であり、
上記夫々のフォトサイリスタ部において、上記第３拡散領域と第２拡散領域と基板あるいは上記第１拡散領域と基板と第２拡散領域でなるＮＰＮトランジスタのベースとエミッタ電極との間に、ゲート抵抗とスイッチング素子とを並列に接続し、
上記スイッチング素子の制御端子を、上記第３拡散領域と第２拡散領域と基板あるいは上記第１拡散領域と基板と第２拡散領域でなるＰＮＰトランジスタのベースに接続した
ことを特徴とする双方向フォトサイリスタチップ。
【請求項１９】
請求項１８に記載の双方向フォトサイリスタチップにおいて、
上記スイッチング素子は、金属酸化膜半導体電界効果トランジスタであり、
上記金属酸化膜半導体電界効果トランジスタは、上記基板の表面に形成された上記第２導電型のウェル内に形成されており、
上記ウェルの拡散深さは、上記第２拡散層の拡散深さ以上である
ことを特徴とする双方向フォトサイリスタチップ。
【請求項２０】
請求項１９に記載の双方向フォトサイリスタチップにおいて、
上記ウェルの拡散深さは、上記第２拡散層の拡散深さの１倍以上且つ１.３倍以下である
ことを特徴とする双方向フォトサイリスタチップ。
【請求項２１】
請求項１８に記載の双方向フォトサイリスタチップにおいて、
上記スイッチング素子は、金属酸化膜半導体電界効果トランジスタであり、
上記金属酸化膜半導体電界効果トランジスタは、上記基板の表面に形成された上記第２導電型のウェル内に形成されており、
上記金属酸化膜半導体電界効果トランジスタにおける上記ウェル内に形成されたドレイン拡散領域の面積は、上記ウェル内に形成されたソース拡散領域の面積よりも小くなっている
ことを特徴とした双方向フォトサイリスタチップ。
【請求項２２】
請求項２１に記載の双方向フォトサイリスタチップにおいて、
上記ドレイン拡散領域は、上記ウェル内表面側に形成されており、
上記ソース拡散領域は、上記ウェル内表面側に、上記ドレイン拡散領域の周囲を取り囲んで形成されている
ことを特徴とした双方向フォトサイリスタチップ。
【請求項２３】
請求項１８に記載の双方向フォトサイリスタチップにおいて、
上記スイッチング素子は、金属酸化膜半導体電界効果トランジスタであり、
上記金属酸化膜半導体電界効果トランジスタのうちの少なくとも一部は、上記基板の表面に形成された上記第２導電型のウェル内に形成されており、
上記基板の表面における上記ウェルの周囲に、上記ウェルに密着すると共に、上記ウェルにおける不純物拡散濃度よりも高濃度の不純物拡散濃度を有する上記第２導電型の高濃度補償拡散層を形成し、
上記金属酸化膜半導体電界効果トランジスタのうち、上記ウェル内に形成されていない領域は、上記高濃度補償拡散層内に形成されている
ことを特徴とする双方向フォトサイリスタチップ。
【請求項２４】
請求項２３に記載の双方向フォトサイリスタチップにおいて、
上記高濃度補償拡散層における不純物拡散濃度は、１×１０17cm-3以上であることを特徴とする双方向フォトサイリスタチップ。
【請求項２５】
請求項２３に記載の双方向フォトサイリスタチップにおいて、
上記金属酸化膜半導体電界効果トランジスタにおけるソース拡散領域は、上記ウェル内に形成されており、
上記金属酸化膜半導体電界効果トランジスタにおけるドレイン拡散領域は、上記ソース拡散領域に対向している一側部が上記ウェル内に形成される一方、残りの領域は上記高濃度補償拡散層内に形成されている
ことを特徴とする双方向フォトサイリスタチップ。
【請求項２６】
請求項２３に記載の双方向フォトサイリスタチップにおいて、
上記金属酸化膜半導体電界効果トランジスタにおけるドレイン拡散領域は、上記ウェル内に形成されており、
上記金属酸化膜半導体電界効果トランジスタにおけるソース拡散領域は、上記ドレイン拡散領域に対向している一側部が上記ウェル内に形成される一方、残りの領域は上記高濃度補償拡散層内に形成されている
ことを特徴とする双方向フォトサイリスタチップ。
【請求項２７】
請求項２５あるいは請求項２６に記載の双方向フォトサイリスタチップにおいて、
上記ウェル内に形成される上記ドレイン拡散領域あるいはソース拡散領域における上記一側部のチャネル方向への長さは、０μm以上且つ１０μm以下であることを特徴とする双方向フォトサイリスタチップ。
【請求項２８】
請求項１９,請求項２１および請求項２３の何れかひとつに記載の双方向フォトサイリスタチップにおいて、
上記金属酸化膜半導体電界効果トランジスタにおけるチャネル幅は３００μm以上であることを特徴とする双方向フォトサイリスタチップ。
【請求項２９】
請求項１９,請求項２１および請求項２３の何れかひとつに記載の双方向フォトサイリスタチップにおいて、
上記基板の表面に、上記２つのチャネルと交差するように形成されたキャリア吸収用ダイオードが形成されていることを特徴とする双方向フォトサイリスタチップ。
【請求項３０】
請求項１,請求項１２および請求項１４の何れか一つに記載の双方向フォトサイリスタチップと発光ダイオードとで構成された
ことを特徴とする光点弧カプラ。
【請求項３１】
請求項３０に記載の光点弧カプラとスナバ回路とで構成された
ことを特徴とするソリッドステートリレー。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【公開番号】特開２００６−２２８９５６（Ｐ２００６−２２８９５６Ａ）
【公開日】平成１８年８月３１日（２００６．８．３１）
【国際特許分類】
【出願番号】特願２００５−４０６７５（Ｐ２００５−４０６７５）
【出願日】平成１７年２月１７日（２００５．２．１７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成１８年８月３１日（２００６．８．３１）
【国際特許分類】
【出願日】平成１７年２月１７日（２００５．２．１７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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