工程管理システム、工程管理方法及び半導体装置の製造方法
【課題】 同一のウェハに対して、互いに異なる処理を実行する２つの工程間の処理待ち時間を最小にすることができる工程管理システムを提供する。
【解決手段】 複数ロットを並列に処理する工程管理システムであって、同一のウェハ９に対して、互いに異なる処理を大気に晒さず連続して実行する第１及び第２の半導体製造装置３１，３２と、第１及び第２の半導体製造装置３１，３２のそれぞれの処理時間を記載したレシピのデータを格納するレシピ記憶部２１と、レシピのデータに基づいて、第１及び第２の半導体製造装置間３１，３２の処理待ち時間が最小となるように、第１及び第２の半導体製造装置３１，３２のそれぞれの処理時刻を決定する処理時刻決定手段１３と、決定された第１及び第２の半導体製造装置３１，３２のそれぞれの処理時刻に、第１及び第２の半導体製造装置３１，３２に並列に処理させる装置制御手段１４とを備える。
【解決手段】 複数ロットを並列に処理する工程管理システムであって、同一のウェハ９に対して、互いに異なる処理を大気に晒さず連続して実行する第１及び第２の半導体製造装置３１，３２と、第１及び第２の半導体製造装置３１，３２のそれぞれの処理時間を記載したレシピのデータを格納するレシピ記憶部２１と、レシピのデータに基づいて、第１及び第２の半導体製造装置間３１，３２の処理待ち時間が最小となるように、第１及び第２の半導体製造装置３１，３２のそれぞれの処理時刻を決定する処理時刻決定手段１３と、決定された第１及び第２の半導体製造装置３１，３２のそれぞれの処理時刻に、第１及び第２の半導体製造装置３１，３２に並列に処理させる装置制御手段１４とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に工程管理システム、工程管理方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、トランジスターの特性を向上するためにゲート絶縁膜の薄膜化が急速に進んでいる。ゲート絶縁膜の薄膜化に伴い、ゲート絶縁膜を通過するリーク電流が増大し、デバイスの信頼性を劣化させると共にトランジスタの消費電力を増大させることが大きな問題となっている。
【０００３】
この問題を解決するために、ゲート絶縁膜として従来用いられてきたシリコン酸化膜（ＳｉＯ2膜）に代えて、誘電率が向上できリーク電流が低減可能なオキシナイトライド膜を用いている。オキシナイトライド膜の形成方法としては、基板上にＳｉＯ2膜を形成した後に、ＳｉＯ2膜を窒化する。ＳｉＯ2膜を窒化する方法としては、一酸化窒素（ＮＯ）ガス雰囲気での熱アニールによる窒化法に代わって、プラズマにより励起したラジカル窒素によって窒化するプラズマ窒化法が主流になっている。プラズマ窒化法では、ゲート絶縁膜の界面特性を劣化させる要因である窒素（Ｎ2）を界面近傍で低濃度化させることができる。
【０００４】
このプラズマ窒化法によるオキシナイトライド膜の形成は、１．５ｎｍ程度の極薄ＳｉＯ2膜を形成する工程、プラズマ窒化法による極薄ＳｉＯ2膜の窒化工程、及び減圧酸素（Ｏ2）雰囲気中でのアニール（Post Nitridation Anneal : ＰＮＡ）プロセスの３つの工程から成り立っている。このプラズマ窒化法によるオキシナイトライド膜の形成では、プラズマ窒化によってＳｉＯ2膜中に導入されたＮはシリコン（Ｓｉ）と安定な結合を形成していない。このため、アニール工程での熱アニールを施さないままに放置していると、オキシナイトライド膜中におけるＮ2の脱離が生じてＮ2濃度が減少する。この現象は放置されている環境及び時間に強く依存している。即ち、放置される環境中の水分濃度及びＯ2濃度が高いほどＮの脱離が促進されており、放置時間が長いほどＮ2濃度の低減が大きくなっている。この２つの問題の中で放置される環境に関しては、プラズマ窒化装置とアニール装置をクラスター化して、アニールプロセス前のウェハ周辺の雰囲気を管理することで対処している。
【０００５】
もう一つの要因である、プラズマ窒化プロセスとアニールプロセス間の放置時間に関しては、従来の搬送アルゴリズムを用いるとプラズマ窒化プロセスの処理時間とアニールプロセスの処理時間の大小関係に依存しているために処理待ち時間が管理されていない。例えば、プラズマ窒化プロセスの時間がアニールプロセスに比較して短い場合には、装置間で処理待ち時間が生じるために、プラズマ窒化したウェハは搬送チャンバ中で放置されて、酸窒化膜中におけるＮ2濃度が減少する問題がある。このように、従来、複数ロットを並列処理する場合において、種々の工程管理が行われてきた（例えば、特許文献１参照。）が、連続して処理を実行する２つの工程間の管理は行われていなかった。このため、ウェハを連続して処理する２つの工程間の処理待ち時間が生じている。
【特許文献１】特開２００３−１６８６３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、同一のウェハに対して、互いに異なる処理を実行する２つの工程間の処理待ち時間を最小にすることができる工程管理システム、工程管理方法及び半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の第１の特徴は、複数ロットを並列に処理する工程管理システムであって、（イ）同一のウェハに対して、互いに異なる処理を大気に晒さず連続して実行する第１及び第２の半導体製造装置と、（ロ）第１及び第２の半導体製造装置のそれぞれの処理時間を記載したレシピのデータを格納するレシピ記憶部と、（ハ）レシピのデータに基づいて、第１及び第２の半導体製造装置間の処理待ち時間が最小となるように、第１及び第２の半導体製造装置のそれぞれの処理時刻を決定する処理時刻決定手段と、（ニ）決定された第１及び第２の半導体製造装置のそれぞれの処理時刻に、第１及び第２の半導体製造装置に並列に処理させる装置制御手段とを備える工程管理システムであることを要旨とする。
【０００８】
本発明の第２の特徴は、複数ロットを並列に処理する工程管理方法であって、（イ）処理時刻決定手段が、同一のウェハに対して互いに異なる処理を大気に晒さず連続して実行する第１及び第２の工程のそれぞれの処理時間を記載したレシピのデータをレシピ記憶部から読み出し、読み出したレシピのデータに基づいて第１及び第２の工程間の処理待ち時間が最小となるように第１及び第２の工程のそれぞれの処理時刻を決定するステップと、（ロ）決定された第１及び第２の工程のそれぞれの処理時刻に、第１及び第２の工程を並列に処理するステップとを含む工程管理方法であることを要旨とする。
【０００９】
本発明の第３の特徴は、（イ）レシピに規定された酸化膜を窒化する処理時間と窒化された酸化膜をアニールする処理時間に基づいて、酸化膜を窒化する処理と窒化された酸化膜をアニールする処理間の処理待ち時間が最小となるように、酸化膜を窒化する処理時刻及び窒化された酸化膜をアニールする処理時刻を決定する工程と、（ロ）基板上に酸化膜を形成する工程と、（ハ）決定された酸化膜を窒化する処理時刻に、酸化膜を窒化する工程と、（ニ）決定された窒化された酸化膜をアニールする処理時刻に、窒化された酸化膜を大気に晒さず連続してアニールする工程とを含む半導体装置の製造方法であることを要旨とする。
【発明の効果】
【００１０】
本発明によれば、同一のウェハに対して、互いに異なる処理を実行する２つの工程間の処理待ち時間を最小にすることができる工程管理システム、工程管理方法及び半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
本発明の実施の形態に係る工程管理システムは、図１に示すように、複数ロットを並列に処理する工程管理システムであって、同一のウェハ９に対して、互いに異なる処理を大気に晒さず連続して実行する第１及び第２の半導体製造装置３１，３２と、第１及び第２の半導体製造装置３１，３２のそれぞれの処理時間を記載したレシピのデータを格納するレシピ記憶部２１と、レシピのデータに基づいて、第１及び第２の半導体製造装置間３１，３２の処理待ち時間が最小となるように、第１及び第２の半導体製造装置３１，３２のそれぞれの処理時刻を決定する処理時刻決定手段１３と、決定された第１及び第２の半導体製造装置３１，３２のそれぞれの処理時刻に、第１及び第２の半導体製造装置３１，３２に並列に処理させる装置制御手段１４とを備える。図１に示した工程管理システムでは、中央演算処理装置（ＣＰＵ）１、複数（第１〜第ｎ）の半導体製造装置３１〜３ｎ（ｎは自然数）、データ記憶装置２、入力装置３、出力装置４がバス５により接続されている。
【００１３】
第１〜第ｎの半導体製造装置３１〜３ｎには、例えば、イオン注入装置、不純物拡散装置、ＳｉＯ2膜等を形成する熱酸化装置、ＳｉＯ2膜、燐ガラス（ＰＳＧ）膜、硼素ガラス（ＢＳＧ）膜、硼素燐ガラス（ＢＰＳＧ）膜、シリコン窒化膜（Ｓｉ3Ｎ4膜）、ポリシリコン膜などを堆積する化学的気相堆積（ＣＶＤ）装置、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などをリフロー（メルト）する熱処理装置、ＣＶＤ酸化膜などのデンシファイする熱処理装置、シリサイド膜などを形成する熱処理装置、金属配線層を堆積するスパッタリング装置、真空蒸着装置、更に金属配線層をメッキにより形成するメッキ処理装置、半導体基板の表面を研磨する化学的・機械的研磨（ＣＭＰ）装置、半導体基板表面をエッチングするドライ又はウエットエッチング装置、レジスト除去や溶液による洗浄をする洗浄装置、フォトリソグラフィ処理関連のスピンコート装置（スピンナー）、ステッパー等の露光装置、ダイシング装置、ダイシングされたチップ状の半導体装置の電極をリードフレームに接続するボンディング装置など様々な半導体製造装置が含まれる。
【００１４】
ここで、例えば第１の半導体製造装置３１はプラズマ窒化装置、第２の半導体製造装置３２はアニール装置である。第１及び第２の半導体製造装置３１，３２には、移載部６及び搬送部７が接続されている。移載部６は、ウェハキャリアを移載する。移載部６としてはロードロックチャンバ等が使用可能である。搬送部７は、ウェハ９を第１の半導体製造装置３１から第２の半導体製造装置３２に周辺の雰囲気を管理しつつ搬送する。搬送部７としては、トランスファーチャンバ等が使用可能である。第１及び第２の半導体製造装置３１，３２、移載部６及び搬送部７で、クラスターツールをなしている。
【００１５】
上述したように、プラズマ窒化法によるオキシナイトライド膜の形成は、例えば、熱酸化法による極薄ＳｉＯ2膜の形成プロセス、プラズマ窒化法による極薄ＳｉＯ2膜の窒化プロセス、減圧Ｏ2雰囲気中でのアニール（ＰＮＡ）プロセスの３つの工程から成り立っている。このプラズマ窒化法によるオキシナイトライド膜の形成では、プラズマ窒化によってＳｉＯ2膜中に導入されたＮ2はＳｉと安定に結合していない。このため、Ｘ線光電子分光法（ＸＰＳ法）による膜中におけるＮ2の解析結果より、図２に示すように、ＰＮＡ工程での熱アニールを施さないままに放置しているとオキシナイトライド膜中におけるＮ2の脱離が生じてＮ2濃度が減少することが分かる。この現象は放置されている環境及び時間に強く依存している。即ち、図２に例えば大気中とＮ2雰囲気中の比較で示すように、放置される環境中の水分濃度及びＯ2濃度が高いほどＮ2の脱離が促進される。また、放置時間が長いほどＮ2濃度の低減が大きくなる。
【００１６】
ウェハ９が放置される環境に関しては、図１に示すように、プラズマ窒化装置である第１の半導体製造装置３１とアニール装置である第２の半導体製造装置３２をクラスター化することによって、プラズマ窒化プロセス後であってアニールプロセス前のウェハ９周辺の雰囲気が大気に晒されないようにＮ2雰囲気等に管理されている。この結果、ウェハ９が放置される環境中の水分濃度及びＯ2濃度を低く抑えることができ、周辺環境の観点からオキシナイトライド膜中のＮ2濃度の減少を抑制することができる。
【００１７】
ＣＰＵ１は、ウェハ有無判定手段１１、比較手段１２、処理時刻決定手段１３及び装置制御手段１４を備える。ウェハ有無判定手段１１は、第１及び第２の半導体製造装置３１のそれぞれのチャンバ内に処理中のウェハ９が有るか判定する。即ち、ウェハ有無判定手段１１により、チャンバ使用状況がモニタ・監視される。
【００１８】
比較手段１２は、データ記憶装置２のレシピ記憶部２１からレシピのデータを読み出して、レシピのデータに記載されている第１の半導体製造装置３１のプラズマ窒化プロセスに要する処理時間と、第２の半導体製造装置３２のアニールプロセスに要する処理時間の大小を比較する。
【００１９】
処理時刻決定手段１３は、データ記憶装置２のレシピ記憶部２１に格納されたレシピのデータを読み出す。処理時刻決定手段１３は、レシピのデータに記載されている第１の半導体製造装置３１の次工程であるプラズマ窒化プロセスに要する処理時間、及び第２の半導体製造装置３２の次々工程であるアニールプロセスに要する処理時間に基づいて、第１及び第２の半導体製造装置３１，３２間の処理待ち時間が最小となるように、第１及び第２の半導体製造装置３１，３２のそれぞれの処理時刻を決定する。
【００２０】
図３（ａ）及び図３（ｂ）に、第１の半導体製造装置３１の処理時間Ｔａが、第２の半導体製造装置３２の処理時間Ｔｂよりも長い場合を示す。なお、第１及び第２の半導体製造装置３１，３２間のウェハ搬送時間については後述することにし、ここでは簡易化のため省略する。この場合、第１及び第２の半導体製造装置３１，３２においては、チャンバ内にウェハＡ，Ｂ，Ｃ，Ｄが搬入された時点で処理を開始するように予め設定しておけば、処理時刻決定手段１３により処理時刻を決定しなくても良い。即ち、時刻Ｔ10，Ｔ11，Ｔ13，Ｔ15において第１の半導体製造装置３１にウェハＡ，Ｂ，Ｃ，Ｄが搬入される。ウェハ有無判定手段１１により第１の半導体製造装置３１のチャンバ内にウェハＡ，Ｂ，Ｃ，Ｄが有ると判定され、装置制御手段１４は、第１の半導体製造装置３１に処理を開始させる。そして、第１の半導体製造装置３１の処理の終了時刻Ｔ11，Ｔ13，Ｔ15，Ｔ17にウェハＡ，Ｂ，Ｃ，Ｄが第２の半導体製造装置３２に搬送される。ウェハ有無判定手段１１により第２の半導体製造装置３２のチャンバ内にウェハＡ，Ｂ，Ｃ，Ｄが有ると判定され、第１の半導体製造装置３１は、第２の半導体製造装置３２に直ちに処理を開始させる。即ち、第１及び第２の半導体製造装置３１，３２間で処理待ち時間は生じない。
【００２１】
一方、第１の半導体製造装置３１の処理時間Ｔａが第２の半導体製造装置３２の処理時間Ｔｂよりも短い場合の比較例を、図９（ａ）及び図９（ｂ）に示す。時刻Ｔ1，Ｔ2，Ｔ4，Ｔ6においてウェハＡ，Ｂ，Ｃ，Ｄが第１の半導体製造装置３１のチャンバ内に搬入され、第１の半導体製造装置３１が処理を開始する。しかし、第１の半導体製造装置３１のウェハＢ，Ｃ，Ｄの処理終了時刻Ｔ3，Ｔ5，Ｔ7になっても第２の半導体製造装置３２のウェハＡ，Ｂ，Ｃの処理が終了していない。このため、第１の半導体製造装置３１の処理終了時刻Ｔ3，Ｔ5，Ｔ7から第２の半導体製造装置３２の処理開始時刻Ｔ4，Ｔ6，Ｔ8まで処理待ち時間Ｔ3〜Ｔ4，Ｔ5〜Ｔ6，Ｔ7〜Ｔ8が生じる。この結果、ウェハＢ，Ｃ，Ｄが第１の半導体製造装置３１のチャンバ内或いは搬送部７内で放置されることになる。
【００２２】
図１に示した処理時刻決定手段１３は、第１の半導体製造装置３１の処理時間Ｔａが第２の半導体製造装置３２の処理時間Ｔｂよりも短い場合に、図４（ａ）及び図４（ｂ）に示すように、第１及び第２の半導体製造装置３１，３２間の処理待ち時間が最小となるように、第１の半導体製造装置３１の処理開始時刻Ｔ20，Ｔ22，Ｔ24，Ｔ26、及び第２の半導体製造装置の処理開始時刻Ｔ21，Ｔ23，Ｔ25を決定する。例えば、時刻Ｔ21，Ｔ23，Ｔ25において第２の半導体製造装置３２が処理開始可能となったときに同時に第１の半導体製造装置３１の処理が終了するように決定する。
【００２３】
図１に示した装置制御手段１４は、図４（ａ）に示すように、時刻Ｔ21，Ｔ23，Ｔ25に第１の半導体製造装置３１にウェハＢ，Ｃ，Ｄが搬入され、ウェハ有無判定手段１１により第１の半導体製造装置３１のチャンバ内にウェハＢ，Ｃ，Ｄが有ると判定されても、処理時刻決定手段１３により決定された処理開始時刻Ｔ22，Ｔ24，Ｔ26になるまで待機させる。装置制御手段１４は、決定された処理開始時刻Ｔ22，Ｔ24，Ｔ26で第１の半導体製造装置３１に次の処理を開始させる。したがって、第１の半導体製造装置３１でのウェハＢ，Ｃ，Ｄの処理後、第２の半導体製造装置３２の処理までの処理待ち時間が生じないので、ウェハＢ，Ｃ，Ｄを放置させなくて済む。
【００２４】
また、ＣＰＵ１には、図示を省略した記憶装置管理手段が備えられている。記憶装置及び記憶装置との入出力が必要な場合は、記憶装置管理手段を介して、必要なファイルの読み出し・書き込み処理がなされる。入力装置３としては、例えばキーボード、マウス、ＯＣＲ等の認識装置、イメージスキャナ等の図形入力装置、音声入力装置等の特殊入力装置が使用可能である。出力装置４としては、液晶ディスプレイ、ＣＲＴディスプレイ等の表示装置や、インクジェットプリンタ、レーザプリンタ等の印刷装置等を用いることができる。また、入力装置３、出力装置４等をＣＰＵ１につなぐ図示を省略した入出力制御装置（インターフェース）を備える。
【００２５】
図１に示したデータ記憶装置２は、第１〜第ｎの半導体製造装置３１〜３ｎ毎、及び製品毎のレシピのデータを格納するレシピ記憶部２１と、処理時刻決定手段１３により決定された第１〜第ｎの半導体製造装置３１〜３ｎの処理時刻や第１〜第ｎの半導体製造装置３１〜３ｎ間のウェハ搬送時刻等を格納する処理時刻記憶部２２を備える。データ記憶装置２には、ＲＯＭ及びＲＡＭが組み込まれている。ＲＯＭは、ＣＰＵ１において実行されるプログラムを格納しているプログラム記憶装置等として機能する（プログラムの詳細は後述する。）。ＲＡＭは、ＣＰＵ１におけるプログラム実行処理中に利用されるデータ等を一時的に格納したり、作業領域として利用される一時的なデータメモリ等として機能する。主記憶装置としては、例えば半導体メモリ、磁気ディスク、光ディスク、光磁気ディスクや磁気テープ等が採用可能である。
【００２６】
次に、本発明の実施の形態に係る工程管理方法を、図５のフローチャートを参照しながら説明する。
【００２７】
（イ）ステップＳ１において、図１に示したウェハ有無判定手段１１は、第１及び第２の半導体製造装置３１，３２のチャンバ内にウェハ９が搬入されているか判定する。ウェハ９が有ると判定された場合にはステップＳ２に進む。一方、ウェハが無いと判定されたら随時第１及び第２の半導体製造装置３１，３２のチャンバ内を監視する。
【００２８】
（ロ）ステップＳ２において、比較手段１２は、レシピ記憶部２１に格納されたレシピのデータを読み出す。そして、比較手段１２は、読み出したレシピのデータに記載された第１の半導体製造装置３１の処理時間Ｔａと、第２の半導体製造装置３２の処理時間Ｔｂの大小を比較する。比較結果、図３（ａ）及び図３（ｂ）に示すように第１の半導体製造装置３１の処理時間Ｔａが、第２の半導体製造装置３２の処理時間Ｔｂよりも長ければ、ウェハ有無判定手段１１により第１及び第２の半導体製造装置３１，３２のチャンバ内にウェハ９が有ると判定されたときに随時処理を行えば良いので、ステップＳ３による処理時刻の決定を行わずに、ステップＳ４に進む。一方、ステップＳ２の比較結果、第１の半導体製造装置３１の処理時間Ｔａが、第２の半導体製造装置３２の処理時間Ｔｂよりも短ければ、ステップＳ３に進む。
【００２９】
（ハ）ステップＳ３において、処理時刻決定手段１３は、レシピ記憶部２１から第１の半導体製造装置３１の次工程であるプラズマ窒化プロセスのレシピと、第２の半導体製造装置３２の次々工程であるアニールプロセスのレシピのデータを読み出す。処理時刻決定手段１３は、レシピのデータに記載された第１の半導体製造装置３１を用いたプラズマ窒化プロセスの処理時間Ｔａ及び第２の半導体製造装置３２アニールプロセスの処理時間Ｔｂに基づいて、図４（ａ）及び図４（ｂ）に示すように、第１及び第２の半導体製造装置３１，３２間の処理待ち時間が最小となるように第１の半導体製造装置３１の処理開始時刻Ｔ20，Ｔ22，Ｔ24，Ｔ26、及び第２の半導体製造装置３２の処理開始時刻Ｔ21，Ｔ23，Ｔ25を決定する。
【００３０】
（ホ）ステップＳ４において、装置制御手段１４は、第１及び第２の半導体製造装置３１，３２に処理を開始させる。ここで、第１の半導体製造装置３１の処理時間Ｔａが、第２の半導体製造装置３２の処理時間Ｔｂよりも短い場合には、装置制御手段１４は、第１の半導体製造装置３１において、図４（ａ）に示すように、処理時刻決定手段１３により決定された処理開始時刻Ｔ22，Ｔ24，Ｔ26まで次の処理を待機させ、処理開始時刻Ｔ22，Ｔ24，Ｔ26になったら次の処理を開始させる。即ち、第１の半導体製造装置３１において処理が終了した時刻Ｔ21，Ｔ23，Ｔ25，Ｔ27に、直ちにウェハを大気に晒さずに搬送し第２の半導体製造装置３２において連続して処理を開始する。
【００３１】
本発明の実施の形態によれば、プラズマ窒化プロセスとアニールプロセスの連続プロセスを行なうと、第１の半導体製造装置３１にてＳｉＯ2膜の窒化を行なった後に、第２の半導体製造装置３２でのアニールを行なうまでの処理待ち時間を最小の時間にすることができる。このため、搬送部７でのオキシナイトライド膜中のＮ2濃度の減少を最小限に抑制して、プロセスレシピの時間に依らずに一定に管理することができる。したがって、プラズマ窒化プロセス終了時刻からアニールプロセス開始時刻までの時間を最小とすることができ、ＳｉＯ2膜からのＮ2の脱離を抑制可能となる。
【００３２】
なお、図３（ａ）及び図３（ｂ）に示すような第１の半導体製造装置３１の処理時間Ｔａが、第２の半導体製造装置３２の処理時間Ｔｂよりも短いときには、処理時刻決定手段１３による処理時刻の決定は行わないと説明した。しかし、ウェハ有無判定手段１１により第１及び第２の半導体製造装置３１，３２のチャンバ内にウェハが有ると判定されたときに随時処理を開始するよう予め設定されていなければ、処理時刻決定手段１３が第１の半導体製造装置３１の処理開始時刻Ｔ10，Ｔ11，Ｔ13，Ｔ15、及び第２の半導体製造装置３２の処理開始時刻Ｔ11，Ｔ13，Ｔ15等を決定しても良い。
【００３３】
また、処理時刻決定手段１３が、第２の半導体製造装置３２の処理開始時刻Ｔ21，Ｔ23，Ｔ25も決定すると説明した。しかし、第２の半導体製造装置３２においてはウェハ有無判定手段１１によりウェハ９が有ると判定されたら処理を開始すれば良いので、第２の半導体製造装置３２の処理開始時刻Ｔ21，Ｔ23，Ｔ25は決定しなくても構わない。
【００３４】
図５に示した一連の操作は、図５と等価なアルゴリズムのプログラムにより、図１に示した工程管理システムのコンピュータを制御して実行出来る。このプログラムは、例えば工程管理システムを構成するコンピュータシステムのデータ記憶装置２に記憶させればよい。また、このプログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体をデータ記憶装置２に読み込ませることにより、本発明の一連の操作を実行することができる。ここで、「コンピュータ読取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるような媒体などを意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ，ＭＯディスク、カセットテープ、オープンリールテープなどが「コンピュータ読取り可能な記録媒体」に含まれる。例えば、データ記憶装置２の本体は、フレキシブルディスク装置（フレキシブルディスクドライブ）および光ディスク装置（光ディスクドライブ）を内蔵若しくは外部接続するように構成できる。フレキシブルディスクドライブに対してはフレキシブルディスクを、また光ディスクドライブに対してはＣＤ−ＲＯＭをその挿入口から挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納されたプログラムをデータ記憶装置２にインストールすることができる。また、所定のドライブ装置を接続することにより、例えばゲームパック等に利用されているメモリ装置としてのＲＯＭや、磁気テープ装置としてのカセットテープを用いることもできる。さらに、インターネット等の情報処理ネットワークを介して、このプログラムをデータ記憶装置に格納することが可能である。
【００３５】
次に、本発明の実施の形態に係る半導体装置の製造方法（複数ロットの並列処理方法）を図６のフローチャートを参照しながら説明する。なお、図６では、ロジックＬＳＩのゲート絶縁膜（オキシナイトライド膜）の形成工程のみを示すが、実際の半導体装置の製造工程には図示しない多数の工程が用意されているのは勿論のことである。なお、以下に述べる半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００３６】
（イ）ステップＳ１０において、図５に示したステップＳ１のウェハ９の有無確認、ステップＳ２の処理時間の比較を行う。更に、ステップＳ３のＳｉＯ2膜を窒化する処理時間と窒化されたＳｉＯ2膜をアニールする処理時間に基づいて、ＳｉＯ2膜を窒化する処理と窒化されたＳｉＯ2膜をアニールする処理間の処理待ち時間が最小となるように、ＳｉＯ2膜を窒化する処理時刻及び窒化されたＳｉＯ2膜をアニールする処理時刻を決定する。
【００３７】
（ロ）ステップＳ１１において、図１に示した第３〜第ｎの半導体製造装置３３〜３ｎのうちの酸化装置、例えば第３の半導体装置３３を用いた熱酸化法により、半導体基板上にゲート絶縁膜用の熱酸化膜（ＳｉＯ2膜）を形成する。
【００３８】
（ハ）ステップＳ１２において、プラズマ窒化装置である第１の半導体製造装置３１を用いて、プラズマ窒化法により、ＳｉＯ2膜を窒化する。このとき、第１の半導体製造装置３１においては、決定された処理開始時刻まで待機する。そして、決定された処理開始時刻になった時点で次の処理を実行する。
【００３９】
（ハ）ステップＳ１３において、ウェハ９を大気に晒さずに第２の半導体製造装置３２に搬送する。そして、第２の半導体製造装置３２を用いて、減圧Ｏ2雰囲気中でのアニール（ＰＮＡ）を行う。このとき、第２の半導体製造装置３２においては、第１の半導体製造装置３１による処理実行後、直ちに処理を実行する。この結果、半導体基板上にゲート絶縁膜用のオキシナイトライド膜が形成される。
【００４０】
本発明の実施の形態に係る半導体装置の製造方法によれば、ステップＳ１２のプラズマ窒化プロセスと、ステップＳ１３のアニールプロセス間の処理待ち時間が最小となっているので、オキシナイトライド膜中のＮ2の脱離を抑制することができる。したがって、半導体装置の歩留まりを向上可能となる。なお、ステップＳ１２のＳｉＯ2膜の窒化、及びステップＳ１３の窒化されたＳｉＯ2膜のアニールは、第１及び第２の半導体製造装置３１，３２において複数ロットが並列に処理されるのは勿論である。
【００４１】
（変形例）
本発明の実施の形態の変形例においては、図１に示したウェハ搬送時間を考慮した工程管理方法を説明する。第１及び第２の半導体製造装置３１，３２を用いて連続して処理を実行する場合に、実際には、搬送部７による第１の半導体製造装置３１から第２の半導体製造装置３２までのウェハ搬送時間がある。第１及び第２の半導体製造装置３１，３２間で処理待ち時間が生じた場合には、第１の半導体製造装置３１内或いは搬送部７内においてウェハ９が放置される。
【００４２】
図１に示した比較手段１２は、第１の半導体製造装置３１内でウェハ９が放置される場合には、第１の半導体製造装置３１の処理時間と、第２の半導体製造装置３２の処理時間とウェハ搬送時間との和を比較する。図７（ａ）〜図７（ｃ）に示すように、第１の半導体製造装置３１の処理時間Ｔａが第２の半導体製造装置３２の処理時間Ｔｂとウェハ搬送時間Ｔｃとの和（Ｔｂ＋Ｔｃ）よりも長ければ、第１の半導体製造装置３１で処理実行後、時刻Ｔ31，Ｔ33，Ｔ35において直ちに搬送されるので、処理待ち時間は生じない。
【００４３】
一方、第１の半導体製造装置３１の処理時間Ｔａが第２の半導体製造装置３２の処理時間Ｔｂとウェハ搬送時間Ｔｃとの和（Ｔｂ＋Ｔｃ）よりも短ければ、第１の半導体製造装置３１で処理後、第２の半導体製造装置３２の処理まで処理待ち時間が生じる。図１に示した処理時刻決定手段１３は、搬送部７による第１の半導体製造装置３１から第２の半導体製造装置３２までのウェハ搬送時間も考慮して、図８（ａ）〜図８（ｃ）に示すように、第１の半導体製造装置３１の処理終了後に直ちにウェハ９が搬送され第２の半導体製造装置３２で処理されるように、第１の半導体製造装置３１の処理開始時刻Ｔ42，Ｔ44，Ｔ46、ウェハ搬送開始時刻Ｔ41，Ｔ43，Ｔ45、及び第２の半導体製造装置３２の処理開始時刻Ｔ42，Ｔ44，Ｔ46等を決定する。
【００４４】
本発明の実施の形態の変形例によれば、ウェハ搬送時間を考慮した場合でも、プラズマ窒化プロセスとアニールプロセスの連続プロセスを行なうと、第１の半導体製造装置３１にてＳｉＯ2膜の窒化を行なった後に、第２の半導体製造装置３２でのアニールを行なうまでの処理待ち時間を最小の時間にすることができる。このため、搬送部７でのオキシナイトライド膜中のＮ2濃度の減少を最小限に抑制して、プロセスレシピの時間に依らずに一定に管理することができる。したがって、プラズマ窒化プロセス終了時刻からアニールプロセス開始時刻までの時間を最小とすることができ、ＳｉＯ2膜からのＮ2の脱離を抑制可能となる。
【００４５】
（その他の実施の形態）
上記のように、本発明を実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４６】
例えば、実施の形態では、ＳｉＯ2膜を窒化・アニールしてオキシナイトライド膜を形成する一例を説明したが、窒化・アニール処理対象となる酸化膜はＳｉＯ2膜に限定されず、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）及びランタン（Ｌａ）等の金属元素を少なくとも一つ含む酸化膜にも適用可能である。酸化膜として具体的には、ハフニウム酸化膜（ハフニア；ＨｆＯ2）、ジルコニウム酸化膜（ＺｒＯ2）、アルミニウム酸化膜（アルミナ；Ａｌ2Ｏ3）、チタニウム酸化膜（ＴｉＯ2）、タンタル酸化膜（Ｔａ2Ｏ5）、及びランタン酸化膜（Ｌａ2Ｏ3）等が挙げられる。
【００４７】
Ｈｆ、Ｚｒ、Ａｌ、Ｔｉ、Ｔａ及びＬａのいずれか同士の合金の酸化膜も使用可能であるのは勿論である。具体的には、酸化アルミニウムハフニウム（ＨｆxＡｌyＯz）、酸化ジルコニウムハフニウム（ＨｆxＺｒyＯz）、酸化アルミニウムジルコニウム（ＺｒxＡｌyＯz）、酸化アルミニウムチタン（ＴｉxＡｌyＯz）、酸化ジルコニウムチタン（ＴｉxＺｒyＯz）、酸化ハフニウムチタン（ＴｉxＨｆyＯz）、酸化アルミニウムタンタル（ＴａxＡｌyＯz）、酸化ジルコニウムタンタル（ＴａxＺｒyＯz）、酸化ハフニウムタンタル（ＴａxＨｆyＯz）、酸化チタンタンタル（ＴａxＴｉyＯz）、酸化アルミニウムランタン（ＬａxＡｌyＯz）、酸化ジルコニウムランタン（ＬａxＺｒyＯz）、酸化ハフニウムランタン（ＬａxＨｆyＯz）、酸化チタンランタン（ＬａxＴｉyＯz）及び、酸化タンタルランタン（ＬａxＴａyＯz）等の酸化膜が挙げられる。
【００４８】
また、上記実施の形態では、半導体装置の製造方法について、例示したが、本発明は、液晶装置、磁気記録媒体、光記録媒体、薄膜磁気ヘッド、超伝導素子の製造方法に適用できる。更には、本発明は、自動車の製造工程、化学薬品の製造工程、建築部材の製造工程法に適用できる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態に係る工程管理システムの一例を示すブロック図である。
【図２】プラズマ窒化プロセス後のウェハの放置時間とゲート絶縁膜中の窒素濃度の関係を示すグラフである。
【図３】図３（ａ）は、本発明の実施の形態に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも短いときの第１の半導体製造装置の処理を示すタイミングチャートである。図３（ｂ）は、本発明の実施の形態に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも短いときの第２の半導体製造装置の処理を示すタイミングチャートである。
【図４】図４（ａ）は、本発明の実施の形態に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも長いときの第１の半導体製造装置の処理を示すタイミングチャートである。図４（ｂ）は、本発明の実施の形態に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも長いときの第２の半導体製造装置の処理を示すタイミングチャートである。
【図５】本発明の実施の形態に係る工程管理方法の一例を示すフローチャートである。
【図６】本発明の実施の形態に係る半導体装置の製造方法の一例を示すフローチャートである。
【図７】図７（ａ）は、本発明の実施の形態の変形例に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも短いときの第１の半導体製造装置の処理を示すタイミングチャートである。図７（ｂ）は、本発明の実施の形態の変形例に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも短いときの搬送部によるウェハ搬送のタイミングチャートである。図７（ｃ）は、本発明の実施の形態の変形例に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも短いときの第２の半導体製造装置の処理を示すタイミングチャートである。
【図８】図８（ａ）は、本発明の実施の形態の変形例に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも長いときの第１の半導体製造装置の処理を示すタイミングチャートである。図８（ｂ）は、本発明の実施の形態の変形例に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも長いときの搬送部によるウェハ搬送のタイミングチャートである。図８（ｃ）は、本発明の実施の形態の変形例に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも長いときの第２の半導体製造装置の処理を示すタイミングチャートである。
【図９】図９（ａ）は、比較例の第１の半導体製造装置の処理を示すタイミングチャートである。図９（ｂ）は、比較例の第２の半導体製造装置の処理を示すタイミングチャートである。
【符号の説明】
【００５０】
１…中央演算処理装置（ＣＰＵ）
２…データ記憶装置
３…入力装置
４…出力装置
５…バス
６…移載部
７…搬送部
１１…ウェハ有無判定手段
１２…比較手段
１３…処理時刻決定手段
１４…装置制御手段
２１…レシピ記憶部
２２…処理時刻記憶部
３１〜３ｎ…第１〜第ｎの半導体製造装置
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に工程管理システム、工程管理方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、トランジスターの特性を向上するためにゲート絶縁膜の薄膜化が急速に進んでいる。ゲート絶縁膜の薄膜化に伴い、ゲート絶縁膜を通過するリーク電流が増大し、デバイスの信頼性を劣化させると共にトランジスタの消費電力を増大させることが大きな問題となっている。
【０００３】
この問題を解決するために、ゲート絶縁膜として従来用いられてきたシリコン酸化膜（ＳｉＯ2膜）に代えて、誘電率が向上できリーク電流が低減可能なオキシナイトライド膜を用いている。オキシナイトライド膜の形成方法としては、基板上にＳｉＯ2膜を形成した後に、ＳｉＯ2膜を窒化する。ＳｉＯ2膜を窒化する方法としては、一酸化窒素（ＮＯ）ガス雰囲気での熱アニールによる窒化法に代わって、プラズマにより励起したラジカル窒素によって窒化するプラズマ窒化法が主流になっている。プラズマ窒化法では、ゲート絶縁膜の界面特性を劣化させる要因である窒素（Ｎ2）を界面近傍で低濃度化させることができる。
【０００４】
このプラズマ窒化法によるオキシナイトライド膜の形成は、１．５ｎｍ程度の極薄ＳｉＯ2膜を形成する工程、プラズマ窒化法による極薄ＳｉＯ2膜の窒化工程、及び減圧酸素（Ｏ2）雰囲気中でのアニール（Post Nitridation Anneal : ＰＮＡ）プロセスの３つの工程から成り立っている。このプラズマ窒化法によるオキシナイトライド膜の形成では、プラズマ窒化によってＳｉＯ2膜中に導入されたＮはシリコン（Ｓｉ）と安定な結合を形成していない。このため、アニール工程での熱アニールを施さないままに放置していると、オキシナイトライド膜中におけるＮ2の脱離が生じてＮ2濃度が減少する。この現象は放置されている環境及び時間に強く依存している。即ち、放置される環境中の水分濃度及びＯ2濃度が高いほどＮの脱離が促進されており、放置時間が長いほどＮ2濃度の低減が大きくなっている。この２つの問題の中で放置される環境に関しては、プラズマ窒化装置とアニール装置をクラスター化して、アニールプロセス前のウェハ周辺の雰囲気を管理することで対処している。
【０００５】
もう一つの要因である、プラズマ窒化プロセスとアニールプロセス間の放置時間に関しては、従来の搬送アルゴリズムを用いるとプラズマ窒化プロセスの処理時間とアニールプロセスの処理時間の大小関係に依存しているために処理待ち時間が管理されていない。例えば、プラズマ窒化プロセスの時間がアニールプロセスに比較して短い場合には、装置間で処理待ち時間が生じるために、プラズマ窒化したウェハは搬送チャンバ中で放置されて、酸窒化膜中におけるＮ2濃度が減少する問題がある。このように、従来、複数ロットを並列処理する場合において、種々の工程管理が行われてきた（例えば、特許文献１参照。）が、連続して処理を実行する２つの工程間の管理は行われていなかった。このため、ウェハを連続して処理する２つの工程間の処理待ち時間が生じている。
【特許文献１】特開２００３−１６８６３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、同一のウェハに対して、互いに異なる処理を実行する２つの工程間の処理待ち時間を最小にすることができる工程管理システム、工程管理方法及び半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の第１の特徴は、複数ロットを並列に処理する工程管理システムであって、（イ）同一のウェハに対して、互いに異なる処理を大気に晒さず連続して実行する第１及び第２の半導体製造装置と、（ロ）第１及び第２の半導体製造装置のそれぞれの処理時間を記載したレシピのデータを格納するレシピ記憶部と、（ハ）レシピのデータに基づいて、第１及び第２の半導体製造装置間の処理待ち時間が最小となるように、第１及び第２の半導体製造装置のそれぞれの処理時刻を決定する処理時刻決定手段と、（ニ）決定された第１及び第２の半導体製造装置のそれぞれの処理時刻に、第１及び第２の半導体製造装置に並列に処理させる装置制御手段とを備える工程管理システムであることを要旨とする。
【０００８】
本発明の第２の特徴は、複数ロットを並列に処理する工程管理方法であって、（イ）処理時刻決定手段が、同一のウェハに対して互いに異なる処理を大気に晒さず連続して実行する第１及び第２の工程のそれぞれの処理時間を記載したレシピのデータをレシピ記憶部から読み出し、読み出したレシピのデータに基づいて第１及び第２の工程間の処理待ち時間が最小となるように第１及び第２の工程のそれぞれの処理時刻を決定するステップと、（ロ）決定された第１及び第２の工程のそれぞれの処理時刻に、第１及び第２の工程を並列に処理するステップとを含む工程管理方法であることを要旨とする。
【０００９】
本発明の第３の特徴は、（イ）レシピに規定された酸化膜を窒化する処理時間と窒化された酸化膜をアニールする処理時間に基づいて、酸化膜を窒化する処理と窒化された酸化膜をアニールする処理間の処理待ち時間が最小となるように、酸化膜を窒化する処理時刻及び窒化された酸化膜をアニールする処理時刻を決定する工程と、（ロ）基板上に酸化膜を形成する工程と、（ハ）決定された酸化膜を窒化する処理時刻に、酸化膜を窒化する工程と、（ニ）決定された窒化された酸化膜をアニールする処理時刻に、窒化された酸化膜を大気に晒さず連続してアニールする工程とを含む半導体装置の製造方法であることを要旨とする。
【発明の効果】
【００１０】
本発明によれば、同一のウェハに対して、互いに異なる処理を実行する２つの工程間の処理待ち時間を最小にすることができる工程管理システム、工程管理方法及び半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
本発明の実施の形態に係る工程管理システムは、図１に示すように、複数ロットを並列に処理する工程管理システムであって、同一のウェハ９に対して、互いに異なる処理を大気に晒さず連続して実行する第１及び第２の半導体製造装置３１，３２と、第１及び第２の半導体製造装置３１，３２のそれぞれの処理時間を記載したレシピのデータを格納するレシピ記憶部２１と、レシピのデータに基づいて、第１及び第２の半導体製造装置間３１，３２の処理待ち時間が最小となるように、第１及び第２の半導体製造装置３１，３２のそれぞれの処理時刻を決定する処理時刻決定手段１３と、決定された第１及び第２の半導体製造装置３１，３２のそれぞれの処理時刻に、第１及び第２の半導体製造装置３１，３２に並列に処理させる装置制御手段１４とを備える。図１に示した工程管理システムでは、中央演算処理装置（ＣＰＵ）１、複数（第１〜第ｎ）の半導体製造装置３１〜３ｎ（ｎは自然数）、データ記憶装置２、入力装置３、出力装置４がバス５により接続されている。
【００１３】
第１〜第ｎの半導体製造装置３１〜３ｎには、例えば、イオン注入装置、不純物拡散装置、ＳｉＯ2膜等を形成する熱酸化装置、ＳｉＯ2膜、燐ガラス（ＰＳＧ）膜、硼素ガラス（ＢＳＧ）膜、硼素燐ガラス（ＢＰＳＧ）膜、シリコン窒化膜（Ｓｉ3Ｎ4膜）、ポリシリコン膜などを堆積する化学的気相堆積（ＣＶＤ）装置、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などをリフロー（メルト）する熱処理装置、ＣＶＤ酸化膜などのデンシファイする熱処理装置、シリサイド膜などを形成する熱処理装置、金属配線層を堆積するスパッタリング装置、真空蒸着装置、更に金属配線層をメッキにより形成するメッキ処理装置、半導体基板の表面を研磨する化学的・機械的研磨（ＣＭＰ）装置、半導体基板表面をエッチングするドライ又はウエットエッチング装置、レジスト除去や溶液による洗浄をする洗浄装置、フォトリソグラフィ処理関連のスピンコート装置（スピンナー）、ステッパー等の露光装置、ダイシング装置、ダイシングされたチップ状の半導体装置の電極をリードフレームに接続するボンディング装置など様々な半導体製造装置が含まれる。
【００１４】
ここで、例えば第１の半導体製造装置３１はプラズマ窒化装置、第２の半導体製造装置３２はアニール装置である。第１及び第２の半導体製造装置３１，３２には、移載部６及び搬送部７が接続されている。移載部６は、ウェハキャリアを移載する。移載部６としてはロードロックチャンバ等が使用可能である。搬送部７は、ウェハ９を第１の半導体製造装置３１から第２の半導体製造装置３２に周辺の雰囲気を管理しつつ搬送する。搬送部７としては、トランスファーチャンバ等が使用可能である。第１及び第２の半導体製造装置３１，３２、移載部６及び搬送部７で、クラスターツールをなしている。
【００１５】
上述したように、プラズマ窒化法によるオキシナイトライド膜の形成は、例えば、熱酸化法による極薄ＳｉＯ2膜の形成プロセス、プラズマ窒化法による極薄ＳｉＯ2膜の窒化プロセス、減圧Ｏ2雰囲気中でのアニール（ＰＮＡ）プロセスの３つの工程から成り立っている。このプラズマ窒化法によるオキシナイトライド膜の形成では、プラズマ窒化によってＳｉＯ2膜中に導入されたＮ2はＳｉと安定に結合していない。このため、Ｘ線光電子分光法（ＸＰＳ法）による膜中におけるＮ2の解析結果より、図２に示すように、ＰＮＡ工程での熱アニールを施さないままに放置しているとオキシナイトライド膜中におけるＮ2の脱離が生じてＮ2濃度が減少することが分かる。この現象は放置されている環境及び時間に強く依存している。即ち、図２に例えば大気中とＮ2雰囲気中の比較で示すように、放置される環境中の水分濃度及びＯ2濃度が高いほどＮ2の脱離が促進される。また、放置時間が長いほどＮ2濃度の低減が大きくなる。
【００１６】
ウェハ９が放置される環境に関しては、図１に示すように、プラズマ窒化装置である第１の半導体製造装置３１とアニール装置である第２の半導体製造装置３２をクラスター化することによって、プラズマ窒化プロセス後であってアニールプロセス前のウェハ９周辺の雰囲気が大気に晒されないようにＮ2雰囲気等に管理されている。この結果、ウェハ９が放置される環境中の水分濃度及びＯ2濃度を低く抑えることができ、周辺環境の観点からオキシナイトライド膜中のＮ2濃度の減少を抑制することができる。
【００１７】
ＣＰＵ１は、ウェハ有無判定手段１１、比較手段１２、処理時刻決定手段１３及び装置制御手段１４を備える。ウェハ有無判定手段１１は、第１及び第２の半導体製造装置３１のそれぞれのチャンバ内に処理中のウェハ９が有るか判定する。即ち、ウェハ有無判定手段１１により、チャンバ使用状況がモニタ・監視される。
【００１８】
比較手段１２は、データ記憶装置２のレシピ記憶部２１からレシピのデータを読み出して、レシピのデータに記載されている第１の半導体製造装置３１のプラズマ窒化プロセスに要する処理時間と、第２の半導体製造装置３２のアニールプロセスに要する処理時間の大小を比較する。
【００１９】
処理時刻決定手段１３は、データ記憶装置２のレシピ記憶部２１に格納されたレシピのデータを読み出す。処理時刻決定手段１３は、レシピのデータに記載されている第１の半導体製造装置３１の次工程であるプラズマ窒化プロセスに要する処理時間、及び第２の半導体製造装置３２の次々工程であるアニールプロセスに要する処理時間に基づいて、第１及び第２の半導体製造装置３１，３２間の処理待ち時間が最小となるように、第１及び第２の半導体製造装置３１，３２のそれぞれの処理時刻を決定する。
【００２０】
図３（ａ）及び図３（ｂ）に、第１の半導体製造装置３１の処理時間Ｔａが、第２の半導体製造装置３２の処理時間Ｔｂよりも長い場合を示す。なお、第１及び第２の半導体製造装置３１，３２間のウェハ搬送時間については後述することにし、ここでは簡易化のため省略する。この場合、第１及び第２の半導体製造装置３１，３２においては、チャンバ内にウェハＡ，Ｂ，Ｃ，Ｄが搬入された時点で処理を開始するように予め設定しておけば、処理時刻決定手段１３により処理時刻を決定しなくても良い。即ち、時刻Ｔ10，Ｔ11，Ｔ13，Ｔ15において第１の半導体製造装置３１にウェハＡ，Ｂ，Ｃ，Ｄが搬入される。ウェハ有無判定手段１１により第１の半導体製造装置３１のチャンバ内にウェハＡ，Ｂ，Ｃ，Ｄが有ると判定され、装置制御手段１４は、第１の半導体製造装置３１に処理を開始させる。そして、第１の半導体製造装置３１の処理の終了時刻Ｔ11，Ｔ13，Ｔ15，Ｔ17にウェハＡ，Ｂ，Ｃ，Ｄが第２の半導体製造装置３２に搬送される。ウェハ有無判定手段１１により第２の半導体製造装置３２のチャンバ内にウェハＡ，Ｂ，Ｃ，Ｄが有ると判定され、第１の半導体製造装置３１は、第２の半導体製造装置３２に直ちに処理を開始させる。即ち、第１及び第２の半導体製造装置３１，３２間で処理待ち時間は生じない。
【００２１】
一方、第１の半導体製造装置３１の処理時間Ｔａが第２の半導体製造装置３２の処理時間Ｔｂよりも短い場合の比較例を、図９（ａ）及び図９（ｂ）に示す。時刻Ｔ1，Ｔ2，Ｔ4，Ｔ6においてウェハＡ，Ｂ，Ｃ，Ｄが第１の半導体製造装置３１のチャンバ内に搬入され、第１の半導体製造装置３１が処理を開始する。しかし、第１の半導体製造装置３１のウェハＢ，Ｃ，Ｄの処理終了時刻Ｔ3，Ｔ5，Ｔ7になっても第２の半導体製造装置３２のウェハＡ，Ｂ，Ｃの処理が終了していない。このため、第１の半導体製造装置３１の処理終了時刻Ｔ3，Ｔ5，Ｔ7から第２の半導体製造装置３２の処理開始時刻Ｔ4，Ｔ6，Ｔ8まで処理待ち時間Ｔ3〜Ｔ4，Ｔ5〜Ｔ6，Ｔ7〜Ｔ8が生じる。この結果、ウェハＢ，Ｃ，Ｄが第１の半導体製造装置３１のチャンバ内或いは搬送部７内で放置されることになる。
【００２２】
図１に示した処理時刻決定手段１３は、第１の半導体製造装置３１の処理時間Ｔａが第２の半導体製造装置３２の処理時間Ｔｂよりも短い場合に、図４（ａ）及び図４（ｂ）に示すように、第１及び第２の半導体製造装置３１，３２間の処理待ち時間が最小となるように、第１の半導体製造装置３１の処理開始時刻Ｔ20，Ｔ22，Ｔ24，Ｔ26、及び第２の半導体製造装置の処理開始時刻Ｔ21，Ｔ23，Ｔ25を決定する。例えば、時刻Ｔ21，Ｔ23，Ｔ25において第２の半導体製造装置３２が処理開始可能となったときに同時に第１の半導体製造装置３１の処理が終了するように決定する。
【００２３】
図１に示した装置制御手段１４は、図４（ａ）に示すように、時刻Ｔ21，Ｔ23，Ｔ25に第１の半導体製造装置３１にウェハＢ，Ｃ，Ｄが搬入され、ウェハ有無判定手段１１により第１の半導体製造装置３１のチャンバ内にウェハＢ，Ｃ，Ｄが有ると判定されても、処理時刻決定手段１３により決定された処理開始時刻Ｔ22，Ｔ24，Ｔ26になるまで待機させる。装置制御手段１４は、決定された処理開始時刻Ｔ22，Ｔ24，Ｔ26で第１の半導体製造装置３１に次の処理を開始させる。したがって、第１の半導体製造装置３１でのウェハＢ，Ｃ，Ｄの処理後、第２の半導体製造装置３２の処理までの処理待ち時間が生じないので、ウェハＢ，Ｃ，Ｄを放置させなくて済む。
【００２４】
また、ＣＰＵ１には、図示を省略した記憶装置管理手段が備えられている。記憶装置及び記憶装置との入出力が必要な場合は、記憶装置管理手段を介して、必要なファイルの読み出し・書き込み処理がなされる。入力装置３としては、例えばキーボード、マウス、ＯＣＲ等の認識装置、イメージスキャナ等の図形入力装置、音声入力装置等の特殊入力装置が使用可能である。出力装置４としては、液晶ディスプレイ、ＣＲＴディスプレイ等の表示装置や、インクジェットプリンタ、レーザプリンタ等の印刷装置等を用いることができる。また、入力装置３、出力装置４等をＣＰＵ１につなぐ図示を省略した入出力制御装置（インターフェース）を備える。
【００２５】
図１に示したデータ記憶装置２は、第１〜第ｎの半導体製造装置３１〜３ｎ毎、及び製品毎のレシピのデータを格納するレシピ記憶部２１と、処理時刻決定手段１３により決定された第１〜第ｎの半導体製造装置３１〜３ｎの処理時刻や第１〜第ｎの半導体製造装置３１〜３ｎ間のウェハ搬送時刻等を格納する処理時刻記憶部２２を備える。データ記憶装置２には、ＲＯＭ及びＲＡＭが組み込まれている。ＲＯＭは、ＣＰＵ１において実行されるプログラムを格納しているプログラム記憶装置等として機能する（プログラムの詳細は後述する。）。ＲＡＭは、ＣＰＵ１におけるプログラム実行処理中に利用されるデータ等を一時的に格納したり、作業領域として利用される一時的なデータメモリ等として機能する。主記憶装置としては、例えば半導体メモリ、磁気ディスク、光ディスク、光磁気ディスクや磁気テープ等が採用可能である。
【００２６】
次に、本発明の実施の形態に係る工程管理方法を、図５のフローチャートを参照しながら説明する。
【００２７】
（イ）ステップＳ１において、図１に示したウェハ有無判定手段１１は、第１及び第２の半導体製造装置３１，３２のチャンバ内にウェハ９が搬入されているか判定する。ウェハ９が有ると判定された場合にはステップＳ２に進む。一方、ウェハが無いと判定されたら随時第１及び第２の半導体製造装置３１，３２のチャンバ内を監視する。
【００２８】
（ロ）ステップＳ２において、比較手段１２は、レシピ記憶部２１に格納されたレシピのデータを読み出す。そして、比較手段１２は、読み出したレシピのデータに記載された第１の半導体製造装置３１の処理時間Ｔａと、第２の半導体製造装置３２の処理時間Ｔｂの大小を比較する。比較結果、図３（ａ）及び図３（ｂ）に示すように第１の半導体製造装置３１の処理時間Ｔａが、第２の半導体製造装置３２の処理時間Ｔｂよりも長ければ、ウェハ有無判定手段１１により第１及び第２の半導体製造装置３１，３２のチャンバ内にウェハ９が有ると判定されたときに随時処理を行えば良いので、ステップＳ３による処理時刻の決定を行わずに、ステップＳ４に進む。一方、ステップＳ２の比較結果、第１の半導体製造装置３１の処理時間Ｔａが、第２の半導体製造装置３２の処理時間Ｔｂよりも短ければ、ステップＳ３に進む。
【００２９】
（ハ）ステップＳ３において、処理時刻決定手段１３は、レシピ記憶部２１から第１の半導体製造装置３１の次工程であるプラズマ窒化プロセスのレシピと、第２の半導体製造装置３２の次々工程であるアニールプロセスのレシピのデータを読み出す。処理時刻決定手段１３は、レシピのデータに記載された第１の半導体製造装置３１を用いたプラズマ窒化プロセスの処理時間Ｔａ及び第２の半導体製造装置３２アニールプロセスの処理時間Ｔｂに基づいて、図４（ａ）及び図４（ｂ）に示すように、第１及び第２の半導体製造装置３１，３２間の処理待ち時間が最小となるように第１の半導体製造装置３１の処理開始時刻Ｔ20，Ｔ22，Ｔ24，Ｔ26、及び第２の半導体製造装置３２の処理開始時刻Ｔ21，Ｔ23，Ｔ25を決定する。
【００３０】
（ホ）ステップＳ４において、装置制御手段１４は、第１及び第２の半導体製造装置３１，３２に処理を開始させる。ここで、第１の半導体製造装置３１の処理時間Ｔａが、第２の半導体製造装置３２の処理時間Ｔｂよりも短い場合には、装置制御手段１４は、第１の半導体製造装置３１において、図４（ａ）に示すように、処理時刻決定手段１３により決定された処理開始時刻Ｔ22，Ｔ24，Ｔ26まで次の処理を待機させ、処理開始時刻Ｔ22，Ｔ24，Ｔ26になったら次の処理を開始させる。即ち、第１の半導体製造装置３１において処理が終了した時刻Ｔ21，Ｔ23，Ｔ25，Ｔ27に、直ちにウェハを大気に晒さずに搬送し第２の半導体製造装置３２において連続して処理を開始する。
【００３１】
本発明の実施の形態によれば、プラズマ窒化プロセスとアニールプロセスの連続プロセスを行なうと、第１の半導体製造装置３１にてＳｉＯ2膜の窒化を行なった後に、第２の半導体製造装置３２でのアニールを行なうまでの処理待ち時間を最小の時間にすることができる。このため、搬送部７でのオキシナイトライド膜中のＮ2濃度の減少を最小限に抑制して、プロセスレシピの時間に依らずに一定に管理することができる。したがって、プラズマ窒化プロセス終了時刻からアニールプロセス開始時刻までの時間を最小とすることができ、ＳｉＯ2膜からのＮ2の脱離を抑制可能となる。
【００３２】
なお、図３（ａ）及び図３（ｂ）に示すような第１の半導体製造装置３１の処理時間Ｔａが、第２の半導体製造装置３２の処理時間Ｔｂよりも短いときには、処理時刻決定手段１３による処理時刻の決定は行わないと説明した。しかし、ウェハ有無判定手段１１により第１及び第２の半導体製造装置３１，３２のチャンバ内にウェハが有ると判定されたときに随時処理を開始するよう予め設定されていなければ、処理時刻決定手段１３が第１の半導体製造装置３１の処理開始時刻Ｔ10，Ｔ11，Ｔ13，Ｔ15、及び第２の半導体製造装置３２の処理開始時刻Ｔ11，Ｔ13，Ｔ15等を決定しても良い。
【００３３】
また、処理時刻決定手段１３が、第２の半導体製造装置３２の処理開始時刻Ｔ21，Ｔ23，Ｔ25も決定すると説明した。しかし、第２の半導体製造装置３２においてはウェハ有無判定手段１１によりウェハ９が有ると判定されたら処理を開始すれば良いので、第２の半導体製造装置３２の処理開始時刻Ｔ21，Ｔ23，Ｔ25は決定しなくても構わない。
【００３４】
図５に示した一連の操作は、図５と等価なアルゴリズムのプログラムにより、図１に示した工程管理システムのコンピュータを制御して実行出来る。このプログラムは、例えば工程管理システムを構成するコンピュータシステムのデータ記憶装置２に記憶させればよい。また、このプログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体をデータ記憶装置２に読み込ませることにより、本発明の一連の操作を実行することができる。ここで、「コンピュータ読取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるような媒体などを意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ，ＭＯディスク、カセットテープ、オープンリールテープなどが「コンピュータ読取り可能な記録媒体」に含まれる。例えば、データ記憶装置２の本体は、フレキシブルディスク装置（フレキシブルディスクドライブ）および光ディスク装置（光ディスクドライブ）を内蔵若しくは外部接続するように構成できる。フレキシブルディスクドライブに対してはフレキシブルディスクを、また光ディスクドライブに対してはＣＤ−ＲＯＭをその挿入口から挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納されたプログラムをデータ記憶装置２にインストールすることができる。また、所定のドライブ装置を接続することにより、例えばゲームパック等に利用されているメモリ装置としてのＲＯＭや、磁気テープ装置としてのカセットテープを用いることもできる。さらに、インターネット等の情報処理ネットワークを介して、このプログラムをデータ記憶装置に格納することが可能である。
【００３５】
次に、本発明の実施の形態に係る半導体装置の製造方法（複数ロットの並列処理方法）を図６のフローチャートを参照しながら説明する。なお、図６では、ロジックＬＳＩのゲート絶縁膜（オキシナイトライド膜）の形成工程のみを示すが、実際の半導体装置の製造工程には図示しない多数の工程が用意されているのは勿論のことである。なお、以下に述べる半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００３６】
（イ）ステップＳ１０において、図５に示したステップＳ１のウェハ９の有無確認、ステップＳ２の処理時間の比較を行う。更に、ステップＳ３のＳｉＯ2膜を窒化する処理時間と窒化されたＳｉＯ2膜をアニールする処理時間に基づいて、ＳｉＯ2膜を窒化する処理と窒化されたＳｉＯ2膜をアニールする処理間の処理待ち時間が最小となるように、ＳｉＯ2膜を窒化する処理時刻及び窒化されたＳｉＯ2膜をアニールする処理時刻を決定する。
【００３７】
（ロ）ステップＳ１１において、図１に示した第３〜第ｎの半導体製造装置３３〜３ｎのうちの酸化装置、例えば第３の半導体装置３３を用いた熱酸化法により、半導体基板上にゲート絶縁膜用の熱酸化膜（ＳｉＯ2膜）を形成する。
【００３８】
（ハ）ステップＳ１２において、プラズマ窒化装置である第１の半導体製造装置３１を用いて、プラズマ窒化法により、ＳｉＯ2膜を窒化する。このとき、第１の半導体製造装置３１においては、決定された処理開始時刻まで待機する。そして、決定された処理開始時刻になった時点で次の処理を実行する。
【００３９】
（ハ）ステップＳ１３において、ウェハ９を大気に晒さずに第２の半導体製造装置３２に搬送する。そして、第２の半導体製造装置３２を用いて、減圧Ｏ2雰囲気中でのアニール（ＰＮＡ）を行う。このとき、第２の半導体製造装置３２においては、第１の半導体製造装置３１による処理実行後、直ちに処理を実行する。この結果、半導体基板上にゲート絶縁膜用のオキシナイトライド膜が形成される。
【００４０】
本発明の実施の形態に係る半導体装置の製造方法によれば、ステップＳ１２のプラズマ窒化プロセスと、ステップＳ１３のアニールプロセス間の処理待ち時間が最小となっているので、オキシナイトライド膜中のＮ2の脱離を抑制することができる。したがって、半導体装置の歩留まりを向上可能となる。なお、ステップＳ１２のＳｉＯ2膜の窒化、及びステップＳ１３の窒化されたＳｉＯ2膜のアニールは、第１及び第２の半導体製造装置３１，３２において複数ロットが並列に処理されるのは勿論である。
【００４１】
（変形例）
本発明の実施の形態の変形例においては、図１に示したウェハ搬送時間を考慮した工程管理方法を説明する。第１及び第２の半導体製造装置３１，３２を用いて連続して処理を実行する場合に、実際には、搬送部７による第１の半導体製造装置３１から第２の半導体製造装置３２までのウェハ搬送時間がある。第１及び第２の半導体製造装置３１，３２間で処理待ち時間が生じた場合には、第１の半導体製造装置３１内或いは搬送部７内においてウェハ９が放置される。
【００４２】
図１に示した比較手段１２は、第１の半導体製造装置３１内でウェハ９が放置される場合には、第１の半導体製造装置３１の処理時間と、第２の半導体製造装置３２の処理時間とウェハ搬送時間との和を比較する。図７（ａ）〜図７（ｃ）に示すように、第１の半導体製造装置３１の処理時間Ｔａが第２の半導体製造装置３２の処理時間Ｔｂとウェハ搬送時間Ｔｃとの和（Ｔｂ＋Ｔｃ）よりも長ければ、第１の半導体製造装置３１で処理実行後、時刻Ｔ31，Ｔ33，Ｔ35において直ちに搬送されるので、処理待ち時間は生じない。
【００４３】
一方、第１の半導体製造装置３１の処理時間Ｔａが第２の半導体製造装置３２の処理時間Ｔｂとウェハ搬送時間Ｔｃとの和（Ｔｂ＋Ｔｃ）よりも短ければ、第１の半導体製造装置３１で処理後、第２の半導体製造装置３２の処理まで処理待ち時間が生じる。図１に示した処理時刻決定手段１３は、搬送部７による第１の半導体製造装置３１から第２の半導体製造装置３２までのウェハ搬送時間も考慮して、図８（ａ）〜図８（ｃ）に示すように、第１の半導体製造装置３１の処理終了後に直ちにウェハ９が搬送され第２の半導体製造装置３２で処理されるように、第１の半導体製造装置３１の処理開始時刻Ｔ42，Ｔ44，Ｔ46、ウェハ搬送開始時刻Ｔ41，Ｔ43，Ｔ45、及び第２の半導体製造装置３２の処理開始時刻Ｔ42，Ｔ44，Ｔ46等を決定する。
【００４４】
本発明の実施の形態の変形例によれば、ウェハ搬送時間を考慮した場合でも、プラズマ窒化プロセスとアニールプロセスの連続プロセスを行なうと、第１の半導体製造装置３１にてＳｉＯ2膜の窒化を行なった後に、第２の半導体製造装置３２でのアニールを行なうまでの処理待ち時間を最小の時間にすることができる。このため、搬送部７でのオキシナイトライド膜中のＮ2濃度の減少を最小限に抑制して、プロセスレシピの時間に依らずに一定に管理することができる。したがって、プラズマ窒化プロセス終了時刻からアニールプロセス開始時刻までの時間を最小とすることができ、ＳｉＯ2膜からのＮ2の脱離を抑制可能となる。
【００４５】
（その他の実施の形態）
上記のように、本発明を実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４６】
例えば、実施の形態では、ＳｉＯ2膜を窒化・アニールしてオキシナイトライド膜を形成する一例を説明したが、窒化・アニール処理対象となる酸化膜はＳｉＯ2膜に限定されず、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）及びランタン（Ｌａ）等の金属元素を少なくとも一つ含む酸化膜にも適用可能である。酸化膜として具体的には、ハフニウム酸化膜（ハフニア；ＨｆＯ2）、ジルコニウム酸化膜（ＺｒＯ2）、アルミニウム酸化膜（アルミナ；Ａｌ2Ｏ3）、チタニウム酸化膜（ＴｉＯ2）、タンタル酸化膜（Ｔａ2Ｏ5）、及びランタン酸化膜（Ｌａ2Ｏ3）等が挙げられる。
【００４７】
Ｈｆ、Ｚｒ、Ａｌ、Ｔｉ、Ｔａ及びＬａのいずれか同士の合金の酸化膜も使用可能であるのは勿論である。具体的には、酸化アルミニウムハフニウム（ＨｆxＡｌyＯz）、酸化ジルコニウムハフニウム（ＨｆxＺｒyＯz）、酸化アルミニウムジルコニウム（ＺｒxＡｌyＯz）、酸化アルミニウムチタン（ＴｉxＡｌyＯz）、酸化ジルコニウムチタン（ＴｉxＺｒyＯz）、酸化ハフニウムチタン（ＴｉxＨｆyＯz）、酸化アルミニウムタンタル（ＴａxＡｌyＯz）、酸化ジルコニウムタンタル（ＴａxＺｒyＯz）、酸化ハフニウムタンタル（ＴａxＨｆyＯz）、酸化チタンタンタル（ＴａxＴｉyＯz）、酸化アルミニウムランタン（ＬａxＡｌyＯz）、酸化ジルコニウムランタン（ＬａxＺｒyＯz）、酸化ハフニウムランタン（ＬａxＨｆyＯz）、酸化チタンランタン（ＬａxＴｉyＯz）及び、酸化タンタルランタン（ＬａxＴａyＯz）等の酸化膜が挙げられる。
【００４８】
また、上記実施の形態では、半導体装置の製造方法について、例示したが、本発明は、液晶装置、磁気記録媒体、光記録媒体、薄膜磁気ヘッド、超伝導素子の製造方法に適用できる。更には、本発明は、自動車の製造工程、化学薬品の製造工程、建築部材の製造工程法に適用できる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態に係る工程管理システムの一例を示すブロック図である。
【図２】プラズマ窒化プロセス後のウェハの放置時間とゲート絶縁膜中の窒素濃度の関係を示すグラフである。
【図３】図３（ａ）は、本発明の実施の形態に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも短いときの第１の半導体製造装置の処理を示すタイミングチャートである。図３（ｂ）は、本発明の実施の形態に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも短いときの第２の半導体製造装置の処理を示すタイミングチャートである。
【図４】図４（ａ）は、本発明の実施の形態に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも長いときの第１の半導体製造装置の処理を示すタイミングチャートである。図４（ｂ）は、本発明の実施の形態に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも長いときの第２の半導体製造装置の処理を示すタイミングチャートである。
【図５】本発明の実施の形態に係る工程管理方法の一例を示すフローチャートである。
【図６】本発明の実施の形態に係る半導体装置の製造方法の一例を示すフローチャートである。
【図７】図７（ａ）は、本発明の実施の形態の変形例に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも短いときの第１の半導体製造装置の処理を示すタイミングチャートである。図７（ｂ）は、本発明の実施の形態の変形例に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも短いときの搬送部によるウェハ搬送のタイミングチャートである。図７（ｃ）は、本発明の実施の形態の変形例に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも短いときの第２の半導体製造装置の処理を示すタイミングチャートである。
【図８】図８（ａ）は、本発明の実施の形態の変形例に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも長いときの第１の半導体製造装置の処理を示すタイミングチャートである。図８（ｂ）は、本発明の実施の形態の変形例に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも長いときの搬送部によるウェハ搬送のタイミングチャートである。図８（ｃ）は、本発明の実施の形態の変形例に係るプラズマ窒化プロセスの処理時間がアニールプロセスの処理時間よりも長いときの第２の半導体製造装置の処理を示すタイミングチャートである。
【図９】図９（ａ）は、比較例の第１の半導体製造装置の処理を示すタイミングチャートである。図９（ｂ）は、比較例の第２の半導体製造装置の処理を示すタイミングチャートである。
【符号の説明】
【００５０】
１…中央演算処理装置（ＣＰＵ）
２…データ記憶装置
３…入力装置
４…出力装置
５…バス
６…移載部
７…搬送部
１１…ウェハ有無判定手段
１２…比較手段
１３…処理時刻決定手段
１４…装置制御手段
２１…レシピ記憶部
２２…処理時刻記憶部
３１〜３ｎ…第１〜第ｎの半導体製造装置
【特許請求の範囲】
【請求項１】
複数ロットを並列に処理する工程管理システムであって、
同一のウェハに対して、互いに異なる処理を大気に晒さず連続して実行する第１及び第２の半導体製造装置と、
前記第１及び第２の半導体製造装置のそれぞれの処理時間を記載したレシピのデータを格納するレシピ記憶部と、
前記レシピのデータに基づいて、前記第１及び第２の半導体製造装置間の処理待ち時間が最小となるように、前記第１及び第２の半導体製造装置のそれぞれの処理時刻を決定する処理時刻決定手段と、
決定された前記第１及び第２の半導体製造装置のそれぞれの処理時刻に、前記第１及び第２の半導体製造装置に並列に処理させる装置制御手段
とを備えることを特徴とする工程管理システム。
【請求項２】
前記処理時刻決定手段は、前記第１の半導体製造装置から前記第２の半導体製造装置へのウェハ搬送時間を考慮して、前記第１及び第２の半導体製造装置のそれぞれの処理時刻を決定することを特徴とする請求項１に記載の工程管理システム。
【請求項３】
前記第１の半導体製造装置はプラズマ窒化装置であり、前記第２の半導体製造装置はアニール装置であることを特徴とする請求項１又は２に記載の工程管理システム。
【請求項４】
前記第１及び第２の半導体製造装置のそれぞれの処理時間を比較する比較手段を更に備えることを特徴とする請求項１〜３のいずれか１項に記載の工程管理システム。
【請求項５】
複数ロットを並列に処理する工程管理方法であって、
処理時刻決定手段が、同一のウェハに対して互いに異なる処理を大気に晒さず連続して実行する第１及び第２の工程のそれぞれの処理時間を記載したレシピのデータをレシピ記憶部から読み出し、読み出した前記レシピのデータに基づいて前記第１及び第２の工程間の処理待ち時間が最小となるように前記第１及び第２の工程のそれぞれの処理時刻を決定するステップと、
決定された前記第１及び第２の工程のそれぞれの処理時刻に、前記第１及び第２の工程を並列に処理するステップ
とを含むことを特徴とする工程管理方法。
【請求項６】
レシピに規定された酸化膜を窒化する処理時間と窒化された酸化膜をアニールする処理時間に基づいて、前記酸化膜を窒化する処理と前記窒化された酸化膜をアニールする処理間の処理待ち時間が最小となるように、前記酸化膜を窒化する処理時刻及び前記窒化された酸化膜をアニールする処理時刻を決定する工程と、
基板上に酸化膜を形成する工程と、
決定された前記酸化膜を窒化する処理時刻に、前記酸化膜を窒化する工程と、
決定された前記窒化された酸化膜をアニールする処理時刻に、前記窒化された酸化膜を大気に晒さず連続してアニールする工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項１】
複数ロットを並列に処理する工程管理システムであって、
同一のウェハに対して、互いに異なる処理を大気に晒さず連続して実行する第１及び第２の半導体製造装置と、
前記第１及び第２の半導体製造装置のそれぞれの処理時間を記載したレシピのデータを格納するレシピ記憶部と、
前記レシピのデータに基づいて、前記第１及び第２の半導体製造装置間の処理待ち時間が最小となるように、前記第１及び第２の半導体製造装置のそれぞれの処理時刻を決定する処理時刻決定手段と、
決定された前記第１及び第２の半導体製造装置のそれぞれの処理時刻に、前記第１及び第２の半導体製造装置に並列に処理させる装置制御手段
とを備えることを特徴とする工程管理システム。
【請求項２】
前記処理時刻決定手段は、前記第１の半導体製造装置から前記第２の半導体製造装置へのウェハ搬送時間を考慮して、前記第１及び第２の半導体製造装置のそれぞれの処理時刻を決定することを特徴とする請求項１に記載の工程管理システム。
【請求項３】
前記第１の半導体製造装置はプラズマ窒化装置であり、前記第２の半導体製造装置はアニール装置であることを特徴とする請求項１又は２に記載の工程管理システム。
【請求項４】
前記第１及び第２の半導体製造装置のそれぞれの処理時間を比較する比較手段を更に備えることを特徴とする請求項１〜３のいずれか１項に記載の工程管理システム。
【請求項５】
複数ロットを並列に処理する工程管理方法であって、
処理時刻決定手段が、同一のウェハに対して互いに異なる処理を大気に晒さず連続して実行する第１及び第２の工程のそれぞれの処理時間を記載したレシピのデータをレシピ記憶部から読み出し、読み出した前記レシピのデータに基づいて前記第１及び第２の工程間の処理待ち時間が最小となるように前記第１及び第２の工程のそれぞれの処理時刻を決定するステップと、
決定された前記第１及び第２の工程のそれぞれの処理時刻に、前記第１及び第２の工程を並列に処理するステップ
とを含むことを特徴とする工程管理方法。
【請求項６】
レシピに規定された酸化膜を窒化する処理時間と窒化された酸化膜をアニールする処理時間に基づいて、前記酸化膜を窒化する処理と前記窒化された酸化膜をアニールする処理間の処理待ち時間が最小となるように、前記酸化膜を窒化する処理時刻及び前記窒化された酸化膜をアニールする処理時刻を決定する工程と、
基板上に酸化膜を形成する工程と、
決定された前記酸化膜を窒化する処理時刻に、前記酸化膜を窒化する工程と、
決定された前記窒化された酸化膜をアニールする処理時刻に、前記窒化された酸化膜を大気に晒さず連続してアニールする工程
とを含むことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００６−２７８５３１（Ｐ２００６−２７８５３１Ａ）
【公開日】平成１８年１０月１２日（２００６．１０．１２）
【国際特許分類】
【出願番号】特願２００５−９２７３６（Ｐ２００５−９２７３６）
【出願日】平成１７年３月２８日（２００５．３．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年１０月１２日（２００６．１０．１２）
【国際特許分類】
【出願日】平成１７年３月２８日（２００５．３．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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