漏洩電流を減少させる液晶表示素子及びその製造方法
【課題】オフ電流を減少させて画質を向上し得る液晶表示素子及びその製造方法を提供する。
【解決手段】本発明に係る液晶表示素子においては、第1及び第2基板と、前記第1基板上に第1方向に配列された複数のゲートライン104と、前記ゲートラインと連結されたゲート電極と、前記ゲートラインと垂直に交差して複数の画素を定義する複数のデータライン106と、前記ゲート電極上に形成され、前記データラインと所定間隔離隔されたソース電極105a及びドレイン電極105bと、前記画素領域に形成され、前記ドレイン電極と電気的に連結された画素電極110と、前記データラインとソース電極を電気的に連結する連結パターン110aと、前記ゲート電極とソース/ドレイン電極の間に介在する半導体層108と、前記第1及び第2基板の間に形成された液晶層と、を含むことを特徴とする。
【解決手段】本発明に係る液晶表示素子においては、第1及び第2基板と、前記第1基板上に第1方向に配列された複数のゲートライン104と、前記ゲートラインと連結されたゲート電極と、前記ゲートラインと垂直に交差して複数の画素を定義する複数のデータライン106と、前記ゲート電極上に形成され、前記データラインと所定間隔離隔されたソース電極105a及びドレイン電極105bと、前記画素領域に形成され、前記ドレイン電極と電気的に連結された画素電極110と、前記データラインとソース電極を電気的に連結する連結パターン110aと、前記ゲート電極とソース/ドレイン電極の間に介在する半導体層108と、前記第1及び第2基板の間に形成された液晶層と、を含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、液晶表示素子に係るもので、特に、バックライトによる漏洩電流を減少させることで、画質が向上し得るようにした液晶表示素子及びその製造方法に関する。
【背景技術】
【0002】
各表示素子、特に、液晶表示素子(Liquid Crystal Display Device)のような平板表示装置(Flat Panel Display)においては、それぞれの画素に薄膜トランジスタのような能動素子が備えられて表示素子を駆動するが、このような表示素子の駆動方式をアクティブマトリックス(Active Matrix)駆動方式という。このアクティブマトリックス方式においては、前記能動素子がマトリックス形式で配列されたそれぞれの画素に配置されて該当画素を駆動するようになる。
【0003】
図5は、アクティブマトリックス方式の液晶表示素子を示した図面である。図面に示された構造の液晶表示素子は、能動素子として薄膜トランジスタ(Thin Film Transistor)を使用するTFT LCDである。図面に示されたように、縦横にN×M個の画素が配置されたTFT LCDの各画素には、外部の駆動回路から走査信号が印加されるゲートライン4と画像信号が印加されるデータライン6の交差領域に形成されたTFTを含んでいる。TFTは、前記ゲートライン4と連結されたゲート電極3と、該ゲート電極3上に形成されて該ゲート電極3に走査信号が印加されることで、活性化される半導体層8と、該半導体層8上に形成されたソース/ドレイン電極5a、5bと、を含む。前記画素1の表示領域には、前記ソース/ドレイン電極5a、5bと連結されて前記半導体層8が活性化されることで、前記ソース/ドレイン電極5a、5bを通じて画像信号が印加されて液晶(図示せず)を動作させる画素電極10が形成されている。
【0004】
図6は、各画素内に配置されるTFTの構造を示した図面である。図面に示されたように、前記TFTは、ガラスのような透明な絶縁物質から成る基板15上に形成されたゲート電極3と、該ゲート電極3が形成された基板15の全体にかけて積層されたゲート絶縁層11と、該ゲート絶縁層11上に形成されて前記ゲート電極3に信号が印加されることで、活性化される半導体層8と、該半導体層8上に形成されたソース/ドレイン電極5a、5bと、これらソース/ドレイン電極5a、5b上に形成されて素子を保護する保護層(passivation layer)13と、を含む。前記のようなTFTのドレイン電極5bは、画素内に形成された画素電極10と電気的に接続され、前記ソース/ドレイン電極5bを通じて前記画素電極10に信号が印加されることで、液晶を駆動して画像を表示するようになる。
【0005】
一方、4マスク工程で前記半導体層8と前記ソース/ドレイン電極5a、5bが同一マスク工程で形成されるが、この時、前記半導体層8と対応する領域にソース及びドレイン電極5a、5bが形成される。
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかし、従来のTFT構造においては、バックライトの光(図面に矢印で表記)が半導体層8に入射して前記半導体層を活性化することで、オフ電流(off curret)を増加させるという問題があった。このように、従来の液晶表示素子においては、バックライトの光によりオフ電流が増加し、画面に残像などが発生して表示品質が低下するという問題があった。
【0007】
本発明は、このような問題点に鑑みて成されたもので、オフ電流を減少させて画質を向上し得る液晶表示素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
前記目的を達成するために、本発明に係る液晶表示素子においては、第1及び第2基板と、前記第1基板上に第1方向に配列された複数のゲートラインと、これらゲートラインから引出されたゲート電極と、該ゲートラインと垂直に交差して複数の画素を定義する複数のデータラインと、前記ゲート電極上に形成され、前記データラインと所定間隔離隔されたソース電極及びドレイン電極と、前記画素領域に形成され、前記ドレイン電極と電気的に連結された画素電極と、前記データラインとソース電極を電気的に連結する連結パターンと、前記ゲート電極とソース/ドレイン電極の間に介在する半導体層と、前記第1及び第2基板の間に形成された液晶層と、を含むことを特徴とする。
【0009】
また、前記データラインと対応する領域に半導体パターンが形成されていて、前記ゲート電極と半導体層の間に形成されたゲート絶縁膜が形成されていることを特徴とする。
【0010】
また、前記ソース電極は、U字状に形成され、チャネルの幅を広めることでスイッチング速度を向上させることを特徴とする。
【0011】
そして、前記連結パターンは、コンタクトホールによりデータラインとソース電極が電気的に連結されていて、前記ドレイン電極は、ドレインコンタクトホールを通して画素電極と電気的に連結されていることを特徴とする。かつ、前記データライン及びソース/ドレイン電極を含む基板の全面に保護膜が形成されていることを特徴とする。
【0012】
一方、前記連結パターンの一方側が前記データラインの側部と接触し、その他方側が前記ソース電極の側部と接触することもできて、前記画素電極の一方側が前記ドレイン電極の側部と接触することもできる。また、前記ソース電極とドレイン電極の離隔領域に保護膜が形成され、該保護膜は、SiOxで形成されることを特徴とする。
【0013】
あるいは、前記データライン、連結パターン及びソース/ドレイン電極上に保護膜が形成されることを特徴とする。
【0014】
また、本発明に係る液晶表示素子の製造方法においては、第1基板及び第2基板を準備する段階と、前記第1基板上に第1方向に配列される複数のゲートライン及びゲート電極を形成する段階と、前記ゲートラインと垂直に交差して複数の画素領域を定義する複数のデータラインと、これらデータラインと所定間隔離隔されたソース電極及びドレイン電極を形成する段階と、前記画素領域に前記ドレイン電極と電気的に連結された画素電極と前記データラインとソース電極を電気的に連結する連結パターンを形成する段階と、前記第1基板と第2基板の間に液晶層を形成する段階と、を含むことを特徴とする。
【0015】
この時、前記ゲート電極とソース/ドレイン電極の間に半導体層を形成する段階と、前記ゲート電極と半導体層の間にゲート絶縁膜を形成する段階と、前記ソース/ドレイン電極を含む基板の全面に保護膜を形成する段階と、を更に含むことを特徴とする。また、前記保護膜上に前記データラインとソース電極を電気的に連結するコンタクトホールを形成する段階を更に含むことを特徴とする。
【0016】
また、本発明に係る液晶表示素子の製造方法においては、第1基板及び第2基板を準備する段階と、前記第1基板上に第1方向に配列される複数のゲートライン及びゲート電極を形成する段階と、前記第1基板上に画素電極及び連結パターンを形成する段階と、前記第1基板上に前記ゲートラインと垂直に交差して複数の画素領域を定義する複数のデータラインと、これらデータラインと所定間隔離隔され、前記連結パターンを通じて前記データラインと接触するソース電極及び前記画素電極と接触するドレイン電極を形成する段階と、前記第1基板と第2基板の間に液晶層を形成する段階と、を含むことを特徴とする。
【0017】
この時、前記ゲート電極とソース/ドレイン電極の間に半導体層を形成する段階と、前記ゲート電極と半導体層上にゲート絶縁膜を形成する段階と、前記ソース電極とドレイン電極間の離隔領域に露出された半導体層上に保護膜を形成する段階と、を更に含んで構成され、前記保護膜は、O2プラズマ処理を通じて形成し得ることを特徴とする。
【0018】
または、前記ゲート電極とソース/ドレイン電極の間に半導体層を形成する段階と、前記ゲート電極と半導体層上にゲート絶縁膜を形成する段階と、前記ソース電極とドレイン電極上に保護膜を形成する段階と、を更に含んで構成されることを特徴とする。
【0019】
前記のように、本発明は、データラインとソース電極間の半導体パターンを除去することで、バックライトの光による漏洩電流を除去する。即ち、従来、4マスク工程で半導体層は、データラインとソース/ドレイン電極と対応する領域に形成され、特に、ソース電極がデータラインから引出されるために、ゲートラインと対応する領域を除外した半導体パターンがバックライトの光に露出される。従って、バックライト光により露出された半導体パターンが活性化されてオフ電流が流れるようになる。しかし、本発明においては、データラインとゲート電極の間に形成されてバックライトの光に露出される半導体パターンを除去することで、オフ電流を防止する。
【発明の効果】
【0020】
本発明によると、バックライトにより露出される半導体パターンを除去することで、半導体パターンがバックライトの光によりバックライトに活性化されることを防止してオフ電流の発生を防止する。このように、液晶表示素子のオフ電流の発生を防止し、画質を一層向上し得るという効果がある。
【発明を実施するための最良の形態】
【0021】
以下、本発明に係る液晶表示素子及びその製造方法について図面を用いて説明する。
【0022】
図1A及び図1Bは、本発明の第1実施形態に係る液晶表示素子を示した図で、図1Aは、ゲートラインを中心に隣接する画素の一部を示した平面図で、図1Bは、図1AのII-II'の断面図である。
図面に示されたように、本発明の第1実施形態に係る液晶表示素子100は、透明な基板120上に第1方向に配列された複数のゲートライン104と、これらゲートライン104と垂直に配列されて複数の画素(P)を定義する複数のデータライン106と、前記ゲートライン104とデータライン106の交差領域に形成された薄膜トランジスタ(TFT)と、を含む。この時、前記薄膜トランジスタ(TFT)は、ゲートラインから引出されたゲート電極103と、該ゲート電極103上に形成された前記データライン106の下部に形成された半導体パターン108aと離隔されて形成された半導体層108と、前記ゲート電極103と対応する半導体層108上に形成されたソース電極及びドレイン電極105a、105bと、を含む。
【0023】
また、前記ゲート電極103と半導体層108の間には、ゲート絶縁膜111が介在し、前記データライン106及びソース/ドレイン電極105a、105bを含む基板上部には、保護膜113が形成されている。
【0024】
また、前記画素領域(P)には、ドレインコンタクトホール133を通じて前記ドレイン電極105bと電気的に接触する画素電極110が形成されていて、前記ソース電極105aは、連結パターン110aを通じて前記データライン106と電気的に連結されている。この時、前記連結パターン110aは、前記データライン106上に形成された第1コンタクトホール131とソース電極105a上に形成された第2コンタクトホール132を通じて前記データライン106及びソース電極105aにそれぞれ接触するようになる。
【0025】
また、前記画素電極110は、前記ゲートライン104の上部まで延長されて前記ゲートライン104と共にストレージキャパシタ(Cst)を形成する。そして、前記画素電極110及び連結パターン110aは、前記保護膜113上に形成される。
【0026】
前記のように、本発明の液晶表示素子は、前記データライン106の下部に形成された半導体パターン108aと薄膜トランジスタ(TFT)の半導体層108が所定距離を置いて離隔されてバックライトによるオフ電流を防止する。
【0027】
一般的に、4−マスク工程で製造される液晶表示素子は、工程の特性上、データラインの下部に半導体パターンが形成される。そして、薄膜トランジスタのソース電極がデータラインから延長されて半導体層の上部まで形成されるから、半導体パターンも前記ソース電極に沿って形成され、半導体層と一体を成すようになる。従って、前記データライン6と半導体層8の間に半導体パターンが形成され、該半導体パターンは、バックライトにより露出されてオフ電流を発生させるようになる(図6参照)。
【0028】
その反面、本発明においては、前記データライン106と半導体層108の間に形成される半導体パターンを除去し、従来のバックライトによるオフ電流の発生を防止し、前記連結パターン110aを置いてデータライン106とソース電極105aを電気的に連結する。特に、本発明は、前記ゲート電極103によりバックライトの光が全て遮断されるように、前記半導体層108とソース/ドレイン電極105a、105が前記ゲート電極103の領域をはみ出さないように形成される。
【0029】
従って、本発明においては、バックライトにより露出される半導体パターンがないため、これによるオフ電流が発生しない。前記データラインと対応する領域に半導体パターンが形成されているが、これは、半導体層とは孤立しているから、TFTのオフ電流を発生させない。
【0030】
このように構成された液晶表示素子は、4−マスク工程を通じて形成されることができる。即ち、第1マスク工程によりゲート電極及びゲートラインなどが形成され、第2マスク工程により半導体層、ソース/ドレイン電極及びデータラインなどが形成される。第2マスク工程においては、回折マスク(または、ハーフトーンマスクが使われる。そして、第3マスク工程によりコンタクトホール(ドレインコンタクトホールなど)が形成され、第4マスク工程により画素電極が形成される。
【0031】
一方、本発明は、3−マスク工程によっても形成することができ、図2A及び図2Bは、3−マスク工程により形成された液晶表示素子を示した図である。即ち、図2Aは平面図で、図2Bは図2AのIII-III'の断面図である。
【0032】
図面に示されたように、本第2実施形態による液晶表示素子は、画素電極の形成位置を除外した全ての構成が第1実施形態(図1A及び図1B)と同一であるため、本実施形態においては、構造的な差異点を説明することにする。
【0033】
図面に示されたように、本実施形態は、ソース電極205aがデータライン206と所定距離離隔されていて、これらは、連結パターン210aを通じて電気的に連結される。この時、前記連結パターン210aの一方側が前記データライン206の一方側と接触され、その他方側が前記ソース電極205aの一方側と接触することで、前記データライン206とソース電極205aを電気的に連結させるようになる。この時、前記ソース電極205aがU字状構造で、U字状チャンネルを形成し、薄板トランジスタのスイッチング速度を一層向上させることができる。また、ゲートライン204とデータライン206により定義された画素領域(P)に薄膜トランジスタのドレイン電極205bと接触する画素電極210が形成されていて、該画素電極210もその一部が前記ドレイン電極205bの一方側と接触する。
【0034】
一方、前記ゲート電極203の上部には、ゲート絶縁膜211が形成されていて、前記連結パターン210a及び画素電極210が前記ゲート絶縁膜211上に形成される。そして、前記ソース電極205aとドレイン電極205bの間に露出された半導体層上には、シリコン酸化膜SiOxから成る保護層213が形成されていて、該保護層は、ソース/ドレイン電極205a、205bを含む基板の全面に形成できる。しかし、保護層を全面に形成する場合、駆動回路と連結させるためのパッド部(図示せず)を露出させなければならないから、マスク数が追加される。これに対して、露出された半導体層上のみに保護層を形成する場合、O2プラズマを通じてマスク工程の追加をしなくても、保護層を形成し得ることになる。
【0035】
以下、3−マスク工程による液晶表示素子の製造方法について図面を用いて具体的に説明するようにする。
【0036】
図3A〜図3D及び図4A〜図4Cは、本発明に係る液晶表示素子の製造方法を示した図で、図3A〜図3Dは断面図で、図4A乃至図4Cは平面図である。
【0037】
まず、図3A及び図4Aに示されたように、透明な基板を準備した後、該基板上に第1マスク工程を通じてゲートライン304及び該ゲートライン304から引出された薄膜トランジスタのゲート電極303を形成する。そして、前記ゲート電極303を含む基板の全面にゲート絶縁膜311を形成した後、第2マスク工程を通じて前記ゲート絶縁膜311上に半導体パターン308aと薄膜トランジスタの半導体層308をそれぞれ形成する。この時、前記半導体パターン308aを、以後に形成されたデータライン306のリペアー(repair)のために形成するが、前記半導体層308は、ゲート電極303と対応する位置に形成する。この時、前記半導体パターン308aと半導体層308を形成するためにマスクに使われたPRパターン350は除去せずに残す。
【0038】
次いで、図3Bに示されたように、前記PRパターンを含む基板の全面に、ITOまたはIZOのような透明な伝導性物質を蒸着した後、前記PRパターン350を除去することで、図3Cに示されたように、画素領域(P)に画素電極310を形成し、前記半導体パターン308aと薄膜トランジスタの半導体層308の間を連結する連結パターン310aを形成する。
【0039】
次いで、図3D及び図4Bに示されたように、第3マスク工程を通じて前記ゲートライン304と垂直に交差し、その一部が前記連結パターン310aの一方側と接触するデータライン306と、前記半導体層308上に前記データライン306と所定間隔離隔されてその一方側が前記連結パターン310aの他方側と連結されて前記データライン306と電気的に連結するソース電極305aと、前記半導体層308上に前記ソース電極305aと所定間隔離隔されてその一方側が画素電極310の一部と接触するドレイン電極305bと、を形成する。
【0040】
次いで、O2プラズマ工程を通じて図3D及び図4Cに示されたように、前記ソース電極305aとドレイン電極305bの間に露出した半導体層上にSiOxから成る保護層313を形成する。この時、前記半導体層308は、a-Si(非晶質シリコン)から形成されるが、該非晶質シリコンの表面にO2プラズマ処理をすると、その表面にSiOxが形成される。
【0041】
このように3-マスク工程を通した液晶表示素子の製造方法は、以前の実施形態に比べて工程を単純化し得るだけではなく、高価の回折マスクを使用しないから、工程費を節減し得るという利点がある。
【0042】
前述したように、本発明は、バックライトによるオフ電流を防止し得る液晶表示素子及びその製造方法を提供する。即ち、本発明は、データラインの下部に形成される半導体パターンと薄膜トランジスタの半導体層が互いに隔離されるように形成されることで、バックライトにより露出される半導体パターンを除去することができる。したがって、薄膜トランジスタのソース電極もデータラインと離隔されて形成され、これらは、画素電極形成時に共に形成された連結パターンにより電気的に連結させることができる。
【図面の簡単な説明】
【0043】
【図1A】本発明の第1実施形態に係る液晶表示素子を示した図である。
【図1B】図1aのII-II'の断面図である。
【図2A】本発明の他の実施形態に係る液晶表示素子を示した図である。
【図2B】図2AのIII-III'の断面図である。
【図3A】本発明に係る液晶表示素子の製造方法を示した断面図である。
【図3B】本発明に係る液晶表示素子の製造方法を示した断面図である。
【図3C】本発明に係る液晶表示素子の製造方法を示した断面図である。
【図3D】本発明に係る液晶表示素子の製造方法を示した断面図である。
【図4A】本発明に係る液晶表示素子の製造方法を示した平面図である。
【図4B】本発明に係る液晶表示素子の製造方法を示した平面図である。
【図4C】本発明に係る液晶表示素子の製造方法を示した平面図である。
【図5】従来の液晶表示素子を簡略に示した平面図である。
【図6】図5のI-I'の断面図である。
【符号の説明】
【0044】
105a、205a、305a:ソース電極
105b、205b、305b:ドレイン電極
106、206、306:データライン
108、208、308:半導体層
108a、208a、308a:半導体パターン
110a、210a、310a:連結パターン
【技術分野】
【0001】
本発明は、液晶表示素子に係るもので、特に、バックライトによる漏洩電流を減少させることで、画質が向上し得るようにした液晶表示素子及びその製造方法に関する。
【背景技術】
【0002】
各表示素子、特に、液晶表示素子(Liquid Crystal Display Device)のような平板表示装置(Flat Panel Display)においては、それぞれの画素に薄膜トランジスタのような能動素子が備えられて表示素子を駆動するが、このような表示素子の駆動方式をアクティブマトリックス(Active Matrix)駆動方式という。このアクティブマトリックス方式においては、前記能動素子がマトリックス形式で配列されたそれぞれの画素に配置されて該当画素を駆動するようになる。
【0003】
図5は、アクティブマトリックス方式の液晶表示素子を示した図面である。図面に示された構造の液晶表示素子は、能動素子として薄膜トランジスタ(Thin Film Transistor)を使用するTFT LCDである。図面に示されたように、縦横にN×M個の画素が配置されたTFT LCDの各画素には、外部の駆動回路から走査信号が印加されるゲートライン4と画像信号が印加されるデータライン6の交差領域に形成されたTFTを含んでいる。TFTは、前記ゲートライン4と連結されたゲート電極3と、該ゲート電極3上に形成されて該ゲート電極3に走査信号が印加されることで、活性化される半導体層8と、該半導体層8上に形成されたソース/ドレイン電極5a、5bと、を含む。前記画素1の表示領域には、前記ソース/ドレイン電極5a、5bと連結されて前記半導体層8が活性化されることで、前記ソース/ドレイン電極5a、5bを通じて画像信号が印加されて液晶(図示せず)を動作させる画素電極10が形成されている。
【0004】
図6は、各画素内に配置されるTFTの構造を示した図面である。図面に示されたように、前記TFTは、ガラスのような透明な絶縁物質から成る基板15上に形成されたゲート電極3と、該ゲート電極3が形成された基板15の全体にかけて積層されたゲート絶縁層11と、該ゲート絶縁層11上に形成されて前記ゲート電極3に信号が印加されることで、活性化される半導体層8と、該半導体層8上に形成されたソース/ドレイン電極5a、5bと、これらソース/ドレイン電極5a、5b上に形成されて素子を保護する保護層(passivation layer)13と、を含む。前記のようなTFTのドレイン電極5bは、画素内に形成された画素電極10と電気的に接続され、前記ソース/ドレイン電極5bを通じて前記画素電極10に信号が印加されることで、液晶を駆動して画像を表示するようになる。
【0005】
一方、4マスク工程で前記半導体層8と前記ソース/ドレイン電極5a、5bが同一マスク工程で形成されるが、この時、前記半導体層8と対応する領域にソース及びドレイン電極5a、5bが形成される。
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかし、従来のTFT構造においては、バックライトの光(図面に矢印で表記)が半導体層8に入射して前記半導体層を活性化することで、オフ電流(off curret)を増加させるという問題があった。このように、従来の液晶表示素子においては、バックライトの光によりオフ電流が増加し、画面に残像などが発生して表示品質が低下するという問題があった。
【0007】
本発明は、このような問題点に鑑みて成されたもので、オフ電流を減少させて画質を向上し得る液晶表示素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
前記目的を達成するために、本発明に係る液晶表示素子においては、第1及び第2基板と、前記第1基板上に第1方向に配列された複数のゲートラインと、これらゲートラインから引出されたゲート電極と、該ゲートラインと垂直に交差して複数の画素を定義する複数のデータラインと、前記ゲート電極上に形成され、前記データラインと所定間隔離隔されたソース電極及びドレイン電極と、前記画素領域に形成され、前記ドレイン電極と電気的に連結された画素電極と、前記データラインとソース電極を電気的に連結する連結パターンと、前記ゲート電極とソース/ドレイン電極の間に介在する半導体層と、前記第1及び第2基板の間に形成された液晶層と、を含むことを特徴とする。
【0009】
また、前記データラインと対応する領域に半導体パターンが形成されていて、前記ゲート電極と半導体層の間に形成されたゲート絶縁膜が形成されていることを特徴とする。
【0010】
また、前記ソース電極は、U字状に形成され、チャネルの幅を広めることでスイッチング速度を向上させることを特徴とする。
【0011】
そして、前記連結パターンは、コンタクトホールによりデータラインとソース電極が電気的に連結されていて、前記ドレイン電極は、ドレインコンタクトホールを通して画素電極と電気的に連結されていることを特徴とする。かつ、前記データライン及びソース/ドレイン電極を含む基板の全面に保護膜が形成されていることを特徴とする。
【0012】
一方、前記連結パターンの一方側が前記データラインの側部と接触し、その他方側が前記ソース電極の側部と接触することもできて、前記画素電極の一方側が前記ドレイン電極の側部と接触することもできる。また、前記ソース電極とドレイン電極の離隔領域に保護膜が形成され、該保護膜は、SiOxで形成されることを特徴とする。
【0013】
あるいは、前記データライン、連結パターン及びソース/ドレイン電極上に保護膜が形成されることを特徴とする。
【0014】
また、本発明に係る液晶表示素子の製造方法においては、第1基板及び第2基板を準備する段階と、前記第1基板上に第1方向に配列される複数のゲートライン及びゲート電極を形成する段階と、前記ゲートラインと垂直に交差して複数の画素領域を定義する複数のデータラインと、これらデータラインと所定間隔離隔されたソース電極及びドレイン電極を形成する段階と、前記画素領域に前記ドレイン電極と電気的に連結された画素電極と前記データラインとソース電極を電気的に連結する連結パターンを形成する段階と、前記第1基板と第2基板の間に液晶層を形成する段階と、を含むことを特徴とする。
【0015】
この時、前記ゲート電極とソース/ドレイン電極の間に半導体層を形成する段階と、前記ゲート電極と半導体層の間にゲート絶縁膜を形成する段階と、前記ソース/ドレイン電極を含む基板の全面に保護膜を形成する段階と、を更に含むことを特徴とする。また、前記保護膜上に前記データラインとソース電極を電気的に連結するコンタクトホールを形成する段階を更に含むことを特徴とする。
【0016】
また、本発明に係る液晶表示素子の製造方法においては、第1基板及び第2基板を準備する段階と、前記第1基板上に第1方向に配列される複数のゲートライン及びゲート電極を形成する段階と、前記第1基板上に画素電極及び連結パターンを形成する段階と、前記第1基板上に前記ゲートラインと垂直に交差して複数の画素領域を定義する複数のデータラインと、これらデータラインと所定間隔離隔され、前記連結パターンを通じて前記データラインと接触するソース電極及び前記画素電極と接触するドレイン電極を形成する段階と、前記第1基板と第2基板の間に液晶層を形成する段階と、を含むことを特徴とする。
【0017】
この時、前記ゲート電極とソース/ドレイン電極の間に半導体層を形成する段階と、前記ゲート電極と半導体層上にゲート絶縁膜を形成する段階と、前記ソース電極とドレイン電極間の離隔領域に露出された半導体層上に保護膜を形成する段階と、を更に含んで構成され、前記保護膜は、O2プラズマ処理を通じて形成し得ることを特徴とする。
【0018】
または、前記ゲート電極とソース/ドレイン電極の間に半導体層を形成する段階と、前記ゲート電極と半導体層上にゲート絶縁膜を形成する段階と、前記ソース電極とドレイン電極上に保護膜を形成する段階と、を更に含んで構成されることを特徴とする。
【0019】
前記のように、本発明は、データラインとソース電極間の半導体パターンを除去することで、バックライトの光による漏洩電流を除去する。即ち、従来、4マスク工程で半導体層は、データラインとソース/ドレイン電極と対応する領域に形成され、特に、ソース電極がデータラインから引出されるために、ゲートラインと対応する領域を除外した半導体パターンがバックライトの光に露出される。従って、バックライト光により露出された半導体パターンが活性化されてオフ電流が流れるようになる。しかし、本発明においては、データラインとゲート電極の間に形成されてバックライトの光に露出される半導体パターンを除去することで、オフ電流を防止する。
【発明の効果】
【0020】
本発明によると、バックライトにより露出される半導体パターンを除去することで、半導体パターンがバックライトの光によりバックライトに活性化されることを防止してオフ電流の発生を防止する。このように、液晶表示素子のオフ電流の発生を防止し、画質を一層向上し得るという効果がある。
【発明を実施するための最良の形態】
【0021】
以下、本発明に係る液晶表示素子及びその製造方法について図面を用いて説明する。
【0022】
図1A及び図1Bは、本発明の第1実施形態に係る液晶表示素子を示した図で、図1Aは、ゲートラインを中心に隣接する画素の一部を示した平面図で、図1Bは、図1AのII-II'の断面図である。
図面に示されたように、本発明の第1実施形態に係る液晶表示素子100は、透明な基板120上に第1方向に配列された複数のゲートライン104と、これらゲートライン104と垂直に配列されて複数の画素(P)を定義する複数のデータライン106と、前記ゲートライン104とデータライン106の交差領域に形成された薄膜トランジスタ(TFT)と、を含む。この時、前記薄膜トランジスタ(TFT)は、ゲートラインから引出されたゲート電極103と、該ゲート電極103上に形成された前記データライン106の下部に形成された半導体パターン108aと離隔されて形成された半導体層108と、前記ゲート電極103と対応する半導体層108上に形成されたソース電極及びドレイン電極105a、105bと、を含む。
【0023】
また、前記ゲート電極103と半導体層108の間には、ゲート絶縁膜111が介在し、前記データライン106及びソース/ドレイン電極105a、105bを含む基板上部には、保護膜113が形成されている。
【0024】
また、前記画素領域(P)には、ドレインコンタクトホール133を通じて前記ドレイン電極105bと電気的に接触する画素電極110が形成されていて、前記ソース電極105aは、連結パターン110aを通じて前記データライン106と電気的に連結されている。この時、前記連結パターン110aは、前記データライン106上に形成された第1コンタクトホール131とソース電極105a上に形成された第2コンタクトホール132を通じて前記データライン106及びソース電極105aにそれぞれ接触するようになる。
【0025】
また、前記画素電極110は、前記ゲートライン104の上部まで延長されて前記ゲートライン104と共にストレージキャパシタ(Cst)を形成する。そして、前記画素電極110及び連結パターン110aは、前記保護膜113上に形成される。
【0026】
前記のように、本発明の液晶表示素子は、前記データライン106の下部に形成された半導体パターン108aと薄膜トランジスタ(TFT)の半導体層108が所定距離を置いて離隔されてバックライトによるオフ電流を防止する。
【0027】
一般的に、4−マスク工程で製造される液晶表示素子は、工程の特性上、データラインの下部に半導体パターンが形成される。そして、薄膜トランジスタのソース電極がデータラインから延長されて半導体層の上部まで形成されるから、半導体パターンも前記ソース電極に沿って形成され、半導体層と一体を成すようになる。従って、前記データライン6と半導体層8の間に半導体パターンが形成され、該半導体パターンは、バックライトにより露出されてオフ電流を発生させるようになる(図6参照)。
【0028】
その反面、本発明においては、前記データライン106と半導体層108の間に形成される半導体パターンを除去し、従来のバックライトによるオフ電流の発生を防止し、前記連結パターン110aを置いてデータライン106とソース電極105aを電気的に連結する。特に、本発明は、前記ゲート電極103によりバックライトの光が全て遮断されるように、前記半導体層108とソース/ドレイン電極105a、105が前記ゲート電極103の領域をはみ出さないように形成される。
【0029】
従って、本発明においては、バックライトにより露出される半導体パターンがないため、これによるオフ電流が発生しない。前記データラインと対応する領域に半導体パターンが形成されているが、これは、半導体層とは孤立しているから、TFTのオフ電流を発生させない。
【0030】
このように構成された液晶表示素子は、4−マスク工程を通じて形成されることができる。即ち、第1マスク工程によりゲート電極及びゲートラインなどが形成され、第2マスク工程により半導体層、ソース/ドレイン電極及びデータラインなどが形成される。第2マスク工程においては、回折マスク(または、ハーフトーンマスクが使われる。そして、第3マスク工程によりコンタクトホール(ドレインコンタクトホールなど)が形成され、第4マスク工程により画素電極が形成される。
【0031】
一方、本発明は、3−マスク工程によっても形成することができ、図2A及び図2Bは、3−マスク工程により形成された液晶表示素子を示した図である。即ち、図2Aは平面図で、図2Bは図2AのIII-III'の断面図である。
【0032】
図面に示されたように、本第2実施形態による液晶表示素子は、画素電極の形成位置を除外した全ての構成が第1実施形態(図1A及び図1B)と同一であるため、本実施形態においては、構造的な差異点を説明することにする。
【0033】
図面に示されたように、本実施形態は、ソース電極205aがデータライン206と所定距離離隔されていて、これらは、連結パターン210aを通じて電気的に連結される。この時、前記連結パターン210aの一方側が前記データライン206の一方側と接触され、その他方側が前記ソース電極205aの一方側と接触することで、前記データライン206とソース電極205aを電気的に連結させるようになる。この時、前記ソース電極205aがU字状構造で、U字状チャンネルを形成し、薄板トランジスタのスイッチング速度を一層向上させることができる。また、ゲートライン204とデータライン206により定義された画素領域(P)に薄膜トランジスタのドレイン電極205bと接触する画素電極210が形成されていて、該画素電極210もその一部が前記ドレイン電極205bの一方側と接触する。
【0034】
一方、前記ゲート電極203の上部には、ゲート絶縁膜211が形成されていて、前記連結パターン210a及び画素電極210が前記ゲート絶縁膜211上に形成される。そして、前記ソース電極205aとドレイン電極205bの間に露出された半導体層上には、シリコン酸化膜SiOxから成る保護層213が形成されていて、該保護層は、ソース/ドレイン電極205a、205bを含む基板の全面に形成できる。しかし、保護層を全面に形成する場合、駆動回路と連結させるためのパッド部(図示せず)を露出させなければならないから、マスク数が追加される。これに対して、露出された半導体層上のみに保護層を形成する場合、O2プラズマを通じてマスク工程の追加をしなくても、保護層を形成し得ることになる。
【0035】
以下、3−マスク工程による液晶表示素子の製造方法について図面を用いて具体的に説明するようにする。
【0036】
図3A〜図3D及び図4A〜図4Cは、本発明に係る液晶表示素子の製造方法を示した図で、図3A〜図3Dは断面図で、図4A乃至図4Cは平面図である。
【0037】
まず、図3A及び図4Aに示されたように、透明な基板を準備した後、該基板上に第1マスク工程を通じてゲートライン304及び該ゲートライン304から引出された薄膜トランジスタのゲート電極303を形成する。そして、前記ゲート電極303を含む基板の全面にゲート絶縁膜311を形成した後、第2マスク工程を通じて前記ゲート絶縁膜311上に半導体パターン308aと薄膜トランジスタの半導体層308をそれぞれ形成する。この時、前記半導体パターン308aを、以後に形成されたデータライン306のリペアー(repair)のために形成するが、前記半導体層308は、ゲート電極303と対応する位置に形成する。この時、前記半導体パターン308aと半導体層308を形成するためにマスクに使われたPRパターン350は除去せずに残す。
【0038】
次いで、図3Bに示されたように、前記PRパターンを含む基板の全面に、ITOまたはIZOのような透明な伝導性物質を蒸着した後、前記PRパターン350を除去することで、図3Cに示されたように、画素領域(P)に画素電極310を形成し、前記半導体パターン308aと薄膜トランジスタの半導体層308の間を連結する連結パターン310aを形成する。
【0039】
次いで、図3D及び図4Bに示されたように、第3マスク工程を通じて前記ゲートライン304と垂直に交差し、その一部が前記連結パターン310aの一方側と接触するデータライン306と、前記半導体層308上に前記データライン306と所定間隔離隔されてその一方側が前記連結パターン310aの他方側と連結されて前記データライン306と電気的に連結するソース電極305aと、前記半導体層308上に前記ソース電極305aと所定間隔離隔されてその一方側が画素電極310の一部と接触するドレイン電極305bと、を形成する。
【0040】
次いで、O2プラズマ工程を通じて図3D及び図4Cに示されたように、前記ソース電極305aとドレイン電極305bの間に露出した半導体層上にSiOxから成る保護層313を形成する。この時、前記半導体層308は、a-Si(非晶質シリコン)から形成されるが、該非晶質シリコンの表面にO2プラズマ処理をすると、その表面にSiOxが形成される。
【0041】
このように3-マスク工程を通した液晶表示素子の製造方法は、以前の実施形態に比べて工程を単純化し得るだけではなく、高価の回折マスクを使用しないから、工程費を節減し得るという利点がある。
【0042】
前述したように、本発明は、バックライトによるオフ電流を防止し得る液晶表示素子及びその製造方法を提供する。即ち、本発明は、データラインの下部に形成される半導体パターンと薄膜トランジスタの半導体層が互いに隔離されるように形成されることで、バックライトにより露出される半導体パターンを除去することができる。したがって、薄膜トランジスタのソース電極もデータラインと離隔されて形成され、これらは、画素電極形成時に共に形成された連結パターンにより電気的に連結させることができる。
【図面の簡単な説明】
【0043】
【図1A】本発明の第1実施形態に係る液晶表示素子を示した図である。
【図1B】図1aのII-II'の断面図である。
【図2A】本発明の他の実施形態に係る液晶表示素子を示した図である。
【図2B】図2AのIII-III'の断面図である。
【図3A】本発明に係る液晶表示素子の製造方法を示した断面図である。
【図3B】本発明に係る液晶表示素子の製造方法を示した断面図である。
【図3C】本発明に係る液晶表示素子の製造方法を示した断面図である。
【図3D】本発明に係る液晶表示素子の製造方法を示した断面図である。
【図4A】本発明に係る液晶表示素子の製造方法を示した平面図である。
【図4B】本発明に係る液晶表示素子の製造方法を示した平面図である。
【図4C】本発明に係る液晶表示素子の製造方法を示した平面図である。
【図5】従来の液晶表示素子を簡略に示した平面図である。
【図6】図5のI-I'の断面図である。
【符号の説明】
【0044】
105a、205a、305a:ソース電極
105b、205b、305b:ドレイン電極
106、206、306:データライン
108、208、308:半導体層
108a、208a、308a:半導体パターン
110a、210a、310a:連結パターン
【特許請求の範囲】
【請求項1】
第1及び第2基板と、
前記第1基板上に第1方向に配列された複数のゲートラインと、
前記ゲートラインと連結されたゲート電極と、
前記ゲートラインと垂直に交差して複数の画素を定義する複数のデータラインと、
前記ゲート電極上に形成され、前記データラインと所定間隔離隔されたソース電極及びドレイン電極と、
前記画素領域に形成され、前記ドレイン電極と電気的に連結された画素電極と、
前記データラインとソース電極を電気的に連結する連結パターンと、
前記ゲート電極とソース/ドレイン電極の間に介在する半導体層と、
前記第1及び第2基板の間に形成された液晶層と、を含むことを特徴とする液晶表示素子。
【請求項2】
前記データラインと対応する領域に半導体パターンが形成されることを特徴とする請求項1記載の液晶表示素子。
【請求項3】
前記ゲート電極と半導体層の間に形成されたゲート絶縁膜を更に含むことを特徴とする請求項1記載の液晶表示素子。
【請求項4】
前記ソース電極は、U字状であることを特徴とする請求項1記載の液晶表示素子。
【請求項5】
前記連結パターンは、コンタクトホールによりデータライン及びソース電極を電気的に連結することを特徴とする請求項1記載の液晶表示素子。
【請求項6】
前記ドレイン電極は、ドレインコンタクトホールを通して画素電極と電気的に接続されることを特徴とする請求項5記載の液晶表示素子。
【請求項7】
前記データライン及びソース/ドレイン電極を含む基板の全面に保護膜が形成されることを特徴とする請求項5記載の液晶表示素子。
【請求項8】
前記連結パターンの一方側が前記データラインの側部と接触し、その他方側が前記ソース電極の側部と接触することを特徴とする請求項1記載の液晶表示素子。
【請求項9】
前記画素電極の一方側が前記ドレイン電極の側部と接触することを特徴とする請求項8記載の液晶表示素子。
【請求項10】
前記ソース電極とドレイン電極の離隔領域に保護膜が形成されることを特徴とする請求項8記載の液晶表示素子。
【請求項11】
前記保護膜は、SiOxで形成されることを特徴とする請求項8記載の液晶表示素子。
【請求項12】
前記データライン、連結パターン及びソース/ドレイン電極を含む基板の全面に保護膜が形成されることを特徴とする請求項8記載の液晶表示素子。
【請求項13】
第1基板及び第2基板を準備する段階と、
前記第1基板上に第1方向に配列される複数のゲートライン及びゲート電極を形成する段階と、
前記ゲートラインと垂直に交差して複数の画素領域を定義する複数のデータラインと、
これらデータラインと所定間隔離隔されたソース電極及びドレイン電極を形成する段階と、
前記画素領域に前記ドレイン電極と電気的に連結された画素電極と前記データラインとソース電極を電気的に連結する連結パターンを形成する段階と、
前記第1基板と第2基板の間に液晶層を形成する段階と、を含むことを特徴とする液晶表示素子の製造方法。
【請求項14】
前記ゲート電極とソース/ドレイン電極の間に半導体層を形成する段階と、
前記ゲート電極と半導体層の間にゲート絶縁膜を形成する段階と、
前記ソース/ドレイン電極を含む基板の全面に保護膜を形成する段階と、を更に含むことを特徴とする請求項13記載の液晶表示素子の製造方法。
【請求項15】
前記保護膜上に前記データラインとソース電極を電気的に連結するコンタクトホールを形成する段階を更に含むことを特徴とする請求項14記載の液晶表示素子の製造方法。
【請求項16】
第1基板及び第2基板を準備する段階と、
前記第1基板上に第1方向に配列される複数のゲートライン及びゲート電極を形成する段階と、
前記第1基板上に画素電極及び連結パターンを形成する段階と、
前記第1基板上に前記ゲートラインと垂直に交差して複数の画素領域を定義する複数のデータラインと、これらデータラインと所定間隔離隔され、前記連結パターンを通じて前記データラインと接触するソース電極及び前記画素電極と接触するドレイン電極を形成する段階と、
前記第1基板と第2基板の間に液晶層を形成する段階と、を含むことを特徴とする液晶表示素子の製造方法。
【請求項17】
前記ゲート電極とソース/ドレイン電極の間に半導体層を形成する段階と、
前記ゲート電極と半導体層上にゲート絶縁膜を形成する段階と、
前記ソース電極とドレイン電極の間の離隔領域に露出された半導体層上に保護膜を形成する段階と、を更に含むことを特徴とする請求項16記載の液晶表示素子の製造方法。
【請求項18】
前記保護膜は、O2プラズマ処理を通じて形成されることを特徴とする請求項17記載の液晶表示素子の製造方法。
【請求項19】
前記ゲート電極とソース/ドレイン電極の間に半導体層を形成する段階と、
前記ゲート電極と半導体層上にゲート絶縁膜を形成する段階と、
前記ソース電極とドレイン電極上に保護膜を形成する段階と、を更に含むことを特徴とする請求項16記載の液晶表示素子の製造方法。
【請求項1】
第1及び第2基板と、
前記第1基板上に第1方向に配列された複数のゲートラインと、
前記ゲートラインと連結されたゲート電極と、
前記ゲートラインと垂直に交差して複数の画素を定義する複数のデータラインと、
前記ゲート電極上に形成され、前記データラインと所定間隔離隔されたソース電極及びドレイン電極と、
前記画素領域に形成され、前記ドレイン電極と電気的に連結された画素電極と、
前記データラインとソース電極を電気的に連結する連結パターンと、
前記ゲート電極とソース/ドレイン電極の間に介在する半導体層と、
前記第1及び第2基板の間に形成された液晶層と、を含むことを特徴とする液晶表示素子。
【請求項2】
前記データラインと対応する領域に半導体パターンが形成されることを特徴とする請求項1記載の液晶表示素子。
【請求項3】
前記ゲート電極と半導体層の間に形成されたゲート絶縁膜を更に含むことを特徴とする請求項1記載の液晶表示素子。
【請求項4】
前記ソース電極は、U字状であることを特徴とする請求項1記載の液晶表示素子。
【請求項5】
前記連結パターンは、コンタクトホールによりデータライン及びソース電極を電気的に連結することを特徴とする請求項1記載の液晶表示素子。
【請求項6】
前記ドレイン電極は、ドレインコンタクトホールを通して画素電極と電気的に接続されることを特徴とする請求項5記載の液晶表示素子。
【請求項7】
前記データライン及びソース/ドレイン電極を含む基板の全面に保護膜が形成されることを特徴とする請求項5記載の液晶表示素子。
【請求項8】
前記連結パターンの一方側が前記データラインの側部と接触し、その他方側が前記ソース電極の側部と接触することを特徴とする請求項1記載の液晶表示素子。
【請求項9】
前記画素電極の一方側が前記ドレイン電極の側部と接触することを特徴とする請求項8記載の液晶表示素子。
【請求項10】
前記ソース電極とドレイン電極の離隔領域に保護膜が形成されることを特徴とする請求項8記載の液晶表示素子。
【請求項11】
前記保護膜は、SiOxで形成されることを特徴とする請求項8記載の液晶表示素子。
【請求項12】
前記データライン、連結パターン及びソース/ドレイン電極を含む基板の全面に保護膜が形成されることを特徴とする請求項8記載の液晶表示素子。
【請求項13】
第1基板及び第2基板を準備する段階と、
前記第1基板上に第1方向に配列される複数のゲートライン及びゲート電極を形成する段階と、
前記ゲートラインと垂直に交差して複数の画素領域を定義する複数のデータラインと、
これらデータラインと所定間隔離隔されたソース電極及びドレイン電極を形成する段階と、
前記画素領域に前記ドレイン電極と電気的に連結された画素電極と前記データラインとソース電極を電気的に連結する連結パターンを形成する段階と、
前記第1基板と第2基板の間に液晶層を形成する段階と、を含むことを特徴とする液晶表示素子の製造方法。
【請求項14】
前記ゲート電極とソース/ドレイン電極の間に半導体層を形成する段階と、
前記ゲート電極と半導体層の間にゲート絶縁膜を形成する段階と、
前記ソース/ドレイン電極を含む基板の全面に保護膜を形成する段階と、を更に含むことを特徴とする請求項13記載の液晶表示素子の製造方法。
【請求項15】
前記保護膜上に前記データラインとソース電極を電気的に連結するコンタクトホールを形成する段階を更に含むことを特徴とする請求項14記載の液晶表示素子の製造方法。
【請求項16】
第1基板及び第2基板を準備する段階と、
前記第1基板上に第1方向に配列される複数のゲートライン及びゲート電極を形成する段階と、
前記第1基板上に画素電極及び連結パターンを形成する段階と、
前記第1基板上に前記ゲートラインと垂直に交差して複数の画素領域を定義する複数のデータラインと、これらデータラインと所定間隔離隔され、前記連結パターンを通じて前記データラインと接触するソース電極及び前記画素電極と接触するドレイン電極を形成する段階と、
前記第1基板と第2基板の間に液晶層を形成する段階と、を含むことを特徴とする液晶表示素子の製造方法。
【請求項17】
前記ゲート電極とソース/ドレイン電極の間に半導体層を形成する段階と、
前記ゲート電極と半導体層上にゲート絶縁膜を形成する段階と、
前記ソース電極とドレイン電極の間の離隔領域に露出された半導体層上に保護膜を形成する段階と、を更に含むことを特徴とする請求項16記載の液晶表示素子の製造方法。
【請求項18】
前記保護膜は、O2プラズマ処理を通じて形成されることを特徴とする請求項17記載の液晶表示素子の製造方法。
【請求項19】
前記ゲート電極とソース/ドレイン電極の間に半導体層を形成する段階と、
前記ゲート電極と半導体層上にゲート絶縁膜を形成する段階と、
前記ソース電極とドレイン電極上に保護膜を形成する段階と、を更に含むことを特徴とする請求項16記載の液晶表示素子の製造方法。
【図1A】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図5】
【図6】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図5】
【図6】
【公開番号】特開2007−11351(P2007−11351A)
【公開日】平成19年1月18日(2007.1.18)
【国際特許分類】
【出願番号】特願2006−176660(P2006−176660)
【出願日】平成18年6月27日(2006.6.27)
【出願人】(501426046)エルジー.フィリップス エルシーデー カンパニー,リミテッド (732)
【Fターム(参考)】
【公開日】平成19年1月18日(2007.1.18)
【国際特許分類】
【出願日】平成18年6月27日(2006.6.27)
【出願人】(501426046)エルジー.フィリップス エルシーデー カンパニー,リミテッド (732)
【Fターム(参考)】
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