画像表示装置及びその製造方法
【課題】薄膜トランジスタの光リーク電流を低減させると共に、画素の開口率を向上させることが可能な画像表示装置を提供することである。
【解決手段】
基板上に複数の薄膜トランジスタを有する画像表示装置であって、前記基板上に形成される複数のゲート線と、前記ゲート線と交差する複数のドレイン線とを有し、前記薄膜トランジスタはボトムゲート型であり、チャネル領域は前記基板側からゲート電極／ゲート絶縁膜／半導体層が順次積層された積層構造を有し、前記チャネル領域のチャネル幅方向に形成されると共に、前記ゲート電極の両端側に形成される当該ゲート絶縁膜が除去された一対の除去領域を有し、前記チャネル領域におけるチャネル幅方向の前記ゲート電極の幅をＷ、前記一対の除去領域に挟まれ、前記チャネル幅方向の前記ゲート絶縁膜の幅をＲとした場合、Ｒ≧Ｗを満たす画像表示装置である。
【解決手段】
基板上に複数の薄膜トランジスタを有する画像表示装置であって、前記基板上に形成される複数のゲート線と、前記ゲート線と交差する複数のドレイン線とを有し、前記薄膜トランジスタはボトムゲート型であり、チャネル領域は前記基板側からゲート電極／ゲート絶縁膜／半導体層が順次積層された積層構造を有し、前記チャネル領域のチャネル幅方向に形成されると共に、前記ゲート電極の両端側に形成される当該ゲート絶縁膜が除去された一対の除去領域を有し、前記チャネル領域におけるチャネル幅方向の前記ゲート電極の幅をＷ、前記一対の除去領域に挟まれ、前記チャネル幅方向の前記ゲート絶縁膜の幅をＲとした場合、Ｒ≧Ｗを満たす画像表示装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置及びその製造方法に係わり、特に、画素の開口率を向上させることが可能な画像表示装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の液晶表示装置では、非自発光型の液晶表示パネルと該液晶表示パネルを裏面側から照射するバックライトユニットとから構成されている。液晶表示パネルには、画素毎に薄膜トランジスタが形成されており、表示領域内にマトリクス状に形成される画素毎に、１フレーム期間において表示用データ（映像信号）を保持するための保持容量と該保持容量への映像信号の書き込みを制御する薄膜トランジスタとが配置される構成となっている。このような構成からなる液晶表示パネルでは、薄膜トランジスタのゲート電極にゲート線が接続されると共に、ドレイン電極に映像信号が入力される映像信号線（ドレイン線）が接続される構成となっており、ドレイン線から供給される映像信号をゲート線からのオン信号に基づいて読み込み、その映像信号を保持容量に保持させる構成となっている。
【０００３】
しかしながら、従来の液晶表示装置ではバックライトユニットからのバックライト光により薄膜トランジスタのオフ時においても保持容量から電荷がリークしてしまうことが知られている。このリーク電流による画像表示への影響を低減させる方法として、保持容量の大型化が図られている。一方、近年の高画質化及び高精細化の要望により、１つの画素の占める面積が減少する傾向にあり、この画素面積の縮小に伴い、保持容量の低下してしまい、薄膜トランジスタにおけるリーク電流の低減が要望されている。
【０００４】
薄膜トランジスタのオフ電流すなわちリーク電流を低減させる技術として、例えば、特許文献１に記載の技術がある。この特許文献１に記載の技術では、ボトムゲート型の薄膜トランジスタにおいて、ゲート電極とソース・ドレイン電極との間に層間絶縁膜を有し、チャネル領域において、層間絶縁膜に溝が形成されており、半導体層となるポリシリコン層が、ゲート絶縁膜／層間絶縁膜／高濃度半導体層／ソース・ドレイン電極に接して形成される構成となっている。この特許文献１に記載の技術では、層間絶縁膜の側面部に形成された半導体層がオフセットの役割を果たすため、ドレイン端の電界緩和によりオフ電流すなわちリーク電流を低減させている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１９３２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の技術では、半導体層はゲート電極の内側に形成される構成となっており、バックライト光が直接に半導体層に照射されることを該ゲート電極が遮光する構成となっているので、バックライト光が薄膜トランジスタに照射されることに伴うリーク電流であるホトリーク電流の低減が可能となる。しかしながら、ゲート電極および半導体層の加工寸法バラツキなどを考慮した場合、ゲート電極は半導体層よりも幅を大きく形成する必要があり、画素の開口率が低下してしまうことが懸念されている。
【０００７】
特に、携帯用端末に搭載される液晶表示装置では、限られた筐体サイズ内での高精細化が要望されており、１つの画素サイズが小さくなっている。これに対して、薄膜トランジスタ等のサイズは、加工精度と駆動能力とで画素内での大きさが限られており、専有面積のより小さい薄膜トランジスタが要望されている。
【０００８】
本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、薄膜トランジスタの光リーク電流を低減させると共に、画素の開口率を向上させることが可能な画像表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
（１）前記課題を解決すべく、基板上に複数の薄膜トランジスタを有する画像表示装置であって、前記基板上に形成される複数のゲート線と、前記ゲート線と交差する複数のドレイン線とを有し、前記薄膜トランジスタはボトムゲート型であり、チャネル領域は前記基板側からゲート電極／ゲート絶縁膜／半導体層が順次積層された積層構造を有し、前記チャネル領域のチャネル幅方向に形成されると共に、前記ゲート電極の両端側に形成される当該ゲート絶縁膜が除去された一対の除去領域を有し、前記チャネル領域におけるチャネル幅方向の前記ゲート電極の幅をＷ、前記一対の除去領域に挟まれ、前記チャネル幅方向の前記ゲート絶縁膜の幅をＲとした場合、Ｒ≧Ｗを満たす画像表示装置である。
【００１０】
（２）前記課題を解決すべく、基板上に複数の薄膜トランジスタを有する画像表示装置の製造方法であって、基板上に、ゲート電極を含むゲート線を形成する工程と、前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に非単結晶シリコン膜を形成する工程と、前記ゲート絶縁膜を加工し、前記ゲート電極の延在方向と平行に形成される少なくとも１つの辺縁部を有すると共に、前記辺縁部が平面的に前記ゲート電極を挟むように対向配置され、かつ前記チャネル領域のチャネル幅方向に配置される一対の開口部を前記ゲート絶縁膜に形成する工程と、非単結晶シリコン膜上にドレイン電極及びソース電極を形成すると共に、前記ゲート絶縁膜をマスクとして、前記開口部内に露出されるゲート電極をエッチングする工程とを含む画像表示装置の製造方法である。
【発明の効果】
【００１１】
本発明によれば、半導体層がゲート電極からはみ出すことなくゲート電極の面積を小さくできるため、薄膜トランジスタの光リーク電流を低減させると共に、画素の開口率を向上させることができる。また、光リーク電流の抑制および開口率の向上により、高コントラストの液晶表示装置を安価に製造できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態１の画像表示装置の一例である液晶表示装置の概略構成を説明するための図である。
【図２】本発明の実施形態１の画像表示装置の画素構成を説明するための平面図である。
【図３】本発明の実施形態１の画像表示装置における周辺回路を構成するブートストラップ回路の概略構成を説明するための平面図である。
【図４】図２に示すＣ−Ｃ’線及びＤ−Ｄ’線並びに図３のＥ−Ｅ’線における断面図である。
【図５】図３に示すＡ−Ａ’線及びＢ−Ｂ’線における断面図である。
【図６】本発明の実施形態１の液晶表示装置における画素用及び周辺回路用の薄膜トランジスタの製造方法を説明するための図である。
【図７】本発明の実施形態１の液晶表示装置における画素用及び周辺回路用の薄膜トランジスタの製造方法を説明するための図である。
【図８】本発明の実施形態１の液晶表示装置における画素用及び周辺回路用の薄膜トランジスタの製造方法を説明するための図である。
【図９】本発明の実施形態２の画像表示装置における画素構成を説明するための平面図である。
【図１０】本発明の実施形態２の画像表示装置における周辺回路を構成するブートストラップ回路の概略構成を説明するための平面図である。
【図１１】図９に示すＦ−Ｆ’線及びＧ−Ｇ’線並びに図１０に示すＨ−Ｈ’線における断面図である。
【図１２】図１０に示すＪ−Ｊ’線、Ｋ−Ｋ’線及びＨ−Ｈ’線における断面図である。
【図１３】本発明の実施形態２の液晶表示装置における画素用の薄膜トランジスタの製造方法を説明するための図である。
【図１４】本発明の実施形態２の液晶表示装置における画素用の薄膜トランジスタの製造方法を説明するための図である。
【図１５】本発明の実施形態２の液晶表示装置における画素用の薄膜トランジスタの製造方法を説明するための図である。
【図１６】本発明の実施形態２の液晶表示装置における画素用の薄膜トランジスタの製造方法を説明するための図である。
【図１７】本発明の実施形態２の液晶表示装置における画素用の薄膜トランジスタの製造方法を説明するための図である。
【図１８】本発明の実施形態２の液晶表示装置における画素用の薄膜トランジスタの製造方法を説明するための図である。
【図１９】本発明の実施形態２の液晶表示装置における周辺回路用の薄膜トランジスタの製造方法を説明するための図である。
【図２０】本発明の実施形態２の液晶表示装置における周辺回路用の薄膜トランジスタの製造方法を説明するための図である。
【図２１】本発明の実施形態２の液晶表示装置における周辺回路用の薄膜トランジスタの製造方法を説明するための図である。
【図２２】本発明の実施形態３の画像表示装置である液晶表示装置の断面図である。
【図２３】本発明の実施形態４の画像表示装置である有機発光ダイオードを用いた画像表示装置の概略構成を説明するための図である。
【図２４】本発明の実施形態４の画像表示装置であるＯＬＥＤ表示装置における画素の構成を説明するための図である。
【図２５】本発明の実施形態４の画像表示装置であるＯＬＥＤ表示装置の概略構成を説明するための断面図である。
【図２６】本発明の他の実施形態の画像表示装置における薄膜トランジスタの概略構成を説明するための平面図である。
【図２７】本発明のその他の実施形態の画像表示装置における薄膜トランジスタの概略構成を説明するための平面図である。
【図２８】本発明のその他の実施形態の画像表示装置における薄膜トランジスタの概略構成を説明するための断面図である。
【図２９】本発明のその他の実施形態の画像表示装置における薄膜トランジスタの概略構成を説明するための断面図である。
【図３０】従来の画像表示装置における薄膜トランジスタの概略構成を説明するための平面図である。
【発明を実施するための形態】
【００１３】
以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。
【００１４】
〈実施形態１〉
〈全体構成〉
図１は本発明の実施形態１の画像表示装置の一例である液晶表示装置の概略構成を説明するための図であり、以下、図１に基づいて、実施形態１の液晶表示装置の全体構成を説明する。ただし、図中に示すＸ、Ｙは、それぞれＸ軸、Ｙ軸を示す。また、以下の説明では、表示領域内に形成され、各画素に映像信号（ドレイン信号）を供給する映像信号線をドレイン線と記し、各画素の薄膜トランジスタのオン／オフを制御する走査信号（ゲート信号）を供給する走査信号線をゲート線と記す。さらには、以下の説明では、ＴＮ方式の液晶表示装置に本願発明を適用した場合について説明するが、ＶＡ方式及びＩＰＳ方式等の液晶表示装置にも適用可能である。
【００１５】
実施形態１の液晶表示装置は、透明基板からなる第１基板と、カラーフィルタやブラックマトリクスが形成され、第１基板に対向して配置される透明基板からなる第２基板と、第１基板と第２基板とで挟持される図示しない液晶層とで構成される液晶表示パネルを有し、この液晶表示パネルの光源となる図示しないバックライトユニット（バックライト装置）とを組み合わせることにより、液晶表示装置が構成されている。また、第１基板と第２基板との固定及び液晶の封止は、第２基板の周辺部に環状に塗布されたシール材で固定され、液晶も封止される構成となっている。また、第２基板は、第１基板よりも小さな面積となっており、第１基板の少なくとも１つの辺部を露出させるようになっている。この第１基板の辺部には、外部信号が入力される端子部が形成されており、例えば周知のフレキシブルプリント基板等を介して、外部装置から表示信号が入力される構成となっている。また、実施形態１の液晶表示装置では、液晶が封入された領域の内で表示画素（以下、画素と略記する）ＰＩＸの形成される領域が、図１中に点線で示す表示領域ＡＲとなる。従って、液晶が封入されている領域内であっても、画素ＰＩＸが形成されておらず表示に係わらない領域は表示領域ＡＲとはならない。なお、以下の説明では、液晶表示パネルの説明においても、液晶表示装置と記す。
【００１６】
また、第１基板及び第２基板としては、例えば周知のガラス基板が基材として用いられるのが一般的であるが、ガラス基板に限定されることはなく、石英ガラスやプラスチック（樹脂）のような他の絶縁性基板であってもよい。例えば、石英ガラスを用いれば、プロセス温度を高くできるため、後述する薄膜トランジスタＴＦＴのゲート部の絶縁膜（ゲート絶縁膜）を緻密化できるので、信頼性を向上することができる。一方、プラスチック（樹脂）基板を用いる場合には、軽量で、耐衝撃性に優れた液晶表示装置を提供できる。
【００１７】
実施形態１の液晶表示装置では、図１に示すように、第１基板の液晶側の面であって表示領域ＡＲ内には、Ｘ方向に延在しＹ方向に並設される走査信号線（ゲート線）ＧＬが形成されている。また、Ｙ方向に延在しＸ方向に並設される映像信号線（ドレイン線）ＤＬが形成されている。ドレイン線ＤＬとゲート線ＧＬとで囲まれる矩形状の領域は画素ＰＩＸが形成される領域を構成し、これにより、各画素ＰＩＸは表示領域ＡＲ内においてマトリックス状に配置されている。各画素ＰＩＸは、ゲート線ＧＬからの走査信号によってオン／オフが制御される薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン線ＤＬから映像信号が供給される画素電極と、画素電極に映像信号として供給された電荷を１フレーム期間保持するための保持容量Ｃｓｔとを備えている。また、第２基板に形成され、映像信号の電位に対して基準となる電位を有する共通信号が供給される共通電極も有する。
【００１８】
画素電極と共通電極との間すなわち第１基板と第２基板との間には電界が生じ、この電界によって液晶の分子を駆動させるようになっている。ただし、本願発明は、画素電極と共通電極とを第１基板上に形成し、第１基板の主面に平行な成分を有する電界を生じさせ、この電界によって液晶の分子を駆動させるＩＰＳ方式（ＩＰＳ−Ｐｒｏ方式を含む）あるいは横電界方式と称される液晶表示装置にも適用可能である。このような液晶表示装置は、いわゆる広視野角表示ができるものとして知られ、液晶に電界が印加されていない場合に光透過率を最小（黒表示）とし、電界を印加することにより光透過率を向上させていくノーマリブラック表示形態で表示を行うようになっている。なお、本願発明は、ＴＮ方式やＩＰＳ方式の液晶表示装置に限定されることはなく、ＶＡ方式の液晶表示装置等の非発光型の画像表示装置や有機ＥＬ表示装置等の自発光型の画像表示装置にも適用可能である。
【００１９】
また、実施形態１の液晶表示装置では、第１基板上の図中上部に映像信号駆動回路（ドレインドライバ）ＤＤＲが形成されており、第１基板上の図中左側に走査信号駆動回路（ゲートドライバ）ＧＤＲが形成される構成となっている。なお、以下の説明においては、ドレインドライバＤＤＲとゲートドライバＧＤＲとを特に区別する必要がない場合には、単に駆動回路（ドライバ）と略記する。
【００２０】
また、各ドレイン線ＤＬ及び各ゲート線ＧＬはその端部においてシール材を越えてそれぞれ延在され、ドレイン線ＤＬはドレインドライバＤＤＲの出力端子にそれぞれ接続され、ゲート線ＧＬはゲートドライバＧＤＲの出力端子にそれぞれ接続されている。また、ドレインドライバＤＤＲ及びゲートドライバＧＤＲの各入力は例えば金属薄膜で形成される配線で図示しない端子部とそれぞれ接続され、表示データが入力される構成となっている。
【００２１】
ただし、実施形態１の液晶表示装置では、ドレインドライバＤＤＲ及びゲートドライバＧＤＲを第１基板上に形成する構成としたが、これに限定されることはない。例えば、半導体チップからなる半導体装置でドレインドライバ及びゲートドライバを形成し、この半導体チップを第１基板に搭載してもよい。または、例えばテープキャリア方式やＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式で形成した半導体装置の一辺を第１基板に接続させるようにしてもよい。
【００２２】
〈画素の構成〉
図２は本発明の実施形態１の画像表示装置の画素構成を説明するための平面図であり、以下、図２に基づいて、実施形態１の画素構成について詳細に説明する。ただし、説明を簡単にするために、図２には第１基板のみを示すと共に、周知の配向膜等は省略する。また、各薄膜の形成は公知のフォトリソグラフィ技術により可能となるので、その形成方法の詳細な説明は省略する。
【００２３】
図２に示すように、表示領域ＡＲ内において隣り合う一対のドレイン線ＤＬと、隣り合う一対のゲート線ＧＬとに囲まれた領域毎にそれぞれ独立した画素電極ＰＸが形成され、画素の領域となっている。なお、画素電極ＰＸとしては、例えばＩＴＯ（Indium-Tin-Oxide）の透明導電材料からなる平面状の電極が一般的である。このような構成とすることにより、実施形態１の液晶表示装置では、画素をマトリクス状に形成する構成となっている。また、実施形態１の液晶表示装置では、ゲート線ＧＬと同層に形成されるコモン線ＣＬが当該ゲート線ＧＬと平行に形成されている。
【００２４】
また、ゲート線ＧＬの一部と重畳する個所において、非単結晶シリコンを半導体層とする構成として、例えばアモルファスシリコンからなる半導体層ＡＳが形成されている。この半導体層ＡＳは薄膜トランジスタＴＦＴの半導体層である。なお、半導体層ＡＳを形成する非単結晶シリコンはアモルファスシリコンに限定されることはなく、後述するように、低温ポリシリコンや微結晶シリコン等であってもよい。そして、図中Ｙ方向に伸張されるドレイン線ＤＬの一部において、薄膜トランジスタＴＦＴ側に延在する延在部（接続部）ＪＣを有し、この延在部ＪＣは半導体層ＡＳ上に形成された薄膜トランジスタＴＦＴのドレイン電極ＤＴに接続される。また、ドレイン線ＤＬは、後述する絶縁膜（ゲート絶縁膜）を介してゲート線ＧＬ及びコモン線ＣＬと交差する構成となっている。また、ドレイン線ＤＬ及びドレイン電極ＤＴの形成の際に同時に形成されるソース電極ＳＴが、半導体層ＡＳ上にてドレイン電極ＤＴと対向し、かつ、半導体層ＡＳ上から画素領域側に延在された延在部を有して形成されている。この延在部はコンタクトホールＴＨを介して画素電極ＰＸと接続されるパッド部ＰＤに至るようにして構成されている。ここで、実施形態１では、絶縁膜を介し重畳して形成されるパッド部ＰＤとコモン線ＣＬとで保持容量Ｃｓｔを形成している。
【００２５】
また、実施形態１の薄膜トランジスタＴＦＴにおいては、点線で示す領域にゲート電極ＧＴと半導体層ＡＳとの間に形成される絶縁膜が形成されない領域である絶縁膜の除去領域ＧＩＭが形成される構成となっている。この絶縁膜の除去領域ＧＩＭは、半導体層ＡＳを挟むようにして形成される、すなわち半導体層ＡＳが形成される領域におけるゲート線ＧＬを図中上下から挟むような構成となっている。このとき、実施形態１の除去領域ＧＩＭでは、後に詳述するように、除去領域ＧＩＭの辺縁部の内で対向側すなわちゲート電極が形成される側では、当該除去領域ＧＩＭの辺縁部に沿ってゲート電極が形成される構成としている。このような構成とすることにより、ゲート電極のＹ方向への突出量が半導体層ＡＳと同等程度の突出量とし、該ゲート線ＧＬに隣接して配置されるコモン線ＣＬとゲート線ＧＬとの間隔すなわちゲート線ＧＬと当該画素の画素電極との間隔、及びＹ方向に隣接する画素の画素電極とゲート線ＧＬとの間隔を、図３０に示す従来の薄膜トランジスタよりも小さい間隔で形成することを可能としている。さらには、ゲート線ＧＬと保持容量Ｃｓｔとの間の距離を、従来よりも小さく形成することを可能としている。その結果、限られた領域であるドレイン線ＤＬとゲート線ＧＬとに囲まれる画素領域内における画素電極ＰＸの占める面積を増加させることが可能となり、リーク電流を低減させつつ開口率を向上させることが可能となる。
【００２６】
〈周辺回路の構成〉
図３は本発明の実施形態１の画像表示装置における周辺回路を構成するブートストラップ回路の概略構成を説明するための平面図であり、以下、図３に基づいて、実施形態１の周辺回路について説明する。
【００２７】
図３に示すように、実施形態１のブートストラップ回路ＢＳＣは周知の回路構成となっており、第１薄膜トランジスタＴＦＴ１のゲート電極ＧＴとソース電極ＳＴとが配線ＳＩＧ１とコンタクトホールＴＨとを介して電気的に接続され、第１の信号が入力される構成となっている。この第１薄膜トランジスタＴＦＴ１のドレイン電極ＤＴは、信号配線ＳＩＧ２を介して第２薄膜トランジスタＴＦＴ２のゲート電極ＧＴ及び第３薄膜トランジスタＴＦＴ３のソース電極ＳＴに接続されている。このとき、第３薄膜トランジスタＴＦＴ３のゲート電極ＧＴには第２の信号が入力されると共に、ドレイン電極ＤＴはグランド電位が入力される構成となる。また、第２薄膜トランジスタＴＦＴ２のソース電極ＳＴは高電位側に接続されると共に、図示しないコンデンサの一端に接続され、該コンデンサの他端側が当該薄膜トランジスタＴＦＴ２のゲート電極ＧＴと接続される構成となっている。一方、第２薄膜トランジスタＴＦＴ２のドレイン電極ＤＴは、基準電位に接続されている。このような構成からなるブートストラップ回路ＢＳＣを構成する薄膜トランジスタＴＦＴ１〜３は、後述するように、図３０に示す従来の薄膜トランジスタと同様の構成となっている。
【００２８】
〈薄膜トランジスタの構成〉
次に、図４に図２のＣ−Ｃ’線及びＤ−Ｄ’線並びに図３のＥ−Ｅ’線における断面図、図５に図３のＡ−Ａ’線及びＢ−Ｂ’線における断面図をそれぞれ示し、以下、図４及び図５に基づいて、実施形態１の画素領域に形成される薄膜トランジスタＴＦＴと周辺回路領域に形成される薄膜トランジスタＴＦＴ１〜３とについて詳細に説明する。ただし、図４（ａ）は図２のＣ−Ｃ’線における断面図、図４（ｂ）は図２のＤ−Ｄ’線における断面図、図４（ｃ）は図３のＥ−Ｅ’線における断面図を示しており、図５（ａ）は図３のＡ−Ａ’線における断面図、図５（ｂ）は図３のＢ−Ｂ’線における断面図をそれぞれ示している。また、薄膜トランジスタＴＦＴ、ＴＦＴ１〜３は、ゲート線ＧＬをゲート電極としたいわゆる逆スタガ構造のＭＩＳ（Metal Insulator Semiconductor）構造のトランジスタが構成されることになる。また、ＭＩＳ構造のトランジスタは、そのバイアスの印加によってドレイン電極ＤＴとソース電極ＳＴが入れ替わるように駆動するが、本明細書中においては、便宜上、ドレイン線ＤＬと接続される側をドレイン電極ＤＴ、画素電極ＰＸと接続される側をソース電極ＳＴと称する。
【００２９】
図４（ｂ）及び図５（ｂ）に示すように、実施形態１の液晶表示装置における薄膜トランジスタＴＦＴ、ＴＦＴ１〜３では、第１基板ＳＵＢ１の表面に、第１基板ＳＵＢ１から薄膜トランジスタＴＦＴへのＮａ（ナトリウム）やＫ（カリウム）等のイオンの混入を防止するために、下地層となる図示しない絶縁膜が形成されている。この絶縁膜としては、例えば第１基板ＳＵＢ１側から順に窒化シリコン（ＳｉＮ）などからなる層と酸化シリコン（ＳｉＯ）などからなる層を積層した構造の薄膜を用いることができるが、これに限定されるものではない。
【００３０】
この絶縁膜の上層にはゲート線ＧＬが形成され、実施形態１の液晶表示装置においては、このゲート線ＧＬの一部をゲート電極ＧＴとして用いる構成としている。このゲート電極ＧＴとなる領域を含むゲート線ＧＬの上層には、当該ゲート線ＧＬを被うようにして絶縁膜（ゲート絶縁膜）ＧＩが形成されている。このとき、薄膜トランジスタＴＦＴ、ＴＦＴ１〜３の形成領域においては、絶縁膜ＧＩは当該薄膜トランジスタＴＦＴ、ＴＦＴ１〜３のゲート絶縁膜として機能する。該絶縁膜ＧＩの上面であって、薄膜トランジスタＴＦＴ、ＴＦＴ１〜３の形成領域においては、ゲート電極ＧＴとして機能するゲート線ＧＬと重畳する個所において、アモルファスシリコン薄膜からなる半導体層ＡＳが形成されている。この半導体層ＡＳの図中上面側には、凹部（エッチング領域）が形成されている。
【００３１】
この凹部を除く半導体層ＡＳの少なくとも上面には、コンタクト層ＣＮＬが形成されている。該コンタクト層ＣＮＬは、例えば高濃度のｎ型不純物がドープされた高濃度不純物層（ｎ＋層）である。コンタクト層ＣＮＬは、ソース電極ＳＴあるいはドレイン電極ＤＴとチャネル領域との接続抵抗を下げる効果を有する。該コンタクト層ＣＮＬの図中上面には、アルミニウム等やその合金等からなる導電性の金属薄膜で形成されるドレイン線ＤＬに接続されるドレイン電極ＤＴと、画素電極ＰＸに接続されるソース電極ＳＴとが凹部を挟んで対向配置されている。ドレイン電極ＤＴ、ソース電極ＳＴ、及び半導体層ＡＳの上層を含む第１基板ＳＵＢ１の上面である薄膜トランジスタＴＦＴ、ＴＦＴ１〜３の上層の全面には当該薄膜トランジスタを保護するために、無機質材料である窒化シリコン（ＳｉＮ）膜等からなる図示しない保護膜が形成されている。なお、本実施形態においては、半導体層の上面のみにコンタクト層ＣＮＬを形成する構成としたが、これに限定されることはなく、例えば半導体層の上面及び側面にコンタクト層ＣＮＬを形成する構成であってもよい。
【００３２】
このとき、図４（ａ）及び図５（ａ）から明らかなように、実施形態１の薄膜トランジスタでは、表示領域内に形成される画素用の薄膜トランジスタＴＦＴと、表示領域の外側領域に形成される周辺回路用の薄膜トランジスタＴＦＴ１〜３とでは、ドレイン電極ＤＬとソース電極ＳＴとが対向する方向であるゲート長方向と直交するゲート幅方向においては、画素用の薄膜トランジスタＴＦＴと周辺回路用の薄膜トランジスタＴＦＴ１〜３とのゲート電極ＧＴが異なる形状となっている。すなわち、画素用の薄膜トランジスタＴＦＴにおけるゲート電極ＧＴでは、当該ゲート電極ＧＴを形成するゲート線ＧＬの延在方向に沿って、少なくとも当該ゲート線（ゲート電極ＧＴを含む）ＧＬを挟むようにして、絶縁膜ＧＩと共にゲート線ＧＬの一部が除去された領域である除去領域ＧＩＭが形成される構成となっている。この一対の除去領域ＧＩＭに挟まれる領域には、薄膜トランジスタＴＦＴの半導体領域が含まれる構成となっており、ゲート電極ＧＴを構成するゲート線ＧＬに重畳する半導体層ＡＳのゲート幅方向の幅である図４（ａ）中の左右方向の半導体層ＡＳの幅は、ゲート電極ＧＴ及び絶縁膜ＧＩの幅よりも小さく形成される構成となっている。すなわち、薄膜トランジスタＴＦＴのチャネル領域では、チャネル幅方向のゲート電極幅をＷ、絶縁膜（ゲート絶縁膜）ＧＩの幅をＲ、半導体層ＡＰの幅をＨとした場合、Ｒ＞Ｈ、Ｗ＞Ｈを満たす構成となる。このとき、後に詳述するように、絶縁膜（ゲート絶縁膜）ＧＩをマスクとしてゲート電極ＧＴをエッチングするので、Ｒ≧Ｗも満たすこととなる。また、実施形態１の液晶表示装置では、図５（ａ）に示すように、周辺回路用の薄膜トランジスタＴＦＴ１〜３は従来の薄膜トランジスタと同様の構造である。
【００３３】
また、周辺回路を形成する薄膜トランジスタの内で、ソース電極ＳＴから延在する配線ＳＩＧ２とゲート電極ＧＴから延在する配線ＳＩＧ１とを電気的に接続する個所では、図４（ｃ）に示すように、絶縁膜ＧＩにコンタクトホールＴＨが形成され、このコンタクトホールＴＨの形成領域では、配線ＳＩＧ１の上層に配線ＳＩＧ２が形成されるので、配線ＳＩＧ１と配線ＳＩＧ２とが電気的に接続される。
【００３４】
このように、実施形態１の液晶表示装置では、画素用の薄膜トランジスタＴＦＴの内で、半導体層ＡＳに重畳して形成される絶縁膜ＧＩ及びゲート線ＧＬに、当該絶縁膜ＧＩ及びゲート線ＧＬを除去した除去領域ＧＩＭを形成することによって、半導体層がゲート電極からはみ出すことなくゲート電極の面積を小さく形成し、光リーク電流を低減させると共に開口率を向上させている。その結果、液晶表示装置のコントラストを向上させることができる。
【００３５】
〈製造方法の説明〉
次に、図６〜図８に本発明の実施形態１の液晶表示装置における画素用及び周辺回路用の薄膜トランジスタの製造方法を説明するための図を示し、以下、図６〜図８に基づいて、実施形態１の薄膜トランジスタの製造方法を説明する。ただし、図６〜図８の（ａ）〜（ｂ）はそれぞれ前述する図４と同様に、図２及び図３のＣ−Ｃ’線、Ｄ−Ｄ’線、及びＥ−Ｅ’線における断面図を示す。また、除去領域の形成に係わる工程を除く他の工程は従来の液晶表示装置の製造方法と同様となるので、以下の説明では、除去領域の形成に係わる工程について詳細に説明する。
【００３６】
工程１．（図６）
第１基板ＳＵＢ１の上面側（液晶側）の面に、図６（ａ）〜（ｃ）に示すように、公知の工程によりアルミニウム（例えば、厚さ１５０ｎｍ）からなるゲート電極ＤＴ部分を含むゲート線ＧＬ及びゲート電極ＤＴから延在される配線ＳＩＧ１等を形成する。次に、公知のＣＶＤ工程により、図６（ａ）（ｂ）に示すように、窒化シリコンからなる絶縁膜（例えば、厚さ３００ｎｍ）ＧＩと、半導体層ＡＳとなるアモルファスシリコン層（例えば、厚さ２００ｎｍ）及びコンタクト層ＣＮＴとなる高濃度アモルファスシリコン層（例えば、厚さ３０ｎｍ）を連続成膜する。さらに、公知のホトエッチング工程により高濃度アモルファスシリコン層とアモルファスシリコン層との積層膜を島状に加工し、半導体層ＡＳとコンタクト層ＣＮＴとを形成する。このとき、図６（ｃ）に示すように、配線ＳＩＧ１の上層には、絶縁膜ＧＩのみが形成される。
【００３７】
工程２．（図７）
次に、第１基板ＳＵＢ１の全面にレジストを形成した後に、図７（ｃ）に示すように、絶縁膜ＧＩを介して形成されるソース電極ＳＴから延在される配線ＳＩＧ１及び該ソース電極ＳＴと同層に形成される図示しない導電層と、ドレイン電極ＤＴから延在される配線ＳＩＧ２及び該ドレイン電極ＤＴと同層に形成される図示しない導電層とを、電気的に接続するためのコンタクトホールを形成するためのレジストパターンＲＥＧを形成する。このときのレジストパターンは、図７（ｂ）に示すように、ドレイン電極ＤＴとソース電極ＳＴとの対向方向すなわちＤ−Ｄ’方向に対してはアモルファスシリコン層を覆うように、かつ、図７（ａ）に示すように、Ｃ−Ｃ’方向に対してはアモルファスシリコン層の幅よりも小さくレジストをパターンニングする。
【００３８】
工程３．（図８）
次に、図８（ａ）〜（ｃ）に示すように、レジストパターンＲＥＧをマスクとして、高濃度アモルファスシリコン層であるコンタクト層ＣＮＴとアモルファスシリコン層である半導体層ＡＳとをエッチングする。この時、まず、等方性エッチングを行うことにより、レジストに対しコンタクト層ＣＮＴ及び半導体層ＡＳが縮小加工される。すなわち、図８（ｃ）に示すように、Ｃ−Ｃ’線方向であるゲート幅方向にコンタクト層ＣＮＴ及び半導体層ＡＳがレジストパターンＲＥＧの幅よりも縮小される。次に、図８（ａ）に示すように、異方性エッチングによりレジストパターンＲＥＧをマスクにして絶縁膜（ゲート絶縁膜）ＧＩをエッチング除去する。この絶縁膜ＧＩのエッチング時に、図８（ｃ）に示すように、薄膜トランジスタＴＦＴ１のゲート電極ＧＴから配線ＳＩＧ１とドレイン電極ＤＴからの配線ＳＩＧ２とを電気的に接続するためのコンタクトホールＴＨを開口（形成）する。このとき、図８（ｂ）に示すように、Ｄ−Ｄ’線方向に対しては、レジストＲＥＧによりコンタクト層ＣＮＴ及び絶縁膜ＧＩが被われているので、エッチング加工されない。
【００３９】
工程４．（図４）
次に、レジストＲＥＧを除去した後に、公知のソース・ドレイン電極の形成工程により、アルミニウム薄膜からなる膜厚が５００ｎｍのソース電極ＳＴ及びドレイン電極ＤＴ並びに同層のソース線ＳＬ及びドレイン線ＤＬ等を形成する。この時、実施形態１では、ゲート電極ＧＴとソース電極ＳＴ及びドレイン電極ＤＴとは同じ材料であるアルミニウム薄膜で形成しているため、図４（ａ）に示すＣ−Ｃ’断面において、ゲート電極ＧＴも絶縁膜（ゲート絶縁膜）ＧＩをマスクにしてエッチング除去される。その後、ソース・ドレイン電極ＳＴ、ＤＴをマスクにして、コンタクト層ＣＮＴをエッチング除去すると共に、半導体層ＡＳに凹部を形成することにより、図４（ａ）〜（ｃ）の構造を得る。なお、図３に示すブートストラップ回路ＢＳＣを構成する薄膜トランジスタＴＦＴ１〜３については、高濃度アモルファスシリコン層で形成されるコンタクト層ＣＮＴと、アモルファスシリコン層で形成される半導体層ＡＳからなる各積層膜を島状に加工した後、薄膜トランジスタＴＦＴ１〜３全体を覆うようにレジストＲＥＧを形成することにより、図５（ａ）、（ｂ）の構造を得ることができる。この薄膜トランジスタＴＦＴ１〜３の形成工程は周知の工程である。
【００４０】
このように、本願発明のアモルファスシリコン層（高濃度アモルファスシリコン層を含む）であるコンタクト層ＣＮＴ及び半導体層ＡＳと絶縁膜ＧＩとを同じレジストマスクＲＥＧを用いて加工した後に、絶縁膜ＧＩをマスクにしてゲート電極ＧＴを加工すると共に、コンタクト層ＣＮＴ及び半導体層ＡＳが薄膜トランジスタＴＦＴのゲート幅方向にレジストマスクよりも縮小加工する構成としている。その結果、薄膜トランジスタＴＦＴのゲート幅方向の半導体層ＡＳをゲート電極ＧＴよりも内側に形成でき、かつゲート電極ＧＴの面積を小さくできる。このため、バックライトからの光照射による光リーク電流の低減と画素の開口率向上を両立させることができる。
【００４１】
このとき、絶縁膜（ゲート絶縁膜）ＧＩの除去工程において、ゲート電極ＧＴからの配線ＳＩＧ１とドレイン電極ＤＴからの配線ＳＩＧ２とのコンタクトホールＴＨを開口することにより、プロセス工数を増やすことなく両者の直接コンタクトが可能となり、周辺回路の狭額縁化も可能となる。
【００４２】
〈実施形態２〉
図９は本発明の実施形態２の画像表示装置における画素構成を説明するための平面図であり、図１０は本発明の実施形態２の画像表示装置における周辺回路を構成するブートストラップ回路の概略構成を説明するための平面図であり、以下、図９及び図１０に基づいて、実施形態２の画像表示装置である液晶表示装置の画素及び周辺回路について説明する。ただし、実施形態２の液晶表示装置は、薄膜トランジスタＴＦＴの構成が異なるのみで他の構成は実施形態１と同様の構成となる。従って、以下の説明では、薄膜トランジスタＴＦＴの構成について詳細に説明する。また、実施形態２の薄膜トランジスタＴＦＴは半導体層ＰＳとしてポリシリコンを用いた構成となっており、さらには、チャネル層である半導体層ＰＳの横側すなわち端部にコンタクト層ＣＮＴが形成されるコープレーナ型の薄膜トランジスタである。
【００４３】
図９に示すように、実施形態２の液晶表示装置の表示領域に配置される薄膜トランジスタＴＦＴにおいても、ゲート線ＧＬの一部と重畳する個所において、ポリシリコンからなる半導体層ＰＳが形成されている。この半導体層ＰＳは薄膜トランジスタＴＦＴの半導体層（チャネル層）である。そして、図中Ｙ方向に伸張されるドレイン線ＤＬの一部において、薄膜トランジスタＴＦＴ側に延在する延在部（接続部）ＪＣを有し、この延在部ＪＣは半導体層ＰＳ上に形成された薄膜トランジスタＴＦＴのドレイン電極ＤＴに接続される。また、ドレイン線ＤＬは、後述する絶縁膜（ゲート絶縁膜）及び層間絶縁膜を介して、ゲート線ＧＬ及びコモン線ＣＬと交差する構成となっている。また、ドレイン線ＤＬ及びドレイン電極ＤＴの形成の際に同時に形成されるソース電極ＳＴが、半導体層ＰＳを介してドレイン電極ＤＴと対向し、かつ、半導体層ＰＳの側面に形成されるコンタクト層から画素領域側に延在された延在部を有して形成されている。この延在部はコンタクトホールＴＨを介して画素電極ＰＸと接続されるパッド部ＰＤに至るようにして構成されている。ここで、実施形態２においても、絶縁膜（ゲート絶縁膜）及び層間絶縁膜を介し重畳して形成されるパッド部ＰＤとコモン線ＣＬとで保持容量Ｃｓｔを形成している。
【００４４】
また、実施形態２の薄膜トランジスタＴＦＴにおいては、細線で示す領域にゲート電極ＧＴと半導体層ＰＳとの間に形成される絶縁膜が形成されない領域である絶縁膜の除去領域ＧＩＭが形成される構成となっている。この絶縁膜の除去領域ＧＩＭは、半導体層ＰＳを挟むようにして形成される、すなわち半導体層ＰＳが形成される領域におけるゲート線ＧＬを図中上下から挟むような構成となっている。また、実施形態２においては、点線で示す領域に層間絶縁膜が形成されない領域である層間絶縁膜の除去領域ＩＮＭが形成される構成となっている。特に、実施形態２の薄膜トランジスタＴＦＴにおいては、ソース電極とドレイン電極とが対向配置される領域に層間絶縁膜が除去された除去領域ＩＮＭが形成されると共に、該除去領域ＩＮＭが絶縁膜の除去領域ＧＩＭの形成領域にも形成されている。従って、図９から明らかなように、実施形態２の薄膜トランジスタＴＦＴにおいては、層間絶縁膜が除去された領域ＩＮＭに重畳して、絶縁膜（ゲート絶縁膜）が除去された領域ＧＩＭが形成される構成となっている。このとき、実施形態２の除去領域ＧＩＭにおいても、後に詳述するように、除去領域ＧＩＭの辺縁部の内で対向側すなわちゲート電極が形成される側では、当該除去領域ＧＩＭの辺縁部に沿ってゲート電極が形成される構成となっている。このような構成とすることにより、実施形態２の薄膜トランジスタＴＦＴにおいても、ゲート電極のＹ方向への突出量が半導体層ＰＳと同等程度の突出量とし、該ゲート線ＧＬに隣接して配置されるコモン線ＣＬとゲート線ＧＬとの間隔、すなわちゲート線ＧＬと当該画素の画素電極との間隔及びＹ方向に隣接する画素の画素電極とゲート線ＧＬとの間隔を、図３０に示す従来の薄膜トランジスタよりも小さい間隔で形成することを可能としている。さらには、ゲート線ＧＬと保持容量Ｃｓｔとの間の距離も小さい距離で形成することを可能としている。その結果、限られた領域であるドレイン線ＤＬとゲート線ＧＬとに囲まれる画素領域内における画素電極ＰＸの占める面積を増加させることが可能となり、リーク電流を低減させつつ開口率を向上させることが可能となる。
【００４５】
一方、図１０に示すように、実施形態１のブートストラップ回路ＢＳＣの各薄膜トランジスタＴＦＴ１〜３もポリシリコンからなる半導体層ＰＳを備える構成となっている。この薄膜トランジスタＴＦＴ１〜３においても、層間絶縁膜が除去された除去領域ＩＮＭが形成され、該除去領域ＩＮＭを挟むようしてソース電極とドレイン電極とが対向配置される構成となっている。
【００４６】
〈薄膜トランジスタの詳細構成〉
次に、図１１に図９のＦ−Ｆ’線及びＧ−Ｇ’線並びに図１０のＨ−Ｈ’線における断面図、図１２に図１０のＪ−Ｊ’線、Ｋ−Ｋ’線及びＨ−Ｈ’線における断面図をそれぞれ示し、以下、図１１及び図１２に基づいて、実施形態２の画素領域に形成される薄膜トランジスタＴＦＴと周辺回路領域に形成される薄膜トランジスタＴＦＴ１〜３とについて詳細に説明する。ただし、図１１（ａ）は図９のＦ−Ｆ’線における断面図、図１１（ｂ）は図９のＧ−Ｇ’線における断面図、図１１（ｃ）は図１０のＨ−Ｈ’線における断面図を示しており、図１２（ａ）は図１０のＪ−Ｊ’線における断面図、図１２（ｂ）は図１０のＫ−Ｋ’線における断面図、図１２（ｃ）は図１０のＨ−Ｈ’線における断面図をそれぞれ示している。
【００４７】
図１１（ｂ）及び図１２（ｂ）に示すように、実施形態２の薄膜トランジスタＴＦＴ、ＴＦＴ１〜３においても、第１基板ＳＵＢ１の液晶側面に形成される図示しない絶縁膜（下地膜）の上層にはゲート線ＧＬが形成され、このゲート線ＧＬの一部をゲート電極ＧＴとして用いる構成としている。このゲート電極ＧＴとなる領域を含むゲート線ＧＬの上層には、当該ゲート線ＧＬを被うようにして絶縁膜（ゲート絶縁膜）ＧＩが形成されている。特に、実施形態２の薄膜トランジスタＴＦＴ、ＴＦＴ１〜３では、絶縁膜ＧＩの上層に層間絶縁膜ＩＮが形成され、薄膜トランジスタＴＦＴ、ＴＦＴ１〜３の形成領域において、チャネル幅方向に延在する絶縁膜ＧＩに達する凹部が形成されている。このとき、該凹部の辺縁部から側壁部及び底部に沿って半導体層ＰＳが形成され、該半導体層ＰＳの端部である層間絶縁膜ＩＮの上面の対向する位置にコンタクト層ＣＮＴが形成されている。また、半導体層ＰＳの上面及びコンタクト層ＣＮＴの一部上面には、酸化シリコンからなる絶縁膜であるキャップ絶縁膜ＣＩＮが形成されている。該コンタクト層ＣＮＬの図中上面には、導電性の金属薄膜で形成されるドレイン線ＤＬに接続されるドレイン電極ＤＴと、画素電極ＰＸに接続されるソース電極ＳＴとが対向配置されている。ドレイン電極ＤＴ、ソース電極ＳＴ、及び半導体層ＡＳの上層を含む第１基板ＳＵＢ１の上面である薄膜トランジスタＴＦＴ、ＴＦＴ１〜３の上層の全面には当該薄膜トランジスタを保護するために、無機質材料である窒化シリコン（ＳｉＮ）膜等からなる図示しない保護膜が形成されている。
【００４８】
このとき、図１１（ａ）及び図１２（ａ）から明らかなように、実施形態２の薄膜トランジスタにおいても、表示領域内に形成される画素用の薄膜トランジスタＴＦＴと、表示領域の外側領域に形成される周辺回路用の薄膜トランジスタＴＦＴ１〜３とでは、ドレイン電極ＤＬとソース電極ＳＴとが対向する方向であるゲート長方向と直交するゲート幅方向においては、画素用の薄膜トランジスタＴＦＴと周辺回路用の薄膜トランジスタＴＦＴ１〜３とのゲート電極ＧＴが異なる形状となっている。すなわち、画素用の薄膜トランジスタＴＦＴにおけるゲート電極ＧＴでは、当該ゲート電極ＧＴを形成するゲート線ＧＬの延在方向に沿って、少なくとも当該ゲート線（ゲート電極ＧＴを含む）ＧＬを挟むようにして、絶縁膜ＧＩと共にゲート線ＧＬの一部が除去された領域である除去領域ＧＩＭが形成される構成となっている。特に、実施形態２においては、層間絶縁膜ＩＮが除去された除去領域ＩＮＭ内に除去領域ＧＩＭが形成され、一対の除去領域ＧＩＭに挟まれる領域には、薄膜トランジスタＴＦＴの半導体領域が含まれる構成となっている。このとき、ゲート電極ＧＴを構成するゲート線ＧＬに重畳する半導体層ＡＳのゲート幅方向の半導体層ＰＳの幅である図１１（ａ）中の左右方向の幅は、ゲート電極ＧＴ及び絶縁膜ＧＩの幅よりも小さく形成されている。また、実施形態２の液晶表示装置では、図１２（ａ）に示すように、周辺回路用の薄膜トランジスタＴＦＴ１〜３は従来の薄膜トランジスタと同様の構造である。
【００４９】
また、周辺回路を形成する薄膜トランジスタの内で、ソース電極ＳＴから延在する配線ＳＩＧ２とゲート電極ＧＴから延在する配線ＳＩＧ１とを電気的に接続する個所では、図１１（ｃ）及び図１２（ｃ）に示すように、絶縁膜ＧＩ及び層間絶縁膜ＩＮにコンタクトホールＴＨが形成され、このコンタクトホールＴＨの形成領域では、配線ＳＩＧ１の上層に配線ＳＩＧ２が形成されるので、配線ＳＩＧ１と配線ＳＩＧ２とが電気的に接続される。
【００５０】
このように、実施形態２の液晶表示装置では、画素用の薄膜トランジスタＴＦＴの内で、半導体層ＰＳに重畳して形成される絶縁膜ＧＩ及び層間絶縁膜ＩＮ並びにゲート線ＧＬに、当該絶縁膜ＧＩ及びゲート線ＧＬを除去した除去領域ＧＩＭを形成することによって、半導体層がゲート電極からはみ出すことなくゲート電極の面積を小さく形成し、光リーク電流を低減させると共に開口率を向上させている。その結果、液晶表示装置のコントラストを向上させることができる。
【００５１】
〈製造方法の説明〉
次に、図１３〜図１８に本発明の実施形態２の液晶表示装置における画素用の薄膜トランジスタの製造方法を説明するための図、図１９〜図２１に本発明の実施形態２の液晶表示装置における周辺回路用の薄膜トランジスタの製造方法を説明するための図を示し、以下、図１３〜図２１に基づいて、実施形態２の薄膜トランジスタの製造方法を説明する。ただし、図１３〜図２１の（ａ）〜（ｂ）はそれぞれ前述する図１１及び図１２と同様に、図９及び図１０のＦ−Ｆ’線、Ｇ−Ｇ’線、Ｈ−Ｈ’線、Ｊ−Ｊ’線、Ｋ−Ｋ’線における断面図を示す。また、除去領域ＩＮＭ、ＧＩＭの形成に係わる工程を除く他の工程は従来の液晶表示装置の製造方法と同様となるので、以下の説明では、除去領域ＩＮＭ、ＧＩＭの形成に係わる工程について詳細に説明する。
【００５２】
まず、図１３〜図１８に基づいて、実施形態２の画素用の薄膜トランジスタの製造方法を説明する。
【００５３】
工程１−１．（図１３）
まず、図１３（ａ）〜（ｃ）に示すように、第１基板ＳＵＢ１となるガラス基板上に、公知の工程によりアルミニウム（例えば、膜厚１５０ｎｍ）からなるゲート電極ＧＴ及び同層の配線を形成する。次に、公知のＣＶＤ工程により、例えば膜厚１００ｎｍの酸化シリコンからなる絶縁膜（ゲート絶縁膜）ＧＩと、例えば膜厚５００ｎｍの窒化シリコンからなる層間絶縁膜ＩＮと、例えば膜厚３０ｎｍの高濃度アモルファスシリコン層（後にコンタクト層ＣＮＴとなる）を連続成膜する。
【００５４】
工程１−２．（図１４）
次に、図１４（ａ）〜（ｃ）に示すように、公知のホト−ドライエッチング工程により高濃度アモルファスシリコン層ＣＮＴおよび層間絶縁膜ＩＮをテーパ状に加工し、層間絶縁膜ＩＮに絶縁膜（ゲート絶縁膜）ＧＩに到達する凹部を形成する。この時、酸化シリコンで形成される絶縁膜（ゲート絶縁膜）ＧＩと窒化シリコンで形成される層間絶縁膜ＩＮとはエッチングレートが異なるため、絶縁膜（ゲート絶縁膜）ＧＩを残したまま層間絶縁膜ＩＮを加工できる。この工程により、図１４（ａ）に示すように、高濃度アモルファスシリコン層ＣＮＴから層間絶縁膜ＩＮを貫通し、絶縁膜ＧＩに到達する層間絶縁膜ＩＮの除去領域ＩＮＭが形成される。
【００５５】
工程１−３．（図１５）
次に、図１５（ａ）〜（ｃ）に示すように、公知のＣＶＤ工程により、例えば膜厚５０ｎｍのアモルファスシリコン層を凹部に成膜した後、公知のレーザアニール法によりアモルファスシリコン層を結晶化し、半導体層となるポリシリコン層ＰＳと、コンタクト層となる低抵抗な高濃度ポリシリコン層ＣＮＴとを形成する。
【００５６】
工程１−４．（図１６）
次に、図１６（ａ）〜（ｃ）に示すように、公知のＣＶＤ工程により酸化シリコンからなるキャップ絶縁膜ＣＩＮを形成し、公知のホト工程によりレジストＲＥＧをパターンニングした後、公知のエッチング工程によりキャップ絶縁膜ＣＩＮおよびポリシリコン層ＰＳを島状に加工し、薄膜トランジスタＴＦＴの半導体領域を形成する。この時、キャップ絶縁膜ＣＩＮにはサイドエッチングが施されており、図１６（ａ）のＦ−Ｆ’断面においてポリシリコン層ＰＳの表面が、図１６（ｂ）のＧ−Ｇ’断面において高濃度ポリシリコン層ＣＮＴの表面が露出するように加工されている。
【００５７】
工程１−５．（図１７）
次に、図１７（ａ）〜（ｃ）に示すように、レジストＲＥＧおよび層間絶縁膜ＩＮをマスクにして、図１７（ａ）のＦ−Ｆ’断面に示すように、絶縁膜（ゲート絶縁膜）ＧＩをエッチング除去する。このとき、図１７（ｃ）のＨ−Ｈ’断面に示すように、ゲート電極ＧＴからの配線ＳＩＧ１とドレイン電極ＤＴからの配線ＳＩＧ２とを電気的に接続するためのコンタクトホールＴＨを絶縁膜（ゲート絶縁膜）ＧＩに開口する。
【００５８】
工程１−６．（図１８）
次に、図１８（ａ）〜（ｃ）に示すように、レジストを除去した後、公知の工程により、例えば膜厚５００ｎｍのアルミニウムからなるソース電極ＳＴ及びドレイン電極ＤＴ並びにソース電極ＳＴ又はドレイン電極ＤＴから延在する各配線（ソース線ＳＬ及びドレイン線ＤＬを含む）を形成する。この時、ゲート電極ＧＴとソース電極ＳＴ及びドレイン電極ＤＴとは同じ材料で構成されているため、図１８（ａ）のＦ−Ｆ’断面に示すように、ゲート電極ＧＴは絶縁膜（ゲート絶縁膜）ＧＩをマスクにしてエッチング除去される。その後、ソース電極ＳＴ及びドレイン電極ＤＴ並びにキャップ絶縁膜ＣＩＮをマスクにして、ポリシリコン層ＰＳおよび高濃度ポリシリコン層ＣＮＴをエッチング除去することにより、図１１（ａ）〜（ｃ）に示す薄膜トランジスタＴＦＴの構造を得る。
【００５９】
次に、図１９〜図２１に基づいて、実施形態２の周辺回路用の薄膜トランジスタＴＦＴ１〜３の製造方法を説明する。ただし、以下に説明する周辺回路用の薄膜トランジスタＴＦＴ１〜３は、前述する画素用の薄膜トランジスタＴＦＴの形成と同時に行われる。また、ポリシリコン層ＰＳの形成までは画素用の薄膜トランジスタＴＦＴの形成と同じとなるので、その説明は図１３〜図１５に基づいて適宜行う。
【００６０】
工程２−１．（図１３）
まず、画素用の薄膜トランジスタＴＦＴの工程１−１と同様に、第１基板ＳＵＢ１となるガラス基板上に、公知の工程により、例えば膜厚１５０ｎｍのアルミニウムからなるゲート電極ＧＴを形成する。次に、公知のＣＶＤ工程により、例えば膜厚１００ｎｍの酸化シリコンからなる絶縁膜（ゲート絶縁膜）ＧＩと、例えば膜厚５００ｎｍの窒化シリコンからなる層間絶縁膜ＩＮと、例えば膜厚３０ｎｍの高濃度アモルファスシリコン層を連続成膜する。
【００６１】
工程２−２．（図１４、図１５）
さらに、画素用の薄膜トランジスタＴＦＴの工程１−２と同様に、高濃度アモルファスシリコン層ＣＮＴおよび層間絶縁膜ＩＮをテーパ状に加工し、凹部を形成する。この後に、該凹部に例えば膜厚５０ｎｍのアモルファスシリコン層を形成した後に、アモルファスシリコン層をレーザアニール法等により結晶化することにより、ポリシリコン層ＰＳと低抵抗な高濃度ポリシリコン層ＣＮＴを形成する。
【００６２】
工程２−３．（図１９）
次に、図１９（ａ）〜（ｃ）に示すように、公知のＣＶＤ工程により酸化シリコンからなるキャップ絶縁膜ＣＩＮを形成する。次に、公知のホト工程によりレジストＲＥＧをパターンニングした後、図１９（ａ）（ｂ）に示すように、公知のエッチング工程によりキャップ絶縁膜ＣＩＮおよびポリシリコン層ＰＳを島状に加工する。この時、図１９（ａ）のＪ−Ｊ’断面に示すように、レジストマスクＲＥＧは層間絶縁膜ＩＮの除去領域ＩＮＭを覆うように形成されている。さらに、キャップ絶縁膜ＣＩＮにはサイドエッチングが施され、図１９（ａ）のＪ−Ｊ’断面に示すように、キャップ絶縁膜ＣＩＮは層間絶縁膜ＩＮの除去領域ＩＮＭよりも内側すなわち除去領域ＩＮＭよりも小さく形成されるように加工される。
【００６３】
工程２−４．（図２０）
次に、図２０（ａ）〜（ｃ）に示すように、レジストＲＥＧおよび層間絶縁膜ＩＮをマスクにして絶縁膜（ゲート絶縁膜）ＧＩをエッチング除去することにより、図２０（ｃ）のＨ−Ｈ’断面に示すように、ゲート電極ＧＴから延在する配線ＳＩＧ１とドレイン電極ＤＴから延在する配線ＳＩＧ２とを電気的に接続するためのコンタクトホールＴＨを開口する。
【００６４】
工程２−５．（図２１）
次に、図２１（ａ）〜（ｃ）に示すように、レジストＲＥＧを除去した後、公知の工程により、例えば膜厚５００ｎｍのアルミニウムからなるソース電極ＳＴ及びドレイン電極ＤＴ並びに同層の配線を形成する。この時、図２１（ａ）のＪ−Ｊ’断面に示すように、絶縁膜（ゲート絶縁膜）ＧＩはエッチング除去されないため、薄膜トランジスタＴＦＴ３のゲート電極ＧＴが除去されることはない。その後、キャップ絶縁膜ＣＩＮおよびソース電極ＳＴ及びドレイン電極ＤＴをマスクにして、ポリシリコン層ＰＳおよび高濃度ポリシリコン層ＣＮＴをエッチング除去することにより、図１２に示す実施形態２の回路用の薄膜トランジスタＴＦＴ１〜３の構造を得る。
【００６５】
以上説明したように、実施形態２の薄膜トランジスタにおいても実施形態１と同様、ポリシリコン層ＰＳと絶縁膜（ゲート絶縁膜）ＧＩとを同じレジストマスクを用いて加工した後、絶縁膜（ゲート絶縁膜）ＧＩをマスクにしてゲート電極ＧＴを加工する。従って、半導体層であるポリシリコン層ＰＳに重畳して形成されるゲート電極ＧＴよりも内側に半導体層ＰＳを形成でき、かつゲート電極ＧＴの面積を小さくできるため、バックライトからの光照射による光リーク電流の低減と画素の開口率向上を両立させることができる。
【００６６】
また、実施形態２では、ポリシリコンからなる半導体層ＰＳでチャネルを形成することにより薄膜トランジスタＴＦＴ、ＴＦＴ１〜３の性能を向上できる。さらには、ゲート線ＧＬとドレイン線ＤＬとの間に層間絶縁膜ＩＮを有するため、これら配線間の寄生容量を低減でき、薄膜トランジスタＴＦＴ、ＴＦＴ１〜３の耐圧を向上できる。このため液晶表示装置の高速駆動化や歩留まり向上といった格別の効果を得ることができる。
【００６７】
なお、実施形態２において、絶縁膜（ゲート絶縁膜）ＧＩとして酸化シリコン膜の代わりに、酸化シリコン膜と窒化シリコン膜との積層膜を用いてもよい。特に、窒化シリコン膜を絶縁膜（ゲート絶縁膜）ＧＩとして用いれば、第１基板ＳＵＢ１内の不純物が絶縁膜（ゲート絶縁膜）ＧＩ中に拡散侵入するのを効果的に防止でき、薄膜トランジスタＴＦＴの特性変動を抑制できるという格別の効果を得ることができる。
【００６８】
また、実施形態２において、アモルファスシリコンの結晶化法は熱アニールによる固相成長法でも良いし、熱アニールとレーザアニールの組み合わせであっても良い。また、ＰＥＣＶＤや反応熱ＣＶＤを用いてポリシリコンを直接成膜してもよい。ＰＥＣＶＤや反応熱ＣＶＤなどの直接成膜法を用いることにより、製造工程を簡略化でき、スループットが向上することができる。また、半導体層ＰＳとしては、粒径が20nmから100nm程度の微結晶シリコンでもあってもよく、シリコンとゲルマニウムの化合物であってもよい。シリコンとゲルマニウムの化合物を用いることにより、薄膜トランジスタＴＦＴの性能を向上できる。
【００６９】
〈実施形態３〉
図２２は本発明の実施形態３の液晶表示装置の断面図であり、特に、実施形態１の薄膜トランジスタが形成される第１基板を用いたＴＮ方式の液晶表示装置を示している。ただし、本願発明はＴＮ方式の液晶表示装置に限定されることはなく、ＴＮ方式と同様に画素電極と共通電極とを異なる基板に形成するＶＡ方式やＩＰＳ方式の液晶表示装置に適用可能である。なお、第１基板ＳＵＢ１の表示領域内に形成される薄膜トランジスタＴＦＴを除く他の構成は従来の液晶表示装置と同様の構成となる。
【００７０】
図２２に示すように、実施形態３の液晶表示装置はブラックマトリックスＢＭ、カラーフィルタＣＦ、絶縁膜（オーバーコート層）ＩＮ１、共通電極ＣＴ、及び配向膜ＯＲＩが形成されるガラス基板（第２の基板）ＳＵＢ２と、実施形態１のガラス基板（第１の基板）ＳＵＢ１とで液晶ＬＣを挟持する構成となっており、２枚のガラス基板ＳＵＢ１、ＳＵＢ２の両側にそれぞれ偏光板ＰＬが形成されている。
【００７１】
この実施形態３における液晶表示装置においても、画素に対応した位置に形成されるカラーフィルタＣＦの間にブラックマトリクスＢＭが形成され、該ブラックマトリクスＢＭがドレイン線等の形成領域からの光漏れを遮光する構成となっている。このような構成により、画素電極ＰＸと共通電極ＣＴとの間にドレイン線ＤＬから送られる信号電圧を印加すると、その電圧に応じて液晶の配向状態が変化し、バックライトからの光を制御することにより、画像を表示する。なお、実施形態２の薄膜トランジスタを画素用の薄膜トランジスタに用いてもよい。
【００７２】
図２２に示すように、本願発明を適用した画素用の薄膜トランジスタを用いることにより、コンタクトホールが形成される保持容量の領域と半導体領域との間隔を小さくすることが可能となるので、開口率を向上させることができる。
【００７３】
〈実施形態４〉
図２３は本発明の実施形態４の画像表示装置である有機発光ダイオードを用いた画像表示装置の概略構成を説明するための図であり、以下、図２３に基づいて、実施形態４の画像表示装置について説明する。ただし、実施形態４の有機発光ダイオード（ＯＬＥＤ）を用いた画像表示装置（以下、ＯＬＥＤ画像表示装置と略記する）はボトムエミッション型であり、薄膜トランジスタの構成を除く他の構成は従来と同様である。従って、以下の説明では、薄膜トランジスタの構成について詳細に説明する。
【００７４】
実施形態４の画像表示装置である有機ＥＬ表示装置は、有機ＥＬ膜及び該有機ＥＬ膜を駆動する薄膜トランジスタ等が形成される第１基板と、該第１基板に対向配置される封止ガラスとから構成されている。第１基板と封止ガラスとは封止シール材で固定されると共に、第１基板と封止ガラスとの間が真空に保持される構成となっている。第１基板の対向面側には、図２３に示すように、Ｙ方向に延在しＸ方向に並設され、映像信号を供給するドレイン線ＤＬを備える構成となっている。また、Ｘ方向に延在しＹ方向に並設され、走査信号を供給するゲート線ＧＬを備える構成となっている。該ドレイン線ＤＬとゲート線ＧＬとに囲まれる領域が画素の領域となり、各画素領域（以下、画素と記す）ＰＩＸにはＲ（赤）、Ｇ（緑）、Ｂ（青）に発光する有機ＥＬ膜（ＯＬＥＤ層）ＯＬＥＤが形成されている。各画素は図２３中のＸ方向及びＹ方向にマトリクス状に配列され、画素が形成される領域が画素領域（表示領域）となる。また、ドレイン線ＤＬと隣接して形成され、有機ＥＬ膜への駆動電流を供給する電源線ＰＷを備える構成となっている。
【００７５】
また、第１基板にはドレイン線ＤＬに映像信号（ドレイン信号）を供給する映像信号駆動回路（ドレインドライバ）ＤＤＲと、ゲート線ＧＬに走査信号（ゲート信号）を供給する走査信号駆動回路（ゲートドライバ）ＧＤＲが形成されている。これらドレインドライバＤＤＲ及びゲートドライバＧＤＲの出力は、封止シール材を超えて画素領域の外側まで延在されるドレイン線ＤＬ及びゲート線ＧＬとそれぞれ接続されている。また、実施形態４のドレインドライバＤＤＲは、電源線ＰＷに供給する電源を有する構成となっており、その出力は封止シール材を超えて画素領域の外側まで延在される電源線ＰＷに接続されている。
【００７６】
また、図２３に示すように、実施形態４のＯＬＥＤ表示装置の各画素ＰＩＸは、有機ＥＬ膜を備える発光層ＯＬＥＤと、該発光層ＯＬＥＤに供給する電流すなわち発光層（ＯＬＥＤ）の発光量を制御する第２薄膜トランジスタＴＦＴ２と、第２薄膜トランジスタＴＦＴ２のドレイン−ゲート端子間に並列に接続される保持容量Ｃｓｔと、該保持容量Ｃｓｔに少なくとも１フレーム分の映像信号を書き込む第１薄膜トランジスタＴＦＴ１と、を備える構成となっている。
【００７７】
〈画素構成〉
図２４は本発明の実施形態４の画像表示装置であるＯＬＥＤ表示装置における画素の構成を説明するための図である。ただし、図２４中に示す第１薄膜トランジスタＴＦＴ１の構成は、前述する実施形態１の薄膜トランジスタＴＦＴと同様の構成となる。従って、図２４に示すＣ−Ｃ’線及びＤ−Ｄ’線並びにＥ−Ｅ’線における断面図は、図４に示す断面図となる。以下、図２４及び図４に基づいて、実施形態４のＯＬＥＤ表示装置の画素構成について詳細に説明する。
【００７８】
図２４に示すように、実施形態４のＯＬＥＤ表示装置においても、隣り合う一対のドレイン線ＤＬと、隣り合う一対のゲート線ＧＬとに囲まれた領域毎にそれぞれ独立した画素電極ＰＸが形成され、図示しない発光層ＯＬＥＤを有する画素の領域となっている。ゲート線ＧＬの一部と重畳する個所において、例えばアモルファスシリコンからなる半導体層ＡＳが形成されている。なお、半導体層ＡＳはアモルファスシリコンに限定されることはなく、低温ポリシリコンや微結晶シリコン等であってもよい。そして、図中Ｙ方向に伸張されるドレイン線ＤＬの一部において、第１薄膜トランジスタＴＦＴ１側に延在する延在部を有し、この延在部が半導体層ＡＳ上に形成された第１薄膜トランジスタＴＦＴ１のドレイン電極ＤＴに接続される。また、ドレイン線ＤＬ及びドレイン電極ＤＴの形成の際に同時に形成されるソース電極ＳＴは、半導体層ＡＳ上にてドレイン電極ＤＴと対向し、かつ、半導体層ＡＳ上から第２薄膜トランジスタＴＦＴ２側に延在する延在部を有して形成されている。この延在部はコンタクトホールＴＨ１を介して、第２薄膜トランジスタＴＦＴ２のゲート電極に電気的に接続されている。
【００７９】
第２薄膜トランジスタＴＦＴ２のゲート電極ＧＴは、その一部が図示しない絶縁膜を介して画素電極ＰＸと重畳される構成となっており、この重畳領域において第２薄膜トランジスタＴＦＴ２のドレイン−ゲート端子間に並列する保持容量Ｃｓｔを形成している。また、図中Ｙ方向に伸張される電源線ＰＷの一部において、第２薄膜トランジスタＴＦＴ２側に延在する延在部を有し、この延在部が半導体層ＡＳ上に形成された第２薄膜トランジスタＴＦＴ２のソース電極ＳＴに接続される。半導体層ＡＳ上にてソース電極ＳＴと対向するドレイン電極ＤＴは図示しない絶縁膜の上層に形成されるＩＴＯ等の周知の透明電極材料で形成される画素電極ＰＸとコンタクトホールＴＨ２を介して接続される構成となっている。
【００８０】
実施形態４の第１薄膜トランジスタＴＦＴ１においても、点線で示す領域にゲート電極ＧＴと半導体層ＡＳとの間に形成される絶縁膜が形成されない領域である絶縁膜の除去領域ＧＩＭが形成される構成となっている。絶縁膜の除去領域ＧＩＭは、半導体層ＡＳとゲート線ＧＬとを挟むようにして形成されている、すなわち半導体層ＡＳが形成される領域におけるゲート線ＧＬを図中上下から挟むような構成となっている。このとき、実施形態４の除去領域ＧＩＭでは、除去領域ＧＩＭの辺縁部の内で対向側すなわちゲート電極が形成される側では、当該除去領域ＧＩＭの辺縁部に沿ってゲート電極が形成される構成としている。このような構成とすることにより、ゲート電極のＹ方向への突出量が半導体層ＡＳと同等程度の突出量とし、該ゲート線ＧＬに隣接して配置される画素電極ＰＸとゲート線ＧＬとの間隔を従来の薄膜トランジスタよりも小さい間隔で形成することを可能としている。その結果、限られた領域であるドレイン線ＤＬとゲート線ＧＬとに囲まれる画素領域内における画素電極ＰＸの占める面積を増加させることが可能となり、第１薄膜トランジスタＴＦＴ１でのリーク電流を低減させつつ、画素の開口率を向上させることが可能となる。
【００８１】
図２５は本発明の実施形態４の画像表示装置であるＯＬＥＤ表示装置の概略構成を説明するための断面図ある。ただし、図２５に示す薄膜トランジスタは発光層ＯＬＥＤに流す電流量を制御する駆動用の第２薄膜トランジスタＴＦＴ２である。
【００８２】
図２５に示すように、実施形態４のＯＬＥＤ表示装置は第１基板ＳＵＢ１と封止ガラスＳＧとの間の領域内に画素が形成され、スペーサＳＰにより所定間隔に保持する構成となっている。また、発光層ＯＬＥＤに用いる発光材料が湿度に非常に弱い性質を有するために、実施形態４においては封止ガラスＳＧの内側すなわち画素の形成側に周知の乾燥剤ＤＳが配置されている。また、第１基板ＳＵＢ１の上面側（画素の形成側）には、ゲート電極ＧＴ及びゲート線ＧＬが形成され、その上層に絶縁膜（ゲート絶縁膜）ＧＩが形成されている。該絶縁膜ＧＩの上層には島状の半導体層ＡＳが形成され、該半導体層ＡＳに形成される凹部を挟むようにしてコンタクト層ＣＮＴが形成され、該コンタクト層ＣＮＴにドレイン電極ＤＴ及びソース電極ＳＴがそれぞれ積層され、第２薄膜トランジスタＴＦＴ２を形成している。該第２薄膜トランジスタＴＦＴ２のソース電極ＳＴから延在する延在部には透明導電部材であるＩＴＯで形成される画素電極ＰＸが電気的に接続され、その上層に有機ＥＬ膜を含む発光層ＯＬＥＤが形成されており、その上層に共通電極ＣＴが形成され、図示しないコモン線に接続されている。また、第２薄膜トランジスタＴＦＴ２の上層であり、画素電極ＰＸの形成領域を除く領域には、層間絶縁膜ＩＮが形成されている。
【００８３】
このように、実施形態４のＯＬＥＤ表示装置は、第１基板ＳＵＢ１側に発光層ＯＬＥＤからの光を取り出すボトムエミッション型の構成となっているので、ゲート電極ＧＴの面積を小さくすることにより画素の開口率が向上し、ＯＬＥＤ表示装置の高コントラスト化が可能となる。本実施形態は、実施形態２の薄膜トランジスタを適用した場合であっても同様の効果を得ることができる。
【００８４】
なお、本発明の実施形態１〜４の画像表示装置では、薄膜トランジスタの形成領域における絶縁膜（ゲート絶縁膜）ＧＩの除去領域ＧＩＭのチャネル長方向長さを半導体層ＡＳ、ＰＳの形成領域よりも大きい構成としたが、図２６に示すように、除去領域ＧＩＭのチャネル長方向長さが半導体層ＡＳ、ＰＳの形成領域よりも小さい構成であってもよい。さらには、図２７に示すように、画素領域全体に除去領域ＧＩＭを形成してもよく、この場合には、画素領域全体の絶縁膜（ゲート絶縁膜）ＧＩが除去されるので、画素の透過率が向上しコントラストをさらに向上できるという格別の効果を得ることができる。
【００８５】
さらには、実施形態１〜４において、ソース電極及びドレイン電極並びにゲート電極ＧＴの材料は、Ｔｉ、ＴｉＷ、ＴｉＮ、Ｗ、Ｃｒ、Ｍｏ、Ｔａ、Ｎｂ等の金属、またはそれらの合金であってもよい。
【００８６】
以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【符号の説明】
【００８７】
ＳＵＢ１……第１基板、ＳＵＢ２……第２基板、ＧＴ……ゲート電極、ＧＬ……ゲート線
ＧＩ……絶縁膜、ＡＳ、ＰＳ……半導体層、ＤＬ……ドレイン線、ＤＴ……ドレイン電極
ＪＣ……接続部、ＳＴ……ソース電極ＳＴ、ＤＲ……駆動回路、Ｃｓｔ……保持容量
ＢＳＣ……ブートストラップ回路、ＤＤＲ……映像信号駆動回路（ドレインドライバ）
ＧＤＲ……走査信号駆動回路（ゲートドライバ）、ＳＩＧ１、ＳＩＧ２……配線
ＡＲ……表示領域、ＴＦＴ、ＴＦＴ１〜３……薄膜トランジスタ、ＰＸ……画素電極
ＰＩＸ……画素、ＣＴ……共通電極、ＧＩＭ……絶縁膜（ゲート絶縁膜）の除去領域
ＩＮＭ……層間絶縁膜の除去領域、ＲＥＧ……レジスト、ＣＮＴ……コンタクト層
ＩＮ……層間絶縁膜、ＩＮ１……絶縁膜（オーバーコート層）
ＣＩＮ……キャップ絶縁膜、ＣＬ……コモン線、ＴＨ……コンタクトホール
ＰＤ……パッド部、ＢＭ……ブラックマトリクス、ＣＦ……カラーフィルタ
ＬＣ……液晶、ＰＬ……偏光板、ＯＲＩ……配向膜、ＯＬＥＤ……発光層
ＰＷ……電源線、ＳＧ……封止ガラス、ＳＰ……スペーサ、ＤＳ……乾燥剤
【技術分野】
【０００１】
本発明は、画像表示装置及びその製造方法に係わり、特に、画素の開口率を向上させることが可能な画像表示装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の液晶表示装置では、非自発光型の液晶表示パネルと該液晶表示パネルを裏面側から照射するバックライトユニットとから構成されている。液晶表示パネルには、画素毎に薄膜トランジスタが形成されており、表示領域内にマトリクス状に形成される画素毎に、１フレーム期間において表示用データ（映像信号）を保持するための保持容量と該保持容量への映像信号の書き込みを制御する薄膜トランジスタとが配置される構成となっている。このような構成からなる液晶表示パネルでは、薄膜トランジスタのゲート電極にゲート線が接続されると共に、ドレイン電極に映像信号が入力される映像信号線（ドレイン線）が接続される構成となっており、ドレイン線から供給される映像信号をゲート線からのオン信号に基づいて読み込み、その映像信号を保持容量に保持させる構成となっている。
【０００３】
しかしながら、従来の液晶表示装置ではバックライトユニットからのバックライト光により薄膜トランジスタのオフ時においても保持容量から電荷がリークしてしまうことが知られている。このリーク電流による画像表示への影響を低減させる方法として、保持容量の大型化が図られている。一方、近年の高画質化及び高精細化の要望により、１つの画素の占める面積が減少する傾向にあり、この画素面積の縮小に伴い、保持容量の低下してしまい、薄膜トランジスタにおけるリーク電流の低減が要望されている。
【０００４】
薄膜トランジスタのオフ電流すなわちリーク電流を低減させる技術として、例えば、特許文献１に記載の技術がある。この特許文献１に記載の技術では、ボトムゲート型の薄膜トランジスタにおいて、ゲート電極とソース・ドレイン電極との間に層間絶縁膜を有し、チャネル領域において、層間絶縁膜に溝が形成されており、半導体層となるポリシリコン層が、ゲート絶縁膜／層間絶縁膜／高濃度半導体層／ソース・ドレイン電極に接して形成される構成となっている。この特許文献１に記載の技術では、層間絶縁膜の側面部に形成された半導体層がオフセットの役割を果たすため、ドレイン端の電界緩和によりオフ電流すなわちリーク電流を低減させている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１９３２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の技術では、半導体層はゲート電極の内側に形成される構成となっており、バックライト光が直接に半導体層に照射されることを該ゲート電極が遮光する構成となっているので、バックライト光が薄膜トランジスタに照射されることに伴うリーク電流であるホトリーク電流の低減が可能となる。しかしながら、ゲート電極および半導体層の加工寸法バラツキなどを考慮した場合、ゲート電極は半導体層よりも幅を大きく形成する必要があり、画素の開口率が低下してしまうことが懸念されている。
【０００７】
特に、携帯用端末に搭載される液晶表示装置では、限られた筐体サイズ内での高精細化が要望されており、１つの画素サイズが小さくなっている。これに対して、薄膜トランジスタ等のサイズは、加工精度と駆動能力とで画素内での大きさが限られており、専有面積のより小さい薄膜トランジスタが要望されている。
【０００８】
本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、薄膜トランジスタの光リーク電流を低減させると共に、画素の開口率を向上させることが可能な画像表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
（１）前記課題を解決すべく、基板上に複数の薄膜トランジスタを有する画像表示装置であって、前記基板上に形成される複数のゲート線と、前記ゲート線と交差する複数のドレイン線とを有し、前記薄膜トランジスタはボトムゲート型であり、チャネル領域は前記基板側からゲート電極／ゲート絶縁膜／半導体層が順次積層された積層構造を有し、前記チャネル領域のチャネル幅方向に形成されると共に、前記ゲート電極の両端側に形成される当該ゲート絶縁膜が除去された一対の除去領域を有し、前記チャネル領域におけるチャネル幅方向の前記ゲート電極の幅をＷ、前記一対の除去領域に挟まれ、前記チャネル幅方向の前記ゲート絶縁膜の幅をＲとした場合、Ｒ≧Ｗを満たす画像表示装置である。
【００１０】
（２）前記課題を解決すべく、基板上に複数の薄膜トランジスタを有する画像表示装置の製造方法であって、基板上に、ゲート電極を含むゲート線を形成する工程と、前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に非単結晶シリコン膜を形成する工程と、前記ゲート絶縁膜を加工し、前記ゲート電極の延在方向と平行に形成される少なくとも１つの辺縁部を有すると共に、前記辺縁部が平面的に前記ゲート電極を挟むように対向配置され、かつ前記チャネル領域のチャネル幅方向に配置される一対の開口部を前記ゲート絶縁膜に形成する工程と、非単結晶シリコン膜上にドレイン電極及びソース電極を形成すると共に、前記ゲート絶縁膜をマスクとして、前記開口部内に露出されるゲート電極をエッチングする工程とを含む画像表示装置の製造方法である。
【発明の効果】
【００１１】
本発明によれば、半導体層がゲート電極からはみ出すことなくゲート電極の面積を小さくできるため、薄膜トランジスタの光リーク電流を低減させると共に、画素の開口率を向上させることができる。また、光リーク電流の抑制および開口率の向上により、高コントラストの液晶表示装置を安価に製造できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態１の画像表示装置の一例である液晶表示装置の概略構成を説明するための図である。
【図２】本発明の実施形態１の画像表示装置の画素構成を説明するための平面図である。
【図３】本発明の実施形態１の画像表示装置における周辺回路を構成するブートストラップ回路の概略構成を説明するための平面図である。
【図４】図２に示すＣ−Ｃ’線及びＤ−Ｄ’線並びに図３のＥ−Ｅ’線における断面図である。
【図５】図３に示すＡ−Ａ’線及びＢ−Ｂ’線における断面図である。
【図６】本発明の実施形態１の液晶表示装置における画素用及び周辺回路用の薄膜トランジスタの製造方法を説明するための図である。
【図７】本発明の実施形態１の液晶表示装置における画素用及び周辺回路用の薄膜トランジスタの製造方法を説明するための図である。
【図８】本発明の実施形態１の液晶表示装置における画素用及び周辺回路用の薄膜トランジスタの製造方法を説明するための図である。
【図９】本発明の実施形態２の画像表示装置における画素構成を説明するための平面図である。
【図１０】本発明の実施形態２の画像表示装置における周辺回路を構成するブートストラップ回路の概略構成を説明するための平面図である。
【図１１】図９に示すＦ−Ｆ’線及びＧ−Ｇ’線並びに図１０に示すＨ−Ｈ’線における断面図である。
【図１２】図１０に示すＪ−Ｊ’線、Ｋ−Ｋ’線及びＨ−Ｈ’線における断面図である。
【図１３】本発明の実施形態２の液晶表示装置における画素用の薄膜トランジスタの製造方法を説明するための図である。
【図１４】本発明の実施形態２の液晶表示装置における画素用の薄膜トランジスタの製造方法を説明するための図である。
【図１５】本発明の実施形態２の液晶表示装置における画素用の薄膜トランジスタの製造方法を説明するための図である。
【図１６】本発明の実施形態２の液晶表示装置における画素用の薄膜トランジスタの製造方法を説明するための図である。
【図１７】本発明の実施形態２の液晶表示装置における画素用の薄膜トランジスタの製造方法を説明するための図である。
【図１８】本発明の実施形態２の液晶表示装置における画素用の薄膜トランジスタの製造方法を説明するための図である。
【図１９】本発明の実施形態２の液晶表示装置における周辺回路用の薄膜トランジスタの製造方法を説明するための図である。
【図２０】本発明の実施形態２の液晶表示装置における周辺回路用の薄膜トランジスタの製造方法を説明するための図である。
【図２１】本発明の実施形態２の液晶表示装置における周辺回路用の薄膜トランジスタの製造方法を説明するための図である。
【図２２】本発明の実施形態３の画像表示装置である液晶表示装置の断面図である。
【図２３】本発明の実施形態４の画像表示装置である有機発光ダイオードを用いた画像表示装置の概略構成を説明するための図である。
【図２４】本発明の実施形態４の画像表示装置であるＯＬＥＤ表示装置における画素の構成を説明するための図である。
【図２５】本発明の実施形態４の画像表示装置であるＯＬＥＤ表示装置の概略構成を説明するための断面図である。
【図２６】本発明の他の実施形態の画像表示装置における薄膜トランジスタの概略構成を説明するための平面図である。
【図２７】本発明のその他の実施形態の画像表示装置における薄膜トランジスタの概略構成を説明するための平面図である。
【図２８】本発明のその他の実施形態の画像表示装置における薄膜トランジスタの概略構成を説明するための断面図である。
【図２９】本発明のその他の実施形態の画像表示装置における薄膜トランジスタの概略構成を説明するための断面図である。
【図３０】従来の画像表示装置における薄膜トランジスタの概略構成を説明するための平面図である。
【発明を実施するための形態】
【００１３】
以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。
【００１４】
〈実施形態１〉
〈全体構成〉
図１は本発明の実施形態１の画像表示装置の一例である液晶表示装置の概略構成を説明するための図であり、以下、図１に基づいて、実施形態１の液晶表示装置の全体構成を説明する。ただし、図中に示すＸ、Ｙは、それぞれＸ軸、Ｙ軸を示す。また、以下の説明では、表示領域内に形成され、各画素に映像信号（ドレイン信号）を供給する映像信号線をドレイン線と記し、各画素の薄膜トランジスタのオン／オフを制御する走査信号（ゲート信号）を供給する走査信号線をゲート線と記す。さらには、以下の説明では、ＴＮ方式の液晶表示装置に本願発明を適用した場合について説明するが、ＶＡ方式及びＩＰＳ方式等の液晶表示装置にも適用可能である。
【００１５】
実施形態１の液晶表示装置は、透明基板からなる第１基板と、カラーフィルタやブラックマトリクスが形成され、第１基板に対向して配置される透明基板からなる第２基板と、第１基板と第２基板とで挟持される図示しない液晶層とで構成される液晶表示パネルを有し、この液晶表示パネルの光源となる図示しないバックライトユニット（バックライト装置）とを組み合わせることにより、液晶表示装置が構成されている。また、第１基板と第２基板との固定及び液晶の封止は、第２基板の周辺部に環状に塗布されたシール材で固定され、液晶も封止される構成となっている。また、第２基板は、第１基板よりも小さな面積となっており、第１基板の少なくとも１つの辺部を露出させるようになっている。この第１基板の辺部には、外部信号が入力される端子部が形成されており、例えば周知のフレキシブルプリント基板等を介して、外部装置から表示信号が入力される構成となっている。また、実施形態１の液晶表示装置では、液晶が封入された領域の内で表示画素（以下、画素と略記する）ＰＩＸの形成される領域が、図１中に点線で示す表示領域ＡＲとなる。従って、液晶が封入されている領域内であっても、画素ＰＩＸが形成されておらず表示に係わらない領域は表示領域ＡＲとはならない。なお、以下の説明では、液晶表示パネルの説明においても、液晶表示装置と記す。
【００１６】
また、第１基板及び第２基板としては、例えば周知のガラス基板が基材として用いられるのが一般的であるが、ガラス基板に限定されることはなく、石英ガラスやプラスチック（樹脂）のような他の絶縁性基板であってもよい。例えば、石英ガラスを用いれば、プロセス温度を高くできるため、後述する薄膜トランジスタＴＦＴのゲート部の絶縁膜（ゲート絶縁膜）を緻密化できるので、信頼性を向上することができる。一方、プラスチック（樹脂）基板を用いる場合には、軽量で、耐衝撃性に優れた液晶表示装置を提供できる。
【００１７】
実施形態１の液晶表示装置では、図１に示すように、第１基板の液晶側の面であって表示領域ＡＲ内には、Ｘ方向に延在しＹ方向に並設される走査信号線（ゲート線）ＧＬが形成されている。また、Ｙ方向に延在しＸ方向に並設される映像信号線（ドレイン線）ＤＬが形成されている。ドレイン線ＤＬとゲート線ＧＬとで囲まれる矩形状の領域は画素ＰＩＸが形成される領域を構成し、これにより、各画素ＰＩＸは表示領域ＡＲ内においてマトリックス状に配置されている。各画素ＰＩＸは、ゲート線ＧＬからの走査信号によってオン／オフが制御される薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン線ＤＬから映像信号が供給される画素電極と、画素電極に映像信号として供給された電荷を１フレーム期間保持するための保持容量Ｃｓｔとを備えている。また、第２基板に形成され、映像信号の電位に対して基準となる電位を有する共通信号が供給される共通電極も有する。
【００１８】
画素電極と共通電極との間すなわち第１基板と第２基板との間には電界が生じ、この電界によって液晶の分子を駆動させるようになっている。ただし、本願発明は、画素電極と共通電極とを第１基板上に形成し、第１基板の主面に平行な成分を有する電界を生じさせ、この電界によって液晶の分子を駆動させるＩＰＳ方式（ＩＰＳ−Ｐｒｏ方式を含む）あるいは横電界方式と称される液晶表示装置にも適用可能である。このような液晶表示装置は、いわゆる広視野角表示ができるものとして知られ、液晶に電界が印加されていない場合に光透過率を最小（黒表示）とし、電界を印加することにより光透過率を向上させていくノーマリブラック表示形態で表示を行うようになっている。なお、本願発明は、ＴＮ方式やＩＰＳ方式の液晶表示装置に限定されることはなく、ＶＡ方式の液晶表示装置等の非発光型の画像表示装置や有機ＥＬ表示装置等の自発光型の画像表示装置にも適用可能である。
【００１９】
また、実施形態１の液晶表示装置では、第１基板上の図中上部に映像信号駆動回路（ドレインドライバ）ＤＤＲが形成されており、第１基板上の図中左側に走査信号駆動回路（ゲートドライバ）ＧＤＲが形成される構成となっている。なお、以下の説明においては、ドレインドライバＤＤＲとゲートドライバＧＤＲとを特に区別する必要がない場合には、単に駆動回路（ドライバ）と略記する。
【００２０】
また、各ドレイン線ＤＬ及び各ゲート線ＧＬはその端部においてシール材を越えてそれぞれ延在され、ドレイン線ＤＬはドレインドライバＤＤＲの出力端子にそれぞれ接続され、ゲート線ＧＬはゲートドライバＧＤＲの出力端子にそれぞれ接続されている。また、ドレインドライバＤＤＲ及びゲートドライバＧＤＲの各入力は例えば金属薄膜で形成される配線で図示しない端子部とそれぞれ接続され、表示データが入力される構成となっている。
【００２１】
ただし、実施形態１の液晶表示装置では、ドレインドライバＤＤＲ及びゲートドライバＧＤＲを第１基板上に形成する構成としたが、これに限定されることはない。例えば、半導体チップからなる半導体装置でドレインドライバ及びゲートドライバを形成し、この半導体チップを第１基板に搭載してもよい。または、例えばテープキャリア方式やＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式で形成した半導体装置の一辺を第１基板に接続させるようにしてもよい。
【００２２】
〈画素の構成〉
図２は本発明の実施形態１の画像表示装置の画素構成を説明するための平面図であり、以下、図２に基づいて、実施形態１の画素構成について詳細に説明する。ただし、説明を簡単にするために、図２には第１基板のみを示すと共に、周知の配向膜等は省略する。また、各薄膜の形成は公知のフォトリソグラフィ技術により可能となるので、その形成方法の詳細な説明は省略する。
【００２３】
図２に示すように、表示領域ＡＲ内において隣り合う一対のドレイン線ＤＬと、隣り合う一対のゲート線ＧＬとに囲まれた領域毎にそれぞれ独立した画素電極ＰＸが形成され、画素の領域となっている。なお、画素電極ＰＸとしては、例えばＩＴＯ（Indium-Tin-Oxide）の透明導電材料からなる平面状の電極が一般的である。このような構成とすることにより、実施形態１の液晶表示装置では、画素をマトリクス状に形成する構成となっている。また、実施形態１の液晶表示装置では、ゲート線ＧＬと同層に形成されるコモン線ＣＬが当該ゲート線ＧＬと平行に形成されている。
【００２４】
また、ゲート線ＧＬの一部と重畳する個所において、非単結晶シリコンを半導体層とする構成として、例えばアモルファスシリコンからなる半導体層ＡＳが形成されている。この半導体層ＡＳは薄膜トランジスタＴＦＴの半導体層である。なお、半導体層ＡＳを形成する非単結晶シリコンはアモルファスシリコンに限定されることはなく、後述するように、低温ポリシリコンや微結晶シリコン等であってもよい。そして、図中Ｙ方向に伸張されるドレイン線ＤＬの一部において、薄膜トランジスタＴＦＴ側に延在する延在部（接続部）ＪＣを有し、この延在部ＪＣは半導体層ＡＳ上に形成された薄膜トランジスタＴＦＴのドレイン電極ＤＴに接続される。また、ドレイン線ＤＬは、後述する絶縁膜（ゲート絶縁膜）を介してゲート線ＧＬ及びコモン線ＣＬと交差する構成となっている。また、ドレイン線ＤＬ及びドレイン電極ＤＴの形成の際に同時に形成されるソース電極ＳＴが、半導体層ＡＳ上にてドレイン電極ＤＴと対向し、かつ、半導体層ＡＳ上から画素領域側に延在された延在部を有して形成されている。この延在部はコンタクトホールＴＨを介して画素電極ＰＸと接続されるパッド部ＰＤに至るようにして構成されている。ここで、実施形態１では、絶縁膜を介し重畳して形成されるパッド部ＰＤとコモン線ＣＬとで保持容量Ｃｓｔを形成している。
【００２５】
また、実施形態１の薄膜トランジスタＴＦＴにおいては、点線で示す領域にゲート電極ＧＴと半導体層ＡＳとの間に形成される絶縁膜が形成されない領域である絶縁膜の除去領域ＧＩＭが形成される構成となっている。この絶縁膜の除去領域ＧＩＭは、半導体層ＡＳを挟むようにして形成される、すなわち半導体層ＡＳが形成される領域におけるゲート線ＧＬを図中上下から挟むような構成となっている。このとき、実施形態１の除去領域ＧＩＭでは、後に詳述するように、除去領域ＧＩＭの辺縁部の内で対向側すなわちゲート電極が形成される側では、当該除去領域ＧＩＭの辺縁部に沿ってゲート電極が形成される構成としている。このような構成とすることにより、ゲート電極のＹ方向への突出量が半導体層ＡＳと同等程度の突出量とし、該ゲート線ＧＬに隣接して配置されるコモン線ＣＬとゲート線ＧＬとの間隔すなわちゲート線ＧＬと当該画素の画素電極との間隔、及びＹ方向に隣接する画素の画素電極とゲート線ＧＬとの間隔を、図３０に示す従来の薄膜トランジスタよりも小さい間隔で形成することを可能としている。さらには、ゲート線ＧＬと保持容量Ｃｓｔとの間の距離を、従来よりも小さく形成することを可能としている。その結果、限られた領域であるドレイン線ＤＬとゲート線ＧＬとに囲まれる画素領域内における画素電極ＰＸの占める面積を増加させることが可能となり、リーク電流を低減させつつ開口率を向上させることが可能となる。
【００２６】
〈周辺回路の構成〉
図３は本発明の実施形態１の画像表示装置における周辺回路を構成するブートストラップ回路の概略構成を説明するための平面図であり、以下、図３に基づいて、実施形態１の周辺回路について説明する。
【００２７】
図３に示すように、実施形態１のブートストラップ回路ＢＳＣは周知の回路構成となっており、第１薄膜トランジスタＴＦＴ１のゲート電極ＧＴとソース電極ＳＴとが配線ＳＩＧ１とコンタクトホールＴＨとを介して電気的に接続され、第１の信号が入力される構成となっている。この第１薄膜トランジスタＴＦＴ１のドレイン電極ＤＴは、信号配線ＳＩＧ２を介して第２薄膜トランジスタＴＦＴ２のゲート電極ＧＴ及び第３薄膜トランジスタＴＦＴ３のソース電極ＳＴに接続されている。このとき、第３薄膜トランジスタＴＦＴ３のゲート電極ＧＴには第２の信号が入力されると共に、ドレイン電極ＤＴはグランド電位が入力される構成となる。また、第２薄膜トランジスタＴＦＴ２のソース電極ＳＴは高電位側に接続されると共に、図示しないコンデンサの一端に接続され、該コンデンサの他端側が当該薄膜トランジスタＴＦＴ２のゲート電極ＧＴと接続される構成となっている。一方、第２薄膜トランジスタＴＦＴ２のドレイン電極ＤＴは、基準電位に接続されている。このような構成からなるブートストラップ回路ＢＳＣを構成する薄膜トランジスタＴＦＴ１〜３は、後述するように、図３０に示す従来の薄膜トランジスタと同様の構成となっている。
【００２８】
〈薄膜トランジスタの構成〉
次に、図４に図２のＣ−Ｃ’線及びＤ−Ｄ’線並びに図３のＥ−Ｅ’線における断面図、図５に図３のＡ−Ａ’線及びＢ−Ｂ’線における断面図をそれぞれ示し、以下、図４及び図５に基づいて、実施形態１の画素領域に形成される薄膜トランジスタＴＦＴと周辺回路領域に形成される薄膜トランジスタＴＦＴ１〜３とについて詳細に説明する。ただし、図４（ａ）は図２のＣ−Ｃ’線における断面図、図４（ｂ）は図２のＤ−Ｄ’線における断面図、図４（ｃ）は図３のＥ−Ｅ’線における断面図を示しており、図５（ａ）は図３のＡ−Ａ’線における断面図、図５（ｂ）は図３のＢ−Ｂ’線における断面図をそれぞれ示している。また、薄膜トランジスタＴＦＴ、ＴＦＴ１〜３は、ゲート線ＧＬをゲート電極としたいわゆる逆スタガ構造のＭＩＳ（Metal Insulator Semiconductor）構造のトランジスタが構成されることになる。また、ＭＩＳ構造のトランジスタは、そのバイアスの印加によってドレイン電極ＤＴとソース電極ＳＴが入れ替わるように駆動するが、本明細書中においては、便宜上、ドレイン線ＤＬと接続される側をドレイン電極ＤＴ、画素電極ＰＸと接続される側をソース電極ＳＴと称する。
【００２９】
図４（ｂ）及び図５（ｂ）に示すように、実施形態１の液晶表示装置における薄膜トランジスタＴＦＴ、ＴＦＴ１〜３では、第１基板ＳＵＢ１の表面に、第１基板ＳＵＢ１から薄膜トランジスタＴＦＴへのＮａ（ナトリウム）やＫ（カリウム）等のイオンの混入を防止するために、下地層となる図示しない絶縁膜が形成されている。この絶縁膜としては、例えば第１基板ＳＵＢ１側から順に窒化シリコン（ＳｉＮ）などからなる層と酸化シリコン（ＳｉＯ）などからなる層を積層した構造の薄膜を用いることができるが、これに限定されるものではない。
【００３０】
この絶縁膜の上層にはゲート線ＧＬが形成され、実施形態１の液晶表示装置においては、このゲート線ＧＬの一部をゲート電極ＧＴとして用いる構成としている。このゲート電極ＧＴとなる領域を含むゲート線ＧＬの上層には、当該ゲート線ＧＬを被うようにして絶縁膜（ゲート絶縁膜）ＧＩが形成されている。このとき、薄膜トランジスタＴＦＴ、ＴＦＴ１〜３の形成領域においては、絶縁膜ＧＩは当該薄膜トランジスタＴＦＴ、ＴＦＴ１〜３のゲート絶縁膜として機能する。該絶縁膜ＧＩの上面であって、薄膜トランジスタＴＦＴ、ＴＦＴ１〜３の形成領域においては、ゲート電極ＧＴとして機能するゲート線ＧＬと重畳する個所において、アモルファスシリコン薄膜からなる半導体層ＡＳが形成されている。この半導体層ＡＳの図中上面側には、凹部（エッチング領域）が形成されている。
【００３１】
この凹部を除く半導体層ＡＳの少なくとも上面には、コンタクト層ＣＮＬが形成されている。該コンタクト層ＣＮＬは、例えば高濃度のｎ型不純物がドープされた高濃度不純物層（ｎ＋層）である。コンタクト層ＣＮＬは、ソース電極ＳＴあるいはドレイン電極ＤＴとチャネル領域との接続抵抗を下げる効果を有する。該コンタクト層ＣＮＬの図中上面には、アルミニウム等やその合金等からなる導電性の金属薄膜で形成されるドレイン線ＤＬに接続されるドレイン電極ＤＴと、画素電極ＰＸに接続されるソース電極ＳＴとが凹部を挟んで対向配置されている。ドレイン電極ＤＴ、ソース電極ＳＴ、及び半導体層ＡＳの上層を含む第１基板ＳＵＢ１の上面である薄膜トランジスタＴＦＴ、ＴＦＴ１〜３の上層の全面には当該薄膜トランジスタを保護するために、無機質材料である窒化シリコン（ＳｉＮ）膜等からなる図示しない保護膜が形成されている。なお、本実施形態においては、半導体層の上面のみにコンタクト層ＣＮＬを形成する構成としたが、これに限定されることはなく、例えば半導体層の上面及び側面にコンタクト層ＣＮＬを形成する構成であってもよい。
【００３２】
このとき、図４（ａ）及び図５（ａ）から明らかなように、実施形態１の薄膜トランジスタでは、表示領域内に形成される画素用の薄膜トランジスタＴＦＴと、表示領域の外側領域に形成される周辺回路用の薄膜トランジスタＴＦＴ１〜３とでは、ドレイン電極ＤＬとソース電極ＳＴとが対向する方向であるゲート長方向と直交するゲート幅方向においては、画素用の薄膜トランジスタＴＦＴと周辺回路用の薄膜トランジスタＴＦＴ１〜３とのゲート電極ＧＴが異なる形状となっている。すなわち、画素用の薄膜トランジスタＴＦＴにおけるゲート電極ＧＴでは、当該ゲート電極ＧＴを形成するゲート線ＧＬの延在方向に沿って、少なくとも当該ゲート線（ゲート電極ＧＴを含む）ＧＬを挟むようにして、絶縁膜ＧＩと共にゲート線ＧＬの一部が除去された領域である除去領域ＧＩＭが形成される構成となっている。この一対の除去領域ＧＩＭに挟まれる領域には、薄膜トランジスタＴＦＴの半導体領域が含まれる構成となっており、ゲート電極ＧＴを構成するゲート線ＧＬに重畳する半導体層ＡＳのゲート幅方向の幅である図４（ａ）中の左右方向の半導体層ＡＳの幅は、ゲート電極ＧＴ及び絶縁膜ＧＩの幅よりも小さく形成される構成となっている。すなわち、薄膜トランジスタＴＦＴのチャネル領域では、チャネル幅方向のゲート電極幅をＷ、絶縁膜（ゲート絶縁膜）ＧＩの幅をＲ、半導体層ＡＰの幅をＨとした場合、Ｒ＞Ｈ、Ｗ＞Ｈを満たす構成となる。このとき、後に詳述するように、絶縁膜（ゲート絶縁膜）ＧＩをマスクとしてゲート電極ＧＴをエッチングするので、Ｒ≧Ｗも満たすこととなる。また、実施形態１の液晶表示装置では、図５（ａ）に示すように、周辺回路用の薄膜トランジスタＴＦＴ１〜３は従来の薄膜トランジスタと同様の構造である。
【００３３】
また、周辺回路を形成する薄膜トランジスタの内で、ソース電極ＳＴから延在する配線ＳＩＧ２とゲート電極ＧＴから延在する配線ＳＩＧ１とを電気的に接続する個所では、図４（ｃ）に示すように、絶縁膜ＧＩにコンタクトホールＴＨが形成され、このコンタクトホールＴＨの形成領域では、配線ＳＩＧ１の上層に配線ＳＩＧ２が形成されるので、配線ＳＩＧ１と配線ＳＩＧ２とが電気的に接続される。
【００３４】
このように、実施形態１の液晶表示装置では、画素用の薄膜トランジスタＴＦＴの内で、半導体層ＡＳに重畳して形成される絶縁膜ＧＩ及びゲート線ＧＬに、当該絶縁膜ＧＩ及びゲート線ＧＬを除去した除去領域ＧＩＭを形成することによって、半導体層がゲート電極からはみ出すことなくゲート電極の面積を小さく形成し、光リーク電流を低減させると共に開口率を向上させている。その結果、液晶表示装置のコントラストを向上させることができる。
【００３５】
〈製造方法の説明〉
次に、図６〜図８に本発明の実施形態１の液晶表示装置における画素用及び周辺回路用の薄膜トランジスタの製造方法を説明するための図を示し、以下、図６〜図８に基づいて、実施形態１の薄膜トランジスタの製造方法を説明する。ただし、図６〜図８の（ａ）〜（ｂ）はそれぞれ前述する図４と同様に、図２及び図３のＣ−Ｃ’線、Ｄ−Ｄ’線、及びＥ−Ｅ’線における断面図を示す。また、除去領域の形成に係わる工程を除く他の工程は従来の液晶表示装置の製造方法と同様となるので、以下の説明では、除去領域の形成に係わる工程について詳細に説明する。
【００３６】
工程１．（図６）
第１基板ＳＵＢ１の上面側（液晶側）の面に、図６（ａ）〜（ｃ）に示すように、公知の工程によりアルミニウム（例えば、厚さ１５０ｎｍ）からなるゲート電極ＤＴ部分を含むゲート線ＧＬ及びゲート電極ＤＴから延在される配線ＳＩＧ１等を形成する。次に、公知のＣＶＤ工程により、図６（ａ）（ｂ）に示すように、窒化シリコンからなる絶縁膜（例えば、厚さ３００ｎｍ）ＧＩと、半導体層ＡＳとなるアモルファスシリコン層（例えば、厚さ２００ｎｍ）及びコンタクト層ＣＮＴとなる高濃度アモルファスシリコン層（例えば、厚さ３０ｎｍ）を連続成膜する。さらに、公知のホトエッチング工程により高濃度アモルファスシリコン層とアモルファスシリコン層との積層膜を島状に加工し、半導体層ＡＳとコンタクト層ＣＮＴとを形成する。このとき、図６（ｃ）に示すように、配線ＳＩＧ１の上層には、絶縁膜ＧＩのみが形成される。
【００３７】
工程２．（図７）
次に、第１基板ＳＵＢ１の全面にレジストを形成した後に、図７（ｃ）に示すように、絶縁膜ＧＩを介して形成されるソース電極ＳＴから延在される配線ＳＩＧ１及び該ソース電極ＳＴと同層に形成される図示しない導電層と、ドレイン電極ＤＴから延在される配線ＳＩＧ２及び該ドレイン電極ＤＴと同層に形成される図示しない導電層とを、電気的に接続するためのコンタクトホールを形成するためのレジストパターンＲＥＧを形成する。このときのレジストパターンは、図７（ｂ）に示すように、ドレイン電極ＤＴとソース電極ＳＴとの対向方向すなわちＤ−Ｄ’方向に対してはアモルファスシリコン層を覆うように、かつ、図７（ａ）に示すように、Ｃ−Ｃ’方向に対してはアモルファスシリコン層の幅よりも小さくレジストをパターンニングする。
【００３８】
工程３．（図８）
次に、図８（ａ）〜（ｃ）に示すように、レジストパターンＲＥＧをマスクとして、高濃度アモルファスシリコン層であるコンタクト層ＣＮＴとアモルファスシリコン層である半導体層ＡＳとをエッチングする。この時、まず、等方性エッチングを行うことにより、レジストに対しコンタクト層ＣＮＴ及び半導体層ＡＳが縮小加工される。すなわち、図８（ｃ）に示すように、Ｃ−Ｃ’線方向であるゲート幅方向にコンタクト層ＣＮＴ及び半導体層ＡＳがレジストパターンＲＥＧの幅よりも縮小される。次に、図８（ａ）に示すように、異方性エッチングによりレジストパターンＲＥＧをマスクにして絶縁膜（ゲート絶縁膜）ＧＩをエッチング除去する。この絶縁膜ＧＩのエッチング時に、図８（ｃ）に示すように、薄膜トランジスタＴＦＴ１のゲート電極ＧＴから配線ＳＩＧ１とドレイン電極ＤＴからの配線ＳＩＧ２とを電気的に接続するためのコンタクトホールＴＨを開口（形成）する。このとき、図８（ｂ）に示すように、Ｄ−Ｄ’線方向に対しては、レジストＲＥＧによりコンタクト層ＣＮＴ及び絶縁膜ＧＩが被われているので、エッチング加工されない。
【００３９】
工程４．（図４）
次に、レジストＲＥＧを除去した後に、公知のソース・ドレイン電極の形成工程により、アルミニウム薄膜からなる膜厚が５００ｎｍのソース電極ＳＴ及びドレイン電極ＤＴ並びに同層のソース線ＳＬ及びドレイン線ＤＬ等を形成する。この時、実施形態１では、ゲート電極ＧＴとソース電極ＳＴ及びドレイン電極ＤＴとは同じ材料であるアルミニウム薄膜で形成しているため、図４（ａ）に示すＣ−Ｃ’断面において、ゲート電極ＧＴも絶縁膜（ゲート絶縁膜）ＧＩをマスクにしてエッチング除去される。その後、ソース・ドレイン電極ＳＴ、ＤＴをマスクにして、コンタクト層ＣＮＴをエッチング除去すると共に、半導体層ＡＳに凹部を形成することにより、図４（ａ）〜（ｃ）の構造を得る。なお、図３に示すブートストラップ回路ＢＳＣを構成する薄膜トランジスタＴＦＴ１〜３については、高濃度アモルファスシリコン層で形成されるコンタクト層ＣＮＴと、アモルファスシリコン層で形成される半導体層ＡＳからなる各積層膜を島状に加工した後、薄膜トランジスタＴＦＴ１〜３全体を覆うようにレジストＲＥＧを形成することにより、図５（ａ）、（ｂ）の構造を得ることができる。この薄膜トランジスタＴＦＴ１〜３の形成工程は周知の工程である。
【００４０】
このように、本願発明のアモルファスシリコン層（高濃度アモルファスシリコン層を含む）であるコンタクト層ＣＮＴ及び半導体層ＡＳと絶縁膜ＧＩとを同じレジストマスクＲＥＧを用いて加工した後に、絶縁膜ＧＩをマスクにしてゲート電極ＧＴを加工すると共に、コンタクト層ＣＮＴ及び半導体層ＡＳが薄膜トランジスタＴＦＴのゲート幅方向にレジストマスクよりも縮小加工する構成としている。その結果、薄膜トランジスタＴＦＴのゲート幅方向の半導体層ＡＳをゲート電極ＧＴよりも内側に形成でき、かつゲート電極ＧＴの面積を小さくできる。このため、バックライトからの光照射による光リーク電流の低減と画素の開口率向上を両立させることができる。
【００４１】
このとき、絶縁膜（ゲート絶縁膜）ＧＩの除去工程において、ゲート電極ＧＴからの配線ＳＩＧ１とドレイン電極ＤＴからの配線ＳＩＧ２とのコンタクトホールＴＨを開口することにより、プロセス工数を増やすことなく両者の直接コンタクトが可能となり、周辺回路の狭額縁化も可能となる。
【００４２】
〈実施形態２〉
図９は本発明の実施形態２の画像表示装置における画素構成を説明するための平面図であり、図１０は本発明の実施形態２の画像表示装置における周辺回路を構成するブートストラップ回路の概略構成を説明するための平面図であり、以下、図９及び図１０に基づいて、実施形態２の画像表示装置である液晶表示装置の画素及び周辺回路について説明する。ただし、実施形態２の液晶表示装置は、薄膜トランジスタＴＦＴの構成が異なるのみで他の構成は実施形態１と同様の構成となる。従って、以下の説明では、薄膜トランジスタＴＦＴの構成について詳細に説明する。また、実施形態２の薄膜トランジスタＴＦＴは半導体層ＰＳとしてポリシリコンを用いた構成となっており、さらには、チャネル層である半導体層ＰＳの横側すなわち端部にコンタクト層ＣＮＴが形成されるコープレーナ型の薄膜トランジスタである。
【００４３】
図９に示すように、実施形態２の液晶表示装置の表示領域に配置される薄膜トランジスタＴＦＴにおいても、ゲート線ＧＬの一部と重畳する個所において、ポリシリコンからなる半導体層ＰＳが形成されている。この半導体層ＰＳは薄膜トランジスタＴＦＴの半導体層（チャネル層）である。そして、図中Ｙ方向に伸張されるドレイン線ＤＬの一部において、薄膜トランジスタＴＦＴ側に延在する延在部（接続部）ＪＣを有し、この延在部ＪＣは半導体層ＰＳ上に形成された薄膜トランジスタＴＦＴのドレイン電極ＤＴに接続される。また、ドレイン線ＤＬは、後述する絶縁膜（ゲート絶縁膜）及び層間絶縁膜を介して、ゲート線ＧＬ及びコモン線ＣＬと交差する構成となっている。また、ドレイン線ＤＬ及びドレイン電極ＤＴの形成の際に同時に形成されるソース電極ＳＴが、半導体層ＰＳを介してドレイン電極ＤＴと対向し、かつ、半導体層ＰＳの側面に形成されるコンタクト層から画素領域側に延在された延在部を有して形成されている。この延在部はコンタクトホールＴＨを介して画素電極ＰＸと接続されるパッド部ＰＤに至るようにして構成されている。ここで、実施形態２においても、絶縁膜（ゲート絶縁膜）及び層間絶縁膜を介し重畳して形成されるパッド部ＰＤとコモン線ＣＬとで保持容量Ｃｓｔを形成している。
【００４４】
また、実施形態２の薄膜トランジスタＴＦＴにおいては、細線で示す領域にゲート電極ＧＴと半導体層ＰＳとの間に形成される絶縁膜が形成されない領域である絶縁膜の除去領域ＧＩＭが形成される構成となっている。この絶縁膜の除去領域ＧＩＭは、半導体層ＰＳを挟むようにして形成される、すなわち半導体層ＰＳが形成される領域におけるゲート線ＧＬを図中上下から挟むような構成となっている。また、実施形態２においては、点線で示す領域に層間絶縁膜が形成されない領域である層間絶縁膜の除去領域ＩＮＭが形成される構成となっている。特に、実施形態２の薄膜トランジスタＴＦＴにおいては、ソース電極とドレイン電極とが対向配置される領域に層間絶縁膜が除去された除去領域ＩＮＭが形成されると共に、該除去領域ＩＮＭが絶縁膜の除去領域ＧＩＭの形成領域にも形成されている。従って、図９から明らかなように、実施形態２の薄膜トランジスタＴＦＴにおいては、層間絶縁膜が除去された領域ＩＮＭに重畳して、絶縁膜（ゲート絶縁膜）が除去された領域ＧＩＭが形成される構成となっている。このとき、実施形態２の除去領域ＧＩＭにおいても、後に詳述するように、除去領域ＧＩＭの辺縁部の内で対向側すなわちゲート電極が形成される側では、当該除去領域ＧＩＭの辺縁部に沿ってゲート電極が形成される構成となっている。このような構成とすることにより、実施形態２の薄膜トランジスタＴＦＴにおいても、ゲート電極のＹ方向への突出量が半導体層ＰＳと同等程度の突出量とし、該ゲート線ＧＬに隣接して配置されるコモン線ＣＬとゲート線ＧＬとの間隔、すなわちゲート線ＧＬと当該画素の画素電極との間隔及びＹ方向に隣接する画素の画素電極とゲート線ＧＬとの間隔を、図３０に示す従来の薄膜トランジスタよりも小さい間隔で形成することを可能としている。さらには、ゲート線ＧＬと保持容量Ｃｓｔとの間の距離も小さい距離で形成することを可能としている。その結果、限られた領域であるドレイン線ＤＬとゲート線ＧＬとに囲まれる画素領域内における画素電極ＰＸの占める面積を増加させることが可能となり、リーク電流を低減させつつ開口率を向上させることが可能となる。
【００４５】
一方、図１０に示すように、実施形態１のブートストラップ回路ＢＳＣの各薄膜トランジスタＴＦＴ１〜３もポリシリコンからなる半導体層ＰＳを備える構成となっている。この薄膜トランジスタＴＦＴ１〜３においても、層間絶縁膜が除去された除去領域ＩＮＭが形成され、該除去領域ＩＮＭを挟むようしてソース電極とドレイン電極とが対向配置される構成となっている。
【００４６】
〈薄膜トランジスタの詳細構成〉
次に、図１１に図９のＦ−Ｆ’線及びＧ−Ｇ’線並びに図１０のＨ−Ｈ’線における断面図、図１２に図１０のＪ−Ｊ’線、Ｋ−Ｋ’線及びＨ−Ｈ’線における断面図をそれぞれ示し、以下、図１１及び図１２に基づいて、実施形態２の画素領域に形成される薄膜トランジスタＴＦＴと周辺回路領域に形成される薄膜トランジスタＴＦＴ１〜３とについて詳細に説明する。ただし、図１１（ａ）は図９のＦ−Ｆ’線における断面図、図１１（ｂ）は図９のＧ−Ｇ’線における断面図、図１１（ｃ）は図１０のＨ−Ｈ’線における断面図を示しており、図１２（ａ）は図１０のＪ−Ｊ’線における断面図、図１２（ｂ）は図１０のＫ−Ｋ’線における断面図、図１２（ｃ）は図１０のＨ−Ｈ’線における断面図をそれぞれ示している。
【００４７】
図１１（ｂ）及び図１２（ｂ）に示すように、実施形態２の薄膜トランジスタＴＦＴ、ＴＦＴ１〜３においても、第１基板ＳＵＢ１の液晶側面に形成される図示しない絶縁膜（下地膜）の上層にはゲート線ＧＬが形成され、このゲート線ＧＬの一部をゲート電極ＧＴとして用いる構成としている。このゲート電極ＧＴとなる領域を含むゲート線ＧＬの上層には、当該ゲート線ＧＬを被うようにして絶縁膜（ゲート絶縁膜）ＧＩが形成されている。特に、実施形態２の薄膜トランジスタＴＦＴ、ＴＦＴ１〜３では、絶縁膜ＧＩの上層に層間絶縁膜ＩＮが形成され、薄膜トランジスタＴＦＴ、ＴＦＴ１〜３の形成領域において、チャネル幅方向に延在する絶縁膜ＧＩに達する凹部が形成されている。このとき、該凹部の辺縁部から側壁部及び底部に沿って半導体層ＰＳが形成され、該半導体層ＰＳの端部である層間絶縁膜ＩＮの上面の対向する位置にコンタクト層ＣＮＴが形成されている。また、半導体層ＰＳの上面及びコンタクト層ＣＮＴの一部上面には、酸化シリコンからなる絶縁膜であるキャップ絶縁膜ＣＩＮが形成されている。該コンタクト層ＣＮＬの図中上面には、導電性の金属薄膜で形成されるドレイン線ＤＬに接続されるドレイン電極ＤＴと、画素電極ＰＸに接続されるソース電極ＳＴとが対向配置されている。ドレイン電極ＤＴ、ソース電極ＳＴ、及び半導体層ＡＳの上層を含む第１基板ＳＵＢ１の上面である薄膜トランジスタＴＦＴ、ＴＦＴ１〜３の上層の全面には当該薄膜トランジスタを保護するために、無機質材料である窒化シリコン（ＳｉＮ）膜等からなる図示しない保護膜が形成されている。
【００４８】
このとき、図１１（ａ）及び図１２（ａ）から明らかなように、実施形態２の薄膜トランジスタにおいても、表示領域内に形成される画素用の薄膜トランジスタＴＦＴと、表示領域の外側領域に形成される周辺回路用の薄膜トランジスタＴＦＴ１〜３とでは、ドレイン電極ＤＬとソース電極ＳＴとが対向する方向であるゲート長方向と直交するゲート幅方向においては、画素用の薄膜トランジスタＴＦＴと周辺回路用の薄膜トランジスタＴＦＴ１〜３とのゲート電極ＧＴが異なる形状となっている。すなわち、画素用の薄膜トランジスタＴＦＴにおけるゲート電極ＧＴでは、当該ゲート電極ＧＴを形成するゲート線ＧＬの延在方向に沿って、少なくとも当該ゲート線（ゲート電極ＧＴを含む）ＧＬを挟むようにして、絶縁膜ＧＩと共にゲート線ＧＬの一部が除去された領域である除去領域ＧＩＭが形成される構成となっている。特に、実施形態２においては、層間絶縁膜ＩＮが除去された除去領域ＩＮＭ内に除去領域ＧＩＭが形成され、一対の除去領域ＧＩＭに挟まれる領域には、薄膜トランジスタＴＦＴの半導体領域が含まれる構成となっている。このとき、ゲート電極ＧＴを構成するゲート線ＧＬに重畳する半導体層ＡＳのゲート幅方向の半導体層ＰＳの幅である図１１（ａ）中の左右方向の幅は、ゲート電極ＧＴ及び絶縁膜ＧＩの幅よりも小さく形成されている。また、実施形態２の液晶表示装置では、図１２（ａ）に示すように、周辺回路用の薄膜トランジスタＴＦＴ１〜３は従来の薄膜トランジスタと同様の構造である。
【００４９】
また、周辺回路を形成する薄膜トランジスタの内で、ソース電極ＳＴから延在する配線ＳＩＧ２とゲート電極ＧＴから延在する配線ＳＩＧ１とを電気的に接続する個所では、図１１（ｃ）及び図１２（ｃ）に示すように、絶縁膜ＧＩ及び層間絶縁膜ＩＮにコンタクトホールＴＨが形成され、このコンタクトホールＴＨの形成領域では、配線ＳＩＧ１の上層に配線ＳＩＧ２が形成されるので、配線ＳＩＧ１と配線ＳＩＧ２とが電気的に接続される。
【００５０】
このように、実施形態２の液晶表示装置では、画素用の薄膜トランジスタＴＦＴの内で、半導体層ＰＳに重畳して形成される絶縁膜ＧＩ及び層間絶縁膜ＩＮ並びにゲート線ＧＬに、当該絶縁膜ＧＩ及びゲート線ＧＬを除去した除去領域ＧＩＭを形成することによって、半導体層がゲート電極からはみ出すことなくゲート電極の面積を小さく形成し、光リーク電流を低減させると共に開口率を向上させている。その結果、液晶表示装置のコントラストを向上させることができる。
【００５１】
〈製造方法の説明〉
次に、図１３〜図１８に本発明の実施形態２の液晶表示装置における画素用の薄膜トランジスタの製造方法を説明するための図、図１９〜図２１に本発明の実施形態２の液晶表示装置における周辺回路用の薄膜トランジスタの製造方法を説明するための図を示し、以下、図１３〜図２１に基づいて、実施形態２の薄膜トランジスタの製造方法を説明する。ただし、図１３〜図２１の（ａ）〜（ｂ）はそれぞれ前述する図１１及び図１２と同様に、図９及び図１０のＦ−Ｆ’線、Ｇ−Ｇ’線、Ｈ−Ｈ’線、Ｊ−Ｊ’線、Ｋ−Ｋ’線における断面図を示す。また、除去領域ＩＮＭ、ＧＩＭの形成に係わる工程を除く他の工程は従来の液晶表示装置の製造方法と同様となるので、以下の説明では、除去領域ＩＮＭ、ＧＩＭの形成に係わる工程について詳細に説明する。
【００５２】
まず、図１３〜図１８に基づいて、実施形態２の画素用の薄膜トランジスタの製造方法を説明する。
【００５３】
工程１−１．（図１３）
まず、図１３（ａ）〜（ｃ）に示すように、第１基板ＳＵＢ１となるガラス基板上に、公知の工程によりアルミニウム（例えば、膜厚１５０ｎｍ）からなるゲート電極ＧＴ及び同層の配線を形成する。次に、公知のＣＶＤ工程により、例えば膜厚１００ｎｍの酸化シリコンからなる絶縁膜（ゲート絶縁膜）ＧＩと、例えば膜厚５００ｎｍの窒化シリコンからなる層間絶縁膜ＩＮと、例えば膜厚３０ｎｍの高濃度アモルファスシリコン層（後にコンタクト層ＣＮＴとなる）を連続成膜する。
【００５４】
工程１−２．（図１４）
次に、図１４（ａ）〜（ｃ）に示すように、公知のホト−ドライエッチング工程により高濃度アモルファスシリコン層ＣＮＴおよび層間絶縁膜ＩＮをテーパ状に加工し、層間絶縁膜ＩＮに絶縁膜（ゲート絶縁膜）ＧＩに到達する凹部を形成する。この時、酸化シリコンで形成される絶縁膜（ゲート絶縁膜）ＧＩと窒化シリコンで形成される層間絶縁膜ＩＮとはエッチングレートが異なるため、絶縁膜（ゲート絶縁膜）ＧＩを残したまま層間絶縁膜ＩＮを加工できる。この工程により、図１４（ａ）に示すように、高濃度アモルファスシリコン層ＣＮＴから層間絶縁膜ＩＮを貫通し、絶縁膜ＧＩに到達する層間絶縁膜ＩＮの除去領域ＩＮＭが形成される。
【００５５】
工程１−３．（図１５）
次に、図１５（ａ）〜（ｃ）に示すように、公知のＣＶＤ工程により、例えば膜厚５０ｎｍのアモルファスシリコン層を凹部に成膜した後、公知のレーザアニール法によりアモルファスシリコン層を結晶化し、半導体層となるポリシリコン層ＰＳと、コンタクト層となる低抵抗な高濃度ポリシリコン層ＣＮＴとを形成する。
【００５６】
工程１−４．（図１６）
次に、図１６（ａ）〜（ｃ）に示すように、公知のＣＶＤ工程により酸化シリコンからなるキャップ絶縁膜ＣＩＮを形成し、公知のホト工程によりレジストＲＥＧをパターンニングした後、公知のエッチング工程によりキャップ絶縁膜ＣＩＮおよびポリシリコン層ＰＳを島状に加工し、薄膜トランジスタＴＦＴの半導体領域を形成する。この時、キャップ絶縁膜ＣＩＮにはサイドエッチングが施されており、図１６（ａ）のＦ−Ｆ’断面においてポリシリコン層ＰＳの表面が、図１６（ｂ）のＧ−Ｇ’断面において高濃度ポリシリコン層ＣＮＴの表面が露出するように加工されている。
【００５７】
工程１−５．（図１７）
次に、図１７（ａ）〜（ｃ）に示すように、レジストＲＥＧおよび層間絶縁膜ＩＮをマスクにして、図１７（ａ）のＦ−Ｆ’断面に示すように、絶縁膜（ゲート絶縁膜）ＧＩをエッチング除去する。このとき、図１７（ｃ）のＨ−Ｈ’断面に示すように、ゲート電極ＧＴからの配線ＳＩＧ１とドレイン電極ＤＴからの配線ＳＩＧ２とを電気的に接続するためのコンタクトホールＴＨを絶縁膜（ゲート絶縁膜）ＧＩに開口する。
【００５８】
工程１−６．（図１８）
次に、図１８（ａ）〜（ｃ）に示すように、レジストを除去した後、公知の工程により、例えば膜厚５００ｎｍのアルミニウムからなるソース電極ＳＴ及びドレイン電極ＤＴ並びにソース電極ＳＴ又はドレイン電極ＤＴから延在する各配線（ソース線ＳＬ及びドレイン線ＤＬを含む）を形成する。この時、ゲート電極ＧＴとソース電極ＳＴ及びドレイン電極ＤＴとは同じ材料で構成されているため、図１８（ａ）のＦ−Ｆ’断面に示すように、ゲート電極ＧＴは絶縁膜（ゲート絶縁膜）ＧＩをマスクにしてエッチング除去される。その後、ソース電極ＳＴ及びドレイン電極ＤＴ並びにキャップ絶縁膜ＣＩＮをマスクにして、ポリシリコン層ＰＳおよび高濃度ポリシリコン層ＣＮＴをエッチング除去することにより、図１１（ａ）〜（ｃ）に示す薄膜トランジスタＴＦＴの構造を得る。
【００５９】
次に、図１９〜図２１に基づいて、実施形態２の周辺回路用の薄膜トランジスタＴＦＴ１〜３の製造方法を説明する。ただし、以下に説明する周辺回路用の薄膜トランジスタＴＦＴ１〜３は、前述する画素用の薄膜トランジスタＴＦＴの形成と同時に行われる。また、ポリシリコン層ＰＳの形成までは画素用の薄膜トランジスタＴＦＴの形成と同じとなるので、その説明は図１３〜図１５に基づいて適宜行う。
【００６０】
工程２−１．（図１３）
まず、画素用の薄膜トランジスタＴＦＴの工程１−１と同様に、第１基板ＳＵＢ１となるガラス基板上に、公知の工程により、例えば膜厚１５０ｎｍのアルミニウムからなるゲート電極ＧＴを形成する。次に、公知のＣＶＤ工程により、例えば膜厚１００ｎｍの酸化シリコンからなる絶縁膜（ゲート絶縁膜）ＧＩと、例えば膜厚５００ｎｍの窒化シリコンからなる層間絶縁膜ＩＮと、例えば膜厚３０ｎｍの高濃度アモルファスシリコン層を連続成膜する。
【００６１】
工程２−２．（図１４、図１５）
さらに、画素用の薄膜トランジスタＴＦＴの工程１−２と同様に、高濃度アモルファスシリコン層ＣＮＴおよび層間絶縁膜ＩＮをテーパ状に加工し、凹部を形成する。この後に、該凹部に例えば膜厚５０ｎｍのアモルファスシリコン層を形成した後に、アモルファスシリコン層をレーザアニール法等により結晶化することにより、ポリシリコン層ＰＳと低抵抗な高濃度ポリシリコン層ＣＮＴを形成する。
【００６２】
工程２−３．（図１９）
次に、図１９（ａ）〜（ｃ）に示すように、公知のＣＶＤ工程により酸化シリコンからなるキャップ絶縁膜ＣＩＮを形成する。次に、公知のホト工程によりレジストＲＥＧをパターンニングした後、図１９（ａ）（ｂ）に示すように、公知のエッチング工程によりキャップ絶縁膜ＣＩＮおよびポリシリコン層ＰＳを島状に加工する。この時、図１９（ａ）のＪ−Ｊ’断面に示すように、レジストマスクＲＥＧは層間絶縁膜ＩＮの除去領域ＩＮＭを覆うように形成されている。さらに、キャップ絶縁膜ＣＩＮにはサイドエッチングが施され、図１９（ａ）のＪ−Ｊ’断面に示すように、キャップ絶縁膜ＣＩＮは層間絶縁膜ＩＮの除去領域ＩＮＭよりも内側すなわち除去領域ＩＮＭよりも小さく形成されるように加工される。
【００６３】
工程２−４．（図２０）
次に、図２０（ａ）〜（ｃ）に示すように、レジストＲＥＧおよび層間絶縁膜ＩＮをマスクにして絶縁膜（ゲート絶縁膜）ＧＩをエッチング除去することにより、図２０（ｃ）のＨ−Ｈ’断面に示すように、ゲート電極ＧＴから延在する配線ＳＩＧ１とドレイン電極ＤＴから延在する配線ＳＩＧ２とを電気的に接続するためのコンタクトホールＴＨを開口する。
【００６４】
工程２−５．（図２１）
次に、図２１（ａ）〜（ｃ）に示すように、レジストＲＥＧを除去した後、公知の工程により、例えば膜厚５００ｎｍのアルミニウムからなるソース電極ＳＴ及びドレイン電極ＤＴ並びに同層の配線を形成する。この時、図２１（ａ）のＪ−Ｊ’断面に示すように、絶縁膜（ゲート絶縁膜）ＧＩはエッチング除去されないため、薄膜トランジスタＴＦＴ３のゲート電極ＧＴが除去されることはない。その後、キャップ絶縁膜ＣＩＮおよびソース電極ＳＴ及びドレイン電極ＤＴをマスクにして、ポリシリコン層ＰＳおよび高濃度ポリシリコン層ＣＮＴをエッチング除去することにより、図１２に示す実施形態２の回路用の薄膜トランジスタＴＦＴ１〜３の構造を得る。
【００６５】
以上説明したように、実施形態２の薄膜トランジスタにおいても実施形態１と同様、ポリシリコン層ＰＳと絶縁膜（ゲート絶縁膜）ＧＩとを同じレジストマスクを用いて加工した後、絶縁膜（ゲート絶縁膜）ＧＩをマスクにしてゲート電極ＧＴを加工する。従って、半導体層であるポリシリコン層ＰＳに重畳して形成されるゲート電極ＧＴよりも内側に半導体層ＰＳを形成でき、かつゲート電極ＧＴの面積を小さくできるため、バックライトからの光照射による光リーク電流の低減と画素の開口率向上を両立させることができる。
【００６６】
また、実施形態２では、ポリシリコンからなる半導体層ＰＳでチャネルを形成することにより薄膜トランジスタＴＦＴ、ＴＦＴ１〜３の性能を向上できる。さらには、ゲート線ＧＬとドレイン線ＤＬとの間に層間絶縁膜ＩＮを有するため、これら配線間の寄生容量を低減でき、薄膜トランジスタＴＦＴ、ＴＦＴ１〜３の耐圧を向上できる。このため液晶表示装置の高速駆動化や歩留まり向上といった格別の効果を得ることができる。
【００６７】
なお、実施形態２において、絶縁膜（ゲート絶縁膜）ＧＩとして酸化シリコン膜の代わりに、酸化シリコン膜と窒化シリコン膜との積層膜を用いてもよい。特に、窒化シリコン膜を絶縁膜（ゲート絶縁膜）ＧＩとして用いれば、第１基板ＳＵＢ１内の不純物が絶縁膜（ゲート絶縁膜）ＧＩ中に拡散侵入するのを効果的に防止でき、薄膜トランジスタＴＦＴの特性変動を抑制できるという格別の効果を得ることができる。
【００６８】
また、実施形態２において、アモルファスシリコンの結晶化法は熱アニールによる固相成長法でも良いし、熱アニールとレーザアニールの組み合わせであっても良い。また、ＰＥＣＶＤや反応熱ＣＶＤを用いてポリシリコンを直接成膜してもよい。ＰＥＣＶＤや反応熱ＣＶＤなどの直接成膜法を用いることにより、製造工程を簡略化でき、スループットが向上することができる。また、半導体層ＰＳとしては、粒径が20nmから100nm程度の微結晶シリコンでもあってもよく、シリコンとゲルマニウムの化合物であってもよい。シリコンとゲルマニウムの化合物を用いることにより、薄膜トランジスタＴＦＴの性能を向上できる。
【００６９】
〈実施形態３〉
図２２は本発明の実施形態３の液晶表示装置の断面図であり、特に、実施形態１の薄膜トランジスタが形成される第１基板を用いたＴＮ方式の液晶表示装置を示している。ただし、本願発明はＴＮ方式の液晶表示装置に限定されることはなく、ＴＮ方式と同様に画素電極と共通電極とを異なる基板に形成するＶＡ方式やＩＰＳ方式の液晶表示装置に適用可能である。なお、第１基板ＳＵＢ１の表示領域内に形成される薄膜トランジスタＴＦＴを除く他の構成は従来の液晶表示装置と同様の構成となる。
【００７０】
図２２に示すように、実施形態３の液晶表示装置はブラックマトリックスＢＭ、カラーフィルタＣＦ、絶縁膜（オーバーコート層）ＩＮ１、共通電極ＣＴ、及び配向膜ＯＲＩが形成されるガラス基板（第２の基板）ＳＵＢ２と、実施形態１のガラス基板（第１の基板）ＳＵＢ１とで液晶ＬＣを挟持する構成となっており、２枚のガラス基板ＳＵＢ１、ＳＵＢ２の両側にそれぞれ偏光板ＰＬが形成されている。
【００７１】
この実施形態３における液晶表示装置においても、画素に対応した位置に形成されるカラーフィルタＣＦの間にブラックマトリクスＢＭが形成され、該ブラックマトリクスＢＭがドレイン線等の形成領域からの光漏れを遮光する構成となっている。このような構成により、画素電極ＰＸと共通電極ＣＴとの間にドレイン線ＤＬから送られる信号電圧を印加すると、その電圧に応じて液晶の配向状態が変化し、バックライトからの光を制御することにより、画像を表示する。なお、実施形態２の薄膜トランジスタを画素用の薄膜トランジスタに用いてもよい。
【００７２】
図２２に示すように、本願発明を適用した画素用の薄膜トランジスタを用いることにより、コンタクトホールが形成される保持容量の領域と半導体領域との間隔を小さくすることが可能となるので、開口率を向上させることができる。
【００７３】
〈実施形態４〉
図２３は本発明の実施形態４の画像表示装置である有機発光ダイオードを用いた画像表示装置の概略構成を説明するための図であり、以下、図２３に基づいて、実施形態４の画像表示装置について説明する。ただし、実施形態４の有機発光ダイオード（ＯＬＥＤ）を用いた画像表示装置（以下、ＯＬＥＤ画像表示装置と略記する）はボトムエミッション型であり、薄膜トランジスタの構成を除く他の構成は従来と同様である。従って、以下の説明では、薄膜トランジスタの構成について詳細に説明する。
【００７４】
実施形態４の画像表示装置である有機ＥＬ表示装置は、有機ＥＬ膜及び該有機ＥＬ膜を駆動する薄膜トランジスタ等が形成される第１基板と、該第１基板に対向配置される封止ガラスとから構成されている。第１基板と封止ガラスとは封止シール材で固定されると共に、第１基板と封止ガラスとの間が真空に保持される構成となっている。第１基板の対向面側には、図２３に示すように、Ｙ方向に延在しＸ方向に並設され、映像信号を供給するドレイン線ＤＬを備える構成となっている。また、Ｘ方向に延在しＹ方向に並設され、走査信号を供給するゲート線ＧＬを備える構成となっている。該ドレイン線ＤＬとゲート線ＧＬとに囲まれる領域が画素の領域となり、各画素領域（以下、画素と記す）ＰＩＸにはＲ（赤）、Ｇ（緑）、Ｂ（青）に発光する有機ＥＬ膜（ＯＬＥＤ層）ＯＬＥＤが形成されている。各画素は図２３中のＸ方向及びＹ方向にマトリクス状に配列され、画素が形成される領域が画素領域（表示領域）となる。また、ドレイン線ＤＬと隣接して形成され、有機ＥＬ膜への駆動電流を供給する電源線ＰＷを備える構成となっている。
【００７５】
また、第１基板にはドレイン線ＤＬに映像信号（ドレイン信号）を供給する映像信号駆動回路（ドレインドライバ）ＤＤＲと、ゲート線ＧＬに走査信号（ゲート信号）を供給する走査信号駆動回路（ゲートドライバ）ＧＤＲが形成されている。これらドレインドライバＤＤＲ及びゲートドライバＧＤＲの出力は、封止シール材を超えて画素領域の外側まで延在されるドレイン線ＤＬ及びゲート線ＧＬとそれぞれ接続されている。また、実施形態４のドレインドライバＤＤＲは、電源線ＰＷに供給する電源を有する構成となっており、その出力は封止シール材を超えて画素領域の外側まで延在される電源線ＰＷに接続されている。
【００７６】
また、図２３に示すように、実施形態４のＯＬＥＤ表示装置の各画素ＰＩＸは、有機ＥＬ膜を備える発光層ＯＬＥＤと、該発光層ＯＬＥＤに供給する電流すなわち発光層（ＯＬＥＤ）の発光量を制御する第２薄膜トランジスタＴＦＴ２と、第２薄膜トランジスタＴＦＴ２のドレイン−ゲート端子間に並列に接続される保持容量Ｃｓｔと、該保持容量Ｃｓｔに少なくとも１フレーム分の映像信号を書き込む第１薄膜トランジスタＴＦＴ１と、を備える構成となっている。
【００７７】
〈画素構成〉
図２４は本発明の実施形態４の画像表示装置であるＯＬＥＤ表示装置における画素の構成を説明するための図である。ただし、図２４中に示す第１薄膜トランジスタＴＦＴ１の構成は、前述する実施形態１の薄膜トランジスタＴＦＴと同様の構成となる。従って、図２４に示すＣ−Ｃ’線及びＤ−Ｄ’線並びにＥ−Ｅ’線における断面図は、図４に示す断面図となる。以下、図２４及び図４に基づいて、実施形態４のＯＬＥＤ表示装置の画素構成について詳細に説明する。
【００７８】
図２４に示すように、実施形態４のＯＬＥＤ表示装置においても、隣り合う一対のドレイン線ＤＬと、隣り合う一対のゲート線ＧＬとに囲まれた領域毎にそれぞれ独立した画素電極ＰＸが形成され、図示しない発光層ＯＬＥＤを有する画素の領域となっている。ゲート線ＧＬの一部と重畳する個所において、例えばアモルファスシリコンからなる半導体層ＡＳが形成されている。なお、半導体層ＡＳはアモルファスシリコンに限定されることはなく、低温ポリシリコンや微結晶シリコン等であってもよい。そして、図中Ｙ方向に伸張されるドレイン線ＤＬの一部において、第１薄膜トランジスタＴＦＴ１側に延在する延在部を有し、この延在部が半導体層ＡＳ上に形成された第１薄膜トランジスタＴＦＴ１のドレイン電極ＤＴに接続される。また、ドレイン線ＤＬ及びドレイン電極ＤＴの形成の際に同時に形成されるソース電極ＳＴは、半導体層ＡＳ上にてドレイン電極ＤＴと対向し、かつ、半導体層ＡＳ上から第２薄膜トランジスタＴＦＴ２側に延在する延在部を有して形成されている。この延在部はコンタクトホールＴＨ１を介して、第２薄膜トランジスタＴＦＴ２のゲート電極に電気的に接続されている。
【００７９】
第２薄膜トランジスタＴＦＴ２のゲート電極ＧＴは、その一部が図示しない絶縁膜を介して画素電極ＰＸと重畳される構成となっており、この重畳領域において第２薄膜トランジスタＴＦＴ２のドレイン−ゲート端子間に並列する保持容量Ｃｓｔを形成している。また、図中Ｙ方向に伸張される電源線ＰＷの一部において、第２薄膜トランジスタＴＦＴ２側に延在する延在部を有し、この延在部が半導体層ＡＳ上に形成された第２薄膜トランジスタＴＦＴ２のソース電極ＳＴに接続される。半導体層ＡＳ上にてソース電極ＳＴと対向するドレイン電極ＤＴは図示しない絶縁膜の上層に形成されるＩＴＯ等の周知の透明電極材料で形成される画素電極ＰＸとコンタクトホールＴＨ２を介して接続される構成となっている。
【００８０】
実施形態４の第１薄膜トランジスタＴＦＴ１においても、点線で示す領域にゲート電極ＧＴと半導体層ＡＳとの間に形成される絶縁膜が形成されない領域である絶縁膜の除去領域ＧＩＭが形成される構成となっている。絶縁膜の除去領域ＧＩＭは、半導体層ＡＳとゲート線ＧＬとを挟むようにして形成されている、すなわち半導体層ＡＳが形成される領域におけるゲート線ＧＬを図中上下から挟むような構成となっている。このとき、実施形態４の除去領域ＧＩＭでは、除去領域ＧＩＭの辺縁部の内で対向側すなわちゲート電極が形成される側では、当該除去領域ＧＩＭの辺縁部に沿ってゲート電極が形成される構成としている。このような構成とすることにより、ゲート電極のＹ方向への突出量が半導体層ＡＳと同等程度の突出量とし、該ゲート線ＧＬに隣接して配置される画素電極ＰＸとゲート線ＧＬとの間隔を従来の薄膜トランジスタよりも小さい間隔で形成することを可能としている。その結果、限られた領域であるドレイン線ＤＬとゲート線ＧＬとに囲まれる画素領域内における画素電極ＰＸの占める面積を増加させることが可能となり、第１薄膜トランジスタＴＦＴ１でのリーク電流を低減させつつ、画素の開口率を向上させることが可能となる。
【００８１】
図２５は本発明の実施形態４の画像表示装置であるＯＬＥＤ表示装置の概略構成を説明するための断面図ある。ただし、図２５に示す薄膜トランジスタは発光層ＯＬＥＤに流す電流量を制御する駆動用の第２薄膜トランジスタＴＦＴ２である。
【００８２】
図２５に示すように、実施形態４のＯＬＥＤ表示装置は第１基板ＳＵＢ１と封止ガラスＳＧとの間の領域内に画素が形成され、スペーサＳＰにより所定間隔に保持する構成となっている。また、発光層ＯＬＥＤに用いる発光材料が湿度に非常に弱い性質を有するために、実施形態４においては封止ガラスＳＧの内側すなわち画素の形成側に周知の乾燥剤ＤＳが配置されている。また、第１基板ＳＵＢ１の上面側（画素の形成側）には、ゲート電極ＧＴ及びゲート線ＧＬが形成され、その上層に絶縁膜（ゲート絶縁膜）ＧＩが形成されている。該絶縁膜ＧＩの上層には島状の半導体層ＡＳが形成され、該半導体層ＡＳに形成される凹部を挟むようにしてコンタクト層ＣＮＴが形成され、該コンタクト層ＣＮＴにドレイン電極ＤＴ及びソース電極ＳＴがそれぞれ積層され、第２薄膜トランジスタＴＦＴ２を形成している。該第２薄膜トランジスタＴＦＴ２のソース電極ＳＴから延在する延在部には透明導電部材であるＩＴＯで形成される画素電極ＰＸが電気的に接続され、その上層に有機ＥＬ膜を含む発光層ＯＬＥＤが形成されており、その上層に共通電極ＣＴが形成され、図示しないコモン線に接続されている。また、第２薄膜トランジスタＴＦＴ２の上層であり、画素電極ＰＸの形成領域を除く領域には、層間絶縁膜ＩＮが形成されている。
【００８３】
このように、実施形態４のＯＬＥＤ表示装置は、第１基板ＳＵＢ１側に発光層ＯＬＥＤからの光を取り出すボトムエミッション型の構成となっているので、ゲート電極ＧＴの面積を小さくすることにより画素の開口率が向上し、ＯＬＥＤ表示装置の高コントラスト化が可能となる。本実施形態は、実施形態２の薄膜トランジスタを適用した場合であっても同様の効果を得ることができる。
【００８４】
なお、本発明の実施形態１〜４の画像表示装置では、薄膜トランジスタの形成領域における絶縁膜（ゲート絶縁膜）ＧＩの除去領域ＧＩＭのチャネル長方向長さを半導体層ＡＳ、ＰＳの形成領域よりも大きい構成としたが、図２６に示すように、除去領域ＧＩＭのチャネル長方向長さが半導体層ＡＳ、ＰＳの形成領域よりも小さい構成であってもよい。さらには、図２７に示すように、画素領域全体に除去領域ＧＩＭを形成してもよく、この場合には、画素領域全体の絶縁膜（ゲート絶縁膜）ＧＩが除去されるので、画素の透過率が向上しコントラストをさらに向上できるという格別の効果を得ることができる。
【００８５】
さらには、実施形態１〜４において、ソース電極及びドレイン電極並びにゲート電極ＧＴの材料は、Ｔｉ、ＴｉＷ、ＴｉＮ、Ｗ、Ｃｒ、Ｍｏ、Ｔａ、Ｎｂ等の金属、またはそれらの合金であってもよい。
【００８６】
以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【符号の説明】
【００８７】
ＳＵＢ１……第１基板、ＳＵＢ２……第２基板、ＧＴ……ゲート電極、ＧＬ……ゲート線
ＧＩ……絶縁膜、ＡＳ、ＰＳ……半導体層、ＤＬ……ドレイン線、ＤＴ……ドレイン電極
ＪＣ……接続部、ＳＴ……ソース電極ＳＴ、ＤＲ……駆動回路、Ｃｓｔ……保持容量
ＢＳＣ……ブートストラップ回路、ＤＤＲ……映像信号駆動回路（ドレインドライバ）
ＧＤＲ……走査信号駆動回路（ゲートドライバ）、ＳＩＧ１、ＳＩＧ２……配線
ＡＲ……表示領域、ＴＦＴ、ＴＦＴ１〜３……薄膜トランジスタ、ＰＸ……画素電極
ＰＩＸ……画素、ＣＴ……共通電極、ＧＩＭ……絶縁膜（ゲート絶縁膜）の除去領域
ＩＮＭ……層間絶縁膜の除去領域、ＲＥＧ……レジスト、ＣＮＴ……コンタクト層
ＩＮ……層間絶縁膜、ＩＮ１……絶縁膜（オーバーコート層）
ＣＩＮ……キャップ絶縁膜、ＣＬ……コモン線、ＴＨ……コンタクトホール
ＰＤ……パッド部、ＢＭ……ブラックマトリクス、ＣＦ……カラーフィルタ
ＬＣ……液晶、ＰＬ……偏光板、ＯＲＩ……配向膜、ＯＬＥＤ……発光層
ＰＷ……電源線、ＳＧ……封止ガラス、ＳＰ……スペーサ、ＤＳ……乾燥剤
【特許請求の範囲】
【請求項１】
基板上に複数の薄膜トランジスタを有する画像表示装置であって、
前記基板上に形成される複数のゲート線と、前記ゲート線と交差する複数のドレイン線とを有し、
前記薄膜トランジスタはボトムゲート型であり、チャネル領域は前記基板側からゲート電極／ゲート絶縁膜／半導体層が順次積層された積層構造を有し、
前記チャネル領域のチャネル幅方向に形成されると共に、前記ゲート電極の両端側に形成される当該ゲート絶縁膜が除去された一対の除去領域を有し、
前記チャネル領域におけるチャネル幅方向の前記ゲート電極の幅をＷ、前記一対の除去領域に挟まれ、前記チャネル幅方向の前記ゲート絶縁膜の幅をＲとした場合、Ｒ≧Ｗを満たすことを特徴とする画像表示装置。
【請求項２】
前記チャネル領域におけるチャネル幅方向の前記半導体層の幅をＨとした場合、
前記チャネル幅方向の前記ゲート絶縁膜の幅Ｒは、Ｒ＞Ｈを満たすことを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記チャネル領域におけるチャネル幅方向の前記半導体層の幅Ｈと、前記チャネル領域におけるチャネル幅方向の前記ゲート電極の幅Ｗとは、Ｗ＞Ｈを満たすことを特徴とする請求項１又は２に記載の画像表示装置。
【請求項４】
ソース電極及びドレイン電極は前記半導体層の上層に形成された金属膜からなり、前記ソース電極及びドレイン電極と前記ゲート電極とが同一の薄膜材料からなることを特徴とする請求項２又は３に記載の画像表示装置。
【請求項５】
ソース電極及びドレイン電極部は、基板側からゲート絶縁膜、層間絶縁膜、非単結晶シリコン膜、金属膜が順次積層された積層構造を有し、
前記半導体層は前記ゲート絶縁膜及び前記層間絶縁膜並びに前記非単結晶シリコン膜にそれぞれ接して形成され、
前記ゲート電極上部の前記層間絶縁膜はテーパ状に加工され、
前記ソース電極及びドレイン電極と前記ゲート電極とが同一の薄膜材料からなることを特徴とする請求項２又は３に記載の画像表示装置。
【請求項６】
基板上に複数の薄膜トランジスタを有する画像表示装置の製造方法であって、
基板上に、ゲート電極を含むゲート線を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に非単結晶シリコン膜を形成する工程と、
前記ゲート絶縁膜を加工し、前記ゲート電極の延在方向と平行に形成される少なくとも１つの辺縁部を有すると共に、前記辺縁部が平面的に前記ゲート電極を挟むように対向配置され、かつ前記チャネル領域のチャネル幅方向に配置される一対の開口部を前記ゲート絶縁膜に形成する工程と、
非単結晶シリコン膜上にドレイン電極及びソース電極を形成すると共に、前記ゲート絶縁膜をマスクとして、前記開口部内に露出されるゲート電極をエッチングする工程とを含むことを特徴とする画像表示装置の製造方法。
【請求項７】
レジストをマスクとして、前記非単結晶シリコン膜をサイドエッチングし半導体層を形成する工程を有し、
チャネル幅方向の前記半導体層の幅をＨ、前記チャネル幅方向の前記ゲート絶縁膜の幅をＲとした場合、Ｒ＞Ｈを満たす前記半導体層を形成することを特徴とする請求項６に記載の画像表示装置の製造方法。
【請求項８】
前記ゲート絶縁膜にコンタクトホールを形成する工程を有し、
前記ドレイン電極及び前記ソース電極を形成する際に、前記ドレイン電極及び前記ソース電極と共に形成される同層の配線が前記ゲート線と同層の配線と電気的接続されることを特徴とする請求項６又は７に記載の画像表示装置の製造方法。
【請求項９】
前記ゲート絶縁膜の上層に層間絶縁膜を形成する工程と、
レジストをマスクにして前記層間絶縁膜を加工する工程と、
前記加工された層間絶縁膜をマスクにして前記ゲート絶縁膜を加工する工程とを有することを特徴とする請求項６乃至８の内の何れかに記載の画像表示装置の製造方法。
【請求項１】
基板上に複数の薄膜トランジスタを有する画像表示装置であって、
前記基板上に形成される複数のゲート線と、前記ゲート線と交差する複数のドレイン線とを有し、
前記薄膜トランジスタはボトムゲート型であり、チャネル領域は前記基板側からゲート電極／ゲート絶縁膜／半導体層が順次積層された積層構造を有し、
前記チャネル領域のチャネル幅方向に形成されると共に、前記ゲート電極の両端側に形成される当該ゲート絶縁膜が除去された一対の除去領域を有し、
前記チャネル領域におけるチャネル幅方向の前記ゲート電極の幅をＷ、前記一対の除去領域に挟まれ、前記チャネル幅方向の前記ゲート絶縁膜の幅をＲとした場合、Ｒ≧Ｗを満たすことを特徴とする画像表示装置。
【請求項２】
前記チャネル領域におけるチャネル幅方向の前記半導体層の幅をＨとした場合、
前記チャネル幅方向の前記ゲート絶縁膜の幅Ｒは、Ｒ＞Ｈを満たすことを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記チャネル領域におけるチャネル幅方向の前記半導体層の幅Ｈと、前記チャネル領域におけるチャネル幅方向の前記ゲート電極の幅Ｗとは、Ｗ＞Ｈを満たすことを特徴とする請求項１又は２に記載の画像表示装置。
【請求項４】
ソース電極及びドレイン電極は前記半導体層の上層に形成された金属膜からなり、前記ソース電極及びドレイン電極と前記ゲート電極とが同一の薄膜材料からなることを特徴とする請求項２又は３に記載の画像表示装置。
【請求項５】
ソース電極及びドレイン電極部は、基板側からゲート絶縁膜、層間絶縁膜、非単結晶シリコン膜、金属膜が順次積層された積層構造を有し、
前記半導体層は前記ゲート絶縁膜及び前記層間絶縁膜並びに前記非単結晶シリコン膜にそれぞれ接して形成され、
前記ゲート電極上部の前記層間絶縁膜はテーパ状に加工され、
前記ソース電極及びドレイン電極と前記ゲート電極とが同一の薄膜材料からなることを特徴とする請求項２又は３に記載の画像表示装置。
【請求項６】
基板上に複数の薄膜トランジスタを有する画像表示装置の製造方法であって、
基板上に、ゲート電極を含むゲート線を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に非単結晶シリコン膜を形成する工程と、
前記ゲート絶縁膜を加工し、前記ゲート電極の延在方向と平行に形成される少なくとも１つの辺縁部を有すると共に、前記辺縁部が平面的に前記ゲート電極を挟むように対向配置され、かつ前記チャネル領域のチャネル幅方向に配置される一対の開口部を前記ゲート絶縁膜に形成する工程と、
非単結晶シリコン膜上にドレイン電極及びソース電極を形成すると共に、前記ゲート絶縁膜をマスクとして、前記開口部内に露出されるゲート電極をエッチングする工程とを含むことを特徴とする画像表示装置の製造方法。
【請求項７】
レジストをマスクとして、前記非単結晶シリコン膜をサイドエッチングし半導体層を形成する工程を有し、
チャネル幅方向の前記半導体層の幅をＨ、前記チャネル幅方向の前記ゲート絶縁膜の幅をＲとした場合、Ｒ＞Ｈを満たす前記半導体層を形成することを特徴とする請求項６に記載の画像表示装置の製造方法。
【請求項８】
前記ゲート絶縁膜にコンタクトホールを形成する工程を有し、
前記ドレイン電極及び前記ソース電極を形成する際に、前記ドレイン電極及び前記ソース電極と共に形成される同層の配線が前記ゲート線と同層の配線と電気的接続されることを特徴とする請求項６又は７に記載の画像表示装置の製造方法。
【請求項９】
前記ゲート絶縁膜の上層に層間絶縁膜を形成する工程と、
レジストをマスクにして前記層間絶縁膜を加工する工程と、
前記加工された層間絶縁膜をマスクにして前記ゲート絶縁膜を加工する工程とを有することを特徴とする請求項６乃至８の内の何れかに記載の画像表示装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２０１１−２２８５６０（Ｐ２０１１−２２８５６０Ａ）
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願番号】特願２０１０−９８４８６（Ｐ２０１０−９８４８６）
【出願日】平成２２年４月２２日（２０１０．４．２２）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【出願人】（５０６０８７８１９）パナソニック液晶ディスプレイ株式会社 (443)
【Ｆターム（参考）】
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願日】平成２２年４月２２日（２０１０．４．２２）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【出願人】（５０６０８７８１９）パナソニック液晶ディスプレイ株式会社 (443)
【Ｆターム（参考）】
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