薄膜トランジスタ及びその製造方法
【課題】 安定性に優れ、高移動度であり、フレキシブルディスプレイの画素部や駆動部に適した薄膜トランジスタを提供する。
【解決手段】 絶縁基板上にゲート電極を有し、それらの上に形成されたゲート絶縁膜の上に、ドレイン電極、ソース電極が配置されており、ソース電極とドレイン電極の間隙を含むように酸化物半導体パターンが配置されている薄膜トランジスタ装置であって、該酸化物半導体パターン上に、封止層を有する。封止層が無機絶縁膜であり、例えば酸化窒化シリコンである。または、フッ素化樹脂である。また、少なくとも画素電極上には封止層を有しない。さらに封止層上に、画素電極部に開口を有する層間絶縁膜を有し、層間絶縁膜上に、開口部で画素電極と接続された上部画素電極を有する。
【解決手段】 絶縁基板上にゲート電極を有し、それらの上に形成されたゲート絶縁膜の上に、ドレイン電極、ソース電極が配置されており、ソース電極とドレイン電極の間隙を含むように酸化物半導体パターンが配置されている薄膜トランジスタ装置であって、該酸化物半導体パターン上に、封止層を有する。封止層が無機絶縁膜であり、例えば酸化窒化シリコンである。または、フッ素化樹脂である。また、少なくとも画素電極上には封止層を有しない。さらに封止層上に、画素電極部に開口を有する層間絶縁膜を有し、層間絶縁膜上に、開口部で画素電極と接続された上部画素電極を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種の画像表示装置等に用いられる薄膜トランジスタ及びその製造方法に関し、さらに、この薄膜トランジスタを用いたディスプレイに関する。
【背景技術】
【０００２】
従来、半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン（ａ−Ｓｉ）やポリシリコン（ｐｏｌｙ−Ｓｉ）の薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）が製造され、液晶ディスプレイや電子ペーパー等に応用されている。
【０００３】
また近年、有機半導体や酸化物半導体が登場し（例えば非特許文献１参照）、２００°Ｃ以下の低温でＴＦＴを作製できることが示され、プラスチック基板を用いたフレキシブルディスプレイへの期待が高まっている。特に酸化物半導体は移動度が１０ｃｍ２／Ｖｓ程度と大きいので、ｐｏｌｙ−Ｓｉなみの高性能なＴＦＴの実現が期待される。すなわち、画素内のＴＦＴだけでなく、周辺の駆動論理回路も酸化物ＴＦＴで作り込むことが期待されている。
【非特許文献１】K.Nomura et al., Nature, 432, 488(2004)
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、酸化物ＴＦＴの試作を行った結果、酸化物半導体が一般的な非フッ素化樹脂（エポキシやアクリル等）に接触すると、ＴＦＴのしきい値が−３０Ｖ程度ずれる現象が観測された。
【０００５】
この現象は、薄膜トランジスタを論理回路として用いた場合でも、ディスプレイとして用いた場合でも、問題である。例えば論理回路として用いる場合、エポキシ樹脂で埋め込むことが通常行われるが、酸化物半導体がこのエポキシに接触することにより、ＴＦＴの特性が変化し、正常な論理動作が行われなくなる。
また、ディスプレイとして用いる場合で、層間絶縁膜および上部画素電極を設ける場合には、酸化物半導体が、層間絶縁膜として通常用いられるエポキシやアクリル等の樹脂に接触することにより、ＴＦＴの特性が変化することになる。あるいはディスプレイとして用いる場合で、層間絶縁膜を用いない場合、液晶ディスプレイでは液晶に接触し、電子ペーパーでは接着剤に接触することによって、ＴＦＴの特性が変化することになる。いずれの場合も、ディスプレイの表示に異常が起こる。
【０００６】
本発明は、以上のような実情に鑑み、特性変化の小さい酸化物薄膜トランジスタを提供することを目的とする。また、フレキシブルディスプレイに適した画素用の薄膜トランジスタや駆動用の薄膜トランジスタ論理回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述の目的を達成するため、本発明の薄膜トランジスタは、絶縁基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたドレイン電極、ソース電極とを有し、少なくとも前記ドレイン電極とソース電極の間隙部分に酸化物半導体パターンが配置されている薄膜トランジスタであって、前記酸化物半導体パターン上に封止層を設けたことを特徴とする。封止層を設けることにより、その上に通常の非フッ素化樹脂が接触しても、酸化物半導体への影響を抑えることができる。具体的には、その上に非フッ素化樹脂を塗布する前後で、薄膜トランジスタのしきい値シフトが±５Ｖ以内であれば、酸化物半導体への影響が小さいとみなせる。
【０００８】
また前記封止層が、無機絶縁膜であることを特徴とする。すなわち、酸化物半導体に影響を与えない封止層として、無機絶縁膜を用いることができる。また前記封止層が、酸化窒化シリコンであることを特徴とする。無機絶縁膜の中でも酸化窒化シリコンは、絶縁性や封止性能が良好な膜を容易に得ることができる。
また前記封止層が、フッ素化樹脂であることを特徴とする請求項１記載の薄膜トランジスタである。酸化物半導体に影響を与えない封止層としてフッ素化樹脂を用いることができる。
【０００９】
また、前記ゲート電極と同一層に、ゲート電極と接続されたゲート配線、キャパシタ電極、及びキャパシタ電極と接続されたキャパシタ配線を有し、前記ドレイン電極、ソース電極と同一層に、ドレイン電極と接続されたドレイン配線、及びソース電極に接続された画素電極を有し、少なくとも画素電極上には封止層を有しないことを特徴とする。このような構造により、画素電極が液晶層に電圧を印加する役割を果たし、フレキスブルディスプレイ用ＴＦＴとして用いることができる。
また前記ゲート電極と同一層に、ゲート電極と接続されたゲート配線、キャパシタ電極、及びキャパシタ電極と接続されたキャパシタ配線を有し、前記ドレイン電極、ソース電極と同一層に、ドレイン電極と接続されたドレイン配線、及びソース電極に接続された画素電極を有し、少なくとも酸化物半導体パターン上に封止層を有するとともに、前記封止層上に、画素電極部に開口を有する層間絶縁膜を有し、前記層間絶縁膜上に、前記開口部で画素電極と接続された上部画素電極を有することを特徴とする。このような構造により、上部画素電極が液晶層に電圧を印加する役割を果たし、フレキスブルディスプレイ用ＴＦＴとして用いることができる。
【００１０】
また、以上のような薄膜トランジスタを用いた薄膜トランジスタディスプレイとすることにより、特性の安定したフレキシブルディスプレイを実現できる。
【００１１】
また本発明の薄膜トランジスタの製造方法は、絶縁基板上にゲート電極を形成する工程と、ゲート絶縁膜開口予定部にレジストパターンを形成する工程と、ゲート絶縁膜と酸化物半導体を成膜する工程と、ゲート絶縁膜開口予定部のレジストを除去してゲート絶縁膜に開口部を形成する工程と、前記開口部の形成前もしくは形成後に酸化物半導体をパターニングする工程と、ドレイン電極及びソース電極を形成する工程と、前記ドレイン電極及びソース電極の形成前もしくは形成後に封止層を形成する工程とを有し、前記酸化物半導体をパターニングする際に、ゲート絶縁膜開口部近傍をエッチングしないことにより、開口部内のゲート電極がエッチャントにさらされないようにすることを特徴とする。これにより、ゲート電極材料の選択の幅を広くすることができる。
【００１２】
また本発明の薄膜トランジスタの製造方法は、絶縁基板上にゲート電極を形成する工程と、ゲート絶縁膜を形成する工程と、酸化物半導体パターンを形成する工程と、ドレイン電極及びソース電極を形成する工程と、前記ドレイン電極及びソース電極の形成前もしくは形成後に封止層を形成する工程とを有し、前記封止層を形成する工程が、反応性スパッタであることを特徴とする。封止層の工程に反応性スパッタを用いることにより、簡単な方法で性能のよい膜を再現性よく得ることができる。
また前記封止層を形成する工程が、ＳｉＮ焼結体をターゲットとした反応性スパッタであることを特徴とする。この方法により、性能のよい封止膜を再現性よく得ることができる。
【００１３】
さらに本発明の薄膜トランジスタの製造方法は、絶縁基板上にゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線を形成する工程と、ゲート絶縁膜を形成する工程と、酸化物半導体パターンを形成する工程と、ドレイン電極、ドレイン配線、ソース電極、及び画素電極を形成する工程と、前記ドレイン電極、ドレイン配線、ソース電極、及び画素電極の形成前もしくは形成後に封止層を形成する工程と、層間絶縁膜を形成する工程と、上部画素電極を形成する工程とを有し、前記上部画素電極を形成する工程がスクリーン印刷であることを特徴とする。上部画素電極の工程にスクリーン印刷を用いることにより、簡単な工程で薄膜トランジスタを製造できる。
【発明の効果】
【００１４】
本発明の薄膜トランジスタによれば、酸化物半導体パターン上に封止層を設けることにより、その上に通常の非フッ素化樹脂を塗布した場合でも、ＴＦＴ特性の変化を抑えることができる。したがって、このような薄膜トランジスタを用いたディスプレイによれば、ＴＦＴ特性の安定化により高品位の画像表示を行うことが可能となる。
また本発明の薄膜トランジスタの製造方法によれば、酸化物半導体エッチングの際にゲート絶縁膜開口部にもレジストを残すことにより、ゲート電極のエッチングを抑制できる。あるいは、封止層を反応性スパッタで作製することにより、特性のよい封止膜を得ることができる。さらには、上部画素電極をスクリーン印刷で作製することにより、容易に製造することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、図面を使用して詳細に説明する。
（第１の実施の形態）
本発明の第１の実施の形態に係わる薄膜トランジスタの例を図１〜図３に示す。
図１は本実施の形態の第１の例による薄膜トランジスタで作製したインバータを示す平面配置図、および、線Ａ−Ａ´に沿った断面図を示している。
また、図２は本実施の形態の第２の例による薄膜トランジスタで作製したインバータを示す平面配置図、および、Ｂ−Ｂ´線に沿った断面図を示している。
さらに図３は、本実施の形態の第３の例による薄膜トランジスタで作製したインバータを示す平面配置図、および、線Ｃ−Ｃ´に沿った断面図を示している。
【００１６】
図１〜図３に示すように、本発明の第１の実施の形態に係わる薄膜トランジスタでは、絶縁基板１上にゲート電極２が設けられ、開口部３Ａを有するゲート絶縁膜３および酸化物半導体パターン６を有し、さらにドレイン電極５およびソース電極４が設けられている。そして、少なくとも半導体層６の上面のうちソース電極４・ドレイン電極５で覆われていない部分が、封止層９で覆われている。
そして、図１では、ソース電極４・ドレイン電極５を付けた上から、半導体層６を覆うように封止層９が設けられている。また、図２では、半導体層６のチャネル部を覆うように封止層９を付けた後、封止層９に付いていない部分にソース電極４・ドレイン電極５が接続されている。また、図３では、半導体層６のチャネル部を覆うだけでなく、ソース電極４・ドレイン電極５との接続部分およびゲート電極との接続部分３Ａ以外がすべて封止層９に覆われている。なお、図３および図９以降において、符号９Ａは封止層９に設けられた封止層開口部を示す。
【００１７】
製造方法の例を、図１０〜図１２に示している。絶縁基板１としては、ガラス等のリジッドな基板を用いることもできるが、プロセス温度が２００°Ｃ以下と小さいために、フレキシブルなプラスチック基板を用いることができる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン（Ｎｙ）等が用いられる。
【００１８】
ゲート電極２としては、Ｍｏ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ等の金属や、ＩＴＯ等の透明導電膜など、任意の導電膜を用いることができる。パターニングには、通常のフォトリソグラフィ＋エッチング法を使用できるが、印刷法など、他の方法でもよい。
【００１９】
ゲート絶縁膜３としては、ＳｉＯＮ、ＳｉＯｘ、ＳｉＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３等、無機の絶縁膜を用いることができる。開口部３Ａを開ける方法としては、予め開口予定部にレジストパターン３ＡＲを形成しておき、ゲート絶縁膜３の成膜後にレジストパターン３ＡＲとともに上部の膜を除去するリフトオフ法が好適であるが、通常のフォトリソグラフィ＋エッチング法等、他の方法を用いてもよい。
酸化物半導体パターン６としては、ＩｎＧａＺｎＯや、ＩｎＧａＳｎＯ、ＺｎＧａＯ、ＧａＳｎＯ等を用いることができる。酸化物半導体のパターニング法としては、フォトリソグラフィ＋エッチング法が好適であるが、印刷法など、他の方法でもよい。
【００２０】
そして重要なことは、酸化物半導体パターニングの際に、ゲート絶縁膜開口部３Ａ内のゲート電極２が酸化物半導体のエッチャントにさらされないように、開口部３Ａ内にレジストを残しておくことである。
具体的には、例えば次のような方法がある。例えば、ゲート開口予定部にレジストパターン３ＡＲを形成し（図１０〜図１２の（ａ））、ゲート絶縁膜３と酸化物半導体層６Ｌを連続成膜した後（図１０〜図１２の（ｂ））、レジスト３ＡＲをリフトオフして開口部３Ａを形成し（図１０〜図１２の（ｃ））、全面に別のレジストを塗布し、半導体パターンと同時に開口部にもレジストパターン６Ｒを残しておき（図１０〜図１２の（ｄ））、酸化物半導体をエッチングする（図１０〜図１２の（ｅ））。
あるいは、ゲート開口予定部にレジストパターン３ＡＲを形成し、ゲート絶縁膜２と酸化物半導体層６Ｌを連続成膜した後、レジスト３ＡＲをリフトオフせずに全面に別のレジストを塗布し、半導体加工用パターン６Ｒを形成し（開口部にも元のレジストパターン３ＡＲを残しておき）、酸化物半導体をエッチングする（この方法は、図示していないが、レジスト３ＡＲをリフトオフしないこと以外は図１０〜図１２と同じである）。これらの方法により、ゲート電極２として、酸に弱いＭｏ、Ｃｕ、Ａｌ、Ｔｉ、ＩＴＯ等を用いることが可能になる。
【００２１】
ドレイン電極５、ソース電極４としては、Ｍｏ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ等の金属や、ＩＴＯ等の透明導電膜など、各種の導電膜を用いることができる。ここでもフォトリソグラフィ＋エッチング法、リフトオフ法、印刷法などを用いることができる。図１０のようにドレイン電極５・ソース電極４を封止層９よりも先に付ける場合には、半導体層６が損傷を受けないようにリフトオフ法または印刷法が好適である。図１１、図１２のようにドレイン電極５・ソース電極４を封止層９よりも後に付ける場合には、半導体層６は封止層９またはドレイン電極５・ソース電極４に覆われているので、フォトリソグラフィ＋エッチング法を用いることができる。
【００２２】
封止層９としては、ＳｉＯＮ、ＳｉＯｘ、ＳｉＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３等、無機の絶縁膜を用いることができる。特にＳｉＯＮは、絶縁性がよく欠陥が少ない膜を反応性スパッタによって容易に得ることができ、特に好ましい。ＳｉＮ焼結体をターゲットとし、酸素流量を適切に制御すると（例えば（アルゴン流量＋酸素流量）の５％以上２０％以下にして成膜すると）、良好な封止特性が得られる。アルゴンのみで成膜した通常スパッタのＳｉＮでは、膜内の応力が大きすぎて容易に剥がれてしまう。酸素流量が大きいと、成膜速度が遅くなるという難点がある。
【００２３】
あるいは、封止層９として、樹脂の水素をフッ素に置き換えたフッ素化樹脂を用いることもできる。具体的には、フッ素化エポキシ、フッ素化アクリル、フッ素化ポリイミド、ポリフッ化ビニリデン、フッ素化オレフィン・プロピレン共重合体、フッ素化オレフィン・ビニルエーテル共重合体、フッ素化オレフィン・ビニルエステル共重合体、フッ素化エーテル環化重合体等を用いることができる。また、フッ素化樹脂には、一部の水素をフッ素に置き換えた部分フッ素化樹脂と、全ての水素をフッ素に置き換えた全フッ素化樹脂があるが、全フッ素化樹脂の方がより望ましい。通常の非フッ素化樹脂（エポキシやアクリル等）と異なり、フッ素化樹脂は安定性に優れた物質であり、酸化物半導体に影響を及ぼさない。無機絶縁膜の場合、パターニングにはリフトオフ法が好適である。フッ素化樹脂の場合、パターニングは印刷（スクリーン印刷、フレキソ印刷、反転印刷、インクジェット印刷等）で行うことができるが、スピンコートやダイコートによって全面に形成後、コンタクト部のみをピンセット等で剥がしてもよい。
【００２４】
チャネル幅は、半導体層６の幅で決まる。ソース電極４・ドレイン電極５を封止層９よりも先に形成した場合（図１、図１０）、チャネル長はソース電極４・ドレイン電極５間の距離で決まる。ソース電極４・ドレイン電極５を封止層９よりも後に形成する場合（図２〜図３、図１１、図１２）、チャネル長は封止層９の幅で決まる。図３のように接続部以外をすべて封止層９で覆うと、配線の交差部分でのリーク電流や浮遊容量を低減できるという利点がある。
【００２５】
なお、図１〜図３に示したものはインバータであるが、同様にしてＮＡＮＤやＮＯＲや、シフトレジスタ等、他の論理回路も作製できることは言うまでもない。また、図１〜図３に示したものはエンハンスメント／エンハンスメント（Ｅ／Ｅ）型であるが、これに限定されるものではなく、エンハンスメント／デプレション（Ｅ／Ｄ）型や相補型にしてもよい。ただし、酸化物半導体は通常ｎ型なので、相補型にするにはｐ型の半導体を組み合わせる必要がある。また、このような論理回路は、ＩＣとして使用できるだけでなく、ディスプレイの周辺回路としてマトリクスアレイの周囲に配置することもできる。
【００２６】
（第２の実施の形態）
本発明の第２の実施の形態に係わる薄膜トランジスタの例を図４〜図６に示す。
図４は本実施の形態の第１の例による薄膜トランジスタで作製したＴＦＴアレイ内の１画素を示す平面配置図、および、Ｄ−Ｄ´線に沿った断面図を示している。
また、図５は本実施の形態の第２の例による薄膜トランジスタで作製したＴＦＴアレイ内の１画素を示す平面配置図、および、Ｅ−Ｅ´線に沿った断面図を示している。
さらに図６は、本実施の形態の第３の例による薄膜トランジスタで作製したＴＦＴアレイ内の１画素を示す平面配置図、および、Ｆ−Ｆ´線に沿った断面図を示している。
【００２７】
図４〜図６に示すように、本発明の第２の実施の形態に係わる薄膜トランジスタでは、絶縁基板１上にゲート電極２、それに接続されたゲート配線２´、キャパシタ電極１０、それに接続されたキャパシタ配線１０´が設けられ、ゲート絶縁膜３および酸化物半導体パターン６を有し、さらにドレイン電極５、それに接続されたドレイン配線５´、ソース電極４、それに接続された画素電極８が設けられている。
そして、少なくとも酸化物半導体パターン６上でソース電極４・ドレイン電極５に覆われていない部分が、封止層９で覆われている。画素電極８が、画像表示物に電圧を印加する作用をする。従って、画素電極８は封止層９で覆われないことが望ましい。
そして、図４では、ソース電極４・ドレイン電極５を付けた上から、半導体層６を覆うように封止層９が設けられている。また、図５では、半導体層６のチャネル部を覆うように封止層９を付けた後、封止層９が付いていない部分にソース電極４・ドレイン電極５が接続されている。また、図６では、半導体層６のチャネル部を覆うだけでなく、ソース電極４・ドレイン電極５との接続部分および画素電極８の下でキャパシタを構成する部分以外が全て封止層９に覆われている。
【００２８】
次に製造方法の例を図１３〜図１５に示す。絶縁基板１としては、ガラス等のリジッドな基板を用いることもできるが、プロセス温度が２００°Ｃ以下と小さいために、フレキシブルなプラスチック基板を用いることができる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン（Ｎｙ）等が用いられる。
【００２９】
ゲート電極２、ゲート配線２´、キャパシタ電極１０、キャパシタ配線１０´としては、Ｍｏ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ等の金属や、ＩＴＯ等の透明導電膜など、任意の導電膜を用いることができる。パターニングには、通常のフォトリソグラフィ＋エッチング法を使用できるが、印刷法など、他の方法でもよい。
【００３０】
ゲート絶縁膜３としては、ＳｉＯＮ、ＳｉＯｘ、ＳｉＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３等、無機の絶縁膜を用いることができる。酸化物半導体パターン６としては、ＩｎＧａＺｎＯや、ＩｎＧａＳｎＯ、ＺｎＧａＯ、ＧａＳｎＯ等を用いることができる。酸化物半導体のパターニング法としては、通常のフォトリソグラフィ＋エッチング法が好適であるが、リフトオフ法など、他の方法を用いてもよい。
【００３１】
ドレイン電極５、ドレイン配線５´、ソース電極４、画素電極８としては、Ｍｏ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ等の金属や、ＩＴＯ等の透明導電膜など、各種の導電膜を用いることができる。ここでもフォトリソグラフィ＋エッチング法、リフトオフ法、印刷法などを用いることができる。
また、図１３のようにドレイン電極５・ソース電極４を封止層９よりも先に付ける場合には、半導体層６が損傷を受けないようにリフトオフ法または印刷法が好適である。さらに図１４、図１５のようにドレイン電極５・ソース電極４を封止層９よりも後に付ける場合には、半導体層６は封止層９またはドレイン電極５・ソース電極４に覆われているので、フォトリソグラフィ＋エッチング法を用いることができる。
【００３２】
封止層９としては、ＳｉＯＮ、ＳｉＯｘ、ＳｉＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３等、無機の絶縁膜を用いることができる。特にＳｉＯＮは、絶縁性がよく欠陥が少ない膜を反応性スパッタによって容易に得ることができ、特に好ましい。ＳｉＮ焼結体をターゲットとし、酸素流量を（アルゴン流量＋酸素流量）の５％〜２０％にして成膜すると、良好な封止特性が得られる。アルゴンのみで成膜した通常のＳｉＮでは、膜内の応力が大きすぎて容易に剥がれてしまう。酸素流量が大きいと、成膜速度が遅くなるという難点がある。
【００３３】
あるいは、封止層９として、樹脂の水素をフッ素に置き換えたフッ素化樹脂を用いることもできる。具体的には、フッ素化エポキシ、フッ素化アクリル、フッ素化ポリイミド、ポリフッ化ビニリデン、フッ素化オレフィン・プロピレン共重合体、フッ素化オレフィン・ビニルエーテル共重合体、フッ素化オレフィン・ビニルエステル共重合体、フッ素化エーテル環化重合体等を用いることができる。また、フッ素化樹脂には、一部の水素をフッ素に置き換えた部分フッ素化樹脂と、全ての水素をフッ素に置き換えた全フッ素化樹脂があるが、全フッ素化樹脂の方がより望ましい。通常の非フッ素化樹脂（エポキシやアクリル等）と異なり、フッ素化樹脂は安定性に優れた物質であり、酸化物半導体に影響を及ぼさない。無機絶縁膜の場合、パターニングにはリフトオフ法が好適である。フッ素化樹脂の場合、パターニングは印刷（スクリーン印刷、フレキソ印刷、反転印刷、インクジェット印刷等）で行うことができる。
【００３４】
チャネル幅は、半導体層６の幅で決まる。ソース電極４・ドレイン電極５を封止層９よりも先に形成した場合（図４、図１３）、チャネル長はソース電極４・ドレイン電極５間の距離で決まる。ソース電極４・ドレイン電極５を封止層９よりも後に形成する場合（図５〜図６、図１４、図１５）、チャネル長は封止層９の幅で決まる。また、図６のように接続部以外を全て封止層９で覆うと、配線の交差部分でのリーク電流や浮遊容量を低減できるという利点がある。
【００３５】
（第３の実施の形態）
本発明の第３の実施の形態に係わる薄膜トランジスタの例を図７〜図９に示す。
図７は本実施の形態の第１の例による薄膜トランジスタで作製したＴＦＴアレイのうちの１画素を示す平面配置図、および、Ｇ−Ｇ´線に沿った断面図を示している。
また、図８は本実施の形態の第２の例による薄膜トランジスタで作製したＴＦＴアレイのうちの１画素を示す平面配置図、および、Ｈ−Ｈ´線に沿った断面図を示している。
さらに図９は、本実施の形態の第３の例による薄膜トランジスタで作製したＴＦＴアレイのうちの１画素を示す平面配置図、および、Ｉ−Ｉ´線に沿った断面図を示している。
【００３６】
図７〜図９に示すように本発明の第３の実施の形態に係わる薄膜トランジスタでは、絶縁基板１上にゲート電極２、それに接続されたゲート配線２´、キャパシタ電極１０、それに接続されたキャパシタ配線１０´が設けられ、ゲート絶縁膜３および酸化物半導体パターン６を有し、さらにドレイン電極５、それに接続されたドレイン配線５´、ソース電極４、それに接続された画素電極８が設けられている。そして、少なくとも酸化物半導体パターン６上の部分が、封止層９で覆われている。さらに、画素電極８上に開口部を有する層間絶縁膜７が設けられ、その上に上部画素電極１２が設けられている。上部画素電極１２は層間絶縁膜７の開口部７Ａにおいて画素電極８と接続されている。また、ドレイン電極５、ソース電極４、ゲート配線２´、キャパシタ電極１０の大部分を覆っていることが望ましい。
そして図７では、ソース電極４・ドレイン電極５を付けた上から、半導体層６を覆うように封止層９が設けられている。また、図８では、半導体層６のチャネル部を覆うように封止層９を付けた後、封止層９が付いていない部分にソース電極４・ドレイン電極５が接続されている。また、図９では、半導体層６のチャネル部を覆うだけでなく、ソース電極４・ドレイン電極５との接続部分および画素電極８の下でキャパシタを構成する部分以外がすべて封止層９に覆われている。
【００３７】
次に製造方法の例を、図１６〜図１８に示している。絶縁基板１としては、ガラス等のリジッドな基板を用いることもできるが、プロセス温度が２００°Ｃ以下と小さいために、フレキシブルなプラスチック基板を用いることができる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン（Ｎｙ）等が用いられる。
【００３８】
ゲート電極２、ゲート配線２´、キャパシタ電極１０、キャパシタ配線１０´としては、Ｍｏ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ等の金属や、ＩＴＯ等の透明導電膜など、任意の導電膜を用いることができる。パターニングには、通常のフォトリソグラフィ＋エッチング法を使用できるが、印刷法など、他の方法でもよい。
【００３９】
ゲート絶縁膜３としては、ＳｉＯＮ、ＳｉＯｘ、ＳｉＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３等、無機の絶縁膜を用いることができる。酸化物半導体パターン６としては、ＩｎＧａＺｎＯや、ＩｎＧａＳｎＯ、ＺｎＧａＯ、ＧａＳｎＯ等を用いることができる。酸化物半導体のパターニング法としては、通常のフォトリソグラフィ＋エッチング法が好適であるが、リフトオフ法など、他の方法を用いてもよい。
【００４０】
ドレイン電極５、ドレイン配線５´、ソース電極４、画素電極８としては、Ｍｏ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ等の金属や、ＩＴＯ等の透明導電膜など、各種の導電膜を用いることができる。ここでもフォトリソグラフィ＋エッチング法、リフトオフ法、印刷法などを用いることができる。図１６のようにドレイン電極５・ソース電極４を封止層９よりも先に付ける場合には、半導体層６が損傷を受けないようにリフトオフ法または印刷法が好適である。また、図１７、図１８のようにドレイン電極５・ソース電極４を封止層９よりも後に付ける場合には、半導体層６は封止層９またはドレイン電極５・ソース電極４に覆われているので、フォトリソグラフィ＋エッチング法を用いることができる。
【００４１】
封止層９としては、ＳｉＯＮ、ＳｉＯｘ、ＳｉＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３等、無機の絶縁膜を用いることができる。特にＳｉＯＮは、絶縁性がよく欠陥が少ない膜を反応性スパッタによって容易に得ることができ、特に好ましい。ＳｉＮ焼結体をターゲットとし、酸素流量を（アルゴン流量＋酸素流量）の５％〜２０％にして成膜すると、良好な封止特性が得られる。アルゴンのみで成膜した通常のＳｉＮでは、膜内の応力が大きすぎて容易に剥がれてしまう。酸素流量が大きいと、成膜速度が遅くなるという難点がある。
【００４２】
あるいは、封止層９として、樹脂の水素をフッ素に置き換えたフッ素化樹脂を用いることもできる。具体的には、フッ素化エポキシ、フッ素化アクリル、フッ素化ポリイミド、ポリフッ化ビニリデン、フッ素化オレフィン・プロピレン共重合体、フッ素化オレフィン・ビニルエーテル共重合体、フッ素化オレフィン・ビニルエステル共重合体、フッ素化エーテル環化重合体等を用いることができる。また、フッ素化樹脂には、一部の水素をフッ素に置き換えた部分フッ素化樹脂と、全ての水素をフッ素に置き換えた全フッ素化樹脂がありが、全フッ素化樹脂の方がより望ましい。通常の非フッ素化樹脂（エポキシやアクリル等）と異なり、フッ素化樹脂は安定性に優れた物質であり、酸化物半導体に影響を及ぼさない。無機絶縁膜の場合、パターニングにはリフトオフ法が好適である。全フッ素化樹脂の場合、パターニングは印刷（スクリーン印刷、フレキソ印刷、反転印刷、インクジェット印刷等）で行うことができる。
【００４３】
チャネル幅は、半導体層６の幅で決まる。ソース電極４・ドレイン電極５を封止層９よりも先に形成した場合（図７、図１６）、チャネル長はソース電極４・ドレイン電極５間の距離で決まる。また、ソース電極４・ドレイン電極５を封止層９よりも後に形成する場合（図８、図９、図１７、図１８）、チャネル長は封止層９の幅で決まる。また、図９のように接続部以外を全て封止層９で覆うと、配線の交差部分でのリーク電流や浮遊容量を低減できるという利点がある。
【００４４】
層間絶縁膜７としては、エポキシやアクリル等の有機絶縁物が好適に用いられる。スクリーン印刷で開口部を有する層間絶縁膜を直接形成する方法や、感光性を付与しておいて全面成膜後に露光・現像によって開口部を形成する方法が好適である。
【００４５】
上部画素電極１２としては、Ｍｏ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ等の金属や、ＩＴＯ等の透明導電膜など、任意の導電膜を用いることができる。この上部画素電極１２が、画像表示物に電圧を印加する作用をする。製法としては、全面に成膜した後フォトリソグラフィ＋エッチングで形成してもよいが、印刷法、特にスクリーン印刷を用いると、簡単な工程で成膜とパターニングを同時に行うことができ、好適である。
【００４６】
ところで、酸化物半導体は、酸素空孔がｎ型のキャリアとして作用している。ほとんどの酸化物半導体がｎ型動作するのは、そのためである。その上に一般的な非フッ素化樹脂を塗布すると、非フッ素化樹脂が酸化されて酸化物半導体を還元し、酸化物半導体中の酸素空孔（キャリア）を増やしてしまう。透明電極として使われるＩＴＯ等や、ｐｎ接合素子等では、元々キャリアが高い状態で使われるものであり、キャリアが多少増加しても全く問題はない。しかし、キャリアがほとんどいない状態が基本である薄膜トランジスタでは、外因によるキャリアの増加はしきい値のシフトを引き起こし、大問題になる。良好な条件で作製された無機絶縁膜や、フッ素化樹脂は、酸素を奪う作用が小さいので、酸化物半導体上に形成してもキャリアを増加させることがなく、その上に通常の樹脂を塗布しても酸素を奪う作用をブロックするのでキャリアの増加を起こすことがない。
【００４７】
なお、ディスプレイとして用いるため、図４〜図９のＴＦＴがマトリクス状のアレイとして用いられることは言うまでもない。また、図４〜図９のＴＦＴはスイッチング用であるから、ドレイン電極５とゲート電極４の名称は便宜的なものであり、逆の呼び方をしてもよい。
【実施例１】
【００４８】
本発明の実施例１として、図１の論理回路を作製する方法を、図１０を用いて説明する。絶縁基板１としてＰＥＮを用い、Ａｌを全面に３０ｎｍ成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極２を形成した。そして、フォトリソグラフィによって、ゲート開口予定部にレジストパターンを形成した（図１０（ａ））。次に、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍ、酸化物半導体６としてＩｎＧａＺｎＯを５０ｎｍ連続スパッタ成膜した（図１０（ｂ））。そして、剥離液に浸けることでレジストを除去し、ゲート開口部を形成した（図１０（ｃ））。さらに全面にレジストを塗布し、半導体パターンだけでなくゲート絶縁膜開口部にもレジストを残すパターン６Ｒを形成し（図１０（ｄ））、ウェットエッチングによって酸化物半導体をパターニングした（図１０（ｅ））。
【００４９】
次に、リフトオフ法によって、ドレイン電極５、ソース電極４として５０ｎｍ厚のＩＴＯパターンを形成した（図１０（ｆ））。最後に、リフトオフ法によって、封止層９として２００ｎｍ厚のＳｉＯＮパターンを形成した（図１０（ｇ））。
こうして作製したインバータに１５Ｖの電源を印加した場合に、図１９の入出力特性が得られた。
【実施例２】
【００５０】
本発明の実施例２として、図２の論理回路を作製する方法を、図１１を用いて説明する。絶縁基板１としてＰＥＮを用い、Ａｌを全面に３０ｎｍ成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極２を形成した。そして、フォトリソグラフィによって、ゲート開口予定部にレジストパターンを形成した（図１１（ａ））。次に、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍ、酸化物半導体６としてＩｎＧａＺｎＯを５０ｎｍ連続スパッタ成膜した（図１１（ｂ））。そして、剥離液に浸けることでレジストを除去し、ゲート開口部を形成した（図１１（ｃ））。さらに全面にレジストを塗布し、半導体パターンだけでなくゲート絶縁膜開口部にもレジストを残すパターン６Ｒを形成し（図１１（ｄ））、ウェットエッチングによって酸化物半導体をパターニングした（図１１（ｅ））。
【００５１】
次に、リフトオフ法によって、封止層９として２００ｎｍ厚のＳｉＯＮパターンを形成した（図１１（ｆ））。最後に、フォトリソグラフィおよびエッチング法によって、ドレイン電極５、ソース電極４として５０ｎｍ厚のＩＴＯパターンを形成した（図１１（ｇ））。
こうして作製したインバータに１５Ｖの電源を印加した場合に、図１９と似た入出力特性が得られた。
【実施例３】
【００５２】
本発明の実施例３として、図３の論理回路を作製する方法を、図１２を用いて説明する。絶縁基板１としてＰＥＮを用い、Ａｌを全面に３０ｎｍ成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極２を形成した。そして、フォトリソグラフィによって、ゲート開口予定部にレジストパターンを形成した（図１２（ａ））。次に、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍ、酸化物半導体６としてＩｎＧａＺｎＯを５０ｎｍ連続スパッタ成膜した（図１２（ｂ））。そして、剥離液に浸けることでレジストを除去し、ゲート開口部を形成した（図１２（ｃ））。さらに全面にレジストを塗布し、半導体パターンだけでなくゲート絶縁膜開口部にもレジストを残すパターン６Ｒを形成し（図１２（ｄ））、ウェットエッチングによって酸化物半導体をパターニングした（図１２（ｅ））。
【００５３】
次に、リフトオフ法によって、封止層９として２００ｎｍ厚のＳｉＯＮパターンを形成した（図１２（ｆ））。最後に、フォトリソグラフィおよびエッチング法によって、ドレイン電極５、ソース電極４として５０ｎｍ厚のＩＴＯパターンを形成した（図１２（ｇ））。
こうして作製したインバータに１５Ｖの電源を印加した場合に、図１９と似た入出力特性が得られた。
【実施例４】
【００５４】
本発明の実施例４として、図４のＴＦＴを作製する方法を、図１３を用いて説明する。絶縁基板１としてＰＥＮを用い、Ａｌを全面に３０ｎｍ成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極２、ゲート配線２´、キャパシタ電極１０、キャパシタ配線１０´を形成した（図１３（ａ））。次に、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍスパッタし（図１３（ｂ））、さらに酸化物半導体６としてＩｎＧａＺｎＯを５０ｎｍスパッタ成膜し、フォトリソグラフィおよびウェットエッチングによって酸化物半導体をパターニングした（図１３（ｃ））。
【００５５】
次に、リフトオフ法によって、ドレイン電極５、ソース電極４としてＩＴＯパターンを１００ｎｍ形成した（図１３（ｄ））。最後に、リフトオフ法によって、封止層９として２００ｎｍ厚のＳｉＯＮパターンを形成した（図１３（ｅ））。
こうして作製したＴＦＴアレイと、対向電極（ＩＴＯ）１４／対向基板１３の間にゲストホスト液晶１５を封入して、図２０のモノクロの液晶ディスプレイとし、正常に表示できることを確認した。
【実施例５】
【００５６】
本発明の実施例５として、図５のＴＦＴを作製する方法を、図１４を用いて説明する。絶縁基板１としてＰＥＮを用い、Ａｌを全面に３０ｎｍ成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極２、ゲート配線２´、キャパシタ電極１０、キャパシタ配線１０´を形成した（図１４（ａ））。次に、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍスパッタし（図１４（ｂ））、さらに酸化物半導体６としてＩｎＧａＺｎＯを５０ｎｍスパッタ成膜し、フォトリソグラフィおよびウェットエッチングによって酸化物半導体をパターニングした（図１４（ｃ））。
【００５７】
次に、リフトオフ法によって、封止層９として２００ｎｍ厚のＳｉＯＮパターンを形成した（図１４（ｄ））。最後に、フォトリソグラフィおよびエッチング法によって、ドレイン電極５、ソース電極４としてＩＴＯパターンを１００ｎｍ形成した（図１４（ｅ））。
こうして作製したＴＦＴアレイと、対向電極（ＩＴＯ）１４／対向基板１３の間にゲストホスト液晶１５を封入して、図２０のようなモノクロの液晶ディスプレイとし、正常に表示できることを確認した。
【実施例６】
【００５８】
本発明の実施例６として、図６のＴＦＴを作製する方法を、図１５を用いて説明する。絶縁基板１としてＰＥＮを用い、Ａｌを全面に３０ｎｍ成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極２、ゲート配線２´、キャパシタ電極１０、キャパシタ配線１０´を形成した（図１５（ａ））。次に、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍスパッタし（図１５（ｂ））、さらに酸化物半導体６としてＩｎＧａＺｎＯを５０ｎｍスパッタ成膜し、フォトリソグラフィおよびウェットエッチングによって酸化物半導体をパターニングした（図１５（ｃ））。
【００５９】
次に、リフトオフ法によって、封止層９として２００ｎｍ厚のＳｉＯＮパターンを形成した（図１５（ｄ））。最後に、フォトリソグラフィおよびエッチング法によって、ドレイン電極５、ソース電極４としてＩＴＯパターンを１００ｎｍ形成した（図１５（ｅ））。
こうして作製したＴＦＴアレイと、対向電極（ＩＴＯ）１４／対向基板１３の間にゲストホスト液晶１５を封入して、図２０のようなモノクロの液晶ディスプレイとし、正常に表示できることを確認した。
【実施例７】
【００６０】
本発明の実施例７として、図７のＴＦＴを作製する方法を、図１６を用いて説明する。絶縁基板１としてＰＥＮを用い、Ａｌを全面に３０ｎｍ成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極２を形成した（図１６（ａ））。次に、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍスパッタし（図１６（ｂ））、さらに酸化物半導体６としてＩｎＧａＺｎＯを２００ｎｍスパッタ成膜し、フォトリソグラフィおよびウェットエッチングによって酸化物半導体をパターニングした（図１６（ｃ））。
【００６１】
次に、リフトオフ法によって、ドレイン電極５、ソース電極４としてＩＴＯパターンを５０ｎｍ形成した（図１６（ｄ））。そして、リフトオフ法によって、封止層９として２００ｎｍのＳｉＯＮパターンを形成した（図１６（ｅ））。さらに、感光性のアクリル膜を２０ｕｍ塗布し、露光・現像によって層間絶縁膜７を形成した（図１６（ｆ））。最後に、Ａｇペーストをスクリーン印刷し、１００°Ｃで焼成することにより、上部画素電極１２を形成した（図１６（ｇ））。
こうして作製したＴＦＴアレイと、接着剤１８／電気泳動カプセル１６／対向電極（ＩＴＯ）１４／対向基板１３を貼合せることにより図２１の電子ペーパーを作製し、正常に表示できることを確認した。
【実施例８】
【００６２】
本発明の実施例８として、図８のＴＦＴを作製する方法を、図１７を用いて説明する。絶縁基板１としてＰＥＮを用い、Ａｌを全面に３０ｎｍ成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極２を形成した（図１７（ａ））。次に、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍスパッタし（図１７（ｂ））、さらに酸化物半導体６としてＩｎＧａＺｎＯを２００ｎｍスパッタ成膜し、フォトリソグラフィおよびウェットエッチングによって酸化物半導体をパターニングした（図１７（ｃ））。
【００６３】
次に、リフトオフ法によって、封止層９として２００ｎｍのＳｉＯＮパターンを形成した（図１７（ｄ））。そして、フォトリソグラフィおよびエッチング法によって、ドレイン電極５、ソース電極４としてＩＴＯパターンを５０ｎｍ形成した（図１７（ｅ））。さらに、感光性のアクリル膜を２０ｕｍ塗布し、露光・現像によって層間絶縁膜７を形成した（図１７（ｆ））。最後に、Ａｇペーストをスクリーン印刷し、１００°Ｃで焼成することにより、上部画素電極１２を形成した（図１７（ｇ））。
【００６４】
こうして作製したＴＦＴアレイと、接着剤１８／電気泳動カプセル１６／対向電極（ＩＴＯ）１４／対向基板１３を貼合せることにより図２１のような電子ペーパーを作製し、正常に表示できることを確認した。
【実施例９】
【００６５】
本発明の実施例として、図９のＴＦＴを作製する方法を、図１８を用いて説明する。絶縁基板１としてＰＥＮを用い、Ａｌを全面に３０ｎｍ成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極２を形成した（図１８（ａ））。次に、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍスパッタし（図１８（ｂ））、さらに酸化物半導体６としてＩｎＧａＺｎＯを２００ｎｍスパッタ成膜し、フォトリソグラフィおよびウェットエッチングによって酸化物半導体をパターニングした（図１８（ｃ））。
【００６６】
次に、リフトオフ法によって、封止層９として２００ｎｍのＳｉＯＮパターンを形成した（図１８（ｄ））。そして、フォトリソグラフィおよびエッチング法によって、ドレイン電極５、ソース電極４としてＩＴＯパターンを５０ｎｍ形成した（図１８（ｅ））。さらに、感光性のアクリル膜を２０ｕｍ塗布し、露光・現像によって層間絶縁膜７を形成した（図１８（ｆ））。最後に、Ａｇペーストをスクリーン印刷し、１００°Ｃで焼成することにより、上部画素電極１２を形成した（図１８（ｇ））。
【００６７】
こうして作製したＴＦＴアレイと、接着剤１８／電気泳動カプセル１６／対向電極（ＩＴＯ）１４／対向基板１３を貼合せることにより図２１のような電子ペーパーを作製し、正常に表示できることを確認した。
【実施例１０】
【００６８】
以下は、封止層９の効果について調べた。封止層９としてＳｉＯＮの反応性スパッタ（全流量に対するＯ２流量比５％）を用いた場合、その上に感光性のアクリル樹脂を塗布しても、ＴＦＴのしきい値の変化は±２Ｖ以内であった。なお、ＳｉＯＮ反応性スパッタの条件は、圧力０．５Ｐａ、Ａｒ流量３８ｓｃｃｍ、Ｏ２流量２ｓｃｃｍ、電力３００Ｗ、膜厚２００ｎｍであった。
【実施例１１】
【００６９】
封止層９としてＳｉＯＮの反応性スパッタ（全流量に対するＯ２流量比１０％）を用いた場合、その上に感光性のアクリル樹脂を塗布しても、ＴＦＴのしきい値の変化は±２Ｖ以内であった。なお、ＳｉＯＮ反応性スパッタの条件は、圧力０．５Ｐａ、Ａｒ流量３６ｓｃｃｍ、Ｏ２流量４ｓｃｃｍ、電力３００Ｗ、膜厚２００ｎｍであった。
【実施例１２】
【００７０】
封止層９としてＳｉＯＮの反応性スパッタ（全流量に対するＯ２流量比２０％）を用いた場合、その上に感光性のアクリル樹脂を塗布しても、ＴＦＴのしきい値の変化は±２Ｖ以内であった。なお、ＳｉＯＮ反応性スパッタの条件は、圧力０．５Ｐａ、Ａｒ流量３２ｓｃｃｍ、Ｏ２流量８ｓｃｃｍ、電力３００Ｗ、膜厚２００ｎｍであった。
【実施例１３】
【００７１】
封止層９としてフッ素化樹脂であるサイトップ（旭硝子株式会社製）を用いた場合、その上に感光性のアクリル樹脂を塗布しても、ＴＦＴのしきい値の変化は±２Ｖ以内であった。
【００７２】
次に比較例について説明する。
（比較例１）
封止層９なしの場合、その上に感光性のアクリル樹脂を塗布した場合の、ＴＦＴのしきい値の変化は−３０Ｖであった。
【００７３】
（比較例２）
封止層９としてＳｉＮのスパッタを用いた場合、成膜後に封止層９が剥がれてしまった。封止層９内の応力が大きかったためと思われる。なお、ＳｉＮスパッタの条件は、圧力０．５Ｐａ、Ａｒ流量４０ｓｃｃｍ、電力３００Ｗ、膜厚２００ｎｍであった。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施の形態に係る薄膜トランジスタの一例を示す平面図および断面図である。
【図２】本発明の第１の実施の形態に係る薄膜トランジスタの他の例を示す平面図および断面図である。
【図３】本発明の第１の実施の形態に係る薄膜トランジスタのされに他の例を示す平面図および断面図である。
【図４】本発明の第２の実施の形態に係る薄膜トランジスタの一例を示す平面図および断面図である。
【図５】本発明の第２の実施の形態に係る薄膜トランジスタの他の例を示す平面図および断面図である。
【図６】本発明の第２の実施の形態に係る薄膜トランジスタのさらに他の例を示す平面図および断面図である。
【図７】本発明の第３の実施の形態に係る薄膜トランジスタの一例を示す平面図および断面図である。
【図８】本発明の第３の実施の形態に係る薄膜トランジスタの他の例を示す平面図および断面図である。
【図９】本発明の第３の実施の形態に係る薄膜トランジスタのさらに他の例を示す平面図および断面図である。
【図１０】図１に示す薄膜トランジスタの製造工程の一例を示す断面図である。
【図１１】図２に示す薄膜トランジスタの製造工程の一例を示す断面図である。
【図１２】図３に示す薄膜トランジスタの製造工程の一例を示す断面図である。
【図１３】図４に示す薄膜トランジスタの製造工程の一例を示す断面図である。
【図１４】図５に示す薄膜トランジスタの製造工程の一例を示す断面図である。
【図１５】図６に示す薄膜トランジスタの製造工程の一例を示す断面図である。
【図１６】図７に示す薄膜トランジスタの製造工程の一例を示す断面図である。
【図１７】図８に示す薄膜トランジスタの製造工程の一例を示す断面図である。
【図１８】図９に示す薄膜トランジスタの製造工程の一例を示す断面図である。
【図１９】本発明の実施例１に係るインバータの動作特性を示す説明図である。
【図２０】本発明の実施例２に係る液晶ディスプレイの例を示す断面図である。
【図２１】本発明の実施例３に係る電子ペーパーの例を示す断面図である。
【符号の説明】
【００７５】
１……絶縁基板、２……ゲート電極、２´……ゲート配線、３……ゲート絶縁膜、３Ａ……ゲート絶縁膜開口部、３ＡＲ……ゲート絶縁膜開口予定部のレジスト、４……ソース電極、５……ドレイン電極、５´……ドレイン配線、６……酸化物半導体パターン、６Ｌ……酸化物半導体層、６Ｒ……酸化物半導体パターニング用レジスト、７……層間絶縁膜、７Ａ……層間絶縁膜開口部、８……画素電極、９……封止層、９Ａ……封止層開口部、１０……キャパシタ電極、１０´……キャパシタ配線、１２……上部画素電極、１３……対向基板、１４……対向電極、１５……液晶、１６……電気泳動カプセル、１７……ブラックマトリクス、１８……接着剤、２１……電源電極、２２……ＧＮＤ電極、２３……入力電極、２４……出力電極。
【技術分野】
【０００１】
本発明は、各種の画像表示装置等に用いられる薄膜トランジスタ及びその製造方法に関し、さらに、この薄膜トランジスタを用いたディスプレイに関する。
【背景技術】
【０００２】
従来、半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン（ａ−Ｓｉ）やポリシリコン（ｐｏｌｙ−Ｓｉ）の薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）が製造され、液晶ディスプレイや電子ペーパー等に応用されている。
【０００３】
また近年、有機半導体や酸化物半導体が登場し（例えば非特許文献１参照）、２００°Ｃ以下の低温でＴＦＴを作製できることが示され、プラスチック基板を用いたフレキシブルディスプレイへの期待が高まっている。特に酸化物半導体は移動度が１０ｃｍ２／Ｖｓ程度と大きいので、ｐｏｌｙ−Ｓｉなみの高性能なＴＦＴの実現が期待される。すなわち、画素内のＴＦＴだけでなく、周辺の駆動論理回路も酸化物ＴＦＴで作り込むことが期待されている。
【非特許文献１】K.Nomura et al., Nature, 432, 488(2004)
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、酸化物ＴＦＴの試作を行った結果、酸化物半導体が一般的な非フッ素化樹脂（エポキシやアクリル等）に接触すると、ＴＦＴのしきい値が−３０Ｖ程度ずれる現象が観測された。
【０００５】
この現象は、薄膜トランジスタを論理回路として用いた場合でも、ディスプレイとして用いた場合でも、問題である。例えば論理回路として用いる場合、エポキシ樹脂で埋め込むことが通常行われるが、酸化物半導体がこのエポキシに接触することにより、ＴＦＴの特性が変化し、正常な論理動作が行われなくなる。
また、ディスプレイとして用いる場合で、層間絶縁膜および上部画素電極を設ける場合には、酸化物半導体が、層間絶縁膜として通常用いられるエポキシやアクリル等の樹脂に接触することにより、ＴＦＴの特性が変化することになる。あるいはディスプレイとして用いる場合で、層間絶縁膜を用いない場合、液晶ディスプレイでは液晶に接触し、電子ペーパーでは接着剤に接触することによって、ＴＦＴの特性が変化することになる。いずれの場合も、ディスプレイの表示に異常が起こる。
【０００６】
本発明は、以上のような実情に鑑み、特性変化の小さい酸化物薄膜トランジスタを提供することを目的とする。また、フレキシブルディスプレイに適した画素用の薄膜トランジスタや駆動用の薄膜トランジスタ論理回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述の目的を達成するため、本発明の薄膜トランジスタは、絶縁基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたドレイン電極、ソース電極とを有し、少なくとも前記ドレイン電極とソース電極の間隙部分に酸化物半導体パターンが配置されている薄膜トランジスタであって、前記酸化物半導体パターン上に封止層を設けたことを特徴とする。封止層を設けることにより、その上に通常の非フッ素化樹脂が接触しても、酸化物半導体への影響を抑えることができる。具体的には、その上に非フッ素化樹脂を塗布する前後で、薄膜トランジスタのしきい値シフトが±５Ｖ以内であれば、酸化物半導体への影響が小さいとみなせる。
【０００８】
また前記封止層が、無機絶縁膜であることを特徴とする。すなわち、酸化物半導体に影響を与えない封止層として、無機絶縁膜を用いることができる。また前記封止層が、酸化窒化シリコンであることを特徴とする。無機絶縁膜の中でも酸化窒化シリコンは、絶縁性や封止性能が良好な膜を容易に得ることができる。
また前記封止層が、フッ素化樹脂であることを特徴とする請求項１記載の薄膜トランジスタである。酸化物半導体に影響を与えない封止層としてフッ素化樹脂を用いることができる。
【０００９】
また、前記ゲート電極と同一層に、ゲート電極と接続されたゲート配線、キャパシタ電極、及びキャパシタ電極と接続されたキャパシタ配線を有し、前記ドレイン電極、ソース電極と同一層に、ドレイン電極と接続されたドレイン配線、及びソース電極に接続された画素電極を有し、少なくとも画素電極上には封止層を有しないことを特徴とする。このような構造により、画素電極が液晶層に電圧を印加する役割を果たし、フレキスブルディスプレイ用ＴＦＴとして用いることができる。
また前記ゲート電極と同一層に、ゲート電極と接続されたゲート配線、キャパシタ電極、及びキャパシタ電極と接続されたキャパシタ配線を有し、前記ドレイン電極、ソース電極と同一層に、ドレイン電極と接続されたドレイン配線、及びソース電極に接続された画素電極を有し、少なくとも酸化物半導体パターン上に封止層を有するとともに、前記封止層上に、画素電極部に開口を有する層間絶縁膜を有し、前記層間絶縁膜上に、前記開口部で画素電極と接続された上部画素電極を有することを特徴とする。このような構造により、上部画素電極が液晶層に電圧を印加する役割を果たし、フレキスブルディスプレイ用ＴＦＴとして用いることができる。
【００１０】
また、以上のような薄膜トランジスタを用いた薄膜トランジスタディスプレイとすることにより、特性の安定したフレキシブルディスプレイを実現できる。
【００１１】
また本発明の薄膜トランジスタの製造方法は、絶縁基板上にゲート電極を形成する工程と、ゲート絶縁膜開口予定部にレジストパターンを形成する工程と、ゲート絶縁膜と酸化物半導体を成膜する工程と、ゲート絶縁膜開口予定部のレジストを除去してゲート絶縁膜に開口部を形成する工程と、前記開口部の形成前もしくは形成後に酸化物半導体をパターニングする工程と、ドレイン電極及びソース電極を形成する工程と、前記ドレイン電極及びソース電極の形成前もしくは形成後に封止層を形成する工程とを有し、前記酸化物半導体をパターニングする際に、ゲート絶縁膜開口部近傍をエッチングしないことにより、開口部内のゲート電極がエッチャントにさらされないようにすることを特徴とする。これにより、ゲート電極材料の選択の幅を広くすることができる。
【００１２】
また本発明の薄膜トランジスタの製造方法は、絶縁基板上にゲート電極を形成する工程と、ゲート絶縁膜を形成する工程と、酸化物半導体パターンを形成する工程と、ドレイン電極及びソース電極を形成する工程と、前記ドレイン電極及びソース電極の形成前もしくは形成後に封止層を形成する工程とを有し、前記封止層を形成する工程が、反応性スパッタであることを特徴とする。封止層の工程に反応性スパッタを用いることにより、簡単な方法で性能のよい膜を再現性よく得ることができる。
また前記封止層を形成する工程が、ＳｉＮ焼結体をターゲットとした反応性スパッタであることを特徴とする。この方法により、性能のよい封止膜を再現性よく得ることができる。
【００１３】
さらに本発明の薄膜トランジスタの製造方法は、絶縁基板上にゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線を形成する工程と、ゲート絶縁膜を形成する工程と、酸化物半導体パターンを形成する工程と、ドレイン電極、ドレイン配線、ソース電極、及び画素電極を形成する工程と、前記ドレイン電極、ドレイン配線、ソース電極、及び画素電極の形成前もしくは形成後に封止層を形成する工程と、層間絶縁膜を形成する工程と、上部画素電極を形成する工程とを有し、前記上部画素電極を形成する工程がスクリーン印刷であることを特徴とする。上部画素電極の工程にスクリーン印刷を用いることにより、簡単な工程で薄膜トランジスタを製造できる。
【発明の効果】
【００１４】
本発明の薄膜トランジスタによれば、酸化物半導体パターン上に封止層を設けることにより、その上に通常の非フッ素化樹脂を塗布した場合でも、ＴＦＴ特性の変化を抑えることができる。したがって、このような薄膜トランジスタを用いたディスプレイによれば、ＴＦＴ特性の安定化により高品位の画像表示を行うことが可能となる。
また本発明の薄膜トランジスタの製造方法によれば、酸化物半導体エッチングの際にゲート絶縁膜開口部にもレジストを残すことにより、ゲート電極のエッチングを抑制できる。あるいは、封止層を反応性スパッタで作製することにより、特性のよい封止膜を得ることができる。さらには、上部画素電極をスクリーン印刷で作製することにより、容易に製造することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、図面を使用して詳細に説明する。
（第１の実施の形態）
本発明の第１の実施の形態に係わる薄膜トランジスタの例を図１〜図３に示す。
図１は本実施の形態の第１の例による薄膜トランジスタで作製したインバータを示す平面配置図、および、線Ａ−Ａ´に沿った断面図を示している。
また、図２は本実施の形態の第２の例による薄膜トランジスタで作製したインバータを示す平面配置図、および、Ｂ−Ｂ´線に沿った断面図を示している。
さらに図３は、本実施の形態の第３の例による薄膜トランジスタで作製したインバータを示す平面配置図、および、線Ｃ−Ｃ´に沿った断面図を示している。
【００１６】
図１〜図３に示すように、本発明の第１の実施の形態に係わる薄膜トランジスタでは、絶縁基板１上にゲート電極２が設けられ、開口部３Ａを有するゲート絶縁膜３および酸化物半導体パターン６を有し、さらにドレイン電極５およびソース電極４が設けられている。そして、少なくとも半導体層６の上面のうちソース電極４・ドレイン電極５で覆われていない部分が、封止層９で覆われている。
そして、図１では、ソース電極４・ドレイン電極５を付けた上から、半導体層６を覆うように封止層９が設けられている。また、図２では、半導体層６のチャネル部を覆うように封止層９を付けた後、封止層９に付いていない部分にソース電極４・ドレイン電極５が接続されている。また、図３では、半導体層６のチャネル部を覆うだけでなく、ソース電極４・ドレイン電極５との接続部分およびゲート電極との接続部分３Ａ以外がすべて封止層９に覆われている。なお、図３および図９以降において、符号９Ａは封止層９に設けられた封止層開口部を示す。
【００１７】
製造方法の例を、図１０〜図１２に示している。絶縁基板１としては、ガラス等のリジッドな基板を用いることもできるが、プロセス温度が２００°Ｃ以下と小さいために、フレキシブルなプラスチック基板を用いることができる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン（Ｎｙ）等が用いられる。
【００１８】
ゲート電極２としては、Ｍｏ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ等の金属や、ＩＴＯ等の透明導電膜など、任意の導電膜を用いることができる。パターニングには、通常のフォトリソグラフィ＋エッチング法を使用できるが、印刷法など、他の方法でもよい。
【００１９】
ゲート絶縁膜３としては、ＳｉＯＮ、ＳｉＯｘ、ＳｉＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３等、無機の絶縁膜を用いることができる。開口部３Ａを開ける方法としては、予め開口予定部にレジストパターン３ＡＲを形成しておき、ゲート絶縁膜３の成膜後にレジストパターン３ＡＲとともに上部の膜を除去するリフトオフ法が好適であるが、通常のフォトリソグラフィ＋エッチング法等、他の方法を用いてもよい。
酸化物半導体パターン６としては、ＩｎＧａＺｎＯや、ＩｎＧａＳｎＯ、ＺｎＧａＯ、ＧａＳｎＯ等を用いることができる。酸化物半導体のパターニング法としては、フォトリソグラフィ＋エッチング法が好適であるが、印刷法など、他の方法でもよい。
【００２０】
そして重要なことは、酸化物半導体パターニングの際に、ゲート絶縁膜開口部３Ａ内のゲート電極２が酸化物半導体のエッチャントにさらされないように、開口部３Ａ内にレジストを残しておくことである。
具体的には、例えば次のような方法がある。例えば、ゲート開口予定部にレジストパターン３ＡＲを形成し（図１０〜図１２の（ａ））、ゲート絶縁膜３と酸化物半導体層６Ｌを連続成膜した後（図１０〜図１２の（ｂ））、レジスト３ＡＲをリフトオフして開口部３Ａを形成し（図１０〜図１２の（ｃ））、全面に別のレジストを塗布し、半導体パターンと同時に開口部にもレジストパターン６Ｒを残しておき（図１０〜図１２の（ｄ））、酸化物半導体をエッチングする（図１０〜図１２の（ｅ））。
あるいは、ゲート開口予定部にレジストパターン３ＡＲを形成し、ゲート絶縁膜２と酸化物半導体層６Ｌを連続成膜した後、レジスト３ＡＲをリフトオフせずに全面に別のレジストを塗布し、半導体加工用パターン６Ｒを形成し（開口部にも元のレジストパターン３ＡＲを残しておき）、酸化物半導体をエッチングする（この方法は、図示していないが、レジスト３ＡＲをリフトオフしないこと以外は図１０〜図１２と同じである）。これらの方法により、ゲート電極２として、酸に弱いＭｏ、Ｃｕ、Ａｌ、Ｔｉ、ＩＴＯ等を用いることが可能になる。
【００２１】
ドレイン電極５、ソース電極４としては、Ｍｏ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ等の金属や、ＩＴＯ等の透明導電膜など、各種の導電膜を用いることができる。ここでもフォトリソグラフィ＋エッチング法、リフトオフ法、印刷法などを用いることができる。図１０のようにドレイン電極５・ソース電極４を封止層９よりも先に付ける場合には、半導体層６が損傷を受けないようにリフトオフ法または印刷法が好適である。図１１、図１２のようにドレイン電極５・ソース電極４を封止層９よりも後に付ける場合には、半導体層６は封止層９またはドレイン電極５・ソース電極４に覆われているので、フォトリソグラフィ＋エッチング法を用いることができる。
【００２２】
封止層９としては、ＳｉＯＮ、ＳｉＯｘ、ＳｉＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３等、無機の絶縁膜を用いることができる。特にＳｉＯＮは、絶縁性がよく欠陥が少ない膜を反応性スパッタによって容易に得ることができ、特に好ましい。ＳｉＮ焼結体をターゲットとし、酸素流量を適切に制御すると（例えば（アルゴン流量＋酸素流量）の５％以上２０％以下にして成膜すると）、良好な封止特性が得られる。アルゴンのみで成膜した通常スパッタのＳｉＮでは、膜内の応力が大きすぎて容易に剥がれてしまう。酸素流量が大きいと、成膜速度が遅くなるという難点がある。
【００２３】
あるいは、封止層９として、樹脂の水素をフッ素に置き換えたフッ素化樹脂を用いることもできる。具体的には、フッ素化エポキシ、フッ素化アクリル、フッ素化ポリイミド、ポリフッ化ビニリデン、フッ素化オレフィン・プロピレン共重合体、フッ素化オレフィン・ビニルエーテル共重合体、フッ素化オレフィン・ビニルエステル共重合体、フッ素化エーテル環化重合体等を用いることができる。また、フッ素化樹脂には、一部の水素をフッ素に置き換えた部分フッ素化樹脂と、全ての水素をフッ素に置き換えた全フッ素化樹脂があるが、全フッ素化樹脂の方がより望ましい。通常の非フッ素化樹脂（エポキシやアクリル等）と異なり、フッ素化樹脂は安定性に優れた物質であり、酸化物半導体に影響を及ぼさない。無機絶縁膜の場合、パターニングにはリフトオフ法が好適である。フッ素化樹脂の場合、パターニングは印刷（スクリーン印刷、フレキソ印刷、反転印刷、インクジェット印刷等）で行うことができるが、スピンコートやダイコートによって全面に形成後、コンタクト部のみをピンセット等で剥がしてもよい。
【００２４】
チャネル幅は、半導体層６の幅で決まる。ソース電極４・ドレイン電極５を封止層９よりも先に形成した場合（図１、図１０）、チャネル長はソース電極４・ドレイン電極５間の距離で決まる。ソース電極４・ドレイン電極５を封止層９よりも後に形成する場合（図２〜図３、図１１、図１２）、チャネル長は封止層９の幅で決まる。図３のように接続部以外をすべて封止層９で覆うと、配線の交差部分でのリーク電流や浮遊容量を低減できるという利点がある。
【００２５】
なお、図１〜図３に示したものはインバータであるが、同様にしてＮＡＮＤやＮＯＲや、シフトレジスタ等、他の論理回路も作製できることは言うまでもない。また、図１〜図３に示したものはエンハンスメント／エンハンスメント（Ｅ／Ｅ）型であるが、これに限定されるものではなく、エンハンスメント／デプレション（Ｅ／Ｄ）型や相補型にしてもよい。ただし、酸化物半導体は通常ｎ型なので、相補型にするにはｐ型の半導体を組み合わせる必要がある。また、このような論理回路は、ＩＣとして使用できるだけでなく、ディスプレイの周辺回路としてマトリクスアレイの周囲に配置することもできる。
【００２６】
（第２の実施の形態）
本発明の第２の実施の形態に係わる薄膜トランジスタの例を図４〜図６に示す。
図４は本実施の形態の第１の例による薄膜トランジスタで作製したＴＦＴアレイ内の１画素を示す平面配置図、および、Ｄ−Ｄ´線に沿った断面図を示している。
また、図５は本実施の形態の第２の例による薄膜トランジスタで作製したＴＦＴアレイ内の１画素を示す平面配置図、および、Ｅ−Ｅ´線に沿った断面図を示している。
さらに図６は、本実施の形態の第３の例による薄膜トランジスタで作製したＴＦＴアレイ内の１画素を示す平面配置図、および、Ｆ−Ｆ´線に沿った断面図を示している。
【００２７】
図４〜図６に示すように、本発明の第２の実施の形態に係わる薄膜トランジスタでは、絶縁基板１上にゲート電極２、それに接続されたゲート配線２´、キャパシタ電極１０、それに接続されたキャパシタ配線１０´が設けられ、ゲート絶縁膜３および酸化物半導体パターン６を有し、さらにドレイン電極５、それに接続されたドレイン配線５´、ソース電極４、それに接続された画素電極８が設けられている。
そして、少なくとも酸化物半導体パターン６上でソース電極４・ドレイン電極５に覆われていない部分が、封止層９で覆われている。画素電極８が、画像表示物に電圧を印加する作用をする。従って、画素電極８は封止層９で覆われないことが望ましい。
そして、図４では、ソース電極４・ドレイン電極５を付けた上から、半導体層６を覆うように封止層９が設けられている。また、図５では、半導体層６のチャネル部を覆うように封止層９を付けた後、封止層９が付いていない部分にソース電極４・ドレイン電極５が接続されている。また、図６では、半導体層６のチャネル部を覆うだけでなく、ソース電極４・ドレイン電極５との接続部分および画素電極８の下でキャパシタを構成する部分以外が全て封止層９に覆われている。
【００２８】
次に製造方法の例を図１３〜図１５に示す。絶縁基板１としては、ガラス等のリジッドな基板を用いることもできるが、プロセス温度が２００°Ｃ以下と小さいために、フレキシブルなプラスチック基板を用いることができる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン（Ｎｙ）等が用いられる。
【００２９】
ゲート電極２、ゲート配線２´、キャパシタ電極１０、キャパシタ配線１０´としては、Ｍｏ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ等の金属や、ＩＴＯ等の透明導電膜など、任意の導電膜を用いることができる。パターニングには、通常のフォトリソグラフィ＋エッチング法を使用できるが、印刷法など、他の方法でもよい。
【００３０】
ゲート絶縁膜３としては、ＳｉＯＮ、ＳｉＯｘ、ＳｉＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３等、無機の絶縁膜を用いることができる。酸化物半導体パターン６としては、ＩｎＧａＺｎＯや、ＩｎＧａＳｎＯ、ＺｎＧａＯ、ＧａＳｎＯ等を用いることができる。酸化物半導体のパターニング法としては、通常のフォトリソグラフィ＋エッチング法が好適であるが、リフトオフ法など、他の方法を用いてもよい。
【００３１】
ドレイン電極５、ドレイン配線５´、ソース電極４、画素電極８としては、Ｍｏ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ等の金属や、ＩＴＯ等の透明導電膜など、各種の導電膜を用いることができる。ここでもフォトリソグラフィ＋エッチング法、リフトオフ法、印刷法などを用いることができる。
また、図１３のようにドレイン電極５・ソース電極４を封止層９よりも先に付ける場合には、半導体層６が損傷を受けないようにリフトオフ法または印刷法が好適である。さらに図１４、図１５のようにドレイン電極５・ソース電極４を封止層９よりも後に付ける場合には、半導体層６は封止層９またはドレイン電極５・ソース電極４に覆われているので、フォトリソグラフィ＋エッチング法を用いることができる。
【００３２】
封止層９としては、ＳｉＯＮ、ＳｉＯｘ、ＳｉＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３等、無機の絶縁膜を用いることができる。特にＳｉＯＮは、絶縁性がよく欠陥が少ない膜を反応性スパッタによって容易に得ることができ、特に好ましい。ＳｉＮ焼結体をターゲットとし、酸素流量を（アルゴン流量＋酸素流量）の５％〜２０％にして成膜すると、良好な封止特性が得られる。アルゴンのみで成膜した通常のＳｉＮでは、膜内の応力が大きすぎて容易に剥がれてしまう。酸素流量が大きいと、成膜速度が遅くなるという難点がある。
【００３３】
あるいは、封止層９として、樹脂の水素をフッ素に置き換えたフッ素化樹脂を用いることもできる。具体的には、フッ素化エポキシ、フッ素化アクリル、フッ素化ポリイミド、ポリフッ化ビニリデン、フッ素化オレフィン・プロピレン共重合体、フッ素化オレフィン・ビニルエーテル共重合体、フッ素化オレフィン・ビニルエステル共重合体、フッ素化エーテル環化重合体等を用いることができる。また、フッ素化樹脂には、一部の水素をフッ素に置き換えた部分フッ素化樹脂と、全ての水素をフッ素に置き換えた全フッ素化樹脂があるが、全フッ素化樹脂の方がより望ましい。通常の非フッ素化樹脂（エポキシやアクリル等）と異なり、フッ素化樹脂は安定性に優れた物質であり、酸化物半導体に影響を及ぼさない。無機絶縁膜の場合、パターニングにはリフトオフ法が好適である。フッ素化樹脂の場合、パターニングは印刷（スクリーン印刷、フレキソ印刷、反転印刷、インクジェット印刷等）で行うことができる。
【００３４】
チャネル幅は、半導体層６の幅で決まる。ソース電極４・ドレイン電極５を封止層９よりも先に形成した場合（図４、図１３）、チャネル長はソース電極４・ドレイン電極５間の距離で決まる。ソース電極４・ドレイン電極５を封止層９よりも後に形成する場合（図５〜図６、図１４、図１５）、チャネル長は封止層９の幅で決まる。また、図６のように接続部以外を全て封止層９で覆うと、配線の交差部分でのリーク電流や浮遊容量を低減できるという利点がある。
【００３５】
（第３の実施の形態）
本発明の第３の実施の形態に係わる薄膜トランジスタの例を図７〜図９に示す。
図７は本実施の形態の第１の例による薄膜トランジスタで作製したＴＦＴアレイのうちの１画素を示す平面配置図、および、Ｇ−Ｇ´線に沿った断面図を示している。
また、図８は本実施の形態の第２の例による薄膜トランジスタで作製したＴＦＴアレイのうちの１画素を示す平面配置図、および、Ｈ−Ｈ´線に沿った断面図を示している。
さらに図９は、本実施の形態の第３の例による薄膜トランジスタで作製したＴＦＴアレイのうちの１画素を示す平面配置図、および、Ｉ−Ｉ´線に沿った断面図を示している。
【００３６】
図７〜図９に示すように本発明の第３の実施の形態に係わる薄膜トランジスタでは、絶縁基板１上にゲート電極２、それに接続されたゲート配線２´、キャパシタ電極１０、それに接続されたキャパシタ配線１０´が設けられ、ゲート絶縁膜３および酸化物半導体パターン６を有し、さらにドレイン電極５、それに接続されたドレイン配線５´、ソース電極４、それに接続された画素電極８が設けられている。そして、少なくとも酸化物半導体パターン６上の部分が、封止層９で覆われている。さらに、画素電極８上に開口部を有する層間絶縁膜７が設けられ、その上に上部画素電極１２が設けられている。上部画素電極１２は層間絶縁膜７の開口部７Ａにおいて画素電極８と接続されている。また、ドレイン電極５、ソース電極４、ゲート配線２´、キャパシタ電極１０の大部分を覆っていることが望ましい。
そして図７では、ソース電極４・ドレイン電極５を付けた上から、半導体層６を覆うように封止層９が設けられている。また、図８では、半導体層６のチャネル部を覆うように封止層９を付けた後、封止層９が付いていない部分にソース電極４・ドレイン電極５が接続されている。また、図９では、半導体層６のチャネル部を覆うだけでなく、ソース電極４・ドレイン電極５との接続部分および画素電極８の下でキャパシタを構成する部分以外がすべて封止層９に覆われている。
【００３７】
次に製造方法の例を、図１６〜図１８に示している。絶縁基板１としては、ガラス等のリジッドな基板を用いることもできるが、プロセス温度が２００°Ｃ以下と小さいために、フレキシブルなプラスチック基板を用いることができる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン（Ｎｙ）等が用いられる。
【００３８】
ゲート電極２、ゲート配線２´、キャパシタ電極１０、キャパシタ配線１０´としては、Ｍｏ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ等の金属や、ＩＴＯ等の透明導電膜など、任意の導電膜を用いることができる。パターニングには、通常のフォトリソグラフィ＋エッチング法を使用できるが、印刷法など、他の方法でもよい。
【００３９】
ゲート絶縁膜３としては、ＳｉＯＮ、ＳｉＯｘ、ＳｉＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３等、無機の絶縁膜を用いることができる。酸化物半導体パターン６としては、ＩｎＧａＺｎＯや、ＩｎＧａＳｎＯ、ＺｎＧａＯ、ＧａＳｎＯ等を用いることができる。酸化物半導体のパターニング法としては、通常のフォトリソグラフィ＋エッチング法が好適であるが、リフトオフ法など、他の方法を用いてもよい。
【００４０】
ドレイン電極５、ドレイン配線５´、ソース電極４、画素電極８としては、Ｍｏ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ等の金属や、ＩＴＯ等の透明導電膜など、各種の導電膜を用いることができる。ここでもフォトリソグラフィ＋エッチング法、リフトオフ法、印刷法などを用いることができる。図１６のようにドレイン電極５・ソース電極４を封止層９よりも先に付ける場合には、半導体層６が損傷を受けないようにリフトオフ法または印刷法が好適である。また、図１７、図１８のようにドレイン電極５・ソース電極４を封止層９よりも後に付ける場合には、半導体層６は封止層９またはドレイン電極５・ソース電極４に覆われているので、フォトリソグラフィ＋エッチング法を用いることができる。
【００４１】
封止層９としては、ＳｉＯＮ、ＳｉＯｘ、ＳｉＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３等、無機の絶縁膜を用いることができる。特にＳｉＯＮは、絶縁性がよく欠陥が少ない膜を反応性スパッタによって容易に得ることができ、特に好ましい。ＳｉＮ焼結体をターゲットとし、酸素流量を（アルゴン流量＋酸素流量）の５％〜２０％にして成膜すると、良好な封止特性が得られる。アルゴンのみで成膜した通常のＳｉＮでは、膜内の応力が大きすぎて容易に剥がれてしまう。酸素流量が大きいと、成膜速度が遅くなるという難点がある。
【００４２】
あるいは、封止層９として、樹脂の水素をフッ素に置き換えたフッ素化樹脂を用いることもできる。具体的には、フッ素化エポキシ、フッ素化アクリル、フッ素化ポリイミド、ポリフッ化ビニリデン、フッ素化オレフィン・プロピレン共重合体、フッ素化オレフィン・ビニルエーテル共重合体、フッ素化オレフィン・ビニルエステル共重合体、フッ素化エーテル環化重合体等を用いることができる。また、フッ素化樹脂には、一部の水素をフッ素に置き換えた部分フッ素化樹脂と、全ての水素をフッ素に置き換えた全フッ素化樹脂がありが、全フッ素化樹脂の方がより望ましい。通常の非フッ素化樹脂（エポキシやアクリル等）と異なり、フッ素化樹脂は安定性に優れた物質であり、酸化物半導体に影響を及ぼさない。無機絶縁膜の場合、パターニングにはリフトオフ法が好適である。全フッ素化樹脂の場合、パターニングは印刷（スクリーン印刷、フレキソ印刷、反転印刷、インクジェット印刷等）で行うことができる。
【００４３】
チャネル幅は、半導体層６の幅で決まる。ソース電極４・ドレイン電極５を封止層９よりも先に形成した場合（図７、図１６）、チャネル長はソース電極４・ドレイン電極５間の距離で決まる。また、ソース電極４・ドレイン電極５を封止層９よりも後に形成する場合（図８、図９、図１７、図１８）、チャネル長は封止層９の幅で決まる。また、図９のように接続部以外を全て封止層９で覆うと、配線の交差部分でのリーク電流や浮遊容量を低減できるという利点がある。
【００４４】
層間絶縁膜７としては、エポキシやアクリル等の有機絶縁物が好適に用いられる。スクリーン印刷で開口部を有する層間絶縁膜を直接形成する方法や、感光性を付与しておいて全面成膜後に露光・現像によって開口部を形成する方法が好適である。
【００４５】
上部画素電極１２としては、Ｍｏ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ等の金属や、ＩＴＯ等の透明導電膜など、任意の導電膜を用いることができる。この上部画素電極１２が、画像表示物に電圧を印加する作用をする。製法としては、全面に成膜した後フォトリソグラフィ＋エッチングで形成してもよいが、印刷法、特にスクリーン印刷を用いると、簡単な工程で成膜とパターニングを同時に行うことができ、好適である。
【００４６】
ところで、酸化物半導体は、酸素空孔がｎ型のキャリアとして作用している。ほとんどの酸化物半導体がｎ型動作するのは、そのためである。その上に一般的な非フッ素化樹脂を塗布すると、非フッ素化樹脂が酸化されて酸化物半導体を還元し、酸化物半導体中の酸素空孔（キャリア）を増やしてしまう。透明電極として使われるＩＴＯ等や、ｐｎ接合素子等では、元々キャリアが高い状態で使われるものであり、キャリアが多少増加しても全く問題はない。しかし、キャリアがほとんどいない状態が基本である薄膜トランジスタでは、外因によるキャリアの増加はしきい値のシフトを引き起こし、大問題になる。良好な条件で作製された無機絶縁膜や、フッ素化樹脂は、酸素を奪う作用が小さいので、酸化物半導体上に形成してもキャリアを増加させることがなく、その上に通常の樹脂を塗布しても酸素を奪う作用をブロックするのでキャリアの増加を起こすことがない。
【００４７】
なお、ディスプレイとして用いるため、図４〜図９のＴＦＴがマトリクス状のアレイとして用いられることは言うまでもない。また、図４〜図９のＴＦＴはスイッチング用であるから、ドレイン電極５とゲート電極４の名称は便宜的なものであり、逆の呼び方をしてもよい。
【実施例１】
【００４８】
本発明の実施例１として、図１の論理回路を作製する方法を、図１０を用いて説明する。絶縁基板１としてＰＥＮを用い、Ａｌを全面に３０ｎｍ成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極２を形成した。そして、フォトリソグラフィによって、ゲート開口予定部にレジストパターンを形成した（図１０（ａ））。次に、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍ、酸化物半導体６としてＩｎＧａＺｎＯを５０ｎｍ連続スパッタ成膜した（図１０（ｂ））。そして、剥離液に浸けることでレジストを除去し、ゲート開口部を形成した（図１０（ｃ））。さらに全面にレジストを塗布し、半導体パターンだけでなくゲート絶縁膜開口部にもレジストを残すパターン６Ｒを形成し（図１０（ｄ））、ウェットエッチングによって酸化物半導体をパターニングした（図１０（ｅ））。
【００４９】
次に、リフトオフ法によって、ドレイン電極５、ソース電極４として５０ｎｍ厚のＩＴＯパターンを形成した（図１０（ｆ））。最後に、リフトオフ法によって、封止層９として２００ｎｍ厚のＳｉＯＮパターンを形成した（図１０（ｇ））。
こうして作製したインバータに１５Ｖの電源を印加した場合に、図１９の入出力特性が得られた。
【実施例２】
【００５０】
本発明の実施例２として、図２の論理回路を作製する方法を、図１１を用いて説明する。絶縁基板１としてＰＥＮを用い、Ａｌを全面に３０ｎｍ成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極２を形成した。そして、フォトリソグラフィによって、ゲート開口予定部にレジストパターンを形成した（図１１（ａ））。次に、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍ、酸化物半導体６としてＩｎＧａＺｎＯを５０ｎｍ連続スパッタ成膜した（図１１（ｂ））。そして、剥離液に浸けることでレジストを除去し、ゲート開口部を形成した（図１１（ｃ））。さらに全面にレジストを塗布し、半導体パターンだけでなくゲート絶縁膜開口部にもレジストを残すパターン６Ｒを形成し（図１１（ｄ））、ウェットエッチングによって酸化物半導体をパターニングした（図１１（ｅ））。
【００５１】
次に、リフトオフ法によって、封止層９として２００ｎｍ厚のＳｉＯＮパターンを形成した（図１１（ｆ））。最後に、フォトリソグラフィおよびエッチング法によって、ドレイン電極５、ソース電極４として５０ｎｍ厚のＩＴＯパターンを形成した（図１１（ｇ））。
こうして作製したインバータに１５Ｖの電源を印加した場合に、図１９と似た入出力特性が得られた。
【実施例３】
【００５２】
本発明の実施例３として、図３の論理回路を作製する方法を、図１２を用いて説明する。絶縁基板１としてＰＥＮを用い、Ａｌを全面に３０ｎｍ成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極２を形成した。そして、フォトリソグラフィによって、ゲート開口予定部にレジストパターンを形成した（図１２（ａ））。次に、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍ、酸化物半導体６としてＩｎＧａＺｎＯを５０ｎｍ連続スパッタ成膜した（図１２（ｂ））。そして、剥離液に浸けることでレジストを除去し、ゲート開口部を形成した（図１２（ｃ））。さらに全面にレジストを塗布し、半導体パターンだけでなくゲート絶縁膜開口部にもレジストを残すパターン６Ｒを形成し（図１２（ｄ））、ウェットエッチングによって酸化物半導体をパターニングした（図１２（ｅ））。
【００５３】
次に、リフトオフ法によって、封止層９として２００ｎｍ厚のＳｉＯＮパターンを形成した（図１２（ｆ））。最後に、フォトリソグラフィおよびエッチング法によって、ドレイン電極５、ソース電極４として５０ｎｍ厚のＩＴＯパターンを形成した（図１２（ｇ））。
こうして作製したインバータに１５Ｖの電源を印加した場合に、図１９と似た入出力特性が得られた。
【実施例４】
【００５４】
本発明の実施例４として、図４のＴＦＴを作製する方法を、図１３を用いて説明する。絶縁基板１としてＰＥＮを用い、Ａｌを全面に３０ｎｍ成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極２、ゲート配線２´、キャパシタ電極１０、キャパシタ配線１０´を形成した（図１３（ａ））。次に、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍスパッタし（図１３（ｂ））、さらに酸化物半導体６としてＩｎＧａＺｎＯを５０ｎｍスパッタ成膜し、フォトリソグラフィおよびウェットエッチングによって酸化物半導体をパターニングした（図１３（ｃ））。
【００５５】
次に、リフトオフ法によって、ドレイン電極５、ソース電極４としてＩＴＯパターンを１００ｎｍ形成した（図１３（ｄ））。最後に、リフトオフ法によって、封止層９として２００ｎｍ厚のＳｉＯＮパターンを形成した（図１３（ｅ））。
こうして作製したＴＦＴアレイと、対向電極（ＩＴＯ）１４／対向基板１３の間にゲストホスト液晶１５を封入して、図２０のモノクロの液晶ディスプレイとし、正常に表示できることを確認した。
【実施例５】
【００５６】
本発明の実施例５として、図５のＴＦＴを作製する方法を、図１４を用いて説明する。絶縁基板１としてＰＥＮを用い、Ａｌを全面に３０ｎｍ成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極２、ゲート配線２´、キャパシタ電極１０、キャパシタ配線１０´を形成した（図１４（ａ））。次に、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍスパッタし（図１４（ｂ））、さらに酸化物半導体６としてＩｎＧａＺｎＯを５０ｎｍスパッタ成膜し、フォトリソグラフィおよびウェットエッチングによって酸化物半導体をパターニングした（図１４（ｃ））。
【００５７】
次に、リフトオフ法によって、封止層９として２００ｎｍ厚のＳｉＯＮパターンを形成した（図１４（ｄ））。最後に、フォトリソグラフィおよびエッチング法によって、ドレイン電極５、ソース電極４としてＩＴＯパターンを１００ｎｍ形成した（図１４（ｅ））。
こうして作製したＴＦＴアレイと、対向電極（ＩＴＯ）１４／対向基板１３の間にゲストホスト液晶１５を封入して、図２０のようなモノクロの液晶ディスプレイとし、正常に表示できることを確認した。
【実施例６】
【００５８】
本発明の実施例６として、図６のＴＦＴを作製する方法を、図１５を用いて説明する。絶縁基板１としてＰＥＮを用い、Ａｌを全面に３０ｎｍ成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極２、ゲート配線２´、キャパシタ電極１０、キャパシタ配線１０´を形成した（図１５（ａ））。次に、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍスパッタし（図１５（ｂ））、さらに酸化物半導体６としてＩｎＧａＺｎＯを５０ｎｍスパッタ成膜し、フォトリソグラフィおよびウェットエッチングによって酸化物半導体をパターニングした（図１５（ｃ））。
【００５９】
次に、リフトオフ法によって、封止層９として２００ｎｍ厚のＳｉＯＮパターンを形成した（図１５（ｄ））。最後に、フォトリソグラフィおよびエッチング法によって、ドレイン電極５、ソース電極４としてＩＴＯパターンを１００ｎｍ形成した（図１５（ｅ））。
こうして作製したＴＦＴアレイと、対向電極（ＩＴＯ）１４／対向基板１３の間にゲストホスト液晶１５を封入して、図２０のようなモノクロの液晶ディスプレイとし、正常に表示できることを確認した。
【実施例７】
【００６０】
本発明の実施例７として、図７のＴＦＴを作製する方法を、図１６を用いて説明する。絶縁基板１としてＰＥＮを用い、Ａｌを全面に３０ｎｍ成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極２を形成した（図１６（ａ））。次に、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍスパッタし（図１６（ｂ））、さらに酸化物半導体６としてＩｎＧａＺｎＯを２００ｎｍスパッタ成膜し、フォトリソグラフィおよびウェットエッチングによって酸化物半導体をパターニングした（図１６（ｃ））。
【００６１】
次に、リフトオフ法によって、ドレイン電極５、ソース電極４としてＩＴＯパターンを５０ｎｍ形成した（図１６（ｄ））。そして、リフトオフ法によって、封止層９として２００ｎｍのＳｉＯＮパターンを形成した（図１６（ｅ））。さらに、感光性のアクリル膜を２０ｕｍ塗布し、露光・現像によって層間絶縁膜７を形成した（図１６（ｆ））。最後に、Ａｇペーストをスクリーン印刷し、１００°Ｃで焼成することにより、上部画素電極１２を形成した（図１６（ｇ））。
こうして作製したＴＦＴアレイと、接着剤１８／電気泳動カプセル１６／対向電極（ＩＴＯ）１４／対向基板１３を貼合せることにより図２１の電子ペーパーを作製し、正常に表示できることを確認した。
【実施例８】
【００６２】
本発明の実施例８として、図８のＴＦＴを作製する方法を、図１７を用いて説明する。絶縁基板１としてＰＥＮを用い、Ａｌを全面に３０ｎｍ成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極２を形成した（図１７（ａ））。次に、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍスパッタし（図１７（ｂ））、さらに酸化物半導体６としてＩｎＧａＺｎＯを２００ｎｍスパッタ成膜し、フォトリソグラフィおよびウェットエッチングによって酸化物半導体をパターニングした（図１７（ｃ））。
【００６３】
次に、リフトオフ法によって、封止層９として２００ｎｍのＳｉＯＮパターンを形成した（図１７（ｄ））。そして、フォトリソグラフィおよびエッチング法によって、ドレイン電極５、ソース電極４としてＩＴＯパターンを５０ｎｍ形成した（図１７（ｅ））。さらに、感光性のアクリル膜を２０ｕｍ塗布し、露光・現像によって層間絶縁膜７を形成した（図１７（ｆ））。最後に、Ａｇペーストをスクリーン印刷し、１００°Ｃで焼成することにより、上部画素電極１２を形成した（図１７（ｇ））。
【００６４】
こうして作製したＴＦＴアレイと、接着剤１８／電気泳動カプセル１６／対向電極（ＩＴＯ）１４／対向基板１３を貼合せることにより図２１のような電子ペーパーを作製し、正常に表示できることを確認した。
【実施例９】
【００６５】
本発明の実施例として、図９のＴＦＴを作製する方法を、図１８を用いて説明する。絶縁基板１としてＰＥＮを用い、Ａｌを全面に３０ｎｍ成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極２を形成した（図１８（ａ））。次に、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍスパッタし（図１８（ｂ））、さらに酸化物半導体６としてＩｎＧａＺｎＯを２００ｎｍスパッタ成膜し、フォトリソグラフィおよびウェットエッチングによって酸化物半導体をパターニングした（図１８（ｃ））。
【００６６】
次に、リフトオフ法によって、封止層９として２００ｎｍのＳｉＯＮパターンを形成した（図１８（ｄ））。そして、フォトリソグラフィおよびエッチング法によって、ドレイン電極５、ソース電極４としてＩＴＯパターンを５０ｎｍ形成した（図１８（ｅ））。さらに、感光性のアクリル膜を２０ｕｍ塗布し、露光・現像によって層間絶縁膜７を形成した（図１８（ｆ））。最後に、Ａｇペーストをスクリーン印刷し、１００°Ｃで焼成することにより、上部画素電極１２を形成した（図１８（ｇ））。
【００６７】
こうして作製したＴＦＴアレイと、接着剤１８／電気泳動カプセル１６／対向電極（ＩＴＯ）１４／対向基板１３を貼合せることにより図２１のような電子ペーパーを作製し、正常に表示できることを確認した。
【実施例１０】
【００６８】
以下は、封止層９の効果について調べた。封止層９としてＳｉＯＮの反応性スパッタ（全流量に対するＯ２流量比５％）を用いた場合、その上に感光性のアクリル樹脂を塗布しても、ＴＦＴのしきい値の変化は±２Ｖ以内であった。なお、ＳｉＯＮ反応性スパッタの条件は、圧力０．５Ｐａ、Ａｒ流量３８ｓｃｃｍ、Ｏ２流量２ｓｃｃｍ、電力３００Ｗ、膜厚２００ｎｍであった。
【実施例１１】
【００６９】
封止層９としてＳｉＯＮの反応性スパッタ（全流量に対するＯ２流量比１０％）を用いた場合、その上に感光性のアクリル樹脂を塗布しても、ＴＦＴのしきい値の変化は±２Ｖ以内であった。なお、ＳｉＯＮ反応性スパッタの条件は、圧力０．５Ｐａ、Ａｒ流量３６ｓｃｃｍ、Ｏ２流量４ｓｃｃｍ、電力３００Ｗ、膜厚２００ｎｍであった。
【実施例１２】
【００７０】
封止層９としてＳｉＯＮの反応性スパッタ（全流量に対するＯ２流量比２０％）を用いた場合、その上に感光性のアクリル樹脂を塗布しても、ＴＦＴのしきい値の変化は±２Ｖ以内であった。なお、ＳｉＯＮ反応性スパッタの条件は、圧力０．５Ｐａ、Ａｒ流量３２ｓｃｃｍ、Ｏ２流量８ｓｃｃｍ、電力３００Ｗ、膜厚２００ｎｍであった。
【実施例１３】
【００７１】
封止層９としてフッ素化樹脂であるサイトップ（旭硝子株式会社製）を用いた場合、その上に感光性のアクリル樹脂を塗布しても、ＴＦＴのしきい値の変化は±２Ｖ以内であった。
【００７２】
次に比較例について説明する。
（比較例１）
封止層９なしの場合、その上に感光性のアクリル樹脂を塗布した場合の、ＴＦＴのしきい値の変化は−３０Ｖであった。
【００７３】
（比較例２）
封止層９としてＳｉＮのスパッタを用いた場合、成膜後に封止層９が剥がれてしまった。封止層９内の応力が大きかったためと思われる。なお、ＳｉＮスパッタの条件は、圧力０．５Ｐａ、Ａｒ流量４０ｓｃｃｍ、電力３００Ｗ、膜厚２００ｎｍであった。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施の形態に係る薄膜トランジスタの一例を示す平面図および断面図である。
【図２】本発明の第１の実施の形態に係る薄膜トランジスタの他の例を示す平面図および断面図である。
【図３】本発明の第１の実施の形態に係る薄膜トランジスタのされに他の例を示す平面図および断面図である。
【図４】本発明の第２の実施の形態に係る薄膜トランジスタの一例を示す平面図および断面図である。
【図５】本発明の第２の実施の形態に係る薄膜トランジスタの他の例を示す平面図および断面図である。
【図６】本発明の第２の実施の形態に係る薄膜トランジスタのさらに他の例を示す平面図および断面図である。
【図７】本発明の第３の実施の形態に係る薄膜トランジスタの一例を示す平面図および断面図である。
【図８】本発明の第３の実施の形態に係る薄膜トランジスタの他の例を示す平面図および断面図である。
【図９】本発明の第３の実施の形態に係る薄膜トランジスタのさらに他の例を示す平面図および断面図である。
【図１０】図１に示す薄膜トランジスタの製造工程の一例を示す断面図である。
【図１１】図２に示す薄膜トランジスタの製造工程の一例を示す断面図である。
【図１２】図３に示す薄膜トランジスタの製造工程の一例を示す断面図である。
【図１３】図４に示す薄膜トランジスタの製造工程の一例を示す断面図である。
【図１４】図５に示す薄膜トランジスタの製造工程の一例を示す断面図である。
【図１５】図６に示す薄膜トランジスタの製造工程の一例を示す断面図である。
【図１６】図７に示す薄膜トランジスタの製造工程の一例を示す断面図である。
【図１７】図８に示す薄膜トランジスタの製造工程の一例を示す断面図である。
【図１８】図９に示す薄膜トランジスタの製造工程の一例を示す断面図である。
【図１９】本発明の実施例１に係るインバータの動作特性を示す説明図である。
【図２０】本発明の実施例２に係る液晶ディスプレイの例を示す断面図である。
【図２１】本発明の実施例３に係る電子ペーパーの例を示す断面図である。
【符号の説明】
【００７５】
１……絶縁基板、２……ゲート電極、２´……ゲート配線、３……ゲート絶縁膜、３Ａ……ゲート絶縁膜開口部、３ＡＲ……ゲート絶縁膜開口予定部のレジスト、４……ソース電極、５……ドレイン電極、５´……ドレイン配線、６……酸化物半導体パターン、６Ｌ……酸化物半導体層、６Ｒ……酸化物半導体パターニング用レジスト、７……層間絶縁膜、７Ａ……層間絶縁膜開口部、８……画素電極、９……封止層、９Ａ……封止層開口部、１０……キャパシタ電極、１０´……キャパシタ配線、１２……上部画素電極、１３……対向基板、１４……対向電極、１５……液晶、１６……電気泳動カプセル、１７……ブラックマトリクス、１８……接着剤、２１……電源電極、２２……ＧＮＤ電極、２３……入力電極、２４……出力電極。
【特許請求の範囲】
【請求項１】
絶縁基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたドレイン電極、ソース電極とを有し、少なくとも前記ドレイン電極とソース電極の間隙部分に酸化物半導体パターンが配置されている薄膜トランジスタであって、
前記酸化物半導体パターン上に封止層を設けた、
ことを特徴とする薄膜トランジスタ。
【請求項２】
前記封止層が無機絶縁膜であることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
前記封止層が酸化窒化シリコンであることを特徴とする請求項２記載の薄膜トランジスタ。
【請求項４】
前記封止層がフッ素化樹脂であることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項５】
前記ゲート電極と同一層に、ゲート電極と接続されたゲート配線、キャパシタ電極、及びキャパシタ電極と接続されたキャパシタ配線を有し、前記ドレイン電極、ソース電極と同一層に、ドレイン電極と接続されたドレイン配線、及びソース電極に接続された画素電極を有し、少なくとも画素電極上には封止層を有しないことを特徴とする請求項１〜４のいずれか１項記載の薄膜トランジスタ。
【請求項６】
前記ゲート電極と同一層に、ゲート電極と接続されたゲート配線、キャパシタ電極、及びキャパシタ電極と接続されたキャパシタ配線を有し、前記ドレイン電極、ソース電極と同一層に、ドレイン電極と接続されたドレイン配線、及びソース電極に接続された画素電極を有し、少なくとも酸化物半導体パターン上に封止層を有するとともに、前記封止層上に、画素電極部に開口を有する層間絶縁膜を有し、前記層間絶縁膜上に、前記開口部で画素電極と接続された上部画素電極を有することを特徴とする請求項１〜５のいずれか１項記載の薄膜トランジスタ。
【請求項７】
絶縁基板上にゲート電極を形成する工程と、ゲート絶縁膜開口予定部にレジストパターンを形成する工程と、ゲート絶縁膜と酸化物半導体を成膜する工程と、ゲート絶縁膜開口予定部のレジストを除去してゲート絶縁膜に開口部を形成する工程と、前記開口部の形成前もしくは形成後に酸化物半導体をパターニングする工程と、ドレイン電極及びソース電極を形成する工程と、前記ドレイン電極及びソース電極の形成前もしくは形成後に封止層を形成する工程とを有し、
前記酸化物半導体をパターニングする際に、ゲート絶縁膜開口部近傍をエッチングしないことにより、開口部内のゲート電極がエッチャントにさらされないようにする、
ことを特徴とする薄膜トランジスタの製造方法。
【請求項８】
絶縁基板上にゲート電極を形成する工程と、ゲート絶縁膜を形成する工程と、酸化物半導体パターンを形成する工程と、ドレイン電極及びソース電極を形成する工程と、前記ドレイン電極及びソース電極の形成前もしくは形成後に封止層を形成する工程とを有し、前記封止層を形成する工程が、反応性スパッタであることを特徴とする薄膜トランジスタの製造方法。
【請求項９】
前記封止層を形成する工程が、ＳｉＮ焼結体をターゲットとした反応性スパッタであることを特徴とする請求項８記載の薄膜トランジスタの製造方法。
【請求項１０】
絶縁基板上にゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線を形成する工程と、ゲート絶縁膜を形成する工程と、酸化物半導体パターンを形成する工程と、ドレイン電極、ドレイン配線、ソース電極、及び画素電極を形成する工程と、前記ドレイン電極、ドレイン配線、ソース電極、及び画素電極の形成前もしくは形成後に封止層を形成する工程と、層間絶縁膜を形成する工程と、上部画素電極を形成する工程とを有し、
前記上部画素電極を形成する工程がスクリーン印刷である、
ことを特徴とする薄膜トランジスタの製造方法。
【請求項１１】
絶縁基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたドレイン電極、ソース電極とを有し、少なくとも前記ドレイン電極とソース電極の間隙部分に酸化物半導体パターンが配置されている薄膜トランジスタを用いた薄膜トランジスタディスプレイであって、
前記薄膜トランジスタは前記酸化物半導体パターン上に封止層を設けた、
ことを特徴とする薄膜トランジスタディスプレイ。
【請求項１２】
前記薄膜トランジスタの封止層が無機絶縁膜であることを特徴とする請求項１１記載の薄膜トランジスタディスプレイ。
【請求項１３】
前記薄膜トランジスタの封止層が酸化窒化シリコンであることを特徴とする請求項１２記載の薄膜トランジスタディスプレイ。
【請求項１４】
前記薄膜トランジスタの封止層がフッ素化樹脂であることを特徴とする請求項１１記載の薄膜トランジスタディスプレイ。
【請求項１５】
前記ゲート電極と同一層に、ゲート電極と接続されたゲート配線、キャパシタ電極、及びキャパシタ電極と接続されたキャパシタ配線を有し、前記ドレイン電極、ソース電極と同一層に、ドレイン電極と接続されたドレイン配線、及びソース電極に接続された画素電極を有し、少なくとも画素電極上には封止層を有しないことを特徴とする請求項１１〜１４のいずれか１項記載の薄膜トランジスタディスプレイ。
【請求項１６】
前記ゲート電極と同一層に、ゲート電極と接続されたゲート配線、キャパシタ電極、及びキャパシタ電極と接続されたキャパシタ配線を有し、前記ドレイン電極、ソース電極と同一層に、ドレイン電極と接続されたドレイン配線、及びソース電極に接続された画素電極を有し、少なくとも酸化物半導体パターン上に封止層を有するとともに、前記封止層上に、画素電極部に開口を有する層間絶縁膜を有し、前記層間絶縁膜上に、前記開口部で画素電極と接続された上部画素電極を有することを特徴とする請求項１１〜１５のいずれか１項記載の薄膜トランジスタディスプレイ。
【請求項１】
絶縁基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたドレイン電極、ソース電極とを有し、少なくとも前記ドレイン電極とソース電極の間隙部分に酸化物半導体パターンが配置されている薄膜トランジスタであって、
前記酸化物半導体パターン上に封止層を設けた、
ことを特徴とする薄膜トランジスタ。
【請求項２】
前記封止層が無機絶縁膜であることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
前記封止層が酸化窒化シリコンであることを特徴とする請求項２記載の薄膜トランジスタ。
【請求項４】
前記封止層がフッ素化樹脂であることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項５】
前記ゲート電極と同一層に、ゲート電極と接続されたゲート配線、キャパシタ電極、及びキャパシタ電極と接続されたキャパシタ配線を有し、前記ドレイン電極、ソース電極と同一層に、ドレイン電極と接続されたドレイン配線、及びソース電極に接続された画素電極を有し、少なくとも画素電極上には封止層を有しないことを特徴とする請求項１〜４のいずれか１項記載の薄膜トランジスタ。
【請求項６】
前記ゲート電極と同一層に、ゲート電極と接続されたゲート配線、キャパシタ電極、及びキャパシタ電極と接続されたキャパシタ配線を有し、前記ドレイン電極、ソース電極と同一層に、ドレイン電極と接続されたドレイン配線、及びソース電極に接続された画素電極を有し、少なくとも酸化物半導体パターン上に封止層を有するとともに、前記封止層上に、画素電極部に開口を有する層間絶縁膜を有し、前記層間絶縁膜上に、前記開口部で画素電極と接続された上部画素電極を有することを特徴とする請求項１〜５のいずれか１項記載の薄膜トランジスタ。
【請求項７】
絶縁基板上にゲート電極を形成する工程と、ゲート絶縁膜開口予定部にレジストパターンを形成する工程と、ゲート絶縁膜と酸化物半導体を成膜する工程と、ゲート絶縁膜開口予定部のレジストを除去してゲート絶縁膜に開口部を形成する工程と、前記開口部の形成前もしくは形成後に酸化物半導体をパターニングする工程と、ドレイン電極及びソース電極を形成する工程と、前記ドレイン電極及びソース電極の形成前もしくは形成後に封止層を形成する工程とを有し、
前記酸化物半導体をパターニングする際に、ゲート絶縁膜開口部近傍をエッチングしないことにより、開口部内のゲート電極がエッチャントにさらされないようにする、
ことを特徴とする薄膜トランジスタの製造方法。
【請求項８】
絶縁基板上にゲート電極を形成する工程と、ゲート絶縁膜を形成する工程と、酸化物半導体パターンを形成する工程と、ドレイン電極及びソース電極を形成する工程と、前記ドレイン電極及びソース電極の形成前もしくは形成後に封止層を形成する工程とを有し、前記封止層を形成する工程が、反応性スパッタであることを特徴とする薄膜トランジスタの製造方法。
【請求項９】
前記封止層を形成する工程が、ＳｉＮ焼結体をターゲットとした反応性スパッタであることを特徴とする請求項８記載の薄膜トランジスタの製造方法。
【請求項１０】
絶縁基板上にゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線を形成する工程と、ゲート絶縁膜を形成する工程と、酸化物半導体パターンを形成する工程と、ドレイン電極、ドレイン配線、ソース電極、及び画素電極を形成する工程と、前記ドレイン電極、ドレイン配線、ソース電極、及び画素電極の形成前もしくは形成後に封止層を形成する工程と、層間絶縁膜を形成する工程と、上部画素電極を形成する工程とを有し、
前記上部画素電極を形成する工程がスクリーン印刷である、
ことを特徴とする薄膜トランジスタの製造方法。
【請求項１１】
絶縁基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたドレイン電極、ソース電極とを有し、少なくとも前記ドレイン電極とソース電極の間隙部分に酸化物半導体パターンが配置されている薄膜トランジスタを用いた薄膜トランジスタディスプレイであって、
前記薄膜トランジスタは前記酸化物半導体パターン上に封止層を設けた、
ことを特徴とする薄膜トランジスタディスプレイ。
【請求項１２】
前記薄膜トランジスタの封止層が無機絶縁膜であることを特徴とする請求項１１記載の薄膜トランジスタディスプレイ。
【請求項１３】
前記薄膜トランジスタの封止層が酸化窒化シリコンであることを特徴とする請求項１２記載の薄膜トランジスタディスプレイ。
【請求項１４】
前記薄膜トランジスタの封止層がフッ素化樹脂であることを特徴とする請求項１１記載の薄膜トランジスタディスプレイ。
【請求項１５】
前記ゲート電極と同一層に、ゲート電極と接続されたゲート配線、キャパシタ電極、及びキャパシタ電極と接続されたキャパシタ配線を有し、前記ドレイン電極、ソース電極と同一層に、ドレイン電極と接続されたドレイン配線、及びソース電極に接続された画素電極を有し、少なくとも画素電極上には封止層を有しないことを特徴とする請求項１１〜１４のいずれか１項記載の薄膜トランジスタディスプレイ。
【請求項１６】
前記ゲート電極と同一層に、ゲート電極と接続されたゲート配線、キャパシタ電極、及びキャパシタ電極と接続されたキャパシタ配線を有し、前記ドレイン電極、ソース電極と同一層に、ドレイン電極と接続されたドレイン配線、及びソース電極に接続された画素電極を有し、少なくとも酸化物半導体パターン上に封止層を有するとともに、前記封止層上に、画素電極部に開口を有する層間絶縁膜を有し、前記層間絶縁膜上に、前記開口部で画素電極と接続された上部画素電極を有することを特徴とする請求項１１〜１５のいずれか１項記載の薄膜トランジスタディスプレイ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
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【図１９】
【図２０】
【図２１】
【公開番号】特開２００７−２９９９１３（Ｐ２００７−２９９９１３Ａ）
【公開日】平成１９年１１月１５日（２００７．１１．１５）
【国際特許分類】
【出願番号】特願２００６−１２６３２０（Ｐ２００６−１２６３２０）
【出願日】平成１８年４月２８日（２００６．４．２８）
【出願人】（０００００３１９３）凸版印刷株式会社 (10,630)
【Ｆターム（参考）】
【公開日】平成１９年１１月１５日（２００７．１１．１５）
【国際特許分類】
【出願日】平成１８年４月２８日（２００６．４．２８）
【出願人】（０００００３１９３）凸版印刷株式会社 (10,630)
【Ｆターム（参考）】
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