集積回路装置及び電子機器
【課題】 外付け部品に頼らずに、主としてユーザが設定する調整データを内部記憶し、記憶容量を変更しても設計を効率化できる集積回路装置を提供すること。
【解決手段】 集積回路装置10は、集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向D1とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向D2とした場合に、第1の方向D1に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)CB1〜CBNを含み、その一つは、少なくともユーザによってプログラムされるデータが記憶されるプログラマブルROMブロック20であり、プログラマブルROMブロック20に設けられた複数のワード線WLが第2の方向D2に沿って延びている。
【解決手段】 集積回路装置10は、集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向D1とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向D2とした場合に、第1の方向D1に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)CB1〜CBNを含み、その一つは、少なくともユーザによってプログラムされるデータが記憶されるプログラマブルROMブロック20であり、プログラマブルROMブロック20に設けられた複数のワード線WLが第2の方向D2に沿って延びている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路装置及び電子機器に関する。
【背景技術】
【0002】
液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ(LCDドライバ)がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。
【0003】
しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。
【0004】
また、ユーザが表示ドライバを液晶パネルに実装して表示装置を製造するにあたり、表示ドライバ側にて種々の調整が必要である。例えば、表示ドライバをパネルの仕様(アモルファスTFT、低温ポリシリコンTFT、QCIF、QVGA、VGA等)や駆動条件の仕様に合わせる調整や、あるいはパネル間の表示特性にばらつきがないように調整することである。ICメーカ側でも、IC検査時に、発振周波数、出力電圧の調整や、冗長メモリへの切換などが必要となっている。
【0005】
従来は、ユーザ側の調整は、外付けのE2PROM(ELECTRICAL ERASABLE PROGRAMABLE READ ONLY MEMORY)、外付けのトリマ抵抗(可変抵抗)により行なわれていた。ICメーカ側での冗長メモリへの切換などは、集積回路装置内に設けたヒューズ素子の溶断により行なわれていた。
【0006】
しかし、部品の外付け作業はユーザにとって煩雑であり、トリマ抵抗は高価でサイズも大きく、壊れ易いと言う欠点もある。ICメーカ側にとっても、ヒューズ素子の切断、その後の動作確認の作業も煩雑である。
【0007】
ここで、二層のゲートを要するスタックゲート型の不揮性記憶装置と比して、簡易な製造工程で、かつ安価なコストで製造できる不揮発性記憶装置として、特許文献2に記載の不揮発性記憶装置が提案されている。特許文献2に記載の不揮発性記憶装置は、コントロールゲートが半導体層内のN型の不純物領域であり、フローティングゲート電極が、一層のポリシリコン層などの導電層からなる(以下、「単層ゲート型の不揮発性記憶装置」ということもある)。このような単層ゲート型の不揮発性記憶装置は、ゲート電極を積層する必要がないため、通常のCMOSトランジスタのプロセスと同様にして形成することができる。
【特許文献1】特開2001−222249号公報
【特許文献2】特開昭63−166274号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、外付け部品やヒューズ素子を不要とすることができ、主としてユーザが設定する調整データを内部記憶し、しかも、記憶容量の変更にあたって設計の効率化を実現できる集積回路装置及びこれを含む電子機器を提供することにある。
【課題を解決するための手段】
【0009】
本発明の一態様に係る集積回路装置は、集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、前記集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記第1の方向に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)を含み、前記第1〜第Nの回路ブロックの一つは、プログラムされるデータの少なくとも一部がユーザによって記憶されるプログラマブルROMブロックであり、
前記プログラマブルROMブロックは、複数のワード線と、複数のビット線と、前記複数のワード線及び前記複数のビット線に接続された複数のメモリセルとを有し、前記複数のワード線が前記第2の方向に沿って延びていることを特徴とする。
【0010】
本発明の一態様では、第1〜第Nの回路ブロックが第1の方向に沿って配置され、この第1〜第Nの回路ブロックの一つがプログラマブルROMブロックである。このプログラマブルROMブロックに調整データを記憶させることで、外付け部品やヒューズ素子は不要となる。プログラマブルROMブロックのワード線は、集積回路装置の短辺方向(第2の方向)に沿って延びている。プログラマブルROMブロックの記憶容量を増大させる時には、ワード線の本数を長辺方向(第1の方向)に増やせばよい。このため、集積回路装置の短辺方向(第1の方向)の寸法に影響がなく、集積回路装置の第2の方向での幅を小さくでき、スリムな細長の集積回路装置を提供できる。
【0011】
プログラマブルROMブロックから読み出されたデータは、他の回路ブロックに入力される。この際、複数のビット線は長辺方向(第1の方向)に沿って延びるので、データ出力方向は第1の方向となる。このため、第1の方向に沿って配置された他の回路ブロックに対して、調整データをショートパスで供給できる。
【0012】
本発明の一態様では、前記プログラマブルROMブロックは、前記複数のメモリセルが配列されたメモリセルアレイブロックと、前記複数のメモリセルに対するデータのプログラム、消去及び読み出しを制御するコントロール回路ブロックとを含み、前記メモリセルアレイブロックと前記コントロール回路ブロックとを前記第1の方向にて隣接することができる。
【0013】
これにより、第1の方向にてコントロール回路ブロックと隣接して配置された他の回路ブロックに対して、コントロール回路ブロックより配線の引き回しを要せずに調整データをショートパスで供給できる。また、プログラマブルROMブロックの記憶容量を増大させても、ワード線の本数を長辺方向(第1の方向)に増やせばよいので、コントロール回路ブロック自体は実質変更はなく、記憶容量の異なる種々のタイプの設計を効率化できる。
【0014】
本発明の一態様では、前記メモリセルアレイブロックは、前記第2の方向の中心領域を境に第1,第2領域に分割され、前記第1,第2領域の前記複数のワード線をそれぞれ駆動する2つのワード線ドライバと、前記第1,第2領域に配置された前記複数のメモリセルの各々の前記コントロールゲートをそれぞれ駆動する2つのコントロールゲートドライバとを配置することができる。
【0015】
こうすると、ワード線及びコントロールゲートの長さを半減させて信号遅延を防止し、かつ、各ドライバから最短距離で駆動できる。
【0016】
この場合、前記中心領域に、前記2つのワード線ドライバと、前記2つのコントロールゲートドライバとを配置することができる。
【0017】
本発明の一態様では、前記メモリセルアレイブロックは前記第2の方向で分割された複数のカラムブロックを有し、前記複数のワード線の各々は、メインワード線と、前記メインワード線に従属する複数のサブワード線とに階層化され、前記複数のサブワード線の各1本が、前記複数のカラムブロック毎に配置され、前記中心領域に設けられた前記ワード線ドライバは、メインワード線ドライバであり、前記複数のカラムブロックの各々は、前記第2の方向でさらに分割されたメモリセル領域及びサブワード線デコーダ領域を有し、前記サブワード線デコーダ領域に、前記メインワード線の論理に基づいて前記メインワード線に従属する前記複数のサブワード線の1本を選択駆動するサブワード線デコーダを配置することができる。
【0018】
これにより、ワード線の階層駆動が行なえる。
【0019】
本発明の一態様では、前記メモリセル領域及び前記サブワード線デコーダ領域を、半導体基板上に形成された共通ウェル領域に形成することができる。このように、別々のウェルを設けなくて良いので、メモリセルアレイブロックの小面積化が図れる。
【0020】
本発明の一態様では、前記コントロールゲート回路ブロックには、前記複数のカラムブロックの各々に対応させて一つずつ配置された複数のカラムドライバが設けられ、前記複数のカラムドライバの各々は、前記複数のカラムブロックの対応する一つのカラムブロックに配置された前記複数のメインワード線の各々に接続された前記サブワード線デコーダを同時に選択し、データプログラム時またはデータ読み出し時には、前記複数のメインワード線の1本が活性化されることで、前記複数のメモリセルのうちの1本のサブワード線に接続された少なくとも一つのメモリセルに対してプログラムまたは読み出し動作を実施することができる。
【0021】
データプログラム時またはデータ読み出し時には、メインワード線の選択とカラムブロックの選択とにより、マトリクス配置された複数のサブワード線デコーダの中の一つをアクティブに設定することができる。
【0022】
本発明の一態様では、前記複数のメモリセルの各々は、前記半導体基板に形成された書き込み/読み出しトランジスタ及び消去トランジスタの各ゲートに共用されるフローティングゲートを有し、前記フローティングゲートを、前記半導体基板に形成された不純物層より成るコントロールゲートと絶縁層を介して対向した単層ゲート構造とすることできる。
【0023】
このように、消去トランジスタと書き込み/読み出しトランジスタとを分け、かつ、チャネルの導電型を異ならせることで、同一トランジスタで消去・書き込み・読み出しをする場合と比較して、比較的高電圧である消去電圧に対する耐圧を向上させることができる。
【0024】
本発明の一態様では、前記共通ウェル領域はトリプルウェル構造であり、前記半導体基板を第1の導電型としたとき、前記共通ウェル領域は、前記半導体基板に形成される第2導電型の深層ウェルと、前記第2導電型の深層ウェル上に形成された前記第1導電型の表層ウェルと、前記第2導電型の深層ウェル上にて前記第1導電型の表層ウェルを囲む第2導電型の環状表層ウェルと、前記第1導電型の表層ウェル及び前記第2導電型の環状表層ウェルに形成された最表層不純物領域とを有することができる。
【0025】
第1導電型の表層ウェルを第2の導電型の環状表層ウェルで囲み、それらの下層に第2導電型の深層ウェルを配置することで、第1導電型の表層ウェルを半導体基板から電気的に分離でき、両者を異なる電位に設定することが可能となる。
【0026】
本発明の一態様では、前記消去トランジスタは前記第2導電型の環状表層ウェルに形成され、前記コントロールゲート及び前記書き込み/読み出しトランジスタを前記第1導電型の表層ウェルに形成することができる。
【0027】
本発明の一態様では、前記第1導電型の表層ウェルと前記第2導電型の環状表層ウェルとは離間され、前記第1導電型の表層ウェルと前記第2導電型の環状表層ウェルとの間に前記第2導電型の深層ウェルを形成することができる。
【0028】
比較的高電圧で駆動される消去トランジスタが形成される第2導電型の環状表層ウェルを第1導電型の表層ウェルよりを離すことで、耐圧構造を形成できる。また、離間スペースには第2導電型の深層ウェルが形成されるので、寄生トランジスタのゲートとなり得る配線が離間スペースを跨いだとしても、寄生トランジスタがオンして離間スペースの電位が反転することはない。
【0029】
本発明の一態様では、前記書き込み/読み出しトランジスタとビット線との間に、第1導電型のトランジスタと第2導電型のトランジスタとからなるトランスファーゲートをさらに有することができる。
【0030】
ここで、前記第2導電型のトランジスタは、前記第1導電型の表層ウェルに形成することができる。
【0031】
さらに、前記第2導電型の環状表層ウェルは2つの長辺領域を有し、前記2つの長辺領域の一方に、前記消去トランジスタが形成され、前記2つの長辺領域の他方に隣り合って、第2導電型の帯状表層ウェルが形成され、前記第2導電型の帯状表層ウェルに、前記第1導電型のトランジスタを形成することができる。なお、耐圧が問題となる場合は、前記2つの長辺領域の他方と前記第2導電型の帯状表層ウェルとを離間させても良い。
【0032】
なお、前記第1〜第Nの回路ブロックの他の一つはゲートアレイ(ロジック回路ブロック)であり、前記プログラマブルROMを、前記第1の方向にて前記ゲートアレイと隣接させることができる。
【0033】
プログラマブルROMのデータ読み出し先の候補としてゲートアレイが挙げられる。ゲートアレイにより各種調整値が記憶されるレジスタが構成され、プログラマブルROMに記憶された調整値をレジスタへ読み出すことができる。この際、プログラマブルROMとゲートアレイと隣接させることで、両者間をショートパスにて接続できる。
【0034】
あるいは、前記第1〜第Nの回路の他の一つは電源回路であり、前記プログラマブルROMを、前記第1の方向にて前記電源回路と隣接させることができる。
【0035】
プログラマブルROMのデータ読み出し先の候補として電源回路が挙げられる。電源回路は、例えば出力電圧の調整するための調整値を記憶するレジスタを有することがあり、プログラマブルROMに記憶された調整値をレジスタへ読み出すことができる。この際、プログラマブルROMと電源回路とを隣接させることで、両者間をショートパスにて接続できる。
【0036】
いずれの場合も、前記プログラマブルROM内の前記コントロール回路ブロックを、前記第1の方向にて前記ゲートアレイまたは前記電源回路と隣接させると良い。コントロール回路ブロックがデータ出力回路を有するからである。
【0037】
また本発明の一態様では、前記第1〜第Nの回路ブロックの前記第2の方向側に前記第4の辺に沿って設けられる第1のインターフェース領域と、前記第2の方向の反対方向を第4の方向とした場合に、前記第1〜第Nの回路ブロックの前記第4の方向側に前記第2の辺に沿って設けられる第2のインターフェース領域とを含むようにしてもよい。
【0038】
また本発明の他の態様は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器を定義している。
【発明を実施するための最良の形態】
【0039】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【0040】
1.集積回路装置の構成
本実施形態の集積回路装置10の構成例を図1に示す。本実施形態では、集積回路装置10の短辺である第1の辺SD1から対向する第3の辺SD3へと向かう方向を第1の方向D1とし、D1の反対方向を第3の方向D3としている。また集積回路装置10の長辺である第2の辺SD2から対向する第4の辺SD4へと向かう方向を第2の方向D2とし、D2の反対方向を第4の方向D4としている。なお、図1では集積回路装置10の左辺が第1の辺SD1で、右辺が第3の辺SD3になっているが、左辺が第3の辺SD3で、右辺が第1の辺SD1であってもよい。
【0041】
図1に示すように本実施形態の集積回路装置10は、D1方向に沿って配置される第1〜第Nの回路ブロックCB1〜CBN(Nは2以上の整数)を含む。本実施形態では回路ブロックCB1〜CBNがD1方向に並んでいる。第1〜第Nの回路ブロックCB1〜CBNの詳細については後述する。
【0042】
また集積回路装置10は、第1〜第Nの回路ブロックCB1〜CBNのD2方向側に辺SD4に沿って設けられる出力側I/F領域12(広義には第1のインターフェース領域)を含む。また第1〜第Nの回路ブロックCB1〜CBNのD4方向側に辺SD2に沿って設けられる入力側I/F領域14(広義には第2のインターフェース領域)を含む。より具体的には、出力側I/F領域12(第1のインターフェース領域)は、回路ブロックCB1〜CBNのD2方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側I/F領域14(第2のインターフェース領域)は、回路ブロックCB1〜CBNのD4方向側に、例えば他の回路ブロック等を介さずに配置される。なお集積回路装置10をIP(Intellectual Property)コアとして用いて他の集積回路装置に組み込む場合等には、I/F領域12、14の少なくとも一方を設けない構成とすることもできる。
【0043】
出力側(表示パネル側)I/F領域12は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。
【0044】
入力側(ホスト側)I/F領域14は、ホスト(MPU、画像処理コントローラ、ベースバンドエンジン)とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用(入出力用)トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。
【0045】
なお、短辺である辺SD1、SD3に沿った出力側又は入力側I/F領域を設けるようにしてもよい。
【0046】
また第1〜第Nの回路ブロックCB1〜CBNは、少なくとも2つ(或いは3つ)の異なる回路ブロック(異なる機能を持つ回路ブロック)を含むことができる。集積回路装置10が表示ドライバである本実施形態では、プログラマブルROMブロックは必須であり、そのプログラマブルROMブロックからのデータの行く先であるロジック回路(広義にはゲートアレイブロック)及び電源回路ブロックの少なくとも一つが必須である。
【0047】
例えば図2に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。メモリ(RAM)内蔵のアモルファスTFT(Thin Film Transistor)パネル用表示ドライバでは、回路ブロックCB1〜CBNは、プログラマブルROMブロックの他に、表示メモリ、データドライバ(ソースドライバ)、走査ドライバ(ゲートドライバ)、ロジック回路(ゲートアレイ回路)、階調電圧生成回路(γ補正回路)、電源回路のブロックを含む。一方、メモリ内蔵の低温ポリシリコン(LTPS)TFTパネル用表示ドライバでは、走査ドライバをガラス基板に形成できるため、走査ドライバのブロックを省略できる。またメモリ非内蔵のアモルファスTFTパネル用では、メモリのブロックを省略でき、メモリ非内蔵の低温ポリシリコンTFTパネル用では、メモリ及び走査ドライバのブロックを省略できる。またCSTN(Collar Super Twisted Nematic)パネル、TFD(Thin Film Diode)パネル用では、階調電圧生成回路のブロックを省略できる。
【0048】
図3(A)(B)に本実施形態の表示ドライバの集積回路装置10の平面レイアウトの例を示す。図3(A)(B)は、メモリ内蔵のアモルファスTFTパネル用の例であり、図3(A)は例えばQCIF、32階調用の表示ドライバをターゲットとし、図3(B)はQVGA、64階調用の表示ドライバをターゲットとしている。
【0049】
図3(A)では、プログラマブルROM20は、電源回路PB及びロジック回路LBの間にある。換言すれば、プログラマブルROM20は、D1方向にて電源回路PB及びロジック回路LBの各ブロックに隣接している。
【0050】
一方、図3(B)では、プログラマブルROM20のブロックは、D1方向にて電源回路PBのブロックに隣接している。
【0051】
この理由は、プログラマブルROM20から読み出されるデータの主たる行く先が、電源回路PB及び/またはロジック回路LBだからである。つまり、プログラマブルROM20からのデータをショートパスで電源回路PB及び/またはロジック回路LBに供給できる。なお、プログラマブルROM20から読み出されるデータについては後述する。
【0052】
図3(A)(B)では、上述した3つのブロック以外に、表示データが記憶されるメモリMB1〜MB4と、その各メモリに隣接して配置されるデータドライバDB1〜DB4と、階調電圧生成回路GBと、1または2個の走査ドライバSB(またはSB1,SB2)を含む。
【0053】
図3(A)のレイアウト配置によれば、メモリブロックMB1とMB2や、MB3とMB4の間で、カラムアドレスデコーダを共用できるという利点がある。一方、図3(B)のレイアウト配置によれば、データドライバブロックDB1〜DB4から出力側I/F領域12へのデータ信号出力線の配線ピッチを均等化でき、配線効率を向上できるという利点がある。
【0054】
なお本実施形態の集積回路装置10のレイアウト配置は、プログラマブルROM20のブロックが、D1方向にてロジック回路LB及び/または電源回路PBに隣接している限り、図3(A)(B)に限定されない。また回路ブロックCB1〜CBNと出力側I/F領域12や入力側I/F領域14の間に、D2方向での幅が極めて狭い回路ブロック(WB以下の細長回路ブロック)を設けてもよい。また回路ブロックCB1〜CBNが、D2方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を1つの回路ブロックとした構成としてもよい。
【0055】
図4(A)に本実施形態の集積回路装置10のD2方向に沿った断面図の例を示す。ここでW1、WB、W2は、各々、出力側I/F領域12、回路ブロックCB1〜CBN、入力側I/F領域14のD2方向での幅である。またWは集積回路装置10のD2方向での幅である。
【0056】
本実施形態では図4(A)に示すように、D2方向において、回路ブロックCB1〜CBNと出力側、入力側I/F領域12、14との間に他の回路ブロックが介在しない構成にできる。従って、W1+WB+W2≦W<W1+2×WB+W2とすることができ、細長の集積回路装置を実現できる。具体的には、D2方向での幅Wは、W<2mmとすることができ、更に具体的にはW<1.5mmとすることができる。なおチップの検査やマウンティングを考慮すると、W>0.9mmであることが望ましい。また長辺方向での長さLDは、15mm<LD<27mmとすることができる。またチップ形状比SP=LD/Wは、SP>10とすることができ、更に具体的にはSP>12とすることができる。
【0057】
また回路ブロックCB1〜CBNの各々のD2方向での幅は、例えば同じ幅に統一できる。この場合、各回路ブロックの幅は、実質的に同じであればよく、例えば数μm〜20μm(数十μm)程度の違いは許容範囲内である。また回路ブロックCB1〜CBNの中に、幅が異なる回路ブロックが存在する場合には、幅WBは、回路ブロックCB1〜CBNの幅の中の最大幅とすることができる。
【0058】
図4(B)は、2以上の複数の回路ブロックがD2方向に沿って配置される比較例を示す。またD2方向において、回路ブロック間や、回路ブロックとI/F領域の間に配線領域が形成される。従って集積回路装置500のD2方向(短辺方向)での幅Wが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、D1方向(長辺方向)での長さLDも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。
【0059】
これに対して本実施形態では図1に示すように複数の回路ブロックCB1〜CBNがD1方向に沿って配置される。また図4(A)に示すように、パッド(バンプ)の下にトランジスタ(回路素子)を配置できる(能動面バンプ)。また回路ブロック内の配線であるローカル配線よりも上層(パッドよりも下層)で形成されるグローバル配線により、回路ブロック間や、回路ブロックとI/F領域間等での信号線を形成できる。従って、集積回路装置10のD1方向での長さLDを維持したままで、D2方向での幅Wを狭くでき、超スリムな細長チップを実現できる。この結果、出力ピッチを例えば22μm以上に維持することができ、実装を容易化できる。
【0060】
また本実施形態では複数の回路ブロックCB1〜CBNがD1方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図3(A)(B)において、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、1水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図3(A)(B)はメモリ内蔵のアモルファスTFTパネル用の例であるが、メモリ内蔵の低温ポリシリコンTFTパネル用の製品を開発する場合には、回路ブロックCB1〜CBNの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、本実施形態では、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。
【0061】
また本実施形態では、各回路ブロックCB1〜CBNのD2方向での幅(高さ)を、例えばデータドライバブロックやメモリブロックの幅(高さ)に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのD1方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図3(A)(B)において、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのD1方向での長さを増減することで対応できる。
【0062】
2.プログラマブルROMのデータ
2.1.階調電圧データ
本実施形態の集積回路装置では、プログラマブルROM20に記憶されるデータは、階調電圧を調整する調整データであってもよい。そして、階調電圧生成回路(γ補正回路)は、プログラマブルROM20に記憶された調整データに基づいて、階調電圧を生成する。以下、階調電圧生成回路(γ補正回路)の動作について説明する。
【0063】
図5は、図3(A)に示す回路ブロックのうち、プログラマブルROM20、ロジック回路LB及び階調電圧生成回路(γ補正回路)GBを示している。
【0064】
プログラマブルROM20には、階調電圧を調整するための調整データが、例えばユーザ(表示装置製造メーカ)により入力される。調整レジスタ126は、ロジック回路LB内に設けられている。調整レジスタ126は、階調電圧を調整可能な種々の設定データを設定することができる。プログラムROM20に記憶された調整データを調整レジスタ126へ読み出すことにより、設定データが出力される。調整レジスタ126から読み出された設定データが、階調電圧生成回路GBに供給される。
【0065】
階調電圧生成回路GBは、選択用電圧生成回路122と、階調電圧選択回路124とを有する。選択用電圧生成回路122(電圧分割回路)は、電源回路PBで生成された高電圧の電源電圧VDDH、VSSHに基づいて、選択用電圧を出力する。具体的には選択用電圧生成回路122は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてVDDH、VSSHを、このラダー抵抗回路により分割した電圧を、選択用電圧として出力する。階調電圧選択回路124は、調整レジスタ126より供給された階調特性の設定データに基づいて、選択用電圧の中から、例えば64階調の場合には64個の電圧を選択して、階調電圧V0〜V63として出力する。このようにすれば表示パネルに応じた最適な階調特性(γ補正特性)の階調電圧を生成できる。
【0066】
調整レジスタ126は、振幅調整レジスタ130、傾き調整レジスタ132、微調整レジスタ134を含んでいてもよい。振幅調整レジスタ130、傾き調整レジスタ132、微調整レジスタ134には、階調特性のデータが設定されている。
【0067】
例えば、プログラマブルROM20に記憶された5ビットの設定データを振幅調整レジスタ130へ読み出すことで、図6(A)のB1、B2に示すように電源電圧VDDH、VSSHの電圧レベルが変化し、階調電圧の振幅調整が可能になる。
【0068】
また、プログラマブルROM20に記憶された設定データを傾き調整レジスタ132へ読み出すことで、図6(B)のB3〜B6に示すように、階調レベルの4ポイントにおける階調電圧が変化し、階調特性の傾き調整が可能になる。即ち傾き調整レジスタ132に設定される各4ビットの設定データVRP0〜VRP3に基づいて、ラダー抵抗を構成する抵抗素子RL1,RL3,RL10,RL12の抵抗値が変化し、B3に示すような傾き調整が可能になる。
【0069】
また、プログラマブルROM20に記憶された設定データを微調整レジスタ134へ読み出すことで、図6(C)のB7〜B14に示すように、階調レベルの8ポイントにおける階調電圧が変化し、階調特性の微調整が可能になる。即ち微調整レジスタ134に設定される各3ビットの設定データVP1〜VP8に基づいて、8to1セレクタ141〜148が、8つの抵抗素子RL2,RL4〜RL9,RL11の各8個のタップのうちから1つのタップをそれぞれ選択し、選択されたタップの電圧をVOP1〜OP8として出力する。これにより図6(C)のB7〜B14に示すような微調整が可能になる。
【0070】
階調アンプ部150は、8to1セレクタ142〜148の出力VOP1〜VOP8やVDDH、VSSHに基づいて、階調電圧V0〜V63を出力する。具体的には階調アンプ部150は、VOP1〜VPOP8が入力される第1〜第8のインピーダンス変換回路(ボルテージフォロワ接続された演算増幅器)を含む。そして例えば第1〜第8のインピーダンス変換回路のうちの隣り合うインピーダンス変換回路の出力電圧を抵抗分割することで、階調電圧V1〜V62が生成される。
【0071】
以上のような調整を行えば、表示パネルの種類に応じた最適な階調特性(γ特性)を得ることができ、表示品質を向上できる。そして、本実施形態では、プログラマブルROM20には、表示パネルの種類に応じた最適な階調特性(γ特性)を得るための調整データが記憶されている。そのため、表示パネルの種類毎に最適な階調特性(γ特性)を得ることができ、表示品質を向上することができる。
【0072】
また、本実施の形態では、プログラマブルROM20と、ロジック回路ブロックLBとは、第1の方向D1に沿って隣接して配置されてなる。このようにすれば、プログラマブルROM20からの調整データの信号線をショートパスでロジック回路ブロックLBに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。
【0073】
さらに、本実施形態では図3(A)に示すようにロジック回路ブロックLBと階調電圧生成回路ブロックGBをD1方向に沿って隣接して配置させてもよい。このようにすれば、ロジック回路ブロックLBからの信号線を、ショートパスで階調電圧生成回路ブロックGBに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。
【0074】
2.2.パネル設定電圧データ
本実施形態の集積回路装置では、プログラマブルROM20に記憶されるデータは、パネル電圧を調整する調整データであってもよい。該パネル電圧を調整する調整データは、例えば、対向電極VCOMに与えられる電圧を調整するためのデータであってもよい。
【0075】
図7に、電気光学装置を含む表示装置の構成例のブロック図を示す。図7の表示装置は、液晶装置としての機能を実現する。そして、電気光学装置は、液晶パネルとしての機能を実現する。
【0076】
液晶装置160(広義には表示装置)は、スイッチング素子としてTFTを用いた液晶パネル(広義には表示パネル)162、データ線駆動回路170、走査線駆動回路180、コントローラ190、電源回路192を含む。
【0077】
TFTのゲート電極は走査線Gに接続され、TFTのソース電極はデータ線Sに接続され、TFTのドレイン電極は画素電極PEに接続されている。この画素電極PEと、液晶素子(広義には電気光学物質)を挟んで対向する対向電極VCOM(コモン電極)との間には、液晶容量CL(液晶素子)及び補助容量CSが形成されている。そして、TFT、画素電極PE等が形成されるアクティブマトリクス基板と、対向電極VCOMが形成される対向基板との間に液晶が封入され、画素電極PEと対向電極VCOMの間の印加電圧に応じて画素の透過率が変化するようになっている。
【0078】
本実施の形態では、プログラマブルROM20には、対向電極VCOMに与えられる電圧を調整する調整データが記憶されていてもよい。そして、該調整データに基づいて、電源回路192の電圧が調整され、対向電極VCOMに与えられる。該調整データを、表示パネル毎に設定することで、表示品質を向上することができる。
【0079】
本実施の形態では、図3(A)に示すように、プログラマブルROM20と電源回路ブロックPBとは、第1の方向D1に沿って隣接して配置されてなる。このようにすれば、プログラマブルROM20からの調整データの信号線を、ショートパスで電源回路ブロックPBに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。
【0080】
2.3.その他のユーザ設定情報
本実施の形態の集積回路装置では、プログラマブルROM20に記憶されるデータはこれらに限られるものではない。例えば、プログラマブルROM20には、表示ドライバ調整データとして、所与のタイミングを調整する調整データが記憶されていてもよい。すなわち、該調整データに基づいて、メモリのリフレッシュ周期や表示タイミングを制御する各種の制御信号が生成されてもよい。あるいは、プログラマブルROM20には、表示ドライバ調整データとして、集積回路装置の起動シーケンス設定を調整する調整データが記憶されていてもよい。
【0081】
以上の調整データは、ユーザによりプログラミングされるものであるが、ICメーカがIC製造・検査過程で調整するデータを記憶させても良い。
【0082】
3.プログラマブルROM
3.1.プログラマブルROMの全体構成
図8は、集積回路装置10内に配置されたプログラマブルROM20を示している。プログラマブルROM20は、大別して、メモリセルアレイブロック200と、コントロール回路ブロック202とを有している。メモリセルアレイブロック200とコントロール回路ブロック202とは、集積回路装置10の長辺方向であるD1方向にて隣接している。
【0083】
メモリセルアレイブロック200には、複数のワード線WLと複数のビット線BLとが設けられている。複数のワード線WLは、集積回路装置10の短辺方向であるD2方向に沿って延びている。複数のビット線BLは、集積回路装置10の長辺方向であるD1方向に沿って延びている。この理由は次の通りである。
【0084】
プログラマブルROM20の記憶容量は、ユーザ側の仕様等により機種毎に増減可能である。本実施形態では、記憶容量の増減は、ワード線WLの本数を変更することで対処する。つまり、ワード線WLの長さは、記憶容量が変更されても一定である。この結果、1本のワード線WLに接続されるメモリセルの個数は固定となる。ワード線WLの本数を増やせば、プログラムROM20の記憶容量は増大される。プログラムROM20の記憶容量を増大させても、メモリセルアレイブロック200は、集積回路装置10の短辺方向(D2方向)には長くならない。よって、図1にて説明したスリムな形状を維持できる。
【0085】
他の理由として、プログラマブルROM20の記憶容量を増減させても、コントロール回路ブロック202は、集積回路装置10の短辺方向(D2方向)には長くならない。よって、図1にて説明したスリムな形状を維持できる。比較例である図9では、プログラムROM20の記憶容量を増大させた結果、メモリセルアレイブロック200が集積回路装置10の短辺方向(D2方向)に長くなる。この場合、コントロール回路ブロック202の回路設計をやり直さなければならない。しかし、比較例である図9のレイアウトを90°回転させた本実施形態の図8のレイアウトでは、その必要はない。よって、プログラマブルROM20の記憶容量を増減させても、特にコントロール回路ブロック202の設計の効率化を実現できる。
【0086】
さらに他の理由として、ビット線BLが集積回路装置10の長辺方向であるD1方向に沿って延びており、そのビット線BLの延長線上にコントロール回路ブロック202を配置できる。コントロール回路ブロック202の一つの機能は、ビット線BLを介して読み出されたデータをセンスアンプにて検出し、他の回路ブロックに供給するものである。上述のレイアウトにより、図9の比較例と比べれば、メモリセルアレイブロック200から読み出されたデータをショートパスでコントロール回路ブロック202へ供給できる。
【0087】
3.2.単層ゲートのメモリセル
図10は、図8に示すメモリセルアレイブロック200に配置される単層ゲートのメモリセルMCの平面図である。図11は、単層ゲートのメモリセルMCの等価回路図である。
【0088】
図10において、このメモリセルMCは、コントロールゲート部分210と、書き込み/読み出しトランジスタ220と、消去トランジスタ230とを有し、この3つの領域にポリシリコンにて形成されたフローティングゲートFGが延びている。図11に示すように、このメモリセルMCは、書き込み/読み出しトランジスタ220のドレインとビット線BLとの間に設けられたトランスファーゲート240を有する。トランスファーゲート240は、サブワード線SWLの論理と、反転サブワード線XSWLとの論理により、書き込み/読み出しトランジスタ220のドレインとビット線BLとの接続/非接続を行なう。このトランスファーゲート240は、P型MOSトランジスタXfer(P)と、N型MOSトランジスタXfer(N)とで構成される。なお、ワード線を階層化しない場合は、トランスファーゲート240は、ワード線及び反転ワード線の各論理により制御される。
【0089】
単層ゲートとは、コントロールゲートCGが、半導体基板(例えばP型、広義には第1導電型)のP型ウェルPWEL内に形成されたN型(広義には第2導電型)不純物層NCUにて形成されているため、ポリシリコンのフローティングゲートFGが一層のみ形成されていることを意味する。つまり、コントロールゲートCG及びフローティングゲートFGの二層ゲートをポリシリコンで形成するものではない。このコントロールゲートCGと、それに対向するフローティングゲートFGとにより、カップリング容量が形成される。
【0090】
本発明の一態様でも、フローティングゲートのみの「単層ゲート」構造であるが、書き込みと消去とをチャネルの導電型が異なるMOSトランジスタで行なっている点が従来技術と異なる。このように、書き込みと消去とを異なるMOSトランジスタで行う利点は以下の通りである。消去は、容量結合の小さい箇所に電圧を印加して、容量結合の大きい箇所を0Vにすることで、FNトンネル電流によりフローティングゲートに注入されている電子を引き抜くことで行われる。従来例としてあげられる単層ゲート型の不揮発性記憶装置としては、書き込みと消去とを同一のMOSトランジスタ(同一箇所)で行うタイプのものがある。単層ゲート型の不揮発性記憶装置では、コントロールゲートとフローティングゲート電極との間の容量を書き込みの領域の容量と比して大きくする必要があるため、書き込み領域の容量が小さくなるように設計されている。つまり、消去の際には、容量結合の小さい箇所に消去のための大きな電圧を印加しなくてはならないことになる。
【0091】
しかし、特に、微細な不揮発性記憶装置の場合には、消去の際に印加する電圧に対して十分な耐圧を確保することができず、MOSトランジスタが破壊されてしまうことがある。そのため、本実施形態に係るプログラマブルROMブロックでは、書き込みと消去とを異なるMOSトランジスタで行い、かつ、それぞれのMOSトランジスタのチャネルの導電型を異ならせている。消去を行うMOSトランジスタとして、例えばPチャネル型のMOSトランジスタを形成すると、この消去のためのMOSトランジスタは、N型ウェルの上に形成されることになる。そのため、消去の際に、N型ウエルと、基板(半導体層)のジャンクション耐圧までの電圧を印加することができることになる。その結果、書き込み領域と同一の箇所で消去をする場合と比して消去の電圧に対する耐圧を向上させることができ、微細化が図られ信頼性が向上する。
【0092】
なお、本実施形態の集積回路装置10では、LV(Low Voltage)系(例えば3V)、MV系(Middle Voltage)系(例えば6V)及びHV(High Voltage)系(例えば20V)が存在するが、メモリセルMCはMV系の耐圧構造である。書き込み/読み出しトランジスタ220及びN型MOSトランジスタXfer(N)はMV系のN型MOSトランジスタであり、消去トランジスタ230及びP型MOSトランジスタXfer(P)はMV系のP型MOSトランジスタである。
【0093】
図12は、メモリセルMCへのデータ書き込み(プログラム)動作を示している。コントロールゲートCGに例えば8Vを印加し、書き込みトランジスタ220のドレインにビット線BL及びトランスファーゲート240を介して例えば8Vを印加する。書き込み/読み出しトランジスタ220のソース及びP型ウェルPWELの電位は0Vである。それにより、書き込み/読み出しトランジスタ220のチャネルでホットエレクトロンを発生させて、その電子を書き込み/読み出しトランジスタ220のフローティングゲートに引き込む。この結果、書き込み/読み出しトランジスタ220のしきい値Vthは、図13に示すように初期状態より高くなる。
【0094】
一方、消去時には、図14に示すように、消去トランジスタ230のドレインに例えば20Vを印加し、コントロールゲートCGは接地される。消去トランジスタ230のソース及びN型ウェルNWELの電位は例えば20Vである。こうすると、コントロールゲートCGとN型ウェルNWELとの間に高い電圧がかかるために、フローティングゲートFGの電子をN型ウェルNWEL側に引き込む。このFN(Fowler-Nordheim)トンネル電流により、データが消去される。このとき、図15に示すように、書き込み/読み出しトランジスタ220のしきい値Vthは、初期状態よりも低い負のしきい値となる。
【0095】
データ読み出し時には、図16及び図17に示すように、コントロールゲートCGを接地し、書き込み/読み出しトランジスタ220のドレインに例えば1Vを印加する。このとき、書き込み/読み出しトランジスタ220のソース及びP型ウェルPWELの電位は0Vである。図16に示す書き込み状態では、フローティングゲートFGは電子過剰なので、チャネルに電流は流れない。一方、図17に示す消去状態では、フローティングゲートFGは正孔過剰なのでチャネルに電子が流れる。その電流の有無で、データ読み出しが可能となる。
【0096】
なお、本実施形態のプログラマブルROM20は、上述したように主としてユーザが従来のE2PROMやトリマ抵抗の代わりとして調整データを記憶させ、あるいはICメーカが製造・検査段階にて調整データを記憶させる不揮発性メモリとして使用される。このため、書き換え回数を5回程度補償すれば足りるものである。
【0097】
3.3.メモリセルアレイブロック
3.3.1.平面レイアウト
図18は、メモリセルアレイブロック200及びその一部を拡大して示す平面図である。メモリセルアレイブロック200は、集積回路装置10の短辺方向(D2方向)の中心位置に、メインワード線ドライバMWLDrv及びコントロールゲート線ドライバCGDrvの形成領域250が設けられる。この形成領域250を境に、メモリセルアレイブロック200は第1,第2の領域に2分割されている。本実施形態では、第1,第2の領域にそれぞれ8個のカラムブロックが設けられ、計16個のカラムブロック0〜カラムブロック15が設けられている。1カラムブロック内にはD2方向にて8個のメモリセルMCが配置されている。本実施形態では、図3(A)に示す集積回路装置10の短辺の長さWを800μmとし、一メモリセルMCのD2方向の長さに基づいて、長さWに納められるメモリセルMCの個数として、16カラム×8メモリセルの設計となった。プログラマブルROM20の記憶容量を増減するには、ワード線の数を増減させれば良い。また、メインワード線ドライバMWLDrv及びコントロールゲート線ドライバCGDrvは、2分割された領域毎に一つずつ、計各2つが設けられている。なお、各一つのメインワード線ドライバMWLDrv及びコントロールゲート線ドライバCGDrvを、メモリアレイブロック200の端部に設けても良い。
【0098】
図18では、一つのメインワード線ドライバMWLDrvにより駆動されるメインワード線MWLは計34本設けられている。2本はICメーカのテストビット用のメモリセルに接続されたテスト用メインワード線T1,T0であり、残りの32本がユーザ用のメインワード線MWL0−MWL31である。また、一つのコントロールゲート線ドライバCGDrvにより駆動されるコントロールゲート線CG(図10に示すN型不純物層NCU)が、メインワード線MWLと平行に延びている。
【0099】
16個のカラムブロック0〜カラムブロック15の各々は、メモリセル領域260とサブワード線デコーダ領域270を有する。サブワード線デコーダ領域270には、各メインワード線MWLに接続されたサブワード線デコーダSWLDecが設けられている。また、コントロール回路ブロック202の領域には、各サブワード線デコーダ領域270毎に、カラムドライバCLDrvが設けられている。各サブワード線デコーダ領域270に配置された全サブワード線デコーダSWLDecに、カラムドライバCLDrvの出力線が共通接続されている。
【0100】
一つのサブワード線デコーダSWLDecより、隣接するメモリセル領域260内に向けて、サブワード線SWLと反転サブワード線XSWLが延びている。一つのカラムブロック内では、メモリセル領域260内に、サブワード線SWLと反転サブワード線XSWLとに共通接続された例えば8個のメモリセルMCが配置されている。
【0101】
図18に示すレイアウトでは、メインワード線ドライバMWLDrvにより1本のメインワード線MWLが選択され、かつ、カラムデコーダCLDrvにより1つのカラムブロックが選択されることで、一つのサブワード線デコーダSWLDecが選択される。この選択されたサブワード線デコーダSWLDecに接続された8個のメモリセルMCが選択セルとなり、データのプログラム(書き込み)または読み出しが行われる。
【0102】
3.3.2メモリセル領域及びサブワード線デコーダ領域のウェルレイアウト
図18には、メモリセル領域260及びサブワード線デコーダ領域270に共通のウェルレイアウトが図示されている。メモリセル領域260内の一つのメモリセルMCを形成するために、3つのウェルが用いられている。一つは、メインワード線MWLに沿った方向(D2方向)に延びるP型ウェルPWEL(広義には第1導電型の表層ウェル)であり、他の一つはそのP型ウェルPWELを囲む環状N型ウェルNWEL1(広義には第2導電型の環状表層ウェル)であり、さらに他の一つが環状N型ウェルNWEL1の側方にてメインワード線MWLに沿った方向(D2方向)に延びる帯状N型ウェルNWEL2(広義には第2導電型の帯状表層ウェル)である。なお、環状N型ウェルNWEL1の一方の長辺領域をNWEL1−1とし、他方の長辺領域(NWEL2側)をNWEL1−2とする。
【0103】
一つのメモリセルMCは、図18に示す1メモリセルの長さ領域Lに亘って、3つのウェル(PWEL,NWEL1,NWEL2)上に形成される。また、各メモリセル領域260内の長さ領域Lには、図18に示すように、一つのサブワード線デコーダSWLDecに共通接続される8個のメモリセルMCが形成される。
【0104】
なお、図18において、環状N型ウェルNWEL1と、帯状N型ウェルNWEL2とをそれぞれ囲むP型不純物リング280(広義には第1導電型の不純物リング)が設けられているが、これについては後述する。
【0105】
図18において、サブワード線デコーダ領域270にも上述した3つのウェル(PWEL,NWEL1,NWEL2)が形成される。ただし、サブワード線デコーダSWLDecを構成するトランジスタの形成領域は、図18にてドット領域として示すP型ウェルPWEL及び帯状N型ウェルNWEL2上であり、環状N型ウェルNWEL1上には形成されない。
【0106】
3.3.3.メモリセルの平面レイアウト及び断面構造
図19は、図18にて隣り合う2つのメモリセルMCの平面レイアウトである。図20は、図19のC−C’断面を示し、一つのメモリセルMCの断面図である。なお、図19のC−C’の破断線のうち、D2方向の破線で示す断面は図20では省略されている。また、図19のC−C’破断線のうちD1方向の寸法と、図20のD1方向の寸法とは、必ずしも一致していない部分がある。
【0107】
図19において、2つのメモリセルMCは、平面視でミラー配置される。図19に示すように、メモリセルMCは、3つのウェル(PWEL,NWEL1,NWEL2)に跨って形成されることは上述した。環状N型ウェルNWEL1の外縁領域内側の下層と、帯状N型ウェルNWEL2の下層には、図20に示すように、深層N型ウェルDNWEL(広義には第2導電型の深層ウェル)が設けられている。図20に示すように、深層N型ウェルDNWEL上の3つのウェル(PWEL,NWEL1,NWEL2)内にはP型またはN型の不純物領域(広義には最表層不純物領域)が設けられるので、本実施形態のメモリセルMCはトリプルウェル構造である。これにより、P型基板PsubとP型ウェルPWELとを別電位に設定できる。なお、P型基板Psub上にはプログラマブルROM20だけが形成されるのでなく、他の回路ブロックも形成され、バックゲート電圧印加等のニーズがあるので、必ずしもP型基板Psubの電位を接地電位に固定するとは限らない。
【0108】
図19及び図20に示すように、環状N型ウェルNWEL1の一方の長辺領域NWEL1−1と、P型ウェルPWELの上層には、図示しない絶縁膜を介して、ポリシリコンによるフローティングゲートFGが形成されている。このフローティングゲートFGは、PWELに形成された書き込み/読み出しトランジスタ220と、環状N型ウェルNWEL1の一方の長辺領域NWEL1−1に形成された消去トランジスタ230の共通ゲートとして機能する。さらに、フローティングゲートFGと絶縁膜を介して対向するP型ウェルPWEL領域には、N型不純物領域NCUが形成される。このN型不純物領域NCUは、コントロールゲート電圧VCGが印加されて、コントロールゲートCGとして機能する。
【0109】
P型ウェルPWELには、図11に示すトランスファーゲート240のN型MOSトランジスタXfer(N)が設けられている。また、帯状N型ウェルNWEL2には、トランスファーゲート240のP型MOSトランジスタXfer(P)が設けられている。なお、図19に示すようにP型MOSトランジスタXfer(P)は複数設けられ、これらは並列接続されることでゲート幅を確保してドライブ能力を確保している。
【0110】
なお、環状N型ウェルNWEL1の他方の長辺領域NWEL1−2には、N型不純物領域が設けられるだけで、アクティブ素子は設けられない。この他方の長辺領域NWEL1−2は、一方の長辺領域NWEL1−1と連結されてP型ウェルPWELを環状に囲むためだけに設けられている。他方の長辺領域NWEL1−2が形成されないと、たとえ深層N型ウェルDNWELを配置したとしても、P型ウェルPWELをP型基板Psubと電気的に分離できないからである。
【0111】
本実施形態では、深層N型ウェルDNWELの上層であって、P型ウェルPWELと、その外側の環状N型ウェルNWEL1とは離間されている。この離間スペースG1は、消去時に20Vが印加される環状N型ウェルNWEL1と、VSS電位に設定されるP型ウェルPWELとの間で20Vの耐圧確保のためである。本実施形態では、離間スペースの距離G1を1μmとした。なお、環状N型ウェルNWEL1とP型ウェルPWELとの間で耐圧が確保されれば、離間スペースG1は必要ではない。例えば、設計ルールが0.25μmであれば離間スペースG1は不要であるが、0.18μmの設計ルールでは離間スペースG1により耐圧を確保しても良い。
【0112】
次に、環状N型ウェルNWEL1と、帯状N型ウェルNWEL2との間にも、離間スペースG2が設けられている。特に、この離間スペースG2の領域には、環状N型ウェルNWEL1と帯状N型ウェルNWEL2とを電気的に分離するために、深層N型ウェルDNWELも配置されない。代りに、深層P型ウェルDPWEL(広義には、第1導電型の環状深層ウェル)が形成されている。この深層P型ウェルDPWELは、P型基板Psbよりも不純物濃度が若干濃く、表層のP型ウェルPWELよりも濃度は薄くして、環状N型ウェルNWEL1と帯状N型ウェルNWEL2との間の耐圧を上げるために設けられている。なお、この深層P型ウェルDPWELは、図18の環状N型ウェルNWEL1と、帯状N型ウェルNWEL2とを囲って環状に配置される。
【0113】
加えて、本実施形態では、離間スペースG2の表層に、平面視でリング状にP型不純物層(P型リング、広義には第1導電型の不純物リング)280を配置した。このP型リング280の形成領域は図18に示す通り、環状N型ウェルNWEL1及び帯状N型ウェルNWEL2の双方を囲っている。
【0114】
このP型リング280を設けることで、離間スペースG2の上を寄生トランジスタのゲートとなり得る金属配線が跨いだとしても、寄生トランジスタがオンして離間スペースG2内の電位が反転することを防止するためである。なお、本実施形態では離間スペースG2の長さ=4.5μmとし、離間スペースG2の中心に位置するP型リング280の幅は0.5μmとした。ただし、電位反転防止の観点からは、寄生トランジスタのゲートとなり得るポリシリコン層や第1層金属配線は、離間スペースG2を跨いで形成されないこことした。第二層以上の金属配線は、離間スペースG2を跨いでも良い設計とした。
【0115】
図20の変形例として、図21を挙げることができる。図21では、離間スペースG2に環状の深層P型ウェルDPWELを設けずに、代りに環状の表層P型ウェルSPWEL(広義には第1導電型の環状表層ウェル)を設けた。P型リング280は、環状の表層P型ウェルSPWEL内に形成されている。なお、環状N型ウェルNWEL1の他方の長辺領域NWEL1−1と表層P型ウェルSPWELとの離間スペースG1(例えば1μm)は、上述と同じ理由で20Vの耐圧確保のために設けられている。
【0116】
3.3.4.コントロール回路ブロック
次に、図8に示すコントロール回路ブロック202について説明する。図22はコントロール回路ブロック202のブロック図であり、図23はコントロール回路ブロック202のレイアウト図である。コントロール回路ブロック202は、メモリセルアレイブロック200内のメモリセルMCへのデータのプログラム(書き込み)、読み出し及び消去を制御するための回路ブロックである。このコントロール回路ブロック202には、図22に示すように、電源回路300、コントロール回路302、Xプリデコーダ304、Yプリデコーダ306、センスアンプ回路308、データ出力回路310、プログラムドライバ312、データ入力回路314及び上述したカラムドライバ316(CLDrv)を有している。なお、図23に示すインプット/アウトプットバッファ318は、図22のデータ出力回路310及びデータ入力回路314を含んでいる。電源回路300は、VPPスイッチ300−1、VCGスイッチ300−2及びERS(消去)スイッチ300−3を有している。
【0117】
図23に示すように、メモリセルアレイブロック200とコントロール回路ブロック202は、D1方向で隣接している。そして、メモリセルアレイブロック200より読み出されるデータは、コントロール回路ブロック202を経由して、コントロール回路ブロック202内のインプット/アウトプットバッファ318を介して、メモリセルアレイブロック200のビット線BLが延びる方向(D1方向)に沿って出力される。
【0118】
ここで、図3(A)(B)にて説明したように、プログラマブルROM20は、そのデータの転送先であるロジック回路LBか電源回路PBのブロックに対して、D1方向にて隣接配置される。さらに加えて、プログラマブルROM20のコントロール回路ブロック202が、データの転送先であるロジック回路LBか電源回路PBのブロックに対して、D1方向にて隣接配置されれば、よりショートパスにてデータを供給できる。
【0119】
4.電子機器
図24(A)(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の例を示す。なお電子機器は図24(A)(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
【0120】
図24(A)(B)においてホストデバイス410は、例えばMPU(Micro Processor Unit)、ベースバンドエンジン(ベースバンドプロセッサ)などである。このホストデバイス410は、表示ドライバである集積回路装置10の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図24(B)の画像処理コントローラ(表示コントローラ)420は、ホストデバイス410に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【0121】
表示パネル400は、複数のデータ線(ソース線)と、複数の走査線(ゲート線)と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子(狭義には、液晶素子)の光学特性を変化させることで、表示動作を実現する。この表示パネル400は、TFT、TFDなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル400は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。
【0122】
図24(A)の場合には、集積回路装置10としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置10は、ホストデバイス410からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図24(B)の場合には、集積回路装置10としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス410からの画像データは、画像処理コントローラ420の内蔵メモリに書き込まれる。そして集積回路装置10は、画像処理コントローラ420の制御の下で、表示パネル400を駆動する。
【0123】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(第1のインターフェース領域、第2のインターフェース領域等)と共に記載された用語(出力側I/F領域、入力側I/F領域等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【0124】
例えば、本発明では、プログラマブルROMを構成するメモリセルMCは、不純物層NCUの代わりウェルを用いた単層ゲート構造であってもよい。また、必ずしも単層ゲートのものに限らず、二層ゲートであってもよい。
【0125】
また、プログラマブルROMを搭載する半導体基板の第1導電型をN型とすることもできる。
【図面の簡単な説明】
【0126】
【図1】本実施形態の集積回路装置の構成例を示す図である。
【図2】種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す図である。
【図3】図3(A)(B)は本実施形態の集積回路装置の平面レイアウト例を示す図である。
【図4】図4(A)(B)は集積回路装置の断面図の例を示す図である。
【図5】図3(A)に示す回路ブロックのうち、プログラマブルROM、ロジック回路及び階調電圧生成回路の関係を示すブロック図である。
【図6】図6(A)(B)(C)は図5の回路によって調整される階調電圧を示す特性図である。
【図7】電気光学装置を含む表示装置の構成例のブロック図である。
【図8】集積回路装置内のプログラマブルROMブロックのレイアウトを示す図である。
【図9】図8に対する比較例のレイアウトを示す図である。
【図10】プログラマブルROM内に配置される単層ゲートのメモリセルの平面図である。
【図11】図10に示すメモリセルの等価回路図である。
【図12】図10のA−A’断面を示し、メモリセルでのプログラム(書き込み)原理を示す図である。
【図13】プログラム後の書き込み/読み出しトランジスタのしきい値の推移を説明する図である。
【図14】図10のB−B’断面を示し、メモリセルでの消去原理を示す図である。
【図15】消去後の書き込み/読み出しトランジスタのしきい値の推移を説明する図である。
【図16】図10のA−A’断面を示し、書き込み状態のメモリセルからのデータ読み出し原理を示す図である。
【図17】図10のA−A’断面を示し、消去状態のメモリセルからのデータ読み出し原理を示す図である。
【図18】プログラマブルROMのメモリセルアレイブロックの平面図である。
【図19】隣り合う2つのメモリセルの平面図である。
【図20】図19のC−C’断面図である。
【図21】図20の変形例を示す図である。
【図22】プログラマブルROMのブロック図である。
【図23】プログラマブルROM全体の平面的レイアウトを示す図である。
【図24】図24(A)(B)は電子機器の構成例を示す図である。
【符号の説明】
【0127】
CB1〜CBN 第1〜第Nの回路ブロック、10 集積回路装置、12 出力側I/F領域、14 入力側I/F領域、20 プログラマブルROM、200 メモリセルアレイブロック、202 コントロール回路ブロック、210 コントロールゲート部分、220 書き込み/読み出しトランジスタ、230 消去トランジスタ、240 トランスファーゲート、250 メインワード線・コントロールゲート線ドライバ領域、260 メモリセル領域、270 サブワード線デコーダ領域、280 P型リング、300 電源回路、302 コントロール回路、304 Xプリデコーダ、306 Yプリデコーダ、308 センスアンプ回路、310 データ出力回路、312 プログラムドライバ、314 データ入力回路、318 インプット/アウトプットバッファ、BL ビット線、CG(NCU) コントロールゲート、FG フローティングゲート、LB ロジック回路(ゲートアレイ)、MC メモリセル、NWEL1 環状N型ウェル、NWEL2 帯状N型ウェル、PB 電源回路、PWEL P型ウェル、Xfer(P) トランスファーゲートのPMOS、Xfer(N) トランスファーゲートのNMOS、WL ワード線
【技術分野】
【0001】
本発明は、集積回路装置及び電子機器に関する。
【背景技術】
【0002】
液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ(LCDドライバ)がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。
【0003】
しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。
【0004】
また、ユーザが表示ドライバを液晶パネルに実装して表示装置を製造するにあたり、表示ドライバ側にて種々の調整が必要である。例えば、表示ドライバをパネルの仕様(アモルファスTFT、低温ポリシリコンTFT、QCIF、QVGA、VGA等)や駆動条件の仕様に合わせる調整や、あるいはパネル間の表示特性にばらつきがないように調整することである。ICメーカ側でも、IC検査時に、発振周波数、出力電圧の調整や、冗長メモリへの切換などが必要となっている。
【0005】
従来は、ユーザ側の調整は、外付けのE2PROM(ELECTRICAL ERASABLE PROGRAMABLE READ ONLY MEMORY)、外付けのトリマ抵抗(可変抵抗)により行なわれていた。ICメーカ側での冗長メモリへの切換などは、集積回路装置内に設けたヒューズ素子の溶断により行なわれていた。
【0006】
しかし、部品の外付け作業はユーザにとって煩雑であり、トリマ抵抗は高価でサイズも大きく、壊れ易いと言う欠点もある。ICメーカ側にとっても、ヒューズ素子の切断、その後の動作確認の作業も煩雑である。
【0007】
ここで、二層のゲートを要するスタックゲート型の不揮性記憶装置と比して、簡易な製造工程で、かつ安価なコストで製造できる不揮発性記憶装置として、特許文献2に記載の不揮発性記憶装置が提案されている。特許文献2に記載の不揮発性記憶装置は、コントロールゲートが半導体層内のN型の不純物領域であり、フローティングゲート電極が、一層のポリシリコン層などの導電層からなる(以下、「単層ゲート型の不揮発性記憶装置」ということもある)。このような単層ゲート型の不揮発性記憶装置は、ゲート電極を積層する必要がないため、通常のCMOSトランジスタのプロセスと同様にして形成することができる。
【特許文献1】特開2001−222249号公報
【特許文献2】特開昭63−166274号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、外付け部品やヒューズ素子を不要とすることができ、主としてユーザが設定する調整データを内部記憶し、しかも、記憶容量の変更にあたって設計の効率化を実現できる集積回路装置及びこれを含む電子機器を提供することにある。
【課題を解決するための手段】
【0009】
本発明の一態様に係る集積回路装置は、集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、前記集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記第1の方向に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)を含み、前記第1〜第Nの回路ブロックの一つは、プログラムされるデータの少なくとも一部がユーザによって記憶されるプログラマブルROMブロックであり、
前記プログラマブルROMブロックは、複数のワード線と、複数のビット線と、前記複数のワード線及び前記複数のビット線に接続された複数のメモリセルとを有し、前記複数のワード線が前記第2の方向に沿って延びていることを特徴とする。
【0010】
本発明の一態様では、第1〜第Nの回路ブロックが第1の方向に沿って配置され、この第1〜第Nの回路ブロックの一つがプログラマブルROMブロックである。このプログラマブルROMブロックに調整データを記憶させることで、外付け部品やヒューズ素子は不要となる。プログラマブルROMブロックのワード線は、集積回路装置の短辺方向(第2の方向)に沿って延びている。プログラマブルROMブロックの記憶容量を増大させる時には、ワード線の本数を長辺方向(第1の方向)に増やせばよい。このため、集積回路装置の短辺方向(第1の方向)の寸法に影響がなく、集積回路装置の第2の方向での幅を小さくでき、スリムな細長の集積回路装置を提供できる。
【0011】
プログラマブルROMブロックから読み出されたデータは、他の回路ブロックに入力される。この際、複数のビット線は長辺方向(第1の方向)に沿って延びるので、データ出力方向は第1の方向となる。このため、第1の方向に沿って配置された他の回路ブロックに対して、調整データをショートパスで供給できる。
【0012】
本発明の一態様では、前記プログラマブルROMブロックは、前記複数のメモリセルが配列されたメモリセルアレイブロックと、前記複数のメモリセルに対するデータのプログラム、消去及び読み出しを制御するコントロール回路ブロックとを含み、前記メモリセルアレイブロックと前記コントロール回路ブロックとを前記第1の方向にて隣接することができる。
【0013】
これにより、第1の方向にてコントロール回路ブロックと隣接して配置された他の回路ブロックに対して、コントロール回路ブロックより配線の引き回しを要せずに調整データをショートパスで供給できる。また、プログラマブルROMブロックの記憶容量を増大させても、ワード線の本数を長辺方向(第1の方向)に増やせばよいので、コントロール回路ブロック自体は実質変更はなく、記憶容量の異なる種々のタイプの設計を効率化できる。
【0014】
本発明の一態様では、前記メモリセルアレイブロックは、前記第2の方向の中心領域を境に第1,第2領域に分割され、前記第1,第2領域の前記複数のワード線をそれぞれ駆動する2つのワード線ドライバと、前記第1,第2領域に配置された前記複数のメモリセルの各々の前記コントロールゲートをそれぞれ駆動する2つのコントロールゲートドライバとを配置することができる。
【0015】
こうすると、ワード線及びコントロールゲートの長さを半減させて信号遅延を防止し、かつ、各ドライバから最短距離で駆動できる。
【0016】
この場合、前記中心領域に、前記2つのワード線ドライバと、前記2つのコントロールゲートドライバとを配置することができる。
【0017】
本発明の一態様では、前記メモリセルアレイブロックは前記第2の方向で分割された複数のカラムブロックを有し、前記複数のワード線の各々は、メインワード線と、前記メインワード線に従属する複数のサブワード線とに階層化され、前記複数のサブワード線の各1本が、前記複数のカラムブロック毎に配置され、前記中心領域に設けられた前記ワード線ドライバは、メインワード線ドライバであり、前記複数のカラムブロックの各々は、前記第2の方向でさらに分割されたメモリセル領域及びサブワード線デコーダ領域を有し、前記サブワード線デコーダ領域に、前記メインワード線の論理に基づいて前記メインワード線に従属する前記複数のサブワード線の1本を選択駆動するサブワード線デコーダを配置することができる。
【0018】
これにより、ワード線の階層駆動が行なえる。
【0019】
本発明の一態様では、前記メモリセル領域及び前記サブワード線デコーダ領域を、半導体基板上に形成された共通ウェル領域に形成することができる。このように、別々のウェルを設けなくて良いので、メモリセルアレイブロックの小面積化が図れる。
【0020】
本発明の一態様では、前記コントロールゲート回路ブロックには、前記複数のカラムブロックの各々に対応させて一つずつ配置された複数のカラムドライバが設けられ、前記複数のカラムドライバの各々は、前記複数のカラムブロックの対応する一つのカラムブロックに配置された前記複数のメインワード線の各々に接続された前記サブワード線デコーダを同時に選択し、データプログラム時またはデータ読み出し時には、前記複数のメインワード線の1本が活性化されることで、前記複数のメモリセルのうちの1本のサブワード線に接続された少なくとも一つのメモリセルに対してプログラムまたは読み出し動作を実施することができる。
【0021】
データプログラム時またはデータ読み出し時には、メインワード線の選択とカラムブロックの選択とにより、マトリクス配置された複数のサブワード線デコーダの中の一つをアクティブに設定することができる。
【0022】
本発明の一態様では、前記複数のメモリセルの各々は、前記半導体基板に形成された書き込み/読み出しトランジスタ及び消去トランジスタの各ゲートに共用されるフローティングゲートを有し、前記フローティングゲートを、前記半導体基板に形成された不純物層より成るコントロールゲートと絶縁層を介して対向した単層ゲート構造とすることできる。
【0023】
このように、消去トランジスタと書き込み/読み出しトランジスタとを分け、かつ、チャネルの導電型を異ならせることで、同一トランジスタで消去・書き込み・読み出しをする場合と比較して、比較的高電圧である消去電圧に対する耐圧を向上させることができる。
【0024】
本発明の一態様では、前記共通ウェル領域はトリプルウェル構造であり、前記半導体基板を第1の導電型としたとき、前記共通ウェル領域は、前記半導体基板に形成される第2導電型の深層ウェルと、前記第2導電型の深層ウェル上に形成された前記第1導電型の表層ウェルと、前記第2導電型の深層ウェル上にて前記第1導電型の表層ウェルを囲む第2導電型の環状表層ウェルと、前記第1導電型の表層ウェル及び前記第2導電型の環状表層ウェルに形成された最表層不純物領域とを有することができる。
【0025】
第1導電型の表層ウェルを第2の導電型の環状表層ウェルで囲み、それらの下層に第2導電型の深層ウェルを配置することで、第1導電型の表層ウェルを半導体基板から電気的に分離でき、両者を異なる電位に設定することが可能となる。
【0026】
本発明の一態様では、前記消去トランジスタは前記第2導電型の環状表層ウェルに形成され、前記コントロールゲート及び前記書き込み/読み出しトランジスタを前記第1導電型の表層ウェルに形成することができる。
【0027】
本発明の一態様では、前記第1導電型の表層ウェルと前記第2導電型の環状表層ウェルとは離間され、前記第1導電型の表層ウェルと前記第2導電型の環状表層ウェルとの間に前記第2導電型の深層ウェルを形成することができる。
【0028】
比較的高電圧で駆動される消去トランジスタが形成される第2導電型の環状表層ウェルを第1導電型の表層ウェルよりを離すことで、耐圧構造を形成できる。また、離間スペースには第2導電型の深層ウェルが形成されるので、寄生トランジスタのゲートとなり得る配線が離間スペースを跨いだとしても、寄生トランジスタがオンして離間スペースの電位が反転することはない。
【0029】
本発明の一態様では、前記書き込み/読み出しトランジスタとビット線との間に、第1導電型のトランジスタと第2導電型のトランジスタとからなるトランスファーゲートをさらに有することができる。
【0030】
ここで、前記第2導電型のトランジスタは、前記第1導電型の表層ウェルに形成することができる。
【0031】
さらに、前記第2導電型の環状表層ウェルは2つの長辺領域を有し、前記2つの長辺領域の一方に、前記消去トランジスタが形成され、前記2つの長辺領域の他方に隣り合って、第2導電型の帯状表層ウェルが形成され、前記第2導電型の帯状表層ウェルに、前記第1導電型のトランジスタを形成することができる。なお、耐圧が問題となる場合は、前記2つの長辺領域の他方と前記第2導電型の帯状表層ウェルとを離間させても良い。
【0032】
なお、前記第1〜第Nの回路ブロックの他の一つはゲートアレイ(ロジック回路ブロック)であり、前記プログラマブルROMを、前記第1の方向にて前記ゲートアレイと隣接させることができる。
【0033】
プログラマブルROMのデータ読み出し先の候補としてゲートアレイが挙げられる。ゲートアレイにより各種調整値が記憶されるレジスタが構成され、プログラマブルROMに記憶された調整値をレジスタへ読み出すことができる。この際、プログラマブルROMとゲートアレイと隣接させることで、両者間をショートパスにて接続できる。
【0034】
あるいは、前記第1〜第Nの回路の他の一つは電源回路であり、前記プログラマブルROMを、前記第1の方向にて前記電源回路と隣接させることができる。
【0035】
プログラマブルROMのデータ読み出し先の候補として電源回路が挙げられる。電源回路は、例えば出力電圧の調整するための調整値を記憶するレジスタを有することがあり、プログラマブルROMに記憶された調整値をレジスタへ読み出すことができる。この際、プログラマブルROMと電源回路とを隣接させることで、両者間をショートパスにて接続できる。
【0036】
いずれの場合も、前記プログラマブルROM内の前記コントロール回路ブロックを、前記第1の方向にて前記ゲートアレイまたは前記電源回路と隣接させると良い。コントロール回路ブロックがデータ出力回路を有するからである。
【0037】
また本発明の一態様では、前記第1〜第Nの回路ブロックの前記第2の方向側に前記第4の辺に沿って設けられる第1のインターフェース領域と、前記第2の方向の反対方向を第4の方向とした場合に、前記第1〜第Nの回路ブロックの前記第4の方向側に前記第2の辺に沿って設けられる第2のインターフェース領域とを含むようにしてもよい。
【0038】
また本発明の他の態様は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器を定義している。
【発明を実施するための最良の形態】
【0039】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【0040】
1.集積回路装置の構成
本実施形態の集積回路装置10の構成例を図1に示す。本実施形態では、集積回路装置10の短辺である第1の辺SD1から対向する第3の辺SD3へと向かう方向を第1の方向D1とし、D1の反対方向を第3の方向D3としている。また集積回路装置10の長辺である第2の辺SD2から対向する第4の辺SD4へと向かう方向を第2の方向D2とし、D2の反対方向を第4の方向D4としている。なお、図1では集積回路装置10の左辺が第1の辺SD1で、右辺が第3の辺SD3になっているが、左辺が第3の辺SD3で、右辺が第1の辺SD1であってもよい。
【0041】
図1に示すように本実施形態の集積回路装置10は、D1方向に沿って配置される第1〜第Nの回路ブロックCB1〜CBN(Nは2以上の整数)を含む。本実施形態では回路ブロックCB1〜CBNがD1方向に並んでいる。第1〜第Nの回路ブロックCB1〜CBNの詳細については後述する。
【0042】
また集積回路装置10は、第1〜第Nの回路ブロックCB1〜CBNのD2方向側に辺SD4に沿って設けられる出力側I/F領域12(広義には第1のインターフェース領域)を含む。また第1〜第Nの回路ブロックCB1〜CBNのD4方向側に辺SD2に沿って設けられる入力側I/F領域14(広義には第2のインターフェース領域)を含む。より具体的には、出力側I/F領域12(第1のインターフェース領域)は、回路ブロックCB1〜CBNのD2方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側I/F領域14(第2のインターフェース領域)は、回路ブロックCB1〜CBNのD4方向側に、例えば他の回路ブロック等を介さずに配置される。なお集積回路装置10をIP(Intellectual Property)コアとして用いて他の集積回路装置に組み込む場合等には、I/F領域12、14の少なくとも一方を設けない構成とすることもできる。
【0043】
出力側(表示パネル側)I/F領域12は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。
【0044】
入力側(ホスト側)I/F領域14は、ホスト(MPU、画像処理コントローラ、ベースバンドエンジン)とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用(入出力用)トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。
【0045】
なお、短辺である辺SD1、SD3に沿った出力側又は入力側I/F領域を設けるようにしてもよい。
【0046】
また第1〜第Nの回路ブロックCB1〜CBNは、少なくとも2つ(或いは3つ)の異なる回路ブロック(異なる機能を持つ回路ブロック)を含むことができる。集積回路装置10が表示ドライバである本実施形態では、プログラマブルROMブロックは必須であり、そのプログラマブルROMブロックからのデータの行く先であるロジック回路(広義にはゲートアレイブロック)及び電源回路ブロックの少なくとも一つが必須である。
【0047】
例えば図2に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。メモリ(RAM)内蔵のアモルファスTFT(Thin Film Transistor)パネル用表示ドライバでは、回路ブロックCB1〜CBNは、プログラマブルROMブロックの他に、表示メモリ、データドライバ(ソースドライバ)、走査ドライバ(ゲートドライバ)、ロジック回路(ゲートアレイ回路)、階調電圧生成回路(γ補正回路)、電源回路のブロックを含む。一方、メモリ内蔵の低温ポリシリコン(LTPS)TFTパネル用表示ドライバでは、走査ドライバをガラス基板に形成できるため、走査ドライバのブロックを省略できる。またメモリ非内蔵のアモルファスTFTパネル用では、メモリのブロックを省略でき、メモリ非内蔵の低温ポリシリコンTFTパネル用では、メモリ及び走査ドライバのブロックを省略できる。またCSTN(Collar Super Twisted Nematic)パネル、TFD(Thin Film Diode)パネル用では、階調電圧生成回路のブロックを省略できる。
【0048】
図3(A)(B)に本実施形態の表示ドライバの集積回路装置10の平面レイアウトの例を示す。図3(A)(B)は、メモリ内蔵のアモルファスTFTパネル用の例であり、図3(A)は例えばQCIF、32階調用の表示ドライバをターゲットとし、図3(B)はQVGA、64階調用の表示ドライバをターゲットとしている。
【0049】
図3(A)では、プログラマブルROM20は、電源回路PB及びロジック回路LBの間にある。換言すれば、プログラマブルROM20は、D1方向にて電源回路PB及びロジック回路LBの各ブロックに隣接している。
【0050】
一方、図3(B)では、プログラマブルROM20のブロックは、D1方向にて電源回路PBのブロックに隣接している。
【0051】
この理由は、プログラマブルROM20から読み出されるデータの主たる行く先が、電源回路PB及び/またはロジック回路LBだからである。つまり、プログラマブルROM20からのデータをショートパスで電源回路PB及び/またはロジック回路LBに供給できる。なお、プログラマブルROM20から読み出されるデータについては後述する。
【0052】
図3(A)(B)では、上述した3つのブロック以外に、表示データが記憶されるメモリMB1〜MB4と、その各メモリに隣接して配置されるデータドライバDB1〜DB4と、階調電圧生成回路GBと、1または2個の走査ドライバSB(またはSB1,SB2)を含む。
【0053】
図3(A)のレイアウト配置によれば、メモリブロックMB1とMB2や、MB3とMB4の間で、カラムアドレスデコーダを共用できるという利点がある。一方、図3(B)のレイアウト配置によれば、データドライバブロックDB1〜DB4から出力側I/F領域12へのデータ信号出力線の配線ピッチを均等化でき、配線効率を向上できるという利点がある。
【0054】
なお本実施形態の集積回路装置10のレイアウト配置は、プログラマブルROM20のブロックが、D1方向にてロジック回路LB及び/または電源回路PBに隣接している限り、図3(A)(B)に限定されない。また回路ブロックCB1〜CBNと出力側I/F領域12や入力側I/F領域14の間に、D2方向での幅が極めて狭い回路ブロック(WB以下の細長回路ブロック)を設けてもよい。また回路ブロックCB1〜CBNが、D2方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を1つの回路ブロックとした構成としてもよい。
【0055】
図4(A)に本実施形態の集積回路装置10のD2方向に沿った断面図の例を示す。ここでW1、WB、W2は、各々、出力側I/F領域12、回路ブロックCB1〜CBN、入力側I/F領域14のD2方向での幅である。またWは集積回路装置10のD2方向での幅である。
【0056】
本実施形態では図4(A)に示すように、D2方向において、回路ブロックCB1〜CBNと出力側、入力側I/F領域12、14との間に他の回路ブロックが介在しない構成にできる。従って、W1+WB+W2≦W<W1+2×WB+W2とすることができ、細長の集積回路装置を実現できる。具体的には、D2方向での幅Wは、W<2mmとすることができ、更に具体的にはW<1.5mmとすることができる。なおチップの検査やマウンティングを考慮すると、W>0.9mmであることが望ましい。また長辺方向での長さLDは、15mm<LD<27mmとすることができる。またチップ形状比SP=LD/Wは、SP>10とすることができ、更に具体的にはSP>12とすることができる。
【0057】
また回路ブロックCB1〜CBNの各々のD2方向での幅は、例えば同じ幅に統一できる。この場合、各回路ブロックの幅は、実質的に同じであればよく、例えば数μm〜20μm(数十μm)程度の違いは許容範囲内である。また回路ブロックCB1〜CBNの中に、幅が異なる回路ブロックが存在する場合には、幅WBは、回路ブロックCB1〜CBNの幅の中の最大幅とすることができる。
【0058】
図4(B)は、2以上の複数の回路ブロックがD2方向に沿って配置される比較例を示す。またD2方向において、回路ブロック間や、回路ブロックとI/F領域の間に配線領域が形成される。従って集積回路装置500のD2方向(短辺方向)での幅Wが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、D1方向(長辺方向)での長さLDも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。
【0059】
これに対して本実施形態では図1に示すように複数の回路ブロックCB1〜CBNがD1方向に沿って配置される。また図4(A)に示すように、パッド(バンプ)の下にトランジスタ(回路素子)を配置できる(能動面バンプ)。また回路ブロック内の配線であるローカル配線よりも上層(パッドよりも下層)で形成されるグローバル配線により、回路ブロック間や、回路ブロックとI/F領域間等での信号線を形成できる。従って、集積回路装置10のD1方向での長さLDを維持したままで、D2方向での幅Wを狭くでき、超スリムな細長チップを実現できる。この結果、出力ピッチを例えば22μm以上に維持することができ、実装を容易化できる。
【0060】
また本実施形態では複数の回路ブロックCB1〜CBNがD1方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図3(A)(B)において、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、1水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図3(A)(B)はメモリ内蔵のアモルファスTFTパネル用の例であるが、メモリ内蔵の低温ポリシリコンTFTパネル用の製品を開発する場合には、回路ブロックCB1〜CBNの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、本実施形態では、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。
【0061】
また本実施形態では、各回路ブロックCB1〜CBNのD2方向での幅(高さ)を、例えばデータドライバブロックやメモリブロックの幅(高さ)に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのD1方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図3(A)(B)において、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのD1方向での長さを増減することで対応できる。
【0062】
2.プログラマブルROMのデータ
2.1.階調電圧データ
本実施形態の集積回路装置では、プログラマブルROM20に記憶されるデータは、階調電圧を調整する調整データであってもよい。そして、階調電圧生成回路(γ補正回路)は、プログラマブルROM20に記憶された調整データに基づいて、階調電圧を生成する。以下、階調電圧生成回路(γ補正回路)の動作について説明する。
【0063】
図5は、図3(A)に示す回路ブロックのうち、プログラマブルROM20、ロジック回路LB及び階調電圧生成回路(γ補正回路)GBを示している。
【0064】
プログラマブルROM20には、階調電圧を調整するための調整データが、例えばユーザ(表示装置製造メーカ)により入力される。調整レジスタ126は、ロジック回路LB内に設けられている。調整レジスタ126は、階調電圧を調整可能な種々の設定データを設定することができる。プログラムROM20に記憶された調整データを調整レジスタ126へ読み出すことにより、設定データが出力される。調整レジスタ126から読み出された設定データが、階調電圧生成回路GBに供給される。
【0065】
階調電圧生成回路GBは、選択用電圧生成回路122と、階調電圧選択回路124とを有する。選択用電圧生成回路122(電圧分割回路)は、電源回路PBで生成された高電圧の電源電圧VDDH、VSSHに基づいて、選択用電圧を出力する。具体的には選択用電圧生成回路122は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてVDDH、VSSHを、このラダー抵抗回路により分割した電圧を、選択用電圧として出力する。階調電圧選択回路124は、調整レジスタ126より供給された階調特性の設定データに基づいて、選択用電圧の中から、例えば64階調の場合には64個の電圧を選択して、階調電圧V0〜V63として出力する。このようにすれば表示パネルに応じた最適な階調特性(γ補正特性)の階調電圧を生成できる。
【0066】
調整レジスタ126は、振幅調整レジスタ130、傾き調整レジスタ132、微調整レジスタ134を含んでいてもよい。振幅調整レジスタ130、傾き調整レジスタ132、微調整レジスタ134には、階調特性のデータが設定されている。
【0067】
例えば、プログラマブルROM20に記憶された5ビットの設定データを振幅調整レジスタ130へ読み出すことで、図6(A)のB1、B2に示すように電源電圧VDDH、VSSHの電圧レベルが変化し、階調電圧の振幅調整が可能になる。
【0068】
また、プログラマブルROM20に記憶された設定データを傾き調整レジスタ132へ読み出すことで、図6(B)のB3〜B6に示すように、階調レベルの4ポイントにおける階調電圧が変化し、階調特性の傾き調整が可能になる。即ち傾き調整レジスタ132に設定される各4ビットの設定データVRP0〜VRP3に基づいて、ラダー抵抗を構成する抵抗素子RL1,RL3,RL10,RL12の抵抗値が変化し、B3に示すような傾き調整が可能になる。
【0069】
また、プログラマブルROM20に記憶された設定データを微調整レジスタ134へ読み出すことで、図6(C)のB7〜B14に示すように、階調レベルの8ポイントにおける階調電圧が変化し、階調特性の微調整が可能になる。即ち微調整レジスタ134に設定される各3ビットの設定データVP1〜VP8に基づいて、8to1セレクタ141〜148が、8つの抵抗素子RL2,RL4〜RL9,RL11の各8個のタップのうちから1つのタップをそれぞれ選択し、選択されたタップの電圧をVOP1〜OP8として出力する。これにより図6(C)のB7〜B14に示すような微調整が可能になる。
【0070】
階調アンプ部150は、8to1セレクタ142〜148の出力VOP1〜VOP8やVDDH、VSSHに基づいて、階調電圧V0〜V63を出力する。具体的には階調アンプ部150は、VOP1〜VPOP8が入力される第1〜第8のインピーダンス変換回路(ボルテージフォロワ接続された演算増幅器)を含む。そして例えば第1〜第8のインピーダンス変換回路のうちの隣り合うインピーダンス変換回路の出力電圧を抵抗分割することで、階調電圧V1〜V62が生成される。
【0071】
以上のような調整を行えば、表示パネルの種類に応じた最適な階調特性(γ特性)を得ることができ、表示品質を向上できる。そして、本実施形態では、プログラマブルROM20には、表示パネルの種類に応じた最適な階調特性(γ特性)を得るための調整データが記憶されている。そのため、表示パネルの種類毎に最適な階調特性(γ特性)を得ることができ、表示品質を向上することができる。
【0072】
また、本実施の形態では、プログラマブルROM20と、ロジック回路ブロックLBとは、第1の方向D1に沿って隣接して配置されてなる。このようにすれば、プログラマブルROM20からの調整データの信号線をショートパスでロジック回路ブロックLBに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。
【0073】
さらに、本実施形態では図3(A)に示すようにロジック回路ブロックLBと階調電圧生成回路ブロックGBをD1方向に沿って隣接して配置させてもよい。このようにすれば、ロジック回路ブロックLBからの信号線を、ショートパスで階調電圧生成回路ブロックGBに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。
【0074】
2.2.パネル設定電圧データ
本実施形態の集積回路装置では、プログラマブルROM20に記憶されるデータは、パネル電圧を調整する調整データであってもよい。該パネル電圧を調整する調整データは、例えば、対向電極VCOMに与えられる電圧を調整するためのデータであってもよい。
【0075】
図7に、電気光学装置を含む表示装置の構成例のブロック図を示す。図7の表示装置は、液晶装置としての機能を実現する。そして、電気光学装置は、液晶パネルとしての機能を実現する。
【0076】
液晶装置160(広義には表示装置)は、スイッチング素子としてTFTを用いた液晶パネル(広義には表示パネル)162、データ線駆動回路170、走査線駆動回路180、コントローラ190、電源回路192を含む。
【0077】
TFTのゲート電極は走査線Gに接続され、TFTのソース電極はデータ線Sに接続され、TFTのドレイン電極は画素電極PEに接続されている。この画素電極PEと、液晶素子(広義には電気光学物質)を挟んで対向する対向電極VCOM(コモン電極)との間には、液晶容量CL(液晶素子)及び補助容量CSが形成されている。そして、TFT、画素電極PE等が形成されるアクティブマトリクス基板と、対向電極VCOMが形成される対向基板との間に液晶が封入され、画素電極PEと対向電極VCOMの間の印加電圧に応じて画素の透過率が変化するようになっている。
【0078】
本実施の形態では、プログラマブルROM20には、対向電極VCOMに与えられる電圧を調整する調整データが記憶されていてもよい。そして、該調整データに基づいて、電源回路192の電圧が調整され、対向電極VCOMに与えられる。該調整データを、表示パネル毎に設定することで、表示品質を向上することができる。
【0079】
本実施の形態では、図3(A)に示すように、プログラマブルROM20と電源回路ブロックPBとは、第1の方向D1に沿って隣接して配置されてなる。このようにすれば、プログラマブルROM20からの調整データの信号線を、ショートパスで電源回路ブロックPBに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。
【0080】
2.3.その他のユーザ設定情報
本実施の形態の集積回路装置では、プログラマブルROM20に記憶されるデータはこれらに限られるものではない。例えば、プログラマブルROM20には、表示ドライバ調整データとして、所与のタイミングを調整する調整データが記憶されていてもよい。すなわち、該調整データに基づいて、メモリのリフレッシュ周期や表示タイミングを制御する各種の制御信号が生成されてもよい。あるいは、プログラマブルROM20には、表示ドライバ調整データとして、集積回路装置の起動シーケンス設定を調整する調整データが記憶されていてもよい。
【0081】
以上の調整データは、ユーザによりプログラミングされるものであるが、ICメーカがIC製造・検査過程で調整するデータを記憶させても良い。
【0082】
3.プログラマブルROM
3.1.プログラマブルROMの全体構成
図8は、集積回路装置10内に配置されたプログラマブルROM20を示している。プログラマブルROM20は、大別して、メモリセルアレイブロック200と、コントロール回路ブロック202とを有している。メモリセルアレイブロック200とコントロール回路ブロック202とは、集積回路装置10の長辺方向であるD1方向にて隣接している。
【0083】
メモリセルアレイブロック200には、複数のワード線WLと複数のビット線BLとが設けられている。複数のワード線WLは、集積回路装置10の短辺方向であるD2方向に沿って延びている。複数のビット線BLは、集積回路装置10の長辺方向であるD1方向に沿って延びている。この理由は次の通りである。
【0084】
プログラマブルROM20の記憶容量は、ユーザ側の仕様等により機種毎に増減可能である。本実施形態では、記憶容量の増減は、ワード線WLの本数を変更することで対処する。つまり、ワード線WLの長さは、記憶容量が変更されても一定である。この結果、1本のワード線WLに接続されるメモリセルの個数は固定となる。ワード線WLの本数を増やせば、プログラムROM20の記憶容量は増大される。プログラムROM20の記憶容量を増大させても、メモリセルアレイブロック200は、集積回路装置10の短辺方向(D2方向)には長くならない。よって、図1にて説明したスリムな形状を維持できる。
【0085】
他の理由として、プログラマブルROM20の記憶容量を増減させても、コントロール回路ブロック202は、集積回路装置10の短辺方向(D2方向)には長くならない。よって、図1にて説明したスリムな形状を維持できる。比較例である図9では、プログラムROM20の記憶容量を増大させた結果、メモリセルアレイブロック200が集積回路装置10の短辺方向(D2方向)に長くなる。この場合、コントロール回路ブロック202の回路設計をやり直さなければならない。しかし、比較例である図9のレイアウトを90°回転させた本実施形態の図8のレイアウトでは、その必要はない。よって、プログラマブルROM20の記憶容量を増減させても、特にコントロール回路ブロック202の設計の効率化を実現できる。
【0086】
さらに他の理由として、ビット線BLが集積回路装置10の長辺方向であるD1方向に沿って延びており、そのビット線BLの延長線上にコントロール回路ブロック202を配置できる。コントロール回路ブロック202の一つの機能は、ビット線BLを介して読み出されたデータをセンスアンプにて検出し、他の回路ブロックに供給するものである。上述のレイアウトにより、図9の比較例と比べれば、メモリセルアレイブロック200から読み出されたデータをショートパスでコントロール回路ブロック202へ供給できる。
【0087】
3.2.単層ゲートのメモリセル
図10は、図8に示すメモリセルアレイブロック200に配置される単層ゲートのメモリセルMCの平面図である。図11は、単層ゲートのメモリセルMCの等価回路図である。
【0088】
図10において、このメモリセルMCは、コントロールゲート部分210と、書き込み/読み出しトランジスタ220と、消去トランジスタ230とを有し、この3つの領域にポリシリコンにて形成されたフローティングゲートFGが延びている。図11に示すように、このメモリセルMCは、書き込み/読み出しトランジスタ220のドレインとビット線BLとの間に設けられたトランスファーゲート240を有する。トランスファーゲート240は、サブワード線SWLの論理と、反転サブワード線XSWLとの論理により、書き込み/読み出しトランジスタ220のドレインとビット線BLとの接続/非接続を行なう。このトランスファーゲート240は、P型MOSトランジスタXfer(P)と、N型MOSトランジスタXfer(N)とで構成される。なお、ワード線を階層化しない場合は、トランスファーゲート240は、ワード線及び反転ワード線の各論理により制御される。
【0089】
単層ゲートとは、コントロールゲートCGが、半導体基板(例えばP型、広義には第1導電型)のP型ウェルPWEL内に形成されたN型(広義には第2導電型)不純物層NCUにて形成されているため、ポリシリコンのフローティングゲートFGが一層のみ形成されていることを意味する。つまり、コントロールゲートCG及びフローティングゲートFGの二層ゲートをポリシリコンで形成するものではない。このコントロールゲートCGと、それに対向するフローティングゲートFGとにより、カップリング容量が形成される。
【0090】
本発明の一態様でも、フローティングゲートのみの「単層ゲート」構造であるが、書き込みと消去とをチャネルの導電型が異なるMOSトランジスタで行なっている点が従来技術と異なる。このように、書き込みと消去とを異なるMOSトランジスタで行う利点は以下の通りである。消去は、容量結合の小さい箇所に電圧を印加して、容量結合の大きい箇所を0Vにすることで、FNトンネル電流によりフローティングゲートに注入されている電子を引き抜くことで行われる。従来例としてあげられる単層ゲート型の不揮発性記憶装置としては、書き込みと消去とを同一のMOSトランジスタ(同一箇所)で行うタイプのものがある。単層ゲート型の不揮発性記憶装置では、コントロールゲートとフローティングゲート電極との間の容量を書き込みの領域の容量と比して大きくする必要があるため、書き込み領域の容量が小さくなるように設計されている。つまり、消去の際には、容量結合の小さい箇所に消去のための大きな電圧を印加しなくてはならないことになる。
【0091】
しかし、特に、微細な不揮発性記憶装置の場合には、消去の際に印加する電圧に対して十分な耐圧を確保することができず、MOSトランジスタが破壊されてしまうことがある。そのため、本実施形態に係るプログラマブルROMブロックでは、書き込みと消去とを異なるMOSトランジスタで行い、かつ、それぞれのMOSトランジスタのチャネルの導電型を異ならせている。消去を行うMOSトランジスタとして、例えばPチャネル型のMOSトランジスタを形成すると、この消去のためのMOSトランジスタは、N型ウェルの上に形成されることになる。そのため、消去の際に、N型ウエルと、基板(半導体層)のジャンクション耐圧までの電圧を印加することができることになる。その結果、書き込み領域と同一の箇所で消去をする場合と比して消去の電圧に対する耐圧を向上させることができ、微細化が図られ信頼性が向上する。
【0092】
なお、本実施形態の集積回路装置10では、LV(Low Voltage)系(例えば3V)、MV系(Middle Voltage)系(例えば6V)及びHV(High Voltage)系(例えば20V)が存在するが、メモリセルMCはMV系の耐圧構造である。書き込み/読み出しトランジスタ220及びN型MOSトランジスタXfer(N)はMV系のN型MOSトランジスタであり、消去トランジスタ230及びP型MOSトランジスタXfer(P)はMV系のP型MOSトランジスタである。
【0093】
図12は、メモリセルMCへのデータ書き込み(プログラム)動作を示している。コントロールゲートCGに例えば8Vを印加し、書き込みトランジスタ220のドレインにビット線BL及びトランスファーゲート240を介して例えば8Vを印加する。書き込み/読み出しトランジスタ220のソース及びP型ウェルPWELの電位は0Vである。それにより、書き込み/読み出しトランジスタ220のチャネルでホットエレクトロンを発生させて、その電子を書き込み/読み出しトランジスタ220のフローティングゲートに引き込む。この結果、書き込み/読み出しトランジスタ220のしきい値Vthは、図13に示すように初期状態より高くなる。
【0094】
一方、消去時には、図14に示すように、消去トランジスタ230のドレインに例えば20Vを印加し、コントロールゲートCGは接地される。消去トランジスタ230のソース及びN型ウェルNWELの電位は例えば20Vである。こうすると、コントロールゲートCGとN型ウェルNWELとの間に高い電圧がかかるために、フローティングゲートFGの電子をN型ウェルNWEL側に引き込む。このFN(Fowler-Nordheim)トンネル電流により、データが消去される。このとき、図15に示すように、書き込み/読み出しトランジスタ220のしきい値Vthは、初期状態よりも低い負のしきい値となる。
【0095】
データ読み出し時には、図16及び図17に示すように、コントロールゲートCGを接地し、書き込み/読み出しトランジスタ220のドレインに例えば1Vを印加する。このとき、書き込み/読み出しトランジスタ220のソース及びP型ウェルPWELの電位は0Vである。図16に示す書き込み状態では、フローティングゲートFGは電子過剰なので、チャネルに電流は流れない。一方、図17に示す消去状態では、フローティングゲートFGは正孔過剰なのでチャネルに電子が流れる。その電流の有無で、データ読み出しが可能となる。
【0096】
なお、本実施形態のプログラマブルROM20は、上述したように主としてユーザが従来のE2PROMやトリマ抵抗の代わりとして調整データを記憶させ、あるいはICメーカが製造・検査段階にて調整データを記憶させる不揮発性メモリとして使用される。このため、書き換え回数を5回程度補償すれば足りるものである。
【0097】
3.3.メモリセルアレイブロック
3.3.1.平面レイアウト
図18は、メモリセルアレイブロック200及びその一部を拡大して示す平面図である。メモリセルアレイブロック200は、集積回路装置10の短辺方向(D2方向)の中心位置に、メインワード線ドライバMWLDrv及びコントロールゲート線ドライバCGDrvの形成領域250が設けられる。この形成領域250を境に、メモリセルアレイブロック200は第1,第2の領域に2分割されている。本実施形態では、第1,第2の領域にそれぞれ8個のカラムブロックが設けられ、計16個のカラムブロック0〜カラムブロック15が設けられている。1カラムブロック内にはD2方向にて8個のメモリセルMCが配置されている。本実施形態では、図3(A)に示す集積回路装置10の短辺の長さWを800μmとし、一メモリセルMCのD2方向の長さに基づいて、長さWに納められるメモリセルMCの個数として、16カラム×8メモリセルの設計となった。プログラマブルROM20の記憶容量を増減するには、ワード線の数を増減させれば良い。また、メインワード線ドライバMWLDrv及びコントロールゲート線ドライバCGDrvは、2分割された領域毎に一つずつ、計各2つが設けられている。なお、各一つのメインワード線ドライバMWLDrv及びコントロールゲート線ドライバCGDrvを、メモリアレイブロック200の端部に設けても良い。
【0098】
図18では、一つのメインワード線ドライバMWLDrvにより駆動されるメインワード線MWLは計34本設けられている。2本はICメーカのテストビット用のメモリセルに接続されたテスト用メインワード線T1,T0であり、残りの32本がユーザ用のメインワード線MWL0−MWL31である。また、一つのコントロールゲート線ドライバCGDrvにより駆動されるコントロールゲート線CG(図10に示すN型不純物層NCU)が、メインワード線MWLと平行に延びている。
【0099】
16個のカラムブロック0〜カラムブロック15の各々は、メモリセル領域260とサブワード線デコーダ領域270を有する。サブワード線デコーダ領域270には、各メインワード線MWLに接続されたサブワード線デコーダSWLDecが設けられている。また、コントロール回路ブロック202の領域には、各サブワード線デコーダ領域270毎に、カラムドライバCLDrvが設けられている。各サブワード線デコーダ領域270に配置された全サブワード線デコーダSWLDecに、カラムドライバCLDrvの出力線が共通接続されている。
【0100】
一つのサブワード線デコーダSWLDecより、隣接するメモリセル領域260内に向けて、サブワード線SWLと反転サブワード線XSWLが延びている。一つのカラムブロック内では、メモリセル領域260内に、サブワード線SWLと反転サブワード線XSWLとに共通接続された例えば8個のメモリセルMCが配置されている。
【0101】
図18に示すレイアウトでは、メインワード線ドライバMWLDrvにより1本のメインワード線MWLが選択され、かつ、カラムデコーダCLDrvにより1つのカラムブロックが選択されることで、一つのサブワード線デコーダSWLDecが選択される。この選択されたサブワード線デコーダSWLDecに接続された8個のメモリセルMCが選択セルとなり、データのプログラム(書き込み)または読み出しが行われる。
【0102】
3.3.2メモリセル領域及びサブワード線デコーダ領域のウェルレイアウト
図18には、メモリセル領域260及びサブワード線デコーダ領域270に共通のウェルレイアウトが図示されている。メモリセル領域260内の一つのメモリセルMCを形成するために、3つのウェルが用いられている。一つは、メインワード線MWLに沿った方向(D2方向)に延びるP型ウェルPWEL(広義には第1導電型の表層ウェル)であり、他の一つはそのP型ウェルPWELを囲む環状N型ウェルNWEL1(広義には第2導電型の環状表層ウェル)であり、さらに他の一つが環状N型ウェルNWEL1の側方にてメインワード線MWLに沿った方向(D2方向)に延びる帯状N型ウェルNWEL2(広義には第2導電型の帯状表層ウェル)である。なお、環状N型ウェルNWEL1の一方の長辺領域をNWEL1−1とし、他方の長辺領域(NWEL2側)をNWEL1−2とする。
【0103】
一つのメモリセルMCは、図18に示す1メモリセルの長さ領域Lに亘って、3つのウェル(PWEL,NWEL1,NWEL2)上に形成される。また、各メモリセル領域260内の長さ領域Lには、図18に示すように、一つのサブワード線デコーダSWLDecに共通接続される8個のメモリセルMCが形成される。
【0104】
なお、図18において、環状N型ウェルNWEL1と、帯状N型ウェルNWEL2とをそれぞれ囲むP型不純物リング280(広義には第1導電型の不純物リング)が設けられているが、これについては後述する。
【0105】
図18において、サブワード線デコーダ領域270にも上述した3つのウェル(PWEL,NWEL1,NWEL2)が形成される。ただし、サブワード線デコーダSWLDecを構成するトランジスタの形成領域は、図18にてドット領域として示すP型ウェルPWEL及び帯状N型ウェルNWEL2上であり、環状N型ウェルNWEL1上には形成されない。
【0106】
3.3.3.メモリセルの平面レイアウト及び断面構造
図19は、図18にて隣り合う2つのメモリセルMCの平面レイアウトである。図20は、図19のC−C’断面を示し、一つのメモリセルMCの断面図である。なお、図19のC−C’の破断線のうち、D2方向の破線で示す断面は図20では省略されている。また、図19のC−C’破断線のうちD1方向の寸法と、図20のD1方向の寸法とは、必ずしも一致していない部分がある。
【0107】
図19において、2つのメモリセルMCは、平面視でミラー配置される。図19に示すように、メモリセルMCは、3つのウェル(PWEL,NWEL1,NWEL2)に跨って形成されることは上述した。環状N型ウェルNWEL1の外縁領域内側の下層と、帯状N型ウェルNWEL2の下層には、図20に示すように、深層N型ウェルDNWEL(広義には第2導電型の深層ウェル)が設けられている。図20に示すように、深層N型ウェルDNWEL上の3つのウェル(PWEL,NWEL1,NWEL2)内にはP型またはN型の不純物領域(広義には最表層不純物領域)が設けられるので、本実施形態のメモリセルMCはトリプルウェル構造である。これにより、P型基板PsubとP型ウェルPWELとを別電位に設定できる。なお、P型基板Psub上にはプログラマブルROM20だけが形成されるのでなく、他の回路ブロックも形成され、バックゲート電圧印加等のニーズがあるので、必ずしもP型基板Psubの電位を接地電位に固定するとは限らない。
【0108】
図19及び図20に示すように、環状N型ウェルNWEL1の一方の長辺領域NWEL1−1と、P型ウェルPWELの上層には、図示しない絶縁膜を介して、ポリシリコンによるフローティングゲートFGが形成されている。このフローティングゲートFGは、PWELに形成された書き込み/読み出しトランジスタ220と、環状N型ウェルNWEL1の一方の長辺領域NWEL1−1に形成された消去トランジスタ230の共通ゲートとして機能する。さらに、フローティングゲートFGと絶縁膜を介して対向するP型ウェルPWEL領域には、N型不純物領域NCUが形成される。このN型不純物領域NCUは、コントロールゲート電圧VCGが印加されて、コントロールゲートCGとして機能する。
【0109】
P型ウェルPWELには、図11に示すトランスファーゲート240のN型MOSトランジスタXfer(N)が設けられている。また、帯状N型ウェルNWEL2には、トランスファーゲート240のP型MOSトランジスタXfer(P)が設けられている。なお、図19に示すようにP型MOSトランジスタXfer(P)は複数設けられ、これらは並列接続されることでゲート幅を確保してドライブ能力を確保している。
【0110】
なお、環状N型ウェルNWEL1の他方の長辺領域NWEL1−2には、N型不純物領域が設けられるだけで、アクティブ素子は設けられない。この他方の長辺領域NWEL1−2は、一方の長辺領域NWEL1−1と連結されてP型ウェルPWELを環状に囲むためだけに設けられている。他方の長辺領域NWEL1−2が形成されないと、たとえ深層N型ウェルDNWELを配置したとしても、P型ウェルPWELをP型基板Psubと電気的に分離できないからである。
【0111】
本実施形態では、深層N型ウェルDNWELの上層であって、P型ウェルPWELと、その外側の環状N型ウェルNWEL1とは離間されている。この離間スペースG1は、消去時に20Vが印加される環状N型ウェルNWEL1と、VSS電位に設定されるP型ウェルPWELとの間で20Vの耐圧確保のためである。本実施形態では、離間スペースの距離G1を1μmとした。なお、環状N型ウェルNWEL1とP型ウェルPWELとの間で耐圧が確保されれば、離間スペースG1は必要ではない。例えば、設計ルールが0.25μmであれば離間スペースG1は不要であるが、0.18μmの設計ルールでは離間スペースG1により耐圧を確保しても良い。
【0112】
次に、環状N型ウェルNWEL1と、帯状N型ウェルNWEL2との間にも、離間スペースG2が設けられている。特に、この離間スペースG2の領域には、環状N型ウェルNWEL1と帯状N型ウェルNWEL2とを電気的に分離するために、深層N型ウェルDNWELも配置されない。代りに、深層P型ウェルDPWEL(広義には、第1導電型の環状深層ウェル)が形成されている。この深層P型ウェルDPWELは、P型基板Psbよりも不純物濃度が若干濃く、表層のP型ウェルPWELよりも濃度は薄くして、環状N型ウェルNWEL1と帯状N型ウェルNWEL2との間の耐圧を上げるために設けられている。なお、この深層P型ウェルDPWELは、図18の環状N型ウェルNWEL1と、帯状N型ウェルNWEL2とを囲って環状に配置される。
【0113】
加えて、本実施形態では、離間スペースG2の表層に、平面視でリング状にP型不純物層(P型リング、広義には第1導電型の不純物リング)280を配置した。このP型リング280の形成領域は図18に示す通り、環状N型ウェルNWEL1及び帯状N型ウェルNWEL2の双方を囲っている。
【0114】
このP型リング280を設けることで、離間スペースG2の上を寄生トランジスタのゲートとなり得る金属配線が跨いだとしても、寄生トランジスタがオンして離間スペースG2内の電位が反転することを防止するためである。なお、本実施形態では離間スペースG2の長さ=4.5μmとし、離間スペースG2の中心に位置するP型リング280の幅は0.5μmとした。ただし、電位反転防止の観点からは、寄生トランジスタのゲートとなり得るポリシリコン層や第1層金属配線は、離間スペースG2を跨いで形成されないこことした。第二層以上の金属配線は、離間スペースG2を跨いでも良い設計とした。
【0115】
図20の変形例として、図21を挙げることができる。図21では、離間スペースG2に環状の深層P型ウェルDPWELを設けずに、代りに環状の表層P型ウェルSPWEL(広義には第1導電型の環状表層ウェル)を設けた。P型リング280は、環状の表層P型ウェルSPWEL内に形成されている。なお、環状N型ウェルNWEL1の他方の長辺領域NWEL1−1と表層P型ウェルSPWELとの離間スペースG1(例えば1μm)は、上述と同じ理由で20Vの耐圧確保のために設けられている。
【0116】
3.3.4.コントロール回路ブロック
次に、図8に示すコントロール回路ブロック202について説明する。図22はコントロール回路ブロック202のブロック図であり、図23はコントロール回路ブロック202のレイアウト図である。コントロール回路ブロック202は、メモリセルアレイブロック200内のメモリセルMCへのデータのプログラム(書き込み)、読み出し及び消去を制御するための回路ブロックである。このコントロール回路ブロック202には、図22に示すように、電源回路300、コントロール回路302、Xプリデコーダ304、Yプリデコーダ306、センスアンプ回路308、データ出力回路310、プログラムドライバ312、データ入力回路314及び上述したカラムドライバ316(CLDrv)を有している。なお、図23に示すインプット/アウトプットバッファ318は、図22のデータ出力回路310及びデータ入力回路314を含んでいる。電源回路300は、VPPスイッチ300−1、VCGスイッチ300−2及びERS(消去)スイッチ300−3を有している。
【0117】
図23に示すように、メモリセルアレイブロック200とコントロール回路ブロック202は、D1方向で隣接している。そして、メモリセルアレイブロック200より読み出されるデータは、コントロール回路ブロック202を経由して、コントロール回路ブロック202内のインプット/アウトプットバッファ318を介して、メモリセルアレイブロック200のビット線BLが延びる方向(D1方向)に沿って出力される。
【0118】
ここで、図3(A)(B)にて説明したように、プログラマブルROM20は、そのデータの転送先であるロジック回路LBか電源回路PBのブロックに対して、D1方向にて隣接配置される。さらに加えて、プログラマブルROM20のコントロール回路ブロック202が、データの転送先であるロジック回路LBか電源回路PBのブロックに対して、D1方向にて隣接配置されれば、よりショートパスにてデータを供給できる。
【0119】
4.電子機器
図24(A)(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の例を示す。なお電子機器は図24(A)(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
【0120】
図24(A)(B)においてホストデバイス410は、例えばMPU(Micro Processor Unit)、ベースバンドエンジン(ベースバンドプロセッサ)などである。このホストデバイス410は、表示ドライバである集積回路装置10の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図24(B)の画像処理コントローラ(表示コントローラ)420は、ホストデバイス410に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【0121】
表示パネル400は、複数のデータ線(ソース線)と、複数の走査線(ゲート線)と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子(狭義には、液晶素子)の光学特性を変化させることで、表示動作を実現する。この表示パネル400は、TFT、TFDなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル400は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。
【0122】
図24(A)の場合には、集積回路装置10としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置10は、ホストデバイス410からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図24(B)の場合には、集積回路装置10としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス410からの画像データは、画像処理コントローラ420の内蔵メモリに書き込まれる。そして集積回路装置10は、画像処理コントローラ420の制御の下で、表示パネル400を駆動する。
【0123】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(第1のインターフェース領域、第2のインターフェース領域等)と共に記載された用語(出力側I/F領域、入力側I/F領域等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【0124】
例えば、本発明では、プログラマブルROMを構成するメモリセルMCは、不純物層NCUの代わりウェルを用いた単層ゲート構造であってもよい。また、必ずしも単層ゲートのものに限らず、二層ゲートであってもよい。
【0125】
また、プログラマブルROMを搭載する半導体基板の第1導電型をN型とすることもできる。
【図面の簡単な説明】
【0126】
【図1】本実施形態の集積回路装置の構成例を示す図である。
【図2】種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す図である。
【図3】図3(A)(B)は本実施形態の集積回路装置の平面レイアウト例を示す図である。
【図4】図4(A)(B)は集積回路装置の断面図の例を示す図である。
【図5】図3(A)に示す回路ブロックのうち、プログラマブルROM、ロジック回路及び階調電圧生成回路の関係を示すブロック図である。
【図6】図6(A)(B)(C)は図5の回路によって調整される階調電圧を示す特性図である。
【図7】電気光学装置を含む表示装置の構成例のブロック図である。
【図8】集積回路装置内のプログラマブルROMブロックのレイアウトを示す図である。
【図9】図8に対する比較例のレイアウトを示す図である。
【図10】プログラマブルROM内に配置される単層ゲートのメモリセルの平面図である。
【図11】図10に示すメモリセルの等価回路図である。
【図12】図10のA−A’断面を示し、メモリセルでのプログラム(書き込み)原理を示す図である。
【図13】プログラム後の書き込み/読み出しトランジスタのしきい値の推移を説明する図である。
【図14】図10のB−B’断面を示し、メモリセルでの消去原理を示す図である。
【図15】消去後の書き込み/読み出しトランジスタのしきい値の推移を説明する図である。
【図16】図10のA−A’断面を示し、書き込み状態のメモリセルからのデータ読み出し原理を示す図である。
【図17】図10のA−A’断面を示し、消去状態のメモリセルからのデータ読み出し原理を示す図である。
【図18】プログラマブルROMのメモリセルアレイブロックの平面図である。
【図19】隣り合う2つのメモリセルの平面図である。
【図20】図19のC−C’断面図である。
【図21】図20の変形例を示す図である。
【図22】プログラマブルROMのブロック図である。
【図23】プログラマブルROM全体の平面的レイアウトを示す図である。
【図24】図24(A)(B)は電子機器の構成例を示す図である。
【符号の説明】
【0127】
CB1〜CBN 第1〜第Nの回路ブロック、10 集積回路装置、12 出力側I/F領域、14 入力側I/F領域、20 プログラマブルROM、200 メモリセルアレイブロック、202 コントロール回路ブロック、210 コントロールゲート部分、220 書き込み/読み出しトランジスタ、230 消去トランジスタ、240 トランスファーゲート、250 メインワード線・コントロールゲート線ドライバ領域、260 メモリセル領域、270 サブワード線デコーダ領域、280 P型リング、300 電源回路、302 コントロール回路、304 Xプリデコーダ、306 Yプリデコーダ、308 センスアンプ回路、310 データ出力回路、312 プログラムドライバ、314 データ入力回路、318 インプット/アウトプットバッファ、BL ビット線、CG(NCU) コントロールゲート、FG フローティングゲート、LB ロジック回路(ゲートアレイ)、MC メモリセル、NWEL1 環状N型ウェル、NWEL2 帯状N型ウェル、PB 電源回路、PWEL P型ウェル、Xfer(P) トランスファーゲートのPMOS、Xfer(N) トランスファーゲートのNMOS、WL ワード線
【特許請求の範囲】
【請求項1】
集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、前記集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記第1の方向に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)を含み、
前記第1〜第Nの回路ブロックの一つは、プログラムされるデータの少なくとも一部がユーザによって記憶されるプログラマブルROMブロックであり、
前記プログラマブルROMブロックは、複数のワード線と、複数のビット線と、前記複数のワード線及び前記複数のビット線に接続された複数のメモリセルとを有し、
前記複数のワード線が前記第2の方向に沿って延びていることを特徴とする集積回路装置。
【請求項2】
請求項1において、
前記プログラマブルROMブロックは、前記複数のメモリセルが配列されたメモリセルアレイブロックと、前記複数のメモリセルに対するデータのプログラム、消去及び読み出しを制御するコントロール回路ブロックとを含み、
前記メモリセルアレイブロックと前記コントロール回路ブロックとが前記第1の方向にて隣接していることを特徴とする集積回路装置。
【請求項3】
請求項2において、
前記メモリセルアレイブロックは、前記第2の方向の中心領域を境に第1,第2領域に分割され、前記第1,第2領域の前記複数のワード線をそれぞれ駆動する2つのワード線ドライバと、前記第1,第2領域に配置された前記複数のメモリセルの各々の前記コントロールゲートをそれぞれ駆動する2つのコントロールゲートドライバとが配置されていることを特徴とする集積回路装置。
【請求項4】
請求項3において、
前記中心領域に、前記2つのワード線ドライバと、前記2つのコントロールゲートドライバとが配置されていることを特徴とする集積回路装置。
【請求項5】
請求項3または4において、
前記メモリセルアレイブロックは前記第2の方向で分割された複数のカラムブロックを有し、
前記複数のワード線の各々は、メインワード線と、前記メインワード線に従属する複数のサブワード線とに階層化され、前記複数のサブワード線の各1本が、前記複数のカラムブロック毎に配置され、
前記中心領域に設けられた前記ワード線ドライバは、メインワード線ドライバであり、
前記複数のカラムブロックの各々は、前記第2の方向でさらに分割されたメモリセル領域及びサブワード線デコーダ領域を有し、前記サブワード線デコーダ領域に、前記メインワード線の論理に基づいて前記メインワード線に従属する前記複数のサブワード線の1本を選択駆動するサブワード線デコーダが配置されていることを特徴とする集積回路装置。
【請求項6】
請求項5において、
前記メモリセル領域及び前記サブワード線デコーダ領域は、半導体基板上に形成された共通ウェル領域に形成されていることを特徴とする集積回路装置。
【請求項7】
請求項5または6において、
前記コントロールゲート回路ブロックには、前記複数のカラムブロックの各々に対応させて一つずつ配置された複数のカラムドライバが設けられ、
前記複数のカラムドライバの各々は、前記複数のカラムブロックの対応する一つのカラムブロックに配置された前記複数のメインワード線の各々に接続された前記サブワード線デコーダを同時に選択し、
データプログラム時またはデータ読み出し時には、前記複数のメインワード線の1本が活性化されることで、前記複数のメモリセルのうちの1本のサブワード線に接続された少なくとも一つのメモリセルに対してプログラムまたは読み出し動作が実施されることを特徴とする集積回路装置。
【請求項8】
請求項6において、
前記複数のメモリセルの各々は、前記半導体基板に形成された書き込み/読み出しトランジスタ及び消去トランジスタの各ゲートに共用されるフローティングゲートを有し、前記フローティングゲートが、前記半導体基板に形成された不純物層より成るコントロールゲートと絶縁層を介して対向した単層ゲート構造であることを特徴とする集積回路装置。
【請求項9】
請求項8において、
前記共通ウェル領域はトリプルウェル構造であり、
前記半導体基板を第1の導電型としたとき、前記共通ウェル領域は、前記半導体基板に形成される第2導電型の深層ウェルと、前記第2導電型の深層ウェル上に形成された第1導電型の表層ウェルと、前記第2導電型の深層ウェル上にて前記第1導電型の表層ウェルを囲む第2導電型の環状表層ウェルと、前記第1導電型の表層ウェル及び前記第2導電型の環状表層ウェルに形成された最表層不純物領域とを有することを特徴とする集積回路装置。
【請求項10】
請求項9において、
前記消去トランジスタは前記第2導電型の環状表層ウェルに形成され、前記コントロールゲート及び前記書き込み/読み出しトランジスタは前記第1導電型の表層ウェルに形成されていることを特徴とする集積回路装置。
【請求項11】
請求項10において、
前記第1導電型の表層ウェルと前記第2導電型の環状表層ウェルとは離間され、前記第1導電型の表層ウェルと前記第2導電型の環状表層ウェルとの間に前記第2導電型の深層ウェルが形成されていることを特徴とする集積回路装置。
【請求項12】
請求項10または11において、
前記書き込み/読み出しトランジスタとビット線との間に、第1導電型のトランジスタと第2導電型のトランジスタとからなるトランスファーゲートをさらに有することを特徴とする集積回路装置。
【請求項13】
請求項12において、
前記第2導電型のトランジスタは、前記第1導電型の表層ウェルに形成されていることを特徴とする集積回路装置。
【請求項14】
請求項13において、
前記第2導電型の環状表層ウェルは、2つの長辺領域を有し、
前記2つの長辺領域の一方に、前記消去トランジスタが形成され、
前記2つの長辺領域の他方に隣り合って、第2導電型の帯状表層ウェルが形成され、
前記第2導電型の帯状表層ウェルに、前記第1導電型のトランジスタが形成されていることを特徴とする集積回路装置。
【請求項15】
請求項1乃至14のいずれかにおいて、
前記第1〜第Nの回路ブロックの前記第2の方向側に前記第4の辺に沿って設けられる第1のインターフェース領域と、
前記第2の方向の反対方向を第4の方向とした場合に、前記第1〜第Nの回路ブロックの前記第4の方向側に前記第2の辺に沿って設けられる第2のインターフェース領域とを含むことを特徴とする集積回路装置。
【請求項16】
請求項1乃至15のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。
【請求項1】
集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、前記集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記第1の方向に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)を含み、
前記第1〜第Nの回路ブロックの一つは、プログラムされるデータの少なくとも一部がユーザによって記憶されるプログラマブルROMブロックであり、
前記プログラマブルROMブロックは、複数のワード線と、複数のビット線と、前記複数のワード線及び前記複数のビット線に接続された複数のメモリセルとを有し、
前記複数のワード線が前記第2の方向に沿って延びていることを特徴とする集積回路装置。
【請求項2】
請求項1において、
前記プログラマブルROMブロックは、前記複数のメモリセルが配列されたメモリセルアレイブロックと、前記複数のメモリセルに対するデータのプログラム、消去及び読み出しを制御するコントロール回路ブロックとを含み、
前記メモリセルアレイブロックと前記コントロール回路ブロックとが前記第1の方向にて隣接していることを特徴とする集積回路装置。
【請求項3】
請求項2において、
前記メモリセルアレイブロックは、前記第2の方向の中心領域を境に第1,第2領域に分割され、前記第1,第2領域の前記複数のワード線をそれぞれ駆動する2つのワード線ドライバと、前記第1,第2領域に配置された前記複数のメモリセルの各々の前記コントロールゲートをそれぞれ駆動する2つのコントロールゲートドライバとが配置されていることを特徴とする集積回路装置。
【請求項4】
請求項3において、
前記中心領域に、前記2つのワード線ドライバと、前記2つのコントロールゲートドライバとが配置されていることを特徴とする集積回路装置。
【請求項5】
請求項3または4において、
前記メモリセルアレイブロックは前記第2の方向で分割された複数のカラムブロックを有し、
前記複数のワード線の各々は、メインワード線と、前記メインワード線に従属する複数のサブワード線とに階層化され、前記複数のサブワード線の各1本が、前記複数のカラムブロック毎に配置され、
前記中心領域に設けられた前記ワード線ドライバは、メインワード線ドライバであり、
前記複数のカラムブロックの各々は、前記第2の方向でさらに分割されたメモリセル領域及びサブワード線デコーダ領域を有し、前記サブワード線デコーダ領域に、前記メインワード線の論理に基づいて前記メインワード線に従属する前記複数のサブワード線の1本を選択駆動するサブワード線デコーダが配置されていることを特徴とする集積回路装置。
【請求項6】
請求項5において、
前記メモリセル領域及び前記サブワード線デコーダ領域は、半導体基板上に形成された共通ウェル領域に形成されていることを特徴とする集積回路装置。
【請求項7】
請求項5または6において、
前記コントロールゲート回路ブロックには、前記複数のカラムブロックの各々に対応させて一つずつ配置された複数のカラムドライバが設けられ、
前記複数のカラムドライバの各々は、前記複数のカラムブロックの対応する一つのカラムブロックに配置された前記複数のメインワード線の各々に接続された前記サブワード線デコーダを同時に選択し、
データプログラム時またはデータ読み出し時には、前記複数のメインワード線の1本が活性化されることで、前記複数のメモリセルのうちの1本のサブワード線に接続された少なくとも一つのメモリセルに対してプログラムまたは読み出し動作が実施されることを特徴とする集積回路装置。
【請求項8】
請求項6において、
前記複数のメモリセルの各々は、前記半導体基板に形成された書き込み/読み出しトランジスタ及び消去トランジスタの各ゲートに共用されるフローティングゲートを有し、前記フローティングゲートが、前記半導体基板に形成された不純物層より成るコントロールゲートと絶縁層を介して対向した単層ゲート構造であることを特徴とする集積回路装置。
【請求項9】
請求項8において、
前記共通ウェル領域はトリプルウェル構造であり、
前記半導体基板を第1の導電型としたとき、前記共通ウェル領域は、前記半導体基板に形成される第2導電型の深層ウェルと、前記第2導電型の深層ウェル上に形成された第1導電型の表層ウェルと、前記第2導電型の深層ウェル上にて前記第1導電型の表層ウェルを囲む第2導電型の環状表層ウェルと、前記第1導電型の表層ウェル及び前記第2導電型の環状表層ウェルに形成された最表層不純物領域とを有することを特徴とする集積回路装置。
【請求項10】
請求項9において、
前記消去トランジスタは前記第2導電型の環状表層ウェルに形成され、前記コントロールゲート及び前記書き込み/読み出しトランジスタは前記第1導電型の表層ウェルに形成されていることを特徴とする集積回路装置。
【請求項11】
請求項10において、
前記第1導電型の表層ウェルと前記第2導電型の環状表層ウェルとは離間され、前記第1導電型の表層ウェルと前記第2導電型の環状表層ウェルとの間に前記第2導電型の深層ウェルが形成されていることを特徴とする集積回路装置。
【請求項12】
請求項10または11において、
前記書き込み/読み出しトランジスタとビット線との間に、第1導電型のトランジスタと第2導電型のトランジスタとからなるトランスファーゲートをさらに有することを特徴とする集積回路装置。
【請求項13】
請求項12において、
前記第2導電型のトランジスタは、前記第1導電型の表層ウェルに形成されていることを特徴とする集積回路装置。
【請求項14】
請求項13において、
前記第2導電型の環状表層ウェルは、2つの長辺領域を有し、
前記2つの長辺領域の一方に、前記消去トランジスタが形成され、
前記2つの長辺領域の他方に隣り合って、第2導電型の帯状表層ウェルが形成され、
前記第2導電型の帯状表層ウェルに、前記第1導電型のトランジスタが形成されていることを特徴とする集積回路装置。
【請求項15】
請求項1乃至14のいずれかにおいて、
前記第1〜第Nの回路ブロックの前記第2の方向側に前記第4の辺に沿って設けられる第1のインターフェース領域と、
前記第2の方向の反対方向を第4の方向とした場合に、前記第1〜第Nの回路ブロックの前記第4の方向側に前記第2の辺に沿って設けられる第2のインターフェース領域とを含むことを特徴とする集積回路装置。
【請求項16】
請求項1乃至15のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図18】
【図22】
【図23】
【図24】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図18】
【図22】
【図23】
【図24】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図19】
【図20】
【図21】
【公開番号】特開2007−73895(P2007−73895A)
【公開日】平成19年3月22日(2007.3.22)
【国際特許分類】
【出願番号】特願2005−262389(P2005−262389)
【出願日】平成17年9月9日(2005.9.9)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成19年3月22日(2007.3.22)
【国際特許分類】
【出願日】平成17年9月9日(2005.9.9)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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