【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Si基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設け、当該複数種類のMOSトランジスタの内、トンネル電流が大きい少なくとも１つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのMOSトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のINとOUTの論理レベルが異なる際のIN−OUT間リーク電流を防止するスイッチを主回路のIN又はOUTに設ける。 （もっと読む）

【課題】レベル変換時の信号の立ち上がりを速くすることのできるレベル変換バススイッチを提供する。
【解決手段】実施形態のレベル変換バススイッチは、低電圧レベル信号が伝送される低電圧レベル信号線と高電圧レベル信号が伝送される高電圧レベル信号線との間に、低電圧レベルの制御信号により導通が制御されるＭＯＳトランジスタ型のスイッチ１が接続され、高電圧レベル信号線と高電圧電源線ＶｃｃＢとの間に、プルアップ抵抗２が接続される。このレベル変換バススイッチでは、加速回路３が、高電圧レベル信号の立ち上がりをプルアップ抵抗２による立ち上がりよりも速くし、加速期間制御回路４が、加速回路３の作動期間を制御する。 （もっと読む）

【課題】出力バッファーの面積・体積・部品点数の増加を抑制するとともに、ドライブ能力を向上させることが可能な出力バッファー回路を提供する。
【解決手段】第一駆動信号ＬＩＮを伝達する第一入力経路４ａ、第二駆動信号ＲＩＮを伝達する第二入力経路４ｂ、第一入力経路４ａと対応する第一出力バッファー６ａ及び第二入力経路４ｂと対応する第二出力バッファー６ｂを備える出力バッファー回路１において、入力経路切り替え手段８が、ステレオモード及びモノラルモードのうち、モノラルモードでは、第一入力経路４ａと第一出力バッファー６ａ及び第二出力バッファー６ｂとを電気的に接続させ、出力経路切り替え手段１０が、第一出力バッファー６ａ及び第二出力バッファー６ｂと、第一入力経路４ａ及び第一出力バッファー６ａと対応する第一負荷２ａとを、電気的に接続させる。 （もっと読む）

【課題】消費電力を抑えることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供する。
【解決手段】５Ｔｒ１Ｃで構成されるインバータ回路１において、トランジスタＴ２のゲートと高電圧線Ｌ３との間に接続されたトランジスタＴ４，Ｔ５と、トランジスタＴ２のゲートと低電圧線Ｌ１との間に接続されたトランジスタＴ３とのオンオフ動作により、全期間に渡ってトランジスタＴ１，Ｔ２が同時にオンしないようになっている。 （もっと読む）

【課題】出力回路のＳＳＮ（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｎｏｉｓｅ）の振動ノイズの低減を可能とする半導体装置の提供。
【解決手段】第１及び第２の電源線と、前記第１の電源線ＶＤＤＱと前記第２の電源線ＶＳＳＱとの間に配置された出力回路１２と、前記第１の電源線と前記第２の電源線との間に配置されたノイズキャンセル回路１３とを備え、前記ノイズキャンセル回路１３は、前記出力回路の前記出力ノードの論理レベルへの切り替え時に発生する所定の周期で指数関数的に減衰振動する電源ノイズに対して、前記電源に、前記振動から半周期分遅れ、前記振動と逆向きに減衰振動する電源ノイズを発生し、互いに打ち消し合わせる。 （もっと読む）

【課題】 誘導性負荷を駆動する出力バッファ回路の電力損失を低減する。
【解決手段】 誘導性負荷２から出力バッファ回路１００に電流が流入している場合、スルーレート制御部１４０は、出力バッファ回路１００の出力信号ＶＯＵＴの立ち上がり過程において低いスルーレートから高いスルーレートへ変化させる制御を行うとともに、出力信号ＶＯＵＴの立ち下がり過程において高いスルーレートから低いスルーレートに変化させる制御を行う。また、出力バッファ回路１００から誘導性負荷２に電流が流出している場合に、スルーレート制御部１４０は、出力信号ＶＯＵＴの立ち上がり過程において高いスルーレートから低いスルーレートに変化させる制御を行うとともに、出力信号ＶＯＵＴの立ち下がり過程において低いスルーレートから高いスルーレートに変化させる制御を行う。 （もっと読む）

【課題】入力信号の交流成分の歪み等の影響をなるべく受けることなく、本来のデューティー比（目標デューティー比）で出力信号を出力することのできるバッファ回路を提供する。
【解決手段】バッファ回路１０は、デューティー比検出部１６と直流成分生成部１７とから構成される負帰還回路部によって、入力信号増幅部１５の入出力間で出力信号ＳＯのデューティー比に応じた直流成分の信号を帰還させている。つまり、バッファ回路１０は、出力信号ＳＯのデューティー比に応じて、入力信号ＳＩ´の直流成分をさらに小さくしたり、大きくしたりする。これにより、バッファ回路１０は、出力信号ＳＯのデューティー比を目的デューティー比に変更した上で、その出力信号ＳＯを出力することができる。 （もっと読む）

【課題】切り替えスイッチのオンオフに伴うノイズがバイアスラインに重畳するのを防ぐ。
【解決手段】バイアス電流が流れるバイアスラインＶＬと、バイアス電流の量を制御信号ＤＤに基づいて切り替える切り替えスイッチ７０と、制御信号ＤＤが供給される制御ラインとバイアスラインＶＬとの間の寄生容量を介して制御信号ＤＤの変化時に生じるバイアスラインＶＬの電位変動を相殺する相殺回路９１〜９３とを備える。本発明によれば、切り替えスイッチ７０のオンオフに伴ってバイアスラインＶＬに生じるノイズを相殺することが可能となる。 （もっと読む）

【課題】 選択する容量の数に関わらずにそのオン抵抗を一定に保つことができる可変インピーダンス装置及びそれを用いた無線システムを提供する。
【解決手段】 一対の入出力端子１０１、１０２と、一対の入出力端子間に並列に接続された複数の回路ブロックＢＬ１〜ＢＬ４と、を備え、回路ブロックは、一対の入出力端子の一方に一端が接続された容量性回路要素Ｃ１〜Ｃ４と、容量性回路要素の他端と一対の入出力端子の他方との間に互い並列に接続された回路ブロックの数以上の数のスイッチ素子ＳＷ１−１〜ＳＷ４−４を備えるスイッチ回路ＳＷ１〜ＳＷ４と、を備える。 （もっと読む）

【課題】スリープ・モード中に信号を格納するための回路を提供する。
【解決手段】スリープ信号を受け取るスリープ信号入力と、クロック信号を受け取るクロック信号入力と、クロック信号でクロックされる複数のラッチと、クロック信号でクロックされるトライステート素子であって、トライステート素子は１つの入力に、少なくとも１つの格納ラッチが接続され、格納ラッチは複数のラッチの１つであり、トライステート素子は格納ラッチの入力を、予め定められたクロック信号値に応答して選択的に分離するトライステート素子とを含み、回路への電源供給が、スリープ信号に応答して、回路の少なくとも１部の電圧差が低減されて回路の部分の電源が遮断され、格納ラッチに掛かる電圧差が維持され、トライステート素子で受け取られるクロック信号が予め定められた値に保持されて、格納ラッチの入力が分離される。 （もっと読む）

【課題】タイミングマージンの減少を抑制すること。
【解決手段】システム装置２１に形成された制御回路３６は、可変容量３５の容量値を制御し、トレーニング回路４５にタイミングトレーニングを実行させる。トレーニング回路４５は、メモリ１２がデータＤＱに基づく正常なデータを書き込むことができる設定値の最大値と最小値を出力する。制御回路３６は、その最大値及び最小値に基づいてデータＤＱのウインドウ幅を算出し、より大きなウインドウ幅に対応する容量値を可変容量３５に設定する。 （もっと読む）

【課題】信号波形の変異を抑制すること。
【解決手段】第１のトランジスタＴ１は、信号Ｓ３に応答してオンオフし、オンしたトランジスタＴ１は外部端子Ｐ２に接続された伝送路２７をプルダウンする。伝送路２７のレベルは、トランジスタＴ１のゲートと外部端子Ｐ２とをＡＣカップリングするキャパシタＣ１により、キャパシタＣ１の容量値に応じた傾きで立ち下がる。プルダウン回路４４は、外部端子Ｐ２の電位に応じて、トランジスタＴ１のゲート電圧をプルダウンする。 （もっと読む）

【課題】消費電流の増加を抑制しつつ電源投入時にレベルシフタの状態を確定させる技術を提供する。
【解決手段】信号レベル変換部（１１）と、安定化回路（１２）とを具備するレベルシフト回路を構成する。安定化回路（１２）は、第２電源電圧供給ノード（ＮＤ１）と接続ノード（ＮＤ２）との接続を制御する第１スイッチ（Ｐ３）と、接続ノード（ＮＤ２）電圧に応答して接地電圧供給ノード（ＧＮＤ）と出力ノード（ＮＤ３）との接続を制御する第２スイッチ（Ｎ３）とを備えることが好ましい。そして、第１スイッチ（Ｐ３）は、第２電源電圧（ＶＤＤ）が、第１中間電圧を超えないときに、第２電源電圧供給ノード（ＮＤ１）と接続ノード（ＮＤ２）とを接続する。また、第２スイッチ（Ｎ３）は、第２電源電圧供給ノード（ＮＤ１）の電圧に応答して、出力ノード（ＮＤ３）と接地電圧供給ノード（ＧＮＤ）とを接続する。 （もっと読む）

【課題】超低圧ＶDDデジタル回路においては、クロックスキューは厳密な時間収率の劣化を招く大きな原因であるが、コンピュータによる設計の高度な自動化（ＥＤＡ）手段の様々なプロセスが存在する中でのスキュー調和がとれたクロックツリーを実現する。
【解決手段】参照信号およびローカル信号を受信し、それらを比較して位相差を検出するための位相比較器、位相差の値に関連して制御信号のオン／オフを切り替えるための制御回路、およびローカル信号バッファーを有し、前記ローカル信号バッファーはｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有しており、前記制御信号に応じてホットキャリアインジェクションストレスをｎＭＯＳトランジスタまたはｐＭＯＳトランジスタに掛けてｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのしきい値電圧を増加させる。 （もっと読む）

【課題】プリエンファシス回路及びこれを備えた差動電流信号伝送システムを提供する。
【解決手段】本発明はプリエンファシス回路に関し、より詳細にはプリエンファシス回路を動作させるために必要なスイッチングトランジスタの数を減らして寄生抵抗及び寄生キャパシタを減少させ、それぞれのスイッチングトランジスタを制御するそれぞれのプリエンファシス制御信号を供給することによって望まない電流の発生を防止できるプリエンファシス回路及びこれを備えた差動電流信号伝送システムに関する。 （もっと読む）

【課題】送信状態とスタンバイ状態との間の遷移時間の増大を抑制しつつ、電流の変動を低減する。
【解決手段】メインドライバ１は、差動信号ＰＲＥＰ、ＰＲＥＮのレベル変換を行い、バイパス回路２は、メインドライバ１の動作状態とスタンバイ状態との間の遷移時に高電源電位ＶＤＤから低電源電位ＶＳＳに流れる電流Ｉ５の変化量が一定の範囲内に収まるようにメインドライバ１に流れる電流Ｉ５をバイパスさせる。 （もっと読む）

【課題】 不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路を提供する。
【解決手段】 さまざまな実施形態において、複数の不揮発性メモリデバイス、例えばＮＡＮＤフラッシュメモリデバイスが、ファンアウト構造でホストコントローラデバイスに接続され得る。ファンアウト構造によると、各メモリデバイスは読み出し動作および／または書き込み動作を同時に実行できる。各不揮発性メモリデバイスは、高速入力回路および高速出力回路を有し得るので、メモリとの間のデータ転送は、フラッシュメモリ読み書きインターフェースの速度に制限されない。 （もっと読む）

【課題】リーク電流を従来よりも抑えること。
【解決手段】本発明の半導体装置１は、外部から信号を供給可能な入力端子１０と、内部回路３０と、制御部４０と、バッファ回路２０とを具備している。制御部４０は、起動時から所定時間が経過するまでの間にマスク解除信号ＭＡＳＫ“Ｈ”を出力する。バッファ回路２０は、入力端子１０に供給される電圧ＶＤＤ又は電圧ＧＮＤを表す信号をマスク解除信号ＭＡＳＫ“Ｈ”に応じて内部回路３０に出力する。本発明の半導体装置１では、外部から入力端子１０に信号が供給されているときにノイズが発生しても、バッファ回路２０が入力端子１０から内部回路３０への伝送を有効にする時間以外は無効にしている。このため、マスク回路２６によるバッファ回路２０と内部回路３０との切り離しにより、内部回路３０への貫通電流を防止することができる。 （もっと読む）

【課題】回路規模が小さく、出力トランジスタのしきい値電圧がばらついてもノイズを抑えつつターンオフ時間を短縮する。
【解決手段】駆動信号ＳｄがＬの時、トランジスタＴ１がオン、Ｔ２がオフしてＶGS(T3)がほぼ電源電圧Ｖccに等しくなりトランジスタＴ３がオンする。駆動信号ＳｄがＨになるとトランジスタＴ１がオフ、Ｔ２がオンする。トランジスタＴ４がオンするので抵抗Ｒ２がバイパスされ、トランジスタＴ３のゲート電荷はトランジスタＴ４、Ｔ２を通して急速に放電する。ＶGS(T3)がＶth(T4)＋ＶDS(T2)よりも低下すると、トランジスタＴ４はオフとなり、以後はトランジスタＴ３のゲート電荷が抵抗Ｒ２とトランジスタＴ２を通して緩やかに放電する。トランジスタＴ３、Ｔ４のしきい値電圧は一致する傾向があるので、ＶGS(T3)がＶTH(T3)に低下した時点でトランジスタＴ４をオフできる。 （もっと読む）

【課題】 ゲート−ソース逆バイアス駆動の動作原理を定量化し、ＭＯＳＴのしきい電圧と動作電圧の関係を明らかにすることにより、逆バイアス駆動の原理を活用した複数のＭＯＳＴの組み合わせを用いて、動作電圧１Ｖ以下の高速低電圧動作を可能にする。
【解決手段】 低ＶｔのＭＯＳＴを含む回路のリーク電流を、ＭＯＳＴのゲート（Ｇ）とソース（Ｓ）を逆バイアスする各種の駆動方式によって低減する。低ＶｔのＭＯＳＴに各種のＧ−Ｓ逆バイアスを加えることにより、リーク電流の少ない１Ｖ以下の高速低電圧ＣＭＯＳ論理回路、あるいはメモリ回路が実現される。 （もっと読む）