インダクタ、共振回路、半導体集積回路、発振器、通信装置

【課題】インダクタを大型化することなくそのＱ値を高める。
【解決手段】積層された複数の絶縁層における所定の層上にコイルパターンが形成されたインダクタであって、少なくとも２つの絶縁層上にコイルパターンが形成されるとともに各コイルパターン同士が電気的に接続されている。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造プロセスを用いて構成したスパイラルインダクタおよびこれを用いた共振器および発振器（例えば、電圧制御発振回路）並びに通信装置（例えば、各種無線機、高周波送受信器）等に関する。
【背景技術】
【０００２】
例えば、衛星放送用のチューナやケーブルテレビ用のチューナには、局部発振源として電圧制御発振回路が用いられている。電圧制御発振回路は、可変容量素子を有する共振回路と、能動素子を有する負性抵抗回路部とを備え、可変容量素子へ供給される制御電圧に応じて所定の周波数（共振周波数）信号を発振する。
【０００３】
このような電圧制御発振回路の性能を表す指標の１つに、位相ノイズ（出力周波数近傍で発生する不要なエネルギー）がある。この位相ノイズは共振回路のＱ値に影響される。すなわち、共振回路のＱ値が高いほど信号と雑音との間にレベル差をつけることができ、位相ノイズを低減させることができる。
【０００４】
この共振回路に用いられる多層配線型のインダクタの従来例を図１８および図１９に示す。図１８は、この従来のインダクタの上面図であり、図１９は、図１８に示したインダクタのＡ−Ａ’断面図である。
【０００５】
図１８および図１９に示されるように、インダクタ１２１は、半導体基板１０６およびこの半導体基板１０６上に形成されたＳｉＯ_２膜（図示せず）と、複数の絶縁層１０８と、直線状の配線１０３と、スパイラル状の配線１０２と、スルーホール１１５とを備える。
【０００６】
複数の絶縁層１０８は、半導体基板１０６上にＳｉＯ_２膜を介して積層されている。スパイラル状の配線１０２は、複数の絶縁層１０８の最上層に位置する絶縁層１１６上に形成されている。直線状の配線１０３は、最上層絶縁層１１６とは別の絶縁層（ここでは、最上層から２層目の層間絶縁層）１１７上に形成されている。スルーホール１１５は、配線１０２および配線１０３を電気的に接続している。
【０００７】
また、図１８に示されるように、スパイラル状の配線１０２の端部には、インダクタ１２１の一方の端子１１４が設けられ、外部の回路（図示せず）の端子等と接続されている。さらに、直線状の配線１０３の端部には、インダクタ１２１の他方の端子１１３が設けられ、外部の回路（図示せず）の端子等と接続されている。
【０００８】
このスパイラル状の配線１０２には、その配線に直列の関係となる抵抗（配線抵抗）が発生し、これがインダクタ１２１のＱ値ひいてはインダクタを用いた共振回路のＱ値を低下させる大きな原因となる。このように共振回路のＱ値を低下すると、これに伴って位相ノイズが増大する。
【特許文献１】特開２００３−６８８６２公報（公開日：平成１５年３月７日）
【特許文献１】特開平８−９７３７７公報（公開日：平成８年１１月１２日）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ここで、このスパイラル状の配線の配線幅を広げて問題となる抵抗を低減させる構成もあるが、この構成ではインダクタひいては回路面積が増大するという問題がある。
【００１０】
また、最上層の絶縁層に厚みの大きなスパイラル状の配線を形成して問題となる抵抗を抑える構成もあるが、この構成ではインダクタ専用の特殊な厚い絶縁層を最上層に形成しなければならないという問題がある。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、その目的は、インダクタを大型化することなくそのＱ値を高めることにある。
【課題を解決するための手段】
【００１２】
本発明のインダクタは、上記課題を解決するために、積層された複数の絶縁層における所定の層上にコイルパターンが形成されたインダクタにおいて、少なくとも２つの絶縁層上にコイルパターンが形成されるとともに各コイルパターン同士が電気的に接続されていることを特徴としている。
【００１３】
まず、コイルパターンとは、絶縁層上に形成される、例えば、渦巻き（スパイラル）形状の配線パターンである。
【００１４】
上記構成によれば、各コイルパターンを電気的に接続し、多層化することで、各コイルパターンに直列に付加される抵抗を並列に接続するような形にすることができる。これにより、インダクタ全体としての直列抵抗値を下げることができる。
【００１５】
ここで、直列共振時のインダクタのＱ値（コイルの良さ＝損失抵抗の少なさを示す値）は、自己インダクタンスをＬ、その直列抵抗値をＲｌとすれば、Ｑ＝ωＬ／Ｒｌで表される。したがって、直列抵抗値Ｒｌを小さくすることでインダクタ単体のＱ値を高めることができる。また、上記構成では各コイルパターンを多層化するため、配線幅を広くするといった従来の手法と異なり、回路面積を増加させることもない。これにより、インダクタを大型化することなくそのＱ値を高めることができる。例えば、本インダクタを共振回路に用いた場合には、そのＱ値（共振回路の振動特性、振動の鋭さを示す値）を改善することができ、ひいてはその位相ノイズを低減させることができる。
【００１６】
また、上記構成においては、各コイルパターンを複数の接続用ビアホールによって電気的に接続することが好ましい。このように、各コイルパターンを複数の接続用ビアホール（コイルパターン全体に多数設けることが好ましい）にて接続することで、直列抵抗値Ｒｌをより小さくすることができ、インダクタ単体のＱ値を一層高めることができる。
【００１７】
また、上記構成においては、上記コイルパターンの周囲を取り囲むように複数のシールド用ビアホールが形成されていることが好ましい。こうすれば、他の回路等から侵入するノイズを低減させることができる。特に、同一基板にインダクタを含む高周波回路とロジック回路等とが形成されたモノリシック集積回路においては、ロジック回路からのデジタルノイズ等が基板を通じてインダクタに侵入することを防止でき、有効である。
【００１８】
また、上記構成においては、上記シール用ビアホールがコイルパターンの周囲に複数段となるように形成されるとともに、隣接する各段のシール用ビアホールが入れ子状に配置されていることが好ましい。
【００１９】
コイルパターンの周囲に１周（１段）だけビアホールを形成すると、各ビアホール間にある程度の隙間ができる。ビアホールを形成する上での制約（距離制約）があるからである。ここで、ビアホールを複数段となるように形成し、隣接する各段のシール用ビアホールが入れ子状に配置すれば、一段だけの場合の各ビアホール間の隙間を埋めることができる。これにより、他の回路等から侵入するノイズをより一層低減させることができる。
【００２０】
また、本発明の共振回路は、上記のインダクタと、該インダクタと並列に配された可変容量素子とを備えることを特徴としている。
【００２１】
このように、本来容量可変素子が並列に設けられる共振回路に本インダクタを用いた場合、コイルパターンの多層化による寄生容量増加の影響が小さくなり、コイルパターンの多層化による配線抵抗低減効果の方が大きくなる。この結果、高Ｑ値の共振回路を実現することができる。
【００２２】
上記共振回路においては、インダクタの最下層に位置する絶縁層の下層に、ベタ状のＧＮＤパターンが設けられていることが好ましい。ベタ状のＧＮＤパターンとは、例えば、半導体基板面に均一に形成されたメタル膜である。
【００２３】
こうすれば、基板抵抗をほぼ０にすることができ、共振器全体としてのＱ値を大幅に向上させることができる。
【００２４】
また、本発明の半導体集積回路は上記共振回路を備えることを特徴としている。本半導体集積回路の一例としては、例えば、シリコン基板上にシリコンプロセス等を用いて、上記共振回路を含む高周波回路とロジック回路とを混載させたモノリシック集積回路を挙げることができる。
【００２５】
また、本発明の発振器は、上記共振回路を備えることを特徴としている。この発振器の一例として、電圧制御発振器（ＶＣＯ）を挙げることができる。
【００２６】
また、本発明の通信装置は、上記発振回路を備えることを特徴としている。この通信装置の一例として、高周波送受信器を挙げることができる。
【発明の効果】
【００２７】
以上のように、本発明のインダクタによれば、インダクタ全体としての直列抵抗値を下げることができる。そして、この直列抵抗値を小さくすることでインダクタ単体のＱ値を高めることができる。また、本構成では各コイルパターンを多層化するため、回路面積を増加させることもない。これにより、インダクタを大型化することなくそのＱ値を高めることができる。
【００２８】
また、本来容量可変素子が並列に設けられる共振器に本インダクタを用いた場合、コイルパターンの多層化による寄生容量増加の影響が小さくなり、コイルパターンの多層化による配線抵抗低減効果の方が大きくなる。この結果、高Ｑ値かつ低位相ノイズの共振回路を実現することができる。
【発明を実施するための最良の形態】
【００２９】
本発明の実施の一形態を、図１〜図１７を用いて説明すれば以下のとおりである。図１は本発明のインダクタの構成を示す断面斜視図であり、図２（ａ）・（ｂ）は、図１に示されるインダクタにおける各メタル配線のパターンを示す平面図である。
【００３０】
図１に示されるように、本インダクタ１は、第１〜４絶縁層１１〜１４と、第１〜４メタル配線２１〜２４と、第１〜３ビアホール３１〜３３とを備える。
【００３１】
ここで、第１絶縁層１１〜第４絶縁層１４は、図示しない半導体基板上にこの順に積層されている。そして、第１絶縁層１１の上面（半導体基板の反対側の面）には第１メタル配線２１が形成され、第２絶縁層１２の上面には第２メタル配線２２が形成され、第３絶縁層１３の上面には第３メタル配線２３が形成され、第２絶縁層１４の上面には第２メタル配線２４が形成されている。また、第１メタル配線２１と第２メタル配線２２との間はビアホール３１によって電気的に接続され、第１メタル配線２２と第２メタル配線２３との間はビアホール３２によって電気的に接続され、第１メタル配線２３と第２メタル配線２４との間はビアホール３３によって電気的に接続されている。
【００３２】
図２（ｂ）に示されるように、第１メタル配線２１は渦巻き形状にパターンされ、その外周は略正方形形状である。また、渦巻きの中心部（巻き終わり部）と巻き始め部は、それぞれ引き出し線７ａ・７ｂに接続されている。この巻き終わり部からにつながる引き出し線７ａは各巻き線に略直交する方向に引き出されており、各巻き線は、この引き出し線部７ａと接触しないように、一部（引き出し線部７ａが存在する部分）がとぎれた形状となっている。
【００３３】
図２（ａ）に示されるように、第２メタル配線２２〜第４メタル配線２４は、同一形状であり、各メタル配線は、外周が略正方形形状となるように、渦巻き形状にパターンされている。
【００３４】
各第メタル配線２１〜２４は、その配線上に設けられた複数のビアホール３１〜３３によって互いに接続される。例えば、第１メタル配線２１（最下層）においては、その渦巻き配線上に一定の間隔をおいてビアホール３１が形成されている。なお、引き出し線部７ａ・７ｂ上にはビアホールが形成されていない。また、例えば、第４メタル配線２４（最下層）においては、その渦巻き配線上に一定の間隔をおいてビアホール３３が形成されている。
【００３５】
ここで、第１メタル配線２１において、引き出し線部７ａ・７ｂ上およびその周囲にはビアホールが形成されていない。したがって、第２メタル配線２２〜第４メタル配線２４における、引き出し線部７ａの上部にあたる部分にもビアホールが形成されておらず、その周辺部分に形成されたビアホール（図中、黒のマーク）は第２メタル配線２２〜第４メタル配線２４だけを接続する。なお、第２メタル配線２２〜第４メタル配線２４における、この周辺部分以外に形成されるビアホール（図中、白のマーク）は、各第メタル配線２１〜２４を電気的に接続している。
【００３６】
ここで、本インダクタ１は、渦巻き形状の配線パターンを有する各メタル配線２１〜２４（コイルパターン）が、その配線上に設けられた多数のビアホール（接続用ビアホール）３１〜３３によって互いに接続された構成をとる。この構成を模式的に回路図に示してみると図３になる。すなわち、各メタル配線が１つのコイルＬおよびこれに直列接続された１つの抵抗Ｒｓに対応（例えば、図中、丸で囲んだ部分は、第１メタル配線２１に対応）し、この直列接続されたコイルおよび抵抗が、４個並列接続された構成である。
【００３７】
このように、各メタル配線をビアホールにて接続し、多層化をすることで、各メタル配線に直列に付加される抵抗を並列に接続するような形にすることができ、インダクタ全体としての直列抵抗値を下げることができる。直列共振時のインダクタ１のＱ値は、自己インダクタンスをＬ、その直列抵抗値をＲｌとして、Ｑ＝ωＬ／Ｒｌで表される。したがって、直列抵抗値Ｒｌを小さくすることでインダクタ単体のＱ値を高めることができる。
【００３８】
このインダクタ１では、半導体基板上に第１絶縁層１１が形成され、この第１絶縁層１１の面上に第１メタル配線２１が形成されているが、図４に示すインダクタ１０ように、半導体基板と第１絶縁層１１との間（最下層に位置する絶縁層の下層、半導体基板面）にベタ状のＧＮＤパターンを形成することが好ましい。なお、図４における、各絶縁層、各メタル配線、および各ビアホールの構成およびこれらの配置・接続関係は、上記した図１の構成と同様である。
【００３９】
このインダクタ１０がもたらす有利な効果を以下に説明する。
【００４０】
例えば、渦巻き形状の各メタル配線をＬ、各メタル配線に発生する抵抗をＲｓ、各メタル配線および半導体基板間に発生する寄生容量をＣｏｘ１・Ｃｏｘ２、ＧＮＤに対する半導体基板の抵抗（基板抵抗）をＲｓｕｂ、ＧＮＤおよび半導体基板間に発生する寄生容量をＣｓｕｂとし、各メタル配線をπ型インダクタモデルで示すと、図５のようになる。すなわち、コイルＬおよび抵抗Ｒｌが直列に接続されており、その両端をＰ１・Ｐ２（コイルＬおよび抵抗ＲｓがＰ１・Ｐ２間に直列に接続されている）として、Ｐ１と容量Ｃｏｘ１の一方の電極が接続されるとともに該容量Ｃｏｘ１の他方の電極とＧＮＤパターンとの間にＲｓｕｂおよびＣｓｕｂが並列に接続され、かつ、Ｐ２と容量Ｃｏｘ２の一方の電極が接続されるとともに該容量Ｃｏｘ２の他方の電極とＧＮＤパターンとの間にもＲｓｕｂおよびＣｓｕｂが並列に接続されている。
【００４１】
ここで、Ｃｓｕｂは通常無視できること、およびＲｓｕｂ同士がＧＮＤを介して繋がっていること、およびメタル配線が多層化されていることを考慮すれば、上記のモデルに基づいて、本インダクタ１０は、図６に示す回路で説明できる。すなわち、コイルＬおよび抵抗Ｒｌが直列に接続されるとともに容量Ｃおよび抵抗Ｒｃが直列接続され、かつ、この直列接続されたコイルＬおよび抵抗Ｒｌと、直列接続された容量Ｃおよび抵抗Ｒｃとが並列に接続されている。なお、図６におけるＲｃは図５における基板抵抗Ｒｓｕｂに対応し、図６におけるＣは図５における寄生容量Ｃｏｘ１・２に対応する。また、抵抗Ｒｌは、メタル配線全体（第１〜４メタル配線２１〜２４）に発生する抵抗である。
【００４２】
共振回路を構成するために、図６で説明されるインダクタを、可変容量素子Ｃｖに並列接続した構成が図７である。すなわち、直列接続されたコイルＬおよび抵抗Ｒｌと、直列接続された容量Ｃおよび抵抗Ｒｃと、可変容量素子Ｃｖとを並列に接続した構成である。そして、この図７の構成の等価回路を、図８に示す。図８では、コイルＬおよび抵抗Ｒｌが直列に接続されるとともに容量Ｃ’および抵抗Ｒｃ’が直列接続され、かつ、この直列接続されたコイルＬおよび抵抗Ｒｌと、直列接続された容量Ｃ’および抵抗Ｒｃ’とが並列に接続されている。
【００４３】
以下に、この図６〜図８に示す回路について説明する。
【００４４】
まず、図７の回路における、直列接続された容量Ｃおよび抵抗Ｒｃと可変容量素子Ｃｖとが並列に接続された部分のアドミタンスＹは以下のように表せる。
【００４５】
【数１】

【００４６】
ただし、容量Ｃの容量値をＣ、抵抗Ｒｃの抵抗値をＲｃ、可変容量素子Ｃｖの容量をＣｖとしている。
【００４７】
また、図８の回路における容量Ｃ’および抵抗Ｒｃ’が直列接続された部分のインピーダンスＺは以下のように表せる。
【００４８】
【数２】

【００４９】
ただし、容量Ｃ’の容量値をＣ’、抵抗Ｒｃ’の抵抗値をＲｃ’としている。
【００５０】
（１）・（２）式の対応から、Ｒｃ’およびＣ’は以下のように表せる。
【００５１】
【数３】

【００５２】
【数４】

【００５３】
ただし、コイルＬの自己インダクタンスをＬとしている。
【００５４】
上記のＲｃ’の式に関して、希望周波数＝１．００Ｇ［Ｈｚ］、Ｌ＝４．００ｎ［Ｈ］、多層化による寄生容量Ｃ＝６００ｆ［Ｆ］、Ｒｌ＝２．００［Ω］、Ｃｖ=５．９６ｐ［Ｆ］を代入すると、Ｒｃに対するＲｃ’の関係は図９に示すグラフになる。なお、Ｒｃを１．００×１０^−５〜１．００×１０^９［Ω］とする。
【００５５】
図９に示されるように、Ｒｃを１［Ω］以下にすれば、Ｒ’ｃをほぼ０［Ω］にすることができる。なお、Ｒｃ’の変動は０〜１．２０［Ω］であり、Ｒｃが数百Ωの抵抗値を有するときにＲｃ’はピーク値（約１．２２［Ω］）をとる。
【００５６】
同様に、上記のＣ’の式に関して、希望周波数＝１．００Ｇ［Ｈｚ］、Ｌ＝４．００ｎ［Ｈ］、Ｃ＝６００ｆ［Ｆ］、Ｒｌ＝２．００［Ω］、Ｃｖ=５．９６ｐ［Ｆ］を代入すると、Ｒｃに対するＣ’の関係は図１０に示すグラフになる。なお、Ｒｃを１．００×１０^−５〜１．００×１０^９［Ω］とする。
【００５７】
図１０に示されるように、Ｃ’の変動は５．９５〜６．５５ｐ［Ｆ］であり、Ｒｃが数十Ω以下ではほぼ一定の約６．５５ｐ［Ｆ］であり、数百Ω近辺で急激に減少し、Ｒｃが千Ω以下ではほぼ一定の約５．９５ｐ［Ｆ］となる。
【００５８】
また、共振器のＱ値は、以下のように表せる。
【００５９】
【数５】

【００６０】
よって、希望周波数＝１．００Ｇ［Ｈｚ］、Ｌ＝４．００ｎ［Ｈ］、Ｃ＝６００ｆ［Ｆ］、Ｒｌ＝２．００［Ω］、Ｃｖ=５．９６ｐ［Ｆ］としたときの、Ｒｃ’に対する図８の回路におけるＱ値の関係は図１１に示すグラフになる。なお、Ｒｃ’を１．００×１０^−５〜１．００×１０^２［Ω］とする。
【００６１】
図１１に示されるように、Ｒｃ’を小さくすれば（０に近づければ）、Ｑ値を１２．３程度まで高めることができる。このＲｃ’は上記のように、（ＧＮＤに対する半導体基板の抵抗Ｒｓｕｂに対応する）Ｒｃを１．００［Ω］以下にすれば、ほぼ０［Ω］にすることができる。一方、Ｒｃ’が１．２［Ω］（Ｒｃにして数百［Ω］）程度まで大きくなると、Ｑ値は８．０程度にまで低下する。
【００６２】
インダクタ１０では、半導体基板と第１絶縁層１１との間（最下層に位置する絶縁層の下層、半導体基板面）にベタ状のＧＮＤパターンが形成されているため、Ｒｃをほぼ０［Ω］にすることができる。
【００６３】
このように、インダクタ１０を共振回路に用いれば、インダクタ１に比較してそのＱ値を高めることができる。
【００６４】
ここで、共振回路に、インダクタ１０を用いた場合1)、インダクタ１を用いた場合2)、および従来のインダクタを用いた場合3)の比較を図１２に示す。従来のインダクタの構成は上記特許文献１記載の構成（図１・２参照）とする。
【００６５】
従来の構成では、希望周波数＝１．００Ｇ［Ｈｚ］、Ｌ＝４．００ｎ［Ｈ］、Ｃ＝３００ｆ［Ｆ］、Ｒｌ＝４．００［Ω］、可変容量素子の容量値Ｃｖ=６．３３ｐ［Ｆ］、Ｒｃ＝３００［Ω］、Ｒｃ’＝０．４７５［Ω］（式３参照）、Ｃ’=６．３３ｐ［Ｆ］（式４参照）である。この従来の場合では、複数メタル配線の積層をとらないため、メタル配線の寄生容量に由来するＣは本願に係る1)や2)の場合と比較して小さく、反面、メタル配線全体の抵抗Ｒｌは1)や2)の場合と比較して大きい。このとき、共振回路のＱ値は５．４６程度である。
【００６６】
本願の2)の構成では、希望周波数＝１．００Ｇ［Ｈｚ］、Ｌ＝４．００ｎ［Ｈ］、Ｃ＝６００ｆ［Ｆ］、Ｒｌ＝２．００［Ω］、可変容量素子の容量値Ｃｖ=６．２８ｐ［Ｆ］、Ｒｃ＝３００［Ω］、Ｒｃ’＝１．１［Ω］（式３参照）、Ｃ’=６．５６ｐ［Ｆ］（式４参照）である。
【００６７】
この2)の場合には、複数メタル配線の積層をとるため、メタル配線の寄生容量に由来するＣは従来の場合と比較して大きく（従来の２倍）、反面、メタル配線全体の抵抗Ｒｌは従来の場合と比較して小さい（従来の１／２）。また、1)の場合とは異なり、細長い裂け目のような切り口を設けたＧＮＤパターン（図１７参照）を形成しているため、Ｒｃの値は1)の場合と比較して大きい（1)の場合の３００００倍）。なお、寄生容量が付加される分、Ｃｖは従来の場合に比較して小さく設定する。
【００６８】
このとき、共振回路のＱ値は７．９６程度であり、従来の場合と比較して、１．４５倍程度の向上が見込まれる。位相雑音特性（ｐｈａｓｅｎｏｉｓｅ）は、通常、以下のリーソンの式(Ｌｅｅｓｏｎ’ｓｅｑｕａｔｉｏｎ)から導かれる。
【００６９】
【数６】

【００７０】
上式よりＱ値は位相ノイズに対して（１／Ｑ）^２で効くと考えられる。よって、雑音電力向上は−１０ｌｏｇ(2)の場合のＱ値／従来のＱ値)^２となり、位相雑音としては約３．２ｄＢ程度の向上が見込まれる。
【００７１】
本願の1)の構成では、希望周波数＝１．００Ｇ［Ｈｚ］、Ｌ＝４．００ｎ［Ｈ］、Ｃ＝６００ｆ［Ｆ］、Ｒｌ＝２．００［Ω］、可変容量素子の容量値Ｃｖ=５．９６ｐ［Ｆ］、Ｒｃ＝１．００×１０^−２［Ω］、Ｒｃ’＝８．３６×１０^−５［Ω］（式３参照）、Ｃ’=６．５６ｐ［Ｆ］（式４参照）である。この2)の場合には、複数メタル配線の積層をとるため、メタル配線の寄生容量に由来するＣは従来の場合と比較して大きく（従来の２倍）、反面、メタル配線全体の抵抗Ｒｌは従来の場合と比較して小さい（従来の１／２）。また、2)の場合とは異なり、ベタ状のＧＮＤパターンを形成しているため、Ｒｃの値は2)の場合と比較して小さい（2)の場合の１／３００００倍）。なお、寄生容量が付加される分、Ｃｖは従来の場合に比較して小さく設定する。
【００７２】
このとき、共振回路のＱ値は１２．３程度であり、従来の場合と比較して、２．２５倍程度の向上が見込まれる。また、（５）式から、雑音電力向上は−１０ｌｏｇ(2)の場合のＱ値／従来のＱ値)^２となり、位相雑音としては約７ｄＢ程度の向上が見込まれる。
【００７３】
以上から、インダクタ１およびインダクタ１０の構成によれば、従来の構成に比較してメタル配線および半導体基板間の寄生容量が増えるものの、メタル配線の積層構造、これに加えてのベタ状のＧＮＤパターンの形成によって、共振器のＱ値を高め、その位相ノイズを低減させることができる。
【００７４】
なお、上記従来技術で示したような構成では、ＧＮＤパターンを磁界方向に直交する切込みを入れることでＲｃを大きくし、かつ半導体基板・メタル配線間の寄生容量Ｃを小さくするのが一般的である。というのも、コイルＬ単体としてのＱ値を上げるには、図６における基板容量（酸化膜容量）Ｃおよび基板抵抗Ｒｃの直列接続部分のインピーダンスＺ（Ｚ＝１／ｊωＣ＋Ｒｃ）を大きくし、ＣやＲｃを見えにくくするのが有効だからである。これに対し、本インダクタ１やインダクタ１０では、Ｒｃを小さくし、インダクタ自体の寄生容量Ｃも増加する。すなわち、インダクタ１では、寄生容量Ｃは増加するものの、メタル配線の抵抗を大幅に下げることで、これらのインダクタを用いた共振器のＱ値を高めている。さらに、インダクタ１０では、ベタ状のＧＮＤパターンを形成してＲｃを下げ、共振器のＱ値を一層高めている。本来バリアブルコンデンサ等の容量可変素子が並列に設けられる共振器（例えば、電圧制御発振器等に用いられる、図１６参照）に本インダクタを用いた場合、メタル配線の多層化による寄生容量増加の影響が小さくなり、メタル配線の多層化による配線抵抗（Ｒｌ）低減効果の方が大きくなる。加えて、ベタ状のＧＮＤパターンを形成し、Ｒｃを低減させることで共振器全体としてのＱ値を大幅に向上させることができる。
【００７５】
ところで、共振回路を含む発振器（例えば、ＶＣＯ）が形成されるような高周波集積回路（ＲＦ回路）には電子移動度の高く、高周波特性の良好なガリウム砒素等の化合物半導体が使用されることが多かった。つまり、シリコンプロセス等を用いたロジック回路と高周波集積回路とは異なる半導体装置内に形成され、高周波集積回路とロジック回路とが、同一の半導体装置内に混載されることは少なかった。
【００７６】
しかし近年では技術の進歩に伴いシリコンプロセス等での微細化、高周波特性の良好なトランジスタの形成が可能となり、高周波集積回路をシリコン基板上等に形成できるようになった。このように、同一基板（例えば、シリコン基板）上にシリコンプロセス等を用いたロジック回路と高周波回路とを混載することが可能となったことで、このロジック回路が発生する雑音が基板を通じて（高周波回路中の）発振器内のインダクタに混入し、高周波特性を劣化させるおそれが高くなっている。
【００７７】
このような視点から、インダクタ１やインダクタ１０をシールド構造にすることも可能である。これを図１３に示す。同図に示されるインダクタ２０は、第１〜４メタル配線２１〜２４の周囲に、多数のビアホール２５（シールド用ビアホール）が形成されている構成である。
【００７８】
半導体レイアウトプロセスの制約上、ビアホールとビアホールとの間には、一定の間隔を取らなければならない。よって、各メタル配線の周りに単純にビアホールを並べただけであれば、この間隔（プロセス上の制約間隔）分の隙間ができてしまうことになる。図１４（ｂ）は、各メタル配線の周りにビアホール１段だけ並べただけの場合である。この場合、ビアホールを設けない場合よりはノイズシールド効果が認められものの、メタル配線の積層方向に直交する（絶縁層の面方向）方向から見れば、図１５（ｂ）に示すように、プロセス上の制約間隔分だけ隙間があくことになる。とすれば、特に、デジタル・アナログ混載の半導体集積回路ではその隙間からデジタル回路からの雑音が伝播するおそれが高い。
【００７９】
そこで、本インダクタ２０では、各メタル配線２１〜２４の周囲に、複数段構成となるようにビアホールを形成し、かつ、図１４（ａ）に示すように、例えば、１段目と２段目および２段目と３段目を入れ子状に配している。すなわち、１段目の各ビアホールは、プロセス上の制約間隔だけ互いに離隔して形成されている。そして、２段目の各ビアホールは、１段目の各ビアホール間の隙間を通る行上に位置するように（１段目の隙間を埋めるように）形成されている。
【００８０】
これにより、メタル配線の積層方向に直交する（絶縁層の面方向）方向から見れば、図１５（ａ）に示すように、その周囲がビアホールでほぼ隙間なく埋められている構成にすることができる。これにより、デジタル回路等からのノイズが本インダクタ２０に混入しにくくすることができる。
【００８１】
本インダクタ（１・１０・２０）は、バラクタ等の可変容量素子とともに、図１６に示すような電圧制御発振器（ＶＣＯ）に用いられる。このＶＣＯは、受動部と能動部とを備えている。受動部（共振回路）は、一般に、コイル（インダクタ）Ｌと可変容量素子Ｃｖとが並列接続された構成である。ただし、インダクタの配線抵抗や寄生容量を考慮すれば、上記した図７のような等価回路となる。また、受動部に並列に接続される能動部では、２つのトランジスタが交差接続される（互いのエミッタ端子同士が接続され、互いのベース端子およびコレクタ端子が接続される）とともに、各トランジスタの共通エミッタ端子が定電流源に接続されており、負性抵抗回路が構成されている。
【００８２】
また、本発明は、半導体プロセスにおいて、複数の絶縁層と、複数の絶縁層により電気的に絶縁された複数のメタル層と、複数のメタル層を電気的に接続するビアホールと、を用いて形成されるインダクタ素子と、容量を可変できる可変容量素子を備えた共振器に用いるインダクタ構造であって、インダクタ素子は、少なくとも１つのメタル層は、インダクタ素子の端子引き出しのためのもので、少なくとも２つのメタル層は、インダクタを形成するために同一のパターンであって、各メタル層間はビアホールを介して接続を行い、多層化をすることにより、インダクタに付加される浮遊容量は増加しても、各層毎のインダクタに付加される直列抵抗値を下げることが可能になり、共振器のＱ値を高めることを特徴としたインダクタ構造と表現することも可能である。
【産業上の利用可能性】
【００８３】
本発明に係るインダクタ、共振回路および発振回路は、衛星放送用チューナ、ケーブルテレビ用チューナ、地上波用チューナ、無線ＬＡＮ機器、移動体通信機器等の高周波送受信器等に広く適用可能である。
【図面の簡単な説明】
【００８４】
【図１】本発明に係るインダクタの断面構成を示す斜視図である。
【図２】（ａ）は図１に示すインダクタの上層部（最下層以外）のメタル配線を示す平面図であり、（ｂ）は図１に示すインダクタの最下層のメタル配線を示す平面図である。
【図３】積層化されたメタル配線を模式的に表す回路図である。
【図４】図１に示すインダクタの変形例を示す上面図である。
【図５】本インダクタをπ型インダクタモデルで示したときの回路図である。
【図６】図５のπ型インダクタモデルを計算のために簡易化した回路図である。
【図７】本発明に係る共振回路の計算に用いる回路図である。
【図８】図７に示す回路の等価回路である。
【図９】図８の回路におけるＲ’の図７の回路におけるＲｃ依存特性を示すグラフである。
【図１０】図８の回路におけるＣ’の図７の回路におけるＲｃ依存特性を示すグラフである。
【図１１】図８の回路におけるＱ値の図８の回路におけるＲｃ’依存特性を示すグラフである。
【図１２】本発明係る各構成と従来構成との比較結果を示す表である。
【図１３】図１に示すインダクタの変形例を示す上面図である。
【図１４】（ａ）はビアホールの入れ子の構成を示す上面模式図、（ｂ）は（ａ）との対比構成を示す模式図である。
【図１５】（ａ）はビアホールの入れ子の構成を示す側面模式図、（ｂ）は（ａ）との対比構成を示す模式図である。
【図１６】本インダクタを用いた電圧制御発振器の回路図である。
【図１７】従来のＧＮＤパターンを示す平面図である。
【図１８】従来のインダクタの構成を示す上面図である。
【図１９】従来のインダクタの構成を示す断面図である。
【符号の説明】
【００８５】
１・１０・２０インダクタ
１１〜１４メタル配線（コイルパターン）
２１〜２４絶縁層
２５ビアホール（シール用ビアホール）
３１〜３４ビアホール（接続用ビアホール）

【特許請求の範囲】
【請求項１】
積層された複数の絶縁層における所定の層上にコイルパターンが形成されたインダクタであって、
少なくとも２つの絶縁層上にコイルパターンが形成されるとともに各コイルパターン同士が電気的に接続されていることを特徴とするインダクタ。
【請求項２】
各コイルパターン同士が複数の接続用ビアホールによって電気的に接続されていることを特徴とする請求項１記載のインダクタ。
【請求項３】
上記コイルパターンの周囲を取り囲むように複数のシールド用ビアホールが形成されていることを特徴とする請求項１に記載のインダクタ。
【請求項４】
上記シールド用ビアホールがコイルパターンの周囲に複数段となるように形成されるとともに、隣接する各段のシールド用ビアホールが入れ子状に配されていることを特徴とする請求項３に記載のインダクタ。
【請求項５】
請求項１〜４記載のいずれか１項に記載のインダクタと、該インダクタと並列に配された可変容量素子とを備えることを特徴とする共振回路。
【請求項６】
上記インダクタの最下層に位置する絶縁層の下層に、ベタ状のＧＮＤパターンが設けられていることを特徴とする請求項５記載の共振回路。
【請求項７】
請求項５記載の共振回路を備えることを特徴とする半導体集積回路。
【請求項８】
請求項５記載の共振回路を備えることを特徴とする発振器。
【請求項９】
請求項８記載の発振器を備えることを特徴とする通信装置。

【図１】