半導体装置および半導体装置の製造方法
【課題】ソース領域に３Ｃ−ＳｉＣ構造のＳｉＣを用いて低い寄生抵抗を実現し、高い性能を備える半導体装置を提供する。
【解決手段】実施の形態の半導体装置は、第１のｎ型炭化珪素層と、第１のｎ型炭化珪素層よりもｎ型不物濃度の低い第２のｎ型炭化珪素層を有する半導体基板と、第２のｎ型炭化珪素層に形成される第１のｐ型不純物領域と、第２のｎ型炭化珪素層に形成される４Ｈ−ＳｉＣ構造の第１のｎ型不純物領域と、第２のｎ型炭化珪素層に形成され、第１のｎ型不純物領域よりも深さの浅い３Ｃ−ＳｉＣ構造の第２のｎ型不純物領域と、第２のｎ型炭化珪素層、第１のｐ型不純物領域、第１のｎ型不純物領域の表面にまたがるゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、第１のｎ型不純物領域上に形成され、底面部と側面部を備え、少なくとも側面部で第１のｎ型不純物領域との間に第２のｎ型不純物領域を挟む金属シリサイド層と、を備える。
【解決手段】実施の形態の半導体装置は、第１のｎ型炭化珪素層と、第１のｎ型炭化珪素層よりもｎ型不物濃度の低い第２のｎ型炭化珪素層を有する半導体基板と、第２のｎ型炭化珪素層に形成される第１のｐ型不純物領域と、第２のｎ型炭化珪素層に形成される４Ｈ−ＳｉＣ構造の第１のｎ型不純物領域と、第２のｎ型炭化珪素層に形成され、第１のｎ型不純物領域よりも深さの浅い３Ｃ−ＳｉＣ構造の第２のｎ型不純物領域と、第２のｎ型炭化珪素層、第１のｐ型不純物領域、第１のｎ型不純物領域の表面にまたがるゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、第１のｎ型不純物領域上に形成され、底面部と側面部を備え、少なくとも側面部で第１のｎ型不純物領域との間に第２のｎ型不純物領域を挟む金属シリサイド層と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
次世代以降のパワー半導体デバイス材料として、炭化珪素（以下、ＳｉＣとも表記）が注目されている。ＳｉＣは、シリコン（以下、Ｓｉとも表記）に比較して、約１０倍の破壊電界強度、および約３倍の熱伝導率を併せて備えており、Ｓｉパワーデバイスでは実現不可能な、低損失かつ高温動作可能なパワー半導体デバイスを実現することを可能にする。
【０００３】
例えば、高耐圧パワーＭＯＳＦＥＴは、低オン抵抗および高耐圧であり、しかも高速スイッチングを実現できる。このため、スイッチング電源等のパワー回路のスイッチング素子として広く用いられている。高耐圧パワーＭＯＳＦＥＴの素子構造は、基板表面にソース電極、ゲート電極およびウェル電極を形成し、基板裏面にドレイン電極を形成する縦型ＭＯＳＦＥＴ構造である。そして、チャネル形成領域（ウェル領域）およびソース領域をそれぞれ、イオン注入を用いて基板表面に形成するＤｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（以下ＤＩＭＯＳＦＥＴとも表記）構造が、簡便に精度良くチャネル領域を形成できる優れたデバイス構造であり、並列動作にも適している。
【０００４】
ＳｉＣ基板を用いたＤＩＭＯＳＦＥＴを形成する場合、このデバイスを電気回路等と接続するための電極をオーミック接触とすることが望まれている。しかしながら、一般的に用いられる六方晶単結晶のＳｉＣ基板は、積層周期が４の４Ｈ−ＳｉＣ構造をとり、そのエネルギーバンドギャップが３．２６ｅＶとＳｉの３倍である。このため、金属電極との間でオーミックコンタクトを形成することが困難である。
【０００５】
この問題に対し、ソース領域を４Ｈ−ＳｉＣ構造よりもエネルギーバンドギャップが小さい立方晶のＳｉＣ構造（以下、３Ｃ−ＳｉＣ構造とも称する）に結晶構造変化させることでコンタクト抵抗を低減させる方法が提案されている。具体的には、ソース領域形成の際にイオン注入によりソース領域の４Ｈ−ＳｉＣ基板を非晶質化（アモルファス化）させ、その後の高温熱処理によって３Ｃ−ＳｉＣ構造のＳｉＣを再結晶化させる。この場合、４Ｈ−ＳｉＣと３Ｃ−ＳｉＣのエネルギーバンドオフセットは主に伝導帯で生じ、約０．９ｅＶショットキー障壁が低減されｎ型ＳｉＣと金属電極間のコンタクト抵抗が低減される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−４９１９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ソース領域に３Ｃ−ＳｉＣ構造のＳｉＣを用いて低い寄生抵抗を実現し、高い性能を備える半導体装置および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施の形態の半導体装置は、第１のｎ型炭化珪素層と、前記第１のｎ型炭化珪素層よりもｎ型不物濃度の低い第２のｎ型炭化珪素層を有する半導体基板と、前記第２のｎ型炭化珪素層に形成される第１のｐ型不純物領域と、前記第２のｎ型炭化珪素層に形成される４Ｈ−ＳｉＣ構造の第１のｎ型不純物領域と、前記第２のｎ型炭化珪素層に形成され、前記第１のｎ型不純物領域よりも深さの浅い３Ｃ−ＳｉＣ構造の第２のｎ型不純物領域と、前記第２のｎ型炭化珪素層、前記第１のｐ型不純物領域、前記第１のｎ型不純物領域の表面にまたがるゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記第１のｎ型不純物領域上に形成され、底面部と側面部を備え、少なくとも前記側面部で前記第１のｎ型不純物領域との間に前記第２のｎ型不純物領域を挟む金属シリサイド層と、を備えることを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態の半導体装置の模式断面図である。
【図２】第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【図３】第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【図４】第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【図５】第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【図６】第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【図７】第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【図８】第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【図９】第２の実施の形態の半導体装置の模式断面図である。
【図１０】第３の実施の形態の半導体装置の模式断面図である。
【図１１】第４の実施の形態の半導体装置の模式断面図である。
【図１２】第５の実施の形態の半導体装置の模式断面図である。
【図１３】第５の実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【図１４】第５の実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【図１５】第６の実施の形態の半導体装置の模式断面図である。
【発明を実施するための形態】
【００１０】
上述のように、ソース領域を４Ｈ−ＳｉＣ構造よりもエネルギーバンドギャップが小さい３Ｃ−ＳｉＣ構造に結晶構造変化させることでコンタクト抵抗を低減させることが可能である。
【００１１】
もっとも、この方法を用いた場合、一般にソース領域に形成した３Ｃ−ＳｉＣは単結晶とならず、多数の結晶粒からなる多結晶構造をとり、ソース領域の抵抗率（比抵抗）が増大してしまう。この抵抗成分は、デバイス動作時に、チャンネル抵抗に直列に接続される寄生抵抗となり、特性オン抵抗を増大させてしまいデバイス性能を著しく劣化させる原因となってしまう。
【００１２】
以下、図面を参照しつつ本発明の実施の形態を説明する。
【００１３】
（第１の実施の形態）
本実施の形態の半導体装置は、第１のｎ型炭化珪素層と、第１のｎ型炭化珪素層よりもｎ型不物濃度の低い第２のｎ型炭化珪素層を有する半導体基板と、第２のｎ型炭化珪素層に形成される第１のｐ型不純物領域と、第２のｎ型炭化珪素層に形成される４Ｈ−ＳｉＣ構造の第１のｎ型不純物領域と、第２のｎ型炭化珪素層に形成され、第１のｎ型不純物領域よりも深さの浅い３Ｃ−ＳｉＣ構造の第２のｎ型不純物領域と、第２のｎ型炭化珪素層、第１のｐ型不純物領域、第１のｎ型不純物領域の表面にまたがるゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、第１のｎ型不純物領域上に形成され、底面部と側面部を備え、底面部および側面部で第１のｎ型不純物領域との間に第２のｎ型不純物領域を挟む金属シリサイド層と、を備える。
【００１４】
そして、第１のｐ型不純物領域に接続され、第１のｐ型不純物領域よりも深さが浅くｐ型不純物濃度の高い第２のｐ型不純物領域をさらに備え、第２のｐ型不純物領域上にも金属シリサイド層が形成される。
【００１５】
本実施の形態の半導体装置は、ＤＩＭＯＳＦＥＴである。本実施の形態のＤＩＭＯＳＦＥＴは、ソース領域の金属シリサイドが、３Ｃ−ＳｉＣ構造のｎ型不純物領域と接続される。したがって、金属シリサイドとｎ型不純物領域のショットキー障壁が低減され、コンタクト抵抗が低減する。一方、ソース領域において、３Ｃ−ＳｉＣ構造のｎ型不純物領域の周囲には、単結晶であるため比抵抗の低い４Ｈ−ＳｉＣ構造のｎ型不純物領域が形成されている。したがって、３Ｃ−ＳｉＣ構造を導入することによるｎ型不純物領域での寄生抵抗の増大を抑制することができる。
【００１６】
図１は、本実施の形態の半導体装置の模式断面図である。
【００１７】
図１に示すように、ＤＩＭＯＳＦＥＴ１００には、ｎ＋型ＳｉＣ層（第１のｎ型炭化珪素層）１０ａと、ｎ＋型ＳｉＣ層１０ａよりもｎ型不物濃度の低いｎ−型ＳｉＣ層（第２のｎ型炭化珪素層）１０ｂで構成される六方晶４Ｈ−ＳｉＣのＳｉＣ基板１０が用いられる。
【００１８】
ｎ＋型ＳｉＣ層１０ａは、例えば、不純物濃度１×１０１８〜１×１０１９ｃｍ−３程度の、例えばＮ（窒素）をｎ型不純物として含む。ｎ＋型ＳｉＣ層１０ａはＤＩＭＯＳＦＥＴ１００のドレイン領域として機能する。
【００１９】
また、ｎ−型ＳｉＣ層１０ｂは、例えば、ｎ＋型ＳｉＣ層１０ａ上にエピタキシャル成長法を用いて形成される。例えば、ｎ型不純物の不純物濃度は１×１０１５〜１×１０１７ｃｍ−３程度である。ｎ−型ＳｉＣ層１０ｂの厚さは、例えば５〜１０μｍ程度である。
【００２０】
ｎ−型ＳｉＣ層１０ｂには、４Ｈ−ＳｉＣ構造のｐ型ＳｉＣ領域（第１のｐ型不純物領域）１２が形成されている。ｐ型ＳｉＣ領域１２は、ＤＩＭＯＳＦＥＴ１００のチャネル領域またはウェル領域として機能する。ｐ型ＳｉＣ領域１２の不純物濃度は、例えば、５×１０１６〜２×１０１８ｃｍ−３程度である。その接合深さは、０．１μｍ〜１．５μｍ程度である。
【００２１】
また、ｎ−型炭化珪素層１０ｂには、ｐ型ＳｉＣ領域１２に囲まれるように、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）１４が形成されている。ｎ＋型ＳｉＣ領域１４は、ＤＩＭＯＳＦＥＴ１００のソース領域として機能する。ｎ＋型ＳｉＣ領域１４は単結晶である。
【００２２】
その接合深さは、０．０５μｍ〜１μｍの範囲であり、ｐ型ＳｉＣ領域１２の接合深さよりも浅い。ｎ＋型ＳｉＣ領域１４の不純物は、例えば、窒素（Ｎ）もしくはリン（Ｐ）、もしくはそれら両方であり、例えば、不純物濃度は５×１０１９〜３×１０２１ｃｍ−３程度であることが望ましい。
【００２３】
また、ｎ−型ＳｉＣ層１０ｂには、ｐ型ＳｉＣ領域１２に囲まれ、ｐ型ＳｉＣ領域１２に接続され、ｎ＋型ＳｉＣ領域１４に接する４Ｈ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第２のｐ型不純物領域）１６が形成されている。ｐ＋型ＳｉＣ領域１６は、ＤＩＭＯＳＦＥＴ１００のウェル接続領域として機能する。
【００２４】
ｐ＋型ＳｉＣ領域１６の深さは、０．０５μｍ〜１μｍの範囲であり、ｐ型ＳｉＣ領域１２よりも浅い。また、ｐ＋型ＳｉＣ領域１６の不純物は、ボロン（Ｂ）もしくはアルミニウム（Ａｌ）、もしくはその両方である。不純物濃度は１×１０１９〜３×１０２１ｃｍ−３程度であることが望ましい。
【００２５】
また、ｎ−型ＳｉＣ層１０ｂには、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）１４と４Ｈ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第２のｐ型不純物領域）１６に囲まれるように、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第２のｎ型不純物領域）１５と、３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第３のｐ型不純物領域）１７とが形成されている。３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５と、３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域１７は、いずれも、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４およびｐ＋型ＳｉＣ領域１６よりも浅い。
【００２６】
３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第２のｎ型不純物領域）１５は、ＤＩＭＯＳＦＥＴ１００のソース領域として機能する。３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第３のｐ型不純物領域）１７は、ＤＩＭＯＳＦＥＴ１００のウェル接続領域として機能する。
【００２７】
３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５の不純物は、例えば、窒素（Ｎ）もしくはリン（Ｐ）、もしくはそれら両方であり、例えば、不純物濃度は５×１０１９〜３×１０２１ｃｍ−３程度であることが望ましい。
【００２８】
３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域１７の不純物は、ボロン（Ｂ）もしくはアルミニウム（Ａｌ）、もしくはその両方である。不純物濃度は１×１０１９〜３×１０２１ｃｍ−３程度であることが望ましい。
【００２９】
３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５と、３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域１７は多結晶構造、もしくは、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４およびｐ＋型ＳｉＣ領域１６よりも結晶性が劣化した単結晶構造である。ここで、結晶性が劣化した単結晶構造とは、結晶欠陥密度及び転位密度などの原子結合の不連続箇所がより多く存在していることを示す。微小領域の結晶性評価は、高分解能の透過型電子顕微鏡観察で行なえばよい。
【００３０】
これらの領域の不純物濃度はデバイス作製上、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４およびｐ＋型ＳｉＣ領域１６と同一であるが、結晶粒界に結晶粒内よりも高濃度に偏析していてもよいし、コンタクト抵抗を低減するため意図的に４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４およびｐ＋型ＳｉＣ領域１６よりも高濃度にしてもよい。その場合も、不純物濃度は５×１０２１／ｃｍ３を超えないことが望ましい。
【００３１】
３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５と、３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域１７に覆われるように、第１のニッケルシリサイド層（ニッケルシリサイド膜）１８が形成されている。いいかえれば、第１のニッケルシリサイド層（ニッケルシリサイド膜）１８は４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４上に形成される。そして、第１のニッケルシリサイド層（ニッケルシリサイド膜）１８は、底面部と側面部を備え、その側面部および底面部で４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４との間に３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５を挟んでいる。
【００３２】
なお、第１のニッケルシリサイド層（ニッケルシリサイド膜）１８には、炭素（Ｃ）が含有されていてもよい。
【００３３】
第１のニッケルシリサイド層１８はＤＩＭＯＳＦＥＴ１００のソース電極およびウェル電極として機能する。
【００３４】
第１のニッケルシリサイド層１８の膜厚は、例えば、１０ｎｍ〜２００ｎｍの範囲であり、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５と、３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域１７よりも薄い。
【００３５】
第２のｎ型ＳｉＣ層１０ｂ、ｐ型ＳｉＣ層１２、ｎ＋型ＳｉＣ領域１４の表面にまたがって、連続的にゲート絶縁膜２０が形成されている。ゲート絶縁膜２０は、必ずしもｎ＋型ＳｉＣ領域１４表面の全面を覆う必要はない。
【００３６】
ゲート絶縁膜２０には、例えば、シリコン酸化膜が適用可能である。シリコン酸化膜の膜厚は、１０ｎｍ以上１６０ｎｍ以下であることが望ましい。
【００３７】
そして、ゲート絶縁膜２０上には、ゲート電極２２が形成されている。ゲート電極２２には、例えば、多結晶シリコン等が適用可能である。
【００３８】
多結晶シリコンの不純物濃度は、１×１０１９ｃｍ−３程度であることが望ましい。不純物は、デバイスに要求される閾値電圧に併せて、ｎ型もしくはｐ型の不純物元素を選択すればよい。
【００３９】
ゲート電極２２上には、例えば、シリコン酸化膜で形成される層間絶縁膜２４が形成されている。
【００４０】
層間絶縁膜２４上には、第１の金属電極２８が形成される。層間絶縁膜２４に設けられたコンタクトホール部（開口部）で、第１のニッケルシリサイド層１８上に第１の金属電極２８が形成され、第１のニッケルシリサイド層１８と第１の金属電極２８が接続されている。第１の金属電極は、例えば、アルミニウム（Ａｌ）である。第１の金属電極２８は、ＤＩＭＯＳＦＥＴ１００のソース電極およびウェル電極として機能する。
【００４１】
コンタクトホール部（開口部）には、第１の絶縁膜の側壁２５が形成されている。第１の絶縁膜は、例えば、シリコン窒化膜である。
【００４２】
後に、本実施の形態の製造方法の記載でその詳細を述べるが、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５は層間絶縁膜２４をマスクにしたイオン注入を用いて形成されている。このため、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５と４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４の横方向の境界は、層間絶縁膜２４と側壁２５の横方向の境界位置と基本的に一致しており、その誤差範囲は０．２μｍの範囲に収まる。
【００４３】
ゲート電極２２に閾値電圧以上の電圧が印加されると、ｐ型ＳｉＣ領域１２の表面領域にチャネルが形成され、ＤＩＭＯＳＦＥＴ１００にオン電流が流れる。
【００４４】
ｎ＋型ＳｉＣ層１０ａ上、すなわちＳｉＣ基板１０の裏面側には、例えば、第２のニッケルシリサイド層３０が形成されている。
【００４５】
そして、第２のニッケルシリサイド層３０上には、第２の金属電極３２が形成されている。第２の金属電極３２はドレイン電極として機能する。第２の金属電極は、例えば、アルミニウム（Ａｌ）膜である。
【００４６】
以上、ゲート絶縁膜２０としてシリコン酸化膜を例に説明したが、シリコン酸化膜以外のゲート絶縁膜材料としては、例えば、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ５、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３等の高誘電体がある。また、ＬａＡｌ酸化物のような高誘電体を組み合わせた材料であってもかまわない。その他、シリコン酸化物に金属イオンを混ぜた材料であるシリケートであってもかまわない。
【００４７】
また、シリコン酸化膜と高誘電体膜を積層させて、その膜中及び界面に形成した固定電荷及び界面双極子で閾値調整を行ってもよい。また、ゲート絶縁膜中やその界面に窒素や水素等を導入することは、デバイス特性を劣化させる原因となるゲート絶縁膜中およびその界面の固定電荷及び界面トラップ密度の低減に有効である。例えば、窒素の導入は、ＮＨ３やＮＯ２ガス、プラズマ化された窒素による方法など、デバイスに要求されるゲート絶縁膜の性能や膜厚に応じて、必要な位置に適切な濃度を導入すればよい。
【００４８】
ゲート絶縁膜には、各世代のトランジスタ及びその製造工程で必要な耐熱性を有する材料を適宜選択して用いればよい。
【００４９】
以上、ソース電極、ウェル電極の金属シリサイドを形成する金属として、ニッケル（Ｎｉ）を例に説明したが、金属シリサイドを形成する金属はニッケルに限定されるものではない。熱処理に伴いＳｉＣとの固相反応によりシリサイドを形成する金属をデバイスの形態により適宜もちいればよい。
【００５０】
例えば、Ｎｉ／ＴｉやＮｉ−Ｔｉ合金等、ＳｉＣとの反応との際に炭素（Ｃ）と優先的に反応する金属との積層構造若しくは合金を用いてもよい。
【００５１】
また、ＳｉＣと金属との反応は、シリコン（Ｓｉ）と金属との反応温度よりも高く、この熱処理により製造されたデバイス特性が劣化する場合がある。この場合、ＳｉやＧｅなどを、シリサイドを形成する金属に含有させて反応温度を低温化させてもよい。また、シリサイドを形成する金属とＳｉやＧｅとの組成比は、デバイスに必要とされる電極の仕事関数にあわせて熱処理の温度や時間等を制御することで調整すればよい。金属シリサイドを形成する金属としては、Ｎｉの他に、Ｐｄ、Ｐｔ、Ｃｏ、Ｔａ、Ｈｆ、Ｚｒ等が挙げられる。
【００５２】
本実施の形態では、ソース電極となる第１のニッケルシリサイド層１８は、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４に比べてバンドギャップが小さく電子に対してのショットキー障壁が小さい３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５に接した構造を備えている。したがって、第１のニッケルシリサイド層１８が直接４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４に接する場合に比較して、低いコンタクト抵抗を実現できる。
【００５３】
加えて、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５は、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４と独立し、その製造過程で横方向及び縦方向の厚さを任意に制御できる。このため、その後に形成される第１のニッケルシリサイド層１８のサイズを鑑みて、横方向及び縦方向の厚さを制御することができる。その結果、コンタクト抵抗と同様にチャネル抵抗に直列に接続される拡散層抵抗を最小にすることが可能となり、ＤＩＭＯＳＦＥＴ１００のオン抵抗を低減することができる。
【００５４】
３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５の横方向及び縦方向の厚さは１ｎｍ以上、５０ｎｍ以下の範囲が好ましい。この範囲であれば、チャネル抵抗に対して３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５の比抵抗増大は無視できる。
【００５５】
また、ニッケルシリサイド／ＳｉＣ界面は通常、ｎｍオーダー以上のラフネスを有する。したがって、ばらつきなく安定してニッケルシリサイド／ＳｉＣ界面の構造を３Ｃ−ＳｉＣとするには、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５の厚さが５ｎｍ〜４０ｎｍの範囲であることが好ましい。
【００５６】
ただし、ニッケルシリサイド／ＳｉＣ界面のラフネスが大きく、部分的に３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５が断裂した領域が存在しても、その界面面積がコンタクト面積全体の５０％を超えなければ、３Ｃ−ＳｉＣ結晶構造化に伴うコンタクト抵抗低減の効果は得られる。
【００５７】
また、本実施の形態によれば、ソース領域のｎ型拡散層とウェル領域のｐ型拡散層の接合部が、結晶構造的に連続した４Ｈ−ＳｉＣで構成されることになる。したがって、ソース領域とウェル領域の接合部に、３Ｃ−ＳｉＣのｎ型拡散層が来る場合、すなわち、接合部に、４Ｈ−ＳｉＣと３Ｃ−ＳｉＣのミスフィット領域が生ずる場合に比べ、結晶欠陥に起因する問題が生じにくくなる。
【００５８】
次に、図１に示す本実施の形態のＤＩＭＯＳＦＥＴ１００の製造方法について説明する。また、図２〜図８は、本実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【００５９】
本実施の形態の半導体装置のＤＩＭＯＳＦＥＴ１００の製造方法は、第１のｎ型炭化珪素層と、第１のｎ型炭化珪素層よりもｎ型不物濃度の低い第２のｎ型炭化珪素層を有する半導体基板を準備する工程と、第２のｎ型炭化珪素層に第１のｐ型不純物領域を形成する工程と、第２のｎ型炭化珪素層に４Ｈ−ＳｉＣ構造の第１のｎ型不純物領域を形成する工程と、第２のｎ型炭化珪素層、第１のｐ型不純物領域、第１のｎ型不純物領域の表面にまたがるゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、イオン注入により、第１のｎ型不純物領域の一部を非晶質化する工程と、第１の熱処理により非晶質化した領域を再結晶化し、第１のｎ型不純物領域よりも深さの浅い３Ｃ−ＳｉＣ構造の第２のｎ型不純物領域を形成する工程と、第２のｎ型不純物領域上の一部に金属膜を形成する工程と、第２の熱処理により、金属膜と第２のｎ型不純物領域の炭化珪素を反応させ、底面部と側面部を備え、底面部および側面部で第１のｎ型不純物領域との間に第２のｎ型不純物領域を挟む金属シリサイド層を形成する工程と、を備える。
【００６０】
また、第１のｐ型不純物領域に接続され、第１のｐ型不純物領域よりも深さが浅くｐ型不純物濃度の高い第２のｐ型不純物領域を形成する工程をさらに備え、第２のｐ型不純物領域上にも金属シリサイド層が形成される。
【００６１】
さらに、ゲート電極を形成する工程の後に、第１のｎ型不純物領域上に第１の絶縁膜を形成する工程と、第１の絶縁膜に開口部を形成し、第１のｎ型不純物領域の一部を露出させる工程と、を備える。そして、第１のｎ型不純物領域の一部を非晶質化する工程において、第１の絶縁膜をマスクにイオン注入を行う。
【００６２】
さらに、第２のｎ型不純物領域を形成する工程と、金属膜を形成する工程との間に、開口部に第２の絶縁膜の側壁を形成する工程を、備える。
【００６３】
まず、４Ｈ−ＳｉＣのｎ＋型ＳｉＣ層（第１のｎ型炭化珪素層）１０ａと、ｎ＋型ＳｉＣ領域１０ａよりもｎ型不物濃度の低い４Ｈ−ＳｉＣ構造のｎ−型ＳｉＣ層（第２のｎ型炭化珪素層）１０ｂで構成されるＳｉＣ基板（半導体基板）を準備する。
【００６４】
ｎ−型ＳｉＣ層（第２のｎ型炭化珪素層）１０ｂの厚さは、例えば、１０μｍで、ｎ＋型ＳｉＣ層（第１のｎ型炭化珪素層）１０ａ上にエピタキシャル成長によって形成する。
【００６５】
次に、ｎ−型ＳｉＣ層１０ｂに、例えば、Ａｌのイオン注入と活性化の熱処理（アニール）により、４Ｈ−ＳｉＣ構造のｐ型不純物領域（第１のｐ型不純物領域）１２を形成する。また、ｎ−型ＳｉＣ層１０ｂに、例えば、Ｐのイオン注入と活性化の熱処理（アニール）により、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（ｎ型不純物領域）１４を形成する。
【００６６】
次に、ｎ−型ＳｉＣ層１０ｂに、ｐ型ＳｉＣ領域１２に接続され、ｐ型ＳｉＣ領域１２よりも深さが浅く、ｐ型ＳｉＣ領域１２よりもｐ型不純物濃度の高い４Ｈ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第２のｐ型不純物領域）１６を形成する。ｐ＋型ＳｉＣ領域１６は、例えば、Ａｌのイオン注入と活性化の熱処理（アニール）により形成する（図２）。
【００６７】
４Ｈ−ＳｉＣ構造のｐ型不純物領域（第１のｐ型不純物領域）１２、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）１４、および、ｐ＋型ＳｉＣ領域（第２のｐ型不純物領域）１６を形成するイオン注入は、イオン注入時の物理的なダメージによるＳｉＣ結晶性劣化を抑制するために、イオン注入時に基板温度を高温にすることが有効であり、その場合の基板温度範囲は４００〜６５０℃が望ましい。
【００６８】
次に、公知の方法により、ｎ−型ＳｉＣ層１０ｂ、ｐ型ＳｉＣ領域１２、ｎ＋型ＳｉＣ領域１４の表面にまたがる、例えば、シリコン酸化膜のゲート絶縁膜２０を形成する。そして、ゲート絶縁膜２０上に、例えば、多結晶ｎ型シリコンのゲート電極２２を、フォトリソグラフィーと異方性エッチングもしくは等方性エッチングにより形成する。
【００６９】
そして、ゲート電極２２上、および、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）１４上に層間絶縁膜（第１の絶縁膜）２４を形成する。層間絶縁膜２４は、例えば、シリコン酸化膜であり、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。
【００７０】
次に、層間絶縁膜２４には、フォトリソグラフィーと異方性エッチングにより、ｎ＋型ＳｉＣ領域１４およびｐ＋型ＳｉＣ領域１６が露出するように、コンタクトホール（開口部）４２が形成される（図３）。このコンタクトホール４２によって、４Ｈ−ＳｉＣ基板に形成される３Ｃ−ＳｉＣ構造の領域の横方向、すなわち基板主面に平行な方向のサイズを定義する。
【００７１】
次に、層間絶縁膜（第１の絶縁膜）２４をマスクに、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）１４の一部および４Ｈ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第２のｐ型不純物領域）１６に、例えば、ゲルマニウム（Ｇｅ）のイオン注入を行う。
【００７２】
このイオン注入により、コンタクトホール底部に露出したｎ＋型ＳｉＣ領域１４の一部およびｐ＋型ＳｉＣ領域１６の表面近傍のＳｉＣに物理的ダメージを与え、表面近傍のＳｉＣを非晶質化（アモルファス化）し非晶質化層４０を形成する（図４）。
【００７３】
イオン種はＳｉＣを効率よく非晶質化する元素がよく、デバイス特性に影響が少ない元素を選べばよい。ゲルマニウム（Ｇｅ）のほかには、シリコン（Ｓｉ）や、化学的に安定なアルゴン（Ａｒ）やキセノン（Ｘｅ）等の希ガス元素等を用いればよい。
【００７４】
また、イオン注入中に基板を液体窒素などで基板を冷却することで、イオン注入時の基板温度上昇に伴う結晶回復効果を抑制して、効率よく非晶質化させることができる。また、基板を冷却することで、非晶質化層４０とＳｉＣ結晶界面の結晶欠陥密度を低減することができる。また、基板を冷却することで、炭素（Ｃ）等の軽元素イオンを用いても非晶質化を容易に進行させることができる。
【００７５】
イオン注入のエネルギーは、後に形成される３Ｃ−ＳｉＣ構造の領域深さを定義することになる。注入元素の質量を考慮して、所望の深さになるよう決定すればよい。例えば、非晶質化層４０が０．０１μｍ〜０．４μｍになるよう決定する。
【００７６】
次に、第１の熱処理により非晶質化層４０を再結晶化し、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）１４よりも深さの浅い３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５、および、３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域１７を形成する。
【００７７】
再結晶化の熱処理はＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いればよく、温度範囲は９００℃以上１５００℃以下の範囲が望ましい。１５００℃を超える高温長時間のアニールは、ゲート絶縁膜及びその界面の特性を劣化させ、チャネルの移動度低下を引き起こし、デバイス特性を劣化させてしまう。９００℃未満では、非晶質化層４０の再結晶化が十分進行しないおそれがある。よって、３Ｃ−ＳｉＣ構造領域の形成のための熱処理の温度制御は重要である。
【００７８】
また、ゲート絶縁膜とその界面の特性劣化を抑制するために、窒素（Ｎ）やリン（Ｐ）もしくは水素を含む雰囲気でのアニールも有効である。また、アニールの短時間化の方法として、レーザーアニールやフラッシュランプアニールなどの技術を用いたミリセックアニールを用いてもよい。また、ＲＦマイクロ波アニールは低温度ながら、再結晶化を生じさせる有効な手段である。
【００７９】
また、再結晶化により３Ｃ−ＳｉＣ構造の結晶を形成する領域は、最終構造として金属シリサイドと、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５、および、３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域１７に挟まれる領域である。再結晶化する領域は、必ずしも非晶質化層４０の全域でなくてもかまわない。再結晶化は基板と非晶質化層４０との界面付近を成長核として進行する場合が多く、非晶質化層４０のうち表面近傍は非晶質層（アモルファス層）として残存してもかまわない。その場合には、後工程の金属シリサイド７の形成プロセス温度が低温化でき、ゲート絶縁膜の特性劣化抑制に有効に作用するという利点がある。
【００８０】
次に、コンタクトホール（開口部）４２の側面にサイドウォールプロセスにより、例えば、シリコン窒化膜（第２の絶縁膜）の側壁（オフセットスペーサー）２５を形成する。
【００８１】
具体的には、例えば、シリコン窒化膜（ＳｉＮ）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて成膜する。その後、異方性のエッチングによって層間絶縁膜（第１の絶縁膜）２４およびコンタクトホール（開口部）４２底面のＳｉＮを除去し、コンタクトホール４２の側面に選択的にＳｉＮの側壁２５を形成する（図５）。
【００８２】
この場合のＳｉＮ膜厚、すなわち側壁２５の横方向の厚みは、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５の横方向の厚みを定義する。ｎ＋型ＳｉＣ領域１５の横方向の厚みはＳｉＮ膜厚から、後の金属シリサイド形成で消費されるＳｉＣ領域の横方向厚みを差し引いた値となる。よって、許容されるＳｉＮの最小膜厚は、金属シリサイド形成で消費されるＳｉＣ領域の横方向厚みであり、それ以上であれば３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５が残存することになる。
【００８３】
もっとも、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５の横方向の厚さは短いほど拡散層による寄生抵抗が低減しデバイスの特性オン抵抗の低減に繋がる。このため、金属シリサイドの膜厚ばらつき及びプロセスばらつきを考慮し決定すればよい。具体的には、ＳｉＮ膜厚は１０ｎｍ以上５０ｎｍ以下が望ましい。
【００８４】
次に、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５上の一部、すなわち、ＳｉＮの側壁２５で被覆される領域以外に、金属膜３６を形成する（図６）。具体的には、例えば、ニッケル膜を、スパッタ法などを用いて成膜する。
【００８５】
次に、第２の熱処理により、ニッケル膜３６と３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５の炭化珪素を反応させ、ニッケルシリサイド層（金属シリサイド層）１８を形成する。その後、未反応のニッケル膜３６を除去する（図７）。
【００８６】
具体的には、例えば、５５０℃〜１０００℃のアニールを行い、Ｎｉ／ＳｉＣ界面にニッケルシリサイド層１８を形成し、酸溶液処理によって、層間絶縁膜２４上、側壁２５上の未反応Ｎｉを除去する
【００８７】
ニッケルシリサイド層１８は、底面部と側面部を備え、その底面部および側面部で、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）１４および４Ｈ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第２のｐ型不純物領域）１６との間に、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５および３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域１７を挟んだ構造となる。
【００８８】
なお、ニッケル膜厚およびアニールのプロセス条件によっては、ニッケルシリサイド化反応に伴って余剰な炭素（Ｃ）がニッケルシリサイド表面に析出する場合がある。そして、その炭素（Ｃ）が上部のアルミニウム（Ａｌ）電極・配線との密着性を劣化させる要因、や寄生抵抗を上昇させる要因となりデバイス特性及またはその信頼性を劣化させる。
【００８９】
この問題を解決する方法として、図６のニッケル膜３６中に、チタン（Ｔｉ）を含有させる、もしくは、チタン（Ｔｉ）をニッケル膜３６の上部、もしくは下部に配した積層構造にすることが有効である。この場合、チタン（Ｔｉ）は炭素（Ｃ）と優先的に反応し、炭素（Ｃ）のニッケルシリサイド表面への析出を抑制する効果がある。
【００９０】
また、ニッケルシリサイド層１８の形成方法として２段階アニール法も有効である。この場合、第１段アニールとして７００度程度以下の比較的低温でシリサイドを形成し、酸溶液による未反応Ｎｉ除去プロセスの後に第１段アニールより高温の第２段アニールを行う。そうすることで、コンタクト抵抗をさらに低抵抗化することも可能である。
【００９１】
次に、ｎ＋型ＳｉＣ層１０ａ上、すなわちＳｉＣ基板１０の裏面側にも、ニッケルシリサイド膜（第２のニッケルシリサイド層）３０を形成する（図８）。
【００９２】
その後、第１のニッケルシリサイド層１８上に、例えば、アルミニウムをスパッタすることで第１の金属電極２８を形成する。また、第２のニッケルシリサイド層３０上に、例えば、アルミニウムをスパッタすることで第２の金属電極３２を形成する。
【００９３】
以上の製造方法により、図１に示すＤＩＭＯＳＦＥＴ１００が形成される。
【００９４】
本実施の形態の製造方法によれば、ソース領域に３Ｃ−ＳｉＣ構造のＳｉＣを用いて低い寄生抵抗を実現し、高い性能を備える半導体装置が製造可能となる。
【００９５】
（第２の実施の形態）
本実施の形態の半導体装置は、金属シリサイド層の側面部でのみ、金属シリサイド層が第１のｎ型不純物領域との間に第２のｎ型不純物領域を挟む点以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記述を省略する。
【００９６】
図９は、本実施の形態の半導体装置の模式断面図である。
【００９７】
図９に示すように、ＤＩＭＯＳＦＥＴ２００では、ニッケルシリサイド層１８の側面部でのみ、ニッケルシリサイド層１８が４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）１４との間に３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第２のｎ型不純物領域）１５を挟む構造となっている。いいかえれば、ニッケルシリサイド層１８の底面部およびその側面部の一部が、ｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）１４および４Ｈ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第２のｐ型不純物領域）１６と接する構造である。したがって、３Ｃ−ＳｉＣ構造の領域は、側壁２５の直下の、ニッケルシリサイド層１８の膜厚よりも浅い部分のみに形成されている。
【００９８】
トランジスタがオン動作する場合、ニッケルシリサイド層１８からソース拡散層へ流れる電流は、基板の表面近傍、すなわち、側壁２５の直下のニッケルシリサイド層１８の膜厚よりも浅い部分に集中する。このため、本実施の形態の構造をもってしても、コンタクト抵抗の低減効果によるトランジスタのオン抵抗を効果的に小さくすることができる。
【００９９】
また、３Ｃ−ＳｉＣは４Ｈ−ＳｉＣに比較して価電子帯端のバンドオフセットの効果はほとんどない。このため、ウェル領域に対するコンタクト抵抗は第１の実施の形態の構造と同等に保つことができる。
【０１００】
本実施の形態の半導体装置は、第１の実施の形態と比較して、小さいサーマルバジェットで形成できるため、ゲートスタック構造及びその界面特性の劣化をさらに抑制できる。小さいサーマルバジェットで形成できるのは、３Ｓ−ＳｉＣ再結晶化領域を小さくすることが可能となるためである。
【０１０１】
本実施の形態の半導体装置は、第１の実施の形態と同様の製造方法で実現できる。具体的には、非晶質化時のイオン注入エネルギーやニッケル成膜時の膜厚を制御することによって実現される。
【０１０２】
（第３の実施の形態）
本実施の形態の半導体装置は、ゲート電極が、多結晶シリコンとニッケルシリサイドの積層構造であること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
【０１０３】
図１０は、本実施の形態の半導体装置の模式断面図である。
【０１０４】
図１０に示すように、本実施の形態のＤＩＭＯＳＦＥＴ３００では、ゲート電極２２が、多結晶シリコン層２２ａと、ニッケルシリサイド層２２ｂの２層構造のゲートスタック構造となっている。ニッケルシリサイド層２２ｂはＮｉ：Ｓｉが１：１の比率であるＮｉＳｉ相である。
【０１０５】
この構造をとることで、ゲート電極２２部分の比抵抗率が低減される。例えば、ゲート電極をこの構造にすることにより、ゲート電極２２のシート抵抗が多結晶シリコン一層の場合に比較して１／１０以下になる。このため、ＤＩＭＯＳＦＥＴ３００の高周波数動作が実現される。これは、ニッケルシリサイド層２２ｂの比抵抗が多結晶シリコン層２２ａのそれより１桁以上小さいためである。また、ＤＩＭＯＳＦＥＴ３００の閾値電圧は本構造をとることで、ｎ型多結晶シリコン単層のゲート電極にくらべて約０．５Ｖ上昇する。これはＮｉＳｉ電極の仕事関数がｎ＋多結晶シリコンのそれに対して、約０．５ｅＶ高いためである。これによって、ノーマリーオフのＤＩＭＯＳＦＥＴが容易に実現される。また、ニッケル膜とｎ型多結晶シリコンの膜厚比をニッケル膜厚が厚い方向に変化させることで、ゲート電極のニッケル組成が大きくなる。したがって、閾値電圧をさらに最大で約０．３ｅＶ高く設定できる。この場合、形成するシリサイド相は、Ｎｉ２ＳｉやＮｉ３Ｓｉである。
【０１０６】
ゲート電極２２上部には、ニッケルシリサイド以外の金属的な特性を示す金属シリサイドやその他の金属及び金属化合物を用いてもよい。Ｔｉ、Ｃｏ、Ｗ、Ｍｏなどのシリサイドは高温でも安定にその構造を維持することから、ゲート電極の後工程のプロセス温度にも耐え好ましい。また、ゲート電極のすべてをこれら金属的な性質を有する低抵抗な高温安定材料に置き換えることも有効である。
【０１０７】
ゲート電極２２上部の金属シリサイド層は多結晶シリコン成膜に連続して形成してもよいし、ソース領域と同じ金属材料であれば、ソース領域の金属シリサイド層と同じタイミングで形成することもできる。
【０１０８】
以上、本実施の形態によれば、第１の実施の形態の効果に加え、さらに、ゲート電極のシート抵抗が低減することによる性能向上という新たな効果が実現される。
【０１０９】
（第４の実施の形態）
本実施の形態の半導体装置は、ゲート電極が、多結晶シリコン、炭素含有多結晶シリコンおよびニッケルシリサイドの積層構造であること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
【０１１０】
図１１は、本実施の形態の半導体装置の模式断面図である。
【０１１１】
図１１に示すように、本実施の形態のＤＩＭＯＳＦＥＴ４００では、ゲート電極２２が、多結晶シリコン層２２ａと、炭素含有多結晶シリコン層（カーボンドープ多結晶シリコン層）２２ｃ、ニッケルシリサイド層２２ｂの３層構造のゲートスタック構造となっている。
【０１１２】
この構造をとることで、ゲート電極２２部分の比抵抗率が低減される。例えば、ゲート電極をこの構造にすることにより、ゲート電極２２のシート抵抗が多結晶シリコン一層の場合に比較して１／１０以下になる。
【０１１３】
また、炭素含有多結晶シリコン層２２ｃを、多結晶シリコン層２２ａとニッケルシリサイド層２２ｂの間に挿入することで、ニッケルシリサイド層２２ｂの熱的安定性が改善する。したがって、ソース領域部分のＳｉＣ上に、低抵抗コンタクトを実現するための第１のニッケルシリサイド層１８を形成する場合に必要とされるプロセス温度を経ても、層構造を維持することが可能となる。
【０１１４】
この炭素含有多結晶シリコン層２２ｃのＣ組成は０．１原子％以上３．０原子％以下が望ましい。この範囲であれば比較的低温で、ＣＶＤ法を用いて炭素含有多結晶シリコン層２２ｃが形成でき、かつ、その上部に形成されるニッケルシリサイド層２２ｂの熱安定性も十分に改善される。
【０１１５】
本実施の形態によれば、ゲート電極２２上部の金属シリサイド層と、ソース領域の金属シリサイド層の同時形成が容易となる。
【０１１６】
以上、本実施の形態によれば、第１の実施の形態の効果に加え、さらに、ゲート電極のシート抵抗が低減することによる性能向上という新たな効果が実現される。また、熱的安定性が高く、製造容易なＤＩＭＯＳＦＥＴが実現される。
【０１１７】
（第５の実施の形態）
本実施の形態の半導体装置は、ゲート電極側面に、第１の側壁と、第２の側壁の２つの側壁が形成されること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については、記載を省略する。
【０１１８】
また、本実施の形態の半導体装置の製造方法は、ゲート電極を形成する工程の後に、ゲート電極に第１の絶縁膜の第１の側壁を形成する工程を、さらに備え、第１のｎ型不純物領域の一部を非晶質化する工程において、第１の側壁をマスクにイオン注入を行う。また、第２のｎ型不純物領域を形成する工程と、金属膜を形成する工程との間に、第１の側壁上に、第２の絶縁膜の第２の側壁を形成する工程を、さらに備える。上記工程以外は、基本的に第１の実施の形態と同様である。
【０１１９】
図１２は、本実施の形態の半導体装置の模式断面図である。
【０１２０】
図１２に示すように、本実施の形態のＤＩＭＯＳＦＥＴ５００では、ゲート電極２２の側面に、例えば、シリコン酸化膜で形成される第１の側壁３８と、シリコン窒化膜で形成される第２の側壁２５の２つの側壁が形成される。
【０１２１】
図１３、図１４は、本実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【０１２２】
ゲート電極２２を形成した後に、ゲート電極２２の側面に、例えば、サイドウォールプロセスによりシリコン酸化膜（第１の絶縁膜）の第１の側壁３８を形成する。次に、第１の側壁３８をマスクにＧｅ等のイオン注入を行い、非晶質層４０を形成する（図１２）。
【０１２３】
その後、第１の実施の形態と同様に、例えば、シリコン窒化膜で形成される第２の側壁２５を、第１の側壁３８上、すなわち第１の側壁３８の側面に形成する。その後、ニッケル膜３６を形成する（図１４）以後、第１の実施の形態と同様の工程を経ることで、図１１のＤＩＭＯＳＦＥＴ５００が形成される。
【０１２４】
本実施の形態によれば、ゲート電極２２に対して自己整合的にオフセットさせた３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５およびニッケルシリサイド層１８が形成される。したがって、リソグラフィの合わせによるバラツキを抑えつつ、精度よくソース拡散層領域の構造を制御することができる。
【０１２５】
その結果、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５や４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４等のソース拡散層領域の横方向の長さが精度よく短くでき、かつ、ソース拡散層領域よりも低抵抗シリサイド領域を大きくすることができる。したがって、本実施の形態によれば、チャネルに直列接続される寄生抵抗成分が小さくなることで、特性オン抵抗がさらに改善される。
【０１２６】
（第６の実施の形態）
本実施の形態の半導体装置は、ＤＩＭＯＳＦＥＴではなく、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である点で第１の実施の形態と異なっている。ソース領域の構造および製造方法の要部については、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
【０１２７】
本実施の形態の半導体装置は、ｐ型炭化珪素層と、ｐ型炭化珪素層上のｎ型炭化珪素層を有する半導体基板と、ｎ型炭化珪素層に形成される第１のｐ型不純物領域と、ｎ型炭化珪素層に形成される４Ｈ−ＳｉＣ構造の第１のｎ型不純物領域と、ｎ型炭化珪素層に形成され、第１のｎ型不純物領域よりも深さの浅い３Ｃ−ＳｉＣ構造の第２のｎ型不純物領域と、ｎ型炭化珪素層、第１のｐ型不純物領域、第１のｎ型不純物領域の表面にまたがるゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、第１のｎ型不純物領域上に形成され、底面部と側面部を備え、少なくとも側面部で第１のｎ型不純物領域との間に第２のｎ型不純物領域を挟む金属シリサイド層と、を備える
【０１２８】
図１５は、本実施の形態の半導体装置の模式断面図である。本実施の形態の半導体装置はＩＧＢＴである。
【０１２９】
図１５に示すように、ＩＧＢＴ６００は、ｐ＋型ＳｉＣ層（ｐ型炭化珪素層）１０ｃと、ｎ−型ＳｉＣ層（ｎ型炭化珪素層）１０ｂで構成される４Ｈ−ＳｉＣのＳｉＣ基板１０が用いられる。
【０１３０】
ｐ＋型ＳｉＣ層１０ｃは、例えば、不純物濃度５×１０１８〜１×１０１９ｃｍ−３程度の、例えばＡｌをｐ型不純物として含む。ｐ＋型ＳｉＣ層１０ｃはＩＧＢＴ６００のコレクタ領域として機能する。
【０１３１】
ｐ＋型ＳｉＣ層１０ｃ上、すなわちＳｉＣ基板１０の裏面側には、第２のニッケルシリサイド層３０と、第２の金属電極３２がコレクタ電極として形成されている。
【０１３２】
また、第１のニッケルシリサイド層１８および第１の金属電極２８は、ＩＧＢＴ６００のエミッタ電極およびウェル電極として機能する。
【０１３３】
その他の構成は、第１の実施の形態と同様である。
【０１３４】
以上、本実施の形態によれば、ソース領域に３Ｃ−ＳｉＣ構造のＳｉＣを用いて低い寄生抵抗を実現し、高い性能を備えるＩＧＢＴおよびその製造方法が実現される。
【０１３５】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１３６】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【０１３７】
１０ ＳｉＣ基板（炭化珪素基板）
１０ａ ｎ＋型ＳｉＣ層（第１のｎ型炭化珪素層）
１０ｂ ｎ−型ＳｉＣ層（第２のｎ型炭化珪素層）
１０ｃ ｐ＋型ＳｉＣ層（ｐ型炭化珪素層）
１２ ｐ型ＳｉＣ領域（第１のｐ型不純物領域）
１４ ４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）
１５ ３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第２のｎ型不純物領域）
１６ ４Ｈ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第２のｐ型不純物領域）
１７ ３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第３のｐ型不純物領域）
１８ 第１のニッケルシリサイド層
２０ ゲート絶縁膜
２２ ゲート電極
２５ 側壁（第２の側壁）
２８ 第１の金属電極
３０ 第２のニッケルシリサイド層
３２ 第２の金属電極
３６ ニッケル膜（金属膜）
３８ 第１の側壁
４０ 非晶質化層
４２ コンタクトホール（開口部）
１００ ＤＩＭＯＳＦＥＴ
２００ ＤＩＭＯＳＦＥＴ
３００ ＤＩＭＯＳＦＥＴ
４００ ＤＩＭＯＳＦＥＴ
５００ ＤＩＭＯＳＦＥＴ
６００ ＩＧＢＴ
【技術分野】
【０００１】
本発明の実施の形態は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
次世代以降のパワー半導体デバイス材料として、炭化珪素（以下、ＳｉＣとも表記）が注目されている。ＳｉＣは、シリコン（以下、Ｓｉとも表記）に比較して、約１０倍の破壊電界強度、および約３倍の熱伝導率を併せて備えており、Ｓｉパワーデバイスでは実現不可能な、低損失かつ高温動作可能なパワー半導体デバイスを実現することを可能にする。
【０００３】
例えば、高耐圧パワーＭＯＳＦＥＴは、低オン抵抗および高耐圧であり、しかも高速スイッチングを実現できる。このため、スイッチング電源等のパワー回路のスイッチング素子として広く用いられている。高耐圧パワーＭＯＳＦＥＴの素子構造は、基板表面にソース電極、ゲート電極およびウェル電極を形成し、基板裏面にドレイン電極を形成する縦型ＭＯＳＦＥＴ構造である。そして、チャネル形成領域（ウェル領域）およびソース領域をそれぞれ、イオン注入を用いて基板表面に形成するＤｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（以下ＤＩＭＯＳＦＥＴとも表記）構造が、簡便に精度良くチャネル領域を形成できる優れたデバイス構造であり、並列動作にも適している。
【０００４】
ＳｉＣ基板を用いたＤＩＭＯＳＦＥＴを形成する場合、このデバイスを電気回路等と接続するための電極をオーミック接触とすることが望まれている。しかしながら、一般的に用いられる六方晶単結晶のＳｉＣ基板は、積層周期が４の４Ｈ−ＳｉＣ構造をとり、そのエネルギーバンドギャップが３．２６ｅＶとＳｉの３倍である。このため、金属電極との間でオーミックコンタクトを形成することが困難である。
【０００５】
この問題に対し、ソース領域を４Ｈ−ＳｉＣ構造よりもエネルギーバンドギャップが小さい立方晶のＳｉＣ構造（以下、３Ｃ−ＳｉＣ構造とも称する）に結晶構造変化させることでコンタクト抵抗を低減させる方法が提案されている。具体的には、ソース領域形成の際にイオン注入によりソース領域の４Ｈ−ＳｉＣ基板を非晶質化（アモルファス化）させ、その後の高温熱処理によって３Ｃ−ＳｉＣ構造のＳｉＣを再結晶化させる。この場合、４Ｈ−ＳｉＣと３Ｃ−ＳｉＣのエネルギーバンドオフセットは主に伝導帯で生じ、約０．９ｅＶショットキー障壁が低減されｎ型ＳｉＣと金属電極間のコンタクト抵抗が低減される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−４９１９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ソース領域に３Ｃ−ＳｉＣ構造のＳｉＣを用いて低い寄生抵抗を実現し、高い性能を備える半導体装置および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施の形態の半導体装置は、第１のｎ型炭化珪素層と、前記第１のｎ型炭化珪素層よりもｎ型不物濃度の低い第２のｎ型炭化珪素層を有する半導体基板と、前記第２のｎ型炭化珪素層に形成される第１のｐ型不純物領域と、前記第２のｎ型炭化珪素層に形成される４Ｈ−ＳｉＣ構造の第１のｎ型不純物領域と、前記第２のｎ型炭化珪素層に形成され、前記第１のｎ型不純物領域よりも深さの浅い３Ｃ−ＳｉＣ構造の第２のｎ型不純物領域と、前記第２のｎ型炭化珪素層、前記第１のｐ型不純物領域、前記第１のｎ型不純物領域の表面にまたがるゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記第１のｎ型不純物領域上に形成され、底面部と側面部を備え、少なくとも前記側面部で前記第１のｎ型不純物領域との間に前記第２のｎ型不純物領域を挟む金属シリサイド層と、を備えることを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態の半導体装置の模式断面図である。
【図２】第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【図３】第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【図４】第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【図５】第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【図６】第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【図７】第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【図８】第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【図９】第２の実施の形態の半導体装置の模式断面図である。
【図１０】第３の実施の形態の半導体装置の模式断面図である。
【図１１】第４の実施の形態の半導体装置の模式断面図である。
【図１２】第５の実施の形態の半導体装置の模式断面図である。
【図１３】第５の実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【図１４】第５の実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【図１５】第６の実施の形態の半導体装置の模式断面図である。
【発明を実施するための形態】
【００１０】
上述のように、ソース領域を４Ｈ−ＳｉＣ構造よりもエネルギーバンドギャップが小さい３Ｃ−ＳｉＣ構造に結晶構造変化させることでコンタクト抵抗を低減させることが可能である。
【００１１】
もっとも、この方法を用いた場合、一般にソース領域に形成した３Ｃ−ＳｉＣは単結晶とならず、多数の結晶粒からなる多結晶構造をとり、ソース領域の抵抗率（比抵抗）が増大してしまう。この抵抗成分は、デバイス動作時に、チャンネル抵抗に直列に接続される寄生抵抗となり、特性オン抵抗を増大させてしまいデバイス性能を著しく劣化させる原因となってしまう。
【００１２】
以下、図面を参照しつつ本発明の実施の形態を説明する。
【００１３】
（第１の実施の形態）
本実施の形態の半導体装置は、第１のｎ型炭化珪素層と、第１のｎ型炭化珪素層よりもｎ型不物濃度の低い第２のｎ型炭化珪素層を有する半導体基板と、第２のｎ型炭化珪素層に形成される第１のｐ型不純物領域と、第２のｎ型炭化珪素層に形成される４Ｈ−ＳｉＣ構造の第１のｎ型不純物領域と、第２のｎ型炭化珪素層に形成され、第１のｎ型不純物領域よりも深さの浅い３Ｃ−ＳｉＣ構造の第２のｎ型不純物領域と、第２のｎ型炭化珪素層、第１のｐ型不純物領域、第１のｎ型不純物領域の表面にまたがるゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、第１のｎ型不純物領域上に形成され、底面部と側面部を備え、底面部および側面部で第１のｎ型不純物領域との間に第２のｎ型不純物領域を挟む金属シリサイド層と、を備える。
【００１４】
そして、第１のｐ型不純物領域に接続され、第１のｐ型不純物領域よりも深さが浅くｐ型不純物濃度の高い第２のｐ型不純物領域をさらに備え、第２のｐ型不純物領域上にも金属シリサイド層が形成される。
【００１５】
本実施の形態の半導体装置は、ＤＩＭＯＳＦＥＴである。本実施の形態のＤＩＭＯＳＦＥＴは、ソース領域の金属シリサイドが、３Ｃ−ＳｉＣ構造のｎ型不純物領域と接続される。したがって、金属シリサイドとｎ型不純物領域のショットキー障壁が低減され、コンタクト抵抗が低減する。一方、ソース領域において、３Ｃ−ＳｉＣ構造のｎ型不純物領域の周囲には、単結晶であるため比抵抗の低い４Ｈ−ＳｉＣ構造のｎ型不純物領域が形成されている。したがって、３Ｃ−ＳｉＣ構造を導入することによるｎ型不純物領域での寄生抵抗の増大を抑制することができる。
【００１６】
図１は、本実施の形態の半導体装置の模式断面図である。
【００１７】
図１に示すように、ＤＩＭＯＳＦＥＴ１００には、ｎ＋型ＳｉＣ層（第１のｎ型炭化珪素層）１０ａと、ｎ＋型ＳｉＣ層１０ａよりもｎ型不物濃度の低いｎ−型ＳｉＣ層（第２のｎ型炭化珪素層）１０ｂで構成される六方晶４Ｈ−ＳｉＣのＳｉＣ基板１０が用いられる。
【００１８】
ｎ＋型ＳｉＣ層１０ａは、例えば、不純物濃度１×１０１８〜１×１０１９ｃｍ−３程度の、例えばＮ（窒素）をｎ型不純物として含む。ｎ＋型ＳｉＣ層１０ａはＤＩＭＯＳＦＥＴ１００のドレイン領域として機能する。
【００１９】
また、ｎ−型ＳｉＣ層１０ｂは、例えば、ｎ＋型ＳｉＣ層１０ａ上にエピタキシャル成長法を用いて形成される。例えば、ｎ型不純物の不純物濃度は１×１０１５〜１×１０１７ｃｍ−３程度である。ｎ−型ＳｉＣ層１０ｂの厚さは、例えば５〜１０μｍ程度である。
【００２０】
ｎ−型ＳｉＣ層１０ｂには、４Ｈ−ＳｉＣ構造のｐ型ＳｉＣ領域（第１のｐ型不純物領域）１２が形成されている。ｐ型ＳｉＣ領域１２は、ＤＩＭＯＳＦＥＴ１００のチャネル領域またはウェル領域として機能する。ｐ型ＳｉＣ領域１２の不純物濃度は、例えば、５×１０１６〜２×１０１８ｃｍ−３程度である。その接合深さは、０．１μｍ〜１．５μｍ程度である。
【００２１】
また、ｎ−型炭化珪素層１０ｂには、ｐ型ＳｉＣ領域１２に囲まれるように、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）１４が形成されている。ｎ＋型ＳｉＣ領域１４は、ＤＩＭＯＳＦＥＴ１００のソース領域として機能する。ｎ＋型ＳｉＣ領域１４は単結晶である。
【００２２】
その接合深さは、０．０５μｍ〜１μｍの範囲であり、ｐ型ＳｉＣ領域１２の接合深さよりも浅い。ｎ＋型ＳｉＣ領域１４の不純物は、例えば、窒素（Ｎ）もしくはリン（Ｐ）、もしくはそれら両方であり、例えば、不純物濃度は５×１０１９〜３×１０２１ｃｍ−３程度であることが望ましい。
【００２３】
また、ｎ−型ＳｉＣ層１０ｂには、ｐ型ＳｉＣ領域１２に囲まれ、ｐ型ＳｉＣ領域１２に接続され、ｎ＋型ＳｉＣ領域１４に接する４Ｈ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第２のｐ型不純物領域）１６が形成されている。ｐ＋型ＳｉＣ領域１６は、ＤＩＭＯＳＦＥＴ１００のウェル接続領域として機能する。
【００２４】
ｐ＋型ＳｉＣ領域１６の深さは、０．０５μｍ〜１μｍの範囲であり、ｐ型ＳｉＣ領域１２よりも浅い。また、ｐ＋型ＳｉＣ領域１６の不純物は、ボロン（Ｂ）もしくはアルミニウム（Ａｌ）、もしくはその両方である。不純物濃度は１×１０１９〜３×１０２１ｃｍ−３程度であることが望ましい。
【００２５】
また、ｎ−型ＳｉＣ層１０ｂには、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）１４と４Ｈ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第２のｐ型不純物領域）１６に囲まれるように、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第２のｎ型不純物領域）１５と、３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第３のｐ型不純物領域）１７とが形成されている。３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５と、３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域１７は、いずれも、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４およびｐ＋型ＳｉＣ領域１６よりも浅い。
【００２６】
３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第２のｎ型不純物領域）１５は、ＤＩＭＯＳＦＥＴ１００のソース領域として機能する。３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第３のｐ型不純物領域）１７は、ＤＩＭＯＳＦＥＴ１００のウェル接続領域として機能する。
【００２７】
３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５の不純物は、例えば、窒素（Ｎ）もしくはリン（Ｐ）、もしくはそれら両方であり、例えば、不純物濃度は５×１０１９〜３×１０２１ｃｍ−３程度であることが望ましい。
【００２８】
３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域１７の不純物は、ボロン（Ｂ）もしくはアルミニウム（Ａｌ）、もしくはその両方である。不純物濃度は１×１０１９〜３×１０２１ｃｍ−３程度であることが望ましい。
【００２９】
３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５と、３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域１７は多結晶構造、もしくは、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４およびｐ＋型ＳｉＣ領域１６よりも結晶性が劣化した単結晶構造である。ここで、結晶性が劣化した単結晶構造とは、結晶欠陥密度及び転位密度などの原子結合の不連続箇所がより多く存在していることを示す。微小領域の結晶性評価は、高分解能の透過型電子顕微鏡観察で行なえばよい。
【００３０】
これらの領域の不純物濃度はデバイス作製上、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４およびｐ＋型ＳｉＣ領域１６と同一であるが、結晶粒界に結晶粒内よりも高濃度に偏析していてもよいし、コンタクト抵抗を低減するため意図的に４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４およびｐ＋型ＳｉＣ領域１６よりも高濃度にしてもよい。その場合も、不純物濃度は５×１０２１／ｃｍ３を超えないことが望ましい。
【００３１】
３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５と、３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域１７に覆われるように、第１のニッケルシリサイド層（ニッケルシリサイド膜）１８が形成されている。いいかえれば、第１のニッケルシリサイド層（ニッケルシリサイド膜）１８は４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４上に形成される。そして、第１のニッケルシリサイド層（ニッケルシリサイド膜）１８は、底面部と側面部を備え、その側面部および底面部で４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４との間に３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５を挟んでいる。
【００３２】
なお、第１のニッケルシリサイド層（ニッケルシリサイド膜）１８には、炭素（Ｃ）が含有されていてもよい。
【００３３】
第１のニッケルシリサイド層１８はＤＩＭＯＳＦＥＴ１００のソース電極およびウェル電極として機能する。
【００３４】
第１のニッケルシリサイド層１８の膜厚は、例えば、１０ｎｍ〜２００ｎｍの範囲であり、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５と、３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域１７よりも薄い。
【００３５】
第２のｎ型ＳｉＣ層１０ｂ、ｐ型ＳｉＣ層１２、ｎ＋型ＳｉＣ領域１４の表面にまたがって、連続的にゲート絶縁膜２０が形成されている。ゲート絶縁膜２０は、必ずしもｎ＋型ＳｉＣ領域１４表面の全面を覆う必要はない。
【００３６】
ゲート絶縁膜２０には、例えば、シリコン酸化膜が適用可能である。シリコン酸化膜の膜厚は、１０ｎｍ以上１６０ｎｍ以下であることが望ましい。
【００３７】
そして、ゲート絶縁膜２０上には、ゲート電極２２が形成されている。ゲート電極２２には、例えば、多結晶シリコン等が適用可能である。
【００３８】
多結晶シリコンの不純物濃度は、１×１０１９ｃｍ−３程度であることが望ましい。不純物は、デバイスに要求される閾値電圧に併せて、ｎ型もしくはｐ型の不純物元素を選択すればよい。
【００３９】
ゲート電極２２上には、例えば、シリコン酸化膜で形成される層間絶縁膜２４が形成されている。
【００４０】
層間絶縁膜２４上には、第１の金属電極２８が形成される。層間絶縁膜２４に設けられたコンタクトホール部（開口部）で、第１のニッケルシリサイド層１８上に第１の金属電極２８が形成され、第１のニッケルシリサイド層１８と第１の金属電極２８が接続されている。第１の金属電極は、例えば、アルミニウム（Ａｌ）である。第１の金属電極２８は、ＤＩＭＯＳＦＥＴ１００のソース電極およびウェル電極として機能する。
【００４１】
コンタクトホール部（開口部）には、第１の絶縁膜の側壁２５が形成されている。第１の絶縁膜は、例えば、シリコン窒化膜である。
【００４２】
後に、本実施の形態の製造方法の記載でその詳細を述べるが、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５は層間絶縁膜２４をマスクにしたイオン注入を用いて形成されている。このため、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５と４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４の横方向の境界は、層間絶縁膜２４と側壁２５の横方向の境界位置と基本的に一致しており、その誤差範囲は０．２μｍの範囲に収まる。
【００４３】
ゲート電極２２に閾値電圧以上の電圧が印加されると、ｐ型ＳｉＣ領域１２の表面領域にチャネルが形成され、ＤＩＭＯＳＦＥＴ１００にオン電流が流れる。
【００４４】
ｎ＋型ＳｉＣ層１０ａ上、すなわちＳｉＣ基板１０の裏面側には、例えば、第２のニッケルシリサイド層３０が形成されている。
【００４５】
そして、第２のニッケルシリサイド層３０上には、第２の金属電極３２が形成されている。第２の金属電極３２はドレイン電極として機能する。第２の金属電極は、例えば、アルミニウム（Ａｌ）膜である。
【００４６】
以上、ゲート絶縁膜２０としてシリコン酸化膜を例に説明したが、シリコン酸化膜以外のゲート絶縁膜材料としては、例えば、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ５、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３等の高誘電体がある。また、ＬａＡｌ酸化物のような高誘電体を組み合わせた材料であってもかまわない。その他、シリコン酸化物に金属イオンを混ぜた材料であるシリケートであってもかまわない。
【００４７】
また、シリコン酸化膜と高誘電体膜を積層させて、その膜中及び界面に形成した固定電荷及び界面双極子で閾値調整を行ってもよい。また、ゲート絶縁膜中やその界面に窒素や水素等を導入することは、デバイス特性を劣化させる原因となるゲート絶縁膜中およびその界面の固定電荷及び界面トラップ密度の低減に有効である。例えば、窒素の導入は、ＮＨ３やＮＯ２ガス、プラズマ化された窒素による方法など、デバイスに要求されるゲート絶縁膜の性能や膜厚に応じて、必要な位置に適切な濃度を導入すればよい。
【００４８】
ゲート絶縁膜には、各世代のトランジスタ及びその製造工程で必要な耐熱性を有する材料を適宜選択して用いればよい。
【００４９】
以上、ソース電極、ウェル電極の金属シリサイドを形成する金属として、ニッケル（Ｎｉ）を例に説明したが、金属シリサイドを形成する金属はニッケルに限定されるものではない。熱処理に伴いＳｉＣとの固相反応によりシリサイドを形成する金属をデバイスの形態により適宜もちいればよい。
【００５０】
例えば、Ｎｉ／ＴｉやＮｉ−Ｔｉ合金等、ＳｉＣとの反応との際に炭素（Ｃ）と優先的に反応する金属との積層構造若しくは合金を用いてもよい。
【００５１】
また、ＳｉＣと金属との反応は、シリコン（Ｓｉ）と金属との反応温度よりも高く、この熱処理により製造されたデバイス特性が劣化する場合がある。この場合、ＳｉやＧｅなどを、シリサイドを形成する金属に含有させて反応温度を低温化させてもよい。また、シリサイドを形成する金属とＳｉやＧｅとの組成比は、デバイスに必要とされる電極の仕事関数にあわせて熱処理の温度や時間等を制御することで調整すればよい。金属シリサイドを形成する金属としては、Ｎｉの他に、Ｐｄ、Ｐｔ、Ｃｏ、Ｔａ、Ｈｆ、Ｚｒ等が挙げられる。
【００５２】
本実施の形態では、ソース電極となる第１のニッケルシリサイド層１８は、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４に比べてバンドギャップが小さく電子に対してのショットキー障壁が小さい３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５に接した構造を備えている。したがって、第１のニッケルシリサイド層１８が直接４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４に接する場合に比較して、低いコンタクト抵抗を実現できる。
【００５３】
加えて、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５は、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４と独立し、その製造過程で横方向及び縦方向の厚さを任意に制御できる。このため、その後に形成される第１のニッケルシリサイド層１８のサイズを鑑みて、横方向及び縦方向の厚さを制御することができる。その結果、コンタクト抵抗と同様にチャネル抵抗に直列に接続される拡散層抵抗を最小にすることが可能となり、ＤＩＭＯＳＦＥＴ１００のオン抵抗を低減することができる。
【００５４】
３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５の横方向及び縦方向の厚さは１ｎｍ以上、５０ｎｍ以下の範囲が好ましい。この範囲であれば、チャネル抵抗に対して３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５の比抵抗増大は無視できる。
【００５５】
また、ニッケルシリサイド／ＳｉＣ界面は通常、ｎｍオーダー以上のラフネスを有する。したがって、ばらつきなく安定してニッケルシリサイド／ＳｉＣ界面の構造を３Ｃ−ＳｉＣとするには、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５の厚さが５ｎｍ〜４０ｎｍの範囲であることが好ましい。
【００５６】
ただし、ニッケルシリサイド／ＳｉＣ界面のラフネスが大きく、部分的に３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５が断裂した領域が存在しても、その界面面積がコンタクト面積全体の５０％を超えなければ、３Ｃ−ＳｉＣ結晶構造化に伴うコンタクト抵抗低減の効果は得られる。
【００５７】
また、本実施の形態によれば、ソース領域のｎ型拡散層とウェル領域のｐ型拡散層の接合部が、結晶構造的に連続した４Ｈ−ＳｉＣで構成されることになる。したがって、ソース領域とウェル領域の接合部に、３Ｃ−ＳｉＣのｎ型拡散層が来る場合、すなわち、接合部に、４Ｈ−ＳｉＣと３Ｃ−ＳｉＣのミスフィット領域が生ずる場合に比べ、結晶欠陥に起因する問題が生じにくくなる。
【００５８】
次に、図１に示す本実施の形態のＤＩＭＯＳＦＥＴ１００の製造方法について説明する。また、図２〜図８は、本実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【００５９】
本実施の形態の半導体装置のＤＩＭＯＳＦＥＴ１００の製造方法は、第１のｎ型炭化珪素層と、第１のｎ型炭化珪素層よりもｎ型不物濃度の低い第２のｎ型炭化珪素層を有する半導体基板を準備する工程と、第２のｎ型炭化珪素層に第１のｐ型不純物領域を形成する工程と、第２のｎ型炭化珪素層に４Ｈ−ＳｉＣ構造の第１のｎ型不純物領域を形成する工程と、第２のｎ型炭化珪素層、第１のｐ型不純物領域、第１のｎ型不純物領域の表面にまたがるゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、イオン注入により、第１のｎ型不純物領域の一部を非晶質化する工程と、第１の熱処理により非晶質化した領域を再結晶化し、第１のｎ型不純物領域よりも深さの浅い３Ｃ−ＳｉＣ構造の第２のｎ型不純物領域を形成する工程と、第２のｎ型不純物領域上の一部に金属膜を形成する工程と、第２の熱処理により、金属膜と第２のｎ型不純物領域の炭化珪素を反応させ、底面部と側面部を備え、底面部および側面部で第１のｎ型不純物領域との間に第２のｎ型不純物領域を挟む金属シリサイド層を形成する工程と、を備える。
【００６０】
また、第１のｐ型不純物領域に接続され、第１のｐ型不純物領域よりも深さが浅くｐ型不純物濃度の高い第２のｐ型不純物領域を形成する工程をさらに備え、第２のｐ型不純物領域上にも金属シリサイド層が形成される。
【００６１】
さらに、ゲート電極を形成する工程の後に、第１のｎ型不純物領域上に第１の絶縁膜を形成する工程と、第１の絶縁膜に開口部を形成し、第１のｎ型不純物領域の一部を露出させる工程と、を備える。そして、第１のｎ型不純物領域の一部を非晶質化する工程において、第１の絶縁膜をマスクにイオン注入を行う。
【００６２】
さらに、第２のｎ型不純物領域を形成する工程と、金属膜を形成する工程との間に、開口部に第２の絶縁膜の側壁を形成する工程を、備える。
【００６３】
まず、４Ｈ−ＳｉＣのｎ＋型ＳｉＣ層（第１のｎ型炭化珪素層）１０ａと、ｎ＋型ＳｉＣ領域１０ａよりもｎ型不物濃度の低い４Ｈ−ＳｉＣ構造のｎ−型ＳｉＣ層（第２のｎ型炭化珪素層）１０ｂで構成されるＳｉＣ基板（半導体基板）を準備する。
【００６４】
ｎ−型ＳｉＣ層（第２のｎ型炭化珪素層）１０ｂの厚さは、例えば、１０μｍで、ｎ＋型ＳｉＣ層（第１のｎ型炭化珪素層）１０ａ上にエピタキシャル成長によって形成する。
【００６５】
次に、ｎ−型ＳｉＣ層１０ｂに、例えば、Ａｌのイオン注入と活性化の熱処理（アニール）により、４Ｈ−ＳｉＣ構造のｐ型不純物領域（第１のｐ型不純物領域）１２を形成する。また、ｎ−型ＳｉＣ層１０ｂに、例えば、Ｐのイオン注入と活性化の熱処理（アニール）により、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（ｎ型不純物領域）１４を形成する。
【００６６】
次に、ｎ−型ＳｉＣ層１０ｂに、ｐ型ＳｉＣ領域１２に接続され、ｐ型ＳｉＣ領域１２よりも深さが浅く、ｐ型ＳｉＣ領域１２よりもｐ型不純物濃度の高い４Ｈ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第２のｐ型不純物領域）１６を形成する。ｐ＋型ＳｉＣ領域１６は、例えば、Ａｌのイオン注入と活性化の熱処理（アニール）により形成する（図２）。
【００６７】
４Ｈ−ＳｉＣ構造のｐ型不純物領域（第１のｐ型不純物領域）１２、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）１４、および、ｐ＋型ＳｉＣ領域（第２のｐ型不純物領域）１６を形成するイオン注入は、イオン注入時の物理的なダメージによるＳｉＣ結晶性劣化を抑制するために、イオン注入時に基板温度を高温にすることが有効であり、その場合の基板温度範囲は４００〜６５０℃が望ましい。
【００６８】
次に、公知の方法により、ｎ−型ＳｉＣ層１０ｂ、ｐ型ＳｉＣ領域１２、ｎ＋型ＳｉＣ領域１４の表面にまたがる、例えば、シリコン酸化膜のゲート絶縁膜２０を形成する。そして、ゲート絶縁膜２０上に、例えば、多結晶ｎ型シリコンのゲート電極２２を、フォトリソグラフィーと異方性エッチングもしくは等方性エッチングにより形成する。
【００６９】
そして、ゲート電極２２上、および、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）１４上に層間絶縁膜（第１の絶縁膜）２４を形成する。層間絶縁膜２４は、例えば、シリコン酸化膜であり、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。
【００７０】
次に、層間絶縁膜２４には、フォトリソグラフィーと異方性エッチングにより、ｎ＋型ＳｉＣ領域１４およびｐ＋型ＳｉＣ領域１６が露出するように、コンタクトホール（開口部）４２が形成される（図３）。このコンタクトホール４２によって、４Ｈ−ＳｉＣ基板に形成される３Ｃ−ＳｉＣ構造の領域の横方向、すなわち基板主面に平行な方向のサイズを定義する。
【００７１】
次に、層間絶縁膜（第１の絶縁膜）２４をマスクに、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）１４の一部および４Ｈ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第２のｐ型不純物領域）１６に、例えば、ゲルマニウム（Ｇｅ）のイオン注入を行う。
【００７２】
このイオン注入により、コンタクトホール底部に露出したｎ＋型ＳｉＣ領域１４の一部およびｐ＋型ＳｉＣ領域１６の表面近傍のＳｉＣに物理的ダメージを与え、表面近傍のＳｉＣを非晶質化（アモルファス化）し非晶質化層４０を形成する（図４）。
【００７３】
イオン種はＳｉＣを効率よく非晶質化する元素がよく、デバイス特性に影響が少ない元素を選べばよい。ゲルマニウム（Ｇｅ）のほかには、シリコン（Ｓｉ）や、化学的に安定なアルゴン（Ａｒ）やキセノン（Ｘｅ）等の希ガス元素等を用いればよい。
【００７４】
また、イオン注入中に基板を液体窒素などで基板を冷却することで、イオン注入時の基板温度上昇に伴う結晶回復効果を抑制して、効率よく非晶質化させることができる。また、基板を冷却することで、非晶質化層４０とＳｉＣ結晶界面の結晶欠陥密度を低減することができる。また、基板を冷却することで、炭素（Ｃ）等の軽元素イオンを用いても非晶質化を容易に進行させることができる。
【００７５】
イオン注入のエネルギーは、後に形成される３Ｃ−ＳｉＣ構造の領域深さを定義することになる。注入元素の質量を考慮して、所望の深さになるよう決定すればよい。例えば、非晶質化層４０が０．０１μｍ〜０．４μｍになるよう決定する。
【００７６】
次に、第１の熱処理により非晶質化層４０を再結晶化し、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）１４よりも深さの浅い３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５、および、３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域１７を形成する。
【００７７】
再結晶化の熱処理はＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いればよく、温度範囲は９００℃以上１５００℃以下の範囲が望ましい。１５００℃を超える高温長時間のアニールは、ゲート絶縁膜及びその界面の特性を劣化させ、チャネルの移動度低下を引き起こし、デバイス特性を劣化させてしまう。９００℃未満では、非晶質化層４０の再結晶化が十分進行しないおそれがある。よって、３Ｃ−ＳｉＣ構造領域の形成のための熱処理の温度制御は重要である。
【００７８】
また、ゲート絶縁膜とその界面の特性劣化を抑制するために、窒素（Ｎ）やリン（Ｐ）もしくは水素を含む雰囲気でのアニールも有効である。また、アニールの短時間化の方法として、レーザーアニールやフラッシュランプアニールなどの技術を用いたミリセックアニールを用いてもよい。また、ＲＦマイクロ波アニールは低温度ながら、再結晶化を生じさせる有効な手段である。
【００７９】
また、再結晶化により３Ｃ−ＳｉＣ構造の結晶を形成する領域は、最終構造として金属シリサイドと、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５、および、３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域１７に挟まれる領域である。再結晶化する領域は、必ずしも非晶質化層４０の全域でなくてもかまわない。再結晶化は基板と非晶質化層４０との界面付近を成長核として進行する場合が多く、非晶質化層４０のうち表面近傍は非晶質層（アモルファス層）として残存してもかまわない。その場合には、後工程の金属シリサイド７の形成プロセス温度が低温化でき、ゲート絶縁膜の特性劣化抑制に有効に作用するという利点がある。
【００８０】
次に、コンタクトホール（開口部）４２の側面にサイドウォールプロセスにより、例えば、シリコン窒化膜（第２の絶縁膜）の側壁（オフセットスペーサー）２５を形成する。
【００８１】
具体的には、例えば、シリコン窒化膜（ＳｉＮ）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて成膜する。その後、異方性のエッチングによって層間絶縁膜（第１の絶縁膜）２４およびコンタクトホール（開口部）４２底面のＳｉＮを除去し、コンタクトホール４２の側面に選択的にＳｉＮの側壁２５を形成する（図５）。
【００８２】
この場合のＳｉＮ膜厚、すなわち側壁２５の横方向の厚みは、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５の横方向の厚みを定義する。ｎ＋型ＳｉＣ領域１５の横方向の厚みはＳｉＮ膜厚から、後の金属シリサイド形成で消費されるＳｉＣ領域の横方向厚みを差し引いた値となる。よって、許容されるＳｉＮの最小膜厚は、金属シリサイド形成で消費されるＳｉＣ領域の横方向厚みであり、それ以上であれば３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５が残存することになる。
【００８３】
もっとも、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５の横方向の厚さは短いほど拡散層による寄生抵抗が低減しデバイスの特性オン抵抗の低減に繋がる。このため、金属シリサイドの膜厚ばらつき及びプロセスばらつきを考慮し決定すればよい。具体的には、ＳｉＮ膜厚は１０ｎｍ以上５０ｎｍ以下が望ましい。
【００８４】
次に、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５上の一部、すなわち、ＳｉＮの側壁２５で被覆される領域以外に、金属膜３６を形成する（図６）。具体的には、例えば、ニッケル膜を、スパッタ法などを用いて成膜する。
【００８５】
次に、第２の熱処理により、ニッケル膜３６と３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５の炭化珪素を反応させ、ニッケルシリサイド層（金属シリサイド層）１８を形成する。その後、未反応のニッケル膜３６を除去する（図７）。
【００８６】
具体的には、例えば、５５０℃〜１０００℃のアニールを行い、Ｎｉ／ＳｉＣ界面にニッケルシリサイド層１８を形成し、酸溶液処理によって、層間絶縁膜２４上、側壁２５上の未反応Ｎｉを除去する
【００８７】
ニッケルシリサイド層１８は、底面部と側面部を備え、その底面部および側面部で、４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）１４および４Ｈ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第２のｐ型不純物領域）１６との間に、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５および３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域１７を挟んだ構造となる。
【００８８】
なお、ニッケル膜厚およびアニールのプロセス条件によっては、ニッケルシリサイド化反応に伴って余剰な炭素（Ｃ）がニッケルシリサイド表面に析出する場合がある。そして、その炭素（Ｃ）が上部のアルミニウム（Ａｌ）電極・配線との密着性を劣化させる要因、や寄生抵抗を上昇させる要因となりデバイス特性及またはその信頼性を劣化させる。
【００８９】
この問題を解決する方法として、図６のニッケル膜３６中に、チタン（Ｔｉ）を含有させる、もしくは、チタン（Ｔｉ）をニッケル膜３６の上部、もしくは下部に配した積層構造にすることが有効である。この場合、チタン（Ｔｉ）は炭素（Ｃ）と優先的に反応し、炭素（Ｃ）のニッケルシリサイド表面への析出を抑制する効果がある。
【００９０】
また、ニッケルシリサイド層１８の形成方法として２段階アニール法も有効である。この場合、第１段アニールとして７００度程度以下の比較的低温でシリサイドを形成し、酸溶液による未反応Ｎｉ除去プロセスの後に第１段アニールより高温の第２段アニールを行う。そうすることで、コンタクト抵抗をさらに低抵抗化することも可能である。
【００９１】
次に、ｎ＋型ＳｉＣ層１０ａ上、すなわちＳｉＣ基板１０の裏面側にも、ニッケルシリサイド膜（第２のニッケルシリサイド層）３０を形成する（図８）。
【００９２】
その後、第１のニッケルシリサイド層１８上に、例えば、アルミニウムをスパッタすることで第１の金属電極２８を形成する。また、第２のニッケルシリサイド層３０上に、例えば、アルミニウムをスパッタすることで第２の金属電極３２を形成する。
【００９３】
以上の製造方法により、図１に示すＤＩＭＯＳＦＥＴ１００が形成される。
【００９４】
本実施の形態の製造方法によれば、ソース領域に３Ｃ−ＳｉＣ構造のＳｉＣを用いて低い寄生抵抗を実現し、高い性能を備える半導体装置が製造可能となる。
【００９５】
（第２の実施の形態）
本実施の形態の半導体装置は、金属シリサイド層の側面部でのみ、金属シリサイド層が第１のｎ型不純物領域との間に第２のｎ型不純物領域を挟む点以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記述を省略する。
【００９６】
図９は、本実施の形態の半導体装置の模式断面図である。
【００９７】
図９に示すように、ＤＩＭＯＳＦＥＴ２００では、ニッケルシリサイド層１８の側面部でのみ、ニッケルシリサイド層１８が４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）１４との間に３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第２のｎ型不純物領域）１５を挟む構造となっている。いいかえれば、ニッケルシリサイド層１８の底面部およびその側面部の一部が、ｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）１４および４Ｈ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第２のｐ型不純物領域）１６と接する構造である。したがって、３Ｃ−ＳｉＣ構造の領域は、側壁２５の直下の、ニッケルシリサイド層１８の膜厚よりも浅い部分のみに形成されている。
【００９８】
トランジスタがオン動作する場合、ニッケルシリサイド層１８からソース拡散層へ流れる電流は、基板の表面近傍、すなわち、側壁２５の直下のニッケルシリサイド層１８の膜厚よりも浅い部分に集中する。このため、本実施の形態の構造をもってしても、コンタクト抵抗の低減効果によるトランジスタのオン抵抗を効果的に小さくすることができる。
【００９９】
また、３Ｃ−ＳｉＣは４Ｈ−ＳｉＣに比較して価電子帯端のバンドオフセットの効果はほとんどない。このため、ウェル領域に対するコンタクト抵抗は第１の実施の形態の構造と同等に保つことができる。
【０１００】
本実施の形態の半導体装置は、第１の実施の形態と比較して、小さいサーマルバジェットで形成できるため、ゲートスタック構造及びその界面特性の劣化をさらに抑制できる。小さいサーマルバジェットで形成できるのは、３Ｓ−ＳｉＣ再結晶化領域を小さくすることが可能となるためである。
【０１０１】
本実施の形態の半導体装置は、第１の実施の形態と同様の製造方法で実現できる。具体的には、非晶質化時のイオン注入エネルギーやニッケル成膜時の膜厚を制御することによって実現される。
【０１０２】
（第３の実施の形態）
本実施の形態の半導体装置は、ゲート電極が、多結晶シリコンとニッケルシリサイドの積層構造であること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
【０１０３】
図１０は、本実施の形態の半導体装置の模式断面図である。
【０１０４】
図１０に示すように、本実施の形態のＤＩＭＯＳＦＥＴ３００では、ゲート電極２２が、多結晶シリコン層２２ａと、ニッケルシリサイド層２２ｂの２層構造のゲートスタック構造となっている。ニッケルシリサイド層２２ｂはＮｉ：Ｓｉが１：１の比率であるＮｉＳｉ相である。
【０１０５】
この構造をとることで、ゲート電極２２部分の比抵抗率が低減される。例えば、ゲート電極をこの構造にすることにより、ゲート電極２２のシート抵抗が多結晶シリコン一層の場合に比較して１／１０以下になる。このため、ＤＩＭＯＳＦＥＴ３００の高周波数動作が実現される。これは、ニッケルシリサイド層２２ｂの比抵抗が多結晶シリコン層２２ａのそれより１桁以上小さいためである。また、ＤＩＭＯＳＦＥＴ３００の閾値電圧は本構造をとることで、ｎ型多結晶シリコン単層のゲート電極にくらべて約０．５Ｖ上昇する。これはＮｉＳｉ電極の仕事関数がｎ＋多結晶シリコンのそれに対して、約０．５ｅＶ高いためである。これによって、ノーマリーオフのＤＩＭＯＳＦＥＴが容易に実現される。また、ニッケル膜とｎ型多結晶シリコンの膜厚比をニッケル膜厚が厚い方向に変化させることで、ゲート電極のニッケル組成が大きくなる。したがって、閾値電圧をさらに最大で約０．３ｅＶ高く設定できる。この場合、形成するシリサイド相は、Ｎｉ２ＳｉやＮｉ３Ｓｉである。
【０１０６】
ゲート電極２２上部には、ニッケルシリサイド以外の金属的な特性を示す金属シリサイドやその他の金属及び金属化合物を用いてもよい。Ｔｉ、Ｃｏ、Ｗ、Ｍｏなどのシリサイドは高温でも安定にその構造を維持することから、ゲート電極の後工程のプロセス温度にも耐え好ましい。また、ゲート電極のすべてをこれら金属的な性質を有する低抵抗な高温安定材料に置き換えることも有効である。
【０１０７】
ゲート電極２２上部の金属シリサイド層は多結晶シリコン成膜に連続して形成してもよいし、ソース領域と同じ金属材料であれば、ソース領域の金属シリサイド層と同じタイミングで形成することもできる。
【０１０８】
以上、本実施の形態によれば、第１の実施の形態の効果に加え、さらに、ゲート電極のシート抵抗が低減することによる性能向上という新たな効果が実現される。
【０１０９】
（第４の実施の形態）
本実施の形態の半導体装置は、ゲート電極が、多結晶シリコン、炭素含有多結晶シリコンおよびニッケルシリサイドの積層構造であること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
【０１１０】
図１１は、本実施の形態の半導体装置の模式断面図である。
【０１１１】
図１１に示すように、本実施の形態のＤＩＭＯＳＦＥＴ４００では、ゲート電極２２が、多結晶シリコン層２２ａと、炭素含有多結晶シリコン層（カーボンドープ多結晶シリコン層）２２ｃ、ニッケルシリサイド層２２ｂの３層構造のゲートスタック構造となっている。
【０１１２】
この構造をとることで、ゲート電極２２部分の比抵抗率が低減される。例えば、ゲート電極をこの構造にすることにより、ゲート電極２２のシート抵抗が多結晶シリコン一層の場合に比較して１／１０以下になる。
【０１１３】
また、炭素含有多結晶シリコン層２２ｃを、多結晶シリコン層２２ａとニッケルシリサイド層２２ｂの間に挿入することで、ニッケルシリサイド層２２ｂの熱的安定性が改善する。したがって、ソース領域部分のＳｉＣ上に、低抵抗コンタクトを実現するための第１のニッケルシリサイド層１８を形成する場合に必要とされるプロセス温度を経ても、層構造を維持することが可能となる。
【０１１４】
この炭素含有多結晶シリコン層２２ｃのＣ組成は０．１原子％以上３．０原子％以下が望ましい。この範囲であれば比較的低温で、ＣＶＤ法を用いて炭素含有多結晶シリコン層２２ｃが形成でき、かつ、その上部に形成されるニッケルシリサイド層２２ｂの熱安定性も十分に改善される。
【０１１５】
本実施の形態によれば、ゲート電極２２上部の金属シリサイド層と、ソース領域の金属シリサイド層の同時形成が容易となる。
【０１１６】
以上、本実施の形態によれば、第１の実施の形態の効果に加え、さらに、ゲート電極のシート抵抗が低減することによる性能向上という新たな効果が実現される。また、熱的安定性が高く、製造容易なＤＩＭＯＳＦＥＴが実現される。
【０１１７】
（第５の実施の形態）
本実施の形態の半導体装置は、ゲート電極側面に、第１の側壁と、第２の側壁の２つの側壁が形成されること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については、記載を省略する。
【０１１８】
また、本実施の形態の半導体装置の製造方法は、ゲート電極を形成する工程の後に、ゲート電極に第１の絶縁膜の第１の側壁を形成する工程を、さらに備え、第１のｎ型不純物領域の一部を非晶質化する工程において、第１の側壁をマスクにイオン注入を行う。また、第２のｎ型不純物領域を形成する工程と、金属膜を形成する工程との間に、第１の側壁上に、第２の絶縁膜の第２の側壁を形成する工程を、さらに備える。上記工程以外は、基本的に第１の実施の形態と同様である。
【０１１９】
図１２は、本実施の形態の半導体装置の模式断面図である。
【０１２０】
図１２に示すように、本実施の形態のＤＩＭＯＳＦＥＴ５００では、ゲート電極２２の側面に、例えば、シリコン酸化膜で形成される第１の側壁３８と、シリコン窒化膜で形成される第２の側壁２５の２つの側壁が形成される。
【０１２１】
図１３、図１４は、本実施の形態の半導体装置の製造方法を示す模式工程断面図である。
【０１２２】
ゲート電極２２を形成した後に、ゲート電極２２の側面に、例えば、サイドウォールプロセスによりシリコン酸化膜（第１の絶縁膜）の第１の側壁３８を形成する。次に、第１の側壁３８をマスクにＧｅ等のイオン注入を行い、非晶質層４０を形成する（図１２）。
【０１２３】
その後、第１の実施の形態と同様に、例えば、シリコン窒化膜で形成される第２の側壁２５を、第１の側壁３８上、すなわち第１の側壁３８の側面に形成する。その後、ニッケル膜３６を形成する（図１４）以後、第１の実施の形態と同様の工程を経ることで、図１１のＤＩＭＯＳＦＥＴ５００が形成される。
【０１２４】
本実施の形態によれば、ゲート電極２２に対して自己整合的にオフセットさせた３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５およびニッケルシリサイド層１８が形成される。したがって、リソグラフィの合わせによるバラツキを抑えつつ、精度よくソース拡散層領域の構造を制御することができる。
【０１２５】
その結果、３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１５や４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域１４等のソース拡散層領域の横方向の長さが精度よく短くでき、かつ、ソース拡散層領域よりも低抵抗シリサイド領域を大きくすることができる。したがって、本実施の形態によれば、チャネルに直列接続される寄生抵抗成分が小さくなることで、特性オン抵抗がさらに改善される。
【０１２６】
（第６の実施の形態）
本実施の形態の半導体装置は、ＤＩＭＯＳＦＥＴではなく、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である点で第１の実施の形態と異なっている。ソース領域の構造および製造方法の要部については、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
【０１２７】
本実施の形態の半導体装置は、ｐ型炭化珪素層と、ｐ型炭化珪素層上のｎ型炭化珪素層を有する半導体基板と、ｎ型炭化珪素層に形成される第１のｐ型不純物領域と、ｎ型炭化珪素層に形成される４Ｈ−ＳｉＣ構造の第１のｎ型不純物領域と、ｎ型炭化珪素層に形成され、第１のｎ型不純物領域よりも深さの浅い３Ｃ−ＳｉＣ構造の第２のｎ型不純物領域と、ｎ型炭化珪素層、第１のｐ型不純物領域、第１のｎ型不純物領域の表面にまたがるゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、第１のｎ型不純物領域上に形成され、底面部と側面部を備え、少なくとも側面部で第１のｎ型不純物領域との間に第２のｎ型不純物領域を挟む金属シリサイド層と、を備える
【０１２８】
図１５は、本実施の形態の半導体装置の模式断面図である。本実施の形態の半導体装置はＩＧＢＴである。
【０１２９】
図１５に示すように、ＩＧＢＴ６００は、ｐ＋型ＳｉＣ層（ｐ型炭化珪素層）１０ｃと、ｎ−型ＳｉＣ層（ｎ型炭化珪素層）１０ｂで構成される４Ｈ−ＳｉＣのＳｉＣ基板１０が用いられる。
【０１３０】
ｐ＋型ＳｉＣ層１０ｃは、例えば、不純物濃度５×１０１８〜１×１０１９ｃｍ−３程度の、例えばＡｌをｐ型不純物として含む。ｐ＋型ＳｉＣ層１０ｃはＩＧＢＴ６００のコレクタ領域として機能する。
【０１３１】
ｐ＋型ＳｉＣ層１０ｃ上、すなわちＳｉＣ基板１０の裏面側には、第２のニッケルシリサイド層３０と、第２の金属電極３２がコレクタ電極として形成されている。
【０１３２】
また、第１のニッケルシリサイド層１８および第１の金属電極２８は、ＩＧＢＴ６００のエミッタ電極およびウェル電極として機能する。
【０１３３】
その他の構成は、第１の実施の形態と同様である。
【０１３４】
以上、本実施の形態によれば、ソース領域に３Ｃ−ＳｉＣ構造のＳｉＣを用いて低い寄生抵抗を実現し、高い性能を備えるＩＧＢＴおよびその製造方法が実現される。
【０１３５】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１３６】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【０１３７】
１０ ＳｉＣ基板（炭化珪素基板）
１０ａ ｎ＋型ＳｉＣ層（第１のｎ型炭化珪素層）
１０ｂ ｎ−型ＳｉＣ層（第２のｎ型炭化珪素層）
１０ｃ ｐ＋型ＳｉＣ層（ｐ型炭化珪素層）
１２ ｐ型ＳｉＣ領域（第１のｐ型不純物領域）
１４ ４Ｈ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第１のｎ型不純物領域）
１５ ３Ｃ−ＳｉＣ構造のｎ＋型ＳｉＣ領域（第２のｎ型不純物領域）
１６ ４Ｈ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第２のｐ型不純物領域）
１７ ３Ｃ−ＳｉＣ構造のｐ＋型ＳｉＣ領域（第３のｐ型不純物領域）
１８ 第１のニッケルシリサイド層
２０ ゲート絶縁膜
２２ ゲート電極
２５ 側壁（第２の側壁）
２８ 第１の金属電極
３０ 第２のニッケルシリサイド層
３２ 第２の金属電極
３６ ニッケル膜（金属膜）
３８ 第１の側壁
４０ 非晶質化層
４２ コンタクトホール（開口部）
１００ ＤＩＭＯＳＦＥＴ
２００ ＤＩＭＯＳＦＥＴ
３００ ＤＩＭＯＳＦＥＴ
４００ ＤＩＭＯＳＦＥＴ
５００ ＤＩＭＯＳＦＥＴ
６００ ＩＧＢＴ
【特許請求の範囲】
【請求項１】
第１のｎ型炭化珪素層と、前記第１のｎ型炭化珪素層よりもｎ型不物濃度の低い第２のｎ型炭化珪素層を有する半導体基板と、
前記第２のｎ型炭化珪素層に形成される第１のｐ型不純物領域と、
前記第２のｎ型炭化珪素層に形成される４Ｈ−ＳｉＣ構造の第１のｎ型不純物領域と、
前記第２のｎ型炭化珪素層に形成され、前記第１のｎ型不純物領域よりも深さの浅い３Ｃ−ＳｉＣ構造の第２のｎ型不純物領域と、
前記第２のｎ型炭化珪素層、前記第１のｐ型不純物領域、前記第１のｎ型不純物領域の表面にまたがるゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記第１のｎ型不純物領域上に形成され、底面部と側面部を備え、少なくとも前記側面部で前記第１のｎ型不純物領域との間に前記第２のｎ型不純物領域を挟む金属シリサイド層と、
を備えることを特徴とする半導体装置。
【請求項２】
ｐ型炭化珪素層と、前記ｐ型炭化珪素層上のｎ型炭化珪素層を有する半導体基板と、
前記ｎ型炭化珪素層に形成される第１のｐ型不純物領域と、
前記ｎ型炭化珪素層に形成される４Ｈ−ＳｉＣ構造の第１のｎ型不純物領域と、
前記ｎ型炭化珪素層に形成され、前記第１のｎ型不純物領域よりも深さの浅い３Ｃ−ＳｉＣ構造の第２のｎ型不純物領域と、
前記ｎ型炭化珪素層、前記第１のｐ型不純物領域、前記第１のｎ型不純物領域の表面にまたがるゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記第１のｎ型不純物領域上に形成され、底面部と側面部を備え、少なくとも前記側面部で前記第１のｎ型不純物領域との間に前記第２のｎ型不純物領域を挟む金属シリサイド層と、
を備えることを特徴とする半導体装置。
【請求項３】
前記金属シリサイド層が、前記底面部でも前記第１のｎ型不純物領域との間に前記第２のｎ型不純物領域を挟むことを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記第１のｐ型不純物領域に接続され前記第１のｐ型不純物領域よりも深さが浅くｐ型不純物濃度の高い第２のｐ型不純物領域をさらに備え、
前記第２のｐ型不純物領域上にも前記金属シリサイド層が形成されることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記金属シリサイド層がニッケルシリサイド層であることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
【請求項６】
第１のｎ型炭化珪素層と、前記第１のｎ型炭化珪素層よりもｎ型不物濃度の低い第２のｎ型炭化珪素層を有する半導体基板を準備する工程と、
前記第２のｎ型炭化珪素層に第１のｐ型不純物領域を形成する工程と、
前記第２のｎ型炭化珪素層に４Ｈ−ＳｉＣ構造の第１のｎ型不純物領域を形成する工程と、
前記第２のｎ型炭化珪素層、前記第１のｐ型不純物領域、前記第１のｎ型不純物領域の表面にまたがるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
イオン注入により、前記第１のｎ型不純物領域の一部を非晶質化する工程と、
第１の熱処理により前記非晶質化した領域を再結晶化し、前記第１のｎ型不純物領域よりも深さの浅い３Ｃ−ＳｉＣ構造の第２のｎ型不純物領域を形成する工程と、
前記第２のｎ型不純物領域上の一部に金属膜を形成する工程と、
第２の熱処理により、前記金属膜と前記第２のｎ型不純物領域の炭化珪素を反応させ、底面部と側面部を備え、少なくとも前記側面部で前記第１のｎ型不純物領域との間に前記第２のｎ型不純物領域を挟む金属シリサイド層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記ゲート電極を形成する工程の後に、前記第１のｎ型不純物領域上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に開口部を形成し、前記第１のｎ型不純物領域の一部を露出させる工程と、をさらに備え、
前記第１のｎ型不純物領域の一部を非晶質化する工程において、前記第１の絶縁膜をマスクにイオン注入を行うことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２のｎ型不純物領域を形成する工程と、前記金属膜を形成する工程との間に、前記開口部に第２の絶縁膜の側壁を形成する工程を、さらに備えることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極を形成する工程の後に、前記ゲート電極に第１の絶縁膜の第１の側壁を形成する工程を、さらに備え、
前記第１のｎ型不純物領域の一部を非晶質化する工程において、前記第１の側壁をマスクにイオン注入を行うことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１０】
前記第２のｎ型不純物領域を形成する工程と、前記金属膜を形成する工程との間に、前記第１の側壁上に、第２の絶縁膜の第２の側壁を形成する工程を、さらに備えることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１】
第１のｎ型炭化珪素層と、前記第１のｎ型炭化珪素層よりもｎ型不物濃度の低い第２のｎ型炭化珪素層を有する半導体基板と、
前記第２のｎ型炭化珪素層に形成される第１のｐ型不純物領域と、
前記第２のｎ型炭化珪素層に形成される４Ｈ−ＳｉＣ構造の第１のｎ型不純物領域と、
前記第２のｎ型炭化珪素層に形成され、前記第１のｎ型不純物領域よりも深さの浅い３Ｃ−ＳｉＣ構造の第２のｎ型不純物領域と、
前記第２のｎ型炭化珪素層、前記第１のｐ型不純物領域、前記第１のｎ型不純物領域の表面にまたがるゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記第１のｎ型不純物領域上に形成され、底面部と側面部を備え、少なくとも前記側面部で前記第１のｎ型不純物領域との間に前記第２のｎ型不純物領域を挟む金属シリサイド層と、
を備えることを特徴とする半導体装置。
【請求項２】
ｐ型炭化珪素層と、前記ｐ型炭化珪素層上のｎ型炭化珪素層を有する半導体基板と、
前記ｎ型炭化珪素層に形成される第１のｐ型不純物領域と、
前記ｎ型炭化珪素層に形成される４Ｈ−ＳｉＣ構造の第１のｎ型不純物領域と、
前記ｎ型炭化珪素層に形成され、前記第１のｎ型不純物領域よりも深さの浅い３Ｃ−ＳｉＣ構造の第２のｎ型不純物領域と、
前記ｎ型炭化珪素層、前記第１のｐ型不純物領域、前記第１のｎ型不純物領域の表面にまたがるゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記第１のｎ型不純物領域上に形成され、底面部と側面部を備え、少なくとも前記側面部で前記第１のｎ型不純物領域との間に前記第２のｎ型不純物領域を挟む金属シリサイド層と、
を備えることを特徴とする半導体装置。
【請求項３】
前記金属シリサイド層が、前記底面部でも前記第１のｎ型不純物領域との間に前記第２のｎ型不純物領域を挟むことを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記第１のｐ型不純物領域に接続され前記第１のｐ型不純物領域よりも深さが浅くｐ型不純物濃度の高い第２のｐ型不純物領域をさらに備え、
前記第２のｐ型不純物領域上にも前記金属シリサイド層が形成されることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記金属シリサイド層がニッケルシリサイド層であることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
【請求項６】
第１のｎ型炭化珪素層と、前記第１のｎ型炭化珪素層よりもｎ型不物濃度の低い第２のｎ型炭化珪素層を有する半導体基板を準備する工程と、
前記第２のｎ型炭化珪素層に第１のｐ型不純物領域を形成する工程と、
前記第２のｎ型炭化珪素層に４Ｈ−ＳｉＣ構造の第１のｎ型不純物領域を形成する工程と、
前記第２のｎ型炭化珪素層、前記第１のｐ型不純物領域、前記第１のｎ型不純物領域の表面にまたがるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
イオン注入により、前記第１のｎ型不純物領域の一部を非晶質化する工程と、
第１の熱処理により前記非晶質化した領域を再結晶化し、前記第１のｎ型不純物領域よりも深さの浅い３Ｃ−ＳｉＣ構造の第２のｎ型不純物領域を形成する工程と、
前記第２のｎ型不純物領域上の一部に金属膜を形成する工程と、
第２の熱処理により、前記金属膜と前記第２のｎ型不純物領域の炭化珪素を反応させ、底面部と側面部を備え、少なくとも前記側面部で前記第１のｎ型不純物領域との間に前記第２のｎ型不純物領域を挟む金属シリサイド層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記ゲート電極を形成する工程の後に、前記第１のｎ型不純物領域上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に開口部を形成し、前記第１のｎ型不純物領域の一部を露出させる工程と、をさらに備え、
前記第１のｎ型不純物領域の一部を非晶質化する工程において、前記第１の絶縁膜をマスクにイオン注入を行うことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２のｎ型不純物領域を形成する工程と、前記金属膜を形成する工程との間に、前記開口部に第２の絶縁膜の側壁を形成する工程を、さらに備えることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極を形成する工程の後に、前記ゲート電極に第１の絶縁膜の第１の側壁を形成する工程を、さらに備え、
前記第１のｎ型不純物領域の一部を非晶質化する工程において、前記第１の側壁をマスクにイオン注入を行うことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１０】
前記第２のｎ型不純物領域を形成する工程と、前記金属膜を形成する工程との間に、前記第１の側壁上に、第２の絶縁膜の第２の側壁を形成する工程を、さらに備えることを特徴とする請求項９記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−５８６０１（Ｐ２０１３−５８６０１Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１１−１９５９７８（Ｐ２０１１−１９５９７８）
【出願日】平成２３年９月８日（２０１１．９．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２３年９月８日（２０１１．９．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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