半導体装置及びその製造方法
【課題】III-V族窒化物半導体を有する半導体装置において、熱による出力低下を低減する。
【解決手段】半導体装置は、基板１０１上に設けられ、III-V族窒化物半導体からなるバッファ層１０２と、バッファ層１０２上に設けられ、III-V族窒化物半導体からなる第１の半導体層１０３と、第１の半導体層１０３上に設けられ、III-V族窒化物半導体からなる第２の半導体層１０４と、基板１０１の裏面上に設けられ、接地に接続された裏面電極１１１と、第２の半導体層１０４上に互いに離間して設けられたソース電極１３２及びドレイン電極１３４と、第２の半導体層１０４上に設けられたゲート電極１３６とと、第２の半導体層１０４、第１の半導体層１０３、及びバッファ層１０２を貫通し、少なくとも基板１０１に達し、ソース電極１３２と裏面電極１１１とを電気的に接続させるプラグ１０９とを備えている。
【解決手段】半導体装置は、基板１０１上に設けられ、III-V族窒化物半導体からなるバッファ層１０２と、バッファ層１０２上に設けられ、III-V族窒化物半導体からなる第１の半導体層１０３と、第１の半導体層１０３上に設けられ、III-V族窒化物半導体からなる第２の半導体層１０４と、基板１０１の裏面上に設けられ、接地に接続された裏面電極１１１と、第２の半導体層１０４上に互いに離間して設けられたソース電極１３２及びドレイン電極１３４と、第２の半導体層１０４上に設けられたゲート電極１３６とと、第２の半導体層１０４、第１の半導体層１０３、及びバッファ層１０２を貫通し、少なくとも基板１０１に達し、ソース電極１３２と裏面電極１１１とを電気的に接続させるプラグ１０９とを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III-V族窒化物半導体からなる電界効果型の半導体装置に関する。
【背景技術】
【０００２】
III-V族窒化物半導体、すなわち窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）等の、一般式がＡｌｘＧａ１−ｘ−ｙＩｎｙＮ(但し、０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１)で表わされる混晶物は、その物理的特徴である広いバンドギャップと直接遷移型のバンド構造とを利用して短波長光学素子へ応用することのみならず、高い破壊電界と飽和電子速度という特徴から電子デバイスへ応用することも検討されている。
【０００３】
特に、半絶縁性基板の上に順次エピタキシャル成長したＡｌｘＧａ１−ｘＮ層（但し、０＜ｘ≦１）とＧａＮ層との界面に現れる二次元電子ガス（Two Dimensional Electron Gas：以下、２ＤＥＧと呼ぶ）を利用するヘテロ接合電界効果トランジスタ(Hetero-junction Field Effect Transistor：以下、ＨＦＥＴと呼ぶ)は、高出力デバイスや高周波デバイスとして開発が進められている。このＨＦＥＴでは、キャリア供給層（Ｎ型ＡｌＧａＮショットキー層）からの電子の供給に加え、自発分極及びピエゾ分極の分極効果による電荷の供給がある。その電子密度は１０１３ｃｍ−２を超え、ＡｌＧａＡｓ／ＧａＡｓ系ＨＦＥＴと比べて１桁程度も大きい。
【０００４】
このように、III-V族窒化物半導体を用いたＨＦＥＴでは、ＧａＡｓ系ＨＦＥＴと比べて高いドレイン電流密度を期待でき、最大ドレイン電流が１Ａ／ｍｍを超える素子が報告されている（非特許文献１参照）。さらに、III-V族窒化物半導体は広いバンドギャップ（例えばＧａＮのバンドギャップは３．４ｅＶ）を有するため高い耐圧特性を示し、III-V族窒化物半導体を用いたＨＦＥＴではゲート−ドレイン電極間の耐圧を１００Ｖ以上とすることが可能である（非特許文献１参照）。このように、高耐圧且つ高電流密度を示す電気的特性を期待できることから、III-V族窒化物半導体を用いたＨＦＥＴを中心とする電子デバイスは、高周波素子として、また従来よりも小さい設計寸法で大電力を扱える素子として応用が検討されている。
【０００５】
しかしながら、III-V族窒化物半導体からなる電子デバイスは、高周波、高出力又は大電力素子として有望とされるが、その実現のためには様々な工夫が必要である。このような高周波特性、高出力特性及び大電力特性を持つ素子を実現するための工夫の１つとして、ビアホール構造を用いる技術が知られている。（特許文献１参照）
以下、このような従来のビアホール構造を用いたＦＥＴについて図５を参照しながら説明する。図５は、ビアホール構造を有する従来のＦＥＴの構造を示す断面図である。
【０００６】
図５に示ように、従来のＦＥＴは、シリコン（Ｓｉ）からなる高抵抗基板１の上に形成されたIII-V族窒化物半導体からなるチャネル層３と、チャネル層３の上に形成され、III-V族窒化物半導体からなるショットキー層５とを備えている。
【０００７】
ショットキー層５の上には、ショットキー電極７と、その両側方に位置するオーミック性のソース電極１１及びドレイン電極１３とが形成されている。高抵抗基板１、バッファ層、チャネル層３、及びショットキー層５におけるソース電極の下に位置する部分の一部にはビアホール２５が選択的に形成されており、このビアホール２５内には、裏面電極１５へと接続するプラグ９が埋め込まれている。ＦＥＴのソース電極１１は、プラグ９及び裏面電極１５を介して接地電源と接続されている。
【０００８】
従来のＦＥＴでは、ソース電極がワイヤにより接地される構成のＦＥＴと比べてソースインダクタンスを低減できるため、線形利得で約２ｄＢの改善が見られることが報告されている（非特許文献２参照）。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】安藤祐二、岡本康宏、宮本広信、中山達峰、井上隆、葛原正明著「高耐圧AlGaN/GaNヘテロ接合FETの評価」信学技報、ED2002-214, CPM2002-105(2002-10), pp.29-34
【非特許文献２】福田益美、平地康剛著「ＧａＡｓ電界効果トランジスタの基礎」電子情報通信学会、１９９２年、ｐ．２１４
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ビアホールを用いる従来の半導体装置では、次のような不具合が生じていた。安価なＳｉ基板を用いた半導体装置においては、熱伝導性がＳｉＣ基板に比べて劣っているために、ＳｉＣ基板を用いた半導体素子に比べて出力が低下してしまう。
【００１１】
前記課題に鑑み、本発明は、III-V族窒化物半導体を有する半導体装置において、熱による出力低下を低減することを目的とする。
【課題を解決するための手段】
【００１２】
図６は、通常モードとパルスモードのそれぞれで駆動した場合の従来の半導体装置の出力の比較を示す図である。同図に示す結果から、パルス駆動の場合には出力の低下が抑えられていることが分かる。これは、パルス駆動では通常駆動に比べて基板温度の上昇が低減されるためと考えられる。
【００１３】
また、図７は、動作時の半導体装置内の温度分布を示す図である。同図において、色の濃い部分、すなわち温度の高い部分は活性領域（主にソース−ドレイン間の領域）であり、熱は活性領域内で発生することが分かる。以上のことを鑑みて、本願発明者らは独自に検討を重ねた結果、本願発明に想到するに至った。
【００１４】
本発明の一例に係る半導体装置は、基板と、前記基板の上面上または上方に設けられ、III-V族窒化物半導体からなる第１の半導体層と、前記第１の半導体層上に設けられ、III-V族窒化物半導体からなる第２の半導体層と、前記基板の裏面上に設けられ、接地に接続された裏面電極と、前記第２の半導体層上に互いに離間して設けられたソース電極及びドレイン電極と、前記第２の半導体層上であって、前記ソース電極とドレイン電極との間の位置に設けられ、前記第２の半導体層とショットキー接触するゲート電極と、前記第２の半導体層及び前記第１の半導体層を貫通し、少なくとも前記基板に達し、前記ソース電極と前記裏面電極とを電気的に接続させるプラグとを備えている。
【００１５】
この構成によれば、ソース電極が第２の半導体層上方の配線を介さずにプラグを介して裏面電極及び接地に接続されるので、ソース電極が配線を介して接地される場合に比べてソースインダクタンスを低減することができる。
【００１６】
また、ソース電極とドレイン電極との間では動作時に熱が発生するところ、ソース電極下にプラグが設けられているので、プラグを介して熱が裏面電極へと伝達され、動作時の温度上昇を緩和することができる。このため、上記構成の半導体装置では、従来の半導体装置に比べて出力の低下を抑えることが可能となる。
【００１７】
本発明の一例に係る半導体装置の製造方法は、基板と、前記基板の上面上または上方に設けられ、III-V族窒化物半導体からなる第１の半導体層と、前記第１の半導体層上に設けられ、III-V族窒化物半導体からなる第２の半導体層と、前記基板の裏面上に設けられ、接地に接続された裏面電極と、前記第２の半導体層上に互いに離間して設けられたソース電極及びドレイン電極と、前記第２の半導体層上であって、前記ソース電極とドレイン電極との間の位置に設けられ、前記第２の半導体層とショットキー接触するゲート電極と、前記第２の半導体層及び前記第１の半導体層を貫通し、少なくとも前記基板に達し、前記ソース電極と前記裏面電極とを電気的に接続させるプラグとを備えている。
【００１８】
この方法によれば、プラグを介して動作時に生じる熱を裏面電極へと放熱しやすい構造を作製することができる。また、ソースインダクタンスが低減された半導体装置を製造することができる。
【発明の効果】
【００１９】
本発明の一例に係る半導体装置では、従来の半導体装置に比べて熱による出力低下を低減することが可能となっている。
【図面の簡単な説明】
【００２０】
【図１】（ａ）、（ｂ）は、それぞれ本発明の第１の実施形態に係るヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の構造を模式的に示す断面図及びレイアウト図であり、（ｃ）、（ｄ）は、それぞれソース電極とプラグとの接続部分の例を示す拡大断面図である。
【図２】本発明の第２の実施形態に係るＨＦＥＴの構造を模式的に示す断面図である。
【図３】本発明の第３の実施形態に係るＨＦＥＴの構造を模式的に示す断面図である。
【図４】（ａ）、（ｂ）は、本発明の第４の実施形態に係るＨＦＥＴの構造を模式的に示す断面図である。
【図５】ビアホール構造を有する従来のＦＥＴの構造を示す断面図である。
【図６】通常モードとパルスモードのそれぞれで駆動した場合の従来の半導体装置の出力の比較を示す図である。
【図７】動作時の半導体装置内の温度分布を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２２】
（第１の実施形態）
図１（ａ）、（ｂ）は、それぞれ本発明の第１の実施形態に係るヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の構造を模式的に示す断面図及びレイアウト図であり、（ｃ）、（ｄ）は、それぞれソース電極とプラグとの接続部分の例を示す拡大断面図である。図１（ａ）は、図１（ｂ）においてプラグ１０９を通る横方向の断面を示している。
【００２３】
図１（ａ）、（ｂ）に示すように、本実施形態のＨＦＥＴは、例えばシリコン（Ｓｉ）からなる高抵抗基板１０１と、高抵抗基板１０１上に設けられ、高抵抗の窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１））からなるバッファ層１０２と、バッファ層１０２上に設けられ、アンドープの窒化ガリウム（ＧａＮ）からなるチャネル層（第１の半導体層）１０３と、チャネル層１０３上に設けられ、Ｎ型の窒化アルミニウムガリウム（ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１））からなるショットキー層（第２の半導体層）１０４とを備えている。
【００２４】
高抵抗基板１０１の厚さは例えば５００μｍであり、バッファ層１０２の膜厚は例えば５００ｎｍであり、チャネル層１０３の膜厚は例えば１０００ｎｍであり、ショットキー層１０４の膜厚は例えば２５ｎｍである。
【００２５】
バッファ層１０２は、高抵抗基板１０１とチャネル層１０３及びショットキー層１０４との格子不整合を緩和するために形成されている。また、ショットキー層１０４とヘテロ接合するチャネル層１０３において、ショットキー層１０４との界面近傍には、２ＤＥＧからなるチャネルが形成される。なお、基板及びバッファ層が「高抵抗」である、とは、ＨＦＥＴの通常動作時にほとんど電流が流れないという意味であり、いわゆる半絶縁性層も高抵抗層と呼ぶ。
【００２６】
ショットキー層１０４の上には、窒化珪素（ＳｉＮ）からなる厚さ１００ｎｍの第１絶縁膜１０５が設けられ、第１絶縁膜１０５には、開口１２１、１２２、１２３が互いに離間して設けられている。
【００２７】
開口１２１内におけるショットキー層１０４上及び第１絶縁膜１０５の一部上には、ソース電極１３２が設けられている。なお、ソース電極１３２は一部ビアホール１５０内に埋め込まれる場合がある。例えば、図１（ｃ）に示すように、ソース電極１３２の一部がビアホール１５０のうちショットキー層１０４に形成された部分に埋め込まれていてもよいし、図１（ｄ）に示すように、ソース電極１３２がビアホール１５０内に埋め込まれていなくてもよい。これは、後に説明する図２、図３、図４（ａ）、（ｂ）に示すＨＦＥＴについても同様である。なお、より詳細には、ソース電極１３２とビアホール１５０内のプラグ１０９とは、金（Ａｕ）等の金属を介して接続されていてもよい。
【００２８】
Ｎ型のＡｌｙＧａ１−ｙＮからなるショットキー層１０４に対してオーミック性を示すように、ソース電極１３２は例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体で構成される。ソース電極１３２のうちショットキー層１０４上に設けられた部分の、ショットキー層１０４の上面からの膜厚は例えば２００ｎｍである。
【００２９】
開口１２２内におけるショットキー層１０４上及び第１絶縁膜１０５の一部上には、ゲート電極１３６が設けられている。ゲート電極１３６のうちショットキー層１０４上に設けられた部分の膜厚は例えば４００ｎｍである。ショットキー層１０４に対してショットキー性を示すように、ゲート電極１０８は例えばニッケル（Ｎｉ）と金（Ａｕ）との積層体からなる。
【００３０】
開口１２３内におけるショットキー層１０４上及び第１絶縁膜１０５の一部上には、ドレイン電極１３４が設けられている。ドレイン電極１３４はソース電極１３２と同様にショットキー層１０４とオーミック接触するために、例えばＴｉとＡｌとの積層体で構成される。ドレイン電極１３４のうちショットキー層１０４上に設けられた部分の膜厚は例えば２００ｎｍである。
【００３１】
高抵抗基板１０１の裏面上にはクロム（Ｃｒ）／金（Ａｕ）などからなる厚さが例えば２００ｎｍ程度の裏面電極１１１が設けられている。ソース電極１３２と裏面電極１１１とは、ショットキー層１０４、チャネル層１０３、バッファ層１０２及び高抵抗基板１０１を貫通するプラグ１０９によって接続されている。また、裏面電極１１１は接地配線に接続される。プラグ１０９は、例えばＣｒとＡｕとの積層体によって構成される。図１（ｂ）に示すように、プラグ１０９は１つのソース電極１３２に対して複数個設けられていてもよい。
【００３２】
第１絶縁膜１０５上、ゲート電極１３６上、ソース電極１３２上、及びドレイン電極１３４上には、例えばＳｉＮからなる厚さ５００ｎｍの第２絶縁膜１３０が設けられている。第２絶縁膜１３０上には、コンタクトプラグを介してソース電極１３２に接続されたソース配線１２０と、コンタクトプラグを介してゲート電極１３６に接続されたゲート配線（図示せず）と、コンタクトプラグを介してドレイン電極１３４に接続されたドレイン配線１２４とが設けられている。ゲート配線、ソース配線１２０、及びドレイン配線１２４はいずれも互いに接続しないように配置されている。また、ゲート配線、ソース配線１２０、及びドレイン配線１２４が２層以上の配線層内に設けられる場合には、寄生容量の低減を図るため、各配線は互いに交差しないことが好ましい。
【００３３】
第２絶縁膜１３０上には、例えば膜厚が４００ｎｍの第３絶縁膜１４０が設けられている。
【００３４】
本実施形態のＨＦＥＴでは、２ＤＥＧが生じるチャネル層１０３とショットキー層１０４との界面を通ってソース電極１３２とドレイン電極１３４の間に電流が流れる。また、ゲート電極１３６に電圧が印加されることで、ソース−ドレイン間を流れる電流量が制御される。
【００３５】
本実施形態のＨＦＥＴでは、ソース電極１３２が第２絶縁膜１３０上の配線を介することなくプラグ１０９を介して裏面電極１１１及び接地配線に接続されているので、ソース電極１３２が配線を介して接地される場合に比べてソース配線長を短くすることができ、ソースインダクタンスが低減されている。このため、線形利得を向上させることができる。また、プラグ１０９がソース電極１３２の直下に設けられているので、動作時に生じた熱はプラグ１０９を介して裏面電極１１１に伝達され、効率的に放熱される。このように、動作時に熱が発生する領域にプラグ１０９を設けることで、効果的に放熱することが可能となるので、本実施形態のＨＦＥＴでは、従来のＨＦＥＴに比べて出力低下が大幅に抑えられている。
【００３６】
なお、本実施形態のＨＦＥＴではプラグ１０９が高抵抗基板１０１を貫通しているが、導電性の基板を用いる場合には、プラグ１０９が基板に接していればよく、基板を貫通している必要はない。
【００３７】
また、Ｓｉからなる高抵抗基板１０１に代えて導電性基板やＧａＮ基板等の半絶縁性の基板、サファイア基板などの絶縁性基板を用いてもよい。ＧａＮ基板を用いる場合には、バッファ層は必ずしも必要ない。
【００３８】
本実施形態のＨＦＥＴを製造する際には、高抵抗基板１０１の裏面上にchemical vapor deposition（ＣＶＤ）法等により金属からなる裏面電極１１１を形成する。次に、高抵抗基板１０１上にmetal-organicＣＶＤ(ＭＯＣＶＤ）法等によりＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）等のIII-V族窒化物半導体からなるバッファ層１０２、ＧａＮ等のIII-V族窒化物半導体からなるチャネル層１０３、Ｎ型のＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）等のIII-V族窒化物半導体からなるショットキー層１０４を順次形成する。
【００３９】
次いで、ショットキー層１０４上にＳｉＮ等からなる第１絶縁膜を形成した後にリソグラフィ及びエッチングにより開口１２１、１２２、１２３を形成する。その後、開口１２１内におけるショットキー層１０４上にソース電極１３２を形成するとともに、開口１２３内におけるショットキー層１０４上にドレイン電極１３４を形成する。次いで、開口１２２内におけるショットキー層１０４上にゲート電極１３６を形成する。
【００４０】
次に、ソース電極１３２の一部及びソース電極１３２下に位置するショットキー層１０４、チャネル層１０３、バッファ層１０２及び高抵抗基板１０１を除去して裏面電極１１１に達するビアホール１５０を形成する。次いで、ビアホール１５０内にプラグ１０９を形成する。
【００４１】
次いで、第１絶縁膜１０５上に第２絶縁膜１３０を形成した後、第２絶縁膜１３０上に、ソース電極１３２に接続されたソース配線１２０、ドレイン電極１３４に接続されたドレイン配線１２４、ゲート電極１３６に接続されたゲート配線をそれぞれ形成する。
【００４２】
（第２の実施形態）
図２は、本発明の第２の実施形態に係るＨＦＥＴの構造を模式的に示す断面図である。本実施形態のＨＦＥＴは、ショットキー層１０４のうち開口１２１下方のビアホール１５０が形成された部分に高抵抗領域２１２が設けられている点が第１の実施形態に係るＨＦＥＴと異なっている。高抵抗領域２１２以外の構成は、第１の実施形態に係るＨＦＥＴと同様である。
【００４３】
すなわち、図２に示すように、本実施形態のＨＦＥＴは、高抵抗基板１０１と、高抵抗基板１０１上に設けられたバッファ層１０２と、バッファ層１０２上に設けられたチャネル層１０３と、チャネル層１０３上に設けられたショットキー層１０４とを備えている。
【００４４】
ショットキー層１０４の上には、開口１２１、１２２、１２３が互いに離間して設けられた第１絶縁膜１０５が形成されている。
【００４５】
開口１２１内におけるショットキー層１０４上及び第１絶縁膜１０５の一部上には、ソース電極１３２が設けられている。開口１２２内におけるショットキー層１０４上及び第１絶縁膜１０５の一部上には、ゲート電極１３６が設けられている。開口１２３内におけるショットキー層上及び第１絶縁膜１０５の一部上には、ドレイン電極１３４が設けられている。
【００４６】
高抵抗基板１０１の裏面上には裏面電極１１１が設けられている。ソース電極１３２と裏面電極１１１とは、ショットキー層１０４、チャネル層１０３、バッファ層１０２及び高抵抗基板１０１を貫通するプラグ１０９によって接続されている。
【００４７】
第１絶縁膜１０５上、ゲート電極１３６上、ソース電極１３２上、及びドレイン電極１３４上には、第２絶縁膜１３０が設けられている。第２絶縁膜１３０上には、コンタクトプラグを介してソース電極１３２に接続されたソース配線１２０と、コンタクトプラグを介してゲート電極１３６に接続されたゲート配線（図示せず）と、コンタクトプラグを介してドレイン電極１３４に接続されたドレイン配線１２４とが設けられている。ゲート配線、ソース配線１２０、及びドレイン配線１２４が２層以上の配線層内に配置されている場合、これらの配線は、いずれも互いに交差しないように配置されている。
【００４８】
また、ショットキー層１０４のうち、プラグ１０９と接する部分（コンタクトホールが形成された領域の近傍部分）の少なくとも一部は、その他の部分よりも抵抗が高い高抵抗領域２１２となっている。
【００４９】
この高抵抗領域２１２は、第１の実施形態で説明したＨＦＥＴの製造方法において、開口１２１を形成後、ボロン（Ｂ）等のイオンをショットキー層１０４に注入することや、ビアホール１５０を形成するためのドライエッチングをショットキー層１０４に施すことにより形成される。
【００５０】
本実施形態のＨＦＥＴでは、ソース電極１３２が第２絶縁膜１３０上の配線を介することなくプラグ１０９を介して裏面電極１１１及び接地配線に接続されているので、ソース電極１３２が配線を介して接地される場合に比べてソースインダクタンスが低減されている。また、プラグ１０９がソース電極１３２の直下に設けられているので、動作時に生じた熱はプラグ１０９を介して裏面電極１１１に伝達され、効率的に放熱される。このように、動作時に熱が発生する領域にプラグ１０９を設けることで、効果的に放熱することが可能となるので、本実施形態のＨＦＥＴでは、従来のＨＦＥＴに比べて出力低下が大幅に抑えられている。さらに、プラグ１０９のうちショットキー層１０４を貫通する部分の周囲に高抵抗領域２１２が設けられているので、半導体層を介したリーク電流の増加が抑えらえている。
【００５１】
（第３の実施形態）
図３は、本発明の第３の実施形態に係るＨＦＥＴの構造を模式的に示す断面図である。本実施形態のＨＦＥＴは、ソース配線１２０及びドレイン配線１２４の上に基板の反りを相殺する反り緩和層３１２を備えている点が第１の実施形態に係るＨＦＥＴと異なっている。反り緩和層３１２以外の構成は、第１の実施形態に係るＨＦＥＴと同様である。
【００５２】
すなわち、図３に示すように、本実施形態のＨＦＥＴは、高抵抗基板１０１と、高抵抗基板１０１上に設けられたバッファ層１０２と、バッファ層１０２上に設けられたチャネル層１０３と、チャネル層１０３上に設けられたショットキー層１０４とを備えている。
【００５３】
ショットキー層１０４の上には、開口１２１、１２２、１２３が互いに離間して設けられた第１絶縁膜１０５が形成されている。
【００５４】
開口１２１内におけるショットキー層１０４上及び第１絶縁膜１０５の一部上には、ソース電極１３２が設けられている。開口１２２内におけるショットキー層１０４上及び第１絶縁膜１０５の一部上には、ゲート電極１３６が設けられている。開口１２３内におけるショットキー層上及び第１絶縁膜１０５の一部上には、ドレイン電極１３４が設けられている。
【００５５】
高抵抗基板１０１の裏面上には裏面電極１１１が設けられている。ソース電極１３２と裏面電極１１１とは、ショットキー層１０４、チャネル層１０３、バッファ層１０２及び高抵抗基板１０１を貫通するプラグ１０９によって接続されている。
【００５６】
第１絶縁膜１０５上、ゲート電極１３６上、ソース電極１３２上、及びドレイン電極１３４上には、第２絶縁膜１３０が設けられている。第２絶縁膜１３０上には、コンタクトプラグを介してソース電極１３２に接続されたソース配線１２０と、コンタクトプラグを介してゲート電極１３６に接続されたゲート配線（図示せず）と、コンタクトプラグを介してドレイン電極１３４に接続されたドレイン配線１２４とが設けられている。ゲート配線、ソース配線１２０、及びドレイン配線１２４はいずれも互いに接続しないように配置されている。
【００５７】
さらに、本実施形態のＨＦＥＴでは、ソース配線１２０上及びドレイン配線１２４上に、基板の反りを相殺する大きなストレスを有する材料からなる反り緩和層３１２が設けられている。反り緩和層３１２は、少なくとも高抵抗基板１０１やチャネル層１０３、ショットキー層１０４などよりも大きな応力を有しており、高抵抗基板１０１の反りを緩和する方向の応力を印加できればよい。反り緩和層３１２の数、膜厚、及び面積は適宜調整すればよく、特に限定はされない。反り緩和層３１２の構成材料は、例えばＷＳｉ等である。
【００５８】
ＨＦＥＴにおいて、高抵抗基板１０１の裏面が内側を向く方向に反る場合がある。これに対し、本実施形態のＨＦＥＴでは、反り緩和層３１２が設けられているので、基板の反りが効果的に低減されており、他の電子機器等に本実施形態のＨＦＥＴを用いる場合等に高い接続信頼性を確保することができる。
【００５９】
（第４の実施形態）
図４（ａ）、（ｂ）は、本発明の第４の実施形態に係るＨＦＥＴの構造を模式的に示す断面図である。本実施形態のＨＦＥＴは、ドレイン配線１２４上に設けられたエアーブリッジ４１２を備えている点が第１の実施形態に係るＨＦＥＴと異なっている。エアーブリッジ４１２以外の構成は、第１の実施形態に係るＨＦＥＴと同様である。なお、図４（ａ）において、実際には図４（ｂ）に示すようにドレイン配線１２４よりエアーブリッジ４１２が伸びているが、煩雑さを避けるために該エアーブリッジ４１２を図示していない。
【００６０】
すなわち、図４に示すように、本実施形態のＨＦＥＴは、高抵抗基板１０１と、高抵抗基板１０１上に設けられたバッファ層１０２と、バッファ層１０２上に設けられたチャネル層１０３と、チャネル層１０３上に設けられたショットキー層１０４とを備えている。
【００６１】
ショットキー層１０４の上には、開口１２１、１２２、１２３が互いに離間して設けられた第１絶縁膜１０５が形成されている。
【００６２】
開口１２１内におけるショットキー層１０４上及び第１絶縁膜１０５の一部上には、ソース電極１３２が設けられている。開口１２２内におけるショットキー層１０４上及び第１絶縁膜１０５の一部上には、ゲート電極１３６が設けられている。開口１２３内におけるショットキー層上及び第１絶縁膜１０５の一部上には、ドレイン電極１３４が設けられている。
【００６３】
高抵抗基板１０１の裏面上には裏面電極１１１が設けられている。ソース電極１３２と裏面電極１１１とは、ショットキー層１０４、チャネル層１０３、バッファ層１０２及び高抵抗基板１０１を貫通するプラグ１０９によって接続されている。
【００６４】
第１絶縁膜１０５上、ゲート電極１３６上、ソース電極１３２上、及びドレイン電極１３４上には、第２絶縁膜１３０が設けられている。第２絶縁膜１３０上には、コンタクトプラグを介してソース電極１３２に接続されたソース配線１２０と、コンタクトプラグを介してゲート電極１３６に接続されたゲート配線（図示せず）と、コンタクトプラグを介してドレイン電極１３４に接続されたドレイン配線１２４とが設けられている。ゲート配線、ソース配線１２０、及びドレイン配線１２４はいずれも互いに接続しないように配置されている。
【００６５】
さらに、本実施形態のＨＦＥＴには、ドレイン配線１２４上からこれと離れたドレイン配線１２４上へと延び、導電体からなるエアーブリッジ４１２が設けられている。これにより、複数のドレイン配線１２４同士がエアーブリッジ４１２によって互いに接続されている。エアーブリッジ４１２の下は中空となっており、エアーブリッジ４１２はソース配線１２０に接続されることなくソース配線１２０上を跨いでいる。
【００６６】
本実施形態のＨＦＥＴによれば、ドレイン配線１２４同士がエアーブリッジ４１２を介して互いに接続されているので、放熱性がより向上している。このため、動作時に発生する熱による出力低下をより効果的に抑えることができる。
【００６７】
なお、エアーブリッジ４１２に代えて通常のコンタクト及び金属配線を介してドレイン配線同士が接続されていてもよい。
【００６８】
以上で説明した内容は実施形態の一例であって、各部材の形状、構成材料、膜厚等は発明の趣旨を逸脱しない範囲で適宜変更可能である。また、各実施形態で説明した構成を組み合わせてもよい。また、基板としてサファイアなどからなる絶縁基板を用いることもできる。
【産業上の利用可能性】
【００６９】
本発明のＨＦＥＴは、優れた高周波特性を有し、種々の電子機器に利用可能である。
【符号の説明】
【００７０】
１０１ 高抵抗基板
１０２ バッファ層
１０３ チャネル層
１０４ ショットキー層
１０５ 第１絶縁膜
１０８ ゲート電極
１０９ プラグ
１１１ 裏面電極
１２０ ソース配線
１２１、１２２、１２３ 開口
１２４ ドレイン配線
１３０ 第２絶縁膜
１３２ ソース電極
１３４ ドレイン電極
１３６ ゲート電極
１４０ 第３絶縁膜
１５０ ビアホール
２１２ 高抵抗領域
３１２ 反り緩和層
４１２ エアーブリッジ
【技術分野】
【０００１】
本発明は、III-V族窒化物半導体からなる電界効果型の半導体装置に関する。
【背景技術】
【０００２】
III-V族窒化物半導体、すなわち窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）等の、一般式がＡｌｘＧａ１−ｘ−ｙＩｎｙＮ(但し、０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１)で表わされる混晶物は、その物理的特徴である広いバンドギャップと直接遷移型のバンド構造とを利用して短波長光学素子へ応用することのみならず、高い破壊電界と飽和電子速度という特徴から電子デバイスへ応用することも検討されている。
【０００３】
特に、半絶縁性基板の上に順次エピタキシャル成長したＡｌｘＧａ１−ｘＮ層（但し、０＜ｘ≦１）とＧａＮ層との界面に現れる二次元電子ガス（Two Dimensional Electron Gas：以下、２ＤＥＧと呼ぶ）を利用するヘテロ接合電界効果トランジスタ(Hetero-junction Field Effect Transistor：以下、ＨＦＥＴと呼ぶ)は、高出力デバイスや高周波デバイスとして開発が進められている。このＨＦＥＴでは、キャリア供給層（Ｎ型ＡｌＧａＮショットキー層）からの電子の供給に加え、自発分極及びピエゾ分極の分極効果による電荷の供給がある。その電子密度は１０１３ｃｍ−２を超え、ＡｌＧａＡｓ／ＧａＡｓ系ＨＦＥＴと比べて１桁程度も大きい。
【０００４】
このように、III-V族窒化物半導体を用いたＨＦＥＴでは、ＧａＡｓ系ＨＦＥＴと比べて高いドレイン電流密度を期待でき、最大ドレイン電流が１Ａ／ｍｍを超える素子が報告されている（非特許文献１参照）。さらに、III-V族窒化物半導体は広いバンドギャップ（例えばＧａＮのバンドギャップは３．４ｅＶ）を有するため高い耐圧特性を示し、III-V族窒化物半導体を用いたＨＦＥＴではゲート−ドレイン電極間の耐圧を１００Ｖ以上とすることが可能である（非特許文献１参照）。このように、高耐圧且つ高電流密度を示す電気的特性を期待できることから、III-V族窒化物半導体を用いたＨＦＥＴを中心とする電子デバイスは、高周波素子として、また従来よりも小さい設計寸法で大電力を扱える素子として応用が検討されている。
【０００５】
しかしながら、III-V族窒化物半導体からなる電子デバイスは、高周波、高出力又は大電力素子として有望とされるが、その実現のためには様々な工夫が必要である。このような高周波特性、高出力特性及び大電力特性を持つ素子を実現するための工夫の１つとして、ビアホール構造を用いる技術が知られている。（特許文献１参照）
以下、このような従来のビアホール構造を用いたＦＥＴについて図５を参照しながら説明する。図５は、ビアホール構造を有する従来のＦＥＴの構造を示す断面図である。
【０００６】
図５に示ように、従来のＦＥＴは、シリコン（Ｓｉ）からなる高抵抗基板１の上に形成されたIII-V族窒化物半導体からなるチャネル層３と、チャネル層３の上に形成され、III-V族窒化物半導体からなるショットキー層５とを備えている。
【０００７】
ショットキー層５の上には、ショットキー電極７と、その両側方に位置するオーミック性のソース電極１１及びドレイン電極１３とが形成されている。高抵抗基板１、バッファ層、チャネル層３、及びショットキー層５におけるソース電極の下に位置する部分の一部にはビアホール２５が選択的に形成されており、このビアホール２５内には、裏面電極１５へと接続するプラグ９が埋め込まれている。ＦＥＴのソース電極１１は、プラグ９及び裏面電極１５を介して接地電源と接続されている。
【０００８】
従来のＦＥＴでは、ソース電極がワイヤにより接地される構成のＦＥＴと比べてソースインダクタンスを低減できるため、線形利得で約２ｄＢの改善が見られることが報告されている（非特許文献２参照）。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】安藤祐二、岡本康宏、宮本広信、中山達峰、井上隆、葛原正明著「高耐圧AlGaN/GaNヘテロ接合FETの評価」信学技報、ED2002-214, CPM2002-105(2002-10), pp.29-34
【非特許文献２】福田益美、平地康剛著「ＧａＡｓ電界効果トランジスタの基礎」電子情報通信学会、１９９２年、ｐ．２１４
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ビアホールを用いる従来の半導体装置では、次のような不具合が生じていた。安価なＳｉ基板を用いた半導体装置においては、熱伝導性がＳｉＣ基板に比べて劣っているために、ＳｉＣ基板を用いた半導体素子に比べて出力が低下してしまう。
【００１１】
前記課題に鑑み、本発明は、III-V族窒化物半導体を有する半導体装置において、熱による出力低下を低減することを目的とする。
【課題を解決するための手段】
【００１２】
図６は、通常モードとパルスモードのそれぞれで駆動した場合の従来の半導体装置の出力の比較を示す図である。同図に示す結果から、パルス駆動の場合には出力の低下が抑えられていることが分かる。これは、パルス駆動では通常駆動に比べて基板温度の上昇が低減されるためと考えられる。
【００１３】
また、図７は、動作時の半導体装置内の温度分布を示す図である。同図において、色の濃い部分、すなわち温度の高い部分は活性領域（主にソース−ドレイン間の領域）であり、熱は活性領域内で発生することが分かる。以上のことを鑑みて、本願発明者らは独自に検討を重ねた結果、本願発明に想到するに至った。
【００１４】
本発明の一例に係る半導体装置は、基板と、前記基板の上面上または上方に設けられ、III-V族窒化物半導体からなる第１の半導体層と、前記第１の半導体層上に設けられ、III-V族窒化物半導体からなる第２の半導体層と、前記基板の裏面上に設けられ、接地に接続された裏面電極と、前記第２の半導体層上に互いに離間して設けられたソース電極及びドレイン電極と、前記第２の半導体層上であって、前記ソース電極とドレイン電極との間の位置に設けられ、前記第２の半導体層とショットキー接触するゲート電極と、前記第２の半導体層及び前記第１の半導体層を貫通し、少なくとも前記基板に達し、前記ソース電極と前記裏面電極とを電気的に接続させるプラグとを備えている。
【００１５】
この構成によれば、ソース電極が第２の半導体層上方の配線を介さずにプラグを介して裏面電極及び接地に接続されるので、ソース電極が配線を介して接地される場合に比べてソースインダクタンスを低減することができる。
【００１６】
また、ソース電極とドレイン電極との間では動作時に熱が発生するところ、ソース電極下にプラグが設けられているので、プラグを介して熱が裏面電極へと伝達され、動作時の温度上昇を緩和することができる。このため、上記構成の半導体装置では、従来の半導体装置に比べて出力の低下を抑えることが可能となる。
【００１７】
本発明の一例に係る半導体装置の製造方法は、基板と、前記基板の上面上または上方に設けられ、III-V族窒化物半導体からなる第１の半導体層と、前記第１の半導体層上に設けられ、III-V族窒化物半導体からなる第２の半導体層と、前記基板の裏面上に設けられ、接地に接続された裏面電極と、前記第２の半導体層上に互いに離間して設けられたソース電極及びドレイン電極と、前記第２の半導体層上であって、前記ソース電極とドレイン電極との間の位置に設けられ、前記第２の半導体層とショットキー接触するゲート電極と、前記第２の半導体層及び前記第１の半導体層を貫通し、少なくとも前記基板に達し、前記ソース電極と前記裏面電極とを電気的に接続させるプラグとを備えている。
【００１８】
この方法によれば、プラグを介して動作時に生じる熱を裏面電極へと放熱しやすい構造を作製することができる。また、ソースインダクタンスが低減された半導体装置を製造することができる。
【発明の効果】
【００１９】
本発明の一例に係る半導体装置では、従来の半導体装置に比べて熱による出力低下を低減することが可能となっている。
【図面の簡単な説明】
【００２０】
【図１】（ａ）、（ｂ）は、それぞれ本発明の第１の実施形態に係るヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の構造を模式的に示す断面図及びレイアウト図であり、（ｃ）、（ｄ）は、それぞれソース電極とプラグとの接続部分の例を示す拡大断面図である。
【図２】本発明の第２の実施形態に係るＨＦＥＴの構造を模式的に示す断面図である。
【図３】本発明の第３の実施形態に係るＨＦＥＴの構造を模式的に示す断面図である。
【図４】（ａ）、（ｂ）は、本発明の第４の実施形態に係るＨＦＥＴの構造を模式的に示す断面図である。
【図５】ビアホール構造を有する従来のＦＥＴの構造を示す断面図である。
【図６】通常モードとパルスモードのそれぞれで駆動した場合の従来の半導体装置の出力の比較を示す図である。
【図７】動作時の半導体装置内の温度分布を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２２】
（第１の実施形態）
図１（ａ）、（ｂ）は、それぞれ本発明の第１の実施形態に係るヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の構造を模式的に示す断面図及びレイアウト図であり、（ｃ）、（ｄ）は、それぞれソース電極とプラグとの接続部分の例を示す拡大断面図である。図１（ａ）は、図１（ｂ）においてプラグ１０９を通る横方向の断面を示している。
【００２３】
図１（ａ）、（ｂ）に示すように、本実施形態のＨＦＥＴは、例えばシリコン（Ｓｉ）からなる高抵抗基板１０１と、高抵抗基板１０１上に設けられ、高抵抗の窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１））からなるバッファ層１０２と、バッファ層１０２上に設けられ、アンドープの窒化ガリウム（ＧａＮ）からなるチャネル層（第１の半導体層）１０３と、チャネル層１０３上に設けられ、Ｎ型の窒化アルミニウムガリウム（ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１））からなるショットキー層（第２の半導体層）１０４とを備えている。
【００２４】
高抵抗基板１０１の厚さは例えば５００μｍであり、バッファ層１０２の膜厚は例えば５００ｎｍであり、チャネル層１０３の膜厚は例えば１０００ｎｍであり、ショットキー層１０４の膜厚は例えば２５ｎｍである。
【００２５】
バッファ層１０２は、高抵抗基板１０１とチャネル層１０３及びショットキー層１０４との格子不整合を緩和するために形成されている。また、ショットキー層１０４とヘテロ接合するチャネル層１０３において、ショットキー層１０４との界面近傍には、２ＤＥＧからなるチャネルが形成される。なお、基板及びバッファ層が「高抵抗」である、とは、ＨＦＥＴの通常動作時にほとんど電流が流れないという意味であり、いわゆる半絶縁性層も高抵抗層と呼ぶ。
【００２６】
ショットキー層１０４の上には、窒化珪素（ＳｉＮ）からなる厚さ１００ｎｍの第１絶縁膜１０５が設けられ、第１絶縁膜１０５には、開口１２１、１２２、１２３が互いに離間して設けられている。
【００２７】
開口１２１内におけるショットキー層１０４上及び第１絶縁膜１０５の一部上には、ソース電極１３２が設けられている。なお、ソース電極１３２は一部ビアホール１５０内に埋め込まれる場合がある。例えば、図１（ｃ）に示すように、ソース電極１３２の一部がビアホール１５０のうちショットキー層１０４に形成された部分に埋め込まれていてもよいし、図１（ｄ）に示すように、ソース電極１３２がビアホール１５０内に埋め込まれていなくてもよい。これは、後に説明する図２、図３、図４（ａ）、（ｂ）に示すＨＦＥＴについても同様である。なお、より詳細には、ソース電極１３２とビアホール１５０内のプラグ１０９とは、金（Ａｕ）等の金属を介して接続されていてもよい。
【００２８】
Ｎ型のＡｌｙＧａ１−ｙＮからなるショットキー層１０４に対してオーミック性を示すように、ソース電極１３２は例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体で構成される。ソース電極１３２のうちショットキー層１０４上に設けられた部分の、ショットキー層１０４の上面からの膜厚は例えば２００ｎｍである。
【００２９】
開口１２２内におけるショットキー層１０４上及び第１絶縁膜１０５の一部上には、ゲート電極１３６が設けられている。ゲート電極１３６のうちショットキー層１０４上に設けられた部分の膜厚は例えば４００ｎｍである。ショットキー層１０４に対してショットキー性を示すように、ゲート電極１０８は例えばニッケル（Ｎｉ）と金（Ａｕ）との積層体からなる。
【００３０】
開口１２３内におけるショットキー層１０４上及び第１絶縁膜１０５の一部上には、ドレイン電極１３４が設けられている。ドレイン電極１３４はソース電極１３２と同様にショットキー層１０４とオーミック接触するために、例えばＴｉとＡｌとの積層体で構成される。ドレイン電極１３４のうちショットキー層１０４上に設けられた部分の膜厚は例えば２００ｎｍである。
【００３１】
高抵抗基板１０１の裏面上にはクロム（Ｃｒ）／金（Ａｕ）などからなる厚さが例えば２００ｎｍ程度の裏面電極１１１が設けられている。ソース電極１３２と裏面電極１１１とは、ショットキー層１０４、チャネル層１０３、バッファ層１０２及び高抵抗基板１０１を貫通するプラグ１０９によって接続されている。また、裏面電極１１１は接地配線に接続される。プラグ１０９は、例えばＣｒとＡｕとの積層体によって構成される。図１（ｂ）に示すように、プラグ１０９は１つのソース電極１３２に対して複数個設けられていてもよい。
【００３２】
第１絶縁膜１０５上、ゲート電極１３６上、ソース電極１３２上、及びドレイン電極１３４上には、例えばＳｉＮからなる厚さ５００ｎｍの第２絶縁膜１３０が設けられている。第２絶縁膜１３０上には、コンタクトプラグを介してソース電極１３２に接続されたソース配線１２０と、コンタクトプラグを介してゲート電極１３６に接続されたゲート配線（図示せず）と、コンタクトプラグを介してドレイン電極１３４に接続されたドレイン配線１２４とが設けられている。ゲート配線、ソース配線１２０、及びドレイン配線１２４はいずれも互いに接続しないように配置されている。また、ゲート配線、ソース配線１２０、及びドレイン配線１２４が２層以上の配線層内に設けられる場合には、寄生容量の低減を図るため、各配線は互いに交差しないことが好ましい。
【００３３】
第２絶縁膜１３０上には、例えば膜厚が４００ｎｍの第３絶縁膜１４０が設けられている。
【００３４】
本実施形態のＨＦＥＴでは、２ＤＥＧが生じるチャネル層１０３とショットキー層１０４との界面を通ってソース電極１３２とドレイン電極１３４の間に電流が流れる。また、ゲート電極１３６に電圧が印加されることで、ソース−ドレイン間を流れる電流量が制御される。
【００３５】
本実施形態のＨＦＥＴでは、ソース電極１３２が第２絶縁膜１３０上の配線を介することなくプラグ１０９を介して裏面電極１１１及び接地配線に接続されているので、ソース電極１３２が配線を介して接地される場合に比べてソース配線長を短くすることができ、ソースインダクタンスが低減されている。このため、線形利得を向上させることができる。また、プラグ１０９がソース電極１３２の直下に設けられているので、動作時に生じた熱はプラグ１０９を介して裏面電極１１１に伝達され、効率的に放熱される。このように、動作時に熱が発生する領域にプラグ１０９を設けることで、効果的に放熱することが可能となるので、本実施形態のＨＦＥＴでは、従来のＨＦＥＴに比べて出力低下が大幅に抑えられている。
【００３６】
なお、本実施形態のＨＦＥＴではプラグ１０９が高抵抗基板１０１を貫通しているが、導電性の基板を用いる場合には、プラグ１０９が基板に接していればよく、基板を貫通している必要はない。
【００３７】
また、Ｓｉからなる高抵抗基板１０１に代えて導電性基板やＧａＮ基板等の半絶縁性の基板、サファイア基板などの絶縁性基板を用いてもよい。ＧａＮ基板を用いる場合には、バッファ層は必ずしも必要ない。
【００３８】
本実施形態のＨＦＥＴを製造する際には、高抵抗基板１０１の裏面上にchemical vapor deposition（ＣＶＤ）法等により金属からなる裏面電極１１１を形成する。次に、高抵抗基板１０１上にmetal-organicＣＶＤ(ＭＯＣＶＤ）法等によりＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）等のIII-V族窒化物半導体からなるバッファ層１０２、ＧａＮ等のIII-V族窒化物半導体からなるチャネル層１０３、Ｎ型のＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）等のIII-V族窒化物半導体からなるショットキー層１０４を順次形成する。
【００３９】
次いで、ショットキー層１０４上にＳｉＮ等からなる第１絶縁膜を形成した後にリソグラフィ及びエッチングにより開口１２１、１２２、１２３を形成する。その後、開口１２１内におけるショットキー層１０４上にソース電極１３２を形成するとともに、開口１２３内におけるショットキー層１０４上にドレイン電極１３４を形成する。次いで、開口１２２内におけるショットキー層１０４上にゲート電極１３６を形成する。
【００４０】
次に、ソース電極１３２の一部及びソース電極１３２下に位置するショットキー層１０４、チャネル層１０３、バッファ層１０２及び高抵抗基板１０１を除去して裏面電極１１１に達するビアホール１５０を形成する。次いで、ビアホール１５０内にプラグ１０９を形成する。
【００４１】
次いで、第１絶縁膜１０５上に第２絶縁膜１３０を形成した後、第２絶縁膜１３０上に、ソース電極１３２に接続されたソース配線１２０、ドレイン電極１３４に接続されたドレイン配線１２４、ゲート電極１３６に接続されたゲート配線をそれぞれ形成する。
【００４２】
（第２の実施形態）
図２は、本発明の第２の実施形態に係るＨＦＥＴの構造を模式的に示す断面図である。本実施形態のＨＦＥＴは、ショットキー層１０４のうち開口１２１下方のビアホール１５０が形成された部分に高抵抗領域２１２が設けられている点が第１の実施形態に係るＨＦＥＴと異なっている。高抵抗領域２１２以外の構成は、第１の実施形態に係るＨＦＥＴと同様である。
【００４３】
すなわち、図２に示すように、本実施形態のＨＦＥＴは、高抵抗基板１０１と、高抵抗基板１０１上に設けられたバッファ層１０２と、バッファ層１０２上に設けられたチャネル層１０３と、チャネル層１０３上に設けられたショットキー層１０４とを備えている。
【００４４】
ショットキー層１０４の上には、開口１２１、１２２、１２３が互いに離間して設けられた第１絶縁膜１０５が形成されている。
【００４５】
開口１２１内におけるショットキー層１０４上及び第１絶縁膜１０５の一部上には、ソース電極１３２が設けられている。開口１２２内におけるショットキー層１０４上及び第１絶縁膜１０５の一部上には、ゲート電極１３６が設けられている。開口１２３内におけるショットキー層上及び第１絶縁膜１０５の一部上には、ドレイン電極１３４が設けられている。
【００４６】
高抵抗基板１０１の裏面上には裏面電極１１１が設けられている。ソース電極１３２と裏面電極１１１とは、ショットキー層１０４、チャネル層１０３、バッファ層１０２及び高抵抗基板１０１を貫通するプラグ１０９によって接続されている。
【００４７】
第１絶縁膜１０５上、ゲート電極１３６上、ソース電極１３２上、及びドレイン電極１３４上には、第２絶縁膜１３０が設けられている。第２絶縁膜１３０上には、コンタクトプラグを介してソース電極１３２に接続されたソース配線１２０と、コンタクトプラグを介してゲート電極１３６に接続されたゲート配線（図示せず）と、コンタクトプラグを介してドレイン電極１３４に接続されたドレイン配線１２４とが設けられている。ゲート配線、ソース配線１２０、及びドレイン配線１２４が２層以上の配線層内に配置されている場合、これらの配線は、いずれも互いに交差しないように配置されている。
【００４８】
また、ショットキー層１０４のうち、プラグ１０９と接する部分（コンタクトホールが形成された領域の近傍部分）の少なくとも一部は、その他の部分よりも抵抗が高い高抵抗領域２１２となっている。
【００４９】
この高抵抗領域２１２は、第１の実施形態で説明したＨＦＥＴの製造方法において、開口１２１を形成後、ボロン（Ｂ）等のイオンをショットキー層１０４に注入することや、ビアホール１５０を形成するためのドライエッチングをショットキー層１０４に施すことにより形成される。
【００５０】
本実施形態のＨＦＥＴでは、ソース電極１３２が第２絶縁膜１３０上の配線を介することなくプラグ１０９を介して裏面電極１１１及び接地配線に接続されているので、ソース電極１３２が配線を介して接地される場合に比べてソースインダクタンスが低減されている。また、プラグ１０９がソース電極１３２の直下に設けられているので、動作時に生じた熱はプラグ１０９を介して裏面電極１１１に伝達され、効率的に放熱される。このように、動作時に熱が発生する領域にプラグ１０９を設けることで、効果的に放熱することが可能となるので、本実施形態のＨＦＥＴでは、従来のＨＦＥＴに比べて出力低下が大幅に抑えられている。さらに、プラグ１０９のうちショットキー層１０４を貫通する部分の周囲に高抵抗領域２１２が設けられているので、半導体層を介したリーク電流の増加が抑えらえている。
【００５１】
（第３の実施形態）
図３は、本発明の第３の実施形態に係るＨＦＥＴの構造を模式的に示す断面図である。本実施形態のＨＦＥＴは、ソース配線１２０及びドレイン配線１２４の上に基板の反りを相殺する反り緩和層３１２を備えている点が第１の実施形態に係るＨＦＥＴと異なっている。反り緩和層３１２以外の構成は、第１の実施形態に係るＨＦＥＴと同様である。
【００５２】
すなわち、図３に示すように、本実施形態のＨＦＥＴは、高抵抗基板１０１と、高抵抗基板１０１上に設けられたバッファ層１０２と、バッファ層１０２上に設けられたチャネル層１０３と、チャネル層１０３上に設けられたショットキー層１０４とを備えている。
【００５３】
ショットキー層１０４の上には、開口１２１、１２２、１２３が互いに離間して設けられた第１絶縁膜１０５が形成されている。
【００５４】
開口１２１内におけるショットキー層１０４上及び第１絶縁膜１０５の一部上には、ソース電極１３２が設けられている。開口１２２内におけるショットキー層１０４上及び第１絶縁膜１０５の一部上には、ゲート電極１３６が設けられている。開口１２３内におけるショットキー層上及び第１絶縁膜１０５の一部上には、ドレイン電極１３４が設けられている。
【００５５】
高抵抗基板１０１の裏面上には裏面電極１１１が設けられている。ソース電極１３２と裏面電極１１１とは、ショットキー層１０４、チャネル層１０３、バッファ層１０２及び高抵抗基板１０１を貫通するプラグ１０９によって接続されている。
【００５６】
第１絶縁膜１０５上、ゲート電極１３６上、ソース電極１３２上、及びドレイン電極１３４上には、第２絶縁膜１３０が設けられている。第２絶縁膜１３０上には、コンタクトプラグを介してソース電極１３２に接続されたソース配線１２０と、コンタクトプラグを介してゲート電極１３６に接続されたゲート配線（図示せず）と、コンタクトプラグを介してドレイン電極１３４に接続されたドレイン配線１２４とが設けられている。ゲート配線、ソース配線１２０、及びドレイン配線１２４はいずれも互いに接続しないように配置されている。
【００５７】
さらに、本実施形態のＨＦＥＴでは、ソース配線１２０上及びドレイン配線１２４上に、基板の反りを相殺する大きなストレスを有する材料からなる反り緩和層３１２が設けられている。反り緩和層３１２は、少なくとも高抵抗基板１０１やチャネル層１０３、ショットキー層１０４などよりも大きな応力を有しており、高抵抗基板１０１の反りを緩和する方向の応力を印加できればよい。反り緩和層３１２の数、膜厚、及び面積は適宜調整すればよく、特に限定はされない。反り緩和層３１２の構成材料は、例えばＷＳｉ等である。
【００５８】
ＨＦＥＴにおいて、高抵抗基板１０１の裏面が内側を向く方向に反る場合がある。これに対し、本実施形態のＨＦＥＴでは、反り緩和層３１２が設けられているので、基板の反りが効果的に低減されており、他の電子機器等に本実施形態のＨＦＥＴを用いる場合等に高い接続信頼性を確保することができる。
【００５９】
（第４の実施形態）
図４（ａ）、（ｂ）は、本発明の第４の実施形態に係るＨＦＥＴの構造を模式的に示す断面図である。本実施形態のＨＦＥＴは、ドレイン配線１２４上に設けられたエアーブリッジ４１２を備えている点が第１の実施形態に係るＨＦＥＴと異なっている。エアーブリッジ４１２以外の構成は、第１の実施形態に係るＨＦＥＴと同様である。なお、図４（ａ）において、実際には図４（ｂ）に示すようにドレイン配線１２４よりエアーブリッジ４１２が伸びているが、煩雑さを避けるために該エアーブリッジ４１２を図示していない。
【００６０】
すなわち、図４に示すように、本実施形態のＨＦＥＴは、高抵抗基板１０１と、高抵抗基板１０１上に設けられたバッファ層１０２と、バッファ層１０２上に設けられたチャネル層１０３と、チャネル層１０３上に設けられたショットキー層１０４とを備えている。
【００６１】
ショットキー層１０４の上には、開口１２１、１２２、１２３が互いに離間して設けられた第１絶縁膜１０５が形成されている。
【００６２】
開口１２１内におけるショットキー層１０４上及び第１絶縁膜１０５の一部上には、ソース電極１３２が設けられている。開口１２２内におけるショットキー層１０４上及び第１絶縁膜１０５の一部上には、ゲート電極１３６が設けられている。開口１２３内におけるショットキー層上及び第１絶縁膜１０５の一部上には、ドレイン電極１３４が設けられている。
【００６３】
高抵抗基板１０１の裏面上には裏面電極１１１が設けられている。ソース電極１３２と裏面電極１１１とは、ショットキー層１０４、チャネル層１０３、バッファ層１０２及び高抵抗基板１０１を貫通するプラグ１０９によって接続されている。
【００６４】
第１絶縁膜１０５上、ゲート電極１３６上、ソース電極１３２上、及びドレイン電極１３４上には、第２絶縁膜１３０が設けられている。第２絶縁膜１３０上には、コンタクトプラグを介してソース電極１３２に接続されたソース配線１２０と、コンタクトプラグを介してゲート電極１３６に接続されたゲート配線（図示せず）と、コンタクトプラグを介してドレイン電極１３４に接続されたドレイン配線１２４とが設けられている。ゲート配線、ソース配線１２０、及びドレイン配線１２４はいずれも互いに接続しないように配置されている。
【００６５】
さらに、本実施形態のＨＦＥＴには、ドレイン配線１２４上からこれと離れたドレイン配線１２４上へと延び、導電体からなるエアーブリッジ４１２が設けられている。これにより、複数のドレイン配線１２４同士がエアーブリッジ４１２によって互いに接続されている。エアーブリッジ４１２の下は中空となっており、エアーブリッジ４１２はソース配線１２０に接続されることなくソース配線１２０上を跨いでいる。
【００６６】
本実施形態のＨＦＥＴによれば、ドレイン配線１２４同士がエアーブリッジ４１２を介して互いに接続されているので、放熱性がより向上している。このため、動作時に発生する熱による出力低下をより効果的に抑えることができる。
【００６７】
なお、エアーブリッジ４１２に代えて通常のコンタクト及び金属配線を介してドレイン配線同士が接続されていてもよい。
【００６８】
以上で説明した内容は実施形態の一例であって、各部材の形状、構成材料、膜厚等は発明の趣旨を逸脱しない範囲で適宜変更可能である。また、各実施形態で説明した構成を組み合わせてもよい。また、基板としてサファイアなどからなる絶縁基板を用いることもできる。
【産業上の利用可能性】
【００６９】
本発明のＨＦＥＴは、優れた高周波特性を有し、種々の電子機器に利用可能である。
【符号の説明】
【００７０】
１０１ 高抵抗基板
１０２ バッファ層
１０３ チャネル層
１０４ ショットキー層
１０５ 第１絶縁膜
１０８ ゲート電極
１０９ プラグ
１１１ 裏面電極
１２０ ソース配線
１２１、１２２、１２３ 開口
１２４ ドレイン配線
１３０ 第２絶縁膜
１３２ ソース電極
１３４ ドレイン電極
１３６ ゲート電極
１４０ 第３絶縁膜
１５０ ビアホール
２１２ 高抵抗領域
３１２ 反り緩和層
４１２ エアーブリッジ
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上面上または上方に設けられ、III-V族窒化物半導体からなる第１の半導体層と、
前記第１の半導体層上に設けられ、III-V族窒化物半導体からなる第２の半導体層と、
前記基板の裏面上に設けられ、接地に接続された裏面電極と、
前記第２の半導体層上に互いに離間して設けられたソース電極及びドレイン電極と、
前記第２の半導体層上であって、前記ソース電極とドレイン電極との間の位置に設けられ、前記第２の半導体層とショットキー接触するゲート電極と、
前記第２の半導体層及び前記第１の半導体層を貫通し、少なくとも前記基板に達し、前記ソース電極と前記裏面電極とを電気的に接続させるプラグとを備えている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の半導体層はＧａＮからなり、
前記第２の半導体層はＮ型のＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）からなる半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第２の半導体層の上方に設けられ、前記ソース電極に接続されたソース配線と、
前記第２の半導体層の上方に設けられ、前記ドレイン電極に接続されたドレイン配線と、
前記第２の半導体層の上方に設けられ、前記ゲート電極に接続されたゲート配線とをさらに備え、
前記ソース配線、前記ドレイン配線、及び前記ゲート配線は、互いに交差しないように配置されている半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
前記第２の半導体層のうち前記プラグに接する部分は、前記第２の半導体層の他の部分よりも高抵抗である半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記ソース配線上及び前記ドレイン配線上の少なくとも一方に、前記基板の反りを緩和する方向の応力を前記ソース配線または前記ドレイン配線に印加する反り緩和層をさらに備えている半導体装置。
【請求項６】
請求項３に記載の半導体装置において、
前記ドレイン配線は複数本配置されており、
互いに離れて設けられた前記ドレイン配線同士を接続させるエアーブリッジをさらに備えている半導体装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
前記プラグは前記基板をさらに貫通している半導体装置。
【請求項８】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
前記基板は導電性であり、前記プラグは前記基板の一部にまで達している半導体装置。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体装置において、
前記基板の上面上に設けられ、III-V族窒化物半導体からなるバッファ層をさらに備え、
前記第１の半導体層は前記バッファ層の上に設けられており、
前記プラグは前記バッファ層を貫通している半導体装置。
【請求項１０】
基板の裏面上に裏面電極を形成する工程と、
前記基板の上面上または上方にIII-V族窒化物半導体からなる第１の半導体層を形成する工程と、
前記第１の半導体層の上にIII-V族窒化物半導体からなる第２の半導体層を形成する工程と、
前記第２の半導体層上の互いに離れた位置にソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層上にゲート電極を形成する工程と、
前記ソース電極に接続されるとともに、前記第１の半導体層及び前記第２の半導体層を貫通し、少なくとも前記基板の一部に達するプラグを形成する工程とを備えている半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記基板の上面上に、III-V族窒化物半導体からなるバッファ層を形成する工程をさらに備え、
前記第１の半導体層は前記バッファ層上に形成され、
前記プラグは前記バッファ層を貫通している半導体装置の製造方法。
【請求項１】
基板と、
前記基板の上面上または上方に設けられ、III-V族窒化物半導体からなる第１の半導体層と、
前記第１の半導体層上に設けられ、III-V族窒化物半導体からなる第２の半導体層と、
前記基板の裏面上に設けられ、接地に接続された裏面電極と、
前記第２の半導体層上に互いに離間して設けられたソース電極及びドレイン電極と、
前記第２の半導体層上であって、前記ソース電極とドレイン電極との間の位置に設けられ、前記第２の半導体層とショットキー接触するゲート電極と、
前記第２の半導体層及び前記第１の半導体層を貫通し、少なくとも前記基板に達し、前記ソース電極と前記裏面電極とを電気的に接続させるプラグとを備えている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の半導体層はＧａＮからなり、
前記第２の半導体層はＮ型のＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）からなる半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第２の半導体層の上方に設けられ、前記ソース電極に接続されたソース配線と、
前記第２の半導体層の上方に設けられ、前記ドレイン電極に接続されたドレイン配線と、
前記第２の半導体層の上方に設けられ、前記ゲート電極に接続されたゲート配線とをさらに備え、
前記ソース配線、前記ドレイン配線、及び前記ゲート配線は、互いに交差しないように配置されている半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
前記第２の半導体層のうち前記プラグに接する部分は、前記第２の半導体層の他の部分よりも高抵抗である半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記ソース配線上及び前記ドレイン配線上の少なくとも一方に、前記基板の反りを緩和する方向の応力を前記ソース配線または前記ドレイン配線に印加する反り緩和層をさらに備えている半導体装置。
【請求項６】
請求項３に記載の半導体装置において、
前記ドレイン配線は複数本配置されており、
互いに離れて設けられた前記ドレイン配線同士を接続させるエアーブリッジをさらに備えている半導体装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
前記プラグは前記基板をさらに貫通している半導体装置。
【請求項８】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
前記基板は導電性であり、前記プラグは前記基板の一部にまで達している半導体装置。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体装置において、
前記基板の上面上に設けられ、III-V族窒化物半導体からなるバッファ層をさらに備え、
前記第１の半導体層は前記バッファ層の上に設けられており、
前記プラグは前記バッファ層を貫通している半導体装置。
【請求項１０】
基板の裏面上に裏面電極を形成する工程と、
前記基板の上面上または上方にIII-V族窒化物半導体からなる第１の半導体層を形成する工程と、
前記第１の半導体層の上にIII-V族窒化物半導体からなる第２の半導体層を形成する工程と、
前記第２の半導体層上の互いに離れた位置にソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層上にゲート電極を形成する工程と、
前記ソース電極に接続されるとともに、前記第１の半導体層及び前記第２の半導体層を貫通し、少なくとも前記基板の一部に達するプラグを形成する工程とを備えている半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記基板の上面上に、III-V族窒化物半導体からなるバッファ層を形成する工程をさらに備え、
前記第１の半導体層は前記バッファ層上に形成され、
前記プラグは前記バッファ層を貫通している半導体装置の製造方法。
【図２】
【図３】
【図４】
【図５】
【図６】
【図１】
【図７】
【図３】
【図４】
【図５】
【図６】
【図１】
【図７】
【公開番号】特開２０１２−３８８８５（Ｐ２０１２−３８８８５Ａ）
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願番号】特願２０１０−１７７１０５（Ｐ２０１０−１７７１０５）
【出願日】平成２２年８月６日（２０１０．８．６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願日】平成２２年８月６日（２０１０．８．６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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