半導体装置
【課題】 ゲインセル構造のメモリセルにおいて、安定した読出し動作を実現する。
【解決手段】 絶縁層６上に形成されたソース２およびドレイン３と、絶縁層６上であってソース２とドレイン３との間に形成され、半導体からなるチャネル４と、絶縁層６の上部であってソース２とドレイン３との間に形成され、チャネル４とはゲート絶縁膜５を介して電気的に絶縁され、チャネル４の電位を制御するゲート１とを有する書込みトランジスタＱｗを構成する。チャネル４は、ソース２およびドレイン３の側面でソース２とドレイン３とを電気的に接続している。
【解決手段】 絶縁層６上に形成されたソース２およびドレイン３と、絶縁層６上であってソース２とドレイン３との間に形成され、半導体からなるチャネル４と、絶縁層６の上部であってソース２とドレイン３との間に形成され、チャネル４とはゲート絶縁膜５を介して電気的に絶縁され、チャネル４の電位を制御するゲート１とを有する書込みトランジスタＱｗを構成する。チャネル４は、ソース２およびドレイン３の側面でソース２とドレイン３とを電気的に接続している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ゲインセル構造のメモリセルを備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
微細化の進行にしたがって多くのトランジスタを同一チップ上に集積することができるようになり、また、多くの機能を持つ回路が同一チップ上に搭載できるようになってきた。メモリと共にプロセッサと同一チップ上に混載するオンチップメモリは、メモリを別チップとした構成と比較し、データ転送レート、消費電力両面で優れている。特に携帯電話、ＰＤＡ（Personal Digital Assistance）をはじめとするモバイル機器の高機能化に伴い、高機能と消費電力の両立が重視されるため、オンチップメモリの役割は大きい。
【０００３】
オンチップメモリは、ロジックトランジスタとの製造プロセスの整合性から、専らＳＲＡＭ（Static Random Access Memory）が用いられる。
【０００４】
M. Yamaoka et al, IEEE International Solid State-State Circuits Conferences pp.494-495,(2004)（非特許文献１）には、ＳＲＡＭにおけるオンチップの低電力に関する技術が開示されている。
【０００５】
一方、ＳＲＡＭよりも高集積なメモリとして、ＤＲＡＭ（Dynamic Random Access Memory）が知られている。しかしながら、ＤＲＡＭはキャパシタに電荷を蓄積する動作原理を採用し、微細なセル面積でキャパシタ容量を一定量以上確保するため、Ｔａ２Ｏ５（五酸化タンタル）のような高誘電率材料や立体構造の導入が不可欠であり、メモリの周辺回路および他の論理回路を構成するロジックトランジスタとのプロセス整合性が悪い。
【０００６】
そこで、特別なキャパシタ構造を用いることなく動作可能なＤＲＡＭとして、ゲインセルと呼ばれる記憶素子構造（ゲインセル構造）が提案されている。このゲインセルは書込み用のトランジスタを介して記憶ノード（電荷蓄積ノード）に電荷を注入し、蓄積された電荷により他に設けた読出し用のトランジスタのコンダクタンスが変化することを利用して読出しを行うメモリセルである。
【０００７】
特開２０００−２６９４５７号公報（特許文献１）および特開２００２−０９４０２９号公報（特許文献２）には、ゲインセル構造に関する技術が開示されている。また、H. Shichijo et al, Conference on Solid State Devices and Materials pp.265-268,(1984)（非特許文献２）には、書込み用のトランジスタに多結晶シリコン（ポリシリコン）を適用した技術が開示されている。また、S. Shukuri et al, IEEE International Electron Devices Meeting pp.1006-1008,(1992)（非特許文献３）には、読出し用のトランジスタに多結晶シリコンを適用した技術が開示されている。さらに、T. Osabe et al, IEEE International Electron Devices Meeting pp.301-304,(2000)（非特許文献４）には、ゲインセル構造のメモリに関する技術が開示されており、極薄の多結晶シリコン膜をチャネルに用いたＴＦＴ（Thin Film Transistors）のリーク電流が極めて小さいことを利用して十分な保持時間を有するゲインセル構造のメモリが記載されている。
【特許文献１】特開２０００−２６９４５７号公報
【特許文献２】特開２００２−０９４０２９号公報
【非特許文献１】M. Yamaoka et al, IEEE International Solid State-State Circuits Conferences pp.494-495,(2004)
【非特許文献２】H. Shichijo et al, Conference on Solid State Devices and Materials pp.265-268,(1984)
【非特許文献３】S. Shukuri et al, IEEE International Electron Devices Meeting pp.1006-1008,(1992)
【非特許文献４】T. Osabe et al, IEEE International Electron Devices Meeting pp.301-304,(2000)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のように、オンチップメモリとして用いられてきたＳＲＡＭ（Static Random Access Memory）に対し、高集積化の点において、ゲインセル構造のメモリセルを用いたＤＲＡＭ（Dynamic Random Access Memory）が有力である。
【０００９】
以下に、本発明者らが検討したゲインセル構造のＤＲＡＭメモリセルについて図７０および図７１により説明する。
【００１０】
図７０は、ゲインセル構造のメモリセルの等価回路を示す説明図であり、（ａ）は書込みトランジスタＱｗおよび読出しトランジスタＱｒを含んでなる場合、（ｂ）は書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓを含んでなる場合である。なお、読出しトランジスタＱｒのゲート容量が電荷蓄積ノード（記憶ノード）の主たる静電容量であり、これを本願において電荷蓄積容量Ｃｓと称する。また、後述するが、書込みトランジスタＱｗの構造上、ゲート−ソース間には寄生の容量が生じ、これを本願において寄生容量Ｃｐと称する。
【００１１】
図７０に示すように、メモリセルの構成は、基本的には情報を書き込むトランジスタである書込みトランジスタＱｗと、書き込まれた情報を読み出すトランジスタである読出しトランジスタＱｒとを一体化させたものである。
【００１２】
図７０（ａ）のメモリセルにおいて、ワード線ＷＬと電気的に接続された書込みトランジスタＱｗのゲートに電圧を印加し、書込みトランジスタＱｗを導通状態とした場合、書込みトランジスタＱｗのチャネルを電流が流れる。このとき、あらかじめ設定しておく書込みビット線ＷＢＬの電位によって、電荷蓄積ノードには異なった電荷量が蓄積される。すなわち、メモリセルに情報が記憶される。
【００１３】
一方、読出しトランジスタＱｒは、蓄積電荷量の大小によって、ゲート電圧が異なり、これをセンスして情報を読み出すことができる。すなわち、ゲート電圧の変化によって読出しトランジスタＱｒのコンダクタンスが変化し、読出しビット線ＲＢＬからソース線ＳＬに流れる電流の違いとしてメモリセルの外に取り出される。
【００１４】
図７０（ｂ）のメモリセル構造において、同図（ａ）のメモリセル構造との違いは、選択トランジスタＱｓを有する点である。
【００１５】
図７１は、本発明者らが検討したゲインセル構造のメモリセル内の書込みトランジスタＱｗを模式的に示す要部断面図である。この書込みトランジスタＱｗは、極薄の半導体膜をチャネル４とする電界効果型トランジスタ（ＦＥＴ：Field Effect Transistor）構造である。
【００１６】
図７１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板７の主面上に書込みトランジスタＱｗが形成されている。書込みトランジスタＱｗのソース２およびドレイン３は、例えば半導体基板７に掘った溝に酸化シリコン（ＳｉＯ２）膜で埋め込んだ素子分離領域となる絶縁層６上に形成されている。また、書込みトランジスタＱｗのチャネル４が、ソース２とドレイン３の間の絶縁層６上に形成されている。また、書込みトランジスタＱｗのゲート１は、チャネル４上に形成されたゲート絶縁膜５上に、ソース２とドレイン３との間を埋め込むように形成されており、ソース２およびドレイン３上の一部を覆うように形成されている。
【００１７】
本発明者らが検討したＤＲＡＭメモリセルは、高集積化されたメモリセルである。一般に、微細化により小面積となったメモリセルは、キャパシタの面積も減少するため、キャパシタの静電容量が減少し、蓄積電荷量が小さくなり、情報保持時間の低減に影響を与える。すなわち、本発明者らが検討したメモリセルでは、電荷蓄積容量Ｃｓが小さくなってしまうこととなる。
【００１８】
そこで、リーク電流が小さい電界効果型トランジスタを適用することで、十分な長さの情報保持時間が期待できる。したがって、本発明者らが検討したメモリセルでは、リーク電流が小さい電界効果型トランジスタとして、チャネル４の厚さを極薄とすることによって厚さ方向の量子力学的な閉じ込め効果を利用して長時間の情報保持時間を実現することができる。これにより上記メモリセルを適用することによって、リフレッシュサイクルを長くでき、消費電力の小さいメモリを実現することができる。
【００１９】
しかしながら、このような電荷蓄積容量Ｃｓが小さいメモリセルでは、寄生容量Ｃｐの影響を大きく受けるという課題がある。特に極薄のチャネル４を用いた場合、寄生容量Ｃｐが大きくなってしまう。なお、本発明者らが検討したメモリセルでは、リーク電流を低減したトランジスタを構成するため、通常のＭＩＳ（Metal Insulator Semiconductor）トランジスタのようにゲートをマスクに不純物を打ち込んでソース、ドレイン、チャネル領域を形成する、いわゆる自己整合（セルフアライン）プロセスを用いないことが寄生容量Ｃｐが大きくなる要因であると考えられる。
【００２０】
図７１に示した書込みトランジスタＱｗの構造では、実質的に書込みトランジスタＱｗのチャネル領域となるのは、ソース２とドレイン３との間にあって、絶縁層６上のチャネル４の部分である。このため、ゲート１とのオーバーラップ部分が寄生容量Ｃｐとなる。すなわち、ゲート１と、ソース２およびドレイン３の領域との間にオーバーラップ部８や対向部９が存在し、この存在によって寄生容量Ｃｐが大きくなる。
【００２１】
ここで、寄生容量Ｃｐの影響を説明するために、書込みトランジスタＱｗおよび読出しトランジスタＱｒがそれぞれｎ型チャネルの電界効果型トランジスタであるものとする。書込み時には書込みトランジスタＱｗのゲートに正電圧を印加し、所定の電荷を電荷蓄積ノード（電荷蓄積容量Ｃｓ）に蓄積した後、書込みトランジスタＱｗのゲートの電位を下げて保持、あるいは読出し状態とする。このときに寄生容量Ｃｐが大きい場合、書込みトランジスタＱｗのゲート電位を下げるにしたがって寄生容量Ｃｐの容量カップリングによって電荷蓄積ノードの電位も大きく下がってしまう。このため、書込み時に高電位を書込んだにも関わらず、読出し時に読出しトランジスタＱｒのチャネル領域が高抵抗となってしまい、チャネルを流れる電流が小さくなってしまう。すなわち、もともと高抵抗を期待して低電位を書込んだ場合との明確な区別がつかず、安定した情報を読み出すことができなくなってしまうという課題が存在する。
【００２２】
本発明の目的は、ゲインセル構造のメモリセルにおいて、安定した読出し動作をすることのできる技術を提供することにある。
【００２３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２５】
本発明は、絶縁層上に形成されたソース、ドレインおよびチャネルと、絶縁層の上部であってソースとドレインとの間に形成され、チャネルとはゲート絶縁膜を介して電気的に絶縁され、チャネルの電位を制御するゲートとを有する書込みトランジスタのチャネルが、ソースおよびドレインの側面でソースとドレインとを電気的に接続するものである。
【００２６】
また、本発明は、絶縁層上に形成されたソースおよびドレインと、ソースおよびドレイン上に形成され、ソースとドレインとを電気的に接続するチャネルと、チャネルとはゲート絶縁膜を介して電気的に絶縁され、チャネルの電位を制御するゲートとを有する書込みトランジスタのゲートの下部全面にチャネルが形成されるものである。
【００２７】
また、本発明は、絶縁層上に形成されたソース、ドレインおよびチャネルと、絶縁層の上部に形成され、チャネルとはゲート絶縁膜を介して電気的に絶縁され、チャネルの電位を制御するゲートとを有する書込みトランジスタのチャネルが、ソースの上面からソースのサイドウォール、絶縁層、ドレインのサイドウォール、ドレインの上面に掛けて形成されるものである。
【００２８】
また、本発明は、ゲート絶縁膜を備えた基板と、ゲート絶縁膜上に形成されたソースおよびドレインと、ゲート絶縁膜下に形成され、チャネルの電位を制御するゲートと、ソースとドレインとを電気的に接続し、ゲートとはゲート絶縁膜を介して電気的に絶縁され、半導体からなるチャネルとを有する書込みトランジスタを備えるものである。
【００２９】
また、本発明は、ゲート絶縁膜を備えた基板と、ゲート絶縁膜上に形成されたソースおよびドレインと、ゲート絶縁膜下に形成された第１ゲートと、第１ゲートの上部に形成され、第１ゲートとはゲート絶縁膜を介して電気的に絶縁された半導体膜と、第１ゲートとは、半導体膜を挟んで形成された第２ゲートとを有する書込みトランジスタを備えるものである。
【００３０】
また、本発明は、書込みトランジスタを介して電荷蓄積ノードに電荷を注入し、蓄積された電荷により読出しトランジスタのコンダクタンスが変化することを利用して読出しを行うメモリセルの電荷蓄積ノード近傍に電極を設けるものである。
【発明の効果】
【００３１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３２】
本発明によれば、メモリの安定な読出し動作をすることができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。特に異なる実施の形態間で機能が対応するものについては、形状、不純物濃度や結晶性等で違いがあっても同じ符号を付すこととする。また、説明を容易にするために、平面図であってもハッチングを付す場合がある。また、本願においては、ゲート、ゲート電極およびゲート領域を総称して「ゲート」という。また、本願においては、ソース、ソース電極およびソース領域を総称して「ソース」という。また、本願においては、ドレイン、ドレイン電極およびドレイン領域を総称して「ドレイン」という。また、本願においては、メモリ、半導体メモリおよびメモリセル（単位メモリセル）を総称して「メモリ」という。なお、メモリには、ＳＲＡＭ（Static Random Access Memory）やフラッシュメモリ、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）などが含まれるが、特に断りがない場合、本願ではゲインセル構造のメモリを「メモリ」という。
【００３４】
（実施の形態１）
図１は、本発明の実施の形態１の半導体装置の構成を模式的に示す説明図である。例えばチップ（半導体チップ）状態である半導体装置は、そのチップ７Ｃ上にメモリモジュールＭＭと他の論理回路（論理モジュール）、アナログ回路（アナログモジュール）などのモジュールＭ１、Ｍ２、Ｍ３を構成している。メモリモジュールＭＭ内にはメモリ部ＭＡとその周辺回路部ＣＡを構成している。メモリ部ＭＡには、複数のメモリセルによってアレイとして構成されたメモリが形成されている。また、周辺回路部ＣＡには、あるメモリセルを選択するためのワード線駆動回路ＷＣおよびビット線駆動回路ＢＣ、ならびに制御回路などから構成される周辺回路が形成されている。
【００３５】
これらメモリ部ＭＡおよび周辺回路部ＣＡを構成するトランジスタが、１つのチップ７Ｃ上に形成されている。本実施の形態１では、メモリ部ＭＡが、情報を書き込むトランジスタである書込みトランジスタＱｗ、書き込まれた情報を読み出すトランジスタである読出しトランジスタＱｒ、複数のメモリセルのうち、あるメモリセルを選択するための選択トランジスタＱｓを有している（図７１（ｂ）参照）。また、周辺回路部ＣＡが、ロジックトランジスタおよび高耐圧トランジスタを有している。なお、前述したように、書込みトランジスタＱｗと、読出しトランジスタＱｒとを一体化させたメモリセルの構成をゲインセルという。
【００３６】
図２は、図１のメモリ部ＭＡに形成されたメモリの要部を模式的に示す平面図であり、複数のメモリセルが２次元状に並べられたアレイを示している。メモリ部ＭＡでは、メモリセルが上下左右で反転するように配置され、また、隣り合うメモリセルでコンタクト２７、ビア３０を共有することで、チップ面積の増大を防いでいる。複数のメモリセルはそれぞれ書込みビット線２８、読出しビット線２９、ソース線３１、書込みワード線３２および読出しワード線３３をコンタクト２７またはビア３０を介して電気的に接続されている。なお、メモリアレイを構成するメモリセルの１つが単位メモリセルであり、図２には、チップ７Ｃ上の単位メモリセルの領域１４が示されている。
【００３７】
本実施の形態１のメモリセルの構造について図３〜図６を参照して説明する。図３は、図２の要部を拡大した平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓを備えた単位メモリセルの領域１４が示されている。図４〜図６は、それぞれ図３のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線の断面図である。なお、図３の単位メモリセルの領域１４では、素子構造の説明を容易にするために、例えばコンタクト、ビアなどを省略している。
【００３８】
まず、単位メモリセルの書込みトランジスタＱｗの構造について説明する。例えばｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）７に掘られた溝には、例えば酸化シリコン（ＳｉＯ２）などの絶縁物で埋め込まれた素子分離領域となる絶縁層６が形成されている。その絶縁層６上に、例えばｎ型の多結晶シリコンからなるソース２、ドレイン３が形成されている。また、ソース２とドレイン３との間の絶縁層６上には、例えば厚さ２．５ｎｍ程度のイントリンシックの多結晶シリコンからなり、半導体膜からなるチャネル４が形成されている。また、このチャネル４上には、例えば１２ｎｍ程度の膜厚の酸化シリコン膜からなるゲート絶縁膜５が形成されている。このゲート絶縁膜５を挟み、かつ、ソース２とドレイン３との間に、例えばｎ型の多結晶シリコンからなるゲート１が形成されている。また、ゲート１の上面には、例えば酸化シリコンからなる絶縁膜１０が形成されている。なお、ゲート１は、チャネル４の電位を制御するものである。
【００３９】
本実施の形態１で示す書込みトランジスタＱｗの構造は、図７１で示した構造と異なり、ゲート１がソース２およびドレイン３の間にあって、ゲート１の上面がソース２の上面の高さより低く形成されている。すなわち、ゲート１が、ソース２およびドレイン３とオーバーラップしていないことが特徴である。このため図４で示す書込みトランジスタＱｗは、図７１で示した構造と比較し、図７１のオーバーラップ部８がないため、書込みトランジスタＱｗのゲート１−ソース２間の寄生容量Ｃｐ（図７０参照）が小さくなる。したがって、本実施の形態１の半導体装置では、寄生容量Ｃｐの影響の少ない安定した読出し動作をすることができる。
【００４０】
また、本実施の形態１で示す書込みトランジスタＱｗの構造は、ソース２からドレイン３にチャネル４を通じて電流が流れる方向と交差する方向であって、ソース２、ドレイン３の寸法よりもゲート１の寸法が大きく、ゲート１の下部全面にチャネルが形成されている。このため、実効的なチャネル幅がソース２の寸法より大きく、電流が増大するという利点がある。
【００４１】
また、図７１で示した構造のゲート１の形成において、ホトリソグラフィが適用される場合、ゲート１の形成の際の合わせズレが、オーバーラップ部８の増減に影響し、寄生容量Ｃｐ（図７０参照）のバラツキになってしまう。したがって、図７１で示した構造ではバラツキを含めた寄生容量Ｃｐがさらに増大してしまうが、本実施の形態で示す構造（図２参照）では、ゲート１がソース２およびドレイン３とのオーバーラップ自体がないので、合わせズレの影響を受けないという特徴もある。
【００４２】
また、本実施の形態１で示す書込みトランジスタＱｗの構造は、電界効果型トランジスタ（ＦＥＴ：Field Effect Transistor）構造であって、書込みトランジスタＱｗのリーク電流が非常に少ないことも特徴としている。これは、本発明者らが独自の検討により、チャネル４の膜厚が、５ｎｍ程度以下で顕著なリーク低減効果があることを見出し、本実施の形態１では、例えば２．５ｎｍ程度の半導体膜からなるチャネル４を適用していることによる。なお、リーク低減効果は、通常のトランジスタのＰＮ接合の面積と比較して膜の断面積が極めて小さいことに加え、膜厚方向の量子力学的な閉じ込め効果によって実効的にバンドギャップが広がっていることによるものであると考えている。
【００４３】
このように本実施の形態１では、書込みトランジスタＱｗは、絶縁層６上に形成されたソース２およびドレイン３と、絶縁層６上であってソース２とドレイン３との間に形成され、半導体からなるチャネル４と、絶縁層６の上部であってソース２とドレイン３との間に形成され、チャネル４とはゲート絶縁膜５を介して電気的に絶縁され、チャネル４の電位を制御するゲート１とを有する。このチャネル４は、ソース２およびドレイン３の側面でソース２とドレイン３とを電気的に接続している。また、ゲート１の上面が、ソース２の上面の高さより低く形成されている。また、ソース２およびドレイン３の側面に形成され、ゲート１とソース２およびドレイン３とを絶縁分離する絶縁膜１０が形成されている。また、ソース２からドレイン３にチャネル４を通じて電流が流れる方向と交差する方向であって、ソース２、ドレイン３の寸法よりもゲート１の寸法が大きく、ゲート１の下部全面にチャネルが形成されている。また、チャネルが、シリコン（例えば、単結晶シリコン、多結晶シリコン、アモルファスシリコン）からなり、その厚さが５ｎｍ程度以下である。なお、ゲート１が、金属からなり、また、ソース２またはドレイン３の少なくとも一方が、金属からなっても良い。
【００４４】
次に、読出しトランジスタＱｒおよび選択トランジスタＱｓの構造について説明する。また、周辺回路部のロジックトランジスタおよび高耐圧トランジスタの構造についても併せて説明する場合もある。なお、これらトランジスタは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であり、上記書込みトランジスタＱｗとは構造が異なるが、ｐ型シリコンからなる基板７上に形成されている。また、基板７上に例えばｎ型ウエルを設け、さらにその内部に例えばｐ型ウエルを形成する、いわゆる３重ウエル構造を採用してもよい。３重ウエル構造を採ると互いにｎ型領域で分離されたｐ型ウエル同士を異なる電圧に設定することが可能であり、基板７にバイアスを加えることができる。
【００４５】
これらトランジスタのゲート絶縁膜は、例えば窒化処理した酸化シリコン膜よりなり、膜厚は２ｎｍ程度と７ｎｍ程度の２水準で設けられている。すなわち読出しトランジスタＱｒのゲート絶縁膜１５、選択トランジスタＱｓのゲート絶縁膜１６および高耐圧トランジスタのゲート絶縁膜を７ｎｍ程度、ロジックトランジスタのゲート絶縁膜を２ｎｍ程度、とした２水準である。
【００４６】
読出しトランジスタＱｒのゲート２Ｇおよび選択トランジスタＱｓのゲート１１は、例えば多結晶シリコンからなり、酸化シリコン膜と窒化シリコン膜との積層よりなるサイドウォール２１を有する。また、高耐圧トランジスタおよびロジックトランジスタのゲートは、例えば多結晶シリコンからなり、酸化シリコン膜と窒化シリコン膜よりなるサイドウォールを有する。また、ロジックトランジスタのゲートは、表面を例えばニッケルシリサイドによって低抵抗化された多結晶シリコンからなる。なお、図３に示したように、書込みトランジスタＱｗのソース２と、読出しトランジスタＱｒのゲート２Ｇとは同時に形成されるものであって、電気的に接続されることとなる。
【００４７】
また、読出しトランジスタＱｒのゲート２Ｇおよび選択トランジスタＱｓのサイドウォール２１の下には、浅いｎ−領域である、いわゆるエクステンション領域１８が設けられている。また、サイドウォール２１の外側には、読出しトランジスタＱｒのソース１２、選択トランジスタＱｓのドレイン１３であるｎ＋領域が設けられている。
【００４８】
なお、ロジックトランジスタおよび高耐圧トランジスタともにエクステンション領域を有する場合、ロジックトランジスタは高耐圧トランジスタと比較して浅いエクステンション領域を用いることが好ましい。これは低エネルギーの不純物打ち込みあるいは表面からの不純物拡散を行うことによって形成するのであるが、横方向、縦方向の不純物広がりを抑制し、短いゲート長でも短チャネル効果に強いエクステンション構造とするためである。一方、高耐圧トランジスタはより高いエネルギーで不純物打ち込みを行い、縦方向、横方向により深く広がったエクステンション領域を形成することが好ましい。これは十分なＰＮ接合の耐圧を確保するためである。
【００４９】
図６に示すように、読出しトランジスタＱｒおよび選択トランジスタＱｓは、例えばｐ型シリコンからなる基板７上に直接繋がる形で形成されたｐ型ウエル１７上に形成されている。読出しトランジスタＱｒのゲート２Ｇは、書込みトランジスタＱｗのソース２と電気的に接続されており、読出しトランジスタＱｒのゲート容量を主成分とする電荷蓄積容量Ｃｓ（図７０参照）を形成することとなる。また、読出しトランジスタＱｒのゲート下部１９と選択トランジスタＱｓのゲート下部２０は不純物濃度が異なるため、読出しトランジスタＱｒと選択トランジスタＱｓで異なるしきい値を有している。なお、これによる効果は後述する。
【００５０】
選択トランジスタＱｓとロジックトランジスタと比較した場合、選択トランジスタＱｓのゲート絶縁膜１６がロジックトランジスタより厚く、また、短チャネル効果を抑制するため基本的にロジックトランジスタよりも長いゲート長となる。
【００５１】
また、メモリ部の読出しトランジスタＱｒおよび選択トランジスタＱｓと、周辺回路部のロジックトランジスタおよび高耐圧トランジスタとでは、ソースおよびドレインが設けられている点で同様であるが、相違する点はエクステンション領域の深さである。メモリ部では高耐圧トランジスタと同じ７ｎｍ程度のゲート絶縁膜厚を用いながら、エクステンション構造はより浅いエクステンション領域が形成される。後述するように、この読出しトランジスタＱｒ、選択トランジスタＱｓに印加される電圧は小さく、したがって特に高い接合耐圧が要求されることはなく、耐圧の問題はない。このように読出しトランジスタＱｒのゲート絶縁膜１５の厚さがロジックトランジスタよりも厚いのは、ゲート２Ｇに電荷を蓄積して記憶を行うためであり、ゲート絶縁膜１５を介したトンネル電流による電荷の出入りを防ぐためである。このような浅いエクステンションを用いることにより、短チャネル特性に優れるため、ゲート長を高耐圧トランジスタよりも小さくすることが可能であり、小さいメモリセル面積の実現が可能である。
【００５２】
本実施の形態では、メモリ部の読出しトランジスタＱｒおよび選択トランジスタＱｓは、製造プロセス工程を少なくするため、高耐圧トランジスタと共通のゲート絶縁膜厚を用いるが、ゲート絶縁膜リークの観点からは３ｎｍ程度以上あることが好ましく、例えばメモリ部用に４ｎｍ程度のゲート絶縁膜厚を別途用意し、３水準ゲート絶縁膜構成としてもよい。なお、この場合でもエクステンション構造は浅いエクステンションを用い、また、ロジックトランジスタと同じエクステンション構造を用いてもよい。
【００５３】
このような３水準ゲート絶縁膜構成とした場合、読出しトランジスタＱｒを短チャネル特性に優れるトランジスタとすることができる。すなわち、読出しトランジスタＱｒは、高耐圧トランジスタよりもゲート絶縁膜が薄いことから、より短チャネル特性に優れ、短いゲート長を用いることが可能であり、より小さいセル面積で実現することができる。また、読出しトランジスタＱｒのゲート容量が増大し、読出し速度が向上する。さらに、蓄積電荷量が増えるため、安定な読出し動作、長い保持時間を実現できる。加えて、サブスレショルド係数が小さくなるため、同じ蓄積電荷に対して大きな読出し電流変化があり、読出しマージンが向上する。
【００５４】
次に、本実施の形態１で示す半導体装置の製造方法について、図７〜図２３を参照してメモリセルを有するメモリ部を中心に説明する。図７〜図１４は、図３に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。図１５〜図２１は、図３のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図であり、書込みトランジスタＱｗが示されることとなる。図２２は、図３のＣ−Ｃ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図であり、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されることとなる。図２３は、図３のＤ−Ｄ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。
【００５５】
まず、例えばｐ型のシリコン（Ｓｉ）単結晶からなる半導体基板（この段階では半導体ウェハと称する平面略円形状の半導体板）を用意し、酸化によって半導体基板（以下、単に基板という）の主面上に酸化シリコン（ＳｉＯ２）膜を形成し、さらに窒化シリコン（ＳｉＮ）膜を堆積する。
【００５６】
続いて、レジストをマスクに上記の窒化シリコン膜、酸化シリコン膜および基板をエッチングして、基板に溝を形成し、その溝を例えばＣＶＤ（Chemical Vapor Deposition）法によって酸化シリコン膜で埋めた後に平坦化を行い、基板に素子分離領域（絶縁層）とアクティブ領域とを形成する。次いで、アクティブ領域に不純物をイオン注入してｎ型ウエルおよびｐ型ウエルを形成し、さらにｎ型ウエル内に不純物を打ち込んでｐ型ウエルを形成する。これまでの工程によって、図７では、後にメモリセルが形成される基板７上には、素子分離領域の絶縁層６と、アクティブ領域のｐ型ウエル１７とが形成される。
【００５７】
続いて、ＭＩＳ（Metal Insulator Semiconductor）トランジスタのしきい値調整用の不純物打ち込みを行う。なお、完成後の半導体装置において、読出しトランジスタＱｒのゲート下部のみｎ型不純物を導入して選択トランジスタＱｓのゲート下部よりも実効的なｐ型不純物濃度が低くなるように設定する。
【００５８】
続いて、読出しトランジスタＱｒ、選択トランジスタＱｓおよび高耐圧トランジスタのゲート絶縁膜形成のために、厚さが例えば７ｎｍ程度となるまで基板７に酸化を行う。ついで、ロジックトランジスタが形成される領域が開口したレジストパターンをマスクにフッ酸処理を行うことで開口部のゲート絶縁膜を除去する。このとき、読出しトランジスタＱｒ、選択トランジスタＱｓおよび高耐圧トランジスタの領域は開口していないレジストパターンが用いられる。
【００５９】
続いて、上記レジストを除去後、ロジックトランジスタ領域に、例えば厚さ２ｎｍ程度の酸化シリコン膜が形成されるように、基板７に酸化（ゲート酸化）を行う。次いで、基板７上に例えば１５０ｎｍ程度の膜厚となるように、ゲート用のノンドープの多結晶シリコンからなる導電体膜を堆積する。
【００６０】
これまでは図１に示したメモリ部ＭＡおよび周辺回路部ＣＡの共通の加工について説明したが、続いて、メモリ部ＭＡの加工についてのみ説明する。
【００６１】
図８および図１５に示すように、上記導電体膜２５上に例えば５０ｎｍ程度の膜厚の窒化シリコンからなる絶縁膜２２を堆積した後、レジストによる孔パターンをマスクとしてエッチングを行い、チャネルおよびゲート領域の導電体膜２５を除去し、開口部２３を形成する。なお、本実施の形態１による半導体装置の製造において、通常のロジックトランジスタや高耐圧トランジスタの形成以外に追加されるホトマスクはこの工程に使用するものだけである。
【００６２】
続いて、図９および図１６に示すように、基板７の洗浄を行った後、例えば２．５ｎｍ程度のアモルファスシリコン（半導体膜）からなるチャネル４、例えば１５ｎｍ程度の厚さからなるゲート絶縁膜５および例えば２００ｎｍ程度の厚さのｎ型多結晶シリコンからなる導電体膜２４を堆積する。さらに、アニールを行うことでチャネル４のアモルファスシリコンは結晶化し、多結晶シリコンとなる。ここで、本発明者らの独自の検討により、このような極薄膜の結晶化には、１０ｎｍ程度以上の厚膜を形成する温度よりも高い温度が必要であることを見出した。なお、このアニールの時点で書込みトランジスタＱｗのソース、ドレインとなる導電体膜２５には不純物が導入されておらず、またロジックトランジスタや高耐圧トランジスタの拡散層は形成前であるため、書込みトランジスタＱｗ、ロジックトランジスタおよび高耐圧トランジスタの短チャネル特性に悪影響を与えることはない。
【００６３】
続いて、図１０および図１７に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法あるいはエッチバックによって、導電体膜２４を削り、絶縁膜２２の表面が露出したところで停止する。これによって、先に形成した孔パターンの開口部２３にのみｎ型多結晶シリコンからなる導電体膜２４が残ることになる。
【００６４】
続いて、図１８に示すように、導電体膜２４であるｎ型多結晶シリコンの酸化を行う。この際、露出している導電体膜２４表面と共に、露出している多結晶シリコンからなるチャネル４が酸化され、酸化シリコン膜からなる絶縁膜１０が形成される。ここで、酸化されなかった導電体膜２４は、書込みトランジスタＱｗのゲート１となる。なお、後にソース、ドレインとなる導電体膜２５表面は絶縁膜２２で保護されており酸化されない。また、ソース、ドレインとなる導電体膜２５は孔パターンの側面より若干酸化されるが、その酸化速度は不純物が導入されているｎ型多結晶シリコンからなる導電体膜２４より小さい。
【００６５】
続いて、図１９に示すように、エッチングによって絶縁膜１０の一部および絶縁膜２２を除去する。この残存した絶縁膜１０によってゲート１は保護されることとなる。ここでは、酸化シリコンと窒化シリコンのエッチングの選択比において、窒化シリコンがよりエッチングされるようにしている。
【００６６】
これまでは図１に示したメモリ部ＭＡの加工についてのみ説明したが、続いて、メモリ部ＭＡおよび周辺回路部ＣＡの共通の加工について説明する。
【００６７】
レジストをマスクにｎ型のゲートとしたい領域およびｐ型のゲートとしたい領域の多結晶シリコンに各々不純物打ち込みを行う。なお、メモリセル部ＭＡではｎ型のゲートとするため、ｎ型の不純物を打ち込んだ。
【００６８】
続いて、レジストをマスクに多結晶シリコンをエッチングし、周辺回路部ＣＡのロジックトランジスタおよび高耐圧トランジスタのゲートパターンを形成する。このとき、図１１に示すようなレジストパターン２６を用いて、図１２および図２０に示すように、導電体膜２５から書込みトランジスタＱｗのソース２およびドレイン３を同時に形成する。この際、書込みトランジスタＱｗのゲート１は、酸化シリコンからなる絶縁膜１０で保護されており、削れることがない。なお、図１１では、図面を見易くするために絶縁膜１０は省略している。
【００６９】
続いて、高耐圧トランジスタのエクステンション形成を行う。まず、高耐圧トランンジスタのｎ型ＭＩＳトランジスタのエクステンションでは、レジストをマスクに、例えば１０ｋｅＶ程度でｎ型不純物のＰ（リン）を打ち込む。次いで、高耐圧トランジスタのｐ型ＭＩＳトランジスタのエクステンションでは、レジストをマスクに、例えば５ｋｅＶ程度でｐ型不純物のＢＦ２を打ち込む。
【００７０】
続いて、ロジックトランジスタ、読出しトランジスタＱｒおよび選択トランジスタＱｓのエクステンション形成を行う。まず、それらのｎ型ＭＩＳトランジスタのエクステンションでは、高耐圧トランジスタ部分、ｐ型ＭＩＳトランジスタ部分を覆うレジストパターンをマスクに、例えば３ｋｅＶ程度でｎ型不純物のＡｓ（ヒ素）を打ち込む。次いで、より深い位置にｐ型不純物を打ち込んでパンチスルーを防ぐために上記エクステンション下のｐ型ウエル濃度を上昇させた。次いで、ロジックトランジスタ、読出しトランジスタＱｒおよび選択トランジスタＱｓのｐ型ＭＩＳトランジスタのエクステンション形成では、例えば３ｋｅＶ程度でｐ型不純物のＢＦ２を打ち込む。次いで、より深い位置にｎ型不純物を打ち込んでパンチスルーを防ぐためにエクステンション下のｎ型ウエル濃度を上昇させた。
【００７１】
続いて、ＣＶＤ法によって酸化シリコン膜を形成した後、窒化シリコン膜を堆積し、さらに、ＣＶＤ法によって酸化シリコン膜を堆積後、エッチバックを行って、読出しトランジスタＱｒ、選択トランジスタＱｓ、ロジックトランジスタおよび高耐圧トランジスタのゲート側面にサイドウォールを形成する。なお、図２２および図２３では、読出しトランジスタＱｒのゲート２Ｇおよび選択トランジスタＱｓのゲート１１の側面にサイドウォール２１が示されている。
【００７２】
続いて、上記サイドウォールとレジストをマスクにｎ型ＭＩＳトランジスタ領域にはｎ不純物、ｐ型ＭＩＳトランジスタ領域にはｐ型不純物を打ち込んで拡散層を形成する。この拡散層用の不純物打ち込みは、メモリ部ＭＡの読出しトランジスタＱｒおよび選択トランジスタＱｓ、周辺回路部ＣＡおよび他の回路モジュールのロジックトランジスタおよび高耐圧トランジスタで共通の不純物打ち込み工程を用いた。上記のような不純物打ち込み工程を用いることでメモリ部のエクステンション、拡散層形成用に特別なマスク、工程を用意する必要がなく、製造コストの低減が図れる。なお、図２２では、読出しトランジスタＱｒおよび選択トランジスタＱｓの拡散層であるソース１２およびドレイン１３、さらにエクステンション領域１８が示されている。
【００７３】
続いて、ＣＶＤ法によって、酸化シリコン膜を堆積し、多結晶シリコン抵抗素子などのシリサイド化しない部分を覆ったレジストパターンをマスクに、前記酸化シリコン膜を除去する。
【００７４】
続いて、ニッケル（Ｎｉ）膜をスパッタで堆積し、アニールを行ってシリコンと反応させた後に、ニッケル膜を除去する。このときメモリセルのアレイ部分はシリサイド化しないものとする。このような作製プロセスは、書込みトランジスタＱｗのゲート１上面の絶縁膜１０がその後の工程で削れ、多結晶シリコンからなるゲート１が露出した場合でもニッケル膜によるソース２、ドレイン３とのショートを起こす心配がないという特徴がある。
【００７５】
続いて、図１３〜図１４、図２１〜図２３に示すように、例えば酸化シリコン膜からなる層間絶縁膜８０を堆積、平坦化する工程、コンタクト２７を形成する工程、ビア３０を形成する工程および配線８１を形成する工程を行う。その後、メモリ部ＭＡおよび周辺回路部ＣＡを保護する保護膜などを形成し、半導体装置が略完成する。書込みトランジスタＱｗのドレイン３が書込みビット線２８に、書込みトランジスタＱｒのゲート１が書込みワード線３２に接続されている。また、選択トランジスタＱｓのドレイン１３が読出しビット線２９に、選択トランジスタＱｓのゲート１１が読出しワード線３３に接続されている。また、読出しトランジスタＱｒのソース１２がソース線３１に接続されている。
【００７６】
本実施の形態１では、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓがｎ型である場合について説明したが、極性の組み合わせや、ｐ型同士の組み合わせを適用しても良い。これらの場合でも前述したように読出しトランジスタＱｒと選択トランジスタＱｓの拡散層に高耐圧トランジスタよりも浅いエクステンションを用いるのは同様である。また、ｐ型の読出しトランジスタＱｒを用いるとｎ型の読出しトランジスタＱｒと比較して同じゲート絶縁膜厚でもゲート絶縁膜リークが小さいという特徴がある。
【００７７】
また、本実施の形態１では、書込みトランジスタＱｗは、図４に示したように、素子分離領域となる絶縁層６に形成されるために、ＭＩＳトランジスタのようにウエルを形成する必要がなく、したがって特に面積の増大なしで異なる極性を用いることが可能である。
【００７８】
また、本実施の形態１では、書込みトランジスタＱｗのゲート１−ソース２間の寄生容量Ｃｐ（図７０参照）を小さくしており、読出しマージンが大きいという特徴がある。さらに、読出しトランジスタＱｒのしきい値を選択トランジスタＱｓよりも低く設定することによって、容量カップリングで電荷蓄積ノードの電位が下がっても十分な読出し電流が流れ、より読出しマージンを拡大することができる。
【００７９】
また、本実施の形態１では、選択トランジスタＱｓに関しては上記の容量カップリングは関係なく、むしろ非選択メモリセルのオフリーク電流抑制の観点からしきい値はあまり下げない方がよい。したがって読出しトランジスタＱｒのしきい値は選択トランジスタＱｓのしきい値よりも低いほうがよいことになる。一方、読出しトランジスタＱｒのしきい値を選択トランジスタＱｓと同様に設定すれば２トランジスタ間で不純物を打ち分ける必要がなく、２トランジスタ間のゲート間距離を小さくすることができるため、セル面積削減が可能である。
【００８０】
また、本実施の形態１では、図面を見やすくするため、読出しトランジスタＱｒのチャネル幅と、選択トランジスタＱｓのチャネル幅を同じにしているが、これは読み出しトランジスタＱｒのチャネル幅の方を大きくしてもよい。そうすることにより電荷蓄積容量Ｃｓを増加させることができる。このため相対的に寄生容量Ｃｐ（図７０参照）の影響、すなわち書込みトランジスタＱｗのゲート１の電位を下げるにしたがって寄生容量Ｃｐの容量カップリングによって電荷蓄積ノードの電位も大きく下がってしまう現象を抑圧することができる。このような本実施の形態１で示すメモリは、寄生容量Ｃｐの影響の少ない安定な読出し動作をすることができる。また、長い保持時間を実現できるという利点がある。電荷蓄積容量Ｃｓを確保するために読出しトランジスタＱｒのチャネル幅を大きくした場合でも、選択トランジスタＱｓのチャネル幅を大きくする必要はない。これは選択トランジスタＱｓのゲートには外部から十分な電圧を印加することができるので、小さいチャネル幅でもコンダクタンスを十分低くできるからである。その分面積増大を防ぐことができる。
【００８１】
また、本実施の形態１では、基板として、ｐ型のシリコンからなる半導体基板を適用したが、ＳＯＩ（Silicon on Insulator）構造を有する基板を適用してもよい。ＳＯＩ構造の基板を適用した場合、ロジックトランジスタの特性が向上し、より高速、低電力のＬＳＩ（Large Scale Integration）が実現できる。また３重ウエル工程が必要なくなり、工程が簡略化される。
【００８２】
また、本実施の形態１では、ゲートに表面をシリサイド化した多結晶シリコン、ゲート絶縁膜に酸化シリコン膜を適用したが、金属のゲートやハフニウムオキサイド、アルミナなどの高誘電体膜をゲート絶縁膜に適用した場合でも、前述した拡散層構造とゲート絶縁膜の組合せは有効である。その場合ゲート絶縁膜厚の大小関係は、物理膜厚でなく電気的に酸化シリコン膜厚に換算した膜厚に読み替えて解釈すればよい。例えば、高誘電体膜と酸化シリコン膜のゲート絶縁膜が混在していた場合、高誘電体膜の誘電率を使って同等の静電容量を与える酸化シリコン膜の膜厚に換算し、それが酸化シリコン膜よりも薄い場合、高誘電体膜を薄膜のゲート絶縁膜として解釈すれば本実施の形態で述べた関係はそのまま有効である。
【００８３】
また、本実施の形態１では、図２１〜図２３に示したように、書込みビット線２８と読出しビット線２９に第１層目の配線層を適用し、書込みワード線３２、読出しワード線３３及びソース線３１に第２層目の配線層を適用しているが、これ以外の組み合わせを用いてもよい。
【００８４】
また、本実施の形態１では、クロスカップル型のセンスアンプを用いて読出しを行う場合に、読出しビット線２９はフローティングになるため、ビット線に第１層目の配線層を適用することによって、第３層目以上の配線からの雑音の混入を防ぐことができる。
【００８５】
また、本実施の形態１では、ビット線を第１層の配線に適用した場合について説明したが、読出しワード線を第１層配線に適用し、読出しトランジスタＱｒの近くに配置することにより、読出し時に電荷蓄積ノード（記憶ノード）である読出しトランジスタＱｒのゲートとの容量カップリングにより電荷蓄積ノードの電位を上昇させることができる。また、課題で述べた書込みトランジスタＱｗのゲート電位を下げるに従い、寄生容量Ｃｐの容量カップリングによって電荷蓄積ノードの電位も大きく下がってしまう弊害を補償できる。
【００８６】
また、本発明の実施の形態１では、ソース線を書込みワード線及び読出しワード線と平行に配置したが、書込みビット線及び読出しビット線と平行でもよい。本実施の形態で示したように、書込みワード線及び読出しワード線と平行に配置した場合は、選択ワード線に対応したソース線のみを選択することにより、非選択ワード線に接続されたメモリセルの読出しビット線からソース線に流れる電流を遮断できる。一方、本実施例とは逆に書込みビット線及び読出しビット線と平行に配置した場合は、１本の読出しビット線を流れる電流が１本のソース線を流れるので、ソース線を選択するＭＩＳトランジスタのチャネル幅を小さくできる。これらは別の設計要因を考慮して最もよい組み合わせを用いればよい。
【００８７】
上記に述べたことは他の実施の形態でも同様にあてはまる。
【００８８】
次に、本発明の実施１のメモリの動作について図２を参照して説明する。まず、書込み動作を説明する。書込みビット線２８の電位を書込みたい情報にしたがってＨｉｇｈ（例えば１Ｖ程度）、あるいはＬｏｗ（例えば０Ｖ程度）に設定した後、書込みワード線３２の電圧を保持電位（例えば−０．５Ｖ程度）より書込み電位（例えば２Ｖ程度）に上げる。これによって書込みトランジスタがオンとなり、書込みビット線２８に設定した電位が電荷蓄積ノード（記憶ノード）に書込まれる。この後、書込みワード線３２の電圧を再び保持電位に戻すことで書込みは終了である。書込み中は、ソース線３１の電位は固定しておくのが望ましい。ここでは例えば０Ｖ程度とすることができる。また、選択トランジスタのゲートと電気的に接続されている読出しワード線３３は低電位（例えば０Ｖ程度）とし、オフとしておくことで、書込み動作時に読出しビット線２９の電位変動の影響を受けにくくなる。
【００８９】
続いて、読出し動作について説明する。読出し動作は書込みワード線３２の電圧を保持電位（例えば−０．５Ｖ程度）に保持したまま行う。まず、読出しビット線２９を所定のプリチャージ電圧（例えば１Ｖ程度）とし、ソース線３１の電位を所定の電位（例えば０Ｖ程度）に固定する。選択トランジスタのゲートと電気的に接続されている読出しワード線３３を高電位（例えば１Ｖ程度）とすることで選択トランジスタをオンさせると、読出しビット線２９とソース線３１間に電流が流れ、読出しビット線２９の電位が変動する。また、読出しトランジスタに蓄えられた情報によって読出しトランジスタのコンダクタンスが異なるため読出しビット線２９の電位の変動速度が異なる。また、所定のタイミングで読出しビット線２９に接続されたセンスアンプを起動させ、リファレンスの電位との大小を増幅することで読出しを行うことが可能である。ここで述べた電位関係において、書込み時にＨｉｇｈ書込みを行った場合、読出しビット線２９の電位下降が早く、したがってＬｏｗとして増幅される。Ｌｏｗで書込みされた情報は読出し時にＨｉｇｈの電位に増幅される。よって書込み時のＨｉｇｈ、Ｌｏｗの関係が読出し時には逆になるので注意が必要である。なお、基本的にこの動作は非破壊読出しであり、１トランジスタ１キャパシタ型のＤＲＡＭとは異なる。ただし、読出しディスターブが許容する素子設計、電圧設定を行い、読出し後に再書込みを行う動作としても構わない。
【００９０】
続いて、リフレッシュ動作について説明する。リフレッシュ動作は例えば１２８ｍｓ程度の間隔で行うことができる。まず、選択された読出しワード線３３で駆動されるメモリセルの読出しを行う。次にその行の増幅情報の反転情報を書込みビット線２８にロードし、しかる後にもとの行に対応する書込みワード線３２を用いて書込み動作を行えばリフレッシュが行える。このように順々に選択してこの動作を繰り返すことでメモリセルアレイ全体のリフレッシュ動作が可能である。
【００９１】
（実施の形態２）
本実施の形態２の半導体装置について前記実施の形態１と相違する点を中心に図２４〜図２８を参照して説明する。図２４は、本実施の形態２のメモリセルを模式的に示す平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されている。図２５は、図２４のＡ−Ａ線の断面図である。図２６〜図２８は、図２４に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。
【００９２】
まず、本実施の形態２の単位メモリセルの書込みトランジスタＱｗの構造について説明する。前記実施の形態１で示した図４の書込みトランジスタＱｗの構造は、本発明者らが検討した図７１の書込みトランジスタＱｗの構造のソース２の上面へのゲートのオーバーラップ部８をなくす構造であったが、本実施の形態２では、対向部９のない構造である。すなわち、図２４および図２５に示すように、基板７の絶縁層６上に形成されたソース２とドレイン３との間に例えば酸化シリコンからなる絶縁膜３４が埋め込まれており、上記ソース２、ドレイン３および絶縁膜３４上には、チャネル４、ゲート絶縁膜５およびゲート１が形成される構造である。
【００９３】
本発明者らが検討した図７１の書込みトランジスタＱｗの構造のように、オーバーラップ部８が存在する場合、合わせズレに伴い、寄生容量Ｃｐ（図７０参照）もばらつくこととなる。この点について、リソグラフィー技術の進歩に伴い、合わせ余裕はスケールダウンしていくものと考えられる。しかし、対向部９が存在する場合、この対向部９の寄生容量Ｃｐを低減するためにゲート高さを低くすることが考えられるが、ゲート高さはエクステンション領域用の不純物打ち込みのマスクとする都合上あまり急激に低くすることができない。この結果、リソグラフィー技術の進歩に伴い、対向部９の寄生容量成分が相対的に大きくなってしまう。
【００９４】
そこで、本実施の形態２で示すように、図７１の対向部９をなくす構造とすることで、寄生容量Ｃｐの影響の少ない安定な読出し動作をすることができる。また、本実施の形態２で示す構造は微細化が進むほど有効であるという特徴がある。
【００９５】
このように本実施の形態２では、書込みトランジスタＱｗが、絶縁層６上に形成されたソース２およびドレイン３と、ソース２およびドレイン３上に形成され、ソース２とドレイン３とを電気的に接続し、半導体からなるチャネル４と、ソース２およびドレイン３の上部に形成され、チャネル４とはゲート絶縁膜５を介して電気的に絶縁され、チャネル４の電位を制御するゲート１とを有する。このゲート１の下部全面にチャネル４が形成されている。
【００９６】
また、図２４に示すように、ソース２からドレイン３にチャネル４を通じて電流が流れる方向と交差する方向であって、ゲート１下部のソース２の寸法とドレイン３の寸法とが異なっている。すなわち、オン電流を大きくとるため、ゲート１下部のドレイン３の寸法が、ゲート１下部のソース３の寸法より長くしている。
【００９７】
次に、前記実施の形態で示した製造方法との相違点について説明する。素子分離領域となる絶縁層６形成、ゲート絶縁膜５形成、例えば多結晶シリコンからなる導電体膜２５堆積まで実施例１と同様の製造方法である。なお、窒化シリコン膜からなるキャップは形成しない。
【００９８】
続いて、図２６に示すように、レジストをマスクに導電体膜２５をエッチングし、孔パターンに導電体膜２５が除去された構造を作製した後、絶縁膜３４を堆積し、ＣＭＰを行って孔パターンを埋めこむ。ここで孔パターンは前記実施の形態１のような矩形ではなく、凹凸のある図２６で示されている形とした。
【００９９】
続いて、厚さ３ｎｍ程度のアモルファスシリコンからなり、チャネル４となる半導体膜を堆積後、表面を酸化し、さらに厚さ１０ｎｍ程度の酸化シリコン膜（後にゲート絶縁膜５となる）を形成した。その上に厚さ８０ｎｍ程度のＰ（リン）をドープした多結晶シリコンを堆積し、表面を酸化し酸化シリコン膜を形成する。この工程でチャネル４である半導体膜のアモルファス薄膜は結晶化する。
【０１００】
続いて、レジストをマスクに酸化シリコン膜と多結晶シリコン膜、さらに下の酸化シリコン膜（後にゲート絶縁膜５となる）をエッチングし、多結晶シリコンからなる書込みトランジスタのゲート１を形成する（図２７参照）。
【０１０１】
続いて、読出しトランジスタＱｒのゲート加工用のレジストパターン２６（図２８参照）をマスクに多結晶シリコンをエッチングし、書込みトランジスタＱｗのソース２（電荷蓄積ノードでもある）、ドレイン３を形成する。このとき選択トランジスタＱｓのゲート１１も同時に形成される。この後の工程は前記実施の形態１で示した製造工程と同様でよい。
【０１０２】
絶縁膜３４で埋めこまれた孔パターンの形状を工夫することでゲート１と電荷蓄積ノード（ソース２）のオーバーラップ面積を小さくしており、より安定な読出し特性を実現している。なお、ドレイン３側はオーバーラップ面積が特に小さい必要がない。また、オン電流を大きくとるため、ドレイン側の線幅を太くし、ソース、ドレインで非対称な幅とした（図２４参照）。
【０１０３】
（実施の形態３）
本実施の形態３の半導体装置について前記実施の形態１と相違する点を中心に図２９〜図３５を参照して説明する。図２９は、本実施の形態３のメモリセルを模式的に示す平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されている。図３０は、図２９のＡ−Ａ線の断面図である。図３１は、図２９に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。図３２〜図３５は、図２９のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。なお、図２９および図３０では、素子構造の説明を容易にするためにコンタクトや配線などを省略している。また、図２９では、見やすさのため、図３０で示す絶縁膜３６は省略してある。
【０１０４】
まず、本実施の形態３の単位メモリセルの書込みトランジスタＱｗの構造について説明する。図３０に示すように、本実施の形態３では、本発明者らが検討した図７１の書込みトランジスタＱｗの構造と異なり、ゲート１がソース２、ドレイン３とオーバーラップする部分および対向する部分（図７１のオーバラップ部８および対向部９）に、それぞれゲート絶縁膜５より厚い例えば酸化シリコンからなる絶縁膜３６および絶縁膜３５が形成されている。また、絶縁膜３５が厚いため、オーバーラップする部分の幅が絶縁膜３５の厚さ分だけ小さくなる。
【０１０５】
このような書込みトランジスタＱｗの構造とすることで、本実施の形態３で示すメモリは、寄生容量Ｃｐ（図７０参照）の影響の少ない安定な読出し動作をすることができる。
【０１０６】
このように本実施の形態３では、書込みトランジスタＱｗは、絶縁層６上に形成されたソース２およびドレイン３と、絶縁層６上であってソース２とドレイン３との間に形成され、半導体からなるチャネル４と、絶縁層６の上部であってソース２とドレイン３との間に形成され、チャネル４とはゲート絶縁膜５を介して電気的に絶縁され、チャネル４の電位を制御するゲート１とを有する。また、ソース２およびドレイン３のそれぞれの側面に形成され、ゲート１とソース２およびドレイン３とを絶縁分離する絶縁膜３５を有し、ゲート１とソース２およびドレイン３との間の絶縁膜３５の厚さが、ゲート１とチャネル４との間のゲート絶縁膜５の厚さより厚い。
【０１０７】
次に、前記実施の形態１で示した製造工程との相違点について説明する。絶縁層６形成、ゲート絶縁膜５形成、例えば多結晶シリコンからなる導電体膜２５堆積まで前記実施の形態１と同様である。その後、導電体膜２５上に、例えば酸化シリコンからなる絶縁膜３６、例えば窒化シリコンからなる絶縁膜３７を順に堆積する。
【０１０８】
続いて、図３２に示すように、レジストによる孔パターンをマスクにエッチングを行い、チャネル及びゲート領域の例えば多結晶シリコンからなる導電体膜２５を除去し、洗浄した後、厚さ２．５ｎｍ程度のアモルファスシリコンからなるチャネル４、例えば厚さ１５ｎｍ程度の酸化シリコンからなるゲート絶縁膜５、例えば窒化シリコンからなる絶縁膜３８を堆積する。次いで、アニールを行うことでチャネル４のアモルファスシリコンは結晶化し、多結晶シリコンとなる。
【０１０９】
続いて、図３３に示すように、絶縁膜３７の表面が露出するまでＣＭＰあるいはエッチバックを行った後、酸化シリコン膜からなるゲート絶縁膜５の一部を、例えば穴底から２０ｎｍ程度に残してエッチングする。ここで、穴の上部側面には多結晶シリコンからなるチャネル４が露出することとなる。
【０１１０】
続いて、図３４に示すように、穴の側面で露出している多結晶シリコンからなるチャネル４を酸化し、絶縁膜３５を形成する。なお、絶縁膜３６の側面のチャネル４も酸化して、絶縁膜３６に含まれることとなる。
【０１１１】
続いて、図３５に示すように、絶縁膜３７を除去し、ゲート１となる多結晶シリコン膜を堆積した後、レジストをマスクにエッチングを行って書込みトランジスタのゲート１以外の多結晶シリコン膜を除去する。
【０１１２】
続いて、図３１に示すようなレジストパターン２６を適用して、不要な絶縁膜３６および導電体膜２５を除去し、書込みトランジスタＱｗのソース２およびドレイン３を形成する。その際、書込みトランジスタＱｗ部分のゲート１、ゲート絶縁膜５およびチャネル４となる半導体膜も同一のレジストパターンをマスクに加工するところが前記実施の形態１と異なる。また、レジストをマスクに多結晶シリコンをエッチングし、ロジックトランジスタ、高耐圧トランジスタのゲートパターンを形成することができる。その後は、前記実施の形態１と同様である。
【０１１３】
（実施の形態４）
本実施の形態４の半導体装置について前記実施の形態１と相違する点を中心に図３６〜図４１を参照して説明する。図３６は、本実施の形態４のメモリセルを模式的に示す平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されている。図３７は、図３６のＡ−Ａ線の断面図である。図３８は、図３６に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。図３９〜図４１は、図３６のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。なお、図３６および図３７では、素子構造の説明を容易にするためにコンタクトや配線などを省略している。また、図３６では、見やすさのため、図３７で示す絶縁膜３９は省略してある。
【０１１４】
まず、本実施の形態４の単位メモリセルの書込みトランジスタＱｗの構造について説明する。図３７に示すように、本実施の形態４では、本発明者らが検討した図７１の書込みトランジスタＱｗの構造と異なり、ソース２、ドレイン３とゲート１の対向部分がチャネル４と接続する部分を残して除去されている。
【０１１５】
このような書込みトランジスタＱｗの構造とすることで、本実施の形態４で示すメモリは、寄生容量Ｃｐ（図７０参照）の影響の少ない安定な読出し動作をすることができる。
【０１１６】
次に、前記実施の形態１で示した製造工程との相違点について説明する。絶縁層６形成、ゲート絶縁膜５形成、例えば多結晶シリコンからなる導電体膜２５堆積まで前記実施の形態１と同様である。その後、導電体膜２５上に例えば酸化シリコンからなる絶縁膜３９を堆積する。
【０１１７】
続いて、図３９に示すように、レジストによる孔パターンをマスクにエッチングを行い、チャネル及びゲート領域の絶縁膜３９および導電体膜２５を除去し、洗浄した後、厚さ２．５ｎｍ程度のアモルファスシリコンからなるチャネル４、厚さ１５ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜５を堆積する。ここでアニールを行うことでアモルファスシリコンは結晶化し、多結晶シリコンとなる。次いで、ゲート絶縁膜５上にゲートとなる例えば多結晶シリコンからなる導電体膜２４を堆積する。
【０１１８】
続いて、図４０に示すように、絶縁膜３９の表面が露出するまでＣＭＰあるいはエッチバックを行う。
【０１１９】
続いて、図４１に示すように、レジストをマスクにエッチングを行って書込みトランジスタのゲートとなる導電体膜２４周辺の絶縁膜３９を除去する。次いで、残存した絶縁膜３９をマスクに導電体膜２４を、導電体膜２５の上面（あるいは絶縁膜３９の下面）と同じ高さとなるように（図３７参照）エッチングする。
【０１２０】
続いて、図３８に示すようなレジストパターン２６を適用して、不要な絶縁膜３９および導電体膜２５を除去し、書込みトランジスタＱｗのソース２およびドレイン３を形成する。その際、書込みトランジスタＱｗ部分のゲート１、ゲート絶縁膜５およびチャネル４となる半導体膜も同一のレジストパターンをマスクに加工するところが前記実施の形態１と異なる。また、レジストをマスクに多結晶シリコンからなる導電体膜２５をエッチングし、ロジックトランジスタ、高耐圧トランジスタのゲートパターンを形成することができる。その後は、前記実施の形態１と同様である。
【０１２１】
（実施の形態５）
本実施の形態５の半導体装置について前記実施の形態１と相違する点を中心に図４２〜図４６を参照して説明する。図４２は、本実施の形態５のメモリセルを模式的に示す平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されている。図４３は、図４２のＡ−Ａ線の断面図である。図４４は、図４２に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。図４５〜図４６は、図４２のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。なお、図４２および図４３では、素子構造の説明を容易にするためにコンタクトや配線などを省略している。また、図４２では、見やすさのため、図４３で示すゲート絶縁膜５およびチャネル４は省略してある。
【０１２２】
まず、本実施の形態５の単位メモリセルの書込みトランジスタＱｗの構造について説明する。図４３に示すように、書込みトランジスタＱｗでは、ソース２およびドレイン３の側面に例えば酸化シリコン膜などの絶縁物からなるサイドウォール４０が形成され、そのサイドウォール４０上にチャネル４が形成される構造である。チャネル４はソース２、ドレイン３となる例えば多結晶シリコンからなる導電体膜２５の上面で接続されている。このためゲート１の側壁部もチャネルとなり、ゲート１とソース２との間の容量が小さくなるという利点がある。また、ゲート１の側壁部もチャネルとなるため、単にゲート下部がチャネルとなる構造（図７１参照）と比較して、チャネル長が長くなり、微細化が進んでも短チャネル効果が起き難いという利点もある。
【０１２３】
このように本実施の形態５では、書込みトランジスタＱｗは、絶縁層６上に形成されたソース２およびドレイン３と、絶縁層６の上部に形成され、ソース２とドレイン３とを電気的に接続し、半導体からなるチャネル４と、絶縁層６の上部に形成され、チャネル４とはゲート絶縁膜５を介して電気的に絶縁され、チャネル４の電位を制御するゲート１とを有する。さらに、ソース２とドレイン３との間であってソース２およびドレイン３のそれぞれの側面に、絶縁物からなるサイドウォール４０が形成されており、チャネル４が、ソース２の上面からソース２のサイドウォール４０、絶縁層６、ドレイン３のサイドウォール４０、ドレイン３の上面に掛けて形成されている。
【０１２４】
このような書込みトランジスタＱｗの構造とすることで、本実施の形態５で示すメモリは、寄生容量Ｃｐ（図７０参照）の影響の少ない安定な読出し動作をすることができる。
【０１２５】
次に、前記実施の形態１で示した製造工程との相違点について説明する。絶縁層６形成、ゲート絶縁膜５形成、例えば多結晶シリコンからなる導電体膜２５の堆積まで前記実施の形態１と同様である。その後、導電体膜２５上に、例えば窒化シリコンからなる絶縁膜４１を堆積する。
【０１２６】
続いて、図４５に示すように、レジストによる孔パターンをマスクにエッチングを行い、チャネル及びゲート領域の導電体膜２５を除去した後、例えば酸化シリコンからなる絶縁膜を堆積し、エッチバックすることにより導電体膜２５の側面にサイドウォール４０を形成する。
【０１２７】
続いて、図４６に示すように、絶縁膜４１を除去し、例えば厚さ２．５ｎｍ程度のアモルファスシリコンからなるチャネル４、例えば厚さ１５ｎｍ程度の酸化シリコンからなるゲート絶縁膜５を順に堆積する。ここでアニールを行うことでアモルファスシリコンは結晶化し、多結晶シリコンとなる。次いで、ゲート１となる多結晶シリコンを堆積した後、レジストをマスクにエッチングを行って書込みトランジスタ部分以外の多結晶シリコンを除去してゲート１を形成する。
【０１２８】
続いて、図４４に示すようなレジストパターン２６を適用して、不要なゲート絶縁膜５およびチャネル４を除去し、書込みトランジスタＱｗのソース２およびドレイン３を形成する（図４３参照）。その際、書込みトランジスタＱｗ部分のゲート１、ゲート絶縁膜５およびチャネル４となる半導体膜も同一のレジストパターンをマスクに加工するところが前記実施の形態１と異なる。また、レジストをマスクに多結晶シリコンからなる導電体膜２５をエッチングし、ロジックトランジスタ、高耐圧トランジスタのゲートパターンを形成することができる。その後は、前記実施の形態１と同様である。
【０１２９】
（実施の形態６）
本実施の形態６の半導体装置について前記実施の形態１と相違する点を中心に図４７〜図５３を参照して説明する。図４７は、本実施の形態６のメモリセルを模式的に示す平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されている。図４８は、図４７のＡ−Ａ線の断面図である。図４９〜図５０は、図４７に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。図５１〜図５３は、図４７のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。なお、図４７および図４８では、素子構造の説明を容易にするためにコンタクトや配線などを省略している。また、図４７では、見やすさのため、図４８で示すゲート絶縁膜５およびチャネル４は省略してある。
【０１３０】
まず、本実施の形態６の単位メモリセルの書込みトランジスタＱｗの構造について説明する。前記実施の形態１で示した構造と異なり、図４８に示すように、チャネル４の下にアクティブ領域４５が存在し、また、ゲート１が基板７表面に設けられた高濃度ｎ型不純物による拡散層からなるゲート４２よりなることを特徴とする。本構造ではゲート４２がチャネル４より下にあることにより、本発明者らが検討した図７１の構造の対向部９に起因する寄生容量Ｃｐ（図７０参照）を削減できる。さらに、ソース２、ドレイン３に対して自己整合的にゲート４２形成の不純物打ち込みが出来るため、ソース２、ドレイン３下面とゲート４２の対向面積も小さくなり、極めて小さい寄生容量Ｃｐを実現できる。
【０１３１】
このように本実施の形態６では、書込みトランジスタＱｗは、ゲート絶縁膜５上に形成されたソース２およびドレイン３と、ゲート絶縁膜５下に形成され、チャネル４の電位を制御するゲート４２と、ゲート４２の上部に形成され、ソース２とドレイン３とを電気的に接続し、ゲート４２とはゲート絶縁膜５を介して電気的に絶縁され、半導体からなるチャネル４とを有する。また、このゲート４２は、ソース２およびドレイン３に対して自己整合により不純物が導入された半導体（拡散層）からなる。また、チャネル４上には、チャネル４を保護し、絶縁物からなる保護膜４３が形成されている。
【０１３２】
このような書込みトランジスタＱｗの構造とすることで、本実施の形態６で示すメモリは、寄生容量Ｃｐの影響の少ない安定な読出し動作をすることができる。
【０１３３】
次に、前記実施の形態１で示した製造工程との相違点について説明する。絶縁層６形成まで前記実施の形態１と同様である。ただし、本実施の形態６では、書込トランジスタＱｗ形成領域下となる基板７において、アクティブ領域４５を形成しておく。
【０１３４】
続いて、例えば酸化シリコンからなるゲート絶縁膜５、多結晶シリコンからなる導電体膜２５を順に堆積する。
【０１３５】
続いて、図４９に示すように、レジストをマスクに導電体膜２５をエッチングし、孔パターン４６に導電体膜２５が除去された構造を作製する。このとき後に形成するチャネル４（図４８参照）全体の電位を制御するため、アクティブ領域４５は孔パターン４６を囲う形とした。
【０１３６】
続いて、図５１に示すように、例えば窒化シリコンからなる保護膜４７を堆積し、エッチバックを行うことで孔パターン４６の側面のみに保護膜４７を残す。次いで、レジストをマスクにＡｓ（ヒ素）を打ち込み、孔パターンに対して自己整合的に高濃度のｎ型領域である拡散層からなるゲート４２を形成する。
【０１３７】
続いて、図５２に示すように、この打ち込みによって孔底のゲート絶縁膜５はダメージを受けるため、一旦ＨＦ（フッ酸）によって孔底のゲート絶縁膜５を除去する。
【０１３８】
続いて、図５３に示すように、改めて酸化を行い、孔底にゲート絶縁膜５を形成する。ここで孔の側面は保護膜４７で保護されており、酸化されない。この時点で、孔パターンの直下は一旦削られた後、酸化されるため、少し基板７を食いながら酸化シリコン膜（ゲート絶縁膜５）が形成されるのであるが、図中では簡単のため同じ高さに描いている。さらに熱リン酸処理を行うことで例えば窒化シリコンからなる保護膜４７を除去し、アモルファスシリコンからなる半導体膜（チャネル４）を例えば２．５ｎｍ程度堆積する。
【０１３９】
続いて、図４８に示すように、酸化によりチャネル４表面に酸化シリコンからなる絶縁膜４４を形成した後、例えば窒化シリコンからなる保護膜４３を堆積し、孔を埋め込むようにエッチバックする。次いで、図５０に示すようなレジストパターン２６を適用して、不要な絶縁膜４４、チャネル４および導電体膜２５を除去し、書込みトランジスタＱｗのソース２およびドレイン３を形成する。その際、レジストをマスクに多結晶シリコンからなる導電体膜２５をエッチングし、ロジックトランジスタ、高耐圧トランジスタのゲートパターンを形成することができる。その後は、前記実施の形態１と同様である。
【０１４０】
図５４は、本実施の形態６の変形例の書込みトランジスタＱｗを模式的に示す断面図である。図４８の構造との違いは、基板７に例えば酸化シリコンからなる絶縁膜４９が埋め込まれた、いわゆるＳＯＩ（Silicon on Insulator）構造を有する基板を適用する点である。ＳＯＩ構造の絶縁層４９上にゲート４８が形成されている。また、チャネル４より下に設けられたゲート４８は、例えばＭＩＳトランジスタのｐ型領域中に自己整合的に設けたｎ型領域ではなく、高濃度ｎ型に作成したアクティブ領域からなる。本構造はＳＯＩ構造を有する基板であるためアクティブ領域が周囲から絶縁されており、ゲート１として電位を自由に変えることが可能である。また、周囲との静電容量も小さいため、短時間でゲート４８の充放電が可能である。
【０１４１】
（実施の形態７）
本実施の形態７の半導体装置について前記実施の形態６と相違する点を中心に図５５を参照して説明する。図５５は、本実施の形態７のメモリセルの要部を模式的に示す断面図であり、前記実施の形態６の図４８と同様であるが、例えば窒化シリコンからなるチャネル保護用の保護膜４３が、例えば高濃度のｎ型の多結晶シリコンからなる導電体膜からなるゲート５０に置き換わっている点が異なる。
【０１４２】
本実施の形態７で示すメモリセルの書込みトランジスタＱｗの構造は、拡散層からなる第１のゲート４２と、例えば金属などの導電体膜からなる第２のゲート５０を有する構造である。図５５に示すように、基板７に形成されたゲート絶縁膜５上には、ソース２およびドレイン３が形成されている。ゲート絶縁膜５下には、チャネル４の電位を制御する拡散層からなるゲート４２が形成されている。ゲート４２の上部には、ソース２とドレイン３とを電気的に接続し、ゲート４２とはゲート絶縁膜５を介して電気的に絶縁され、半導体からなるチャネル４が形成されている。また、ゲート４２とはチャネル４を挟んで導電体膜からなるゲート５０が形成されている。なお、ゲート４２はソース２およびドレイン３に対して自己整合により不純物が導入された半導体からなり、ゲート４２の不純物濃度を制御することによってしきい値電圧が設定される。
【０１４３】
これらゲート４２、５０を同電位で制御すれば、書込みトランジスタＱｗの電流のオンオフ比向上が見込める。オン電流が向上すると同じ長さの書込みパルスを加えてもより書込みビット線に近い電位まで書込むことが可能であり、安定した読出し動作が可能である。
【０１４４】
また、本実施の形態７では、周辺回路部に拡散層からなるゲート４２と、導電体膜からなるゲート５０とを同じ電圧で駆動する回路を形成すれば、書込みトランジスタＱｗの電流のオンオフ比向上が見込める。なお、周辺回路部では、異なる電圧および異なるタイミングで駆動する回路も形成することができる。
【０１４５】
本実施の形態７では、ゲート４２の拡散層およびゲート５０の導電体膜の両者をゲートとした場合について説明したが、導電体膜（ゲート５０）のみをゲートとして用い、拡散層（ゲート４２）の不純物濃度を調整してしきい値制御に用いてもよい。
【０１４６】
また、本実施の形態７では、拡散層（ゲート４２）および導電体膜（ゲート５０）の両者をゲートとした場合について説明したが、導電体膜（ゲート５０）をゲートとして用い、拡散層（ゲート４２）の電位を基板バイアス電極として用い、動作モードによってこの拡散層（ゲート４２）の電位を変化させることでしきい値を変化させてもよい。例えば、書込み動作において、保持状態よりも高い電位を与えることでより多くのオン電流を確保することが可能である。
【０１４７】
また、拡散層（ゲート４２）と導電体膜（ゲート５０）の役割を入れ換えても良い。また、前記実施の形態６の図５４に示したように、基板７にＳＯＩ構造を適用しても良い。すなわち、前記実施の形態６ではチャネル保護用の保護膜４３を、例えば高濃度のｎ型の多結晶シリコンからなる導電体膜５０に置き換える構造としても良い。
【０１４８】
（実施の形態８）
本実施の形態８の半導体装置について前記実施の形態１と相違する点を中心に図５６〜図６１を参照して説明する。
【０１４９】
図５６は、本実施の形態８のメモリセルの書込みトランジスタを模式的に示す断面図である。図５６に示すように、書込みトランジスタのソース５２、ドレイン５３が例えばｐ型の単結晶シリコンからなる基板５７から構成されている。なお、書込みトランジスタのソース５２、ドレイン５３の少なくとも一方が基板５７から構成されていても良い。
【０１５０】
チャネル５４となる半導体膜が基板５７にコンタクトや金属配線を介さず、直接接続されている。また、半導体膜からなるチャネル５４は素子分離の絶縁膜５６上にも形成されている。また、ゲート５１はゲート絶縁膜５５を介してチャネル５４上に形成され、チャネル電位を制御する。基板５７は埋めこみ絶縁膜５８を有する、いわゆるＳＯＩ構造を有する基板を用いた。
【０１５１】
ソース５２のウエル５９は、ｎ型としソース５２と電気的に接続されている。また、ドレイン５３は、ｎ型のウエル６０の中に形成され、ウエル６０と電気的に接続されている。
【０１５２】
ＳＯＩ構造を有する基板５７を用いることにより、ソース５２のあるウエル５９を周囲と絶縁することが可能であり、電荷蓄積ノードに接続されたソース５２とウエル５９の間にリークがあっても良好なデータの保持特性が可能となる。本実施の形態８ではウエル５９をソース５２と同じｎ型にしているためソース５２とウエル５９の間は電気的に接続されているのだが、ＳＯＩ構造を有する基板を用いているため、十分な保持特性を確保できる。また、ＳＯＩ構造を有する基板を用いることで書込みビット線の静電容量を小さくすることができ、書込み動作時のプリチャージ時間を短縮することができる。なお、シリコン基板を用い、ソース５２とドレイン５３をｐ型ウエル内に形成してもよい。この場合、基板表面の高濃度ｎ型のソースのまわりに、より低濃度のｎ型領域を設けることにより、ｐ型ウエルとの間のｐｎ接合を緩やかにすることで、リーク電流を小さく抑えることできる。
【０１５３】
本実施の形態８では、基板５７が、単結晶シリコンからなり、チャネル５４が、後に述べるように単結晶シリコンまたは単結晶シリコンの結晶性に近いシリコンとなる。よって高いモビリティが実現できることから書込み電流を大きくすることができる。また、同じ電圧、時間条件で書込み動作を行った際に、より小さい書込み電流の場合と比較して記憶ノードに高い電圧レベルまで書込むことが可能であり、同じゲート５１、ソース５２間の寄生容量が存在した場合でも安定した読出しが可能である。別の観点から、電荷蓄積ノードに書込む電圧、時間を同じにした場合、より低いゲート電圧で書込みを行うことができると言ってもよく、書込み終了時のゲート電圧の下がり幅が小さいことから、寄生容量Ｃｐ（図７０参照）の影響が小さいという特徴もある。
【０１５４】
本実施の形態８では、前記実施の形態１におけるロジックトランジスタのゲートと同時に堆積した膜でソース２、ドレイン３を形成する場合と異なり、ソース５２、ドレイン５３に基板表面を用いるため、ゲート５１側面とソース５２、ドレイン５３の側面が対向しておらず、寄生容量Ｃｐが小さくなっている。このような書込みトランジスタＱｗの構造とすることで、本実施の形態８で示すメモリは、寄生容量Ｃｐの影響の少ない安定な読出し動作をすることができる。
【０１５５】
このように本実施の形態８では、書込みトランジスタＱｗが、絶縁層５８上に形成されたソース５２およびドレイン５３と、ソース５２およびドレイン５３上に形成され、ソース５２とドレイン５３とを電気的に接続し、半導体からなるチャネル５４と、ソース５２およびドレイン５３の上部に形成され、チャネル５４とはゲート絶縁膜５５を介して電気的に絶縁され、チャネル５４の電位を制御するゲート５１とを有する。このゲート５１の下部全面にチャネル５４が形成されている。また、基板５７が、単結晶シリコンからなり、チャネル５４が、単結晶シリコンまたは単結晶シリコンの結晶性に近いシリコンからなる。また、ソース５２およびドレイン５３は、それぞれ絶縁層５８上に形成されたウエル５９およびウエル６０の表面に形成されている。また、チャネル５４が、ソース５２またはドレイン５３と、金属配線を介さず直接接続されている。なお、なお、ソース５２またはドレイン５３の少なくともどちらか一方が、単結晶シリコンから形成されても良い。
【０１５６】
図５７は、本実施の形態８のメモリセルの読出しトランジスタＱｒ周辺を模式的に示す断面図であり、書込みトランジスタＱｗと読出しトランジスタＱｒの接続関係を示す説明図である。なお、図５６では省略したサイドウォール構造も示している。
【０１５７】
書込みトランジスタＱｗのソース５２が読出しトランジスタのゲート６１にコンタクト６３を用いて接続されている。コンタクト６３のみで接続することで、メタルの配線層を介して接続するよりも小面積でメモリセルが構成可能である。読出しトランジスタＱｒのゲート絶縁膜６２の厚さは書込みトランジスタＱｗと異なり、７ｎｍ程度の厚さで、高耐圧トランジスタと同じ厚さを用いた。この膜厚をもっと薄くしてもよいのは前記実施の形態１に述べたとおりである。
【０１５８】
次に、本実施の形態８による書込みトランジスタＱｗの製造方法を説明する。ここで、ＳＯＩ構造を有する基板を用いること以外は、前記実施の形態１と同様の工程で、例えばロジックトランジスタのゲート酸化の前まで行うことができる。その後、基板５７において４ｎｍ程度の酸化を行い、レジストをマスクにエッチングを行い、書込みトランジスタＱｗ形成部分のゲート絶縁膜５５を除去し、基板５７表面を露出させる。なお、ＳＯＩ構造を有する基板の場合、３重ウエル構造は必要ない。
【０１５９】
続いて、アモルファスシリコン半導体膜からなるチャネル５４を例えば４ｎｍ程度堆積し、アニールを行う。この際、単結晶シリコンからなる基板５７を核として結晶化が進み、擬似的に単結晶に近い結晶性が得られる。
【０１６０】
図５８は、シリコン膜厚に対する結晶化温度の関係を示す説明図であり、膜厚を変えて堆積したアモルファス膜を３０分間アニールした場合の結晶化温度を示しており、発明者らが独自に行った検討結果である。図５８に示すように、膜厚が１０ｎｍ程度のアモルファスシリコンにおいて、結晶化に必要な温度が上昇し、特に５ｎｍ以下では急激に上がる。これは結晶核の生成があまり進まないためであると考えられる。したがって、このような膜の結晶化においては、膜厚が１０ｎｍ程度以上のアモルファス膜の結晶化と異なり、内部から結晶化が進みにくく、単結晶と接した部分からの結晶化が主な結晶化メカニズムとなる。この結果、擬似的に単結晶に近い結晶性が得られるのである。
【０１６１】
したがって、厚い膜厚のアモルファスシリコンにおいても、同様に単結晶シリコンを核に結晶化が進むのであるが、同時に膜内部に生成した核を中心に結晶化が進み、結局多結晶となる。そこで、本実施の形態８においてはチャネル５４となる半導体膜の膜厚を薄く（４ｎｍ程度）している。
【０１６２】
この結晶化した薄膜表面を２ｎｍ程度酸化する（酸化シリコン膜で４ｎｍ程度形成する）。このように結晶性のよい膜を酸化するため、酸化の制御性がよく、加えてＣＶＤ法によって形成された酸化シリコン膜と比べて半導体膜と絶縁膜との間の界面のトラップが少ないという特徴がある。
【０１６３】
続いて、ゲート絶縁膜５５となる酸化シリコン膜を例えば１０ｎｍ程度堆積する。次いで、レジストをマスクに書込みトランジスタ以外の部分の酸化シリコン膜を取り除く。次いで、弱い酸化を行うと、酸化シリコン膜でカバーされている書込みトランジスタＱｗ部分を残して極薄シリコン薄膜は酸化される。このとき、書込みトランジスタＱｗ部分以外のアクティブ領域には７ｎｍ程度の酸化シリコン膜が形成されていることになり、これを高圧系トランジスタのゲート絶縁膜とする。
【０１６４】
続いて、ロジックトランジスタ部分が開口したレジストパターンをマスクにフッ酸処理を行うことで開口部のゲート絶縁膜を除去する。なお、メモリセル部分は開口していないパターンを用いる。
【０１６５】
続いて、レジスト除去後、厚さ２ｎｍ程度のゲート酸化を行う。次いで、厚さ１５０ｎｍ程度のゲート用のノンドープの多結晶シリコン膜を堆積する。この後は通常のトランジスタ形成プロセスと同じでよい。なお、書込みトランジスタＱｗのゲート５１もロジックトランジスタのゲートと同じ多結晶シリコンで形成する点において前記実施の形態１と異なっている。
【０１６６】
図５９は、本実施の形態８の変形例の書込みトランジスタＱｗを模式的に示す断面図である。図５６の構造との違いは、ＳＯＩ構造を有する基板の埋めこみ絶縁膜５８を１５ｎｍ程度と薄くし、ソース５２の存在するｎ型のウエル５９下の絶縁膜５８下に高濃度のｎ型の半導体層６４を形成している点においてのみ異なる。
【０１６７】
本構造ではｎ型のウエル５９の下面の静電容量によって電荷蓄積ノードの容量が大きくなっており、書込みトランジスタＱｗのゲート５１とソース５２の寄生容量Ｃｐ（図７０参照）の影響が小さくなり、読出し特性が向上するという利点がある。
【０１６８】
また、ｎ型の半導体層６４に正の電位を与えることで電荷蓄積ノードの電位を上げることで、書込みトランジスタＱｗのゲートの立ち下げによって下がった効果を打ち消すことも可能である。この動作は電荷蓄積ノードに電圧が印加できる電極の役割を果たせば良いため不純物の極性は関係ない。なお、書込みトランジスタＱｗ、読出しトランジスタＱｒともにｎチャネルの場合、上記のようにｎ型の半導体層６４に正電圧を印加するのが有効だが、書込みトランジスタＱｗ、読出しトランジスタＱｒともにｐチャネルの場合、書込みトランジスタＱｗのソース５２であるｐ型領域を含むｐウエル下に電極を設け（例えば高濃度ｐ型領域）、負電圧を印加するのが有効である。
【０１６９】
また、書込みトランジスタＱｗがｎチャネル、読出しトランジスタＱｒがｐチャネルの場合、前記課題で述べたとは逆に、０状態も１状態も低抵抗状態となって抵抗比が小さいという課題が生じる。これに対し、書込みトランジスタＱｗのソース５２であるｎ型領域を含むｎ型のウエル５９下に電極を設け（本実施の形態８では高濃度ｎ型半導体層６４）、正電圧を印加するのが有効である。書込みトランジスタＱｗがｐチャネル、読出しトランジスタがｎチャネルの場合、書込みトランジスタＱｗのソース５２であるｐ型領域を含むｐ型のウエル５９下に電極を設け（例えば高濃度ｐ型半導体層６４）、負電圧を印加するのが有効である。
【０１７０】
図６０は、本実施の形態８の変形例の書込みトランジスタＱｗを模式的に示す断面図である。図６０の構造は、図５６の構造とアニール条件を除いて同様の製造方法を行うことで得られた構造であり、チャネル５４のソース５２側とドレイン５３側の中央付近にグレインバウンダリ６５のある構造である。基本的にはソース５２側とドレイン５３側から各々単結晶化が進む際、両側からの結晶化は同じ単結晶を種として結晶化が進んでいるため結晶方位が等しいのであるが、両側から進んだ結晶方位にわずかなずれが生じたためであると考えられる。
【０１７１】
この中央のグレインバウンダリ６５は各素子に生じており、例えば多結晶シリコンのようにランダムにグレインバウンダリが生じて特性ばらつきの原因となるようなことはない。また、チャネルの中央に高いポテンシャルバリアが存在することにより、小さいオフリークの実現が可能である。
【０１７２】
このように書込みトランジスタＱｗのチャネル５４には、ソース５２とドレイン５３との間に１つの結晶界面がある。
【０１７３】
図６１は、本実施の形態８の変形例の書込みトランジスタＱｗを模式的に示す断面図である。図６０の構造は、アニールによってチャネル５４のアモルファスシリコンを結晶化した後に、ＣＶＤ法によってゲート絶縁膜５５を形成した構造であるが、図６１の構造は、チャネル５４のアモルファスシリコンの結晶化後に、酸化を行い、ゲート絶縁膜５５を形成し、チャネル中央付近に絶縁膜バリア６６が存在する構造である。このように書込みトランジスタＱｗのチャネル５４には、ソース５２とドレイン５３との間に隙間となる絶縁膜バリア６６がある。
【０１７４】
これは、図６０のグレインバンダリ６５部分の酸化が早く進んだためである。この結果、リーク電流はさらに図６０の構造よりもさらに小さくなり、半不揮発のメモリ特性が得られた。一方、グレインバウンダリのない図５６の構造はより大きなオン電流が確保でき、したがってメモリの書込みが高速であるという特徴がある。
【０１７５】
（実施の形態９）
本実施の形態９の半導体装置について前記実施の形態１と相違する点を中心に図６２〜図６５を参照して説明する。
【０１７６】
図６２は、本実施の形態９のメモリセルを模式的に示す平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されている。図６３は、図６２のＡ−Ａ線の断面図である。
【０１７７】
本実施の形態９では、電荷蓄積ノードとなる読出しトランジスタＱｒのゲート上に書込みトランジスタＱｗのゲート１と同層の多結晶シリコンの電極６７が形成されている点が前記実施の形態１と異なる。この電極６７をコンタクト２７、第１層配線６８、ビア３０と通してソース線３１に接続することにより電荷蓄積ノードの電荷蓄積容量Ｃｓ（図７０参照）を増加させることができる。このように電荷蓄積容量Ｃｓを大きくすることにより、相対的に寄生容量Ｃｐ（図７０参照）の影響、すなわち書込みトランジスタＱｗのゲートの電位を下げるにしたがって寄生容量Ｃｐの容量カップリングによって電荷蓄積ノードの電位も大きく下がってしまう現象を抑圧することができる。このような構造とすることで、本実施の形態９で示すメモリは、寄生容量Ｃｐの影響の少ない安定な読出し動作をすることができる。また、長い保持時間を実現できるという利点もある。
【０１７８】
このように本実施の形態９では、蓄積電荷の出し入れを行う書込みトランジスタＱｗのドレイン３が、書込みビット線２８に電気的に接続されており、書込みビット線２８とは電気的に接続されないソース２が読出しトランジスタＱｒのゲートに電気的に接続されており、読出しトランジスタＱｒのゲート２Ｇ近傍に電極６７が形成されている。また、電極６７が、ソース線３１に電気的に接続されている。また、電極６７はゲート１と同層で形成されている。
【０１７９】
また、本実施の形態９では、単位メモリセルが、さらに選択トランジスタＱｓを有しており、選択トランジスタＱｓが、読出しトランジスタＱｒと直列に接続され、選択トランジスタＱｓのゲートが、メモリセル選択用のワード線に電気的に接続されている。
【０１８０】
図６４は、本実施の形態９の変形例のメモリセルを模式的に示す平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されている。図６５は、図６４のＡ−Ａ線の断面図である。
【０１８１】
図６４および図６５に示すように、電荷蓄積ノードとなる読出しトランジスタＱｒのゲート２Ｇ上に形成された電極６７が読出しワード線３３に接続されている。図６４および図６５の構造は、図６２および図６３に示した構造の利点の他に、読出し時に読出しワード線３３の電位を上げると、電荷蓄積ノードとなるゲート２Ｇとその上の電極６７との間の容量結合によって電荷蓄積ノードの電位を上げることができ、書込み終了時に書込みワード線３２の電位を下げることによる電荷蓄積ノードの電位の低下を補償することができるという利点もある。
【０１８２】
本実施の形態９の書込みトランジスタＱｗは、前記実施の形態５の書込みトランジスタＱｗと同様の構造であるが、前記実施の形態２の図２５の構造でも、図７１の構造であっても良い。また、多結晶シリコンの電極６７は書込みトランジスタＱｗのゲート１と同時に形成することができ、製造工程は前記実施の形態２、５または本発明者らが検討した構造（図７１参照）となんら変わることなく上記利点が得られる。
【０１８３】
（実施の形態１０）
本実施の形態１０の半導体装置について前記実施の形態１と相違する点を中心に図６６〜図６７を参照して説明する。
【０１８４】
図６６は、本実施の形態１０のメモリセルを模式的に示す平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されている。図６７は、図６６のＡ−Ａ線の断面図である。なお、説明を容易にするために、図６７には、コンタクトと電荷蓄積ノード間の容量７１および第１層配線層パターンと電荷蓄積ノード間の容量７２が図示されている。
【０１８５】
本実施の形態１０では、読出しトランジスタＱｒのｎ＋拡散層からなるソース１２が書込みトランジスタＱｗのソース２、読出しトランジスタＱｒのゲート２Ｇに沿って配置されている。また、書込みビット線２８と読出しビット線２９がない領域に、コンタクト６９と第１層配線層パターン７０が配置されていることが前記実施の形態１と異なっている。
【０１８６】
本実施の形態１０によれば、コンタクト６９と電荷蓄積ノード（読出しトランジスタＱｒのゲート２Ｇ）間の容量７１と第１層配線層パターン７０と電荷蓄積ノード（読出しトランジスタＱｒのゲート２Ｇ）間の容量７２が付加され、電荷蓄積容量Ｃｓを増加させることができる。このため相対的に寄生容量Ｃｐ（図７０参照）の影響、すなわち書込みトランジスタＱｗのゲート１の電位を下げるにしたがって寄生容量Ｃｐの容量カップリングによって電荷蓄積ノードの電位も大きく下がってしまう現象を抑圧することができる。このような本実施の形態１０で示すメモリは、寄生容量Ｃｐの影響の少ない安定な読出し動作をすることができる。また、長い保持時間を実現できるという利点がある。
【０１８７】
また、本実施の形態１０はコンタクト６９と第１層配線層パターン７０による配置の工夫であり、製造工程は他の前記実施の形態となんら変わることなく上記利点が得られる。また、本実施の形態１０は第１層配線層パターン７０とソース線３１をビアで直接に接続していないが、これは上記蓄積容量の増加の説明を主眼としたためであり、ビアで接続することにより読出しトランジスタＱｒのソース１２の抵抗が削減できるのでより望ましい。
【０１８８】
なお、本実施の形態１０では、書込みトランジスタＱｗの構造は前記実施の形態１と同じにしたが、他の前記実施の形態に示した構造でも、また本発明者らが検討した図７１の構造でも構わない。
【０１８９】
（実施の形態１１）
本実施の形態１１の半導体装置について前記実施の形態１と相違する点を中心に図６８〜図６９を参照して説明する。
【０１９０】
図６８は、本実施の形態１１のメモリセルを模式的に示す平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されている。図６９は、図６８のＡ−Ａ線の断面図である。なお、図６８および図６９では、素子構造の説明を容易にするためにコンタクトや配線などを省略している。また、図６８では、見やすさのため、図６９で示すゲート絶縁膜５およびチャネル４は省略してある。
【０１９１】
本実施の形態１１では、読出しトランジスタＱｒのｎ＋拡散層からなるソース１２が、書込みトランジスタＱｗのソース２の下にまで広く形成されている点が前記実施の形態１と異なる。
【０１９２】
本実施の形態１１によれば、書込みトランジスタＱｗのソース２と読出しトランジスタＱｒのｎ＋拡散層からなるソース１２間の容量が付加されて電荷蓄積容量Ｃｓが増えるため、相対的に寄生容量Ｃｐ（図７０参照）の影響、すなわち書込みトランジスタＱｗのゲート１の電位を下げるにしたがって寄生容量Ｃｐの容量カップリングによって電荷蓄積ノードの電位も大きく下がってしまう現象を抑圧することができる。このような書込みトランジスタＱｗの構造とすることで、本実施の形態１１で示すメモリは、寄生容量Ｃｐの影響の少ない安定な読出し動作をすることができる。また、長い保持時間を実現できるという利点がある。
【０１９３】
また、本実施の形態１１は、読出しトランジスタＱｒのｎ＋拡散層からなるソース１２の形状の工夫によるものであり、製造工程は他の前記実施の形態となんら変わることなく上記利点が得られる。
【０１９４】
なお、本実施の形態１１では、書込みトランジスタＱｗの構造は前記実施の形態５と同じにしたが、他の実施の形態に示した構造でも、また本発明者らが検討した図７１の構造でも構わない。
【０１９５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１９６】
例えば、前記実施の形態では、書込みトランジスタ、読出しトランジスタおよび選択トランジスタがｎ型である場合について説明したが、極性の組み合わせや、ｐ型同士の組み合わせを適用することができる。
【産業上の利用可能性】
【０１９７】
本発明は、半導体装置を製造する製造業に幅広く利用されるものであり、特に、ロジックトランジスタとのプロセス整合性がよく、低コストの半導体メモリを備えた半導体装置を実現するのに利用されるものである。
【図面の簡単な説明】
【０１９８】
【図１】本発明の実施の形態１の半導体装置の構成を模式的に示す説明図である。
【図２】図１のメモリ部に形成されたメモリの要部を模式的に示す平面図である。
【図３】図２の要部を拡大した平面図である。
【図４】図３のＡ−Ａ線の断面図である。
【図５】図３のＢ−Ｂ線の断面図である。
【図６】図３のＣ−Ｃ線の断面図である。
【図７】図３に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。
【図８】図７に続く製造工程中のメモリセルを模式的に示す平面図である。
【図９】図８に続く製造工程中のメモリセルを模式的に示す平面図である。
【図１０】図９に続く製造工程中のメモリセルを模式的に示す平面図である。
【図１１】図１０に続く製造工程中のメモリセルを模式的に示す平面図である。
【図１２】図１１に続く製造工程中のメモリセルを模式的に示す平面図である。
【図１３】図１２に続く製造工程中のメモリセルを模式的に示す平面図である。
【図１４】図１３に続く製造工程中のメモリセルを模式的に示す平面図である。
【図１５】図３のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。
【図１６】図１５に続く製造工程中のメモリセルを模式的に示す断面図である。
【図１７】図１６に続く製造工程中のメモリセルを模式的に示す断面図である。
【図１８】図１７に続く製造工程中のメモリセルを模式的に示す断面図である。
【図１９】図１８に続く製造工程中のメモリセルを模式的に示す断面図である。
【図２０】図１９に続く製造工程中のメモリセルを模式的に示す断面図である。
【図２１】図２０に続く製造工程中のメモリセルを模式的に示す断面図である。
【図２２】図３のＣ−Ｃ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。
【図２３】図３のＤ−Ｄ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。
【図２４】本発明の実施の形態２のメモリセルを模式的に示す平面図である。
【図２５】図２４のＡ−Ａ線の断面図である。
【図２６】図２４に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。
【図２７】図２６に続く製造工程中のメモリセルを模式的に示す平面図である。
【図２８】図２７に続く製造工程中のメモリセルを模式的に示す平面図である。
【図２９】本発明の実施の形態３のメモリセルを模式的に示す平面図である。
【図３０】図２９のＡ−Ａ線の断面図である。
【図３１】図２９に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。
【図３２】図２９のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。
【図３３】図３２に続く製造工程中のメモリセルを模式的に示す断面図である。
【図３４】図３３に続く製造工程中のメモリセルを模式的に示す断面図である。
【図３５】図３４に続く製造工程中のメモリセルを模式的に示す断面図である。
【図３６】本発明の実施の形態４のメモリセルを模式的に示す平面図である。
【図３７】図３６のＡ−Ａ線の断面図である。
【図３８】図３６に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。
【図３９】図３６のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。
【図４０】図３９に続く製造工程中のメモリセルを模式的に示す断面図である。
【図４１】図４０に続く製造工程中のメモリセルを模式的に示す断面図である。
【図４２】本発明の実施の形態５のメモリセルを模式的に示す平面図である。
【図４３】図４２のＡ−Ａ線の断面図である。
【図４４】図４２に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。
【図４５】図４２のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。
【図４６】図４５に続く製造工程中のメモリセルを模式的に示す断面図である。
【図４７】本発明の実施の形態６のメモリセルを模式的に示す平面図である。
【図４８】図４７のＡ−Ａ線の断面図である。
【図４９】図４７に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。
【図５０】図４９に続く製造工程中のメモリセルを模式的に示す平面図である。
【図５１】図４７のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。
【図５２】図５１に続く製造工程中のメモリセルを模式的に示す断面図である。
【図５３】図５２に続く製造工程中のメモリセルを模式的に示す断面図である。
【図５４】実施の形態６の変形例の書込みトランジスタを模式的に示す断面図である。
【図５５】本発明の実施の形態７のメモリセルの要部を模式的に示す断面図である。
【図５６】本発明の実施の形態８のメモリセルの要部を模式的に示す断面図である。
【図５７】実施の形態８のメモリセルの読出しトランジスタ周辺を模式的に示す断面図である。
【図５８】シリコン膜厚に対する結晶化温度の関係を示す説明図である。
【図５９】実施の形態８の変形例の書込みトランジスタを模式的に示す断面図である。
【図６０】実施の形態８の変形例の書込みトランジスタを模式的に示す断面図である。
【図６１】実施の形態８の変形例の書込みトランジスタを模式的に示す断面図である。
【図６２】本発明の実施の形態９のメモリセルを模式的に示す平面図である。
【図６３】図６２のＡ−Ａ線の断面図である。
【図６４】実施の形態９の変形例のメモリセルを模式的に示す平面図である。
【図６５】図６４のＡ−Ａ線の断面図である。
【図６６】本発明の実施の形態１０のメモリセルを模式的に示す平面図である。
【図６７】図６６のＡ−Ａ線の断面図である。
【図６８】本発明の実施の形態１１のメモリセルを模式的に示す平面図である。
【図６９】図６８のＡ−Ａ線の断面図である。
【図７０】本発明者らが検討したゲインセル構造のメモリセルの等価回路を示す説明図であり、（ａ）は書込みトランジスタおよび読出しトランジスタを含んでなる場合、（ｂ）は書込みトランジスタ、読出しトランジスタおよび選択トランジスタを含んでなる場合である。
【図７１】本発明者らが検討したゲインセル構造のメモリセル内の書込みトランジスタ部を模式的に示す要部断面図である。
【符号の説明】
【０１９９】
１ ゲート
２ ソース
２Ｇ ゲート
３ ドレイン
４ チャネル（半導体膜）
５ ゲート絶縁膜
６ 絶縁層
７ 半導体基板
７Ｃ チップ
８ オーバーラップ部
９ 対向部
１０ 絶縁膜
１１ ゲート
１２ ソース
１３ ドレイン
１４ 単位メモリセルの領域
１５、１６ ゲート絶縁膜
１７ ウエル
１８ エクステンション領域
１９、２０ ゲート下部
２１ サイドウォール
２２ 絶縁膜
２３ 開口部
２４、２５ 導電体膜
２６ レジストパターン
２７ コンタクト
２８ 書込みビット線
２９ 読出しビット線
３０ ビア
３１ ソース線
３２ 書込みワード線
３３ 読出しワード線
３４、３５、３６、３７、３８、３９ 絶縁膜
４０ サイドウォール
４１ 絶縁膜
４２ ゲート（第１ゲート）
４３ 保護膜
４４ 絶縁膜
４５ アクティブ領域
４６ 孔パターン
４７ 保護膜
４８ ゲート
４９ 絶縁層
５０ ゲート（第２ゲート）
５１ ゲート
５２ ソース
５３ ドレイン
５４ チャネル
５５ ゲート絶縁膜
５６ 素子分離領域（絶縁層）
５７ 半導体基板
５８ 絶縁膜（絶縁層）
５９、６０ ウエル
６１ ゲート
６２ ゲート絶縁膜
６３ コンタクト
６４ 半導体層
６５ グレインバウンダリ
６６ 絶縁膜バリア
６７ 電極
６８ 第１層配線層
６９ コンタクト
７０ 第１層配線層パターン
７１、７２ 容量
８０ 層間絶縁膜
８１ 配線
ＢＣ ビット線駆動回路
ＣＡ 周辺回路部
Ｃｐ 寄生容量
Ｃｓ 電荷蓄積容量
ＭＡ メモリ部
ＭＣ メモリセル
ＭＭ メモリモジュール
Ｍ１、Ｍ２、Ｍ３ モジュール
Ｑｒ 読出しトランジスタ
Ｑｓ 選択トランジスタ
Ｑｗ 書込みトランジスタ
ＲＢＬ 読出しビット線
ＲＷＬ 読出しワード線
ＳＬ ソース線
ＷＢＬ 書込みビット線
ＷＣ ワード線駆動回路
ＷＬ ワード線
ＷＷＬ 書込みワード線
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ゲインセル構造のメモリセルを備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
微細化の進行にしたがって多くのトランジスタを同一チップ上に集積することができるようになり、また、多くの機能を持つ回路が同一チップ上に搭載できるようになってきた。メモリと共にプロセッサと同一チップ上に混載するオンチップメモリは、メモリを別チップとした構成と比較し、データ転送レート、消費電力両面で優れている。特に携帯電話、ＰＤＡ（Personal Digital Assistance）をはじめとするモバイル機器の高機能化に伴い、高機能と消費電力の両立が重視されるため、オンチップメモリの役割は大きい。
【０００３】
オンチップメモリは、ロジックトランジスタとの製造プロセスの整合性から、専らＳＲＡＭ（Static Random Access Memory）が用いられる。
【０００４】
M. Yamaoka et al, IEEE International Solid State-State Circuits Conferences pp.494-495,(2004)（非特許文献１）には、ＳＲＡＭにおけるオンチップの低電力に関する技術が開示されている。
【０００５】
一方、ＳＲＡＭよりも高集積なメモリとして、ＤＲＡＭ（Dynamic Random Access Memory）が知られている。しかしながら、ＤＲＡＭはキャパシタに電荷を蓄積する動作原理を採用し、微細なセル面積でキャパシタ容量を一定量以上確保するため、Ｔａ２Ｏ５（五酸化タンタル）のような高誘電率材料や立体構造の導入が不可欠であり、メモリの周辺回路および他の論理回路を構成するロジックトランジスタとのプロセス整合性が悪い。
【０００６】
そこで、特別なキャパシタ構造を用いることなく動作可能なＤＲＡＭとして、ゲインセルと呼ばれる記憶素子構造（ゲインセル構造）が提案されている。このゲインセルは書込み用のトランジスタを介して記憶ノード（電荷蓄積ノード）に電荷を注入し、蓄積された電荷により他に設けた読出し用のトランジスタのコンダクタンスが変化することを利用して読出しを行うメモリセルである。
【０００７】
特開２０００−２６９４５７号公報（特許文献１）および特開２００２−０９４０２９号公報（特許文献２）には、ゲインセル構造に関する技術が開示されている。また、H. Shichijo et al, Conference on Solid State Devices and Materials pp.265-268,(1984)（非特許文献２）には、書込み用のトランジスタに多結晶シリコン（ポリシリコン）を適用した技術が開示されている。また、S. Shukuri et al, IEEE International Electron Devices Meeting pp.1006-1008,(1992)（非特許文献３）には、読出し用のトランジスタに多結晶シリコンを適用した技術が開示されている。さらに、T. Osabe et al, IEEE International Electron Devices Meeting pp.301-304,(2000)（非特許文献４）には、ゲインセル構造のメモリに関する技術が開示されており、極薄の多結晶シリコン膜をチャネルに用いたＴＦＴ（Thin Film Transistors）のリーク電流が極めて小さいことを利用して十分な保持時間を有するゲインセル構造のメモリが記載されている。
【特許文献１】特開２０００−２６９４５７号公報
【特許文献２】特開２００２−０９４０２９号公報
【非特許文献１】M. Yamaoka et al, IEEE International Solid State-State Circuits Conferences pp.494-495,(2004)
【非特許文献２】H. Shichijo et al, Conference on Solid State Devices and Materials pp.265-268,(1984)
【非特許文献３】S. Shukuri et al, IEEE International Electron Devices Meeting pp.1006-1008,(1992)
【非特許文献４】T. Osabe et al, IEEE International Electron Devices Meeting pp.301-304,(2000)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のように、オンチップメモリとして用いられてきたＳＲＡＭ（Static Random Access Memory）に対し、高集積化の点において、ゲインセル構造のメモリセルを用いたＤＲＡＭ（Dynamic Random Access Memory）が有力である。
【０００９】
以下に、本発明者らが検討したゲインセル構造のＤＲＡＭメモリセルについて図７０および図７１により説明する。
【００１０】
図７０は、ゲインセル構造のメモリセルの等価回路を示す説明図であり、（ａ）は書込みトランジスタＱｗおよび読出しトランジスタＱｒを含んでなる場合、（ｂ）は書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓを含んでなる場合である。なお、読出しトランジスタＱｒのゲート容量が電荷蓄積ノード（記憶ノード）の主たる静電容量であり、これを本願において電荷蓄積容量Ｃｓと称する。また、後述するが、書込みトランジスタＱｗの構造上、ゲート−ソース間には寄生の容量が生じ、これを本願において寄生容量Ｃｐと称する。
【００１１】
図７０に示すように、メモリセルの構成は、基本的には情報を書き込むトランジスタである書込みトランジスタＱｗと、書き込まれた情報を読み出すトランジスタである読出しトランジスタＱｒとを一体化させたものである。
【００１２】
図７０（ａ）のメモリセルにおいて、ワード線ＷＬと電気的に接続された書込みトランジスタＱｗのゲートに電圧を印加し、書込みトランジスタＱｗを導通状態とした場合、書込みトランジスタＱｗのチャネルを電流が流れる。このとき、あらかじめ設定しておく書込みビット線ＷＢＬの電位によって、電荷蓄積ノードには異なった電荷量が蓄積される。すなわち、メモリセルに情報が記憶される。
【００１３】
一方、読出しトランジスタＱｒは、蓄積電荷量の大小によって、ゲート電圧が異なり、これをセンスして情報を読み出すことができる。すなわち、ゲート電圧の変化によって読出しトランジスタＱｒのコンダクタンスが変化し、読出しビット線ＲＢＬからソース線ＳＬに流れる電流の違いとしてメモリセルの外に取り出される。
【００１４】
図７０（ｂ）のメモリセル構造において、同図（ａ）のメモリセル構造との違いは、選択トランジスタＱｓを有する点である。
【００１５】
図７１は、本発明者らが検討したゲインセル構造のメモリセル内の書込みトランジスタＱｗを模式的に示す要部断面図である。この書込みトランジスタＱｗは、極薄の半導体膜をチャネル４とする電界効果型トランジスタ（ＦＥＴ：Field Effect Transistor）構造である。
【００１６】
図７１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板７の主面上に書込みトランジスタＱｗが形成されている。書込みトランジスタＱｗのソース２およびドレイン３は、例えば半導体基板７に掘った溝に酸化シリコン（ＳｉＯ２）膜で埋め込んだ素子分離領域となる絶縁層６上に形成されている。また、書込みトランジスタＱｗのチャネル４が、ソース２とドレイン３の間の絶縁層６上に形成されている。また、書込みトランジスタＱｗのゲート１は、チャネル４上に形成されたゲート絶縁膜５上に、ソース２とドレイン３との間を埋め込むように形成されており、ソース２およびドレイン３上の一部を覆うように形成されている。
【００１７】
本発明者らが検討したＤＲＡＭメモリセルは、高集積化されたメモリセルである。一般に、微細化により小面積となったメモリセルは、キャパシタの面積も減少するため、キャパシタの静電容量が減少し、蓄積電荷量が小さくなり、情報保持時間の低減に影響を与える。すなわち、本発明者らが検討したメモリセルでは、電荷蓄積容量Ｃｓが小さくなってしまうこととなる。
【００１８】
そこで、リーク電流が小さい電界効果型トランジスタを適用することで、十分な長さの情報保持時間が期待できる。したがって、本発明者らが検討したメモリセルでは、リーク電流が小さい電界効果型トランジスタとして、チャネル４の厚さを極薄とすることによって厚さ方向の量子力学的な閉じ込め効果を利用して長時間の情報保持時間を実現することができる。これにより上記メモリセルを適用することによって、リフレッシュサイクルを長くでき、消費電力の小さいメモリを実現することができる。
【００１９】
しかしながら、このような電荷蓄積容量Ｃｓが小さいメモリセルでは、寄生容量Ｃｐの影響を大きく受けるという課題がある。特に極薄のチャネル４を用いた場合、寄生容量Ｃｐが大きくなってしまう。なお、本発明者らが検討したメモリセルでは、リーク電流を低減したトランジスタを構成するため、通常のＭＩＳ（Metal Insulator Semiconductor）トランジスタのようにゲートをマスクに不純物を打ち込んでソース、ドレイン、チャネル領域を形成する、いわゆる自己整合（セルフアライン）プロセスを用いないことが寄生容量Ｃｐが大きくなる要因であると考えられる。
【００２０】
図７１に示した書込みトランジスタＱｗの構造では、実質的に書込みトランジスタＱｗのチャネル領域となるのは、ソース２とドレイン３との間にあって、絶縁層６上のチャネル４の部分である。このため、ゲート１とのオーバーラップ部分が寄生容量Ｃｐとなる。すなわち、ゲート１と、ソース２およびドレイン３の領域との間にオーバーラップ部８や対向部９が存在し、この存在によって寄生容量Ｃｐが大きくなる。
【００２１】
ここで、寄生容量Ｃｐの影響を説明するために、書込みトランジスタＱｗおよび読出しトランジスタＱｒがそれぞれｎ型チャネルの電界効果型トランジスタであるものとする。書込み時には書込みトランジスタＱｗのゲートに正電圧を印加し、所定の電荷を電荷蓄積ノード（電荷蓄積容量Ｃｓ）に蓄積した後、書込みトランジスタＱｗのゲートの電位を下げて保持、あるいは読出し状態とする。このときに寄生容量Ｃｐが大きい場合、書込みトランジスタＱｗのゲート電位を下げるにしたがって寄生容量Ｃｐの容量カップリングによって電荷蓄積ノードの電位も大きく下がってしまう。このため、書込み時に高電位を書込んだにも関わらず、読出し時に読出しトランジスタＱｒのチャネル領域が高抵抗となってしまい、チャネルを流れる電流が小さくなってしまう。すなわち、もともと高抵抗を期待して低電位を書込んだ場合との明確な区別がつかず、安定した情報を読み出すことができなくなってしまうという課題が存在する。
【００２２】
本発明の目的は、ゲインセル構造のメモリセルにおいて、安定した読出し動作をすることのできる技術を提供することにある。
【００２３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２５】
本発明は、絶縁層上に形成されたソース、ドレインおよびチャネルと、絶縁層の上部であってソースとドレインとの間に形成され、チャネルとはゲート絶縁膜を介して電気的に絶縁され、チャネルの電位を制御するゲートとを有する書込みトランジスタのチャネルが、ソースおよびドレインの側面でソースとドレインとを電気的に接続するものである。
【００２６】
また、本発明は、絶縁層上に形成されたソースおよびドレインと、ソースおよびドレイン上に形成され、ソースとドレインとを電気的に接続するチャネルと、チャネルとはゲート絶縁膜を介して電気的に絶縁され、チャネルの電位を制御するゲートとを有する書込みトランジスタのゲートの下部全面にチャネルが形成されるものである。
【００２７】
また、本発明は、絶縁層上に形成されたソース、ドレインおよびチャネルと、絶縁層の上部に形成され、チャネルとはゲート絶縁膜を介して電気的に絶縁され、チャネルの電位を制御するゲートとを有する書込みトランジスタのチャネルが、ソースの上面からソースのサイドウォール、絶縁層、ドレインのサイドウォール、ドレインの上面に掛けて形成されるものである。
【００２８】
また、本発明は、ゲート絶縁膜を備えた基板と、ゲート絶縁膜上に形成されたソースおよびドレインと、ゲート絶縁膜下に形成され、チャネルの電位を制御するゲートと、ソースとドレインとを電気的に接続し、ゲートとはゲート絶縁膜を介して電気的に絶縁され、半導体からなるチャネルとを有する書込みトランジスタを備えるものである。
【００２９】
また、本発明は、ゲート絶縁膜を備えた基板と、ゲート絶縁膜上に形成されたソースおよびドレインと、ゲート絶縁膜下に形成された第１ゲートと、第１ゲートの上部に形成され、第１ゲートとはゲート絶縁膜を介して電気的に絶縁された半導体膜と、第１ゲートとは、半導体膜を挟んで形成された第２ゲートとを有する書込みトランジスタを備えるものである。
【００３０】
また、本発明は、書込みトランジスタを介して電荷蓄積ノードに電荷を注入し、蓄積された電荷により読出しトランジスタのコンダクタンスが変化することを利用して読出しを行うメモリセルの電荷蓄積ノード近傍に電極を設けるものである。
【発明の効果】
【００３１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３２】
本発明によれば、メモリの安定な読出し動作をすることができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。特に異なる実施の形態間で機能が対応するものについては、形状、不純物濃度や結晶性等で違いがあっても同じ符号を付すこととする。また、説明を容易にするために、平面図であってもハッチングを付す場合がある。また、本願においては、ゲート、ゲート電極およびゲート領域を総称して「ゲート」という。また、本願においては、ソース、ソース電極およびソース領域を総称して「ソース」という。また、本願においては、ドレイン、ドレイン電極およびドレイン領域を総称して「ドレイン」という。また、本願においては、メモリ、半導体メモリおよびメモリセル（単位メモリセル）を総称して「メモリ」という。なお、メモリには、ＳＲＡＭ（Static Random Access Memory）やフラッシュメモリ、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）などが含まれるが、特に断りがない場合、本願ではゲインセル構造のメモリを「メモリ」という。
【００３４】
（実施の形態１）
図１は、本発明の実施の形態１の半導体装置の構成を模式的に示す説明図である。例えばチップ（半導体チップ）状態である半導体装置は、そのチップ７Ｃ上にメモリモジュールＭＭと他の論理回路（論理モジュール）、アナログ回路（アナログモジュール）などのモジュールＭ１、Ｍ２、Ｍ３を構成している。メモリモジュールＭＭ内にはメモリ部ＭＡとその周辺回路部ＣＡを構成している。メモリ部ＭＡには、複数のメモリセルによってアレイとして構成されたメモリが形成されている。また、周辺回路部ＣＡには、あるメモリセルを選択するためのワード線駆動回路ＷＣおよびビット線駆動回路ＢＣ、ならびに制御回路などから構成される周辺回路が形成されている。
【００３５】
これらメモリ部ＭＡおよび周辺回路部ＣＡを構成するトランジスタが、１つのチップ７Ｃ上に形成されている。本実施の形態１では、メモリ部ＭＡが、情報を書き込むトランジスタである書込みトランジスタＱｗ、書き込まれた情報を読み出すトランジスタである読出しトランジスタＱｒ、複数のメモリセルのうち、あるメモリセルを選択するための選択トランジスタＱｓを有している（図７１（ｂ）参照）。また、周辺回路部ＣＡが、ロジックトランジスタおよび高耐圧トランジスタを有している。なお、前述したように、書込みトランジスタＱｗと、読出しトランジスタＱｒとを一体化させたメモリセルの構成をゲインセルという。
【００３６】
図２は、図１のメモリ部ＭＡに形成されたメモリの要部を模式的に示す平面図であり、複数のメモリセルが２次元状に並べられたアレイを示している。メモリ部ＭＡでは、メモリセルが上下左右で反転するように配置され、また、隣り合うメモリセルでコンタクト２７、ビア３０を共有することで、チップ面積の増大を防いでいる。複数のメモリセルはそれぞれ書込みビット線２８、読出しビット線２９、ソース線３１、書込みワード線３２および読出しワード線３３をコンタクト２７またはビア３０を介して電気的に接続されている。なお、メモリアレイを構成するメモリセルの１つが単位メモリセルであり、図２には、チップ７Ｃ上の単位メモリセルの領域１４が示されている。
【００３７】
本実施の形態１のメモリセルの構造について図３〜図６を参照して説明する。図３は、図２の要部を拡大した平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓを備えた単位メモリセルの領域１４が示されている。図４〜図６は、それぞれ図３のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線の断面図である。なお、図３の単位メモリセルの領域１４では、素子構造の説明を容易にするために、例えばコンタクト、ビアなどを省略している。
【００３８】
まず、単位メモリセルの書込みトランジスタＱｗの構造について説明する。例えばｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）７に掘られた溝には、例えば酸化シリコン（ＳｉＯ２）などの絶縁物で埋め込まれた素子分離領域となる絶縁層６が形成されている。その絶縁層６上に、例えばｎ型の多結晶シリコンからなるソース２、ドレイン３が形成されている。また、ソース２とドレイン３との間の絶縁層６上には、例えば厚さ２．５ｎｍ程度のイントリンシックの多結晶シリコンからなり、半導体膜からなるチャネル４が形成されている。また、このチャネル４上には、例えば１２ｎｍ程度の膜厚の酸化シリコン膜からなるゲート絶縁膜５が形成されている。このゲート絶縁膜５を挟み、かつ、ソース２とドレイン３との間に、例えばｎ型の多結晶シリコンからなるゲート１が形成されている。また、ゲート１の上面には、例えば酸化シリコンからなる絶縁膜１０が形成されている。なお、ゲート１は、チャネル４の電位を制御するものである。
【００３９】
本実施の形態１で示す書込みトランジスタＱｗの構造は、図７１で示した構造と異なり、ゲート１がソース２およびドレイン３の間にあって、ゲート１の上面がソース２の上面の高さより低く形成されている。すなわち、ゲート１が、ソース２およびドレイン３とオーバーラップしていないことが特徴である。このため図４で示す書込みトランジスタＱｗは、図７１で示した構造と比較し、図７１のオーバーラップ部８がないため、書込みトランジスタＱｗのゲート１−ソース２間の寄生容量Ｃｐ（図７０参照）が小さくなる。したがって、本実施の形態１の半導体装置では、寄生容量Ｃｐの影響の少ない安定した読出し動作をすることができる。
【００４０】
また、本実施の形態１で示す書込みトランジスタＱｗの構造は、ソース２からドレイン３にチャネル４を通じて電流が流れる方向と交差する方向であって、ソース２、ドレイン３の寸法よりもゲート１の寸法が大きく、ゲート１の下部全面にチャネルが形成されている。このため、実効的なチャネル幅がソース２の寸法より大きく、電流が増大するという利点がある。
【００４１】
また、図７１で示した構造のゲート１の形成において、ホトリソグラフィが適用される場合、ゲート１の形成の際の合わせズレが、オーバーラップ部８の増減に影響し、寄生容量Ｃｐ（図７０参照）のバラツキになってしまう。したがって、図７１で示した構造ではバラツキを含めた寄生容量Ｃｐがさらに増大してしまうが、本実施の形態で示す構造（図２参照）では、ゲート１がソース２およびドレイン３とのオーバーラップ自体がないので、合わせズレの影響を受けないという特徴もある。
【００４２】
また、本実施の形態１で示す書込みトランジスタＱｗの構造は、電界効果型トランジスタ（ＦＥＴ：Field Effect Transistor）構造であって、書込みトランジスタＱｗのリーク電流が非常に少ないことも特徴としている。これは、本発明者らが独自の検討により、チャネル４の膜厚が、５ｎｍ程度以下で顕著なリーク低減効果があることを見出し、本実施の形態１では、例えば２．５ｎｍ程度の半導体膜からなるチャネル４を適用していることによる。なお、リーク低減効果は、通常のトランジスタのＰＮ接合の面積と比較して膜の断面積が極めて小さいことに加え、膜厚方向の量子力学的な閉じ込め効果によって実効的にバンドギャップが広がっていることによるものであると考えている。
【００４３】
このように本実施の形態１では、書込みトランジスタＱｗは、絶縁層６上に形成されたソース２およびドレイン３と、絶縁層６上であってソース２とドレイン３との間に形成され、半導体からなるチャネル４と、絶縁層６の上部であってソース２とドレイン３との間に形成され、チャネル４とはゲート絶縁膜５を介して電気的に絶縁され、チャネル４の電位を制御するゲート１とを有する。このチャネル４は、ソース２およびドレイン３の側面でソース２とドレイン３とを電気的に接続している。また、ゲート１の上面が、ソース２の上面の高さより低く形成されている。また、ソース２およびドレイン３の側面に形成され、ゲート１とソース２およびドレイン３とを絶縁分離する絶縁膜１０が形成されている。また、ソース２からドレイン３にチャネル４を通じて電流が流れる方向と交差する方向であって、ソース２、ドレイン３の寸法よりもゲート１の寸法が大きく、ゲート１の下部全面にチャネルが形成されている。また、チャネルが、シリコン（例えば、単結晶シリコン、多結晶シリコン、アモルファスシリコン）からなり、その厚さが５ｎｍ程度以下である。なお、ゲート１が、金属からなり、また、ソース２またはドレイン３の少なくとも一方が、金属からなっても良い。
【００４４】
次に、読出しトランジスタＱｒおよび選択トランジスタＱｓの構造について説明する。また、周辺回路部のロジックトランジスタおよび高耐圧トランジスタの構造についても併せて説明する場合もある。なお、これらトランジスタは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であり、上記書込みトランジスタＱｗとは構造が異なるが、ｐ型シリコンからなる基板７上に形成されている。また、基板７上に例えばｎ型ウエルを設け、さらにその内部に例えばｐ型ウエルを形成する、いわゆる３重ウエル構造を採用してもよい。３重ウエル構造を採ると互いにｎ型領域で分離されたｐ型ウエル同士を異なる電圧に設定することが可能であり、基板７にバイアスを加えることができる。
【００４５】
これらトランジスタのゲート絶縁膜は、例えば窒化処理した酸化シリコン膜よりなり、膜厚は２ｎｍ程度と７ｎｍ程度の２水準で設けられている。すなわち読出しトランジスタＱｒのゲート絶縁膜１５、選択トランジスタＱｓのゲート絶縁膜１６および高耐圧トランジスタのゲート絶縁膜を７ｎｍ程度、ロジックトランジスタのゲート絶縁膜を２ｎｍ程度、とした２水準である。
【００４６】
読出しトランジスタＱｒのゲート２Ｇおよび選択トランジスタＱｓのゲート１１は、例えば多結晶シリコンからなり、酸化シリコン膜と窒化シリコン膜との積層よりなるサイドウォール２１を有する。また、高耐圧トランジスタおよびロジックトランジスタのゲートは、例えば多結晶シリコンからなり、酸化シリコン膜と窒化シリコン膜よりなるサイドウォールを有する。また、ロジックトランジスタのゲートは、表面を例えばニッケルシリサイドによって低抵抗化された多結晶シリコンからなる。なお、図３に示したように、書込みトランジスタＱｗのソース２と、読出しトランジスタＱｒのゲート２Ｇとは同時に形成されるものであって、電気的に接続されることとなる。
【００４７】
また、読出しトランジスタＱｒのゲート２Ｇおよび選択トランジスタＱｓのサイドウォール２１の下には、浅いｎ−領域である、いわゆるエクステンション領域１８が設けられている。また、サイドウォール２１の外側には、読出しトランジスタＱｒのソース１２、選択トランジスタＱｓのドレイン１３であるｎ＋領域が設けられている。
【００４８】
なお、ロジックトランジスタおよび高耐圧トランジスタともにエクステンション領域を有する場合、ロジックトランジスタは高耐圧トランジスタと比較して浅いエクステンション領域を用いることが好ましい。これは低エネルギーの不純物打ち込みあるいは表面からの不純物拡散を行うことによって形成するのであるが、横方向、縦方向の不純物広がりを抑制し、短いゲート長でも短チャネル効果に強いエクステンション構造とするためである。一方、高耐圧トランジスタはより高いエネルギーで不純物打ち込みを行い、縦方向、横方向により深く広がったエクステンション領域を形成することが好ましい。これは十分なＰＮ接合の耐圧を確保するためである。
【００４９】
図６に示すように、読出しトランジスタＱｒおよび選択トランジスタＱｓは、例えばｐ型シリコンからなる基板７上に直接繋がる形で形成されたｐ型ウエル１７上に形成されている。読出しトランジスタＱｒのゲート２Ｇは、書込みトランジスタＱｗのソース２と電気的に接続されており、読出しトランジスタＱｒのゲート容量を主成分とする電荷蓄積容量Ｃｓ（図７０参照）を形成することとなる。また、読出しトランジスタＱｒのゲート下部１９と選択トランジスタＱｓのゲート下部２０は不純物濃度が異なるため、読出しトランジスタＱｒと選択トランジスタＱｓで異なるしきい値を有している。なお、これによる効果は後述する。
【００５０】
選択トランジスタＱｓとロジックトランジスタと比較した場合、選択トランジスタＱｓのゲート絶縁膜１６がロジックトランジスタより厚く、また、短チャネル効果を抑制するため基本的にロジックトランジスタよりも長いゲート長となる。
【００５１】
また、メモリ部の読出しトランジスタＱｒおよび選択トランジスタＱｓと、周辺回路部のロジックトランジスタおよび高耐圧トランジスタとでは、ソースおよびドレインが設けられている点で同様であるが、相違する点はエクステンション領域の深さである。メモリ部では高耐圧トランジスタと同じ７ｎｍ程度のゲート絶縁膜厚を用いながら、エクステンション構造はより浅いエクステンション領域が形成される。後述するように、この読出しトランジスタＱｒ、選択トランジスタＱｓに印加される電圧は小さく、したがって特に高い接合耐圧が要求されることはなく、耐圧の問題はない。このように読出しトランジスタＱｒのゲート絶縁膜１５の厚さがロジックトランジスタよりも厚いのは、ゲート２Ｇに電荷を蓄積して記憶を行うためであり、ゲート絶縁膜１５を介したトンネル電流による電荷の出入りを防ぐためである。このような浅いエクステンションを用いることにより、短チャネル特性に優れるため、ゲート長を高耐圧トランジスタよりも小さくすることが可能であり、小さいメモリセル面積の実現が可能である。
【００５２】
本実施の形態では、メモリ部の読出しトランジスタＱｒおよび選択トランジスタＱｓは、製造プロセス工程を少なくするため、高耐圧トランジスタと共通のゲート絶縁膜厚を用いるが、ゲート絶縁膜リークの観点からは３ｎｍ程度以上あることが好ましく、例えばメモリ部用に４ｎｍ程度のゲート絶縁膜厚を別途用意し、３水準ゲート絶縁膜構成としてもよい。なお、この場合でもエクステンション構造は浅いエクステンションを用い、また、ロジックトランジスタと同じエクステンション構造を用いてもよい。
【００５３】
このような３水準ゲート絶縁膜構成とした場合、読出しトランジスタＱｒを短チャネル特性に優れるトランジスタとすることができる。すなわち、読出しトランジスタＱｒは、高耐圧トランジスタよりもゲート絶縁膜が薄いことから、より短チャネル特性に優れ、短いゲート長を用いることが可能であり、より小さいセル面積で実現することができる。また、読出しトランジスタＱｒのゲート容量が増大し、読出し速度が向上する。さらに、蓄積電荷量が増えるため、安定な読出し動作、長い保持時間を実現できる。加えて、サブスレショルド係数が小さくなるため、同じ蓄積電荷に対して大きな読出し電流変化があり、読出しマージンが向上する。
【００５４】
次に、本実施の形態１で示す半導体装置の製造方法について、図７〜図２３を参照してメモリセルを有するメモリ部を中心に説明する。図７〜図１４は、図３に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。図１５〜図２１は、図３のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図であり、書込みトランジスタＱｗが示されることとなる。図２２は、図３のＣ−Ｃ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図であり、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されることとなる。図２３は、図３のＤ−Ｄ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。
【００５５】
まず、例えばｐ型のシリコン（Ｓｉ）単結晶からなる半導体基板（この段階では半導体ウェハと称する平面略円形状の半導体板）を用意し、酸化によって半導体基板（以下、単に基板という）の主面上に酸化シリコン（ＳｉＯ２）膜を形成し、さらに窒化シリコン（ＳｉＮ）膜を堆積する。
【００５６】
続いて、レジストをマスクに上記の窒化シリコン膜、酸化シリコン膜および基板をエッチングして、基板に溝を形成し、その溝を例えばＣＶＤ（Chemical Vapor Deposition）法によって酸化シリコン膜で埋めた後に平坦化を行い、基板に素子分離領域（絶縁層）とアクティブ領域とを形成する。次いで、アクティブ領域に不純物をイオン注入してｎ型ウエルおよびｐ型ウエルを形成し、さらにｎ型ウエル内に不純物を打ち込んでｐ型ウエルを形成する。これまでの工程によって、図７では、後にメモリセルが形成される基板７上には、素子分離領域の絶縁層６と、アクティブ領域のｐ型ウエル１７とが形成される。
【００５７】
続いて、ＭＩＳ（Metal Insulator Semiconductor）トランジスタのしきい値調整用の不純物打ち込みを行う。なお、完成後の半導体装置において、読出しトランジスタＱｒのゲート下部のみｎ型不純物を導入して選択トランジスタＱｓのゲート下部よりも実効的なｐ型不純物濃度が低くなるように設定する。
【００５８】
続いて、読出しトランジスタＱｒ、選択トランジスタＱｓおよび高耐圧トランジスタのゲート絶縁膜形成のために、厚さが例えば７ｎｍ程度となるまで基板７に酸化を行う。ついで、ロジックトランジスタが形成される領域が開口したレジストパターンをマスクにフッ酸処理を行うことで開口部のゲート絶縁膜を除去する。このとき、読出しトランジスタＱｒ、選択トランジスタＱｓおよび高耐圧トランジスタの領域は開口していないレジストパターンが用いられる。
【００５９】
続いて、上記レジストを除去後、ロジックトランジスタ領域に、例えば厚さ２ｎｍ程度の酸化シリコン膜が形成されるように、基板７に酸化（ゲート酸化）を行う。次いで、基板７上に例えば１５０ｎｍ程度の膜厚となるように、ゲート用のノンドープの多結晶シリコンからなる導電体膜を堆積する。
【００６０】
これまでは図１に示したメモリ部ＭＡおよび周辺回路部ＣＡの共通の加工について説明したが、続いて、メモリ部ＭＡの加工についてのみ説明する。
【００６１】
図８および図１５に示すように、上記導電体膜２５上に例えば５０ｎｍ程度の膜厚の窒化シリコンからなる絶縁膜２２を堆積した後、レジストによる孔パターンをマスクとしてエッチングを行い、チャネルおよびゲート領域の導電体膜２５を除去し、開口部２３を形成する。なお、本実施の形態１による半導体装置の製造において、通常のロジックトランジスタや高耐圧トランジスタの形成以外に追加されるホトマスクはこの工程に使用するものだけである。
【００６２】
続いて、図９および図１６に示すように、基板７の洗浄を行った後、例えば２．５ｎｍ程度のアモルファスシリコン（半導体膜）からなるチャネル４、例えば１５ｎｍ程度の厚さからなるゲート絶縁膜５および例えば２００ｎｍ程度の厚さのｎ型多結晶シリコンからなる導電体膜２４を堆積する。さらに、アニールを行うことでチャネル４のアモルファスシリコンは結晶化し、多結晶シリコンとなる。ここで、本発明者らの独自の検討により、このような極薄膜の結晶化には、１０ｎｍ程度以上の厚膜を形成する温度よりも高い温度が必要であることを見出した。なお、このアニールの時点で書込みトランジスタＱｗのソース、ドレインとなる導電体膜２５には不純物が導入されておらず、またロジックトランジスタや高耐圧トランジスタの拡散層は形成前であるため、書込みトランジスタＱｗ、ロジックトランジスタおよび高耐圧トランジスタの短チャネル特性に悪影響を与えることはない。
【００６３】
続いて、図１０および図１７に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法あるいはエッチバックによって、導電体膜２４を削り、絶縁膜２２の表面が露出したところで停止する。これによって、先に形成した孔パターンの開口部２３にのみｎ型多結晶シリコンからなる導電体膜２４が残ることになる。
【００６４】
続いて、図１８に示すように、導電体膜２４であるｎ型多結晶シリコンの酸化を行う。この際、露出している導電体膜２４表面と共に、露出している多結晶シリコンからなるチャネル４が酸化され、酸化シリコン膜からなる絶縁膜１０が形成される。ここで、酸化されなかった導電体膜２４は、書込みトランジスタＱｗのゲート１となる。なお、後にソース、ドレインとなる導電体膜２５表面は絶縁膜２２で保護されており酸化されない。また、ソース、ドレインとなる導電体膜２５は孔パターンの側面より若干酸化されるが、その酸化速度は不純物が導入されているｎ型多結晶シリコンからなる導電体膜２４より小さい。
【００６５】
続いて、図１９に示すように、エッチングによって絶縁膜１０の一部および絶縁膜２２を除去する。この残存した絶縁膜１０によってゲート１は保護されることとなる。ここでは、酸化シリコンと窒化シリコンのエッチングの選択比において、窒化シリコンがよりエッチングされるようにしている。
【００６６】
これまでは図１に示したメモリ部ＭＡの加工についてのみ説明したが、続いて、メモリ部ＭＡおよび周辺回路部ＣＡの共通の加工について説明する。
【００６７】
レジストをマスクにｎ型のゲートとしたい領域およびｐ型のゲートとしたい領域の多結晶シリコンに各々不純物打ち込みを行う。なお、メモリセル部ＭＡではｎ型のゲートとするため、ｎ型の不純物を打ち込んだ。
【００６８】
続いて、レジストをマスクに多結晶シリコンをエッチングし、周辺回路部ＣＡのロジックトランジスタおよび高耐圧トランジスタのゲートパターンを形成する。このとき、図１１に示すようなレジストパターン２６を用いて、図１２および図２０に示すように、導電体膜２５から書込みトランジスタＱｗのソース２およびドレイン３を同時に形成する。この際、書込みトランジスタＱｗのゲート１は、酸化シリコンからなる絶縁膜１０で保護されており、削れることがない。なお、図１１では、図面を見易くするために絶縁膜１０は省略している。
【００６９】
続いて、高耐圧トランジスタのエクステンション形成を行う。まず、高耐圧トランンジスタのｎ型ＭＩＳトランジスタのエクステンションでは、レジストをマスクに、例えば１０ｋｅＶ程度でｎ型不純物のＰ（リン）を打ち込む。次いで、高耐圧トランジスタのｐ型ＭＩＳトランジスタのエクステンションでは、レジストをマスクに、例えば５ｋｅＶ程度でｐ型不純物のＢＦ２を打ち込む。
【００７０】
続いて、ロジックトランジスタ、読出しトランジスタＱｒおよび選択トランジスタＱｓのエクステンション形成を行う。まず、それらのｎ型ＭＩＳトランジスタのエクステンションでは、高耐圧トランジスタ部分、ｐ型ＭＩＳトランジスタ部分を覆うレジストパターンをマスクに、例えば３ｋｅＶ程度でｎ型不純物のＡｓ（ヒ素）を打ち込む。次いで、より深い位置にｐ型不純物を打ち込んでパンチスルーを防ぐために上記エクステンション下のｐ型ウエル濃度を上昇させた。次いで、ロジックトランジスタ、読出しトランジスタＱｒおよび選択トランジスタＱｓのｐ型ＭＩＳトランジスタのエクステンション形成では、例えば３ｋｅＶ程度でｐ型不純物のＢＦ２を打ち込む。次いで、より深い位置にｎ型不純物を打ち込んでパンチスルーを防ぐためにエクステンション下のｎ型ウエル濃度を上昇させた。
【００７１】
続いて、ＣＶＤ法によって酸化シリコン膜を形成した後、窒化シリコン膜を堆積し、さらに、ＣＶＤ法によって酸化シリコン膜を堆積後、エッチバックを行って、読出しトランジスタＱｒ、選択トランジスタＱｓ、ロジックトランジスタおよび高耐圧トランジスタのゲート側面にサイドウォールを形成する。なお、図２２および図２３では、読出しトランジスタＱｒのゲート２Ｇおよび選択トランジスタＱｓのゲート１１の側面にサイドウォール２１が示されている。
【００７２】
続いて、上記サイドウォールとレジストをマスクにｎ型ＭＩＳトランジスタ領域にはｎ不純物、ｐ型ＭＩＳトランジスタ領域にはｐ型不純物を打ち込んで拡散層を形成する。この拡散層用の不純物打ち込みは、メモリ部ＭＡの読出しトランジスタＱｒおよび選択トランジスタＱｓ、周辺回路部ＣＡおよび他の回路モジュールのロジックトランジスタおよび高耐圧トランジスタで共通の不純物打ち込み工程を用いた。上記のような不純物打ち込み工程を用いることでメモリ部のエクステンション、拡散層形成用に特別なマスク、工程を用意する必要がなく、製造コストの低減が図れる。なお、図２２では、読出しトランジスタＱｒおよび選択トランジスタＱｓの拡散層であるソース１２およびドレイン１３、さらにエクステンション領域１８が示されている。
【００７３】
続いて、ＣＶＤ法によって、酸化シリコン膜を堆積し、多結晶シリコン抵抗素子などのシリサイド化しない部分を覆ったレジストパターンをマスクに、前記酸化シリコン膜を除去する。
【００７４】
続いて、ニッケル（Ｎｉ）膜をスパッタで堆積し、アニールを行ってシリコンと反応させた後に、ニッケル膜を除去する。このときメモリセルのアレイ部分はシリサイド化しないものとする。このような作製プロセスは、書込みトランジスタＱｗのゲート１上面の絶縁膜１０がその後の工程で削れ、多結晶シリコンからなるゲート１が露出した場合でもニッケル膜によるソース２、ドレイン３とのショートを起こす心配がないという特徴がある。
【００７５】
続いて、図１３〜図１４、図２１〜図２３に示すように、例えば酸化シリコン膜からなる層間絶縁膜８０を堆積、平坦化する工程、コンタクト２７を形成する工程、ビア３０を形成する工程および配線８１を形成する工程を行う。その後、メモリ部ＭＡおよび周辺回路部ＣＡを保護する保護膜などを形成し、半導体装置が略完成する。書込みトランジスタＱｗのドレイン３が書込みビット線２８に、書込みトランジスタＱｒのゲート１が書込みワード線３２に接続されている。また、選択トランジスタＱｓのドレイン１３が読出しビット線２９に、選択トランジスタＱｓのゲート１１が読出しワード線３３に接続されている。また、読出しトランジスタＱｒのソース１２がソース線３１に接続されている。
【００７６】
本実施の形態１では、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓがｎ型である場合について説明したが、極性の組み合わせや、ｐ型同士の組み合わせを適用しても良い。これらの場合でも前述したように読出しトランジスタＱｒと選択トランジスタＱｓの拡散層に高耐圧トランジスタよりも浅いエクステンションを用いるのは同様である。また、ｐ型の読出しトランジスタＱｒを用いるとｎ型の読出しトランジスタＱｒと比較して同じゲート絶縁膜厚でもゲート絶縁膜リークが小さいという特徴がある。
【００７７】
また、本実施の形態１では、書込みトランジスタＱｗは、図４に示したように、素子分離領域となる絶縁層６に形成されるために、ＭＩＳトランジスタのようにウエルを形成する必要がなく、したがって特に面積の増大なしで異なる極性を用いることが可能である。
【００７８】
また、本実施の形態１では、書込みトランジスタＱｗのゲート１−ソース２間の寄生容量Ｃｐ（図７０参照）を小さくしており、読出しマージンが大きいという特徴がある。さらに、読出しトランジスタＱｒのしきい値を選択トランジスタＱｓよりも低く設定することによって、容量カップリングで電荷蓄積ノードの電位が下がっても十分な読出し電流が流れ、より読出しマージンを拡大することができる。
【００７９】
また、本実施の形態１では、選択トランジスタＱｓに関しては上記の容量カップリングは関係なく、むしろ非選択メモリセルのオフリーク電流抑制の観点からしきい値はあまり下げない方がよい。したがって読出しトランジスタＱｒのしきい値は選択トランジスタＱｓのしきい値よりも低いほうがよいことになる。一方、読出しトランジスタＱｒのしきい値を選択トランジスタＱｓと同様に設定すれば２トランジスタ間で不純物を打ち分ける必要がなく、２トランジスタ間のゲート間距離を小さくすることができるため、セル面積削減が可能である。
【００８０】
また、本実施の形態１では、図面を見やすくするため、読出しトランジスタＱｒのチャネル幅と、選択トランジスタＱｓのチャネル幅を同じにしているが、これは読み出しトランジスタＱｒのチャネル幅の方を大きくしてもよい。そうすることにより電荷蓄積容量Ｃｓを増加させることができる。このため相対的に寄生容量Ｃｐ（図７０参照）の影響、すなわち書込みトランジスタＱｗのゲート１の電位を下げるにしたがって寄生容量Ｃｐの容量カップリングによって電荷蓄積ノードの電位も大きく下がってしまう現象を抑圧することができる。このような本実施の形態１で示すメモリは、寄生容量Ｃｐの影響の少ない安定な読出し動作をすることができる。また、長い保持時間を実現できるという利点がある。電荷蓄積容量Ｃｓを確保するために読出しトランジスタＱｒのチャネル幅を大きくした場合でも、選択トランジスタＱｓのチャネル幅を大きくする必要はない。これは選択トランジスタＱｓのゲートには外部から十分な電圧を印加することができるので、小さいチャネル幅でもコンダクタンスを十分低くできるからである。その分面積増大を防ぐことができる。
【００８１】
また、本実施の形態１では、基板として、ｐ型のシリコンからなる半導体基板を適用したが、ＳＯＩ（Silicon on Insulator）構造を有する基板を適用してもよい。ＳＯＩ構造の基板を適用した場合、ロジックトランジスタの特性が向上し、より高速、低電力のＬＳＩ（Large Scale Integration）が実現できる。また３重ウエル工程が必要なくなり、工程が簡略化される。
【００８２】
また、本実施の形態１では、ゲートに表面をシリサイド化した多結晶シリコン、ゲート絶縁膜に酸化シリコン膜を適用したが、金属のゲートやハフニウムオキサイド、アルミナなどの高誘電体膜をゲート絶縁膜に適用した場合でも、前述した拡散層構造とゲート絶縁膜の組合せは有効である。その場合ゲート絶縁膜厚の大小関係は、物理膜厚でなく電気的に酸化シリコン膜厚に換算した膜厚に読み替えて解釈すればよい。例えば、高誘電体膜と酸化シリコン膜のゲート絶縁膜が混在していた場合、高誘電体膜の誘電率を使って同等の静電容量を与える酸化シリコン膜の膜厚に換算し、それが酸化シリコン膜よりも薄い場合、高誘電体膜を薄膜のゲート絶縁膜として解釈すれば本実施の形態で述べた関係はそのまま有効である。
【００８３】
また、本実施の形態１では、図２１〜図２３に示したように、書込みビット線２８と読出しビット線２９に第１層目の配線層を適用し、書込みワード線３２、読出しワード線３３及びソース線３１に第２層目の配線層を適用しているが、これ以外の組み合わせを用いてもよい。
【００８４】
また、本実施の形態１では、クロスカップル型のセンスアンプを用いて読出しを行う場合に、読出しビット線２９はフローティングになるため、ビット線に第１層目の配線層を適用することによって、第３層目以上の配線からの雑音の混入を防ぐことができる。
【００８５】
また、本実施の形態１では、ビット線を第１層の配線に適用した場合について説明したが、読出しワード線を第１層配線に適用し、読出しトランジスタＱｒの近くに配置することにより、読出し時に電荷蓄積ノード（記憶ノード）である読出しトランジスタＱｒのゲートとの容量カップリングにより電荷蓄積ノードの電位を上昇させることができる。また、課題で述べた書込みトランジスタＱｗのゲート電位を下げるに従い、寄生容量Ｃｐの容量カップリングによって電荷蓄積ノードの電位も大きく下がってしまう弊害を補償できる。
【００８６】
また、本発明の実施の形態１では、ソース線を書込みワード線及び読出しワード線と平行に配置したが、書込みビット線及び読出しビット線と平行でもよい。本実施の形態で示したように、書込みワード線及び読出しワード線と平行に配置した場合は、選択ワード線に対応したソース線のみを選択することにより、非選択ワード線に接続されたメモリセルの読出しビット線からソース線に流れる電流を遮断できる。一方、本実施例とは逆に書込みビット線及び読出しビット線と平行に配置した場合は、１本の読出しビット線を流れる電流が１本のソース線を流れるので、ソース線を選択するＭＩＳトランジスタのチャネル幅を小さくできる。これらは別の設計要因を考慮して最もよい組み合わせを用いればよい。
【００８７】
上記に述べたことは他の実施の形態でも同様にあてはまる。
【００８８】
次に、本発明の実施１のメモリの動作について図２を参照して説明する。まず、書込み動作を説明する。書込みビット線２８の電位を書込みたい情報にしたがってＨｉｇｈ（例えば１Ｖ程度）、あるいはＬｏｗ（例えば０Ｖ程度）に設定した後、書込みワード線３２の電圧を保持電位（例えば−０．５Ｖ程度）より書込み電位（例えば２Ｖ程度）に上げる。これによって書込みトランジスタがオンとなり、書込みビット線２８に設定した電位が電荷蓄積ノード（記憶ノード）に書込まれる。この後、書込みワード線３２の電圧を再び保持電位に戻すことで書込みは終了である。書込み中は、ソース線３１の電位は固定しておくのが望ましい。ここでは例えば０Ｖ程度とすることができる。また、選択トランジスタのゲートと電気的に接続されている読出しワード線３３は低電位（例えば０Ｖ程度）とし、オフとしておくことで、書込み動作時に読出しビット線２９の電位変動の影響を受けにくくなる。
【００８９】
続いて、読出し動作について説明する。読出し動作は書込みワード線３２の電圧を保持電位（例えば−０．５Ｖ程度）に保持したまま行う。まず、読出しビット線２９を所定のプリチャージ電圧（例えば１Ｖ程度）とし、ソース線３１の電位を所定の電位（例えば０Ｖ程度）に固定する。選択トランジスタのゲートと電気的に接続されている読出しワード線３３を高電位（例えば１Ｖ程度）とすることで選択トランジスタをオンさせると、読出しビット線２９とソース線３１間に電流が流れ、読出しビット線２９の電位が変動する。また、読出しトランジスタに蓄えられた情報によって読出しトランジスタのコンダクタンスが異なるため読出しビット線２９の電位の変動速度が異なる。また、所定のタイミングで読出しビット線２９に接続されたセンスアンプを起動させ、リファレンスの電位との大小を増幅することで読出しを行うことが可能である。ここで述べた電位関係において、書込み時にＨｉｇｈ書込みを行った場合、読出しビット線２９の電位下降が早く、したがってＬｏｗとして増幅される。Ｌｏｗで書込みされた情報は読出し時にＨｉｇｈの電位に増幅される。よって書込み時のＨｉｇｈ、Ｌｏｗの関係が読出し時には逆になるので注意が必要である。なお、基本的にこの動作は非破壊読出しであり、１トランジスタ１キャパシタ型のＤＲＡＭとは異なる。ただし、読出しディスターブが許容する素子設計、電圧設定を行い、読出し後に再書込みを行う動作としても構わない。
【００９０】
続いて、リフレッシュ動作について説明する。リフレッシュ動作は例えば１２８ｍｓ程度の間隔で行うことができる。まず、選択された読出しワード線３３で駆動されるメモリセルの読出しを行う。次にその行の増幅情報の反転情報を書込みビット線２８にロードし、しかる後にもとの行に対応する書込みワード線３２を用いて書込み動作を行えばリフレッシュが行える。このように順々に選択してこの動作を繰り返すことでメモリセルアレイ全体のリフレッシュ動作が可能である。
【００９１】
（実施の形態２）
本実施の形態２の半導体装置について前記実施の形態１と相違する点を中心に図２４〜図２８を参照して説明する。図２４は、本実施の形態２のメモリセルを模式的に示す平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されている。図２５は、図２４のＡ−Ａ線の断面図である。図２６〜図２８は、図２４に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。
【００９２】
まず、本実施の形態２の単位メモリセルの書込みトランジスタＱｗの構造について説明する。前記実施の形態１で示した図４の書込みトランジスタＱｗの構造は、本発明者らが検討した図７１の書込みトランジスタＱｗの構造のソース２の上面へのゲートのオーバーラップ部８をなくす構造であったが、本実施の形態２では、対向部９のない構造である。すなわち、図２４および図２５に示すように、基板７の絶縁層６上に形成されたソース２とドレイン３との間に例えば酸化シリコンからなる絶縁膜３４が埋め込まれており、上記ソース２、ドレイン３および絶縁膜３４上には、チャネル４、ゲート絶縁膜５およびゲート１が形成される構造である。
【００９３】
本発明者らが検討した図７１の書込みトランジスタＱｗの構造のように、オーバーラップ部８が存在する場合、合わせズレに伴い、寄生容量Ｃｐ（図７０参照）もばらつくこととなる。この点について、リソグラフィー技術の進歩に伴い、合わせ余裕はスケールダウンしていくものと考えられる。しかし、対向部９が存在する場合、この対向部９の寄生容量Ｃｐを低減するためにゲート高さを低くすることが考えられるが、ゲート高さはエクステンション領域用の不純物打ち込みのマスクとする都合上あまり急激に低くすることができない。この結果、リソグラフィー技術の進歩に伴い、対向部９の寄生容量成分が相対的に大きくなってしまう。
【００９４】
そこで、本実施の形態２で示すように、図７１の対向部９をなくす構造とすることで、寄生容量Ｃｐの影響の少ない安定な読出し動作をすることができる。また、本実施の形態２で示す構造は微細化が進むほど有効であるという特徴がある。
【００９５】
このように本実施の形態２では、書込みトランジスタＱｗが、絶縁層６上に形成されたソース２およびドレイン３と、ソース２およびドレイン３上に形成され、ソース２とドレイン３とを電気的に接続し、半導体からなるチャネル４と、ソース２およびドレイン３の上部に形成され、チャネル４とはゲート絶縁膜５を介して電気的に絶縁され、チャネル４の電位を制御するゲート１とを有する。このゲート１の下部全面にチャネル４が形成されている。
【００９６】
また、図２４に示すように、ソース２からドレイン３にチャネル４を通じて電流が流れる方向と交差する方向であって、ゲート１下部のソース２の寸法とドレイン３の寸法とが異なっている。すなわち、オン電流を大きくとるため、ゲート１下部のドレイン３の寸法が、ゲート１下部のソース３の寸法より長くしている。
【００９７】
次に、前記実施の形態で示した製造方法との相違点について説明する。素子分離領域となる絶縁層６形成、ゲート絶縁膜５形成、例えば多結晶シリコンからなる導電体膜２５堆積まで実施例１と同様の製造方法である。なお、窒化シリコン膜からなるキャップは形成しない。
【００９８】
続いて、図２６に示すように、レジストをマスクに導電体膜２５をエッチングし、孔パターンに導電体膜２５が除去された構造を作製した後、絶縁膜３４を堆積し、ＣＭＰを行って孔パターンを埋めこむ。ここで孔パターンは前記実施の形態１のような矩形ではなく、凹凸のある図２６で示されている形とした。
【００９９】
続いて、厚さ３ｎｍ程度のアモルファスシリコンからなり、チャネル４となる半導体膜を堆積後、表面を酸化し、さらに厚さ１０ｎｍ程度の酸化シリコン膜（後にゲート絶縁膜５となる）を形成した。その上に厚さ８０ｎｍ程度のＰ（リン）をドープした多結晶シリコンを堆積し、表面を酸化し酸化シリコン膜を形成する。この工程でチャネル４である半導体膜のアモルファス薄膜は結晶化する。
【０１００】
続いて、レジストをマスクに酸化シリコン膜と多結晶シリコン膜、さらに下の酸化シリコン膜（後にゲート絶縁膜５となる）をエッチングし、多結晶シリコンからなる書込みトランジスタのゲート１を形成する（図２７参照）。
【０１０１】
続いて、読出しトランジスタＱｒのゲート加工用のレジストパターン２６（図２８参照）をマスクに多結晶シリコンをエッチングし、書込みトランジスタＱｗのソース２（電荷蓄積ノードでもある）、ドレイン３を形成する。このとき選択トランジスタＱｓのゲート１１も同時に形成される。この後の工程は前記実施の形態１で示した製造工程と同様でよい。
【０１０２】
絶縁膜３４で埋めこまれた孔パターンの形状を工夫することでゲート１と電荷蓄積ノード（ソース２）のオーバーラップ面積を小さくしており、より安定な読出し特性を実現している。なお、ドレイン３側はオーバーラップ面積が特に小さい必要がない。また、オン電流を大きくとるため、ドレイン側の線幅を太くし、ソース、ドレインで非対称な幅とした（図２４参照）。
【０１０３】
（実施の形態３）
本実施の形態３の半導体装置について前記実施の形態１と相違する点を中心に図２９〜図３５を参照して説明する。図２９は、本実施の形態３のメモリセルを模式的に示す平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されている。図３０は、図２９のＡ−Ａ線の断面図である。図３１は、図２９に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。図３２〜図３５は、図２９のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。なお、図２９および図３０では、素子構造の説明を容易にするためにコンタクトや配線などを省略している。また、図２９では、見やすさのため、図３０で示す絶縁膜３６は省略してある。
【０１０４】
まず、本実施の形態３の単位メモリセルの書込みトランジスタＱｗの構造について説明する。図３０に示すように、本実施の形態３では、本発明者らが検討した図７１の書込みトランジスタＱｗの構造と異なり、ゲート１がソース２、ドレイン３とオーバーラップする部分および対向する部分（図７１のオーバラップ部８および対向部９）に、それぞれゲート絶縁膜５より厚い例えば酸化シリコンからなる絶縁膜３６および絶縁膜３５が形成されている。また、絶縁膜３５が厚いため、オーバーラップする部分の幅が絶縁膜３５の厚さ分だけ小さくなる。
【０１０５】
このような書込みトランジスタＱｗの構造とすることで、本実施の形態３で示すメモリは、寄生容量Ｃｐ（図７０参照）の影響の少ない安定な読出し動作をすることができる。
【０１０６】
このように本実施の形態３では、書込みトランジスタＱｗは、絶縁層６上に形成されたソース２およびドレイン３と、絶縁層６上であってソース２とドレイン３との間に形成され、半導体からなるチャネル４と、絶縁層６の上部であってソース２とドレイン３との間に形成され、チャネル４とはゲート絶縁膜５を介して電気的に絶縁され、チャネル４の電位を制御するゲート１とを有する。また、ソース２およびドレイン３のそれぞれの側面に形成され、ゲート１とソース２およびドレイン３とを絶縁分離する絶縁膜３５を有し、ゲート１とソース２およびドレイン３との間の絶縁膜３５の厚さが、ゲート１とチャネル４との間のゲート絶縁膜５の厚さより厚い。
【０１０７】
次に、前記実施の形態１で示した製造工程との相違点について説明する。絶縁層６形成、ゲート絶縁膜５形成、例えば多結晶シリコンからなる導電体膜２５堆積まで前記実施の形態１と同様である。その後、導電体膜２５上に、例えば酸化シリコンからなる絶縁膜３６、例えば窒化シリコンからなる絶縁膜３７を順に堆積する。
【０１０８】
続いて、図３２に示すように、レジストによる孔パターンをマスクにエッチングを行い、チャネル及びゲート領域の例えば多結晶シリコンからなる導電体膜２５を除去し、洗浄した後、厚さ２．５ｎｍ程度のアモルファスシリコンからなるチャネル４、例えば厚さ１５ｎｍ程度の酸化シリコンからなるゲート絶縁膜５、例えば窒化シリコンからなる絶縁膜３８を堆積する。次いで、アニールを行うことでチャネル４のアモルファスシリコンは結晶化し、多結晶シリコンとなる。
【０１０９】
続いて、図３３に示すように、絶縁膜３７の表面が露出するまでＣＭＰあるいはエッチバックを行った後、酸化シリコン膜からなるゲート絶縁膜５の一部を、例えば穴底から２０ｎｍ程度に残してエッチングする。ここで、穴の上部側面には多結晶シリコンからなるチャネル４が露出することとなる。
【０１１０】
続いて、図３４に示すように、穴の側面で露出している多結晶シリコンからなるチャネル４を酸化し、絶縁膜３５を形成する。なお、絶縁膜３６の側面のチャネル４も酸化して、絶縁膜３６に含まれることとなる。
【０１１１】
続いて、図３５に示すように、絶縁膜３７を除去し、ゲート１となる多結晶シリコン膜を堆積した後、レジストをマスクにエッチングを行って書込みトランジスタのゲート１以外の多結晶シリコン膜を除去する。
【０１１２】
続いて、図３１に示すようなレジストパターン２６を適用して、不要な絶縁膜３６および導電体膜２５を除去し、書込みトランジスタＱｗのソース２およびドレイン３を形成する。その際、書込みトランジスタＱｗ部分のゲート１、ゲート絶縁膜５およびチャネル４となる半導体膜も同一のレジストパターンをマスクに加工するところが前記実施の形態１と異なる。また、レジストをマスクに多結晶シリコンをエッチングし、ロジックトランジスタ、高耐圧トランジスタのゲートパターンを形成することができる。その後は、前記実施の形態１と同様である。
【０１１３】
（実施の形態４）
本実施の形態４の半導体装置について前記実施の形態１と相違する点を中心に図３６〜図４１を参照して説明する。図３６は、本実施の形態４のメモリセルを模式的に示す平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されている。図３７は、図３６のＡ−Ａ線の断面図である。図３８は、図３６に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。図３９〜図４１は、図３６のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。なお、図３６および図３７では、素子構造の説明を容易にするためにコンタクトや配線などを省略している。また、図３６では、見やすさのため、図３７で示す絶縁膜３９は省略してある。
【０１１４】
まず、本実施の形態４の単位メモリセルの書込みトランジスタＱｗの構造について説明する。図３７に示すように、本実施の形態４では、本発明者らが検討した図７１の書込みトランジスタＱｗの構造と異なり、ソース２、ドレイン３とゲート１の対向部分がチャネル４と接続する部分を残して除去されている。
【０１１５】
このような書込みトランジスタＱｗの構造とすることで、本実施の形態４で示すメモリは、寄生容量Ｃｐ（図７０参照）の影響の少ない安定な読出し動作をすることができる。
【０１１６】
次に、前記実施の形態１で示した製造工程との相違点について説明する。絶縁層６形成、ゲート絶縁膜５形成、例えば多結晶シリコンからなる導電体膜２５堆積まで前記実施の形態１と同様である。その後、導電体膜２５上に例えば酸化シリコンからなる絶縁膜３９を堆積する。
【０１１７】
続いて、図３９に示すように、レジストによる孔パターンをマスクにエッチングを行い、チャネル及びゲート領域の絶縁膜３９および導電体膜２５を除去し、洗浄した後、厚さ２．５ｎｍ程度のアモルファスシリコンからなるチャネル４、厚さ１５ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜５を堆積する。ここでアニールを行うことでアモルファスシリコンは結晶化し、多結晶シリコンとなる。次いで、ゲート絶縁膜５上にゲートとなる例えば多結晶シリコンからなる導電体膜２４を堆積する。
【０１１８】
続いて、図４０に示すように、絶縁膜３９の表面が露出するまでＣＭＰあるいはエッチバックを行う。
【０１１９】
続いて、図４１に示すように、レジストをマスクにエッチングを行って書込みトランジスタのゲートとなる導電体膜２４周辺の絶縁膜３９を除去する。次いで、残存した絶縁膜３９をマスクに導電体膜２４を、導電体膜２５の上面（あるいは絶縁膜３９の下面）と同じ高さとなるように（図３７参照）エッチングする。
【０１２０】
続いて、図３８に示すようなレジストパターン２６を適用して、不要な絶縁膜３９および導電体膜２５を除去し、書込みトランジスタＱｗのソース２およびドレイン３を形成する。その際、書込みトランジスタＱｗ部分のゲート１、ゲート絶縁膜５およびチャネル４となる半導体膜も同一のレジストパターンをマスクに加工するところが前記実施の形態１と異なる。また、レジストをマスクに多結晶シリコンからなる導電体膜２５をエッチングし、ロジックトランジスタ、高耐圧トランジスタのゲートパターンを形成することができる。その後は、前記実施の形態１と同様である。
【０１２１】
（実施の形態５）
本実施の形態５の半導体装置について前記実施の形態１と相違する点を中心に図４２〜図４６を参照して説明する。図４２は、本実施の形態５のメモリセルを模式的に示す平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されている。図４３は、図４２のＡ−Ａ線の断面図である。図４４は、図４２に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。図４５〜図４６は、図４２のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。なお、図４２および図４３では、素子構造の説明を容易にするためにコンタクトや配線などを省略している。また、図４２では、見やすさのため、図４３で示すゲート絶縁膜５およびチャネル４は省略してある。
【０１２２】
まず、本実施の形態５の単位メモリセルの書込みトランジスタＱｗの構造について説明する。図４３に示すように、書込みトランジスタＱｗでは、ソース２およびドレイン３の側面に例えば酸化シリコン膜などの絶縁物からなるサイドウォール４０が形成され、そのサイドウォール４０上にチャネル４が形成される構造である。チャネル４はソース２、ドレイン３となる例えば多結晶シリコンからなる導電体膜２５の上面で接続されている。このためゲート１の側壁部もチャネルとなり、ゲート１とソース２との間の容量が小さくなるという利点がある。また、ゲート１の側壁部もチャネルとなるため、単にゲート下部がチャネルとなる構造（図７１参照）と比較して、チャネル長が長くなり、微細化が進んでも短チャネル効果が起き難いという利点もある。
【０１２３】
このように本実施の形態５では、書込みトランジスタＱｗは、絶縁層６上に形成されたソース２およびドレイン３と、絶縁層６の上部に形成され、ソース２とドレイン３とを電気的に接続し、半導体からなるチャネル４と、絶縁層６の上部に形成され、チャネル４とはゲート絶縁膜５を介して電気的に絶縁され、チャネル４の電位を制御するゲート１とを有する。さらに、ソース２とドレイン３との間であってソース２およびドレイン３のそれぞれの側面に、絶縁物からなるサイドウォール４０が形成されており、チャネル４が、ソース２の上面からソース２のサイドウォール４０、絶縁層６、ドレイン３のサイドウォール４０、ドレイン３の上面に掛けて形成されている。
【０１２４】
このような書込みトランジスタＱｗの構造とすることで、本実施の形態５で示すメモリは、寄生容量Ｃｐ（図７０参照）の影響の少ない安定な読出し動作をすることができる。
【０１２５】
次に、前記実施の形態１で示した製造工程との相違点について説明する。絶縁層６形成、ゲート絶縁膜５形成、例えば多結晶シリコンからなる導電体膜２５の堆積まで前記実施の形態１と同様である。その後、導電体膜２５上に、例えば窒化シリコンからなる絶縁膜４１を堆積する。
【０１２６】
続いて、図４５に示すように、レジストによる孔パターンをマスクにエッチングを行い、チャネル及びゲート領域の導電体膜２５を除去した後、例えば酸化シリコンからなる絶縁膜を堆積し、エッチバックすることにより導電体膜２５の側面にサイドウォール４０を形成する。
【０１２７】
続いて、図４６に示すように、絶縁膜４１を除去し、例えば厚さ２．５ｎｍ程度のアモルファスシリコンからなるチャネル４、例えば厚さ１５ｎｍ程度の酸化シリコンからなるゲート絶縁膜５を順に堆積する。ここでアニールを行うことでアモルファスシリコンは結晶化し、多結晶シリコンとなる。次いで、ゲート１となる多結晶シリコンを堆積した後、レジストをマスクにエッチングを行って書込みトランジスタ部分以外の多結晶シリコンを除去してゲート１を形成する。
【０１２８】
続いて、図４４に示すようなレジストパターン２６を適用して、不要なゲート絶縁膜５およびチャネル４を除去し、書込みトランジスタＱｗのソース２およびドレイン３を形成する（図４３参照）。その際、書込みトランジスタＱｗ部分のゲート１、ゲート絶縁膜５およびチャネル４となる半導体膜も同一のレジストパターンをマスクに加工するところが前記実施の形態１と異なる。また、レジストをマスクに多結晶シリコンからなる導電体膜２５をエッチングし、ロジックトランジスタ、高耐圧トランジスタのゲートパターンを形成することができる。その後は、前記実施の形態１と同様である。
【０１２９】
（実施の形態６）
本実施の形態６の半導体装置について前記実施の形態１と相違する点を中心に図４７〜図５３を参照して説明する。図４７は、本実施の形態６のメモリセルを模式的に示す平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されている。図４８は、図４７のＡ−Ａ線の断面図である。図４９〜図５０は、図４７に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。図５１〜図５３は、図４７のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。なお、図４７および図４８では、素子構造の説明を容易にするためにコンタクトや配線などを省略している。また、図４７では、見やすさのため、図４８で示すゲート絶縁膜５およびチャネル４は省略してある。
【０１３０】
まず、本実施の形態６の単位メモリセルの書込みトランジスタＱｗの構造について説明する。前記実施の形態１で示した構造と異なり、図４８に示すように、チャネル４の下にアクティブ領域４５が存在し、また、ゲート１が基板７表面に設けられた高濃度ｎ型不純物による拡散層からなるゲート４２よりなることを特徴とする。本構造ではゲート４２がチャネル４より下にあることにより、本発明者らが検討した図７１の構造の対向部９に起因する寄生容量Ｃｐ（図７０参照）を削減できる。さらに、ソース２、ドレイン３に対して自己整合的にゲート４２形成の不純物打ち込みが出来るため、ソース２、ドレイン３下面とゲート４２の対向面積も小さくなり、極めて小さい寄生容量Ｃｐを実現できる。
【０１３１】
このように本実施の形態６では、書込みトランジスタＱｗは、ゲート絶縁膜５上に形成されたソース２およびドレイン３と、ゲート絶縁膜５下に形成され、チャネル４の電位を制御するゲート４２と、ゲート４２の上部に形成され、ソース２とドレイン３とを電気的に接続し、ゲート４２とはゲート絶縁膜５を介して電気的に絶縁され、半導体からなるチャネル４とを有する。また、このゲート４２は、ソース２およびドレイン３に対して自己整合により不純物が導入された半導体（拡散層）からなる。また、チャネル４上には、チャネル４を保護し、絶縁物からなる保護膜４３が形成されている。
【０１３２】
このような書込みトランジスタＱｗの構造とすることで、本実施の形態６で示すメモリは、寄生容量Ｃｐの影響の少ない安定な読出し動作をすることができる。
【０１３３】
次に、前記実施の形態１で示した製造工程との相違点について説明する。絶縁層６形成まで前記実施の形態１と同様である。ただし、本実施の形態６では、書込トランジスタＱｗ形成領域下となる基板７において、アクティブ領域４５を形成しておく。
【０１３４】
続いて、例えば酸化シリコンからなるゲート絶縁膜５、多結晶シリコンからなる導電体膜２５を順に堆積する。
【０１３５】
続いて、図４９に示すように、レジストをマスクに導電体膜２５をエッチングし、孔パターン４６に導電体膜２５が除去された構造を作製する。このとき後に形成するチャネル４（図４８参照）全体の電位を制御するため、アクティブ領域４５は孔パターン４６を囲う形とした。
【０１３６】
続いて、図５１に示すように、例えば窒化シリコンからなる保護膜４７を堆積し、エッチバックを行うことで孔パターン４６の側面のみに保護膜４７を残す。次いで、レジストをマスクにＡｓ（ヒ素）を打ち込み、孔パターンに対して自己整合的に高濃度のｎ型領域である拡散層からなるゲート４２を形成する。
【０１３７】
続いて、図５２に示すように、この打ち込みによって孔底のゲート絶縁膜５はダメージを受けるため、一旦ＨＦ（フッ酸）によって孔底のゲート絶縁膜５を除去する。
【０１３８】
続いて、図５３に示すように、改めて酸化を行い、孔底にゲート絶縁膜５を形成する。ここで孔の側面は保護膜４７で保護されており、酸化されない。この時点で、孔パターンの直下は一旦削られた後、酸化されるため、少し基板７を食いながら酸化シリコン膜（ゲート絶縁膜５）が形成されるのであるが、図中では簡単のため同じ高さに描いている。さらに熱リン酸処理を行うことで例えば窒化シリコンからなる保護膜４７を除去し、アモルファスシリコンからなる半導体膜（チャネル４）を例えば２．５ｎｍ程度堆積する。
【０１３９】
続いて、図４８に示すように、酸化によりチャネル４表面に酸化シリコンからなる絶縁膜４４を形成した後、例えば窒化シリコンからなる保護膜４３を堆積し、孔を埋め込むようにエッチバックする。次いで、図５０に示すようなレジストパターン２６を適用して、不要な絶縁膜４４、チャネル４および導電体膜２５を除去し、書込みトランジスタＱｗのソース２およびドレイン３を形成する。その際、レジストをマスクに多結晶シリコンからなる導電体膜２５をエッチングし、ロジックトランジスタ、高耐圧トランジスタのゲートパターンを形成することができる。その後は、前記実施の形態１と同様である。
【０１４０】
図５４は、本実施の形態６の変形例の書込みトランジスタＱｗを模式的に示す断面図である。図４８の構造との違いは、基板７に例えば酸化シリコンからなる絶縁膜４９が埋め込まれた、いわゆるＳＯＩ（Silicon on Insulator）構造を有する基板を適用する点である。ＳＯＩ構造の絶縁層４９上にゲート４８が形成されている。また、チャネル４より下に設けられたゲート４８は、例えばＭＩＳトランジスタのｐ型領域中に自己整合的に設けたｎ型領域ではなく、高濃度ｎ型に作成したアクティブ領域からなる。本構造はＳＯＩ構造を有する基板であるためアクティブ領域が周囲から絶縁されており、ゲート１として電位を自由に変えることが可能である。また、周囲との静電容量も小さいため、短時間でゲート４８の充放電が可能である。
【０１４１】
（実施の形態７）
本実施の形態７の半導体装置について前記実施の形態６と相違する点を中心に図５５を参照して説明する。図５５は、本実施の形態７のメモリセルの要部を模式的に示す断面図であり、前記実施の形態６の図４８と同様であるが、例えば窒化シリコンからなるチャネル保護用の保護膜４３が、例えば高濃度のｎ型の多結晶シリコンからなる導電体膜からなるゲート５０に置き換わっている点が異なる。
【０１４２】
本実施の形態７で示すメモリセルの書込みトランジスタＱｗの構造は、拡散層からなる第１のゲート４２と、例えば金属などの導電体膜からなる第２のゲート５０を有する構造である。図５５に示すように、基板７に形成されたゲート絶縁膜５上には、ソース２およびドレイン３が形成されている。ゲート絶縁膜５下には、チャネル４の電位を制御する拡散層からなるゲート４２が形成されている。ゲート４２の上部には、ソース２とドレイン３とを電気的に接続し、ゲート４２とはゲート絶縁膜５を介して電気的に絶縁され、半導体からなるチャネル４が形成されている。また、ゲート４２とはチャネル４を挟んで導電体膜からなるゲート５０が形成されている。なお、ゲート４２はソース２およびドレイン３に対して自己整合により不純物が導入された半導体からなり、ゲート４２の不純物濃度を制御することによってしきい値電圧が設定される。
【０１４３】
これらゲート４２、５０を同電位で制御すれば、書込みトランジスタＱｗの電流のオンオフ比向上が見込める。オン電流が向上すると同じ長さの書込みパルスを加えてもより書込みビット線に近い電位まで書込むことが可能であり、安定した読出し動作が可能である。
【０１４４】
また、本実施の形態７では、周辺回路部に拡散層からなるゲート４２と、導電体膜からなるゲート５０とを同じ電圧で駆動する回路を形成すれば、書込みトランジスタＱｗの電流のオンオフ比向上が見込める。なお、周辺回路部では、異なる電圧および異なるタイミングで駆動する回路も形成することができる。
【０１４５】
本実施の形態７では、ゲート４２の拡散層およびゲート５０の導電体膜の両者をゲートとした場合について説明したが、導電体膜（ゲート５０）のみをゲートとして用い、拡散層（ゲート４２）の不純物濃度を調整してしきい値制御に用いてもよい。
【０１４６】
また、本実施の形態７では、拡散層（ゲート４２）および導電体膜（ゲート５０）の両者をゲートとした場合について説明したが、導電体膜（ゲート５０）をゲートとして用い、拡散層（ゲート４２）の電位を基板バイアス電極として用い、動作モードによってこの拡散層（ゲート４２）の電位を変化させることでしきい値を変化させてもよい。例えば、書込み動作において、保持状態よりも高い電位を与えることでより多くのオン電流を確保することが可能である。
【０１４７】
また、拡散層（ゲート４２）と導電体膜（ゲート５０）の役割を入れ換えても良い。また、前記実施の形態６の図５４に示したように、基板７にＳＯＩ構造を適用しても良い。すなわち、前記実施の形態６ではチャネル保護用の保護膜４３を、例えば高濃度のｎ型の多結晶シリコンからなる導電体膜５０に置き換える構造としても良い。
【０１４８】
（実施の形態８）
本実施の形態８の半導体装置について前記実施の形態１と相違する点を中心に図５６〜図６１を参照して説明する。
【０１４９】
図５６は、本実施の形態８のメモリセルの書込みトランジスタを模式的に示す断面図である。図５６に示すように、書込みトランジスタのソース５２、ドレイン５３が例えばｐ型の単結晶シリコンからなる基板５７から構成されている。なお、書込みトランジスタのソース５２、ドレイン５３の少なくとも一方が基板５７から構成されていても良い。
【０１５０】
チャネル５４となる半導体膜が基板５７にコンタクトや金属配線を介さず、直接接続されている。また、半導体膜からなるチャネル５４は素子分離の絶縁膜５６上にも形成されている。また、ゲート５１はゲート絶縁膜５５を介してチャネル５４上に形成され、チャネル電位を制御する。基板５７は埋めこみ絶縁膜５８を有する、いわゆるＳＯＩ構造を有する基板を用いた。
【０１５１】
ソース５２のウエル５９は、ｎ型としソース５２と電気的に接続されている。また、ドレイン５３は、ｎ型のウエル６０の中に形成され、ウエル６０と電気的に接続されている。
【０１５２】
ＳＯＩ構造を有する基板５７を用いることにより、ソース５２のあるウエル５９を周囲と絶縁することが可能であり、電荷蓄積ノードに接続されたソース５２とウエル５９の間にリークがあっても良好なデータの保持特性が可能となる。本実施の形態８ではウエル５９をソース５２と同じｎ型にしているためソース５２とウエル５９の間は電気的に接続されているのだが、ＳＯＩ構造を有する基板を用いているため、十分な保持特性を確保できる。また、ＳＯＩ構造を有する基板を用いることで書込みビット線の静電容量を小さくすることができ、書込み動作時のプリチャージ時間を短縮することができる。なお、シリコン基板を用い、ソース５２とドレイン５３をｐ型ウエル内に形成してもよい。この場合、基板表面の高濃度ｎ型のソースのまわりに、より低濃度のｎ型領域を設けることにより、ｐ型ウエルとの間のｐｎ接合を緩やかにすることで、リーク電流を小さく抑えることできる。
【０１５３】
本実施の形態８では、基板５７が、単結晶シリコンからなり、チャネル５４が、後に述べるように単結晶シリコンまたは単結晶シリコンの結晶性に近いシリコンとなる。よって高いモビリティが実現できることから書込み電流を大きくすることができる。また、同じ電圧、時間条件で書込み動作を行った際に、より小さい書込み電流の場合と比較して記憶ノードに高い電圧レベルまで書込むことが可能であり、同じゲート５１、ソース５２間の寄生容量が存在した場合でも安定した読出しが可能である。別の観点から、電荷蓄積ノードに書込む電圧、時間を同じにした場合、より低いゲート電圧で書込みを行うことができると言ってもよく、書込み終了時のゲート電圧の下がり幅が小さいことから、寄生容量Ｃｐ（図７０参照）の影響が小さいという特徴もある。
【０１５４】
本実施の形態８では、前記実施の形態１におけるロジックトランジスタのゲートと同時に堆積した膜でソース２、ドレイン３を形成する場合と異なり、ソース５２、ドレイン５３に基板表面を用いるため、ゲート５１側面とソース５２、ドレイン５３の側面が対向しておらず、寄生容量Ｃｐが小さくなっている。このような書込みトランジスタＱｗの構造とすることで、本実施の形態８で示すメモリは、寄生容量Ｃｐの影響の少ない安定な読出し動作をすることができる。
【０１５５】
このように本実施の形態８では、書込みトランジスタＱｗが、絶縁層５８上に形成されたソース５２およびドレイン５３と、ソース５２およびドレイン５３上に形成され、ソース５２とドレイン５３とを電気的に接続し、半導体からなるチャネル５４と、ソース５２およびドレイン５３の上部に形成され、チャネル５４とはゲート絶縁膜５５を介して電気的に絶縁され、チャネル５４の電位を制御するゲート５１とを有する。このゲート５１の下部全面にチャネル５４が形成されている。また、基板５７が、単結晶シリコンからなり、チャネル５４が、単結晶シリコンまたは単結晶シリコンの結晶性に近いシリコンからなる。また、ソース５２およびドレイン５３は、それぞれ絶縁層５８上に形成されたウエル５９およびウエル６０の表面に形成されている。また、チャネル５４が、ソース５２またはドレイン５３と、金属配線を介さず直接接続されている。なお、なお、ソース５２またはドレイン５３の少なくともどちらか一方が、単結晶シリコンから形成されても良い。
【０１５６】
図５７は、本実施の形態８のメモリセルの読出しトランジスタＱｒ周辺を模式的に示す断面図であり、書込みトランジスタＱｗと読出しトランジスタＱｒの接続関係を示す説明図である。なお、図５６では省略したサイドウォール構造も示している。
【０１５７】
書込みトランジスタＱｗのソース５２が読出しトランジスタのゲート６１にコンタクト６３を用いて接続されている。コンタクト６３のみで接続することで、メタルの配線層を介して接続するよりも小面積でメモリセルが構成可能である。読出しトランジスタＱｒのゲート絶縁膜６２の厚さは書込みトランジスタＱｗと異なり、７ｎｍ程度の厚さで、高耐圧トランジスタと同じ厚さを用いた。この膜厚をもっと薄くしてもよいのは前記実施の形態１に述べたとおりである。
【０１５８】
次に、本実施の形態８による書込みトランジスタＱｗの製造方法を説明する。ここで、ＳＯＩ構造を有する基板を用いること以外は、前記実施の形態１と同様の工程で、例えばロジックトランジスタのゲート酸化の前まで行うことができる。その後、基板５７において４ｎｍ程度の酸化を行い、レジストをマスクにエッチングを行い、書込みトランジスタＱｗ形成部分のゲート絶縁膜５５を除去し、基板５７表面を露出させる。なお、ＳＯＩ構造を有する基板の場合、３重ウエル構造は必要ない。
【０１５９】
続いて、アモルファスシリコン半導体膜からなるチャネル５４を例えば４ｎｍ程度堆積し、アニールを行う。この際、単結晶シリコンからなる基板５７を核として結晶化が進み、擬似的に単結晶に近い結晶性が得られる。
【０１６０】
図５８は、シリコン膜厚に対する結晶化温度の関係を示す説明図であり、膜厚を変えて堆積したアモルファス膜を３０分間アニールした場合の結晶化温度を示しており、発明者らが独自に行った検討結果である。図５８に示すように、膜厚が１０ｎｍ程度のアモルファスシリコンにおいて、結晶化に必要な温度が上昇し、特に５ｎｍ以下では急激に上がる。これは結晶核の生成があまり進まないためであると考えられる。したがって、このような膜の結晶化においては、膜厚が１０ｎｍ程度以上のアモルファス膜の結晶化と異なり、内部から結晶化が進みにくく、単結晶と接した部分からの結晶化が主な結晶化メカニズムとなる。この結果、擬似的に単結晶に近い結晶性が得られるのである。
【０１６１】
したがって、厚い膜厚のアモルファスシリコンにおいても、同様に単結晶シリコンを核に結晶化が進むのであるが、同時に膜内部に生成した核を中心に結晶化が進み、結局多結晶となる。そこで、本実施の形態８においてはチャネル５４となる半導体膜の膜厚を薄く（４ｎｍ程度）している。
【０１６２】
この結晶化した薄膜表面を２ｎｍ程度酸化する（酸化シリコン膜で４ｎｍ程度形成する）。このように結晶性のよい膜を酸化するため、酸化の制御性がよく、加えてＣＶＤ法によって形成された酸化シリコン膜と比べて半導体膜と絶縁膜との間の界面のトラップが少ないという特徴がある。
【０１６３】
続いて、ゲート絶縁膜５５となる酸化シリコン膜を例えば１０ｎｍ程度堆積する。次いで、レジストをマスクに書込みトランジスタ以外の部分の酸化シリコン膜を取り除く。次いで、弱い酸化を行うと、酸化シリコン膜でカバーされている書込みトランジスタＱｗ部分を残して極薄シリコン薄膜は酸化される。このとき、書込みトランジスタＱｗ部分以外のアクティブ領域には７ｎｍ程度の酸化シリコン膜が形成されていることになり、これを高圧系トランジスタのゲート絶縁膜とする。
【０１６４】
続いて、ロジックトランジスタ部分が開口したレジストパターンをマスクにフッ酸処理を行うことで開口部のゲート絶縁膜を除去する。なお、メモリセル部分は開口していないパターンを用いる。
【０１６５】
続いて、レジスト除去後、厚さ２ｎｍ程度のゲート酸化を行う。次いで、厚さ１５０ｎｍ程度のゲート用のノンドープの多結晶シリコン膜を堆積する。この後は通常のトランジスタ形成プロセスと同じでよい。なお、書込みトランジスタＱｗのゲート５１もロジックトランジスタのゲートと同じ多結晶シリコンで形成する点において前記実施の形態１と異なっている。
【０１６６】
図５９は、本実施の形態８の変形例の書込みトランジスタＱｗを模式的に示す断面図である。図５６の構造との違いは、ＳＯＩ構造を有する基板の埋めこみ絶縁膜５８を１５ｎｍ程度と薄くし、ソース５２の存在するｎ型のウエル５９下の絶縁膜５８下に高濃度のｎ型の半導体層６４を形成している点においてのみ異なる。
【０１６７】
本構造ではｎ型のウエル５９の下面の静電容量によって電荷蓄積ノードの容量が大きくなっており、書込みトランジスタＱｗのゲート５１とソース５２の寄生容量Ｃｐ（図７０参照）の影響が小さくなり、読出し特性が向上するという利点がある。
【０１６８】
また、ｎ型の半導体層６４に正の電位を与えることで電荷蓄積ノードの電位を上げることで、書込みトランジスタＱｗのゲートの立ち下げによって下がった効果を打ち消すことも可能である。この動作は電荷蓄積ノードに電圧が印加できる電極の役割を果たせば良いため不純物の極性は関係ない。なお、書込みトランジスタＱｗ、読出しトランジスタＱｒともにｎチャネルの場合、上記のようにｎ型の半導体層６４に正電圧を印加するのが有効だが、書込みトランジスタＱｗ、読出しトランジスタＱｒともにｐチャネルの場合、書込みトランジスタＱｗのソース５２であるｐ型領域を含むｐウエル下に電極を設け（例えば高濃度ｐ型領域）、負電圧を印加するのが有効である。
【０１６９】
また、書込みトランジスタＱｗがｎチャネル、読出しトランジスタＱｒがｐチャネルの場合、前記課題で述べたとは逆に、０状態も１状態も低抵抗状態となって抵抗比が小さいという課題が生じる。これに対し、書込みトランジスタＱｗのソース５２であるｎ型領域を含むｎ型のウエル５９下に電極を設け（本実施の形態８では高濃度ｎ型半導体層６４）、正電圧を印加するのが有効である。書込みトランジスタＱｗがｐチャネル、読出しトランジスタがｎチャネルの場合、書込みトランジスタＱｗのソース５２であるｐ型領域を含むｐ型のウエル５９下に電極を設け（例えば高濃度ｐ型半導体層６４）、負電圧を印加するのが有効である。
【０１７０】
図６０は、本実施の形態８の変形例の書込みトランジスタＱｗを模式的に示す断面図である。図６０の構造は、図５６の構造とアニール条件を除いて同様の製造方法を行うことで得られた構造であり、チャネル５４のソース５２側とドレイン５３側の中央付近にグレインバウンダリ６５のある構造である。基本的にはソース５２側とドレイン５３側から各々単結晶化が進む際、両側からの結晶化は同じ単結晶を種として結晶化が進んでいるため結晶方位が等しいのであるが、両側から進んだ結晶方位にわずかなずれが生じたためであると考えられる。
【０１７１】
この中央のグレインバウンダリ６５は各素子に生じており、例えば多結晶シリコンのようにランダムにグレインバウンダリが生じて特性ばらつきの原因となるようなことはない。また、チャネルの中央に高いポテンシャルバリアが存在することにより、小さいオフリークの実現が可能である。
【０１７２】
このように書込みトランジスタＱｗのチャネル５４には、ソース５２とドレイン５３との間に１つの結晶界面がある。
【０１７３】
図６１は、本実施の形態８の変形例の書込みトランジスタＱｗを模式的に示す断面図である。図６０の構造は、アニールによってチャネル５４のアモルファスシリコンを結晶化した後に、ＣＶＤ法によってゲート絶縁膜５５を形成した構造であるが、図６１の構造は、チャネル５４のアモルファスシリコンの結晶化後に、酸化を行い、ゲート絶縁膜５５を形成し、チャネル中央付近に絶縁膜バリア６６が存在する構造である。このように書込みトランジスタＱｗのチャネル５４には、ソース５２とドレイン５３との間に隙間となる絶縁膜バリア６６がある。
【０１７４】
これは、図６０のグレインバンダリ６５部分の酸化が早く進んだためである。この結果、リーク電流はさらに図６０の構造よりもさらに小さくなり、半不揮発のメモリ特性が得られた。一方、グレインバウンダリのない図５６の構造はより大きなオン電流が確保でき、したがってメモリの書込みが高速であるという特徴がある。
【０１７５】
（実施の形態９）
本実施の形態９の半導体装置について前記実施の形態１と相違する点を中心に図６２〜図６５を参照して説明する。
【０１７６】
図６２は、本実施の形態９のメモリセルを模式的に示す平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されている。図６３は、図６２のＡ−Ａ線の断面図である。
【０１７７】
本実施の形態９では、電荷蓄積ノードとなる読出しトランジスタＱｒのゲート上に書込みトランジスタＱｗのゲート１と同層の多結晶シリコンの電極６７が形成されている点が前記実施の形態１と異なる。この電極６７をコンタクト２７、第１層配線６８、ビア３０と通してソース線３１に接続することにより電荷蓄積ノードの電荷蓄積容量Ｃｓ（図７０参照）を増加させることができる。このように電荷蓄積容量Ｃｓを大きくすることにより、相対的に寄生容量Ｃｐ（図７０参照）の影響、すなわち書込みトランジスタＱｗのゲートの電位を下げるにしたがって寄生容量Ｃｐの容量カップリングによって電荷蓄積ノードの電位も大きく下がってしまう現象を抑圧することができる。このような構造とすることで、本実施の形態９で示すメモリは、寄生容量Ｃｐの影響の少ない安定な読出し動作をすることができる。また、長い保持時間を実現できるという利点もある。
【０１７８】
このように本実施の形態９では、蓄積電荷の出し入れを行う書込みトランジスタＱｗのドレイン３が、書込みビット線２８に電気的に接続されており、書込みビット線２８とは電気的に接続されないソース２が読出しトランジスタＱｒのゲートに電気的に接続されており、読出しトランジスタＱｒのゲート２Ｇ近傍に電極６７が形成されている。また、電極６７が、ソース線３１に電気的に接続されている。また、電極６７はゲート１と同層で形成されている。
【０１７９】
また、本実施の形態９では、単位メモリセルが、さらに選択トランジスタＱｓを有しており、選択トランジスタＱｓが、読出しトランジスタＱｒと直列に接続され、選択トランジスタＱｓのゲートが、メモリセル選択用のワード線に電気的に接続されている。
【０１８０】
図６４は、本実施の形態９の変形例のメモリセルを模式的に示す平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されている。図６５は、図６４のＡ−Ａ線の断面図である。
【０１８１】
図６４および図６５に示すように、電荷蓄積ノードとなる読出しトランジスタＱｒのゲート２Ｇ上に形成された電極６７が読出しワード線３３に接続されている。図６４および図６５の構造は、図６２および図６３に示した構造の利点の他に、読出し時に読出しワード線３３の電位を上げると、電荷蓄積ノードとなるゲート２Ｇとその上の電極６７との間の容量結合によって電荷蓄積ノードの電位を上げることができ、書込み終了時に書込みワード線３２の電位を下げることによる電荷蓄積ノードの電位の低下を補償することができるという利点もある。
【０１８２】
本実施の形態９の書込みトランジスタＱｗは、前記実施の形態５の書込みトランジスタＱｗと同様の構造であるが、前記実施の形態２の図２５の構造でも、図７１の構造であっても良い。また、多結晶シリコンの電極６７は書込みトランジスタＱｗのゲート１と同時に形成することができ、製造工程は前記実施の形態２、５または本発明者らが検討した構造（図７１参照）となんら変わることなく上記利点が得られる。
【０１８３】
（実施の形態１０）
本実施の形態１０の半導体装置について前記実施の形態１と相違する点を中心に図６６〜図６７を参照して説明する。
【０１８４】
図６６は、本実施の形態１０のメモリセルを模式的に示す平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されている。図６７は、図６６のＡ−Ａ線の断面図である。なお、説明を容易にするために、図６７には、コンタクトと電荷蓄積ノード間の容量７１および第１層配線層パターンと電荷蓄積ノード間の容量７２が図示されている。
【０１８５】
本実施の形態１０では、読出しトランジスタＱｒのｎ＋拡散層からなるソース１２が書込みトランジスタＱｗのソース２、読出しトランジスタＱｒのゲート２Ｇに沿って配置されている。また、書込みビット線２８と読出しビット線２９がない領域に、コンタクト６９と第１層配線層パターン７０が配置されていることが前記実施の形態１と異なっている。
【０１８６】
本実施の形態１０によれば、コンタクト６９と電荷蓄積ノード（読出しトランジスタＱｒのゲート２Ｇ）間の容量７１と第１層配線層パターン７０と電荷蓄積ノード（読出しトランジスタＱｒのゲート２Ｇ）間の容量７２が付加され、電荷蓄積容量Ｃｓを増加させることができる。このため相対的に寄生容量Ｃｐ（図７０参照）の影響、すなわち書込みトランジスタＱｗのゲート１の電位を下げるにしたがって寄生容量Ｃｐの容量カップリングによって電荷蓄積ノードの電位も大きく下がってしまう現象を抑圧することができる。このような本実施の形態１０で示すメモリは、寄生容量Ｃｐの影響の少ない安定な読出し動作をすることができる。また、長い保持時間を実現できるという利点がある。
【０１８７】
また、本実施の形態１０はコンタクト６９と第１層配線層パターン７０による配置の工夫であり、製造工程は他の前記実施の形態となんら変わることなく上記利点が得られる。また、本実施の形態１０は第１層配線層パターン７０とソース線３１をビアで直接に接続していないが、これは上記蓄積容量の増加の説明を主眼としたためであり、ビアで接続することにより読出しトランジスタＱｒのソース１２の抵抗が削減できるのでより望ましい。
【０１８８】
なお、本実施の形態１０では、書込みトランジスタＱｗの構造は前記実施の形態１と同じにしたが、他の前記実施の形態に示した構造でも、また本発明者らが検討した図７１の構造でも構わない。
【０１８９】
（実施の形態１１）
本実施の形態１１の半導体装置について前記実施の形態１と相違する点を中心に図６８〜図６９を参照して説明する。
【０１９０】
図６８は、本実施の形態１１のメモリセルを模式的に示す平面図であり、書込みトランジスタＱｗ、読出しトランジスタＱｒおよび選択トランジスタＱｓが示されている。図６９は、図６８のＡ−Ａ線の断面図である。なお、図６８および図６９では、素子構造の説明を容易にするためにコンタクトや配線などを省略している。また、図６８では、見やすさのため、図６９で示すゲート絶縁膜５およびチャネル４は省略してある。
【０１９１】
本実施の形態１１では、読出しトランジスタＱｒのｎ＋拡散層からなるソース１２が、書込みトランジスタＱｗのソース２の下にまで広く形成されている点が前記実施の形態１と異なる。
【０１９２】
本実施の形態１１によれば、書込みトランジスタＱｗのソース２と読出しトランジスタＱｒのｎ＋拡散層からなるソース１２間の容量が付加されて電荷蓄積容量Ｃｓが増えるため、相対的に寄生容量Ｃｐ（図７０参照）の影響、すなわち書込みトランジスタＱｗのゲート１の電位を下げるにしたがって寄生容量Ｃｐの容量カップリングによって電荷蓄積ノードの電位も大きく下がってしまう現象を抑圧することができる。このような書込みトランジスタＱｗの構造とすることで、本実施の形態１１で示すメモリは、寄生容量Ｃｐの影響の少ない安定な読出し動作をすることができる。また、長い保持時間を実現できるという利点がある。
【０１９３】
また、本実施の形態１１は、読出しトランジスタＱｒのｎ＋拡散層からなるソース１２の形状の工夫によるものであり、製造工程は他の前記実施の形態となんら変わることなく上記利点が得られる。
【０１９４】
なお、本実施の形態１１では、書込みトランジスタＱｗの構造は前記実施の形態５と同じにしたが、他の実施の形態に示した構造でも、また本発明者らが検討した図７１の構造でも構わない。
【０１９５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１９６】
例えば、前記実施の形態では、書込みトランジスタ、読出しトランジスタおよび選択トランジスタがｎ型である場合について説明したが、極性の組み合わせや、ｐ型同士の組み合わせを適用することができる。
【産業上の利用可能性】
【０１９７】
本発明は、半導体装置を製造する製造業に幅広く利用されるものであり、特に、ロジックトランジスタとのプロセス整合性がよく、低コストの半導体メモリを備えた半導体装置を実現するのに利用されるものである。
【図面の簡単な説明】
【０１９８】
【図１】本発明の実施の形態１の半導体装置の構成を模式的に示す説明図である。
【図２】図１のメモリ部に形成されたメモリの要部を模式的に示す平面図である。
【図３】図２の要部を拡大した平面図である。
【図４】図３のＡ−Ａ線の断面図である。
【図５】図３のＢ−Ｂ線の断面図である。
【図６】図３のＣ−Ｃ線の断面図である。
【図７】図３に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。
【図８】図７に続く製造工程中のメモリセルを模式的に示す平面図である。
【図９】図８に続く製造工程中のメモリセルを模式的に示す平面図である。
【図１０】図９に続く製造工程中のメモリセルを模式的に示す平面図である。
【図１１】図１０に続く製造工程中のメモリセルを模式的に示す平面図である。
【図１２】図１１に続く製造工程中のメモリセルを模式的に示す平面図である。
【図１３】図１２に続く製造工程中のメモリセルを模式的に示す平面図である。
【図１４】図１３に続く製造工程中のメモリセルを模式的に示す平面図である。
【図１５】図３のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。
【図１６】図１５に続く製造工程中のメモリセルを模式的に示す断面図である。
【図１７】図１６に続く製造工程中のメモリセルを模式的に示す断面図である。
【図１８】図１７に続く製造工程中のメモリセルを模式的に示す断面図である。
【図１９】図１８に続く製造工程中のメモリセルを模式的に示す断面図である。
【図２０】図１９に続く製造工程中のメモリセルを模式的に示す断面図である。
【図２１】図２０に続く製造工程中のメモリセルを模式的に示す断面図である。
【図２２】図３のＣ−Ｃ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。
【図２３】図３のＤ−Ｄ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。
【図２４】本発明の実施の形態２のメモリセルを模式的に示す平面図である。
【図２５】図２４のＡ−Ａ線の断面図である。
【図２６】図２４に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。
【図２７】図２６に続く製造工程中のメモリセルを模式的に示す平面図である。
【図２８】図２７に続く製造工程中のメモリセルを模式的に示す平面図である。
【図２９】本発明の実施の形態３のメモリセルを模式的に示す平面図である。
【図３０】図２９のＡ−Ａ線の断面図である。
【図３１】図２９に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。
【図３２】図２９のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。
【図３３】図３２に続く製造工程中のメモリセルを模式的に示す断面図である。
【図３４】図３３に続く製造工程中のメモリセルを模式的に示す断面図である。
【図３５】図３４に続く製造工程中のメモリセルを模式的に示す断面図である。
【図３６】本発明の実施の形態４のメモリセルを模式的に示す平面図である。
【図３７】図３６のＡ−Ａ線の断面図である。
【図３８】図３６に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。
【図３９】図３６のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。
【図４０】図３９に続く製造工程中のメモリセルを模式的に示す断面図である。
【図４１】図４０に続く製造工程中のメモリセルを模式的に示す断面図である。
【図４２】本発明の実施の形態５のメモリセルを模式的に示す平面図である。
【図４３】図４２のＡ−Ａ線の断面図である。
【図４４】図４２に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。
【図４５】図４２のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。
【図４６】図４５に続く製造工程中のメモリセルを模式的に示す断面図である。
【図４７】本発明の実施の形態６のメモリセルを模式的に示す平面図である。
【図４８】図４７のＡ−Ａ線の断面図である。
【図４９】図４７に対応する領域における製造工程中のメモリセルを模式的に示す平面図である。
【図５０】図４９に続く製造工程中のメモリセルを模式的に示す平面図である。
【図５１】図４７のＡ−Ａ線に対応する部分における製造工程中のメモリセルを模式的に示す断面図である。
【図５２】図５１に続く製造工程中のメモリセルを模式的に示す断面図である。
【図５３】図５２に続く製造工程中のメモリセルを模式的に示す断面図である。
【図５４】実施の形態６の変形例の書込みトランジスタを模式的に示す断面図である。
【図５５】本発明の実施の形態７のメモリセルの要部を模式的に示す断面図である。
【図５６】本発明の実施の形態８のメモリセルの要部を模式的に示す断面図である。
【図５７】実施の形態８のメモリセルの読出しトランジスタ周辺を模式的に示す断面図である。
【図５８】シリコン膜厚に対する結晶化温度の関係を示す説明図である。
【図５９】実施の形態８の変形例の書込みトランジスタを模式的に示す断面図である。
【図６０】実施の形態８の変形例の書込みトランジスタを模式的に示す断面図である。
【図６１】実施の形態８の変形例の書込みトランジスタを模式的に示す断面図である。
【図６２】本発明の実施の形態９のメモリセルを模式的に示す平面図である。
【図６３】図６２のＡ−Ａ線の断面図である。
【図６４】実施の形態９の変形例のメモリセルを模式的に示す平面図である。
【図６５】図６４のＡ−Ａ線の断面図である。
【図６６】本発明の実施の形態１０のメモリセルを模式的に示す平面図である。
【図６７】図６６のＡ−Ａ線の断面図である。
【図６８】本発明の実施の形態１１のメモリセルを模式的に示す平面図である。
【図６９】図６８のＡ−Ａ線の断面図である。
【図７０】本発明者らが検討したゲインセル構造のメモリセルの等価回路を示す説明図であり、（ａ）は書込みトランジスタおよび読出しトランジスタを含んでなる場合、（ｂ）は書込みトランジスタ、読出しトランジスタおよび選択トランジスタを含んでなる場合である。
【図７１】本発明者らが検討したゲインセル構造のメモリセル内の書込みトランジスタ部を模式的に示す要部断面図である。
【符号の説明】
【０１９９】
１ ゲート
２ ソース
２Ｇ ゲート
３ ドレイン
４ チャネル（半導体膜）
５ ゲート絶縁膜
６ 絶縁層
７ 半導体基板
７Ｃ チップ
８ オーバーラップ部
９ 対向部
１０ 絶縁膜
１１ ゲート
１２ ソース
１３ ドレイン
１４ 単位メモリセルの領域
１５、１６ ゲート絶縁膜
１７ ウエル
１８ エクステンション領域
１９、２０ ゲート下部
２１ サイドウォール
２２ 絶縁膜
２３ 開口部
２４、２５ 導電体膜
２６ レジストパターン
２７ コンタクト
２８ 書込みビット線
２９ 読出しビット線
３０ ビア
３１ ソース線
３２ 書込みワード線
３３ 読出しワード線
３４、３５、３６、３７、３８、３９ 絶縁膜
４０ サイドウォール
４１ 絶縁膜
４２ ゲート（第１ゲート）
４３ 保護膜
４４ 絶縁膜
４５ アクティブ領域
４６ 孔パターン
４７ 保護膜
４８ ゲート
４９ 絶縁層
５０ ゲート（第２ゲート）
５１ ゲート
５２ ソース
５３ ドレイン
５４ チャネル
５５ ゲート絶縁膜
５６ 素子分離領域（絶縁層）
５７ 半導体基板
５８ 絶縁膜（絶縁層）
５９、６０ ウエル
６１ ゲート
６２ ゲート絶縁膜
６３ コンタクト
６４ 半導体層
６５ グレインバウンダリ
６６ 絶縁膜バリア
６７ 電極
６８ 第１層配線層
６９ コンタクト
７０ 第１層配線層パターン
７１、７２ 容量
８０ 層間絶縁膜
８１ 配線
ＢＣ ビット線駆動回路
ＣＡ 周辺回路部
Ｃｐ 寄生容量
Ｃｓ 電荷蓄積容量
ＭＡ メモリ部
ＭＣ メモリセル
ＭＭ メモリモジュール
Ｍ１、Ｍ２、Ｍ３ モジュール
Ｑｒ 読出しトランジスタ
Ｑｓ 選択トランジスタ
Ｑｗ 書込みトランジスタ
ＲＢＬ 読出しビット線
ＲＷＬ 読出しワード線
ＳＬ ソース線
ＷＢＬ 書込みビット線
ＷＣ ワード線駆動回路
ＷＬ ワード線
ＷＷＬ 書込みワード線
【特許請求の範囲】
【請求項１】
主面に絶縁層が形成された基板と、
前記絶縁層上に形成されたソースおよびドレインと、
前記絶縁層上であって前記ソースと前記ドレインとの間に形成され、半導体からなるチャネルと、
前記絶縁層の上部であって前記ソースと前記ドレインとの間に形成され、前記チャネルとはゲート絶縁膜を介して電気的に絶縁され、前記チャネルの電位を制御するゲートとを有する電界効果型トランジスタを備えた半導体装置であって、
前記チャネルは、前記ソースおよび前記ドレインの側面で前記ソースと前記ドレインとを電気的に接続していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ゲートの上面が、前記ソースの上面の高さより低く形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記ソースおよび前記ドレインのそれぞれの側面に形成され、前記ゲートと前記ソースおよび前記ドレインとを絶縁分離する絶縁膜を有し、
前記ゲートと前記ソースおよび前記ドレインとの間の前記絶縁膜の厚さが、前記ゲートと前記チャネルとの間の前記ゲート絶縁膜の厚さより厚いことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記ゲートの上面が、前記ソースの上面の高さより低く形成されており、
前記ソースおよび前記ドレインの側面に形成され、前記ゲートと前記ソースおよび前記ドレインとを絶縁分離する絶縁膜を有することを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記チャネルが、シリコンからなり、その厚さが５ｎｍ程度以下であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記チャネルが、多結晶シリコンまたはアモルファスシリコンからなることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記ゲートが、金属からなることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記ソースまたは前記ドレインの少なくとも一方が、金属からなることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記チャネルの電流経路幅が、前記ソースの電流経路幅より広いことを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記ゲートの下部全面に前記チャネルが形成されていることを特徴とする半導体装置。
【請求項１１】
主面に絶縁層が形成された基板と、
前記絶縁層上に形成されたソースおよびドレインと、
前記ソースおよび前記ドレイン上に形成され、前記ソースと前記ドレインとを電気的に接続し、半導体からなるチャネルと、
前記ソースおよび前記ドレインの上部に形成され、前記チャネルとはゲート絶縁膜を介して電気的に絶縁され、前記チャネルの電位を制御するゲートとを有する電界効果型トランジスタを備えた半導体装置であって、
前記ゲートの下部全面に前記チャネルが形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記ソースから前記ドレインに前記チャネルを通じて電流が流れる方向と交差する方向であって、前記ゲート下部の前記ソースの寸法と前記ドレインの寸法とが異なっていることを特徴とする半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
前記ソースから前記ドレインに前記チャネルを通じて電流が流れる方向と交差する方向であって、前記ゲート下部の前記ドレインの寸法が、前記ゲート下部の前記ソースの寸法より長いことを特徴とする半導体装置。
【請求項１４】
請求項１１記載の半導体装置において、
前記チャネルの電流経路幅が、前記ソースの電流経路幅より広いことを特徴とする半導体装置。
【請求項１５】
請求項１１記載の半導体装置において、
前記チャネルが、シリコンからなり、その厚さが５ｎｍ程度以下であることを特徴とする半導体装置。
【請求項１６】
請求項１１記載の半導体装置において、
前記チャネルが、多結晶シリコンまたはアモルファスシリコンからなることを特徴とする半導体装置。
【請求項１７】
請求項１１記載の半導体装置において、
前記ゲートが、金属からなることを特徴とする半導体装置。
【請求項１８】
請求項１１記載の半導体装置において、
前記ソースまたは前記ドレインの少なくとも一方が、金属からなることを特徴とする半導体装置。
【請求項１９】
請求項１１記載の半導体装置において、
前記基板が、第１の導電性を有する半導体基板からなり、
前記ソースまたは前記ドレインが、第２の導電性を有する半導体領域上に前記絶縁層を介して設けられたことを特徴とする半導体装置。
【請求項２０】
請求項１１記載の半導体装置において、
前記基板が、単結晶シリコンからなり、
前記チャネルが、単結晶シリコンまたは単結晶の結晶性に近いシリコンからなることを特徴とする半導体装置。
【請求項２１】
請求項２０記載の半導体装置において、
前記チャネルには、前記ソースと前記ドレインとの間に１つの結晶界面または隙間があることを特徴とする半導体装置。
【請求項２２】
請求項２０記載の半導体装置において、
前記ソースまたは前記ドレインの少なくともどちらか一方が、単結晶シリコンからなり、
前記チャネルが、前記ソースまたは前記ドレインと、金属配線を介さず直接接続されていることを特徴とする半導体装置。
【請求項２３】
請求項２０記載の半導体装置において、
前記ソースおよび前記ドレインは、それぞれ前記絶縁層上に形成された半導体層の表面に形成されていることを特徴とする半導体装置。
【請求項２４】
主面に絶縁層が形成された基板と、
前記絶縁層上に形成されたソースおよびドレインと、
前記絶縁層の上部に形成され、前記ソースと前記ドレインとを電気的に接続し、半導体からなるチャネルと、
前記絶縁層の上部に形成され、前記チャネルとはゲート絶縁膜を介して電気的に絶縁され、前記チャネルの電位を制御するゲートとを有する電界効果型トランジスタを備えた半導体装置であって、
前記ソースと前記ドレインとの間であって前記ソースおよび前記ドレインのそれぞれの側面に、絶縁物からなるサイドウォールが形成されており、
前記チャネルが、前記ソースの上面から前記ソースのサイドウォール、前記絶縁層、前記ドレインのサイドウォール、前記ドレインの上面に掛けて形成されていることを特徴とする半導体装置。
【請求項２５】
請求項２４記載の半導体装置において、
前記チャネルが、シリコンからなり、その厚さが５ｎｍ程度以下であることを特徴とする半導体装置。
【請求項２６】
請求項２４記載の半導体装置において、
前記チャネルが、多結晶シリコンまたはアモルファスシリコンからなることを特徴とする半導体装置。
【請求項２７】
請求項２４記載の半導体装置において、
前記ゲートが、金属からなることを特徴とする半導体装置。
【請求項２８】
請求項２４記載の半導体装置において、
前記ソースまたは前記ドレインの少なくとも一方が、金属からなることを特徴とする半導体装置。
【請求項２９】
主面にゲート絶縁膜が形成された基板と、
前記ゲート絶縁膜上に形成されたソースおよびドレインと、
前記ゲート絶縁膜下に形成され、チャネルの電位を制御するゲートと、
前記ゲートの上部に形成され、前記ソースと前記ドレインとを電気的に接続し、前記ゲートとは前記ゲート絶縁膜を介して電気的に絶縁され、半導体からなるチャネルとを有する電界効果型トランジスタを備えることを特徴とする半導体装置。
【請求項３０】
請求項２９記載の半導体装置において、
前記ゲートは、前記ソースおよび前記ドレインに対して自己整合により不純物が導入された半導体からなることを特徴とする半導体装置。
【請求項３１】
請求項２９記載の半導体装置において、
前記基板は、ＳＯＩ構造を有しており、
前記ＳＯＩ構造の絶縁層上に前記ゲートが形成されていることを特徴とする半導体装置。
【請求項３２】
請求項２９記載の半導体装置において、
前記チャネル上には、前記チャネルを保護し、絶縁物からなる保護膜が形成されていることを特徴とする半導体装置。
【請求項３３】
請求項２９記載の半導体装置において、
前記チャネルが、シリコンからなり、その厚さが５ｎｍ程度以下であることを特徴とする半導体装置。
【請求項３４】
請求項２９記載の半導体装置において、
前記チャネルが、多結晶シリコンまたはアモルファスシリコンからなることを特徴とする半導体装置。
【請求項３５】
請求項２９記載の半導体装置において、
前記ソースまたは前記ドレインの少なくとも一方が、金属からなることを特徴とする半導体装置。
【請求項３６】
主面にゲート絶縁膜が形成された基板と、
前記ゲート絶縁膜上に形成されたソースおよびドレインと、
前記ゲート絶縁膜下に形成され、チャネルの電位を制御する第１ゲートと、
前記第１ゲートの上部に形成され、前記ソースと前記ドレインとを電気的に接続し、前記第１ゲートとは前記ゲート絶縁膜を介して電気的に絶縁され、半導体からなるチャネルと、
前記第１ゲートとは、前記チャネルを挟んで形成された第２ゲートとを有する電界効果型トランジスタを備えることを特徴とする半導体装置。
【請求項３７】
請求項３６記載の半導体装置において、
前記第１ゲートは、前記ソースおよび前記ドレインに対して自己整合により不純物が導入された半導体からなり、
前記第１ゲートの不純物濃度を制御することによってしきい値電圧が設定されることを特徴とする半導体装置。
【請求項３８】
請求項３６記載の半導体装置において、
前記第１ゲートと、前記第２ゲートとを同じ電圧で駆動する回路を有することを特徴とする半導体装置。
【請求項３９】
請求項３６記載の半導体装置において、
前記第１ゲートと、前記第２ゲートとを異なる電圧および異なるタイミングで駆動する回路を有することを特徴とする半導体装置。
【請求項４０】
請求項３６記載の半導体装置において、
前記第２ゲートが、金属からなることを特徴とする半導体装置。
【請求項４１】
請求項３６記載の半導体装置において、
前記チャネルが、シリコンからなり、その厚さが５ｎｍ程度以下であることを特徴とする半導体装置。
【請求項４２】
請求項３６記載の半導体装置において、
前記チャネルが、多結晶シリコンまたはアモルファスシリコンからなることを特徴とする半導体装置。
【請求項４３】
請求項３６記載の半導体装置において、
前記ソースまたは前記ドレインの少なくとも一方が、金属からなることを特徴とする半導体装置。
【請求項４４】
同一チップ内に複数の単位メモリセルのアレイからなるメモリ部を有する半導体装置であって、
前記単位メモリセルが、書込みトランジスタと読出しトランジスタを有しており、
前記書込みトランジスタが、主面に絶縁層が形成された基板と、前記絶縁層上に形成されたソースおよびドレインと、前記絶縁層上であって前記ソースと前記ドレインとの間に形成され、半導体からなるチャネルと、前記絶縁層の上部であって前記ソースと前記ドレインとの間に形成され、前記チャネルとはゲート絶縁膜を介して電気的に絶縁され、前記チャネルの電位を制御するゲートとを有する電界効果型トランジスタであり、
前記読出しトランジスタが、電界効果型トランジスタであり、
蓄積電荷の出し入れを行う前記書込みトランジスタの前記ソースまたは前記ドレインが、ビット線に電気的に接続されており、前記ビット線とは電気的に接続されない前記ドレインまたは前記ソースが前記読出しトランジスタのゲートに電気的に接続されており、
前記読出しトランジスタのゲート近傍に電極が形成されていることを特徴とする半導体装置。
【請求項４５】
請求項４４記載の半導体装置において、
前記電極が、前記読出しトランジスタのソースに電気的に接続されていることを特徴とする半導体装置。
【請求項４６】
請求項４４記載の半導体装置において、
前記電極が、メモリセル選択用のワード配線に電気的に接続されていることを特徴とする半導体装置。
【請求項４７】
請求項４４記載の半導体装置において、
前記電極が前記書込みトランジスタのゲートと同層で形成されていることを特徴とする半導体装置。
【請求項４８】
請求項４４記載の半導体装置において、
前記電極が、前記読出しトランジスタのソースと配線層とを接続するコンタクトと同層で形成されていることを特徴とする半導体装置。
【請求項４９】
請求項４４記載の半導体装置において、
前記電極が、前記読出しトランジスタのソースと同層で形成されていることを特徴とする半導体装置。
【請求項５０】
請求項４４記載の半導体装置において、
前記単位メモリセルが、さらに選択トランジスタを有しており、
前記選択トランジスタが、前記読出しトランジスタと直列に接続され、
前記選択トランジスタのゲートが、メモリセル選択用のワード線に電気的に接続されていることを特徴とする半導体装置。
【請求項５１】
請求項５０記載の半導体装置において、
前記読出しトランジスタでは、前記書込みトランジスタによって出し入れされた蓄積電荷量に依存して前記読出しトランジスタのソースまたはドレイン間のコンダクタンスが変化し、
前記読出しトランジスタのチャネル幅が前記選択トランジスタのチャネル幅よりも大きいことを特徴とする半導体装置。
【請求項１】
主面に絶縁層が形成された基板と、
前記絶縁層上に形成されたソースおよびドレインと、
前記絶縁層上であって前記ソースと前記ドレインとの間に形成され、半導体からなるチャネルと、
前記絶縁層の上部であって前記ソースと前記ドレインとの間に形成され、前記チャネルとはゲート絶縁膜を介して電気的に絶縁され、前記チャネルの電位を制御するゲートとを有する電界効果型トランジスタを備えた半導体装置であって、
前記チャネルは、前記ソースおよび前記ドレインの側面で前記ソースと前記ドレインとを電気的に接続していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ゲートの上面が、前記ソースの上面の高さより低く形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記ソースおよび前記ドレインのそれぞれの側面に形成され、前記ゲートと前記ソースおよび前記ドレインとを絶縁分離する絶縁膜を有し、
前記ゲートと前記ソースおよび前記ドレインとの間の前記絶縁膜の厚さが、前記ゲートと前記チャネルとの間の前記ゲート絶縁膜の厚さより厚いことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記ゲートの上面が、前記ソースの上面の高さより低く形成されており、
前記ソースおよび前記ドレインの側面に形成され、前記ゲートと前記ソースおよび前記ドレインとを絶縁分離する絶縁膜を有することを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記チャネルが、シリコンからなり、その厚さが５ｎｍ程度以下であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記チャネルが、多結晶シリコンまたはアモルファスシリコンからなることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記ゲートが、金属からなることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記ソースまたは前記ドレインの少なくとも一方が、金属からなることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記チャネルの電流経路幅が、前記ソースの電流経路幅より広いことを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記ゲートの下部全面に前記チャネルが形成されていることを特徴とする半導体装置。
【請求項１１】
主面に絶縁層が形成された基板と、
前記絶縁層上に形成されたソースおよびドレインと、
前記ソースおよび前記ドレイン上に形成され、前記ソースと前記ドレインとを電気的に接続し、半導体からなるチャネルと、
前記ソースおよび前記ドレインの上部に形成され、前記チャネルとはゲート絶縁膜を介して電気的に絶縁され、前記チャネルの電位を制御するゲートとを有する電界効果型トランジスタを備えた半導体装置であって、
前記ゲートの下部全面に前記チャネルが形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記ソースから前記ドレインに前記チャネルを通じて電流が流れる方向と交差する方向であって、前記ゲート下部の前記ソースの寸法と前記ドレインの寸法とが異なっていることを特徴とする半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
前記ソースから前記ドレインに前記チャネルを通じて電流が流れる方向と交差する方向であって、前記ゲート下部の前記ドレインの寸法が、前記ゲート下部の前記ソースの寸法より長いことを特徴とする半導体装置。
【請求項１４】
請求項１１記載の半導体装置において、
前記チャネルの電流経路幅が、前記ソースの電流経路幅より広いことを特徴とする半導体装置。
【請求項１５】
請求項１１記載の半導体装置において、
前記チャネルが、シリコンからなり、その厚さが５ｎｍ程度以下であることを特徴とする半導体装置。
【請求項１６】
請求項１１記載の半導体装置において、
前記チャネルが、多結晶シリコンまたはアモルファスシリコンからなることを特徴とする半導体装置。
【請求項１７】
請求項１１記載の半導体装置において、
前記ゲートが、金属からなることを特徴とする半導体装置。
【請求項１８】
請求項１１記載の半導体装置において、
前記ソースまたは前記ドレインの少なくとも一方が、金属からなることを特徴とする半導体装置。
【請求項１９】
請求項１１記載の半導体装置において、
前記基板が、第１の導電性を有する半導体基板からなり、
前記ソースまたは前記ドレインが、第２の導電性を有する半導体領域上に前記絶縁層を介して設けられたことを特徴とする半導体装置。
【請求項２０】
請求項１１記載の半導体装置において、
前記基板が、単結晶シリコンからなり、
前記チャネルが、単結晶シリコンまたは単結晶の結晶性に近いシリコンからなることを特徴とする半導体装置。
【請求項２１】
請求項２０記載の半導体装置において、
前記チャネルには、前記ソースと前記ドレインとの間に１つの結晶界面または隙間があることを特徴とする半導体装置。
【請求項２２】
請求項２０記載の半導体装置において、
前記ソースまたは前記ドレインの少なくともどちらか一方が、単結晶シリコンからなり、
前記チャネルが、前記ソースまたは前記ドレインと、金属配線を介さず直接接続されていることを特徴とする半導体装置。
【請求項２３】
請求項２０記載の半導体装置において、
前記ソースおよび前記ドレインは、それぞれ前記絶縁層上に形成された半導体層の表面に形成されていることを特徴とする半導体装置。
【請求項２４】
主面に絶縁層が形成された基板と、
前記絶縁層上に形成されたソースおよびドレインと、
前記絶縁層の上部に形成され、前記ソースと前記ドレインとを電気的に接続し、半導体からなるチャネルと、
前記絶縁層の上部に形成され、前記チャネルとはゲート絶縁膜を介して電気的に絶縁され、前記チャネルの電位を制御するゲートとを有する電界効果型トランジスタを備えた半導体装置であって、
前記ソースと前記ドレインとの間であって前記ソースおよび前記ドレインのそれぞれの側面に、絶縁物からなるサイドウォールが形成されており、
前記チャネルが、前記ソースの上面から前記ソースのサイドウォール、前記絶縁層、前記ドレインのサイドウォール、前記ドレインの上面に掛けて形成されていることを特徴とする半導体装置。
【請求項２５】
請求項２４記載の半導体装置において、
前記チャネルが、シリコンからなり、その厚さが５ｎｍ程度以下であることを特徴とする半導体装置。
【請求項２６】
請求項２４記載の半導体装置において、
前記チャネルが、多結晶シリコンまたはアモルファスシリコンからなることを特徴とする半導体装置。
【請求項２７】
請求項２４記載の半導体装置において、
前記ゲートが、金属からなることを特徴とする半導体装置。
【請求項２８】
請求項２４記載の半導体装置において、
前記ソースまたは前記ドレインの少なくとも一方が、金属からなることを特徴とする半導体装置。
【請求項２９】
主面にゲート絶縁膜が形成された基板と、
前記ゲート絶縁膜上に形成されたソースおよびドレインと、
前記ゲート絶縁膜下に形成され、チャネルの電位を制御するゲートと、
前記ゲートの上部に形成され、前記ソースと前記ドレインとを電気的に接続し、前記ゲートとは前記ゲート絶縁膜を介して電気的に絶縁され、半導体からなるチャネルとを有する電界効果型トランジスタを備えることを特徴とする半導体装置。
【請求項３０】
請求項２９記載の半導体装置において、
前記ゲートは、前記ソースおよび前記ドレインに対して自己整合により不純物が導入された半導体からなることを特徴とする半導体装置。
【請求項３１】
請求項２９記載の半導体装置において、
前記基板は、ＳＯＩ構造を有しており、
前記ＳＯＩ構造の絶縁層上に前記ゲートが形成されていることを特徴とする半導体装置。
【請求項３２】
請求項２９記載の半導体装置において、
前記チャネル上には、前記チャネルを保護し、絶縁物からなる保護膜が形成されていることを特徴とする半導体装置。
【請求項３３】
請求項２９記載の半導体装置において、
前記チャネルが、シリコンからなり、その厚さが５ｎｍ程度以下であることを特徴とする半導体装置。
【請求項３４】
請求項２９記載の半導体装置において、
前記チャネルが、多結晶シリコンまたはアモルファスシリコンからなることを特徴とする半導体装置。
【請求項３５】
請求項２９記載の半導体装置において、
前記ソースまたは前記ドレインの少なくとも一方が、金属からなることを特徴とする半導体装置。
【請求項３６】
主面にゲート絶縁膜が形成された基板と、
前記ゲート絶縁膜上に形成されたソースおよびドレインと、
前記ゲート絶縁膜下に形成され、チャネルの電位を制御する第１ゲートと、
前記第１ゲートの上部に形成され、前記ソースと前記ドレインとを電気的に接続し、前記第１ゲートとは前記ゲート絶縁膜を介して電気的に絶縁され、半導体からなるチャネルと、
前記第１ゲートとは、前記チャネルを挟んで形成された第２ゲートとを有する電界効果型トランジスタを備えることを特徴とする半導体装置。
【請求項３７】
請求項３６記載の半導体装置において、
前記第１ゲートは、前記ソースおよび前記ドレインに対して自己整合により不純物が導入された半導体からなり、
前記第１ゲートの不純物濃度を制御することによってしきい値電圧が設定されることを特徴とする半導体装置。
【請求項３８】
請求項３６記載の半導体装置において、
前記第１ゲートと、前記第２ゲートとを同じ電圧で駆動する回路を有することを特徴とする半導体装置。
【請求項３９】
請求項３６記載の半導体装置において、
前記第１ゲートと、前記第２ゲートとを異なる電圧および異なるタイミングで駆動する回路を有することを特徴とする半導体装置。
【請求項４０】
請求項３６記載の半導体装置において、
前記第２ゲートが、金属からなることを特徴とする半導体装置。
【請求項４１】
請求項３６記載の半導体装置において、
前記チャネルが、シリコンからなり、その厚さが５ｎｍ程度以下であることを特徴とする半導体装置。
【請求項４２】
請求項３６記載の半導体装置において、
前記チャネルが、多結晶シリコンまたはアモルファスシリコンからなることを特徴とする半導体装置。
【請求項４３】
請求項３６記載の半導体装置において、
前記ソースまたは前記ドレインの少なくとも一方が、金属からなることを特徴とする半導体装置。
【請求項４４】
同一チップ内に複数の単位メモリセルのアレイからなるメモリ部を有する半導体装置であって、
前記単位メモリセルが、書込みトランジスタと読出しトランジスタを有しており、
前記書込みトランジスタが、主面に絶縁層が形成された基板と、前記絶縁層上に形成されたソースおよびドレインと、前記絶縁層上であって前記ソースと前記ドレインとの間に形成され、半導体からなるチャネルと、前記絶縁層の上部であって前記ソースと前記ドレインとの間に形成され、前記チャネルとはゲート絶縁膜を介して電気的に絶縁され、前記チャネルの電位を制御するゲートとを有する電界効果型トランジスタであり、
前記読出しトランジスタが、電界効果型トランジスタであり、
蓄積電荷の出し入れを行う前記書込みトランジスタの前記ソースまたは前記ドレインが、ビット線に電気的に接続されており、前記ビット線とは電気的に接続されない前記ドレインまたは前記ソースが前記読出しトランジスタのゲートに電気的に接続されており、
前記読出しトランジスタのゲート近傍に電極が形成されていることを特徴とする半導体装置。
【請求項４５】
請求項４４記載の半導体装置において、
前記電極が、前記読出しトランジスタのソースに電気的に接続されていることを特徴とする半導体装置。
【請求項４６】
請求項４４記載の半導体装置において、
前記電極が、メモリセル選択用のワード配線に電気的に接続されていることを特徴とする半導体装置。
【請求項４７】
請求項４４記載の半導体装置において、
前記電極が前記書込みトランジスタのゲートと同層で形成されていることを特徴とする半導体装置。
【請求項４８】
請求項４４記載の半導体装置において、
前記電極が、前記読出しトランジスタのソースと配線層とを接続するコンタクトと同層で形成されていることを特徴とする半導体装置。
【請求項４９】
請求項４４記載の半導体装置において、
前記電極が、前記読出しトランジスタのソースと同層で形成されていることを特徴とする半導体装置。
【請求項５０】
請求項４４記載の半導体装置において、
前記単位メモリセルが、さらに選択トランジスタを有しており、
前記選択トランジスタが、前記読出しトランジスタと直列に接続され、
前記選択トランジスタのゲートが、メモリセル選択用のワード線に電気的に接続されていることを特徴とする半導体装置。
【請求項５１】
請求項５０記載の半導体装置において、
前記読出しトランジスタでは、前記書込みトランジスタによって出し入れされた蓄積電荷量に依存して前記読出しトランジスタのソースまたはドレイン間のコンダクタンスが変化し、
前記読出しトランジスタのチャネル幅が前記選択トランジスタのチャネル幅よりも大きいことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【公開番号】特開２００７−８１３３５（Ｐ２００７−８１３３５Ａ）
【公開日】平成１９年３月２９日（２００７．３．２９）
【国際特許分類】
【出願番号】特願２００５−２７０８１６（Ｐ２００５−２７０８１６）
【出願日】平成１７年９月１６日（２００５．９．１６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年３月２９日（２００７．３．２９）
【国際特許分類】
【出願日】平成１７年９月１６日（２００５．９．１６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
[ Back to top ]