半導体装置
【課題】製造後に電流増幅率ｈＦＥ特性を変化させることができるバイポーラトランジスタを備えた半導体装置を提供する。
【解決手段】Ｐ型半導体層１に、Ｎ型拡散層からなるコレクタ３、Ｐ型拡散層からなるベース５、Ｎ電型拡散層からなるエミッタ７が形成されてバイポーラトランジスタが形成されている。そのバイポーラトランジスタはベース５上及びコレクタ３にゲート絶縁膜９を介してゲート電極１１を備えている。コレクタ３にはコレクタ配線１３が接続されている。ベース５にはベース配線１５が接続されている。エミッタ７にはエミッタ配線１７が接続されている。ゲート電極１１にはゲート電極配線１９が接続されている。配線１３，１５，１７，１９は互いに電気的に絶縁されている。
【解決手段】Ｐ型半導体層１に、Ｎ型拡散層からなるコレクタ３、Ｐ型拡散層からなるベース５、Ｎ電型拡散層からなるエミッタ７が形成されてバイポーラトランジスタが形成されている。そのバイポーラトランジスタはベース５上及びコレクタ３にゲート絶縁膜９を介してゲート電極１１を備えている。コレクタ３にはコレクタ配線１３が接続されている。ベース５にはベース配線１５が接続されている。エミッタ７にはエミッタ配線１７が接続されている。ゲート電極１１にはゲート電極配線１９が接続されている。配線１３，１５，１７，１９は互いに電気的に絶縁されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体層に形成された第１導電型拡散層からなるエミッタ、第２導電型拡散層からなるベース、及び第１導電型拡散層からなるコレクタをもつバイポーラトランジスタを備えた半導体装置に関するものである。
【背景技術】
【０００２】
半導体層に形成された第１導電型拡散層からなるエミッタ、第２導電型拡散層からなるベース、及び第１導電型拡散層からなるコレクタをもつバイポーラトランジスタは例えば特許文献１，２に開示されている。
【０００３】
一般的なバイポーラトランジスタはエミッタ接地時の電流増幅率ｈＦＥが５０〜２００である。また、用途によっては、高ｈＦＥのバイポーラトランジスタも所望される。
従来のバイポーラトランジスタの電流増幅率ｈＦＥ特性は、コレクタ濃度やベース濃度、ベース幅などの制御によって変更することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のバイポーラトランジスタでは、互いに異なる電流増幅率ｈＦＥ特性をもつ複数のバイポーラトランジスタを形成する場合、コレクタ濃度やベース濃度、ベース幅の制御など、製造プロセス条件を変える必要があった。
そこで本発明は、製造後に電流増幅率ｈＦＥ特性を変化させることができるバイポーラトランジスタを備えた半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００５】
本発明にかかる半導体装置は、半導体層に形成された第１導電型拡散層からなるエミッタ、第２導電型拡散層からなるベース、及び第１導電型拡散層からなるコレクタをもつバイポーラトランジスタを備えている。本発明の半導体装置において、上記バイポーラトランジスタは上記ベースの少なくとも一部分の上にゲート絶縁膜を介して形成されたゲート電極をさらに備えている。さらに、本発明の半導体装置では、上記エミッタ、上記ベース、上記コレクタ及び上記ゲート電極に互いに異なる電位を供給できる配線が形成されている。
【０００６】
本発明の半導体装置において、上記ゲート絶縁膜及び上記ゲート電極は、上記コレクタ上もしくは上記エミッタ上又はその両方の上に延伸して配置されているようにしてもよい。ただし、ゲート絶縁膜及びゲート電極の配置はこれに限定されるものではない。ゲート絶縁膜及びゲート電極は少なくともベース上の一部分に配置されていればよい。
【０００７】
上記半導体層はＳＯＩ基板の半導体層であり、上記エミッタ、上記ベース及び上記コレクタを構成する各拡散層は上記ＳＯＩ基板の半導体層に横方向に並べて配置されており、それらの拡散層の深さは上記ＳＯＩ基板の半導体層の厚みと同じである例を挙げることができる。ただし、ダイオードが形成される半導体層はバルクシリコン基板やエピタキシャル成長層のシリコン層であってもよい。
【発明の効果】
【０００８】
本発明の半導体装置では、バイポーラトランジスタはベースの少なくとも一部分の上にゲート絶縁膜を介して形成されたゲート電極をさらに備えているようにした。さらに、エミッタ、ベース、コレクタ及びゲート電極に互いに異なる電位を供給できる配線が形成されているようにした。これにより、ベース電極に、エミッタ、ベース及びコレクタとは独立して電位を与えることができる。ベース電極に与える電位を変化させることにより、ベース電流に寄与する少数キャリアを増加又は減少させることができ、バイポーラトランジスタの電流増幅率ｈＦＥを変化させることができる。例えば、ゲート電極に電位を与えてベース電流に寄与する少数キャリアを増加させることにより、低電流域での電流増幅率ｈＦＥを増加させることができる。
【０００９】
本発明の半導体装置において、バイポーラトランジスタのエミッタ、ベース、及びコレクタが形成される半導体層はＳＯＩ基板の半導体層であり、エミッタ、ベース及びコレクタを構成する各拡散層はＳＯＩ基板の半導体層に横方向に並べて配置されており、それらの拡散層の深さはＳＯＩ基板の半導体層の厚みと同じであるようにしてもよい。これにより、エミッタ、ベース及びコレクタを構成する各拡散層を半導体層の深さ方向に対して互いに電気的に分離することができるので、それらの拡散層をバルクシリコン基板に形成する場合に比べて、それらの拡散層を深さ方向で電気的に分離するための深い拡散層を形成する必要がなくなり、簡便に製造できる。
【図面の簡単な説明】
【００１０】
【図１】一実施例を一部断面で示す斜視図である。
【図２】同実施例において、ゲート電極電位を変化させたときの、電流増幅率ｈＦＥとベース電流（Ｉｂ）の関係を表したグラフである。
【図３】他の実施例を一部断面で示す斜視図である。
【図４】さらに他の実施例を一部断面で示す斜視図である。
【図５】さらに他の実施例を一部断面で示す斜視図である。
【図６】本発明の半導体装置を適用した定電圧電源の一実施例を示す回路図である。
【図７】本発明の半導体装置を適用した反転型チャージポンプＤＣ／ＤＣコンバータの一実施例を示す回路図である。
【発明を実施するための形態】
【００１１】
図１は、一実施例を一部断面で示す斜視図である。この実施例は本発明の半導体装置を構成するバイポーラトランジスタをＮＰＮバイポーラトランジスタに適用したものである。
【００１２】
Ｐ型半導体基板１（Ｐｓｕｂ）表面にＮ型拡散層からなるコレクタ３（Ｎ−）が形成されている。コレクタ３の表面にＰ型拡散層からなるベース５（ＰＢ）が形成されている。ベース５の表面にＮ型拡散層からなるエミッタ７（Ｎ＋）が形成されている。エミッタ７はコレクタ３とは間隔をもって配置されている。
【００１３】
コレクタ３上及びベース５上にゲート絶縁膜９を介してゲート電極１１（Ｎ＋）が形成されている。ゲート絶縁膜９は例えばシリコン酸化膜によって形成されている。ゲート電極１１は例えば導電性のＮ型ポリシリコン膜パターンによって形成されている。ゲート電極１１はコレクタ３の一部分上及びベース５の一部分上に配置されている。ゲート電極１１はエミッタ７上には配置されていない。ただし、ゲート電極１１はエミッタ７の一部分上にも延伸して配置されていてもよい。
【００１４】
図示は省略するが、半導体基板１上にゲート電極１１を覆って層間絶縁膜が形成されている。その層間絶縁膜に、コレクタ３上、ベース５上、エミッタ７上及びゲート電極１１上の所定位置にコンタクトホールが形成されている。各コンタクトホールに導電材料が埋め込まれて配線が形成されている。コレクタ３にはコレクタ配線１３が接続されている。ベース５にはベース配線１５が接続されている。エミッタ７にはエミッタ配線１７が接続されている。ゲート電極１１にはゲート電極配線１９が接続されている。配線１３，１５，１７，１９は互いに電気的に絶縁されている。
【００１５】
このバイポーラトランジスタのコレクタ配線１３を電源電位に接続し、エミッタ配線１７を接地電位に接続した状態で、ベース配線１５に流すベース電流（Ｉｂ）及びゲート電極配線１９に印加するゲート電位（Ｖｇ）を変化させたときに、コレクタ配線１３を流れるコレクタ電流（Ｉｃ）の変化を調べた結果を表１に示す。表１において、ゲート電位（Ｖｇ）の単位はＶ（ボルト）、ベース電流（Ｉｂ）の単位はｎＡ（ナノアンペア）、コレクタ電流（Ｉｃ）の単位はμＡ（マイクロアンペア）である。
【００１６】
【表１】
【００１７】
図２は、表１の測定結果に基づいて、電流増幅率ｈＦＥとベース電流（Ｉｂ）の関係を表したグラフである。縦軸は電流増幅率ｈＦＥを示す。横軸はベース電流（単位はｎＡ）を示す。電流増幅率ｈＦＥはＩｃ／Ｉｂにより求めた。
【００１８】
ゲート電位を与えていないとき（Ｖｇ＝０Ｖ）の電流増幅率ｈＦＥは１３００程度である。ゲート電位Ｖｇ＝０．３，０．６Ｖのときの電流増幅率ｈＦＥはゲート電位を与えていないとき（Ｖｇ＝０Ｖ）のときよりも大きくなっている。これはベース電流（Ｉｂ）による少数キャリア注入とゲート電圧印加によって発生する少数キャリアの注入を追加させることでバイポーラトランジスタの電流増幅率ｈＦＥを大きくできることを示している。特に、ゲート電位Ｖｇ＝０．６Ｖのとき、低電流域での電流増幅率ｈＦＥを大きく増加させることができる。
ここでは、ゲート電位として正の電位（ゲート電位Ｖｇ＝０．３，０．６Ｖ）を与えているが、ゲート電位として負の電位を与えれば電流増幅率ｈＦＥを減少させることができることが推測できる。
【００１９】
図３は、他の実施例を一部断面で示す斜視図である。この実施例は本発明の半導体装置を構成するバイポーラトランジスタをＰＮＰバイポーラトランジスタに適用したものである。図１と同じ機能を果たす部分には同じ符号を付す。
【００２０】
Ｐ型半導体基板１（Ｐｓｕｂ）表面にＮ型拡散層２１（Ｎ−）が形成されている。Ｎ型拡散層２１はＰＮＰバイポーラトランジスタを半導体基板１と分離するためのものである。Ｎ型拡散層２１の表面にＰ型拡散層からなるコレクタ２３（Ｐ−）が形成されている。コレクタ２３の表面にＮ型拡散層からなるベース２５（ＮＢ）が形成されている。ベース２５はＮ型拡散層２１とは間隔をもって配置されている。ベース２５の表面にＰ型拡散層からなるエミッタ２７（Ｐ＋）が形成されている。エミッタ２７はコレクタ２３とは間隔をもって配置されている。
【００２１】
コレクタ２３上及びベース２５上にゲート絶縁膜２９を介してゲート電極３１（Ｐ＋）が形成されている。ゲート絶縁膜２９は例えばシリコン酸化膜によって形成されている。ゲート電極３１は例えば導電性のＰ型ポリシリコン膜パターンによって形成されている。ゲート電極３１はコレクタ２３の一部分上及びベース２５の一部分上に配置されている。ゲート電極３１はエミッタ２７上には配置されていない。ただし、ゲート電極３１はエミッタ２７の一部分上にも延伸して配置されていてもよい。
【００２２】
図示は省略するが、半導体基板１上にゲート電極３１を覆って層間絶縁膜が形成されている。その層間絶縁膜に、Ｎ型拡散層２１上、コレクタ２３上、ベース２５上、エミッタ２７上及びゲート電極３１上の所定位置にコンタクトホールが形成されている。各コンタクトホールに導電材料が埋め込まれて配線が形成されている。コレクタ２３にはコレクタ配線３３が接続されている。ベース２５にはベース配線３５が接続されている。Ｎ型拡散層２１及びエミッタ２７にはエミッタ配線３７が接続されている。ゲート電極３１にはゲート電極配線３９が接続されている。配線３３，３５，３７，３９は互いに電気的に絶縁されている。
【００２３】
エミッタ配線３７を電源電位に接続し、コレクタ配線３３を接地電位に接続し、ベース配線３５にベース電流を流す状態で、ゲート電極配線３９に印加するゲート電位を変化させることにより、ＰＮＰバイポーラトランジスタの電流増幅率ｈＦＥを変化させることができる。
【００２４】
図４は、さらに他の実施例を一部断面で示す斜視図である。この実施例は本発明の半導体装置を構成するバイポーラトランジスタをＳＯＩ基板に形成し、ＮＰＮバイポーラトランジスタに適用したものである。
【００２５】
ＳＯＩ基板のシリコン酸化膜層４１（ＳｉＯ2）上にＰ型シリコン層（半導体層）からなるベース４３（Ｐ）が形成されている。Ｐ型シリコン層にはバイポーラトランジスタの形成領域を確定するための分離用シリコン酸化膜４５（ＳｉＯ2）が形成されている。Ｐ型シリコン層の一部の領域にベース４３を挟んでＮ型拡散層からなるコレクタ４７及びエミッタ４９（Ｎ＋）が形成されている。ベース４３、コレクタ４７及びエミッタ４９の深さはＰ型シリコン層と同じである。コレクタ４７及びエミッタ４９はベース４３に隣接している。ベース４３、コレクタ４７及びエミッタ４９はＰ型シリコン層に横方向に並べて配置されている。
【００２６】
ベース４３上にゲート絶縁膜５１を介してゲート電極５３（Ｎ＋）が形成されている。ゲート絶縁膜５１は例えばシリコン酸化膜によって形成されている。ゲート電極５３は例えば導電性のＮ型ポリシリコン膜パターンによって形成されている。ゲート絶縁膜５１及びゲート電極５３はコレクタ４７上もしくはエミッタ４９上又はその両方の上に延伸して配置されていてもよい。
【００２７】
Ｐ型半導体層にコレクタ４７及びエミッタ４９とは間隔をもってベースコンタクト用のＰ型拡散層５５（Ｐ＋）が形成されている。Ｐ型拡散層５５はベース４３と電気的に接続されている。
コレクタ４７とＰ型拡散層５５の間のＰ型半導体層、及びエミッタ４９とＰ型拡散層５５の間のＰ型半導体層に、コレクタ４７及びエミッタ４９よりもＮ型不純物濃度が低いＮ型拡散層５７（Ｎ−）が形成されている。Ｎ型拡散層５７はコレクタ４７及びエミッタ４９とＰ型拡散層５５との接合耐圧を上げるためのものである。
【００２８】
図示は省略するが、Ｐ型半導体層上及び分離用シリコン酸化膜４５上にゲート電極５３を覆って層間絶縁膜が形成されている。その層間絶縁膜に、コレクタ４７上、Ｐ型拡散層５５上、エミッタ４９上及びゲート電極５３上の所定位置にコンタクトホールが形成されている。各コンタクトホールに導電材料が埋め込まれて配線が形成されている。コレクタ４７にはコレクタ配線５９が接続されている。Ｐ型拡散層５５にはベース配線６１が接続されている。エミッタ４９にはエミッタ配線６３が接続されている。ゲート電極５３にはゲート電極配線６５が接続されている。配線５９，６１，６３，６５は互いに電気的に絶縁されている。
【００２９】
コレクタ配線５９を電源電位に接続し、エミッタ配線６３を接地電位に接続し、ベース配線６１にベース電流を流す状態で、ゲート電極配線６５に印加するゲート電位を変化させることにより、ＮＰＮバイポーラトランジスタの電流増幅率ｈＦＥを変化させることができる。
【００３０】
図５は、さらに他の実施例を一部断面で示す斜視図である。この実施例は本発明の半導体装置を構成するバイポーラトランジスタをＳＯＩ基板に形成し、ＮＰＮバイポーラトランジスタに適用したものである。図４と同じ機能を果たす部分には同じ符号を付す。
【００３１】
ＳＯＩ基板のシリコン酸化膜層４１（ＳｉＯ2）上にＮ型シリコン層（半導体層）からなるベース６７（Ｎ）が形成されている。Ｎ型シリコン層にはバイポーラトランジスタの形成領域を確定するための分離用シリコン酸化膜４５（ＳｉＯ2）が形成されている。Ｎ型シリコン層の一部の領域にベース６７を挟んでＰ型拡散層からなるコレクタ６９及びエミッタ７１（Ｐ＋）が形成されている。ベース６７、コレクタ６９及びエミッタ７１の深さはＮ型シリコン層と同じである。コレクタ６９及びエミッタ７１はベース６７に隣接している。ベース６７、コレクタ６９及びエミッタ７１はＮ型シリコン層に横方向に並べて配置されている。
【００３２】
ベース６７上にゲート絶縁膜５１を介してゲート電極５３（Ｎ＋）が形成されている。ゲート絶縁膜５１及びゲート電極５３はコレクタ６９上もしくはエミッタ７１上又はその両方の上に延伸して配置されていてもよい。
【００３３】
Ｎ型半導体層にコレクタ６９及びエミッタ７１とは間隔をもってベースコンタクト用のＮ型拡散層７３（Ｎ＋）が形成されている。Ｎ型拡散層７３はベース６７と電気的に接続されている。
コレクタ６９とＮ型拡散層７３の間のＮ型半導体層、及びエミッタ７１とＮ型拡散層７３の間のＮ型半導体層に、コレクタ６９及びエミッタ７１よりもＰ型不純物濃度が低いＰ型拡散層７５（Ｐ−）が形成されている。Ｐ型拡散層７５はコレクタ６９及びエミッタ７１とＮ型拡散層７３との接合耐圧を上げるためのものである。
【００３４】
図示は省略するが、Ｎ型半導体層上及び分離用シリコン酸化膜４５上にゲート電極５３を覆って層間絶縁膜が形成されている。その層間絶縁膜に、コレクタ６９上、Ｎ型拡散層７３上、エミッタ７１上及びゲート電極５３上の所定位置にコンタクトホールが形成されている。各コンタクトホールに導電材料が埋め込まれて配線が形成されている。コレクタ６９にはコレクタ配線７７が接続されている。Ｎ型拡散層７３にはベース配線７９が接続されている。エミッタ７１にはエミッタ配線８１が接続されている。ゲート電極５３にはゲート電極配線８３が接続されている。配線７７，７９，８１，８３は互いに電気的に絶縁されている。
【００３５】
エミッタ配線８１を電源電位に接続し、コレクタ配線７７を接地電位に接続し、ベース配線７９にベース電流を流す状態で、ゲート電極配線８３に印加するゲート電位を変化させることにより、ＰＮＰバイポーラトランジスタの電流増幅率ｈＦＥを変化させることができる。
【００３６】
図４に示した実施例では、エミッタ４９、ベース４３及びコレクタ４７を構成する各拡散層の深さはＳＯＩ基板のＰ型半導体層の厚みと同じである。図５に示した実施例では、エミッタ７１、ベース６７及びコレクタ６９を構成する各拡散層の深さはＳＯＩ基板のＮ型半導体層の厚みと同じである。これらにより、エミッタ、ベース及びコレクタを構成する各拡散層を半導体層の深さ方向に対して互いに電気的に分離することができるので、それらの拡散層をバルクシリコン基板に形成する場合に比べて、それらの拡散層を深さ方向で電気的に分離するための深い拡散層を形成する必要がなくなり、簡便に製造できる。
【００３７】
図６は、本発明の半導体装置を適用した定電圧電源の一実施例を示す回路図である。
電源に接続される入力端子（Ｖin）９１と、負荷に接続される出力端子（Ｖout）９３との間に、出力トランジスタを構成するＰＮＰバイポーラトランジスタ９５が設けられている。
差動増幅回路９７が設けられており、差動増幅回路９７の出力端子はＰＮＰバイポーラトランジスタ９５のベースに接続されている。差動増幅回路９７の反転入力端子は基準電圧発生回路（Ｖref）９９に接続されている。反転入力端子には基準電圧発生回路９９から基準電圧が印加される。差動増幅回路９７の非反転入力端子には、ＰＮＰバイポーラトランジスタ９５の出力電圧を分圧抵抗Ｒ１とＲ２で分圧した電圧が印加される。差動増幅回路９７及び基準電圧発生回路９９の電源は入力端子９１から供給される。差動増幅回路９７、基準電圧発生回路９９及び抵抗Ｒ２は接地されている。
【００３８】
この実施例では、ＰＮＰバイポーラトランジスタ９５として本発明の半導体装置を構成するバイポーラトランジスタを用いている。ＰＮＰバイポーラトランジスタ９５のゲート電極（図示は省略）の電位を変化させることにより、ＰＮＰバイポーラトランジスタ９５の電流増幅率ｈＦＥを変化させることができる。
【００３９】
入力端子９１からの入力電圧を降圧させる場合、入力電圧を抵抗比分割で出力させるが、出力端子９３に接続される外部負荷に流す電流量によりＰＮＰバイポーラトランジスタ９５のオン抵抗を可変させなければ出力電圧が一定にならない。そのため、差動増幅回路９７内で基準電圧発生回路９９からの基準電圧と抵抗Ｒ１，Ｒ２からの帰還抵抗電圧を比較させることにより出力電圧を一定にする。
【００４０】
図７は、本発明の半導体装置を適用した反転型チャージポンプＤＣ／ＤＣコンバータの一実施例を示す回路図である。
回路には、入力端子（Ｖin）１０１、出力端子（Ｖout、反転出力）１０３、グラウンド端子（ＧＮＤ）１０５、ポンプ容量正側端子（ＣＰ＋）１０７とポンプ容量負側端子（ＣＰ−）１０９が設けられている。ポンプ容量正側端子１０７とポンプ容量負側端子１０９の間には、外付け部品のコンデンサ（図示は省略）が接続されている。
【００４１】
内部には、入力端子１０１とグラウンド端子１０５の間に、順にＰＮＰバイポーラトランジスタ１１１とＮＰＮバイポーラトランジスタ１１３が設けられている。ＰＮＰバイポーラトランジスタ１１１とＮＰＮバイポーラトランジスタ１１３の間にポンプ容量正側端子１０７が接続されている。ＮＰＮバイポーラトランジスタ１１３とグラウンド端子１０５の間は接地電位１１５に接続されている。
接地電位１１５と出力端子１０３の間に、順にＮＰＮバイポーラトランジスタ１１７，１１９が接続されている。ＮＰＮバイポーラトランジスタ１１７，１１９の間にポンプ容量負側端子１０９が接続されている。
【００４２】
基準電圧端子（Ｖref）１２１からの基準電圧に基づいて入力端子１０１と同電位の電圧（Ｖin電圧）とグラウンド端子１０５と同電位の電圧（ＧＮＤ電圧）を交互に発振する発振回路（ＯＳＣ）１２３が設けられている。発振回路１２３の出力端子は、ＮＰＮバイポーラトランジスタ１１３，１１９のベースに直接接続されており、ＮＰＮバイポーラトランジスタ１１７のベースにインバータ１２５を介して接続されており、ＰＮＰバイポーラトランジスタ１１１のベースにインバータ１２５及び１２７を介して接続されている。
【００４３】
この反転型チャージポンプＤＣ／ＤＣコンバータは、発振回路１２３を通して４つのトランジスタ１１１，１１３，１１７，１１９のベースに電流を与えてスイッチングさせ、ポンプ容量正側端子１０７とポンプ容量負側端子１０９の間に接続されたコンデンサを充放電させることにより電流を流し、入力端子１０１から入力された入力電圧の反転電圧が出力端子１０３に出力される仕組みになっている。
【００４４】
この実施例では、内蔵スイッチを構成するＰＮＰバイポーラトランジスタ１１１及びＮＰＮバイポーラトランジスタ１１３，１１５，１１７のうち、少なくとも１つについて本発明の半導体装置を構成するバイポーラトランジスタを用いている。バイポーラトランジスタ１１１，１１３，１１５，１１７のうち半導体装置を構成するバイポーラトランジスタからなるものは、バイポーラトランジスタのゲート電極（図示は省略）の電位を変化させることにより、電流増幅率ｈＦＥを変化させることができる。
【００４５】
発振回路１２３からＧＮＤ電圧が発振されたとき、ＰＮＰバイポーラトランジスタ１１１とＮＰＮバイポーラトランジスタ１１７がオンし、他の２つのＮＰＮバイポーラトランジスタ１１３，１１９はオフになる。このとき、ポンプ容量正側端子１０７とポンプ容量負側端子１０９の間に接続されたコンデンサに電荷がたまる。
【００４６】
発振回路１２３からＶin電圧が発振されたとき、ＰＮＰバイポーラトランジスタ１１１とＮＰＮバイポーラトランジスタ１１７はオフになり、他の２つのＮＰＮバイポーラトランジスタ１１３，１１９はオンする。このとき、電荷をためたコンデンサは放電するが、出力端子１０３がグラウンド端子１０５よりも低い電位にされているので、入力電圧でたまった電荷とは反転電圧が出力端子１０３から出力される。
上記の動作が繰り返されることにより、入力電圧の反転電圧で電流が流れ続ける。
【００４７】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００４８】
例えば、図６及び図７に示した実施例では、本発明を構成するバイポーラトランジスタを定電圧電源又はＤＣ／ＤＣコンバータに適用しているが、本発明が適用される回路装置はこれに限定されるものではなく、バイポーラトランジスタを含む回路装置を備えた半導体装置であれば、本発明の半導体装置を適用することができる。
【産業上の利用可能性】
【００４９】
本発明は、例えば電源ＩＣや高耐圧ＣＭＯＳレギュレータ、高耐圧ディテクタなどの高耐圧半導体製品の保護回路などに適用できる。
【符号の説明】
【００５０】
１ Ｐ型半導体基板
３ Ｎ型拡散層からなるコレクタ
５ Ｐ型拡散層からなるベース
７ Ｎ型拡散層からなるエミッタ
９ ゲート絶縁膜
１１ ゲート電極
１３ コレクタ配線
１５ ベース配線
１７ エミッタ配線
１９ ゲート電極配線
２３ Ｐ型拡散層からなるコレクタ
２５ Ｎ型拡散層からなるベース
２７ Ｐ型拡散層からなるエミッタ
２９ ゲート絶縁膜
３１ ゲート電極
３３ コレクタ配線
３５ ベース配線
３７ エミッタ配線
３９ ゲート電極配線
４３ Ｐ型シリコン層からなるベース
４７ Ｎ型拡散層からなるコレクタ
４９ Ｎ型拡散層からなるエミッタ
５１ ゲート絶縁膜
５３ ゲート電極
５９ コレクタ配線
６１ ベース配線
６３ エミッタ配線
６５ ゲート電極配線
６７ Ｎ型シリコン層からなるベース
６９ Ｐ型拡散層からなるコレクタ
７１ Ｐ型拡散層からなるエミッタ
７７ コレクタ配線
７９ ベース配線
８１ エミッタ配線
８３ ゲート電極配線
【先行技術文献】
【特許文献】
【００５１】
【特許文献１】特開２００３−３１７０９号公報
【特許文献２】特表２００３−５１０８４９号公報
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体層に形成された第１導電型拡散層からなるエミッタ、第２導電型拡散層からなるベース、及び第１導電型拡散層からなるコレクタをもつバイポーラトランジスタを備えた半導体装置に関するものである。
【背景技術】
【０００２】
半導体層に形成された第１導電型拡散層からなるエミッタ、第２導電型拡散層からなるベース、及び第１導電型拡散層からなるコレクタをもつバイポーラトランジスタは例えば特許文献１，２に開示されている。
【０００３】
一般的なバイポーラトランジスタはエミッタ接地時の電流増幅率ｈＦＥが５０〜２００である。また、用途によっては、高ｈＦＥのバイポーラトランジスタも所望される。
従来のバイポーラトランジスタの電流増幅率ｈＦＥ特性は、コレクタ濃度やベース濃度、ベース幅などの制御によって変更することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のバイポーラトランジスタでは、互いに異なる電流増幅率ｈＦＥ特性をもつ複数のバイポーラトランジスタを形成する場合、コレクタ濃度やベース濃度、ベース幅の制御など、製造プロセス条件を変える必要があった。
そこで本発明は、製造後に電流増幅率ｈＦＥ特性を変化させることができるバイポーラトランジスタを備えた半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００５】
本発明にかかる半導体装置は、半導体層に形成された第１導電型拡散層からなるエミッタ、第２導電型拡散層からなるベース、及び第１導電型拡散層からなるコレクタをもつバイポーラトランジスタを備えている。本発明の半導体装置において、上記バイポーラトランジスタは上記ベースの少なくとも一部分の上にゲート絶縁膜を介して形成されたゲート電極をさらに備えている。さらに、本発明の半導体装置では、上記エミッタ、上記ベース、上記コレクタ及び上記ゲート電極に互いに異なる電位を供給できる配線が形成されている。
【０００６】
本発明の半導体装置において、上記ゲート絶縁膜及び上記ゲート電極は、上記コレクタ上もしくは上記エミッタ上又はその両方の上に延伸して配置されているようにしてもよい。ただし、ゲート絶縁膜及びゲート電極の配置はこれに限定されるものではない。ゲート絶縁膜及びゲート電極は少なくともベース上の一部分に配置されていればよい。
【０００７】
上記半導体層はＳＯＩ基板の半導体層であり、上記エミッタ、上記ベース及び上記コレクタを構成する各拡散層は上記ＳＯＩ基板の半導体層に横方向に並べて配置されており、それらの拡散層の深さは上記ＳＯＩ基板の半導体層の厚みと同じである例を挙げることができる。ただし、ダイオードが形成される半導体層はバルクシリコン基板やエピタキシャル成長層のシリコン層であってもよい。
【発明の効果】
【０００８】
本発明の半導体装置では、バイポーラトランジスタはベースの少なくとも一部分の上にゲート絶縁膜を介して形成されたゲート電極をさらに備えているようにした。さらに、エミッタ、ベース、コレクタ及びゲート電極に互いに異なる電位を供給できる配線が形成されているようにした。これにより、ベース電極に、エミッタ、ベース及びコレクタとは独立して電位を与えることができる。ベース電極に与える電位を変化させることにより、ベース電流に寄与する少数キャリアを増加又は減少させることができ、バイポーラトランジスタの電流増幅率ｈＦＥを変化させることができる。例えば、ゲート電極に電位を与えてベース電流に寄与する少数キャリアを増加させることにより、低電流域での電流増幅率ｈＦＥを増加させることができる。
【０００９】
本発明の半導体装置において、バイポーラトランジスタのエミッタ、ベース、及びコレクタが形成される半導体層はＳＯＩ基板の半導体層であり、エミッタ、ベース及びコレクタを構成する各拡散層はＳＯＩ基板の半導体層に横方向に並べて配置されており、それらの拡散層の深さはＳＯＩ基板の半導体層の厚みと同じであるようにしてもよい。これにより、エミッタ、ベース及びコレクタを構成する各拡散層を半導体層の深さ方向に対して互いに電気的に分離することができるので、それらの拡散層をバルクシリコン基板に形成する場合に比べて、それらの拡散層を深さ方向で電気的に分離するための深い拡散層を形成する必要がなくなり、簡便に製造できる。
【図面の簡単な説明】
【００１０】
【図１】一実施例を一部断面で示す斜視図である。
【図２】同実施例において、ゲート電極電位を変化させたときの、電流増幅率ｈＦＥとベース電流（Ｉｂ）の関係を表したグラフである。
【図３】他の実施例を一部断面で示す斜視図である。
【図４】さらに他の実施例を一部断面で示す斜視図である。
【図５】さらに他の実施例を一部断面で示す斜視図である。
【図６】本発明の半導体装置を適用した定電圧電源の一実施例を示す回路図である。
【図７】本発明の半導体装置を適用した反転型チャージポンプＤＣ／ＤＣコンバータの一実施例を示す回路図である。
【発明を実施するための形態】
【００１１】
図１は、一実施例を一部断面で示す斜視図である。この実施例は本発明の半導体装置を構成するバイポーラトランジスタをＮＰＮバイポーラトランジスタに適用したものである。
【００１２】
Ｐ型半導体基板１（Ｐｓｕｂ）表面にＮ型拡散層からなるコレクタ３（Ｎ−）が形成されている。コレクタ３の表面にＰ型拡散層からなるベース５（ＰＢ）が形成されている。ベース５の表面にＮ型拡散層からなるエミッタ７（Ｎ＋）が形成されている。エミッタ７はコレクタ３とは間隔をもって配置されている。
【００１３】
コレクタ３上及びベース５上にゲート絶縁膜９を介してゲート電極１１（Ｎ＋）が形成されている。ゲート絶縁膜９は例えばシリコン酸化膜によって形成されている。ゲート電極１１は例えば導電性のＮ型ポリシリコン膜パターンによって形成されている。ゲート電極１１はコレクタ３の一部分上及びベース５の一部分上に配置されている。ゲート電極１１はエミッタ７上には配置されていない。ただし、ゲート電極１１はエミッタ７の一部分上にも延伸して配置されていてもよい。
【００１４】
図示は省略するが、半導体基板１上にゲート電極１１を覆って層間絶縁膜が形成されている。その層間絶縁膜に、コレクタ３上、ベース５上、エミッタ７上及びゲート電極１１上の所定位置にコンタクトホールが形成されている。各コンタクトホールに導電材料が埋め込まれて配線が形成されている。コレクタ３にはコレクタ配線１３が接続されている。ベース５にはベース配線１５が接続されている。エミッタ７にはエミッタ配線１７が接続されている。ゲート電極１１にはゲート電極配線１９が接続されている。配線１３，１５，１７，１９は互いに電気的に絶縁されている。
【００１５】
このバイポーラトランジスタのコレクタ配線１３を電源電位に接続し、エミッタ配線１７を接地電位に接続した状態で、ベース配線１５に流すベース電流（Ｉｂ）及びゲート電極配線１９に印加するゲート電位（Ｖｇ）を変化させたときに、コレクタ配線１３を流れるコレクタ電流（Ｉｃ）の変化を調べた結果を表１に示す。表１において、ゲート電位（Ｖｇ）の単位はＶ（ボルト）、ベース電流（Ｉｂ）の単位はｎＡ（ナノアンペア）、コレクタ電流（Ｉｃ）の単位はμＡ（マイクロアンペア）である。
【００１６】
【表１】
【００１７】
図２は、表１の測定結果に基づいて、電流増幅率ｈＦＥとベース電流（Ｉｂ）の関係を表したグラフである。縦軸は電流増幅率ｈＦＥを示す。横軸はベース電流（単位はｎＡ）を示す。電流増幅率ｈＦＥはＩｃ／Ｉｂにより求めた。
【００１８】
ゲート電位を与えていないとき（Ｖｇ＝０Ｖ）の電流増幅率ｈＦＥは１３００程度である。ゲート電位Ｖｇ＝０．３，０．６Ｖのときの電流増幅率ｈＦＥはゲート電位を与えていないとき（Ｖｇ＝０Ｖ）のときよりも大きくなっている。これはベース電流（Ｉｂ）による少数キャリア注入とゲート電圧印加によって発生する少数キャリアの注入を追加させることでバイポーラトランジスタの電流増幅率ｈＦＥを大きくできることを示している。特に、ゲート電位Ｖｇ＝０．６Ｖのとき、低電流域での電流増幅率ｈＦＥを大きく増加させることができる。
ここでは、ゲート電位として正の電位（ゲート電位Ｖｇ＝０．３，０．６Ｖ）を与えているが、ゲート電位として負の電位を与えれば電流増幅率ｈＦＥを減少させることができることが推測できる。
【００１９】
図３は、他の実施例を一部断面で示す斜視図である。この実施例は本発明の半導体装置を構成するバイポーラトランジスタをＰＮＰバイポーラトランジスタに適用したものである。図１と同じ機能を果たす部分には同じ符号を付す。
【００２０】
Ｐ型半導体基板１（Ｐｓｕｂ）表面にＮ型拡散層２１（Ｎ−）が形成されている。Ｎ型拡散層２１はＰＮＰバイポーラトランジスタを半導体基板１と分離するためのものである。Ｎ型拡散層２１の表面にＰ型拡散層からなるコレクタ２３（Ｐ−）が形成されている。コレクタ２３の表面にＮ型拡散層からなるベース２５（ＮＢ）が形成されている。ベース２５はＮ型拡散層２１とは間隔をもって配置されている。ベース２５の表面にＰ型拡散層からなるエミッタ２７（Ｐ＋）が形成されている。エミッタ２７はコレクタ２３とは間隔をもって配置されている。
【００２１】
コレクタ２３上及びベース２５上にゲート絶縁膜２９を介してゲート電極３１（Ｐ＋）が形成されている。ゲート絶縁膜２９は例えばシリコン酸化膜によって形成されている。ゲート電極３１は例えば導電性のＰ型ポリシリコン膜パターンによって形成されている。ゲート電極３１はコレクタ２３の一部分上及びベース２５の一部分上に配置されている。ゲート電極３１はエミッタ２７上には配置されていない。ただし、ゲート電極３１はエミッタ２７の一部分上にも延伸して配置されていてもよい。
【００２２】
図示は省略するが、半導体基板１上にゲート電極３１を覆って層間絶縁膜が形成されている。その層間絶縁膜に、Ｎ型拡散層２１上、コレクタ２３上、ベース２５上、エミッタ２７上及びゲート電極３１上の所定位置にコンタクトホールが形成されている。各コンタクトホールに導電材料が埋め込まれて配線が形成されている。コレクタ２３にはコレクタ配線３３が接続されている。ベース２５にはベース配線３５が接続されている。Ｎ型拡散層２１及びエミッタ２７にはエミッタ配線３７が接続されている。ゲート電極３１にはゲート電極配線３９が接続されている。配線３３，３５，３７，３９は互いに電気的に絶縁されている。
【００２３】
エミッタ配線３７を電源電位に接続し、コレクタ配線３３を接地電位に接続し、ベース配線３５にベース電流を流す状態で、ゲート電極配線３９に印加するゲート電位を変化させることにより、ＰＮＰバイポーラトランジスタの電流増幅率ｈＦＥを変化させることができる。
【００２４】
図４は、さらに他の実施例を一部断面で示す斜視図である。この実施例は本発明の半導体装置を構成するバイポーラトランジスタをＳＯＩ基板に形成し、ＮＰＮバイポーラトランジスタに適用したものである。
【００２５】
ＳＯＩ基板のシリコン酸化膜層４１（ＳｉＯ2）上にＰ型シリコン層（半導体層）からなるベース４３（Ｐ）が形成されている。Ｐ型シリコン層にはバイポーラトランジスタの形成領域を確定するための分離用シリコン酸化膜４５（ＳｉＯ2）が形成されている。Ｐ型シリコン層の一部の領域にベース４３を挟んでＮ型拡散層からなるコレクタ４７及びエミッタ４９（Ｎ＋）が形成されている。ベース４３、コレクタ４７及びエミッタ４９の深さはＰ型シリコン層と同じである。コレクタ４７及びエミッタ４９はベース４３に隣接している。ベース４３、コレクタ４７及びエミッタ４９はＰ型シリコン層に横方向に並べて配置されている。
【００２６】
ベース４３上にゲート絶縁膜５１を介してゲート電極５３（Ｎ＋）が形成されている。ゲート絶縁膜５１は例えばシリコン酸化膜によって形成されている。ゲート電極５３は例えば導電性のＮ型ポリシリコン膜パターンによって形成されている。ゲート絶縁膜５１及びゲート電極５３はコレクタ４７上もしくはエミッタ４９上又はその両方の上に延伸して配置されていてもよい。
【００２７】
Ｐ型半導体層にコレクタ４７及びエミッタ４９とは間隔をもってベースコンタクト用のＰ型拡散層５５（Ｐ＋）が形成されている。Ｐ型拡散層５５はベース４３と電気的に接続されている。
コレクタ４７とＰ型拡散層５５の間のＰ型半導体層、及びエミッタ４９とＰ型拡散層５５の間のＰ型半導体層に、コレクタ４７及びエミッタ４９よりもＮ型不純物濃度が低いＮ型拡散層５７（Ｎ−）が形成されている。Ｎ型拡散層５７はコレクタ４７及びエミッタ４９とＰ型拡散層５５との接合耐圧を上げるためのものである。
【００２８】
図示は省略するが、Ｐ型半導体層上及び分離用シリコン酸化膜４５上にゲート電極５３を覆って層間絶縁膜が形成されている。その層間絶縁膜に、コレクタ４７上、Ｐ型拡散層５５上、エミッタ４９上及びゲート電極５３上の所定位置にコンタクトホールが形成されている。各コンタクトホールに導電材料が埋め込まれて配線が形成されている。コレクタ４７にはコレクタ配線５９が接続されている。Ｐ型拡散層５５にはベース配線６１が接続されている。エミッタ４９にはエミッタ配線６３が接続されている。ゲート電極５３にはゲート電極配線６５が接続されている。配線５９，６１，６３，６５は互いに電気的に絶縁されている。
【００２９】
コレクタ配線５９を電源電位に接続し、エミッタ配線６３を接地電位に接続し、ベース配線６１にベース電流を流す状態で、ゲート電極配線６５に印加するゲート電位を変化させることにより、ＮＰＮバイポーラトランジスタの電流増幅率ｈＦＥを変化させることができる。
【００３０】
図５は、さらに他の実施例を一部断面で示す斜視図である。この実施例は本発明の半導体装置を構成するバイポーラトランジスタをＳＯＩ基板に形成し、ＮＰＮバイポーラトランジスタに適用したものである。図４と同じ機能を果たす部分には同じ符号を付す。
【００３１】
ＳＯＩ基板のシリコン酸化膜層４１（ＳｉＯ2）上にＮ型シリコン層（半導体層）からなるベース６７（Ｎ）が形成されている。Ｎ型シリコン層にはバイポーラトランジスタの形成領域を確定するための分離用シリコン酸化膜４５（ＳｉＯ2）が形成されている。Ｎ型シリコン層の一部の領域にベース６７を挟んでＰ型拡散層からなるコレクタ６９及びエミッタ７１（Ｐ＋）が形成されている。ベース６７、コレクタ６９及びエミッタ７１の深さはＮ型シリコン層と同じである。コレクタ６９及びエミッタ７１はベース６７に隣接している。ベース６７、コレクタ６９及びエミッタ７１はＮ型シリコン層に横方向に並べて配置されている。
【００３２】
ベース６７上にゲート絶縁膜５１を介してゲート電極５３（Ｎ＋）が形成されている。ゲート絶縁膜５１及びゲート電極５３はコレクタ６９上もしくはエミッタ７１上又はその両方の上に延伸して配置されていてもよい。
【００３３】
Ｎ型半導体層にコレクタ６９及びエミッタ７１とは間隔をもってベースコンタクト用のＮ型拡散層７３（Ｎ＋）が形成されている。Ｎ型拡散層７３はベース６７と電気的に接続されている。
コレクタ６９とＮ型拡散層７３の間のＮ型半導体層、及びエミッタ７１とＮ型拡散層７３の間のＮ型半導体層に、コレクタ６９及びエミッタ７１よりもＰ型不純物濃度が低いＰ型拡散層７５（Ｐ−）が形成されている。Ｐ型拡散層７５はコレクタ６９及びエミッタ７１とＮ型拡散層７３との接合耐圧を上げるためのものである。
【００３４】
図示は省略するが、Ｎ型半導体層上及び分離用シリコン酸化膜４５上にゲート電極５３を覆って層間絶縁膜が形成されている。その層間絶縁膜に、コレクタ６９上、Ｎ型拡散層７３上、エミッタ７１上及びゲート電極５３上の所定位置にコンタクトホールが形成されている。各コンタクトホールに導電材料が埋め込まれて配線が形成されている。コレクタ６９にはコレクタ配線７７が接続されている。Ｎ型拡散層７３にはベース配線７９が接続されている。エミッタ７１にはエミッタ配線８１が接続されている。ゲート電極５３にはゲート電極配線８３が接続されている。配線７７，７９，８１，８３は互いに電気的に絶縁されている。
【００３５】
エミッタ配線８１を電源電位に接続し、コレクタ配線７７を接地電位に接続し、ベース配線７９にベース電流を流す状態で、ゲート電極配線８３に印加するゲート電位を変化させることにより、ＰＮＰバイポーラトランジスタの電流増幅率ｈＦＥを変化させることができる。
【００３６】
図４に示した実施例では、エミッタ４９、ベース４３及びコレクタ４７を構成する各拡散層の深さはＳＯＩ基板のＰ型半導体層の厚みと同じである。図５に示した実施例では、エミッタ７１、ベース６７及びコレクタ６９を構成する各拡散層の深さはＳＯＩ基板のＮ型半導体層の厚みと同じである。これらにより、エミッタ、ベース及びコレクタを構成する各拡散層を半導体層の深さ方向に対して互いに電気的に分離することができるので、それらの拡散層をバルクシリコン基板に形成する場合に比べて、それらの拡散層を深さ方向で電気的に分離するための深い拡散層を形成する必要がなくなり、簡便に製造できる。
【００３７】
図６は、本発明の半導体装置を適用した定電圧電源の一実施例を示す回路図である。
電源に接続される入力端子（Ｖin）９１と、負荷に接続される出力端子（Ｖout）９３との間に、出力トランジスタを構成するＰＮＰバイポーラトランジスタ９５が設けられている。
差動増幅回路９７が設けられており、差動増幅回路９７の出力端子はＰＮＰバイポーラトランジスタ９５のベースに接続されている。差動増幅回路９７の反転入力端子は基準電圧発生回路（Ｖref）９９に接続されている。反転入力端子には基準電圧発生回路９９から基準電圧が印加される。差動増幅回路９７の非反転入力端子には、ＰＮＰバイポーラトランジスタ９５の出力電圧を分圧抵抗Ｒ１とＲ２で分圧した電圧が印加される。差動増幅回路９７及び基準電圧発生回路９９の電源は入力端子９１から供給される。差動増幅回路９７、基準電圧発生回路９９及び抵抗Ｒ２は接地されている。
【００３８】
この実施例では、ＰＮＰバイポーラトランジスタ９５として本発明の半導体装置を構成するバイポーラトランジスタを用いている。ＰＮＰバイポーラトランジスタ９５のゲート電極（図示は省略）の電位を変化させることにより、ＰＮＰバイポーラトランジスタ９５の電流増幅率ｈＦＥを変化させることができる。
【００３９】
入力端子９１からの入力電圧を降圧させる場合、入力電圧を抵抗比分割で出力させるが、出力端子９３に接続される外部負荷に流す電流量によりＰＮＰバイポーラトランジスタ９５のオン抵抗を可変させなければ出力電圧が一定にならない。そのため、差動増幅回路９７内で基準電圧発生回路９９からの基準電圧と抵抗Ｒ１，Ｒ２からの帰還抵抗電圧を比較させることにより出力電圧を一定にする。
【００４０】
図７は、本発明の半導体装置を適用した反転型チャージポンプＤＣ／ＤＣコンバータの一実施例を示す回路図である。
回路には、入力端子（Ｖin）１０１、出力端子（Ｖout、反転出力）１０３、グラウンド端子（ＧＮＤ）１０５、ポンプ容量正側端子（ＣＰ＋）１０７とポンプ容量負側端子（ＣＰ−）１０９が設けられている。ポンプ容量正側端子１０７とポンプ容量負側端子１０９の間には、外付け部品のコンデンサ（図示は省略）が接続されている。
【００４１】
内部には、入力端子１０１とグラウンド端子１０５の間に、順にＰＮＰバイポーラトランジスタ１１１とＮＰＮバイポーラトランジスタ１１３が設けられている。ＰＮＰバイポーラトランジスタ１１１とＮＰＮバイポーラトランジスタ１１３の間にポンプ容量正側端子１０７が接続されている。ＮＰＮバイポーラトランジスタ１１３とグラウンド端子１０５の間は接地電位１１５に接続されている。
接地電位１１５と出力端子１０３の間に、順にＮＰＮバイポーラトランジスタ１１７，１１９が接続されている。ＮＰＮバイポーラトランジスタ１１７，１１９の間にポンプ容量負側端子１０９が接続されている。
【００４２】
基準電圧端子（Ｖref）１２１からの基準電圧に基づいて入力端子１０１と同電位の電圧（Ｖin電圧）とグラウンド端子１０５と同電位の電圧（ＧＮＤ電圧）を交互に発振する発振回路（ＯＳＣ）１２３が設けられている。発振回路１２３の出力端子は、ＮＰＮバイポーラトランジスタ１１３，１１９のベースに直接接続されており、ＮＰＮバイポーラトランジスタ１１７のベースにインバータ１２５を介して接続されており、ＰＮＰバイポーラトランジスタ１１１のベースにインバータ１２５及び１２７を介して接続されている。
【００４３】
この反転型チャージポンプＤＣ／ＤＣコンバータは、発振回路１２３を通して４つのトランジスタ１１１，１１３，１１７，１１９のベースに電流を与えてスイッチングさせ、ポンプ容量正側端子１０７とポンプ容量負側端子１０９の間に接続されたコンデンサを充放電させることにより電流を流し、入力端子１０１から入力された入力電圧の反転電圧が出力端子１０３に出力される仕組みになっている。
【００４４】
この実施例では、内蔵スイッチを構成するＰＮＰバイポーラトランジスタ１１１及びＮＰＮバイポーラトランジスタ１１３，１１５，１１７のうち、少なくとも１つについて本発明の半導体装置を構成するバイポーラトランジスタを用いている。バイポーラトランジスタ１１１，１１３，１１５，１１７のうち半導体装置を構成するバイポーラトランジスタからなるものは、バイポーラトランジスタのゲート電極（図示は省略）の電位を変化させることにより、電流増幅率ｈＦＥを変化させることができる。
【００４５】
発振回路１２３からＧＮＤ電圧が発振されたとき、ＰＮＰバイポーラトランジスタ１１１とＮＰＮバイポーラトランジスタ１１７がオンし、他の２つのＮＰＮバイポーラトランジスタ１１３，１１９はオフになる。このとき、ポンプ容量正側端子１０７とポンプ容量負側端子１０９の間に接続されたコンデンサに電荷がたまる。
【００４６】
発振回路１２３からＶin電圧が発振されたとき、ＰＮＰバイポーラトランジスタ１１１とＮＰＮバイポーラトランジスタ１１７はオフになり、他の２つのＮＰＮバイポーラトランジスタ１１３，１１９はオンする。このとき、電荷をためたコンデンサは放電するが、出力端子１０３がグラウンド端子１０５よりも低い電位にされているので、入力電圧でたまった電荷とは反転電圧が出力端子１０３から出力される。
上記の動作が繰り返されることにより、入力電圧の反転電圧で電流が流れ続ける。
【００４７】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００４８】
例えば、図６及び図７に示した実施例では、本発明を構成するバイポーラトランジスタを定電圧電源又はＤＣ／ＤＣコンバータに適用しているが、本発明が適用される回路装置はこれに限定されるものではなく、バイポーラトランジスタを含む回路装置を備えた半導体装置であれば、本発明の半導体装置を適用することができる。
【産業上の利用可能性】
【００４９】
本発明は、例えば電源ＩＣや高耐圧ＣＭＯＳレギュレータ、高耐圧ディテクタなどの高耐圧半導体製品の保護回路などに適用できる。
【符号の説明】
【００５０】
１ Ｐ型半導体基板
３ Ｎ型拡散層からなるコレクタ
５ Ｐ型拡散層からなるベース
７ Ｎ型拡散層からなるエミッタ
９ ゲート絶縁膜
１１ ゲート電極
１３ コレクタ配線
１５ ベース配線
１７ エミッタ配線
１９ ゲート電極配線
２３ Ｐ型拡散層からなるコレクタ
２５ Ｎ型拡散層からなるベース
２７ Ｐ型拡散層からなるエミッタ
２９ ゲート絶縁膜
３１ ゲート電極
３３ コレクタ配線
３５ ベース配線
３７ エミッタ配線
３９ ゲート電極配線
４３ Ｐ型シリコン層からなるベース
４７ Ｎ型拡散層からなるコレクタ
４９ Ｎ型拡散層からなるエミッタ
５１ ゲート絶縁膜
５３ ゲート電極
５９ コレクタ配線
６１ ベース配線
６３ エミッタ配線
６５ ゲート電極配線
６７ Ｎ型シリコン層からなるベース
６９ Ｐ型拡散層からなるコレクタ
７１ Ｐ型拡散層からなるエミッタ
７７ コレクタ配線
７９ ベース配線
８１ エミッタ配線
８３ ゲート電極配線
【先行技術文献】
【特許文献】
【００５１】
【特許文献１】特開２００３−３１７０９号公報
【特許文献２】特表２００３−５１０８４９号公報
【特許請求の範囲】
【請求項１】
半導体層に形成された第１導電型拡散層からなるエミッタ、第２導電型拡散層からなるベース、及び第１導電型拡散層からなるコレクタをもつバイポーラトランジスタを備えた半導体装置において、
前記バイポーラトランジスタは前記ベースの少なくとも一部分の上にゲート絶縁膜を介して形成されたゲート電極をさらに備え、
前記エミッタ、前記ベース、前記コレクタ及び前記ゲート電極に互いに異なる電位を供給できる配線が形成されていることを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜及び前記ゲート電極は、前記コレクタ上もしくは前記エミッタ上又はその両方の上に延伸して配置されている請求項１に記載の半導体装置。
【請求項３】
前記半導体層はＳＯＩ基板の半導体層であり、前記エミッタ、前記ベース及び前記コレクタを構成する各拡散層は前記ＳＯＩ基板の半導体層に横方向に並べて配置されており、それらの拡散層の深さは前記ＳＯＩ基板の半導体層の厚みと同じである請求項１又は２に記載の半導体装置。
【請求項１】
半導体層に形成された第１導電型拡散層からなるエミッタ、第２導電型拡散層からなるベース、及び第１導電型拡散層からなるコレクタをもつバイポーラトランジスタを備えた半導体装置において、
前記バイポーラトランジスタは前記ベースの少なくとも一部分の上にゲート絶縁膜を介して形成されたゲート電極をさらに備え、
前記エミッタ、前記ベース、前記コレクタ及び前記ゲート電極に互いに異なる電位を供給できる配線が形成されていることを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜及び前記ゲート電極は、前記コレクタ上もしくは前記エミッタ上又はその両方の上に延伸して配置されている請求項１に記載の半導体装置。
【請求項３】
前記半導体層はＳＯＩ基板の半導体層であり、前記エミッタ、前記ベース及び前記コレクタを構成する各拡散層は前記ＳＯＩ基板の半導体層に横方向に並べて配置されており、それらの拡散層の深さは前記ＳＯＩ基板の半導体層の厚みと同じである請求項１又は２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−２２５７９７（Ｐ２０１０−２２５７９７Ａ）
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願番号】特願２００９−７０７２５（Ｐ２００９−７０７２５）
【出願日】平成２１年３月２３日（２００９．３．２３）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願日】平成２１年３月２３日（２００９．３．２３）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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