半導体装置
【課題】トリミングデータによって調整可能な基準電圧発生回路を備えた半導体装置において、電源が立上がるまでの基準電圧のばらつきの影響を受けないようにする。
【解決手段】半導体装置１０において、基準電圧生成部１は、外部電源電圧ＶＣＣに基づいて、トリミングデータＴＲＭ１に応じて調整された第１の基準電圧Ｖ１＊およびこのトリミングデータＴＲＭ１に依存しない第２の基準電圧Ｖ２を生成する。不揮発性メモリ３は、第１の基準電圧Ｖ１＊に基づく電圧によって動作し、上記のトリミングデータＴＲＭ１を記憶する。パワーオンリセット回路５は、電源立上げ時に外部電源電圧ＶＣＣが第２の基準電圧Ｖ２の定数倍に達したときにリセット信号の論理レベルを切替える。制御回路６は、リセット信号の論理レベルの切替に応答して、不揮発性メモリ３に記憶された上記のトリミングデータＴＲＭ１を基準電圧生成部１に読込ませる。
【解決手段】半導体装置１０において、基準電圧生成部１は、外部電源電圧ＶＣＣに基づいて、トリミングデータＴＲＭ１に応じて調整された第１の基準電圧Ｖ１＊およびこのトリミングデータＴＲＭ１に依存しない第２の基準電圧Ｖ２を生成する。不揮発性メモリ３は、第１の基準電圧Ｖ１＊に基づく電圧によって動作し、上記のトリミングデータＴＲＭ１を記憶する。パワーオンリセット回路５は、電源立上げ時に外部電源電圧ＶＣＣが第２の基準電圧Ｖ２の定数倍に達したときにリセット信号の論理レベルを切替える。制御回路６は、リセット信号の論理レベルの切替に応答して、不揮発性メモリ３に記憶された上記のトリミングデータＴＲＭ１を基準電圧生成部１に読込ませる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は基準電圧生成回路を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置の内部で使用される基準電圧には、半導体装置の作製プロセス、外部電源電圧、および動作温度に依存しない安定したものが求められる。この基準電圧を生成する回路として、バンドギャップリファレンス（ＢＧＲ：Band-Gap Reference）回路（たとえば、非特許文献１参照）がよく用いられる。
【０００３】
ＢＧＲ回路は、正の温度依存性を有する電圧と負の温度依存性を有する電圧とを適当な比率で加算することによって温度に依存しない電圧を生成する。この加算比率を微調整するために、ＢＧＲ回路にトリミング用の抵抗回路が設けられる。
【０００４】
抵抗回路のトリミングの方法には、レーザヒューズなどを用いて物理的にトリミングを行なう方法や、ソフトウェアによってトリミングを行なう方法などが知られている。ソフトウェアによる方法では、電気的に書き換え可能な不揮発性半導体メモリにトリミングコードを予め記憶しておき、半導体装置の初期化時に、メモリから読み出されたトリミングコードに応じて抵抗回路の抵抗値が設定される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１３３８００号公報
【非特許文献】
【０００６】
【非特許文献１】Y.Okuda他、"A Trimming-Free CMOS Bandgap-Reference Circuit with Sub-1-V-Supply Voltage Operation"、2007 Symposium on VLSI Circuits Digest of Technical Papers、p.96-97
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、電源電圧の立上げ時には、不揮発性メモリは正常に動作しないのでトリミングコードの値は不定である。すなわち、電源立上げ時には、トリミングコードは、設定可能なコード値の最小値から最大値まで変動する可能性があり、この結果、基準電圧生成回路（たとえば、ＢＧＲ回路）から出力される基準電圧の値も大きくばらつく可能性がある。
【０００８】
特に問題となるのが、上記の基準電圧と外部電源電圧とを比較することによってリセット解除のタイミングを決定するような構成のパワーオンリセット回路が半導体装置に設けられている場合である。この場合、基準電圧の値が大きくばらつくとリセットの解除のタイミングも大きくばらついてしまう。リセットが解除されるタイミングに基づいて不揮発性メモリからトリミングコードが読み出されるので、トリミングコードが正常な値に設定されない場合もあり得る。
【０００９】
この発明の目的は、トリミングデータによって調整可能な基準電圧発生回路を備えた半導体装置において、電源が立ち上がるまでの基準電圧のばらつきの影響を受けないようにすることである。
【課題を解決するための手段】
【００１０】
この発明の実施の一形態による半導体装置は、基準電圧生成部と、不揮発性メモリと、パワーオンリセット回路と、制御回路とを備える。基準電圧生成部は、外部電源電圧に基づいて、トリミングデータに応じて調整された第１の基準電圧およびこのトリミングデータに依存しない第２の基準電圧を生成する。不揮発性メモリは、第１の基準電圧または第１の基準電圧に基づく電圧によって動作し、上記のトリミングデータを記憶する。パワーオンリセット回路は、電源立上げ時に外部電源電圧が第２の基準電圧の定数倍に達したときにリセット信号の論理レベルを切替える。制御回路は、リセット信号の論理レベルの切り替えに応答して、不揮発性メモリに記憶された上記のトリミングデータを基準電圧生成部に読込ませる。
【発明の効果】
【００１１】
上記の実施の形態によれば、基準電圧生成部はトリミングデータに応じて調整された第１の基準電圧と、このトリミングデータに依存しない第２の基準電圧とを生成する。そして、第２の基準電圧に基づいてリセット信号の論理レベルを切替えるタイミングが決定される。したがって、電源が立ち上がるまでの第１の基準電圧のばらつきの影響を受けないようにすることができる。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１による半導体装置１０の構成を示すブロック図である。
【図２】図１のＰＯＲ回路５の構成の一例を示す回路図である。
【図３】図１の基準電圧生成部１の構成の一例を示す回路図である。
【図４】図１の各部の電圧波形を模式的に示すタイミング図である。
【図５】この発明の実施の形態２による半導体装置で用いられる基準電圧生成部１Ａの構成を示すブロック図である。
【図６】図５の降圧回路３０の構成の一例を示す回路図である。
【図７】この発明の実施の形態３による半導体装置で用いられる基準電圧生成部１Ｂの構成を示すブロック図である。
【図８】図７のＢＧＲ回路２０Ａの構成を示す回路図である。
【図９】図７の降圧回路３０Ａの構成を示す回路図である。
【図１０】この発明の実施の形態４による半導体装置で用いられる基準電圧生成部１Ｃの構成を示すブロック図である。
【図１１】図１０の降圧回路３０Ｂの構成を示す回路図である。
【図１２】この発明の実施の形態５による半導体装置で用いられる基準電圧生成部１Ｄの構成を示すブロック図である。
【図１３】図１２のＢＧＲ回路２０Ｂの構成を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１４】
［実施の形態１］
図１は、この発明の実施の形態１による半導体装置１０の構成を示すブロック図である。図１を参照して、半導体装置１０は、基準電圧生成部１と、バッファ回路２と、フラッシュメモリ３と、内部回路４と、パワーオンリセット（ＰＯＲ：Power-On Reset）回路５と、制御回路６とを含む集積回路（ＩＣ：Integrated Circuit）である。半導体装置１０がマイクロコンピュータの場合、内部回路４には、中央処理装置（ＣＰＵ：Central Processing Unit）、ＲＡＭ（Random Access Memory）、および周辺ＬＳＩ（Large Scale Integration）などが含まれる。
【００１５】
基準電圧生成部１は、半導体装置１０の外部から受けた外部電源電圧ＶＣＣによって動作し、基準電圧Ｖ１＊，Ｖ２を生成する。この基準電圧Ｖ１＊，Ｖ２が、半導体装置１０の作製プロセス、外部電源電圧ＶＣＣ、および動作温度になるべく依存しないように基準電圧生成部１は設計される。
【００１６】
ただし、実際の回路特性と設計値とにずれが生じることは避け難いので、基準電圧生成部１のうち、基準電圧Ｖ１＊の生成に関係する部分には、トリミングコードＴＲＭ１によって調整可能な回路構成となっており、ここでは調整に抵抗素子を用いている。抵抗素子に代えてＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いることもできる。半導体装置１０の作製後に、トリミングコードＴＲＭ１が実際の回路特性に応じて決定され、フラッシュメモリ３に記憶される。半導体装置１０の初期化時にフラッシュメモリ３から読み出されたトリミングコードＴＭＲ１によって抵抗回路の抵抗値が設定される。この結果、基準電圧Ｖ１＊を、作製プロセス、外部電源電圧、および動作温度に依存しないように調整することができる（基準電圧Ｖ１＊の末尾の「＊」はトリミングコードで調整されたことを表わす）。
【００１７】
一方、基準電圧Ｖ２の生成に関係した回路部分についてはトリミングコードＴＲＭ１による調整が行なわれず、基準電圧Ｖ２は、トリミングコードＴＲＭ１に依存しない電圧となっている。基準電圧生成部１の具体的な回路例については図３で説明する。
【００１８】
バッファ回路２は、外部電源電圧ＶＣＣによって動作し、入力された基準電圧Ｖ１＊に等しい大きさの内部電源電圧ＶＤＤを生成して出力する。バッファ回路２は、次段のフラッシュメモリ３および内部回路４に供給する電流量を増加させるために設けられる。
【００１９】
フラッシュメモリ３は、トリミングコードＴＭＲ１を含むトリミングデータが予め書き込まれた不揮発性半導体メモリであり、内部電源電圧ＶＤＤによって動作する。フラッシュメモリ３のように、回路内で内部電源電圧ＶＤＤを昇圧した昇圧電圧を生成する場合には、内部電源電圧ＶＤＤの設定値からの僅かなずれによって昇圧電圧が大きく異なることになる。特に、昇圧電圧が高すぎる場合には、データ書込時や消去時におけるゲート絶縁膜の劣化の原因となる。したがって、フラッシュメモリ３に供給される内部電源電圧ＶＤＤの精度は極めて重要である。
【００２０】
フラッシュメモリ３に代えて、ＭＲＡＭ（Magnetoresistive Random Access Memory）などの不揮発性メモリを用いることができる。半導体装置１０がマイクロコンピュータの場合には、フラッシュメモリ３は、トリミングデータの他にプログラムなどを記憶するＲＯＭ（Read Only Memory）として構成されていてもよい。
【００２１】
ＰＯＲ回路５は、電源立上げ時に外部電源電圧ＶＣＣに応じたリセット信号ＲＳを出力する。図１の場合、外部電源電圧ＶＣＣが基準電圧Ｖ２の所定倍より小さい場合には、リセット信号ＲＳはロー（Ｌ）レベルであり（リセット状態）、外部電源電圧ＶＣＣが基準電圧Ｖ２の所定倍以上になるとリセット信号ＲＳがハイ（Ｈ）レベルに切替わる（リセット状態の解除）。ＰＯＲ回路５の具体例については図２で説明する。
【００２２】
制御回路６は、外部電源電圧ＶＣＣによって動作し、ＰＯＲ回路５からリセット信号ＲＳを受ける。制御回路６は、リセットが解除されたタイミングを基準にしてフラッシュメモリ３および内部回路４に対して制御信号ＣＳ１，ＣＳ２をそれぞれ出力する。フラッシュメモリ３は、制御信号ＣＳ１に応答して、トリミングコードＴＲＭ１を基準電圧生成部１に出力する。内部回路４は、制御信号ＣＳ２に応答してレジスタ類などを初期化する。
【００２３】
図２は、図１のＰＯＲ回路５の構成の一例を示す回路図である。
図２を参照して、ＰＯＲ回路５は、抵抗素子１５，１６と、外部電源電圧ＶＣＣによって動作する比較器１７とを含む。抵抗素子１５，１６は、外部電源電圧ＶＣＣを受ける電源ノードＮ１と、接地電圧ＧＮＤを受ける接地ノードＮ２との間に直列に接続される。比較器１７の非反転入力端子は、抵抗素子１５，１６の接続ノード１８に接続される。比較器１７の反転入力端子には図１の基準電圧生成部１から出力された基準電圧Ｖ２が入力される。比較器１７の出力端子からリセット信号ＲＳが出力される。図２の構成のＰＯＲ回路５では、接続ノード１８の検出電圧が基準電圧Ｖ２を超えるとリセット信号ＲＳがＨレベルになり、リセット状態が解除される。なお、ここではリセット状態をＬレベル、リセット解除状態をＨレベルとしているが、逆の論理の場合であっても同様の回路構成で容易に実現可能である。
【００２４】
図２の場合と異なり、基準電圧Ｖ２によらずに外部電源電圧ＶＣＣのみに基づいてリセット信号を生成するタイプのＰＯＲ回路も知られている。しかしながら、このようなタイプのＰＯＲ回路は、作製プロセス、外部電源電圧ＶＣＣ、および動作温度に依存してリセットが解除されるタイミングがばらつきやすい。基準電圧Ｖ２と外部電源電圧ＶＣＣを比較する図２のような構成のＰＯＲ回路を用いることによって、リセット信号が解除されるタイミングのばらつきを抑制することができる。
【００２５】
図３は、図１の基準電圧生成部１の構成の一例を示す回路図である。図３の場合、基準電圧生成部１はバンドギャップリファレンス（ＢＧＲ：Band-Gap Reference）回路２０によって構成される。ＢＧＲ回路２０は、非特許文献１（Y.Okuda他、"A Trimming-Free CMOS Bandgap-Reference Circuit with Sub-1-V-Supply Voltage Operation"、2007 Symposium on VLSI Circuits Digest of Technical Papers、p.96-97）に開示された回路を変形したものである。
【００２６】
図３を参照して、ＢＧＲ回路２０は、ＰＭＯＳ（Positive Channel Metal Oxide Semiconductor）トランジスタＭ１〜Ｍ５と、ＮＰＮ型のバイポーラトランジスタＴｒ１〜Ｔｒ５と、抵抗素子２４〜２６と、オペアンプＡ１，Ａ２と、複数のトランスミッションゲート２７とを含む。バイポーラトランジスタＴｒ２はｍ個のバイポーラトランジスタが並列接続されたものである。まず、これらの構成要素間の接続について説明する。
【００２７】
トランジスタＭ１，Ｔｒ１はこの順で電源ノードＮ１と接地ノードＮ２との間に直列に接続される。同様に、トランジスタＭ２，Ｔｒ２がこの順でノードＮ１，Ｎ２間に直列に接続され、トランジスタＭ３，Ｔｒ３および抵抗素子２４がこの順でノードＮ１，Ｎ２間に直列に接続される。トランジスタＭ４，Ｔｒ４および複数の抵抗素子２５がこの順でノードＮ１，Ｎ２間に直列に接続され、トランジスタＭ５，Ｔｒ５および抵抗素子２６がこの順でノードＮ１，Ｎ２間に直列に接続される。トランジスタＴｒ１，Ｔｒ４，Ｔｒ５は、ベースとコレクタとが接続されたダイオード接続のトランジスタである。
【００２８】
複数のトランスミッションゲート２７は、複数の抵抗素子２５の少なくとも一部とそれぞれ並列に設けられ、互いに対応するトランスミッションゲート２７と抵抗素子２５とが並列に設けられる。各トランスミッションゲート２７のオン／オフは、トリミングコードＴＲＭ１に応じて決まる。したがって、バイポーラトランジスタＴｒ４のエミッタと接地ノードＮ２との間の抵抗値Ｒ２は、トリミングコードＴＲＭ１に応じて変更可能になっている。
【００２９】
オペアンプＡ１は、その反転入力端子がＰＭＯＳトランジスタＭ１のドレイン（ノードＮ１１）に接続され、非反転入力端子がＰＭＯＳトランジスタＭ２のドレイン（ノードＮ１２）に接続され、出力端子がバイポーラトランジスタＴｒ１〜Ｔｒ３のベースに接続される。オペアンプＡ２は、その非反転入力端子がＰＭＯＳトランジスタＭ３のドレイン（ノードＮ１３）に接続され、反転入力端子がＰＭＯＳトランジスタＭ１のドレイン（ノードＮ１１）に接続され、出力端子がＰＭＯＳトランジスタＭ１〜Ｍ５のゲートに接続される。
【００３０】
次に、ＢＧＲ回路２０の動作について説明する。ＢＧＲ回路２０において、ＰＭＯＳトランジスタＭ１〜Ｍ５のサイズ（チャネル幅Ｗとチャネル長との比Ｗ／Ｌ）が等しいとすると、各ＰＭＯＳトランジスタに流れる電流Ｉｏ（以下、基準電流Ｉｏと称する）は等しい。ＢＧＲ回路２０は、機能的に見て、この基準電流Ｉｏを生成する基準電流生成部２１と、基準電流Ｉｏに基づいた電圧を出力する電圧出力部２２，２３とに分割できる。
【００３１】
基準電流生成部２１は、ＰＭＯＳトランジスタＭ１〜Ｍ３、バイポーラトランジスタＴｒ１〜Ｔｒ３、オペアンプＡ１，Ａ２、および抵抗素子２４を含む。バイポーラトランジスタＴｒ１，Ｔｒ３のベース・エミッタ間電圧をそれぞれＶｂｅ１，Ｖｂｅ３とし、抵抗素子２４の抵抗値をＲ１とする。オペアンプＡ２によって、ＰＭＯＳトランジスタＭ１のドレイン（ノードＮ１１）の電位と、ＰＭＯＳトランジスタＭ３のドレイン（ノードＮ１３）の電位とが等しくなるように基準電流Ｉｏが決定される。基準電流Ｉｏは、
Ｖｂｅ１＝Ｖｂｅ３＋Ｉｏ×Ｒ１ …(1)
の関係を満たす。上式（１）から、基準電流Ｉｏは、
Ｉｏ＝（Ｖｂｅ１−Ｖｂｅ３）／Ｒ１ …(2)
と求まる。オペアンプＡ１は、オペアンプＡ２のオフセットによって基準電流Ｉｏが変動するのを抑制するために設けられている。
【００３２】
電圧出力部２２は、ＰＭＯＳトランジスタＭ４、バイポーラトランジスタＴｒ４、および複数の抵抗素子２５を含む。電圧出力部２２は、基準電流Ｉｏに基づいてトリミングコードＴＲＭ１によって調整された基準電圧Ｖｏｕｔ１（図１の基準電圧Ｖ１＊に対応する）を生成し、生成した基準電圧Ｖｏｕｔ１を出力ノードＯＵＴ１（ＰＭＯＳトランジスタＭ４のドレイン）から出力する。バイポーラトランジスタＴｒ４のベース・エミッタ間電圧をＶｂｅ４とすると、基準電圧Ｖｏｕｔ１は、
Ｖｏｕｔ１＝Ｖｂｅ４＋Ｉｏ×Ｒ２
＝Ｖｂｅ４＋（Ｖｂｅ１−Ｖｂｅ３）×Ｒ２／Ｒ１ …(3)
で与えられる。
【００３３】
上式（３）において、Ｖｂｅ４の温度係数は負であり、Ｖｂｅ１−Ｖｂｅ３の温度係数は、（ｋ／ｑ）×ｌｎ（ｍ）（ただし、ｋはボルツマン定数、ｑは電気素量、ｌｎは自然対数、ｍはバイポーラトランジスタＴｒ３の並列接続数を表わす）となって正になる。したがって、抵抗値の比Ｒ２／Ｒ１を調整することによって出力電圧Ｖｏｕｔ１の温度係数を０にすることができる。抵抗値Ｒ２はトリミングコードＴＲＭ１により調整可能であるので、半導体装置の作製プロセスの影響でＶｂｅ４の温度係数と抵抗値の比Ｒ２／Ｒ１が設計値からずれても抵抗値Ｒ２を調整することによって、出力電圧Ｖｏｕｔの温度係数をほぼ０にすることができる。
【００３４】
電圧出力部２３は、ＰＭＯＳトランジスタＭ５、バイポーラトランジスタＴｒ５、および抵抗素子２６を含む。電圧出力部２３は、基準電流Ｉｏに基づいてトリミングコードＴＲＭ１に依存しない基準電圧Ｖｏｕｔ２（図１の基準電圧Ｖ２に対応する）を生成し、生成した基準電圧Ｖｏｕｔ２を出力ノードＯＵＴ２（ＰＭＯＳトランジスタＭ５のドレイン）から出力する。バイポーラトランジスタＴｒ４のベース・エミッタ間電圧をＶｂｅ５とし、抵抗素子２６の抵抗値をＲ３とすると、基準電圧Ｖｏｕｔ２は、
Ｖｏｕｔ２＝Ｖｂｅ５＋Ｉｏ×Ｒ３
＝Ｖｂｅ５＋（Ｖｂｅ１−Ｖｂｅ３）×Ｒ３／Ｒ１ …(4)
で与えられる。
【００３５】
上式（４）において、Ｖｂｅ５の温度係数は負であり、Ｖｂｅ１−Ｖｂｅ３の温度係数は、式（３）で説明したように（ｋ／ｑ）×ｌｎ（ｍ）となって正になる。したがって、抵抗値の比Ｒ３／Ｒ１を調整することによって出力電圧Ｖｏｕｔ１の温度係数を０にすることができる。ただし、式（４）の抵抗値Ｒ３はトリミングコードＴＲＭ１によって調整できないので、作製プロセスのばらつきの影響を完全に除去できない。この結果、出力電圧Ｖｏｕｔ２の精度は、トリミングコードＴＲＭ１によって調整された出力電圧Ｖｏｕｔ１の精度よりも劣る。
【００３６】
図４は、図１の各部の電圧波形を模式的に示すタイミング図である。図４は、上から順に、図１の外部電源電圧ＶＣＣの波形、トリミングコードＴＲＭ１、基準電圧Ｖ１＊の波形、内部電源電圧ＶＤＤの波形、基準電圧Ｖ２の波形、およびリセット信号ＲＳの波形を示す。以下、図１および図４を参照して、半導体装置１０の電源立上げ時の動作について説明する。
【００３７】
図４の時刻ｔ１で電源が投入されることによって、外部電源電圧ＶＣＣが０Ｖから徐々に上昇する。これに応じて、基準電圧生成部１から出力される基準電圧Ｖ１＊，Ｖ２、および基準電圧Ｖ１＊に基づく内部電源電圧ＶＤＤも、０Ｖから徐々に上昇する。この電源電圧の立上がり時は、トリミングコードＴＲＭ１は不定である。すなわち、トリミングコードＴＲＭ１は、設定可能なコード値の最小値から最大値まで変動する可能性がある。この結果、トリミングコードＴＲＭ１に依存する基準電圧Ｖ１＊および内部電源電圧ＶＤＤの値も大きくばらついてしまう。一方、基準電圧Ｖ２はトリミングコードＴＲＭ１に依存しないので、作製プロセスに起因するばらつきがあるが、電源立上がり時の基準電圧Ｖ１＊および内部電源電圧ＶＤＤのばらつきに比べると基準電圧Ｖ２のばらつきは小さい。図４では、基準電圧Ｖ１＊，Ｖ２および内部電源電圧ＶＤＤのばらつきがハッチングで示されている。
【００３８】
次の時刻ｔ２で、外部電源電圧ＶＣＣが基準電圧Ｖ２の所定倍に達すると、ＰＯＲ回路５は、リセット信号ＲＳをＬレベルからＨレベルに切替える。すなわち、リセット状態が解除される。このリセット状態の解除のタイミングは、基準電圧Ｖ２のばらつきに応じてばらつく。制御回路６は、リセットの解除を受けて、リセットの解除のタイミング（時刻ｔ２）から所定の時間が経過した後に、トリミングデータの読出信号（制御信号ＣＳ１）を出力する。
【００３９】
次の時刻ｔ３で、フラッシュメモリ３は、制御信号ＣＳ１を受けて、予め設定されたトリミングコードＴＲＭ１を基準電圧生成部１に出力する。時刻ｔ３以降、基準電圧生成部１は、予め設定されたトリミングコードＴＲＭ１に基づいて基準電圧Ｖ１＊を生成して出力するので、基準電圧Ｖ１＊および内部電源電圧ＶＤＤの作製プロセス、外部電源電圧ＶＣＣ、および動作温度によるばらつきは極めて小さくなる。一方、基準電圧Ｖ２はトリミングコードＴＲＭ１に依存しないので、時刻ｔ３以前と以後とで基準電圧Ｖ２のばらつきは変わらない。
【００４０】
仮に、ＰＯＲ回路５が基準電圧Ｖ１＊と外部電源電圧ＶＣＣとを比較することによってリセット信号を解除するタイミングを決定していたとする。そうすると、電源電圧の立上がり時でトリミングコードＴＲＭ１が不定のときには、リセットが解除されるタイミングは、基準電圧Ｖ１＊のばらつきの影響を受けて大きくばらつく。たとえば、基準電圧Ｖ１＊が設計値より低い場合には、外部電源電圧ＶＣＣがフラッシュメモリ３の動作に必要な電圧レベルまで達しないうちにリセットが解除される可能性がある。逆に基準電圧Ｖ１＊が設計値より高い場合には、外部電源電圧が基準電圧Ｖ１＊の所定倍に達することができずにリセットが解除されない可能性がある。特に、半導体装置が低電源電圧で動作する場合には、リセット解除のタイミングのマージンが小さくなるので、基準電圧Ｖ１＊のばらつきの影響を受けやすい。
【００４１】
これに対して、実施の形態１による半導体装置１０の場合、ＰＯＲ回路など、電源立上げ時に基準電圧の供給を必要とする回路に対しては、トリミングコードＴＲＭ１に依存しない基準電圧Ｖ２が供給される。フラッシュメモリなど、電源立上げ後の定常状態に基準電圧の供給を必要とする回路に対しては、トリミングコードＴＲＭ１によって調整された高精度の基準電圧Ｖ１＊が供給される。この結果、電源立上げ後にはトリミングコードＴＲＭ１によって調整された高精度の基準電圧の供給が可能になるとともに、電源立上げ時にトリミングコードＴＲＭ１が不定になることによる基準電圧のばらつきの影響を受けないようにすることができる。
【００４２】
図３で説明したＢＧＲ回路２０では、基準電圧Ｖ１＊を出力する電圧出力部２２と基準電圧Ｖ２を出力する電圧出力部２３との両方に対して、共通の基準電流生成部２１によって生成された基準電流Ｉｏが供給される。したがって、基準電圧Ｖ１＊を生成するためのＢＧＲ回路と、基準電圧Ｖ２を生成するためのＢＧＲ回路とを別々に設ける場合に比べて回路面積を小さくできるとともに消費電力を低減することができる。
【００４３】
次に、図１の半導体装置１０において基準電圧生成部１の構成の変形した例（実施の形態２〜５）について説明する。以下の各実施の形態では、図１の基準電圧生成部１以外の構成は図１の場合と共通するので説明を繰返さない。
【００４４】
［実施の形態２］
図５は、この発明の実施の形態２による半導体装置で用いられる基準電圧生成部１Ａの構成を示すブロック図である。図５を参照して、基準電圧生成部１Ａは、トリミングコードＴＲＭ１を受けるＢＧＲ回路２０と、トリミングコードＴＲＭ２を受ける降圧回路３０（電圧調整回路とも称する）とを含む。トリミングコードＴＲＭ１，ＴＲＭ２は、図１のフラッシュメモリ３に予め記憶され、制御回路６から出力された制御信号ＣＳ１に応答してフラッシュメモリ３から読み出される。
【００４５】
ＢＧＲ回路２０は、トリミングコードＴＲＭ１に応じて調整された基準電圧Ｖ３＊を出力ノードＯＵＴ１から出力するとともに、トリミングコードＴＲＭ１に依存しない基準電圧Ｖ２を出力ノードＯＵＴ２から出力する。ＢＧＲ回路２０の詳細は、図３と同じであるので説明を繰返さない。出力された基準電圧Ｖ３＊は降圧回路３０に供給され、基準電圧Ｖ２は図１のＰＯＲ回路５に供給される。
【００４６】
降圧回路３０は、外部電源電圧ＶＣＣを降圧した基準電圧Ｖ１＊を生成し、生成した基準電圧Ｖ１＊を図１のバッファ回路２に出力する。基準電圧Ｖ１＊は、入力ノードＩＮ１に入力された基準電圧Ｖ１＊の定数倍になるようにトリミングコードＴＲＭ２によって調整される。
【００４７】
ＢＧＲ回路２０によって生成される基準電圧Ｖ３＊は、温度係数が０になるようにトリミングコードＴＲＭ１によって調整される。このとき温度依存性が優先されるために、基準電圧Ｖ３＊の値が設計値からずれる場合がある。この電圧値のずれを微調整するために降圧回路３０が設けられている。
【００４８】
図６は、図５の降圧回路３０の構成の一例を示す回路図である。
図５、図６を参照して、降圧回路３０は、差動アンプ３１と、ＰＭＯＳトランジスタ３２と、ｎ個（ｎは３以上の整数）の抵抗素子３３＿１〜３３＿ｎと、選択回路３４とを含む。差動アンプ３１の反転入力端子は入力ノードＩＮ１に接続され、非反転入力端子は選択回路３４の出力ノードに接続され、出力端子はＰＭＯＳトランジスタ３２のゲートに接続される。ＰＭＯＳトランジスタ３２のソースは電源ノードＮ１（外部電源電圧ＶＣＣ）に接続され、ドレインは出力ノードＯＵＴ３に接続される。抵抗素子３３＿１〜３３＿ｎは、この順で接地ノードＮ２（接地電圧ＧＮＤ）とＰＭＯＳトランジスタ３２のドレインとの間に直列に接続される。選択回路３４は、抵抗素子３３＿１〜３３＿ｎの接続ノード３５＿１〜３５＿ｎ−１のうち、トリミングコードＴＲＭ２によって選択されたノード（選択ノードと称する）の電圧を差動アンプ３１の非反転入力端子に出力する。
【００４９】
降圧回路３０において、選択ノードと接地ノードＮ２との間の抵抗値をＲｆとし、直列接続された抵抗素子３３＿１〜３３＿ｎの合成抵抗値をＲｏとすれば、出力ノードＯＵＴ３の電圧（図５の基準電圧Ｖ１＊）は、入力ノードＩＮ１の入力電圧（図５の基準電圧Ｖ３＊）のＲｏ／Ｒｆ倍になる。抵抗値ＲｆはトリミングコードＴＲＭ２によって調整可能であるので、高精度の基準電圧Ｖ１＊を生成することができる。
【００５０】
上記のとおり、図５の基準電圧生成部１Ａによれば、電源立上げ後の定常状態のとき、作製プロセス、外部電源電圧ＶＣＣ、および動作温度にほとんど依存しない高精度の基準電圧Ｖ１＊を図１のフラッシュメモリ３に出力することができる。一方、基準電圧生成部１Ａは、トリミングコードＴＲＭ１，ＴＲＭ２のいずれにも依存しない基準電圧Ｖ２を図１のＰＯＲ回路５に出力することによって、電源立上げ時にトリミングコードＴＲＭ１，ＴＲＭ２が不定になることによる基準電圧Ｖ１＊のばらつきの影響を受けないようにすることができる。
【００５１】
［実施の形態３］
図７は、この発明の実施の形態３による半導体装置で用いられる基準電圧生成部１Ｂの構成を示すブロック図である。図７を参照して、基準電圧生成部１Ｂは、トリミングコードに依存しないＢＧＲ回路２０Ａと、トリミングコードＴＲＭ２の入力を受ける降圧回路３０Ａとを含む。トリミングコードＴＲＭ２は、図１のフラッシュメモリ３に予め記憶され、制御回路６から出力された制御信号ＣＳ１に応じて読み出される。図７のＢＧＲ回路２０Ａはトリミングコードによって温度係数の微調整ができないので、半導体装置の作製プロセスによる影響が小さい場合に適している。
【００５２】
図８は、図７のＢＧＲ回路２０Ａの構成を示す回路図である。図７、図８を参照して、ＢＧＲ回路２０Ａは、トリミングコードに依存しない基準電圧Ｖ４を生成し、生成した基準電圧Ｖ４を出力ノードＯＵＴ２から出力する。ＢＧＲ回路２０Ａは、図３のＢＧＲ回路２０から電圧出力部２２を取除いた構成と同じであり、基準電流生成部２１と電圧出力部２３とを含む。図８の基準電流生成部２１および電圧出力部２３については、図３と同一または相当する部分に同一の参照符号を付して説明を繰返さない。
【００５３】
図９は、図７の降圧回路３０Ａの構成を示す回路図である。図７、図９を参照して、降圧回路３０Ａは、入力ノードＩＮ１に入力された基準電圧Ｖ４に基づいて外部電源電圧ＶＣＣを降圧した基準電圧Ｖ１＊，Ｖ２を生成して出力ノードＯＵＴ３，ＯＵＴ４からそれぞれ出力する。基準電圧Ｖ１＊はトリミングコードＴＲＭ２に応じて調整された電圧であり、基準電圧Ｖ２はトリミングコードに依存しない電圧である。
【００５４】
降圧回路３０Ａは、差動アンプ３１と、ＰＭＯＳトランジスタ３２と、ｎ個（ｎは３以上の整数）の抵抗素子３３＿１〜３３＿ｎと、選択回路３４とを含む。抵抗素子３３＿１〜３３＿ｎは、この順で接地ノードＮ２（接地電圧ＧＮＤ）とＰＭＯＳトランジスタ３２のドレインとの間に直列に接続される。選択回路３４は、抵抗素子３３＿１〜３３＿ｎの接続ノード３５＿１〜３５＿ｎ−１のうち、トリミングコードＴＲＭ２によって選択されたノード（選択ノードと称する）の電位を出力ノードＯＵＴ３に出力する。差動アンプ３１の反転入力端子は入力ノードＩＮ１に接続され、非反転入力端子は抵抗素子３３＿１〜３３＿ｎの接続ノード３５＿１〜３５＿ｎ−１のうちの１つであるフィードバックノード（図９の場合、接続ノード３５＿１）と接続され、出力端子はＰＭＯＳトランジスタ３２のゲートに接続される。ＰＭＯＳトランジスタ３２のソースは電源ノードＮ１（外部電源電圧ＶＣＣ）に接続される。出力ノードＯＵＴ４は、抵抗素子３３＿１〜３３＿ｎの接続ノード３５＿１〜３５＿ｎ−１のうちの１つである固定出力ノード（図９の場合、接続ノード３５＿２）と接続される。
【００５５】
上記の構成の降圧回路３０Ａにおいて、選択ノードと接地ノードＮ２との間の抵抗値をＲｏ１とし、固定出力ノードと接地ノードＮ２との間の抵抗値をＲｏ２とし、フィードバックノードと接地ノードＮ２との間の抵抗値をＲｆとする。そうすると、出力ノードＯＵＴ３の電圧（図７の基準電圧Ｖ１＊に対応する）は、入力ノードＩＮ１の電圧（図７の基準電圧Ｖ４に対応する）のＲｏ１／Ｒｆ倍になる。出力ノードＯＵＴ４の電圧（図７の基準電圧Ｖ２に対応する）は、入力ノードＩＮ１の電圧（図７の基準電圧Ｖ４に対応する）のＲｏ２／Ｒｆ倍になる。抵抗値Ｒｏ１はトリミングコードＴＲＭ２によって調整可能であるので、調整後の基準電圧Ｖ１＊の精度は、基準電圧Ｖ２の精度よりも高い。
【００５６】
実施の形態３の基準電圧生成部１Ｂによれば、電源立上げ後の定常状態のとき、作製プロセス、外部電源電圧ＶＣＣ、および動作温度にほとんど依存しない基準電圧Ｖ１＊を図１のフラッシュメモリ３に出力することができる。一方、基準電圧生成部１Ｂは、トリミングコードＴＲＭ２に依存しない基準電圧Ｖ２を図１のＰＯＲ回路５に出力することによって、電源立上げ時にトリミングコードＴＲＭ２が不定になることによる基準電圧Ｖ１＊のばらつきの影響を受けないようにすることができる。
【００５７】
［実施の形態４］
図１０は、この発明の実施の形態４による半導体装置で用いられる基準電圧生成部１Ｃの構成を示すブロック図である。図１０を参照して、基準電圧生成部１Ｃは、トリミングコードＴＲＭ１を受けるＢＧＲ回路２０と、トリミングコードＴＲＭ２を受ける降圧回路３０と、トリミングコードに依存しない降圧回路３０Ｂとを含む。トリミングコードＴＲＭ１，ＴＲＭ２は、図１のフラッシュメモリ３に予め記憶され、制御回路６から出力された制御信号ＣＳ１に応答してフラッシュメモリ３から読み出される。
【００５８】
ＢＧＲ回路２０は、トリミングコードＴＲＭ１によって調整された基準電圧Ｖ３＊を生成するとともに、トリミングコードＴＲＭ１，ＴＲＭ２のいずれにも依存しない基準電圧Ｖ４を生成する。ＢＧＲ回路２０の構成の詳細は、図３と同じであるので説明を繰返さない。生成された基準電圧Ｖ３＊は出力ノードＯＵＴ１から降圧回路３０に出力され、基準電圧Ｖ４は出力ノードＯＵＴ２から降圧回路３０Ｂに出力される。
【００５９】
降圧回路３０は、入力ノードＩＮ１に入力された基準電圧Ｖ３＊に基づいて、外部電源電圧ＶＣＣを降圧した基準電圧Ｖ１＊を生成して出力ノードＯＵＴ３から出力する。出力された基準電圧Ｖ１＊は、トリミングコードＴＲＭ２によって調整された倍率を基準電圧Ｖ３＊に乗じたものである。降圧回路３０の構成の詳細は、図６と同じであるので説明を繰返さない。
【００６０】
図１１は、図１０の降圧回路３０Ｂの構成を示す回路図である。図１０、図１１を参照して、降圧回路３０Ｂは、入力ノードＩＮ２に入力された基準電圧Ｖ４に基づいて、外部電源電圧ＶＣＣを降圧した基準電圧Ｖ２を生成して出力ノードＯＵＴ４から出力する。
【００６１】
降圧回路３０Ｂは、差動アンプ３１と、ＰＭＯＳトランジスタ３２と、抵抗素子３３＿１，３３＿２とを含む。抵抗素子３３＿１，３３＿２は、この順で接地ノードＮ２（接地電圧ＧＮＤ）とＰＭＯＳトランジスタ３２のドレインとの間に直列に接続される。差動アンプ３１の反転入力端子は入力ノードＩＮ２に接続され、非反転入力端子は抵抗素子３３＿１，３３＿２の接続ノード３５＿１に接続され、出力端子はＰＭＯＳトランジスタ３２のゲートに接続される。ＰＭＯＳトランジスタ３２のソースは電源ノードＮ１（外部電源電圧ＶＣＣ）に接続され、ドレインは出力ノードＯＵＴ４に接続される。
【００６２】
上記の構成の降圧回路３０において、接続ノード３５＿１と接地ノードＮ２との間の抵抗値をＲｆとし、直列接続された抵抗素子３３＿１，３３＿２の合成抵抗値をＲｏとする。そうすると、出力ノードＯＵＴ４の電圧（図１０の基準電圧Ｖ２に対応する）は、入力ノードＩＮ１の電圧（図１０の基準電圧Ｖ４に対応する）のＲｏ／Ｒｆ倍になる。抵抗値Ｒｏ，ＲｆはトリミングコードＴＲＭ１，ＴＲＭ２によらない固定値である。
【００６３】
図１０の基準電圧生成部１Ｃによれば、電源立上げ後の定常状態のとき、作製プロセス、外部電源電圧ＶＣＣ、および動作温度にほとんど依存しない高精度の基準電圧Ｖ１＊を図１のフラッシュメモリ３に出力することができる。一方、基準電圧生成部１Ｃは、トリミングコードＴＲＭ１，ＴＲＭ２のいずれにも依存しない基準電圧Ｖ２を図１のＰＯＲ回路５に出力することによって、電源立上げ時にトリミングコードＴＲＭ１，ＴＲＭ２が不定になることによる基準電圧Ｖ１＊のばらつきの影響を受けないようにすることができる。
【００６４】
［実施の形態５］
図１２は、この発明の実施の形態５による半導体装置で用いられる基準電圧生成部１Ｄの構成を示すブロック図である。図１２を参照して、基準電圧生成部１Ｄは、独立した２個のＢＧＲ回路２０Ｂ，２０Ａを含む。ＢＧＲ回路２０Ｂは、トリミングコードＴＲＭ１に応じて調整された基準電圧Ｖ１＊を生成し、生成した基準電圧Ｖ１＊を出力ノードＯＵＴ１から図１のバッファ回路２に出力する。ＢＧＲ回路２０Ａは、トリミングコードに依存しない基準電圧Ｖ２を生成し、生成した基準電圧Ｖ２を図１のＰＯＲ回路５に出力する。ＢＧＲ回路２０Ａの構成の詳細は、図８の場合と同じであるので説明を繰返さない。
【００６５】
図１３は、図１２のＢＧＲ回路２０Ｂの構成を示す回路図である。ＢＧＲ回路２０Ｂは、図３のＢＧＲ回路２０から電圧出力部２３を取除いた構成と同じであり、基準電流生成部２１と電圧出力部２２とを含む。図８の基準電流生成部２１および電圧出力部２２について、図３と同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００６６】
図１２の基準電圧生成部１Ｄによれば、電源立上げ後の定常状態のとき、作製プロセス、外部電源電圧ＶＣＣ、および動作温度にほとんど依存しない高精度の基準電圧Ｖ１＊を図１のフラッシュメモリ３に出力することができる。一方、基準電圧生成部１Ｄは、トリミングコードＴＲＭ１に依存しない基準電圧Ｖ２を図１のＰＯＲ回路５に出力することによって、電源立上げ時にトリミングコードＴＲＭ１が不定になることによる基準電圧Ｖ１＊のばらつきの影響を受けないようにすることができる。
【００６７】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６８】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ 基準電圧生成部、２ バッファ回路、３ フラッシュメモリ、４ 内部回路、５ パワーオンリセット回路、６ 制御回路、１０ 半導体装置、２０，２０Ａ，２０Ｂ バンドギャップリファレンス回路、２１ 基準電流生成部、２２，２３ 電圧出力部、３０，３０Ａ，３０Ｂ 降圧回路、ＣＳ１，ＣＳ２ 制御信号、ＧＮＤ 接地電圧、ＲＳ リセット信号、ＴＲＭ１，ＴＲＭ２ トリミングコード、Ｖ１＊，Ｖ２，Ｖ３＊，Ｖ４ 基準電圧、ＶＣＣ 外部電源電圧、ＶＤＤ 内部電源電圧。
【技術分野】
【０００１】
この発明は基準電圧生成回路を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置の内部で使用される基準電圧には、半導体装置の作製プロセス、外部電源電圧、および動作温度に依存しない安定したものが求められる。この基準電圧を生成する回路として、バンドギャップリファレンス（ＢＧＲ：Band-Gap Reference）回路（たとえば、非特許文献１参照）がよく用いられる。
【０００３】
ＢＧＲ回路は、正の温度依存性を有する電圧と負の温度依存性を有する電圧とを適当な比率で加算することによって温度に依存しない電圧を生成する。この加算比率を微調整するために、ＢＧＲ回路にトリミング用の抵抗回路が設けられる。
【０００４】
抵抗回路のトリミングの方法には、レーザヒューズなどを用いて物理的にトリミングを行なう方法や、ソフトウェアによってトリミングを行なう方法などが知られている。ソフトウェアによる方法では、電気的に書き換え可能な不揮発性半導体メモリにトリミングコードを予め記憶しておき、半導体装置の初期化時に、メモリから読み出されたトリミングコードに応じて抵抗回路の抵抗値が設定される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１３３８００号公報
【非特許文献】
【０００６】
【非特許文献１】Y.Okuda他、"A Trimming-Free CMOS Bandgap-Reference Circuit with Sub-1-V-Supply Voltage Operation"、2007 Symposium on VLSI Circuits Digest of Technical Papers、p.96-97
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、電源電圧の立上げ時には、不揮発性メモリは正常に動作しないのでトリミングコードの値は不定である。すなわち、電源立上げ時には、トリミングコードは、設定可能なコード値の最小値から最大値まで変動する可能性があり、この結果、基準電圧生成回路（たとえば、ＢＧＲ回路）から出力される基準電圧の値も大きくばらつく可能性がある。
【０００８】
特に問題となるのが、上記の基準電圧と外部電源電圧とを比較することによってリセット解除のタイミングを決定するような構成のパワーオンリセット回路が半導体装置に設けられている場合である。この場合、基準電圧の値が大きくばらつくとリセットの解除のタイミングも大きくばらついてしまう。リセットが解除されるタイミングに基づいて不揮発性メモリからトリミングコードが読み出されるので、トリミングコードが正常な値に設定されない場合もあり得る。
【０００９】
この発明の目的は、トリミングデータによって調整可能な基準電圧発生回路を備えた半導体装置において、電源が立ち上がるまでの基準電圧のばらつきの影響を受けないようにすることである。
【課題を解決するための手段】
【００１０】
この発明の実施の一形態による半導体装置は、基準電圧生成部と、不揮発性メモリと、パワーオンリセット回路と、制御回路とを備える。基準電圧生成部は、外部電源電圧に基づいて、トリミングデータに応じて調整された第１の基準電圧およびこのトリミングデータに依存しない第２の基準電圧を生成する。不揮発性メモリは、第１の基準電圧または第１の基準電圧に基づく電圧によって動作し、上記のトリミングデータを記憶する。パワーオンリセット回路は、電源立上げ時に外部電源電圧が第２の基準電圧の定数倍に達したときにリセット信号の論理レベルを切替える。制御回路は、リセット信号の論理レベルの切り替えに応答して、不揮発性メモリに記憶された上記のトリミングデータを基準電圧生成部に読込ませる。
【発明の効果】
【００１１】
上記の実施の形態によれば、基準電圧生成部はトリミングデータに応じて調整された第１の基準電圧と、このトリミングデータに依存しない第２の基準電圧とを生成する。そして、第２の基準電圧に基づいてリセット信号の論理レベルを切替えるタイミングが決定される。したがって、電源が立ち上がるまでの第１の基準電圧のばらつきの影響を受けないようにすることができる。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１による半導体装置１０の構成を示すブロック図である。
【図２】図１のＰＯＲ回路５の構成の一例を示す回路図である。
【図３】図１の基準電圧生成部１の構成の一例を示す回路図である。
【図４】図１の各部の電圧波形を模式的に示すタイミング図である。
【図５】この発明の実施の形態２による半導体装置で用いられる基準電圧生成部１Ａの構成を示すブロック図である。
【図６】図５の降圧回路３０の構成の一例を示す回路図である。
【図７】この発明の実施の形態３による半導体装置で用いられる基準電圧生成部１Ｂの構成を示すブロック図である。
【図８】図７のＢＧＲ回路２０Ａの構成を示す回路図である。
【図９】図７の降圧回路３０Ａの構成を示す回路図である。
【図１０】この発明の実施の形態４による半導体装置で用いられる基準電圧生成部１Ｃの構成を示すブロック図である。
【図１１】図１０の降圧回路３０Ｂの構成を示す回路図である。
【図１２】この発明の実施の形態５による半導体装置で用いられる基準電圧生成部１Ｄの構成を示すブロック図である。
【図１３】図１２のＢＧＲ回路２０Ｂの構成を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１４】
［実施の形態１］
図１は、この発明の実施の形態１による半導体装置１０の構成を示すブロック図である。図１を参照して、半導体装置１０は、基準電圧生成部１と、バッファ回路２と、フラッシュメモリ３と、内部回路４と、パワーオンリセット（ＰＯＲ：Power-On Reset）回路５と、制御回路６とを含む集積回路（ＩＣ：Integrated Circuit）である。半導体装置１０がマイクロコンピュータの場合、内部回路４には、中央処理装置（ＣＰＵ：Central Processing Unit）、ＲＡＭ（Random Access Memory）、および周辺ＬＳＩ（Large Scale Integration）などが含まれる。
【００１５】
基準電圧生成部１は、半導体装置１０の外部から受けた外部電源電圧ＶＣＣによって動作し、基準電圧Ｖ１＊，Ｖ２を生成する。この基準電圧Ｖ１＊，Ｖ２が、半導体装置１０の作製プロセス、外部電源電圧ＶＣＣ、および動作温度になるべく依存しないように基準電圧生成部１は設計される。
【００１６】
ただし、実際の回路特性と設計値とにずれが生じることは避け難いので、基準電圧生成部１のうち、基準電圧Ｖ１＊の生成に関係する部分には、トリミングコードＴＲＭ１によって調整可能な回路構成となっており、ここでは調整に抵抗素子を用いている。抵抗素子に代えてＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いることもできる。半導体装置１０の作製後に、トリミングコードＴＲＭ１が実際の回路特性に応じて決定され、フラッシュメモリ３に記憶される。半導体装置１０の初期化時にフラッシュメモリ３から読み出されたトリミングコードＴＭＲ１によって抵抗回路の抵抗値が設定される。この結果、基準電圧Ｖ１＊を、作製プロセス、外部電源電圧、および動作温度に依存しないように調整することができる（基準電圧Ｖ１＊の末尾の「＊」はトリミングコードで調整されたことを表わす）。
【００１７】
一方、基準電圧Ｖ２の生成に関係した回路部分についてはトリミングコードＴＲＭ１による調整が行なわれず、基準電圧Ｖ２は、トリミングコードＴＲＭ１に依存しない電圧となっている。基準電圧生成部１の具体的な回路例については図３で説明する。
【００１８】
バッファ回路２は、外部電源電圧ＶＣＣによって動作し、入力された基準電圧Ｖ１＊に等しい大きさの内部電源電圧ＶＤＤを生成して出力する。バッファ回路２は、次段のフラッシュメモリ３および内部回路４に供給する電流量を増加させるために設けられる。
【００１９】
フラッシュメモリ３は、トリミングコードＴＭＲ１を含むトリミングデータが予め書き込まれた不揮発性半導体メモリであり、内部電源電圧ＶＤＤによって動作する。フラッシュメモリ３のように、回路内で内部電源電圧ＶＤＤを昇圧した昇圧電圧を生成する場合には、内部電源電圧ＶＤＤの設定値からの僅かなずれによって昇圧電圧が大きく異なることになる。特に、昇圧電圧が高すぎる場合には、データ書込時や消去時におけるゲート絶縁膜の劣化の原因となる。したがって、フラッシュメモリ３に供給される内部電源電圧ＶＤＤの精度は極めて重要である。
【００２０】
フラッシュメモリ３に代えて、ＭＲＡＭ（Magnetoresistive Random Access Memory）などの不揮発性メモリを用いることができる。半導体装置１０がマイクロコンピュータの場合には、フラッシュメモリ３は、トリミングデータの他にプログラムなどを記憶するＲＯＭ（Read Only Memory）として構成されていてもよい。
【００２１】
ＰＯＲ回路５は、電源立上げ時に外部電源電圧ＶＣＣに応じたリセット信号ＲＳを出力する。図１の場合、外部電源電圧ＶＣＣが基準電圧Ｖ２の所定倍より小さい場合には、リセット信号ＲＳはロー（Ｌ）レベルであり（リセット状態）、外部電源電圧ＶＣＣが基準電圧Ｖ２の所定倍以上になるとリセット信号ＲＳがハイ（Ｈ）レベルに切替わる（リセット状態の解除）。ＰＯＲ回路５の具体例については図２で説明する。
【００２２】
制御回路６は、外部電源電圧ＶＣＣによって動作し、ＰＯＲ回路５からリセット信号ＲＳを受ける。制御回路６は、リセットが解除されたタイミングを基準にしてフラッシュメモリ３および内部回路４に対して制御信号ＣＳ１，ＣＳ２をそれぞれ出力する。フラッシュメモリ３は、制御信号ＣＳ１に応答して、トリミングコードＴＲＭ１を基準電圧生成部１に出力する。内部回路４は、制御信号ＣＳ２に応答してレジスタ類などを初期化する。
【００２３】
図２は、図１のＰＯＲ回路５の構成の一例を示す回路図である。
図２を参照して、ＰＯＲ回路５は、抵抗素子１５，１６と、外部電源電圧ＶＣＣによって動作する比較器１７とを含む。抵抗素子１５，１６は、外部電源電圧ＶＣＣを受ける電源ノードＮ１と、接地電圧ＧＮＤを受ける接地ノードＮ２との間に直列に接続される。比較器１７の非反転入力端子は、抵抗素子１５，１６の接続ノード１８に接続される。比較器１７の反転入力端子には図１の基準電圧生成部１から出力された基準電圧Ｖ２が入力される。比較器１７の出力端子からリセット信号ＲＳが出力される。図２の構成のＰＯＲ回路５では、接続ノード１８の検出電圧が基準電圧Ｖ２を超えるとリセット信号ＲＳがＨレベルになり、リセット状態が解除される。なお、ここではリセット状態をＬレベル、リセット解除状態をＨレベルとしているが、逆の論理の場合であっても同様の回路構成で容易に実現可能である。
【００２４】
図２の場合と異なり、基準電圧Ｖ２によらずに外部電源電圧ＶＣＣのみに基づいてリセット信号を生成するタイプのＰＯＲ回路も知られている。しかしながら、このようなタイプのＰＯＲ回路は、作製プロセス、外部電源電圧ＶＣＣ、および動作温度に依存してリセットが解除されるタイミングがばらつきやすい。基準電圧Ｖ２と外部電源電圧ＶＣＣを比較する図２のような構成のＰＯＲ回路を用いることによって、リセット信号が解除されるタイミングのばらつきを抑制することができる。
【００２５】
図３は、図１の基準電圧生成部１の構成の一例を示す回路図である。図３の場合、基準電圧生成部１はバンドギャップリファレンス（ＢＧＲ：Band-Gap Reference）回路２０によって構成される。ＢＧＲ回路２０は、非特許文献１（Y.Okuda他、"A Trimming-Free CMOS Bandgap-Reference Circuit with Sub-1-V-Supply Voltage Operation"、2007 Symposium on VLSI Circuits Digest of Technical Papers、p.96-97）に開示された回路を変形したものである。
【００２６】
図３を参照して、ＢＧＲ回路２０は、ＰＭＯＳ（Positive Channel Metal Oxide Semiconductor）トランジスタＭ１〜Ｍ５と、ＮＰＮ型のバイポーラトランジスタＴｒ１〜Ｔｒ５と、抵抗素子２４〜２６と、オペアンプＡ１，Ａ２と、複数のトランスミッションゲート２７とを含む。バイポーラトランジスタＴｒ２はｍ個のバイポーラトランジスタが並列接続されたものである。まず、これらの構成要素間の接続について説明する。
【００２７】
トランジスタＭ１，Ｔｒ１はこの順で電源ノードＮ１と接地ノードＮ２との間に直列に接続される。同様に、トランジスタＭ２，Ｔｒ２がこの順でノードＮ１，Ｎ２間に直列に接続され、トランジスタＭ３，Ｔｒ３および抵抗素子２４がこの順でノードＮ１，Ｎ２間に直列に接続される。トランジスタＭ４，Ｔｒ４および複数の抵抗素子２５がこの順でノードＮ１，Ｎ２間に直列に接続され、トランジスタＭ５，Ｔｒ５および抵抗素子２６がこの順でノードＮ１，Ｎ２間に直列に接続される。トランジスタＴｒ１，Ｔｒ４，Ｔｒ５は、ベースとコレクタとが接続されたダイオード接続のトランジスタである。
【００２８】
複数のトランスミッションゲート２７は、複数の抵抗素子２５の少なくとも一部とそれぞれ並列に設けられ、互いに対応するトランスミッションゲート２７と抵抗素子２５とが並列に設けられる。各トランスミッションゲート２７のオン／オフは、トリミングコードＴＲＭ１に応じて決まる。したがって、バイポーラトランジスタＴｒ４のエミッタと接地ノードＮ２との間の抵抗値Ｒ２は、トリミングコードＴＲＭ１に応じて変更可能になっている。
【００２９】
オペアンプＡ１は、その反転入力端子がＰＭＯＳトランジスタＭ１のドレイン（ノードＮ１１）に接続され、非反転入力端子がＰＭＯＳトランジスタＭ２のドレイン（ノードＮ１２）に接続され、出力端子がバイポーラトランジスタＴｒ１〜Ｔｒ３のベースに接続される。オペアンプＡ２は、その非反転入力端子がＰＭＯＳトランジスタＭ３のドレイン（ノードＮ１３）に接続され、反転入力端子がＰＭＯＳトランジスタＭ１のドレイン（ノードＮ１１）に接続され、出力端子がＰＭＯＳトランジスタＭ１〜Ｍ５のゲートに接続される。
【００３０】
次に、ＢＧＲ回路２０の動作について説明する。ＢＧＲ回路２０において、ＰＭＯＳトランジスタＭ１〜Ｍ５のサイズ（チャネル幅Ｗとチャネル長との比Ｗ／Ｌ）が等しいとすると、各ＰＭＯＳトランジスタに流れる電流Ｉｏ（以下、基準電流Ｉｏと称する）は等しい。ＢＧＲ回路２０は、機能的に見て、この基準電流Ｉｏを生成する基準電流生成部２１と、基準電流Ｉｏに基づいた電圧を出力する電圧出力部２２，２３とに分割できる。
【００３１】
基準電流生成部２１は、ＰＭＯＳトランジスタＭ１〜Ｍ３、バイポーラトランジスタＴｒ１〜Ｔｒ３、オペアンプＡ１，Ａ２、および抵抗素子２４を含む。バイポーラトランジスタＴｒ１，Ｔｒ３のベース・エミッタ間電圧をそれぞれＶｂｅ１，Ｖｂｅ３とし、抵抗素子２４の抵抗値をＲ１とする。オペアンプＡ２によって、ＰＭＯＳトランジスタＭ１のドレイン（ノードＮ１１）の電位と、ＰＭＯＳトランジスタＭ３のドレイン（ノードＮ１３）の電位とが等しくなるように基準電流Ｉｏが決定される。基準電流Ｉｏは、
Ｖｂｅ１＝Ｖｂｅ３＋Ｉｏ×Ｒ１ …(1)
の関係を満たす。上式（１）から、基準電流Ｉｏは、
Ｉｏ＝（Ｖｂｅ１−Ｖｂｅ３）／Ｒ１ …(2)
と求まる。オペアンプＡ１は、オペアンプＡ２のオフセットによって基準電流Ｉｏが変動するのを抑制するために設けられている。
【００３２】
電圧出力部２２は、ＰＭＯＳトランジスタＭ４、バイポーラトランジスタＴｒ４、および複数の抵抗素子２５を含む。電圧出力部２２は、基準電流Ｉｏに基づいてトリミングコードＴＲＭ１によって調整された基準電圧Ｖｏｕｔ１（図１の基準電圧Ｖ１＊に対応する）を生成し、生成した基準電圧Ｖｏｕｔ１を出力ノードＯＵＴ１（ＰＭＯＳトランジスタＭ４のドレイン）から出力する。バイポーラトランジスタＴｒ４のベース・エミッタ間電圧をＶｂｅ４とすると、基準電圧Ｖｏｕｔ１は、
Ｖｏｕｔ１＝Ｖｂｅ４＋Ｉｏ×Ｒ２
＝Ｖｂｅ４＋（Ｖｂｅ１−Ｖｂｅ３）×Ｒ２／Ｒ１ …(3)
で与えられる。
【００３３】
上式（３）において、Ｖｂｅ４の温度係数は負であり、Ｖｂｅ１−Ｖｂｅ３の温度係数は、（ｋ／ｑ）×ｌｎ（ｍ）（ただし、ｋはボルツマン定数、ｑは電気素量、ｌｎは自然対数、ｍはバイポーラトランジスタＴｒ３の並列接続数を表わす）となって正になる。したがって、抵抗値の比Ｒ２／Ｒ１を調整することによって出力電圧Ｖｏｕｔ１の温度係数を０にすることができる。抵抗値Ｒ２はトリミングコードＴＲＭ１により調整可能であるので、半導体装置の作製プロセスの影響でＶｂｅ４の温度係数と抵抗値の比Ｒ２／Ｒ１が設計値からずれても抵抗値Ｒ２を調整することによって、出力電圧Ｖｏｕｔの温度係数をほぼ０にすることができる。
【００３４】
電圧出力部２３は、ＰＭＯＳトランジスタＭ５、バイポーラトランジスタＴｒ５、および抵抗素子２６を含む。電圧出力部２３は、基準電流Ｉｏに基づいてトリミングコードＴＲＭ１に依存しない基準電圧Ｖｏｕｔ２（図１の基準電圧Ｖ２に対応する）を生成し、生成した基準電圧Ｖｏｕｔ２を出力ノードＯＵＴ２（ＰＭＯＳトランジスタＭ５のドレイン）から出力する。バイポーラトランジスタＴｒ４のベース・エミッタ間電圧をＶｂｅ５とし、抵抗素子２６の抵抗値をＲ３とすると、基準電圧Ｖｏｕｔ２は、
Ｖｏｕｔ２＝Ｖｂｅ５＋Ｉｏ×Ｒ３
＝Ｖｂｅ５＋（Ｖｂｅ１−Ｖｂｅ３）×Ｒ３／Ｒ１ …(4)
で与えられる。
【００３５】
上式（４）において、Ｖｂｅ５の温度係数は負であり、Ｖｂｅ１−Ｖｂｅ３の温度係数は、式（３）で説明したように（ｋ／ｑ）×ｌｎ（ｍ）となって正になる。したがって、抵抗値の比Ｒ３／Ｒ１を調整することによって出力電圧Ｖｏｕｔ１の温度係数を０にすることができる。ただし、式（４）の抵抗値Ｒ３はトリミングコードＴＲＭ１によって調整できないので、作製プロセスのばらつきの影響を完全に除去できない。この結果、出力電圧Ｖｏｕｔ２の精度は、トリミングコードＴＲＭ１によって調整された出力電圧Ｖｏｕｔ１の精度よりも劣る。
【００３６】
図４は、図１の各部の電圧波形を模式的に示すタイミング図である。図４は、上から順に、図１の外部電源電圧ＶＣＣの波形、トリミングコードＴＲＭ１、基準電圧Ｖ１＊の波形、内部電源電圧ＶＤＤの波形、基準電圧Ｖ２の波形、およびリセット信号ＲＳの波形を示す。以下、図１および図４を参照して、半導体装置１０の電源立上げ時の動作について説明する。
【００３７】
図４の時刻ｔ１で電源が投入されることによって、外部電源電圧ＶＣＣが０Ｖから徐々に上昇する。これに応じて、基準電圧生成部１から出力される基準電圧Ｖ１＊，Ｖ２、および基準電圧Ｖ１＊に基づく内部電源電圧ＶＤＤも、０Ｖから徐々に上昇する。この電源電圧の立上がり時は、トリミングコードＴＲＭ１は不定である。すなわち、トリミングコードＴＲＭ１は、設定可能なコード値の最小値から最大値まで変動する可能性がある。この結果、トリミングコードＴＲＭ１に依存する基準電圧Ｖ１＊および内部電源電圧ＶＤＤの値も大きくばらついてしまう。一方、基準電圧Ｖ２はトリミングコードＴＲＭ１に依存しないので、作製プロセスに起因するばらつきがあるが、電源立上がり時の基準電圧Ｖ１＊および内部電源電圧ＶＤＤのばらつきに比べると基準電圧Ｖ２のばらつきは小さい。図４では、基準電圧Ｖ１＊，Ｖ２および内部電源電圧ＶＤＤのばらつきがハッチングで示されている。
【００３８】
次の時刻ｔ２で、外部電源電圧ＶＣＣが基準電圧Ｖ２の所定倍に達すると、ＰＯＲ回路５は、リセット信号ＲＳをＬレベルからＨレベルに切替える。すなわち、リセット状態が解除される。このリセット状態の解除のタイミングは、基準電圧Ｖ２のばらつきに応じてばらつく。制御回路６は、リセットの解除を受けて、リセットの解除のタイミング（時刻ｔ２）から所定の時間が経過した後に、トリミングデータの読出信号（制御信号ＣＳ１）を出力する。
【００３９】
次の時刻ｔ３で、フラッシュメモリ３は、制御信号ＣＳ１を受けて、予め設定されたトリミングコードＴＲＭ１を基準電圧生成部１に出力する。時刻ｔ３以降、基準電圧生成部１は、予め設定されたトリミングコードＴＲＭ１に基づいて基準電圧Ｖ１＊を生成して出力するので、基準電圧Ｖ１＊および内部電源電圧ＶＤＤの作製プロセス、外部電源電圧ＶＣＣ、および動作温度によるばらつきは極めて小さくなる。一方、基準電圧Ｖ２はトリミングコードＴＲＭ１に依存しないので、時刻ｔ３以前と以後とで基準電圧Ｖ２のばらつきは変わらない。
【００４０】
仮に、ＰＯＲ回路５が基準電圧Ｖ１＊と外部電源電圧ＶＣＣとを比較することによってリセット信号を解除するタイミングを決定していたとする。そうすると、電源電圧の立上がり時でトリミングコードＴＲＭ１が不定のときには、リセットが解除されるタイミングは、基準電圧Ｖ１＊のばらつきの影響を受けて大きくばらつく。たとえば、基準電圧Ｖ１＊が設計値より低い場合には、外部電源電圧ＶＣＣがフラッシュメモリ３の動作に必要な電圧レベルまで達しないうちにリセットが解除される可能性がある。逆に基準電圧Ｖ１＊が設計値より高い場合には、外部電源電圧が基準電圧Ｖ１＊の所定倍に達することができずにリセットが解除されない可能性がある。特に、半導体装置が低電源電圧で動作する場合には、リセット解除のタイミングのマージンが小さくなるので、基準電圧Ｖ１＊のばらつきの影響を受けやすい。
【００４１】
これに対して、実施の形態１による半導体装置１０の場合、ＰＯＲ回路など、電源立上げ時に基準電圧の供給を必要とする回路に対しては、トリミングコードＴＲＭ１に依存しない基準電圧Ｖ２が供給される。フラッシュメモリなど、電源立上げ後の定常状態に基準電圧の供給を必要とする回路に対しては、トリミングコードＴＲＭ１によって調整された高精度の基準電圧Ｖ１＊が供給される。この結果、電源立上げ後にはトリミングコードＴＲＭ１によって調整された高精度の基準電圧の供給が可能になるとともに、電源立上げ時にトリミングコードＴＲＭ１が不定になることによる基準電圧のばらつきの影響を受けないようにすることができる。
【００４２】
図３で説明したＢＧＲ回路２０では、基準電圧Ｖ１＊を出力する電圧出力部２２と基準電圧Ｖ２を出力する電圧出力部２３との両方に対して、共通の基準電流生成部２１によって生成された基準電流Ｉｏが供給される。したがって、基準電圧Ｖ１＊を生成するためのＢＧＲ回路と、基準電圧Ｖ２を生成するためのＢＧＲ回路とを別々に設ける場合に比べて回路面積を小さくできるとともに消費電力を低減することができる。
【００４３】
次に、図１の半導体装置１０において基準電圧生成部１の構成の変形した例（実施の形態２〜５）について説明する。以下の各実施の形態では、図１の基準電圧生成部１以外の構成は図１の場合と共通するので説明を繰返さない。
【００４４】
［実施の形態２］
図５は、この発明の実施の形態２による半導体装置で用いられる基準電圧生成部１Ａの構成を示すブロック図である。図５を参照して、基準電圧生成部１Ａは、トリミングコードＴＲＭ１を受けるＢＧＲ回路２０と、トリミングコードＴＲＭ２を受ける降圧回路３０（電圧調整回路とも称する）とを含む。トリミングコードＴＲＭ１，ＴＲＭ２は、図１のフラッシュメモリ３に予め記憶され、制御回路６から出力された制御信号ＣＳ１に応答してフラッシュメモリ３から読み出される。
【００４５】
ＢＧＲ回路２０は、トリミングコードＴＲＭ１に応じて調整された基準電圧Ｖ３＊を出力ノードＯＵＴ１から出力するとともに、トリミングコードＴＲＭ１に依存しない基準電圧Ｖ２を出力ノードＯＵＴ２から出力する。ＢＧＲ回路２０の詳細は、図３と同じであるので説明を繰返さない。出力された基準電圧Ｖ３＊は降圧回路３０に供給され、基準電圧Ｖ２は図１のＰＯＲ回路５に供給される。
【００４６】
降圧回路３０は、外部電源電圧ＶＣＣを降圧した基準電圧Ｖ１＊を生成し、生成した基準電圧Ｖ１＊を図１のバッファ回路２に出力する。基準電圧Ｖ１＊は、入力ノードＩＮ１に入力された基準電圧Ｖ１＊の定数倍になるようにトリミングコードＴＲＭ２によって調整される。
【００４７】
ＢＧＲ回路２０によって生成される基準電圧Ｖ３＊は、温度係数が０になるようにトリミングコードＴＲＭ１によって調整される。このとき温度依存性が優先されるために、基準電圧Ｖ３＊の値が設計値からずれる場合がある。この電圧値のずれを微調整するために降圧回路３０が設けられている。
【００４８】
図６は、図５の降圧回路３０の構成の一例を示す回路図である。
図５、図６を参照して、降圧回路３０は、差動アンプ３１と、ＰＭＯＳトランジスタ３２と、ｎ個（ｎは３以上の整数）の抵抗素子３３＿１〜３３＿ｎと、選択回路３４とを含む。差動アンプ３１の反転入力端子は入力ノードＩＮ１に接続され、非反転入力端子は選択回路３４の出力ノードに接続され、出力端子はＰＭＯＳトランジスタ３２のゲートに接続される。ＰＭＯＳトランジスタ３２のソースは電源ノードＮ１（外部電源電圧ＶＣＣ）に接続され、ドレインは出力ノードＯＵＴ３に接続される。抵抗素子３３＿１〜３３＿ｎは、この順で接地ノードＮ２（接地電圧ＧＮＤ）とＰＭＯＳトランジスタ３２のドレインとの間に直列に接続される。選択回路３４は、抵抗素子３３＿１〜３３＿ｎの接続ノード３５＿１〜３５＿ｎ−１のうち、トリミングコードＴＲＭ２によって選択されたノード（選択ノードと称する）の電圧を差動アンプ３１の非反転入力端子に出力する。
【００４９】
降圧回路３０において、選択ノードと接地ノードＮ２との間の抵抗値をＲｆとし、直列接続された抵抗素子３３＿１〜３３＿ｎの合成抵抗値をＲｏとすれば、出力ノードＯＵＴ３の電圧（図５の基準電圧Ｖ１＊）は、入力ノードＩＮ１の入力電圧（図５の基準電圧Ｖ３＊）のＲｏ／Ｒｆ倍になる。抵抗値ＲｆはトリミングコードＴＲＭ２によって調整可能であるので、高精度の基準電圧Ｖ１＊を生成することができる。
【００５０】
上記のとおり、図５の基準電圧生成部１Ａによれば、電源立上げ後の定常状態のとき、作製プロセス、外部電源電圧ＶＣＣ、および動作温度にほとんど依存しない高精度の基準電圧Ｖ１＊を図１のフラッシュメモリ３に出力することができる。一方、基準電圧生成部１Ａは、トリミングコードＴＲＭ１，ＴＲＭ２のいずれにも依存しない基準電圧Ｖ２を図１のＰＯＲ回路５に出力することによって、電源立上げ時にトリミングコードＴＲＭ１，ＴＲＭ２が不定になることによる基準電圧Ｖ１＊のばらつきの影響を受けないようにすることができる。
【００５１】
［実施の形態３］
図７は、この発明の実施の形態３による半導体装置で用いられる基準電圧生成部１Ｂの構成を示すブロック図である。図７を参照して、基準電圧生成部１Ｂは、トリミングコードに依存しないＢＧＲ回路２０Ａと、トリミングコードＴＲＭ２の入力を受ける降圧回路３０Ａとを含む。トリミングコードＴＲＭ２は、図１のフラッシュメモリ３に予め記憶され、制御回路６から出力された制御信号ＣＳ１に応じて読み出される。図７のＢＧＲ回路２０Ａはトリミングコードによって温度係数の微調整ができないので、半導体装置の作製プロセスによる影響が小さい場合に適している。
【００５２】
図８は、図７のＢＧＲ回路２０Ａの構成を示す回路図である。図７、図８を参照して、ＢＧＲ回路２０Ａは、トリミングコードに依存しない基準電圧Ｖ４を生成し、生成した基準電圧Ｖ４を出力ノードＯＵＴ２から出力する。ＢＧＲ回路２０Ａは、図３のＢＧＲ回路２０から電圧出力部２２を取除いた構成と同じであり、基準電流生成部２１と電圧出力部２３とを含む。図８の基準電流生成部２１および電圧出力部２３については、図３と同一または相当する部分に同一の参照符号を付して説明を繰返さない。
【００５３】
図９は、図７の降圧回路３０Ａの構成を示す回路図である。図７、図９を参照して、降圧回路３０Ａは、入力ノードＩＮ１に入力された基準電圧Ｖ４に基づいて外部電源電圧ＶＣＣを降圧した基準電圧Ｖ１＊，Ｖ２を生成して出力ノードＯＵＴ３，ＯＵＴ４からそれぞれ出力する。基準電圧Ｖ１＊はトリミングコードＴＲＭ２に応じて調整された電圧であり、基準電圧Ｖ２はトリミングコードに依存しない電圧である。
【００５４】
降圧回路３０Ａは、差動アンプ３１と、ＰＭＯＳトランジスタ３２と、ｎ個（ｎは３以上の整数）の抵抗素子３３＿１〜３３＿ｎと、選択回路３４とを含む。抵抗素子３３＿１〜３３＿ｎは、この順で接地ノードＮ２（接地電圧ＧＮＤ）とＰＭＯＳトランジスタ３２のドレインとの間に直列に接続される。選択回路３４は、抵抗素子３３＿１〜３３＿ｎの接続ノード３５＿１〜３５＿ｎ−１のうち、トリミングコードＴＲＭ２によって選択されたノード（選択ノードと称する）の電位を出力ノードＯＵＴ３に出力する。差動アンプ３１の反転入力端子は入力ノードＩＮ１に接続され、非反転入力端子は抵抗素子３３＿１〜３３＿ｎの接続ノード３５＿１〜３５＿ｎ−１のうちの１つであるフィードバックノード（図９の場合、接続ノード３５＿１）と接続され、出力端子はＰＭＯＳトランジスタ３２のゲートに接続される。ＰＭＯＳトランジスタ３２のソースは電源ノードＮ１（外部電源電圧ＶＣＣ）に接続される。出力ノードＯＵＴ４は、抵抗素子３３＿１〜３３＿ｎの接続ノード３５＿１〜３５＿ｎ−１のうちの１つである固定出力ノード（図９の場合、接続ノード３５＿２）と接続される。
【００５５】
上記の構成の降圧回路３０Ａにおいて、選択ノードと接地ノードＮ２との間の抵抗値をＲｏ１とし、固定出力ノードと接地ノードＮ２との間の抵抗値をＲｏ２とし、フィードバックノードと接地ノードＮ２との間の抵抗値をＲｆとする。そうすると、出力ノードＯＵＴ３の電圧（図７の基準電圧Ｖ１＊に対応する）は、入力ノードＩＮ１の電圧（図７の基準電圧Ｖ４に対応する）のＲｏ１／Ｒｆ倍になる。出力ノードＯＵＴ４の電圧（図７の基準電圧Ｖ２に対応する）は、入力ノードＩＮ１の電圧（図７の基準電圧Ｖ４に対応する）のＲｏ２／Ｒｆ倍になる。抵抗値Ｒｏ１はトリミングコードＴＲＭ２によって調整可能であるので、調整後の基準電圧Ｖ１＊の精度は、基準電圧Ｖ２の精度よりも高い。
【００５６】
実施の形態３の基準電圧生成部１Ｂによれば、電源立上げ後の定常状態のとき、作製プロセス、外部電源電圧ＶＣＣ、および動作温度にほとんど依存しない基準電圧Ｖ１＊を図１のフラッシュメモリ３に出力することができる。一方、基準電圧生成部１Ｂは、トリミングコードＴＲＭ２に依存しない基準電圧Ｖ２を図１のＰＯＲ回路５に出力することによって、電源立上げ時にトリミングコードＴＲＭ２が不定になることによる基準電圧Ｖ１＊のばらつきの影響を受けないようにすることができる。
【００５７】
［実施の形態４］
図１０は、この発明の実施の形態４による半導体装置で用いられる基準電圧生成部１Ｃの構成を示すブロック図である。図１０を参照して、基準電圧生成部１Ｃは、トリミングコードＴＲＭ１を受けるＢＧＲ回路２０と、トリミングコードＴＲＭ２を受ける降圧回路３０と、トリミングコードに依存しない降圧回路３０Ｂとを含む。トリミングコードＴＲＭ１，ＴＲＭ２は、図１のフラッシュメモリ３に予め記憶され、制御回路６から出力された制御信号ＣＳ１に応答してフラッシュメモリ３から読み出される。
【００５８】
ＢＧＲ回路２０は、トリミングコードＴＲＭ１によって調整された基準電圧Ｖ３＊を生成するとともに、トリミングコードＴＲＭ１，ＴＲＭ２のいずれにも依存しない基準電圧Ｖ４を生成する。ＢＧＲ回路２０の構成の詳細は、図３と同じであるので説明を繰返さない。生成された基準電圧Ｖ３＊は出力ノードＯＵＴ１から降圧回路３０に出力され、基準電圧Ｖ４は出力ノードＯＵＴ２から降圧回路３０Ｂに出力される。
【００５９】
降圧回路３０は、入力ノードＩＮ１に入力された基準電圧Ｖ３＊に基づいて、外部電源電圧ＶＣＣを降圧した基準電圧Ｖ１＊を生成して出力ノードＯＵＴ３から出力する。出力された基準電圧Ｖ１＊は、トリミングコードＴＲＭ２によって調整された倍率を基準電圧Ｖ３＊に乗じたものである。降圧回路３０の構成の詳細は、図６と同じであるので説明を繰返さない。
【００６０】
図１１は、図１０の降圧回路３０Ｂの構成を示す回路図である。図１０、図１１を参照して、降圧回路３０Ｂは、入力ノードＩＮ２に入力された基準電圧Ｖ４に基づいて、外部電源電圧ＶＣＣを降圧した基準電圧Ｖ２を生成して出力ノードＯＵＴ４から出力する。
【００６１】
降圧回路３０Ｂは、差動アンプ３１と、ＰＭＯＳトランジスタ３２と、抵抗素子３３＿１，３３＿２とを含む。抵抗素子３３＿１，３３＿２は、この順で接地ノードＮ２（接地電圧ＧＮＤ）とＰＭＯＳトランジスタ３２のドレインとの間に直列に接続される。差動アンプ３１の反転入力端子は入力ノードＩＮ２に接続され、非反転入力端子は抵抗素子３３＿１，３３＿２の接続ノード３５＿１に接続され、出力端子はＰＭＯＳトランジスタ３２のゲートに接続される。ＰＭＯＳトランジスタ３２のソースは電源ノードＮ１（外部電源電圧ＶＣＣ）に接続され、ドレインは出力ノードＯＵＴ４に接続される。
【００６２】
上記の構成の降圧回路３０において、接続ノード３５＿１と接地ノードＮ２との間の抵抗値をＲｆとし、直列接続された抵抗素子３３＿１，３３＿２の合成抵抗値をＲｏとする。そうすると、出力ノードＯＵＴ４の電圧（図１０の基準電圧Ｖ２に対応する）は、入力ノードＩＮ１の電圧（図１０の基準電圧Ｖ４に対応する）のＲｏ／Ｒｆ倍になる。抵抗値Ｒｏ，ＲｆはトリミングコードＴＲＭ１，ＴＲＭ２によらない固定値である。
【００６３】
図１０の基準電圧生成部１Ｃによれば、電源立上げ後の定常状態のとき、作製プロセス、外部電源電圧ＶＣＣ、および動作温度にほとんど依存しない高精度の基準電圧Ｖ１＊を図１のフラッシュメモリ３に出力することができる。一方、基準電圧生成部１Ｃは、トリミングコードＴＲＭ１，ＴＲＭ２のいずれにも依存しない基準電圧Ｖ２を図１のＰＯＲ回路５に出力することによって、電源立上げ時にトリミングコードＴＲＭ１，ＴＲＭ２が不定になることによる基準電圧Ｖ１＊のばらつきの影響を受けないようにすることができる。
【００６４】
［実施の形態５］
図１２は、この発明の実施の形態５による半導体装置で用いられる基準電圧生成部１Ｄの構成を示すブロック図である。図１２を参照して、基準電圧生成部１Ｄは、独立した２個のＢＧＲ回路２０Ｂ，２０Ａを含む。ＢＧＲ回路２０Ｂは、トリミングコードＴＲＭ１に応じて調整された基準電圧Ｖ１＊を生成し、生成した基準電圧Ｖ１＊を出力ノードＯＵＴ１から図１のバッファ回路２に出力する。ＢＧＲ回路２０Ａは、トリミングコードに依存しない基準電圧Ｖ２を生成し、生成した基準電圧Ｖ２を図１のＰＯＲ回路５に出力する。ＢＧＲ回路２０Ａの構成の詳細は、図８の場合と同じであるので説明を繰返さない。
【００６５】
図１３は、図１２のＢＧＲ回路２０Ｂの構成を示す回路図である。ＢＧＲ回路２０Ｂは、図３のＢＧＲ回路２０から電圧出力部２３を取除いた構成と同じであり、基準電流生成部２１と電圧出力部２２とを含む。図８の基準電流生成部２１および電圧出力部２２について、図３と同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００６６】
図１２の基準電圧生成部１Ｄによれば、電源立上げ後の定常状態のとき、作製プロセス、外部電源電圧ＶＣＣ、および動作温度にほとんど依存しない高精度の基準電圧Ｖ１＊を図１のフラッシュメモリ３に出力することができる。一方、基準電圧生成部１Ｄは、トリミングコードＴＲＭ１に依存しない基準電圧Ｖ２を図１のＰＯＲ回路５に出力することによって、電源立上げ時にトリミングコードＴＲＭ１が不定になることによる基準電圧Ｖ１＊のばらつきの影響を受けないようにすることができる。
【００６７】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６８】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ 基準電圧生成部、２ バッファ回路、３ フラッシュメモリ、４ 内部回路、５ パワーオンリセット回路、６ 制御回路、１０ 半導体装置、２０，２０Ａ，２０Ｂ バンドギャップリファレンス回路、２１ 基準電流生成部、２２，２３ 電圧出力部、３０，３０Ａ，３０Ｂ 降圧回路、ＣＳ１，ＣＳ２ 制御信号、ＧＮＤ 接地電圧、ＲＳ リセット信号、ＴＲＭ１，ＴＲＭ２ トリミングコード、Ｖ１＊，Ｖ２，Ｖ３＊，Ｖ４ 基準電圧、ＶＣＣ 外部電源電圧、ＶＤＤ 内部電源電圧。
【特許請求の範囲】
【請求項１】
外部電源電圧に基づいて、トリミングデータに応じて調整された第１の基準電圧および前記トリミングデータに依存しない第２の基準電圧を生成する基準電圧生成部と、
前記第１の基準電圧または前記第１の基準電圧に基づく電圧によって動作し、前記トリミングデータを記憶する不揮発性メモリと、
電源立上げ時に前記外部電源電圧が前記第２の基準電圧の定数倍に達したときにリセット信号の論理レベルを切替えるパワーオンリセット回路と、
前記リセット信号の論理レベルの切替に応答して、前記不揮発性メモリに記憶された前記トリミングデータを前記基準電圧生成部に読込ませる制御回路とを備える、半導体装置。
【請求項２】
前記トリミングデータは、第１および第２のトリミングコードを含み、
前記基準電圧生成部は、
前記第１のトリミングコードを受けるバンドギャップリファレンス回路と、
前記第２のトリミングコードを受ける電圧調整回路とを含み、
前記バンドギャップリファレンス回路は、
前記トリミングデータに依存しない基準電流を生成する基準電流生成部と、
前記基準電流に基づいて前記第１のトリミングコードに応じて調整された第３の基準電圧を生成して出力する第１の電圧出力部と、
前記基準電流に基づいて前記トリミングデータに依存しない前記第２の基準電圧を生成して出力する第２の電圧出力部とを有し、
前記電圧調整回路は、前記第２のトリミングコードに応じて調整された倍率を前記第３の基準電圧に乗ずることによって前記第１の基準電圧を生成する、請求項１に記載の半導体装置。
【請求項３】
前記基準電圧生成部は、
前記トリミングデータに依存しない第３の基準電圧を生成するバンドギャップリファレンス回路と、
前記第３の基準電圧を受ける電圧調整回路とを含み、
前記電圧調整回路は、前記トリミングデータに応じて調整された第１の倍率を前記第３の基準電圧に乗ずることによって前記第１の基準電圧を生成し、前記電圧調整回路は、前記トリミングデータに依存しない第２の倍率を前記第３の基準電圧に乗ずることによって前記第２の基準電圧を生成する、請求項１に記載の半導体装置。
【請求項４】
前記基準電圧生成部は、バンドギャップリファレンス回路を含み、
前記バンドギャップリファレンス回路は、
前記外部電源電圧に基づいて前記トリミングデータに依存しない基準電流を生成する基準電流生成部と、
前記基準電流に基づいて前記トリミングデータに応じて調整された前記第１の基準電圧を生成して出力する第１の電圧出力部と、
前記基準電流に基づいて前記トリミングデータに依存しない前記第２の基準電圧を生成して出力する第２の電圧出力部とを有する、請求項１に記載の半導体装置。
【請求項５】
前記トリミングデータは、第１および第２のトリミングコードを含み、
前記基準電圧生成部は、
前記第１のトリミングコードを受けるバンドギャップリファレンス回路と、
前記第２のトリミングコードを受ける第１の電圧調整回路と
第２の電圧調整回路とを含み、
前記バンドギャップリファレンス回路は、
前記トリミングデータに依存しない基準電流を生成する基準電流生成部と、
前記基準電流に基づいて前記第１のトリミングコードに応じて調整された第３の基準電圧を生成して出力する第１の電圧出力部と、
前記基準電流に基づいて前記トリミングデータに依存しない第４の基準電圧を生成して出力する第２の電圧出力部とを有し、
前記第１の電圧調整回路は、前記第２のトリミングコードに応じて調整された第１の倍率を前記第３の基準電圧に乗ずることによって前記第１の基準電圧を生成し、
前記第２の電圧調整回路は、前記トリミングデータに依存しない第２の倍率を前記第４の基準電圧に乗ずることによって前記第２の基準電圧を生成する、請求項１に記載の半導体装置。
【請求項６】
前記基準電圧生成部は、
前記トリミングデータを受けて、前記第１の基準電圧を生成する第１のバンドギャップリファレンス回路と、
前記第２の基準電圧を生成する第２のバンドギャップリファレンス回路とを含む、請求項１に記載の半導体装置。
【請求項１】
外部電源電圧に基づいて、トリミングデータに応じて調整された第１の基準電圧および前記トリミングデータに依存しない第２の基準電圧を生成する基準電圧生成部と、
前記第１の基準電圧または前記第１の基準電圧に基づく電圧によって動作し、前記トリミングデータを記憶する不揮発性メモリと、
電源立上げ時に前記外部電源電圧が前記第２の基準電圧の定数倍に達したときにリセット信号の論理レベルを切替えるパワーオンリセット回路と、
前記リセット信号の論理レベルの切替に応答して、前記不揮発性メモリに記憶された前記トリミングデータを前記基準電圧生成部に読込ませる制御回路とを備える、半導体装置。
【請求項２】
前記トリミングデータは、第１および第２のトリミングコードを含み、
前記基準電圧生成部は、
前記第１のトリミングコードを受けるバンドギャップリファレンス回路と、
前記第２のトリミングコードを受ける電圧調整回路とを含み、
前記バンドギャップリファレンス回路は、
前記トリミングデータに依存しない基準電流を生成する基準電流生成部と、
前記基準電流に基づいて前記第１のトリミングコードに応じて調整された第３の基準電圧を生成して出力する第１の電圧出力部と、
前記基準電流に基づいて前記トリミングデータに依存しない前記第２の基準電圧を生成して出力する第２の電圧出力部とを有し、
前記電圧調整回路は、前記第２のトリミングコードに応じて調整された倍率を前記第３の基準電圧に乗ずることによって前記第１の基準電圧を生成する、請求項１に記載の半導体装置。
【請求項３】
前記基準電圧生成部は、
前記トリミングデータに依存しない第３の基準電圧を生成するバンドギャップリファレンス回路と、
前記第３の基準電圧を受ける電圧調整回路とを含み、
前記電圧調整回路は、前記トリミングデータに応じて調整された第１の倍率を前記第３の基準電圧に乗ずることによって前記第１の基準電圧を生成し、前記電圧調整回路は、前記トリミングデータに依存しない第２の倍率を前記第３の基準電圧に乗ずることによって前記第２の基準電圧を生成する、請求項１に記載の半導体装置。
【請求項４】
前記基準電圧生成部は、バンドギャップリファレンス回路を含み、
前記バンドギャップリファレンス回路は、
前記外部電源電圧に基づいて前記トリミングデータに依存しない基準電流を生成する基準電流生成部と、
前記基準電流に基づいて前記トリミングデータに応じて調整された前記第１の基準電圧を生成して出力する第１の電圧出力部と、
前記基準電流に基づいて前記トリミングデータに依存しない前記第２の基準電圧を生成して出力する第２の電圧出力部とを有する、請求項１に記載の半導体装置。
【請求項５】
前記トリミングデータは、第１および第２のトリミングコードを含み、
前記基準電圧生成部は、
前記第１のトリミングコードを受けるバンドギャップリファレンス回路と、
前記第２のトリミングコードを受ける第１の電圧調整回路と
第２の電圧調整回路とを含み、
前記バンドギャップリファレンス回路は、
前記トリミングデータに依存しない基準電流を生成する基準電流生成部と、
前記基準電流に基づいて前記第１のトリミングコードに応じて調整された第３の基準電圧を生成して出力する第１の電圧出力部と、
前記基準電流に基づいて前記トリミングデータに依存しない第４の基準電圧を生成して出力する第２の電圧出力部とを有し、
前記第１の電圧調整回路は、前記第２のトリミングコードに応じて調整された第１の倍率を前記第３の基準電圧に乗ずることによって前記第１の基準電圧を生成し、
前記第２の電圧調整回路は、前記トリミングデータに依存しない第２の倍率を前記第４の基準電圧に乗ずることによって前記第２の基準電圧を生成する、請求項１に記載の半導体装置。
【請求項６】
前記基準電圧生成部は、
前記トリミングデータを受けて、前記第１の基準電圧を生成する第１のバンドギャップリファレンス回路と、
前記第２の基準電圧を生成する第２のバンドギャップリファレンス回路とを含む、請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−４８３４９（Ｐ２０１２−４８３４９Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１０−１８７９７１（Ｐ２０１０−１８７９７１）
【出願日】平成２２年８月２５日（２０１０．８．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２２年８月２５日（２０１０．８．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]