半導体集積回路装置及びその製造方法
【課題】 信頼性の高い半導体集積回路装置を提供する。
【解決手段】 半導体基板１０に設けられ、線対称な配列をなし、配列の外側から内側に向かって配列方向の寸法が大きくなっている複数のゲート電極２０と、複数のゲート電極２０のいずれか１つの第１のゲート電極を有する第１のトランジスタと、複数のゲート電極２０の他の１つの第２のゲート電極を有する第２のトランジスタと、を有し、第１及び第２のトランジスタは、差動対を成し、第１及び第２のゲート電極の配置位置は、配列において、線対称になっている。
【解決手段】 半導体基板１０に設けられ、線対称な配列をなし、配列の外側から内側に向かって配列方向の寸法が大きくなっている複数のゲート電極２０と、複数のゲート電極２０のいずれか１つの第１のゲート電極を有する第１のトランジスタと、複数のゲート電極２０の他の１つの第２のゲート電極を有する第２のトランジスタと、を有し、第１及び第２のトランジスタは、差動対を成し、第１及び第２のゲート電極の配置位置は、配列において、線対称になっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の製造における微細化技術の進歩は、１チップ上に多くのデバイスの集積化を可能にし、さらにより高性能なデバイスの開発を支えてきた。この様な背景の中で微細なデバイスの集合体である半導体装置（ＬＳＩ）では、個々のデバイスの性能バラツキをいかにプロセス的に抑えるかが重要となる。例えば、オペアンプ回路は、差動ヘッド部を構成する２つのトランジスタの特性（しきい値電圧、設計サイズの寸法変動等）が一致するとともに、カレントミラー部を構成する２つのトランジスタの特性が一致することが望まれる。
【０００３】
【特許文献１】特開２０００−４９５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、実際にはウエハプロセスにおける半導体集積回路の製造過程で、上述したトランジスタの特性がトランジスタの配置位置によりその特性が影響を受ける。例えば、リソグラフィの光の短波長化、フォトレジスト材料の改善等により微細パターンの形成が可能になってはいるが、パターンの不均一性のためパターンピッチによる光の近接効果、フォトレジストの現象／エッチング時のローディング効果が微細化に対して大きく影響し、ＭＯＳＦＥＴが本来持つ性能をＬＳＩとして実現することが難しくなっている。
【０００５】
本発明の目的は、信頼性の高い半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００６】
（１）本発明に係る半導体集積回路装置は、半導体基板に設けられ、線対称な配列をなし、前記配列の外側から内側に向かって前記配列方向の寸法が大きくなっている複数のゲート電極と、前記複数のゲート電極のいずれか１つの第１のゲート電極を有する第１のトランジスタと、前記複数のゲート電極の他の１つの第２のゲート電極を有する第２のトランジスタと、を有し、前記第１及び第２のトランジスタは、差動対を成し、前記第１及び第２のゲート電極の配置位置は、前記配列において、線対称になっている。本発明によれば、大きさがほぼ同じ第１及び第２のゲート電極をそれぞれ有する第１及び第２のトランジスタにより、ほぼ同じ特性をもった一対のトランジスタで差動対の回路を構成している。これにより信頼性の高い半導体集積回路装置を提供することが可能となる。
【０００７】
（２）この半導体集積回路装置は、前記第１及び第２のトランジスタは、ほぼ同じ特性のものであってもよい。
【０００８】
（３）この半導体集積回路装置の製造方法は、半導体基板に、線対称な配列をなし、前記配列の外側から内側に向かって前記配列方向の寸法が大きくなる複数のゲート電極を形成すること、前記複数のゲート電極のいずれか１つの第１のゲート電極を有する第１のトランジスタを形成すること、及び、前記複数のゲート電極の他の１つの第２のゲート電極を有する第２のトランジスタを形成すること、を含み、前記第１及び第２のトランジスタは、差動対を成し、前記第１及び第２のゲート電極の配置位置は、前記配列において、線対称になるように形成されてなる。本発明によれば、大きさがほぼ同じ第１及び第２のゲート電極をそれぞれ有する第１及び第２のトランジスタにより、ほぼ同じ特性をもった一対のトランジスタで差動対の回路を構成している。これにより信頼性の高い半導体集積回路装置の製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下に、本発明の実施の形態について図面を参照して説明する。
【００１０】
本実施の形態は、本発明に係る半導体集積回路装置の半導体集積回路をオペアンプ回路に適用した例である。先に、完成品としてのオペアンプ回路を説明する。図１は、本発明を適用した実施の形態に係るオペアンプ回路を示す構成図である。図２は、本発明を適用した実施の形態に係るオペアンプ回路のゲート電極を示す図である。オペアンプ回路は、図１に示すように、差動ヘッド部１２、カレントミラー部１４、出力段回路１６、コンデンサ１８、及びトランジスタＴｒ１を有している。
【００１１】
差動ヘッド部１２は、図１に示すように、第１のトランジスタとしてのトランジスタＴｒ２及び第２のトランジスタとしてのトランジスタＴｒ３を有している。トランジスタＴｒ２，Ｔｒ３は、差動対を成している。トランジスタＴｒ２，Ｔｒ３は、ほぼ同じ特性（しきい値電圧、設計サイズの寸法変動等）のものであってもよい。トランジスタＴｒ２は、図２（Ａ）に示すように、線分２４に対し線対称な配列を形成した複数のゲート電極２０のいずれか１つの第１のゲート電極としてのゲート電極Ｇａ２を有している。トランジスタＴｒ３は、線分２４に対し線対称な配列を形成した複数のゲート電極２０の他の１つの第２のゲート電極としてのゲート電極Ｇａ３を有している。線分２４に対し線対称な配列を形成した複数のゲート電極２０は、図２（Ｂ）に示すように、配列の外側から内側に向かって配列方向の寸法（例えば、ゲート電極の幅）が大きくなっている。これは、フォトリソグラフィにおける光近接効果により、線幅（クリティカルディメンジョン）が、疎部においては密部におけるよりも細くなる傾向があることによる。例えば、配列の両端の寸法が最も小さく、内側に向かって大きくなり、内側に入るほどその差は小さくなっていく。線分２４に対し線対称な配列を形成した複数のゲート電極２０において、ゲート電極Ｇａ２，Ｇａ３の配置位置は、線分２４に対し線対称である。線分２４に対し線対称な配置位置にあるゲート電極Ｇａ２，Ｇａ３の大きさは、ほぼ同じものである。
【００１２】
カレントミラー部１４は、図１に示すように、第１のトランジスタとしてのトランジスタＴｒ４及び第２のトランジスタとしてのトランジスタＴｒ５を有している。トランジスタＴｒ４，Ｔｒ５は、差動対を成している。トランジスタＴｒ４，Ｔｒ５は、ほぼ同じ特性のものであってもよい。トランジスタＴｒ４は、図２（Ａ）に示すように、線分２４に対し線対称な配列を形成した複数のゲート電極２０のいずれか１つの第１のゲート電極としてのゲート電極Ｇａ４を有している。トランジスタＴｒ５は、線分２４に対し線対称な配列を形成した複数のゲート電極２０の他の１つの第２のゲート電極としてのゲート電極Ｇａ５を有している。線分２４に対し線対称な配列を形成した複数のゲート電極２０において、ゲート電極Ｇａ４，Ｇａ５の配置位置は、線分２４に対し線対称である。線分２４に対し線対称な配置位置にある複数のゲート電極２０において、ゲート電極Ｇａ４，Ｇａ５の配置位置は、線分２４に対し線対称である。線分２４に対し線対称な配置位置にあるゲート電極Ｇａ４，Ｇａ５の大きさは、ほぼ同じものである。
【００１３】
ゲート電極Ｇａ２，Ｇａ３，Ｇａ４，Ｇａ５は、それぞれトランジスタＴｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５のソース・ドレイン間の半導体基板部分の上にゲート絶縁膜（例えばＳｉＯ２膜）（図示せず）を介して施されている。
【００１４】
出力段回路１６は、トランジスタＴｒ６とトランジスタＴｒ７を有している。コンデンサ１８は、位相回路用である。トランジスタＴｒ１は、定電流供給用である。
【００１５】
上記のように構成されているオペアンプ回路の出力電圧２６のうちオフセット電圧は、次にように動作する。
【００１６】
差動ヘッド部１２を構成するトランジスタＴｒ２とトランジスタＴｒ３の２つのトランジスタの特性は、ほぼ同じである。また、カレントミラー部１４を構成するトランジスタＴｒ４とトランジスタＴｒ５の２つのトランジスタの特性も、ほぼ同じである。このことにより、レイアウトにおける配線抵抗等が左右対称である限り、オペアンプ回路の出力電圧２６のうちオフセット電圧は、ほぼ０ｍＶになる。
【００１７】
本実施の形態に係るオペアンプ回路は、上記のように構成されており、以下、オペアンプ回路の製造方法について説明する。まず、図２（Ａ）に示すように、半導体基板１０を準備する。
【００１８】
次に、半導体基板１０の所定個所に素子分離領域２２を形成する。
【００１９】
次に、所定個所にイオンを注入して、ウエル領域（図示せず）を作成する。
【００２０】
次に、ゲート絶縁膜としての絶縁層（図示せず）を半導体基板１０上に形成する。例えば、絶縁層は、酸化シリコン膜を形成する。
【００２１】
次に、複数のゲート電極２０としての導電層（図示せず）を絶縁層上に形成する。例えば、導電層は、多結晶シリコン膜を形成する。
【００２２】
その後、導電層と絶縁層とをフォトリソグラフィ法及びドライエッチング法を用いて、複数のゲート電極２０を形成する。複数のゲート電極２０は、図２（Ｂ）に示すように、線分２４に対し線対称な配列になるように形成する。線分２４に対し線対称な配列を形成した複数のゲート電極２０は、フォトリソグラフィにおける光近接効果により、配列の外側から内側に向かって配列方向の寸法（例えば、ゲート電極の幅）が大きくなる。
【００２３】
次に、線分２４に対し線対称な配列を形成した複数のゲート電極２０のいずれか１つの第１のゲート電極としてのゲート電極Ｇａ２を有する第１のトランジスタとしてのトランジスタＴｒ２（図１参照）を形成する。次に、線分２４に対し線対称な配列を形成した複数のゲート電極２０の他の１つの第２のゲート電極としてのゲート電極Ｇａ３を有する第２のトランジスタとしてのトランジスタＴｒ３（図１参照）を形成する。さらに、トランジスタＴｒ２，Ｔｒ３が差動対を成すように配線し、差動ヘッド部１２を形成する。
【００２４】
次に、トランジスタＴｒ４，Ｔｒ５を、トランジスタＴｒ２，Ｔｒ３と同様に、線分２４に対し線対称な配列を形成した複数のゲート電極２０のいずれか１つの第１のゲート電極としてのゲート電極Ｇａ４を有する第１のトランジスタとしてのトランジスタＴｒ４（図１参照）を形成する。次に、線分２４に対し線対称な配列を形成した複数のゲート電極２０の他の１つの第２のゲート電極としてのゲート電極Ｇａ５を有する第２のトランジスタとしてのトランジスタＴｒ５（図１参照）を形成する。さらに、トランジスタＴｒ４，Ｔｒ５が差動対を成すように配線し、カレントミラー部１４を形成する。
【００２５】
以降、公知の技術により、出力段回路１６、コンデンサ１８、及びトランジスタＴｒ１を形成する。
【００２６】
以上の工程により、オペアンプ回路の製造を行うことができる。この製造方法は、他の回路でも同じトランジスタ特性が求められる回路で使用できる。また、ゲート電極パターンのみでなく、金属配線層あるいは素子領域を形成するリソグラフィプロセスでも同様に使用することができる。
【００２７】
本実施形態によれば、大きさがほぼ同じゲート電極Ｇａ２，Ｇａ３をそれぞれ有するトランジスタＴｒ２，Ｔｒ３により差動対を成している。また、ほぼ同じ大きさのゲート電極Ｇａ４，Ｇａ５をそれぞれ有するトランジスタＴｒ４，Ｔｒ５により差動対を成している。これにより、プロセスのばらつきによるトランジスタＴｒ２，Ｔｒ３及びトランジスタＴｒ４，Ｔｒ５の特性への影響を排除し、オペアンプ回路の出力電圧２６のうちオフセット電圧をほぼ０ｍＶにすることができる。また、出力電圧２６のうちオフセット電圧をほぼ０ｍＶにするための新たな回路を必要としないので、その分回路を簡素化することができる。さらに、複数のゲート電極を配列することにより、省スペース化することも可能である。
【００２８】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。さらに、本発明は、実施の形態で説明した技術的事項のいずれかを限定的に除外した内容を含む。あるいは、本発明は、上述した実施の形態から公知技術を限定的に除外した内容を含む。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態に係るオペアンプ回路を示す構成図である。
【図２】本発明の実施の形態に係るオペアンプ回路のゲート電極を示す図である。
【符号の説明】
【００３０】
１０…半導体基板 １２…差動ヘッド部 １４…カレントミラー部 １６…出力段回路 １８…コンデンサ ２０…複数のゲート電極 ２２…素子分離領域 ２４…線分 ２６…出力電圧（オフセット電圧を含む） Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６，Ｔｒ７…トランジスタ Ｇａ２，Ｇａ３，Ｇａ４，Ｇａ５…ゲート電極。
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の製造における微細化技術の進歩は、１チップ上に多くのデバイスの集積化を可能にし、さらにより高性能なデバイスの開発を支えてきた。この様な背景の中で微細なデバイスの集合体である半導体装置（ＬＳＩ）では、個々のデバイスの性能バラツキをいかにプロセス的に抑えるかが重要となる。例えば、オペアンプ回路は、差動ヘッド部を構成する２つのトランジスタの特性（しきい値電圧、設計サイズの寸法変動等）が一致するとともに、カレントミラー部を構成する２つのトランジスタの特性が一致することが望まれる。
【０００３】
【特許文献１】特開２０００−４９５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、実際にはウエハプロセスにおける半導体集積回路の製造過程で、上述したトランジスタの特性がトランジスタの配置位置によりその特性が影響を受ける。例えば、リソグラフィの光の短波長化、フォトレジスト材料の改善等により微細パターンの形成が可能になってはいるが、パターンの不均一性のためパターンピッチによる光の近接効果、フォトレジストの現象／エッチング時のローディング効果が微細化に対して大きく影響し、ＭＯＳＦＥＴが本来持つ性能をＬＳＩとして実現することが難しくなっている。
【０００５】
本発明の目的は、信頼性の高い半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００６】
（１）本発明に係る半導体集積回路装置は、半導体基板に設けられ、線対称な配列をなし、前記配列の外側から内側に向かって前記配列方向の寸法が大きくなっている複数のゲート電極と、前記複数のゲート電極のいずれか１つの第１のゲート電極を有する第１のトランジスタと、前記複数のゲート電極の他の１つの第２のゲート電極を有する第２のトランジスタと、を有し、前記第１及び第２のトランジスタは、差動対を成し、前記第１及び第２のゲート電極の配置位置は、前記配列において、線対称になっている。本発明によれば、大きさがほぼ同じ第１及び第２のゲート電極をそれぞれ有する第１及び第２のトランジスタにより、ほぼ同じ特性をもった一対のトランジスタで差動対の回路を構成している。これにより信頼性の高い半導体集積回路装置を提供することが可能となる。
【０００７】
（２）この半導体集積回路装置は、前記第１及び第２のトランジスタは、ほぼ同じ特性のものであってもよい。
【０００８】
（３）この半導体集積回路装置の製造方法は、半導体基板に、線対称な配列をなし、前記配列の外側から内側に向かって前記配列方向の寸法が大きくなる複数のゲート電極を形成すること、前記複数のゲート電極のいずれか１つの第１のゲート電極を有する第１のトランジスタを形成すること、及び、前記複数のゲート電極の他の１つの第２のゲート電極を有する第２のトランジスタを形成すること、を含み、前記第１及び第２のトランジスタは、差動対を成し、前記第１及び第２のゲート電極の配置位置は、前記配列において、線対称になるように形成されてなる。本発明によれば、大きさがほぼ同じ第１及び第２のゲート電極をそれぞれ有する第１及び第２のトランジスタにより、ほぼ同じ特性をもった一対のトランジスタで差動対の回路を構成している。これにより信頼性の高い半導体集積回路装置の製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下に、本発明の実施の形態について図面を参照して説明する。
【００１０】
本実施の形態は、本発明に係る半導体集積回路装置の半導体集積回路をオペアンプ回路に適用した例である。先に、完成品としてのオペアンプ回路を説明する。図１は、本発明を適用した実施の形態に係るオペアンプ回路を示す構成図である。図２は、本発明を適用した実施の形態に係るオペアンプ回路のゲート電極を示す図である。オペアンプ回路は、図１に示すように、差動ヘッド部１２、カレントミラー部１４、出力段回路１６、コンデンサ１８、及びトランジスタＴｒ１を有している。
【００１１】
差動ヘッド部１２は、図１に示すように、第１のトランジスタとしてのトランジスタＴｒ２及び第２のトランジスタとしてのトランジスタＴｒ３を有している。トランジスタＴｒ２，Ｔｒ３は、差動対を成している。トランジスタＴｒ２，Ｔｒ３は、ほぼ同じ特性（しきい値電圧、設計サイズの寸法変動等）のものであってもよい。トランジスタＴｒ２は、図２（Ａ）に示すように、線分２４に対し線対称な配列を形成した複数のゲート電極２０のいずれか１つの第１のゲート電極としてのゲート電極Ｇａ２を有している。トランジスタＴｒ３は、線分２４に対し線対称な配列を形成した複数のゲート電極２０の他の１つの第２のゲート電極としてのゲート電極Ｇａ３を有している。線分２４に対し線対称な配列を形成した複数のゲート電極２０は、図２（Ｂ）に示すように、配列の外側から内側に向かって配列方向の寸法（例えば、ゲート電極の幅）が大きくなっている。これは、フォトリソグラフィにおける光近接効果により、線幅（クリティカルディメンジョン）が、疎部においては密部におけるよりも細くなる傾向があることによる。例えば、配列の両端の寸法が最も小さく、内側に向かって大きくなり、内側に入るほどその差は小さくなっていく。線分２４に対し線対称な配列を形成した複数のゲート電極２０において、ゲート電極Ｇａ２，Ｇａ３の配置位置は、線分２４に対し線対称である。線分２４に対し線対称な配置位置にあるゲート電極Ｇａ２，Ｇａ３の大きさは、ほぼ同じものである。
【００１２】
カレントミラー部１４は、図１に示すように、第１のトランジスタとしてのトランジスタＴｒ４及び第２のトランジスタとしてのトランジスタＴｒ５を有している。トランジスタＴｒ４，Ｔｒ５は、差動対を成している。トランジスタＴｒ４，Ｔｒ５は、ほぼ同じ特性のものであってもよい。トランジスタＴｒ４は、図２（Ａ）に示すように、線分２４に対し線対称な配列を形成した複数のゲート電極２０のいずれか１つの第１のゲート電極としてのゲート電極Ｇａ４を有している。トランジスタＴｒ５は、線分２４に対し線対称な配列を形成した複数のゲート電極２０の他の１つの第２のゲート電極としてのゲート電極Ｇａ５を有している。線分２４に対し線対称な配列を形成した複数のゲート電極２０において、ゲート電極Ｇａ４，Ｇａ５の配置位置は、線分２４に対し線対称である。線分２４に対し線対称な配置位置にある複数のゲート電極２０において、ゲート電極Ｇａ４，Ｇａ５の配置位置は、線分２４に対し線対称である。線分２４に対し線対称な配置位置にあるゲート電極Ｇａ４，Ｇａ５の大きさは、ほぼ同じものである。
【００１３】
ゲート電極Ｇａ２，Ｇａ３，Ｇａ４，Ｇａ５は、それぞれトランジスタＴｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５のソース・ドレイン間の半導体基板部分の上にゲート絶縁膜（例えばＳｉＯ２膜）（図示せず）を介して施されている。
【００１４】
出力段回路１６は、トランジスタＴｒ６とトランジスタＴｒ７を有している。コンデンサ１８は、位相回路用である。トランジスタＴｒ１は、定電流供給用である。
【００１５】
上記のように構成されているオペアンプ回路の出力電圧２６のうちオフセット電圧は、次にように動作する。
【００１６】
差動ヘッド部１２を構成するトランジスタＴｒ２とトランジスタＴｒ３の２つのトランジスタの特性は、ほぼ同じである。また、カレントミラー部１４を構成するトランジスタＴｒ４とトランジスタＴｒ５の２つのトランジスタの特性も、ほぼ同じである。このことにより、レイアウトにおける配線抵抗等が左右対称である限り、オペアンプ回路の出力電圧２６のうちオフセット電圧は、ほぼ０ｍＶになる。
【００１７】
本実施の形態に係るオペアンプ回路は、上記のように構成されており、以下、オペアンプ回路の製造方法について説明する。まず、図２（Ａ）に示すように、半導体基板１０を準備する。
【００１８】
次に、半導体基板１０の所定個所に素子分離領域２２を形成する。
【００１９】
次に、所定個所にイオンを注入して、ウエル領域（図示せず）を作成する。
【００２０】
次に、ゲート絶縁膜としての絶縁層（図示せず）を半導体基板１０上に形成する。例えば、絶縁層は、酸化シリコン膜を形成する。
【００２１】
次に、複数のゲート電極２０としての導電層（図示せず）を絶縁層上に形成する。例えば、導電層は、多結晶シリコン膜を形成する。
【００２２】
その後、導電層と絶縁層とをフォトリソグラフィ法及びドライエッチング法を用いて、複数のゲート電極２０を形成する。複数のゲート電極２０は、図２（Ｂ）に示すように、線分２４に対し線対称な配列になるように形成する。線分２４に対し線対称な配列を形成した複数のゲート電極２０は、フォトリソグラフィにおける光近接効果により、配列の外側から内側に向かって配列方向の寸法（例えば、ゲート電極の幅）が大きくなる。
【００２３】
次に、線分２４に対し線対称な配列を形成した複数のゲート電極２０のいずれか１つの第１のゲート電極としてのゲート電極Ｇａ２を有する第１のトランジスタとしてのトランジスタＴｒ２（図１参照）を形成する。次に、線分２４に対し線対称な配列を形成した複数のゲート電極２０の他の１つの第２のゲート電極としてのゲート電極Ｇａ３を有する第２のトランジスタとしてのトランジスタＴｒ３（図１参照）を形成する。さらに、トランジスタＴｒ２，Ｔｒ３が差動対を成すように配線し、差動ヘッド部１２を形成する。
【００２４】
次に、トランジスタＴｒ４，Ｔｒ５を、トランジスタＴｒ２，Ｔｒ３と同様に、線分２４に対し線対称な配列を形成した複数のゲート電極２０のいずれか１つの第１のゲート電極としてのゲート電極Ｇａ４を有する第１のトランジスタとしてのトランジスタＴｒ４（図１参照）を形成する。次に、線分２４に対し線対称な配列を形成した複数のゲート電極２０の他の１つの第２のゲート電極としてのゲート電極Ｇａ５を有する第２のトランジスタとしてのトランジスタＴｒ５（図１参照）を形成する。さらに、トランジスタＴｒ４，Ｔｒ５が差動対を成すように配線し、カレントミラー部１４を形成する。
【００２５】
以降、公知の技術により、出力段回路１６、コンデンサ１８、及びトランジスタＴｒ１を形成する。
【００２６】
以上の工程により、オペアンプ回路の製造を行うことができる。この製造方法は、他の回路でも同じトランジスタ特性が求められる回路で使用できる。また、ゲート電極パターンのみでなく、金属配線層あるいは素子領域を形成するリソグラフィプロセスでも同様に使用することができる。
【００２７】
本実施形態によれば、大きさがほぼ同じゲート電極Ｇａ２，Ｇａ３をそれぞれ有するトランジスタＴｒ２，Ｔｒ３により差動対を成している。また、ほぼ同じ大きさのゲート電極Ｇａ４，Ｇａ５をそれぞれ有するトランジスタＴｒ４，Ｔｒ５により差動対を成している。これにより、プロセスのばらつきによるトランジスタＴｒ２，Ｔｒ３及びトランジスタＴｒ４，Ｔｒ５の特性への影響を排除し、オペアンプ回路の出力電圧２６のうちオフセット電圧をほぼ０ｍＶにすることができる。また、出力電圧２６のうちオフセット電圧をほぼ０ｍＶにするための新たな回路を必要としないので、その分回路を簡素化することができる。さらに、複数のゲート電極を配列することにより、省スペース化することも可能である。
【００２８】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。さらに、本発明は、実施の形態で説明した技術的事項のいずれかを限定的に除外した内容を含む。あるいは、本発明は、上述した実施の形態から公知技術を限定的に除外した内容を含む。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態に係るオペアンプ回路を示す構成図である。
【図２】本発明の実施の形態に係るオペアンプ回路のゲート電極を示す図である。
【符号の説明】
【００３０】
１０…半導体基板 １２…差動ヘッド部 １４…カレントミラー部 １６…出力段回路 １８…コンデンサ ２０…複数のゲート電極 ２２…素子分離領域 ２４…線分 ２６…出力電圧（オフセット電圧を含む） Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６，Ｔｒ７…トランジスタ Ｇａ２，Ｇａ３，Ｇａ４，Ｇａ５…ゲート電極。
【特許請求の範囲】
【請求項１】
半導体基板に設けられ、線対称な配列をなし、前記配列の外側から内側に向かって前記配列方向の寸法が大きくなっている複数のゲート電極と、
前記複数のゲート電極のいずれか１つの第１のゲート電極を有する第１のトランジスタと、
前記複数のゲート電極の他の１つの第２のゲート電極を有する第２のトランジスタと、
を有し、
前記第１及び第２のトランジスタは、差動対を成し、
前記第１及び第２のゲート電極の配置位置は、前記配列において、線対称になっている半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１及び第２のトランジスタは、ほぼ同じ特性のものである半導体集積回路装置。
【請求項３】
半導体基板に、線対称な配列をなし、前記配列の外側から内側に向かって前記配列方向の寸法が大きくなる複数のゲート電極を形成すること、
前記複数のゲート電極のいずれか１つの第１のゲート電極を有する第１のトランジスタを形成すること、及び、
前記複数のゲート電極の他の１つの第２のゲート電極を有する第２のトランジスタを形成すること、
を含み、
前記第１及び第２のトランジスタは、差動対を成し、
前記第１及び第２のゲート電極の配置位置は、前記配列において、線対称になるように形成されてなる半導体集積回路装置の製造方法。
【請求項１】
半導体基板に設けられ、線対称な配列をなし、前記配列の外側から内側に向かって前記配列方向の寸法が大きくなっている複数のゲート電極と、
前記複数のゲート電極のいずれか１つの第１のゲート電極を有する第１のトランジスタと、
前記複数のゲート電極の他の１つの第２のゲート電極を有する第２のトランジスタと、
を有し、
前記第１及び第２のトランジスタは、差動対を成し、
前記第１及び第２のゲート電極の配置位置は、前記配列において、線対称になっている半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１及び第２のトランジスタは、ほぼ同じ特性のものである半導体集積回路装置。
【請求項３】
半導体基板に、線対称な配列をなし、前記配列の外側から内側に向かって前記配列方向の寸法が大きくなる複数のゲート電極を形成すること、
前記複数のゲート電極のいずれか１つの第１のゲート電極を有する第１のトランジスタを形成すること、及び、
前記複数のゲート電極の他の１つの第２のゲート電極を有する第２のトランジスタを形成すること、
を含み、
前記第１及び第２のトランジスタは、差動対を成し、
前記第１及び第２のゲート電極の配置位置は、前記配列において、線対称になるように形成されてなる半導体集積回路装置の製造方法。
【図１】
【図２】
【図２】
【公開番号】特開２００７−１２９６３（Ｐ２００７−１２９６３Ａ）
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願番号】特願２００５−１９３４４３（Ｐ２００５−１９３４４３）
【出願日】平成１７年７月１日（２００５．７．１）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願日】平成１７年７月１日（２００５．７．１）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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