半導体集積回路装置
【課題】微細化されたＭＯＳＦＥＴに好適な基準電圧発生回路を有する半導体集積回路装置を提供する。
【解決手段】第１電流密度とされる第１トランジスタと第１電流密度よりも小さな第２電流密度とされる第２トランジスタのベースを共通接続し、そのコレクタ差電圧に対応した出力電圧を増幅回路で形成して上記ベースに帰還する。第１抵抗素子に上記第１と第２トランジスタのベース，エミッタ間差電圧を印加して基準電流を形成する。上記基準電流に対応した電流を上記第１、第２及び第３トランジスタに供給する。上記第３トランジスタのベースとコレクタとを共通接続し、第２抵抗素子を直列形態に接続する。上記第３トランジスタのサイズ及び上記第１及び第２抵抗素子の抵抗値の設定により、上記第３トランジスタ及び第２抵抗素子で発生する電圧が、上記第１及び第２電源電圧及び温度変化に対して一定の基準電圧となるようにする。
【解決手段】第１電流密度とされる第１トランジスタと第１電流密度よりも小さな第２電流密度とされる第２トランジスタのベースを共通接続し、そのコレクタ差電圧に対応した出力電圧を増幅回路で形成して上記ベースに帰還する。第１抵抗素子に上記第１と第２トランジスタのベース，エミッタ間差電圧を印加して基準電流を形成する。上記基準電流に対応した電流を上記第１、第２及び第３トランジスタに供給する。上記第３トランジスタのベースとコレクタとを共通接続し、第２抵抗素子を直列形態に接続する。上記第３トランジスタのサイズ及び上記第１及び第２抵抗素子の抵抗値の設定により、上記第３トランジスタ及び第２抵抗素子で発生する電圧が、上記第１及び第２電源電圧及び温度変化に対して一定の基準電圧となるようにする。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、特にシリコンバンドギャップを利用し、低電圧の基準電圧発生回路内蔵する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
図６３には、本願出願人において先に提案された低電圧出力用バンドギャップ基準電圧発生回路の回路図が示されている。絶縁ゲート型電界効果トランジスタ（以下、単にＭＯＳＦＥＴという）Ｍ１、Ｍ２及びＭ０のゲートは共通に接続されているため各々のＭＯＳＦＥＴＭ０〜Ｍ２のサイズが等しければ同じ電流Ｉｏを流す。差動増幅回路（オペアンプ）ＡＭＰは、入力電圧Ｖc1とＶc2の差が零になるような出力電圧Ｖc を形成して、上記ＭＯＳＦＥＴＭ０〜Ｍ２のゲートに伝える。抵抗Ｒ１にはバイポーラトランジスタ（以下、単にトランジスタという）Ｑ１のベース・エミッタ間電圧ＶBE1 とバイポーラトランジスタＱ２のベース・エミッタ間電圧ＶBE2 の差電圧に等しい電圧が印加される。上記差電圧は熱電圧ＶT 、すなわち、絶対温度Ｔに比例する。上記電流Ｉｏがこの状態を維持するように、上記差動増幅回路ＡＭＰの出力電位Ｖc を形成する。出力部は上記電圧Ｖc によって決定される電流Ｉｏを抵抗Ｒa とダイオード接続したトランジスタＱ０の直列回路及びそれと並列接続された抵抗Ｒb に流すことで低電圧出力を得ることができる。上記トランジスタＱ０のベース・エミッタ間電圧ＶBE0 は温度Ｔが上昇すると減少するため、上記電圧ＶBE0 に抵抗Ｒa の端子電圧を加えた基準電圧ＶbgrLは温度の上昇により抵抗値が増大する抵抗Ｒa,Ｒb により温度依存性を持たない所望の電圧にすることができる。このような基準電圧発生回路は、特開２００４−２０６６３３号公報により開示されている。
【特許文献１】特開２００４−２０６６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
例えば、約０．２μｍ以下の微細化プロセスによりＭＯＳＦＥＴの耐圧が下がり、供給可能な電源電圧ＶＤＤも約１．５Ｖ以下に低下する。このように電源電圧ＶＤＤを１．５Ｖとした場合、許容下限動作電圧が１．３５Ｖにまで低下する。したがって、従来のシリコンバンドギャップに対応した１．２Ｖ近傍の基準電圧を発生する基準電圧発生回路では、上記１．２Ｖの基準電圧が入力される差動増幅回路での動作電圧を確保することができなくなるという問題を有する。図６３に示された基準電圧発生回路では、上記構成により差動増幅回路の入力電圧Ｖc1（Ｖc2）が、上記トランジスタＱ１のベース・エミッタ間電圧ＶBE1 のように低くできるので、上記１．５Ｖ以下の電源電圧ＶＤＤでも差動増幅回路ＡＭＰが動作可能となる。
【０００４】
しかしながら、上記０．２μｍ以下の微細化プロセスにより形成されたＭＯＳＦＥＴでは、ショートチャンネル効果等によりしきい値電圧のバラツキも大きくなる。このようなＭＯＳＦＥＴのしきい値電圧のバラツキは、差動増幅回路ＡＭＰを構成する差動ＭＯＳＦＥＴにおいても発生し、無視できないようなオフセット電圧Ｖosが生じる。前記図６３の基準電圧発生回路では、上記のようなオフセット電圧Ｖosが基準電圧ＶbgrLを大きく変動させることが判明した。つまり、差動増幅回路ＡＭＰにオフセット電圧Ｖosがある時の電流Ｉｏは、オフセット電圧Ｖosが無いない場合の電流Ｉｏより（Ｖos／Ｒ１）変動する。図６３の回路では、この電流Ｉｏを出力部のトランジスタＱ０、抵抗Ｒa,Ｒb に流して基準電圧ＶbgrLを形成するために、電流Ｉｏの変動に対応して基準電圧ＶbgrLにも変動が生じる。例えば、ＶbgrL＝０．８Ｖに設定しようとした場合、オフセット電圧Ｖosが１０ｍＶ程度であると、０．８Ｖ±０．１Ｖのように０．８Ｖ±１０％を超えて変動してしまい、降圧電源回路の基準電圧としては使用できない。例えば、上記基準電圧ＶbgrL（＝０．８Ｖ）を１．５倍して、１．２Ｖのような内部降圧電圧ＶＤＬを形成する場合、１．２Ｖ±０．１５Ｖとなり、許容変動幅±１０％の±０．１２を超えて大きくなり、電源回路としては利用できなくなってしまう。
【０００５】
ちなみに、オフセット電圧Ｖosの影響を定量的に説明すると以下の通りである。
図６３の回路では、増幅回路ＡＭＰは、Ｖc2−Ｖc1＝Ｖosとなるように動作する。このため、抵抗Ｒ１に流れる電流Ｉｏは、Ｖos／Ｒ１だけ変化し、基準電圧ＶbgrLを変動させる要因になる。ＶT ＝ｋＴ／ｑ（Ｔは絶対温度、ｋはボルツマン係数、ｑは電荷素量であり、Ｉs をバイポーラトランジスタの逆方向飽和電流とすると、ＶBE1 とＶBE2 は、次式１（数１）と式２（数２）より求められる。
【数１】
【数２】
【０００６】
差動増幅回路ＡＭＰの２つの入力電圧Ｖc1，Ｖc2とオフセット電圧Ｖosの関係は、Ｖc1＝ＶBE1 、Ｖc2＝ＶBE2 ＋Ｉｏ×Ｒ１であるから代入して整理すると、次式３（数３）のように表すことができる。
【数３】
【０００７】
一方、基準電圧ＶbgrLについては、次式４（数４）が成立し、ＶbgrLについて整理すると次式５（数５）のようになる。
【数４】
【数５】
【０００８】
ここで、前記式３（数３）を代入すると、次式６（数６）が得られる。ＶosによるＶbgrLの変化の割合は、上記式５（数５）をＶosで微分した値であり、次式７（数７）を得ることができ、オフセット電圧Ｖosが、次式７（数７）に示したように抵抗Ｒa,Ｒb 及びＲ１で増幅されて基準電圧ＶbgrLに現れるものとなる。
【数６】
【数７】
【０００９】
本発明の目的は、微細化されたＭＯＳＦＥＴに好適な基準電圧発生回路を搭載した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１電流密度の電流が流れる第１トランジスタのベースと第１電流密度よりも小さな第２電流密度の電流が流れる第２トランジスタのベースを共通接続して増幅回路の出力電圧に対応した電圧を供給する。第１抵抗素子に上記第１と第２トランジスタのエミッタ，ベース間差電圧を印加して基準電流を形成する。上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧の差電圧に対応した出力電圧を形成する。電流源回路により、上記基準電流に対応した電流を上記第１、第２及び第３トランジスタに供給する。上記第３トランジスタのベースとコレクタとを共通接続し、第２抵抗素子を上記第３トランジスタに直列形態に接続する。上記第３トランジスタのサイズ及び上記第１及び第２抵抗素子の抵抗値の設定により、上記第３トランジスタ及び第２抵抗素子で発生する電圧が、上記第１及び第２電源電圧及び温度変化に対して一定の基準電圧となるようにする。
【発明の効果】
【００１１】
低電圧まで動作可能で、差動増幅回路のオフセット電圧の影響が軽減された基準電圧を得ることができる。
【発明を実施するための最良の形態】
【００１２】
図１には、この発明に係る基準電圧発生回路の一実施例の回路図が示されている。同図の各回路素子は、公知のＣＭＯＳ集積回路の製造技術によって、図示しない他の回路素子とともに単結晶シリコンのような１個の半導体基板上において形成される。
【００１３】
トランジスタＱ１とＱ２のベースに差動増幅回路ＡＭＰの出力電圧Ｖc を供給する。トランジスタＱ２のエミッタと回路の接地電位点ＶＳＳに抵抗Ｒ１を接続する。トランジスタＱ１、Ｑ２のコレクタ電圧Ｖc1, Ｖc2は、差動増幅回路ＡＭＰによって差が零、つまりは等しい電圧になるように制御され、ｐチャネルＭＯＳＦＥＴＭ２、Ｍ１及びＭ０からなるカレントミラー回路により、各ＭＯＳＦＥＴＭ１、Ｍ２及びＭ０のドレイン電流は全て電流Ｉｏとなるようにする。つまり、ＭＯＳＦＥＴＭ２のゲートとドレインが接続されてダイオード形態とされ、ここに上記抵抗Ｒ１で形成された電流Ｉｏを流し、ＭＯＳＦＥＴＭ２に対してＭＯＳＦＥＴＭ１及びＭ０のサイズを等しくしてそれぞれ同じ電流Ｉｏを流すようにする。そして、トランジスタＱ２のサイズをトランジスタＱ１に比べてｎ倍大きく形成し、トランジスタＱ１の電流密度に対してトランジスタＱ２の電流密度を１／ｎに小さくする。
【００１４】
演算増幅回路ＡＭＰにオフセット電圧Ｖosが無い場合、トランジスタＱ１とＱ２には同じ電流Ｉｏが流れる。トランジスタＱ１とＱ２に同電流Ｉｏが流されているので、上記電流密度差に対応して抵抗Ｒ１にはトランジスタＱ１のベース・エミッタ間電圧ＶBE1 とトランジスタＱ２のベース・エミッタ間電圧ＶBE2 の差電圧が印加される。この差電圧は熱電圧ＶT 、すなわち絶対温度Ｔに比例する。電流Ｉｏがこの状態を維持するように、差動増幅回路ＡＭＰは、出力電圧Ｖc を形成する。出力部は上記電流ＩｏをＭＯＳＦＥＴＭ２とＭ０のカレントミラーによって電流コピーし、抵抗Ｒa とダイオード接続したトランジスタＱ０の直列回路及びそれに並列接続された抵抗Ｒb に流すことで基準電圧ＶbgrLを得ることができる。トランジスタＱ０のベース・エミッタ間電圧ＶBE0 は温度が上昇すると減少するため、かかる電圧ＶBE0 に抵抗Ｒa の端子電圧を加えた出力電圧ＶbgrLは、抵抗Ｒa,Ｒbにより温度依存性を持たない所望の電圧にすることができる。
【００１５】
図１の回路において、差動増幅回路ＡＭＰのオフセット電圧Ｖos（Ｖc1とＶc2の差）による影響が、前記図６３の回路より小さくできる原理を簡単化して説明すると以下の通りである。ｇｍはＭＯＳＦＥＴの電流利得、ｇｍｂはトランジスタの電流利得、ｒdsはＭＯＳＦＥＴのドレイン・ソース間抵抗、ｒceはトランジスタのコレクタ・エミッタ間抵抗とする。差動増幅回路ＡＭＰにオフセット電圧Ｖosがある場合、差動増幅回路ＡＭＰの出力電圧Ｖc が変化し、ΔＶc1／ΔＶc ＝ｇｍｂ×（ｒds//ｒce）、ΔＶc2／ΔＶc ≒１／（ｇｍ×ｒ１）から主にＶc1が変化する。
【００１６】
したがって、オフセット電圧＝｜ΔＶc1−ΔＶc2｜≒｜ΔＶc1｜に対する出力電圧Ｖc の変化は、１／ｇｍｂ×（ｒds//ｒce）に縮小するものとなる。よって上記オフセット電圧Ｖosに対して、電流ＩｏはＶos／（ｒds//ｒce）分変動する。これよりオフセット電圧Ｖosに対する電流Ｉｏの変動は、前記図６３の（Ｖos／ｒ１）よりもはるかに小さい値となる。これをｐチャネルＭＯＳＦＥＴＭ２，Ｍ０のカレントミラー回路により出力部に流しているため差動増幅回路ＡＭＰのオフセット電圧Ｖosに強い基準電圧ＶbgrLが得られる。つまり正の温度特性（ＶBE1 −ＶBE2 ）を発生させる部分に、差動増幅回路ＡＭＰのオフセット電圧Ｖosが入らない回路構成にすることで、差動増幅回路ＡＭＰのオフセットに強いバンドギャップ回路を実現することができる。
【００１７】
ちなみに、オフセット電圧Ｖosの影響を定量的に説明すると以下の通りである。前記同様に差動増幅回路ＡＭＰは、Ｖc2−Ｖc1＝Ｖosとなるように動作する。トランジスタＱ１とＱ２のベース・エミッタ間電圧ＶBE1 とＶBE2 は、次式８（数８）と式９（数９）より求められる。
【数８】
【数９】
【００１８】
また、制御電圧である出力電圧Ｖｃは、次式１０（数１０）のようになる。式１０（数１０）からＶBE1 とＶBE2 とを消去すると次式１１（数１１）が得られ、整理すると次式１２（数１２）となる。
【数１０】
【数１１】
【数１２】
【００１９】
ここで、Ｖosが十分小さく、Ｖos／Ｉｏ×ｒds≪１が成り立つと考えられるから、次式１３（数１３）のように変形でき、次式１４（数１４）のように書き換えられる。
【数１３】
【数１４】
【００２０】
ＩｏのＶosに対する変化を見るためにＶosで微分すると次式１５（数１５）が得られ、整理すると次式１６（数１６）が得られる。
【数１５】
【数１６】
【００２１】
基準電圧ＶbgrLは、電流Ｉｏをコピーした電流を抵抗Ｒa とトランジスタＱ０の直列回路及びそれに並列接続した抵抗Ｒb に流すことで形成されるから、次式１７（数１７）、式１８（数１８）で表すことができ、基準電圧ＶbgrLのオフセット電圧Ｖosに対する変化は次式１９（数１９）で表すことができる。
【数１７】
【数１８】
【数１９】
【００２２】
ここで、右辺の前項Ｒa ・Ｒb ／（Ｒa ＋Ｒb ）Ｒ１が前記図６３の回路の値であるから、後項が次式２０（数２０）なら、オフセットの影響を軽減することができる。ｒdsは、ＭＯＳＦＥＴのドレイン・ソース間抵抗であり一般的に非常に大きいから、基準電圧ＶbgrLのオフセット電圧Ｖosに対する変化は大幅に小さくすることができる。
【数２０】
【００２３】
この実施例において、差動増幅回路ＡＭＰのオフセット電圧Ｖosが存在する場合、オフセット電圧Ｖosの発生個所はトランジスタＱ１とＱ２のコレクタ端子（エミッタ接地のトランジスタアンプＱ１、Ｑ２の出力に相当）でエミッタ電流への影響は小さい。このように差動増幅回路ＡＭＰで発生するオフセット電圧Ｖosの基準電圧ＶrefLへの影響は（１／バンドギャップ発生部の利得）と小さくすることができる。
【００２４】
図２には、この発明に係る基準電圧発生回路の一実施例の回路図が示されている。この実施例は、図１の回路を簡単にした回路構成であり、差動増幅回路ＡＭＰに代えて、増幅ＭＯＳＦＥＴＭ３を用いるようにされる。この実施例では、前記同様なＭＯＳＦＥＴＭ０〜Ｍ２によるカレントミラー回路及び上記増幅ＭＯＳＦＥＴＭ３のドレインにダイオード形態のトランジスタＱ３を設け、それと上記トランジスタＱ１、Ｑ２をカレントミラー形態に接続する。このような電源電圧ＶＤＤ及びＶＳＳの上下のカレントミラー回路によってフィードバックをかけて、前記同様に（ＶBE1 −ＶBE2)／Ｒ１で形成された電流Ｉｏを各トランジスタＱ１〜Ｑ３に流している。この実施例でも、前記図１の実施例と同様にトランジスタＱ１、Ｑ２のコレクタ電圧Ｖc1とＶc2の差に対して基準電圧ＶbgrLがばらつかない回路構成になっている。この実施例では、差動増幅回路ＡＭＰを使用しないため回路構成がシンプルになり、設計が容易で電源投入時での立ち上がり時間も早くなる。
【００２５】
図３には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。前記図１や図２の基準電圧発生回路においては、ＭＯＳＦＥＴＭ１とＭ０のドレイン−ソース間電圧Ｖdsがほぼ等しくなるような、例えば２Ｖ〜３Ｖ程度の比較的低く狭い範囲での電源電圧ＶＤＤでの動作時にドレイン電流Ｉｏが全てほぼ等しくなり、図１の差動増幅回路ＡＭＰのオフセット電圧や図２のようにコレクタ電圧Ｖc1とＶc2の差電圧を考慮した低電源電圧バンドギャップ基準電圧発生回路として動作することができる。しかし、電源電圧ＶＤＤを例えば２Ｖ〜６Ｖのような広い電圧範囲での半導体集積回路への適用を考慮すると、図１や図２のＭＯＳＦＥＴＭ１，Ｍ２とＭ０のドレイン・ソース間電圧Ｖdsにずれが生じてしまい、このようなドレイン−ソース間電圧Ｖdsの差分に対応して、ＭＯＳＦＥＴＭ１，Ｍ２及びＭ０ドレイン電流Ｉｏが相互に等しくならない。これより例えば電源電圧ＶＤＤが６Ｖのような高い電圧になったときの基準電圧ＶbgrLは、電源電圧ＶＤＤが２〜３Ｖ程度の低い場合に比べて変動してしまい、２〜６Ｖのような広い電源電圧範囲での半導体集積回路装置の動作が難しくなる。
【００２６】
図３は、広い電源電圧範囲での回路適用が可能なように工夫されたものである。図１及び図２の実施例では、ｎｐｎ型バイポーラトランジスタを用いていたのに対して、この実施例ではｐｎｐ型バイポーラトランジスタＱ１〜Ｑ３を用いる。トランジスタＱ１、Ｑ２及びＱ３のベースには、差動増幅回路ＡＭＰの出力電圧Ｖc が供給され、トランジスタＱ２のエミッタと電源電圧ＶＤＤとの間に抵抗Ｒ１が接続される。トランジスタＱ１とＱ２のコレクタ電圧Ｖc1, Ｖc2は、差動増幅回路ＡＭＰの出力電圧Ｖc に対応してトランジスタＱ１、Ｑ２で形成された電流Ｉｏが流れる抵抗Ｒc1, Ｒc2により決定される。この構成においても、前記図１、図２の実施例と同様に差動増幅回路ＡＭＰの入力電圧Ｖc1とＶc2の差に対して基準電圧ＶgrL がばらつかない回路構成になっている。
【００２７】
この実施例回路の動作原理は次の通りである。トランジスタＱ１、Ｑ２に同電流Ｉｏが流されているので、抵抗Ｒ１にはトランジスタＱ１のベース・エミッタ間電圧ＶBE1 とトランジスタＱ２のベース・エミッタ間電圧ＶBE2 の差に等しい電圧が発生する。この差電圧は熱電圧ＶT に比例しており、すなわち絶対温度Ｔに比例する。電流Ｉｏがこの状態を維持するように、差動増幅回路ＡＭＰの出力電位Ｖc が決定される。出力部は出力電圧Ｖc によって決定される電流Ｉｏを抵抗Ｒa とダイオード接続のトランジスタＱ０の直列接続したものと抵抗Ｒb の並列接続の回路に流すことで低電圧の基準電圧ＶbgrLを得ることができる。トランジスタＱ０のベース・エミッタ間電圧ＶBE0 は温度が上昇すると減少するため、ベース・エミッタ間電圧ＶBE0 に抵抗Ｒa の両端電圧を加えた基準電圧ＶbgrLは抵抗Ｒa,Ｒb により温度依存性を持たない所望の電圧にすることができる。なお、基準電圧ＶbgrLを低くしない場合、抵抗Ｒb を接続しなくても良い。
【００２８】
この実施例では、前記図１、図２で問題となるカレントミラー形態のＭＯＳＦＥＴＭ１、Ｍ２が無くなり、差動増幅回路の入力電圧Ｖc1, Ｖc2は、差動増幅回路ＡＭＰによってＶc1＝Ｉｏ×Ｒc1, Ｖc2＝Ｉｏ×Ｒc2のように接地電位ＶＳＳ（０Ｖ）を基準にして決定される。したがって、電源電圧ＶＤＤが２〜６Ｖのように広い電圧範囲において、トランジスタＱ１、Ｑ２及びＱ３のコレクタ・エミッタ間電圧ＶCEは大きくずれることはない。このため、トランジスタＱ１〜Ｑ３は、上記差動増幅回路ＡＭＰにより形成された出力電圧Ｖc に対応した同じ電流Ｉｏを流すようになる。これにより、この実施例の基準電圧発生回路は、２〜６Ｖのような広電源電圧範囲に対応しても同じ基準電圧ＶbgrLを形成することが可能となる。
【００２９】
図４には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。この実施例は、前記図１の変形例であり、差動増幅回路ＡＭＰ１とＡＭＰ２が設けられる。差動増幅回路ＡＭＰ１は、前記図１の差動増幅回路ＡＭＰに対応している。つまり、差動増幅回路ＡＭＰ２が新たに追加され、ｐチャネルＭＯＳＦＥＴＭ１〜Ｍ０のゲート電圧を形成する。上記差動増幅回路ＡＭＰ１，ＡＭＰ２は、反転入力端子（−）に適当なバイアス電圧ＶＢが供給され、非反転入力端子（＋）には入力電圧Ｖc1とＶc2がそれぞれ供給される。これにより、差動増幅回路ＡＭＰ１，ＡＭＰ２の増幅動作により上記バイアス電圧ＶＢと入力電圧Ｖc1とＶc2は等しくなるように制御される。このような回路構成とすることにより、前記図１、図２のようにダイオード接続のＭＯＳＦＥＴＭ２が無くなり、上記入力電圧Ｖc1とＶc2は、接地電位ＶＳＳを基準とするような適当なバイアス電圧ＶＢが与えられているので、電源電圧ＶＤＤが変動してもＭＯＳＦＥＴＭ１、Ｍ２及びＭ０のドレイン−ソース間電圧Ｖdsは大きくずれることはない。よって、例えば前記のように２〜６Ｖのような広電源電圧範囲ＶＤＤに対応することが可能となる。
【００３０】
図５には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。これまでの実施例回路は、ＭＯＳＦＥＴＭ１、Ｍ２及びＭ０にトランジスタのばらつきはないという仮定を前提としている。よって、ｐチャネルＭＯＳＦＥＴのゲート・ソース間電圧Ｖgsとドレイン・ソース間電圧Ｖdsが等しければ、ドレイン電流Ｉｏは相互に等しくなるものである。しかし製造過程でＭＯＳＦＥＴＭ１、Ｍ２及びＭ０を完全に同じに作ることは不可能であり、ＭＯＳＦＥＴＭ１, Ｍ２及びＭ０が同じバイアス状態にあってもドレイン電流Ｉｏが異なることが考えられる。
【００３１】
上記のようにｐチャネルＭＯＳＦＥＴＭ１，Ｍ２及びＭ０のばらつきの一つとしてしきい値電圧Ｖthのばらつきがある。つまり、ｐチャネルＭＯＳＦＥＴＭ１，Ｍ２及びＭ０にばらつきがあり、それぞれのしきい値電圧Ｖthがばらついていると、しきい値電圧Ｖthのばらつきに対してそれぞれの電流Ｉｏは２乗で変動する。さらにＭＯＳＦＥＴＭ１，Ｍ２及びＭ０が弱反転領域で動作していると、エクスポネンシャルで電流Ｉｏが変動する。これにより基準電圧ＶbgrLがばらついてしまう。
【００３２】
図５の実施例回路は、このようなＭＯＳＦＥＴＭ１，Ｍ２及びＭ０のしきい値電圧Ｖthのばらつきに対しても基準電圧ＶbgrLが安定化するよう工夫されたものである。この実施例では、ＭＯＳＦＥＴＭ１、Ｍ２及びＭ０が全て同じ抵抗値の抵抗Ｒ０に置き換えられる。そして、差動増幅回路ＡＭＰ１を用いて、入力電圧Ｖc1, Ｖc2の電位が等しくなるように制御する。差動増幅回路ＡＭＰ２は、上記抵抗Ｒ０が接続されたｐチャネルＭＯＳＦＥＴＭ０のソース電位Ｖc0と上記入力電圧Ｖc1とを受けて、その出力信号Ｖcbを上記ＭＯＳＦＥＴＭ０のゲートに帰還して、上記入力電圧Ｖc1と上記Ｖc0とを等しくする。これによって、等しい抵抗値の抵抗Ｒ０を用いることにより、それぞれに同じ電流Ｉｏを流すようにすることができる。前記のようなカレントミラー回路を構成するＭＯＳＦＥＴＭ１，Ｍ２及びＭ０をなくすことによって、ｐチャネルＭＯＳＦＥＴＭ１，Ｍ２及びＭ０のしきい値電圧Ｖthばらつきによる基準電圧ＶbgrLのばらつきは原理的にはなくなる。
【００３３】
図５の実施例で考えられる基準電圧ＶbgrLのばらつきは、差動増幅回路ＡＭＰ１，ＡＭＰ２のオフセット電圧Ｖosによって発生する。オフセット電圧Ｖosに起因する電流Ｉｏの変動は（Ｖos／Ｒ０）であり、オフセット電圧Ｖosに対して１乗でしか変動しない。差動増幅回路ＡＭＰ１，ＡＭＰ２のオフセットＶosとｐチャネルＭＯＳＦＥＴのしきい値電圧Ｖthばらつきが同じであるとすると、図５の実施例回路の構成の方が基準電圧ＶbgrLのばらつきを小さくすることができる。また、回路構成上、Ｒ０＞Ｒ１と設計できるので、前記図６３の回路よりも入力電圧Ｖc1とＶc2の差に対する基準電圧ＶbgrLのばらつきは小さくなる。
【００３４】
図６には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。この実施例回路は前記図４、図５の実施例回路と比べ差動増幅回路を一つで構成することができ、シンプルな構成である。つまり、差動増幅回路ＡＭＰの出力電圧Ｖc をｐチャネルＭＯＳＦＥＴＭ１，Ｍ２及びＭ０のゲートに供給し、それぞれのＭＯＳＦＥＴＭ１、Ｍ２及びＭ０により定電流Ｉｏを形成してトランジスタＱ１、Ｑ２及びＱ０に流れるようにする。上記トランジスタＱ１とＱ２には、入力電圧Ｖc1がゲートに供給されたＭＯＳＦＥＴＭB2を通して、ベース電流が供給される。この実施例では、トランジスタＱ１のベース・エミッタ間電圧ＶBE1 と、ＭＯＳＦＥＴＭｂ２のゲート・ソース間電圧Ｖgsとを加えた電圧ＶBE1 ＋Ｖgsよりも電源電圧ＶＤＤが大きくなるようにする必要がある。しかし、前記図４や図５の実施例回路に比べると差動増幅回路を一つにすることができるため構造がシンプルになり、設計がしやすく電源投入直後での立ち上がり時間も早くなる。また、図１、図２の実施例回路で問題となっていたダイオード接続するＭＯＳＦＥＴＭ２（Ｍ１）が無く、入力電圧Ｖc1, Ｖc2が回路の接地電位ＶＳＳを基準にしたＶBE1 ＋Ｖgsに設定されているので、電源電圧ＶＤＤが変動してもＭＯＳＦＥＴＭ１，Ｍ１及びＭ０のドレイン−ソース間電圧Ｖdsは大きくずれることはない。よって広電源電圧範囲に対応することも可能である。
【００３５】
図７には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１の抵抗Ｒb を省略したものである。この構成では、トランジスタＱ０のベース・エミッタ間電圧ＶBE0 が温度が上昇すると減少するため、かかる電圧ＶBE0 に抵抗Ｒa の端子電圧を加えて温度依存性を持たない基準電圧ＶrefLを形成する。したがって、形成される基準電圧ＶbgrLは、上記トランジスタＱ０のベース・エミッタ間電圧ＶBE0 と抵抗Ｒa と電流Ｉｏにより発生する電圧だけ高くなり、おおよそ１．２Ｖのような高い電圧を必要とする場合に有益である。このように抵抗Ｒb を省略して、上記比較的高い基準電圧を形成する構成は、前記図２〜図６の実施例及び以下に説明する基準電圧発生回路においても同様に適用することができる。
【００３６】
図８には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図１の実施例回路のｎｐｎ型トランジスタＱ１、Ｑ２及びＱ０をｐｎｐ型トランジスタＱ１、Ｑ２及びＱ０に、ｐチャネルＭＯＳＦＥＴＭ１，Ｍ２及びＭ０をｎチャネルＭＯＳＦＥＴＭ１、Ｍ２及びＭ０にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びＭＯＳＦＥＴの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。
【００３７】
図９には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図２の実施例回路のｎｐｎ型トランジスタＱ１、Ｑ２、Ｑ３及びＱ０をｐｎｐ型トランジスタＱ１、Ｑ２、Ｑ３及びＱ０に、ｐチャネルＭＯＳＦＥＴＭ１，Ｍ２、Ｍ３及びＭ０をｎチャネルＭＯＳＦＥＴＭ１、Ｍ２、Ｍ３及びＭ０にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びＭＯＳＦＥＴの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。
【００３８】
図１０には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図３の実施例回路のｐｎｐ型トランジスタＱ１、Ｑ２、Ｑ３及びＱ０をｎｐｎ型トランジスタＱ１、Ｑ２、Ｑ３及びＱ０にそれぞれ置き換えたものとされる。また、このようなトランジスタの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。
【００３９】
図１１には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１０に示した基準電圧発生回路に、差動増幅回路ＡＭＰb 及び抵抗Ｒb1、Ｒb2、及びｐチャネルＭＯＳＦＥＴＭb1を追加して、電源電圧ＶＤＤを基準にした基準電圧ＶrefLを回路の接地電位ＶＳＳを基準にした基準電圧ＶrefLb に変換する。つまり、差動増幅回路ＡＭＰb の入力端子（＋）に上記基準電圧ＶrefLを供給し、出力電圧をゲートに受けるｐチャネルＭＯＳＦＥＴＭb1のソース電位を入力端子（−）に帰還させる。上記入力端子（−）と電源電圧ＶＤＤとの間に抵抗Ｒb1を接続して、電流Ｉb1を形成する。この電流Ｉb1を上記ＭＯＳＦＥＴＭb1を通して抵抗Ｒb2に流し、回路の接地電位ＶＳＳに接続する。このようにして、電源電圧ＶＤＤを基準にした基準電圧VbgrL を回路の接地電位ＶＳＳを基準とする基準電圧ＶbgrLb に変換することができる。また、抵抗Ｒb1とＲb2の比によって基準電圧ＶbgrLbを所望の基準電圧にすることができる。このような差動増幅回路ＡＭＰb 及び抵抗Ｒb1、Ｒb2、及びｐチャネルＭＯＳＦＥＴＭb1からなる追加回路は、前記のように電源電圧ＶＤＤを基準とするような図８、図９にも同様に適用することができる。
【００４０】
図１２には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図３の実施例回路の入力電圧Ｖc1, Ｖc2の電位を決めている抵抗Ｒc1, Ｒc2をｎチャネル型ＭＯＳＦＥＴＭ１とＭ２からなるカレントミラー回路に置き換えた構成である。この実施例は、前記図３の実施例よりも差動増幅回路ＡＭＰのオフセット電圧Ｖosに強い構成となる。図３の実施例回路構成で電流ＩｏはＶos／Ｒc1分変動するのに対して、この実施例回路ではＶos／（ｒds//ｒce) 分の変動に小さくなる。よって基準電圧ＶbgrLのばらつきは小さくなる。
【００４１】
図１３には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１２の実施例回路のｐｎｐ型トランジスタＱ１、Ｑ２、Ｑ３及びＱ０をｎｐｎ型トランジスタＱ１、Ｑ２、Ｑ３及びＱ０に、ｎチャネルＭＯＳＦＥＴＭ１，Ｍ２をｐチャネルＭＯＳＦＥＴＭ１、Ｍ２にそれぞれ置き換えたものとされる。また、このようなトランジスタの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。
【００４２】
図１４には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図４の実施例回路のｎｐｎ型トランジスタＱ１、Ｑ２及びＱ０をｐｎｐ型トランジスタＱ１、Ｑ２及びＱ０に、ｐチャネルＭＯＳＦＥＴＭ１，Ｍ２及びＭ０をｎチャネルＭＯＳＦＥＴＭ１、Ｍ２及びＭ０にそれぞれ置き換えたものとされる。また、このようなトランジスタの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。
【００４３】
図１５には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図５の実施例回路のｎｐｎ型トランジスタＱ１、Ｑ２及びＱ０をｐｎｐ型トランジスタＱ１、Ｑ２及びＱ０に、ｐチャネルＭＯＳＦＥＴＭ０をｎチャネルＭＯＳＦＥＴＭ０にそれぞれ置き換えたものとされる。また、このようなトランジスタの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。
【００４４】
図１６には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図６の実施例回路のｎｐｎ型トランジスタＱ１、Ｑ２及びＱ０をｐｎｐ型トランジスタＱ１、Ｑ２及びＱ０に、ｐチャネルＭＯＳＦＥＴＭ１、Ｍ２及びＭ０をｎチャネルＭＯＳＦＥＴＭ１、Ｍ２及びＭ０にそれぞれ置き換えたものとされる。ＭＯＳＦＥＴＭb2は、入力電圧Ｖc1、Ｖc2を回路の電源電圧ＶＤＤを基準にした電圧にするためにｐチャネルＭＯＳＦＥＴが用いられる。このようなトランジスタの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。
【００４５】
図１７には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、電源電圧ＶＤＤ側に設けられた電流源で電流Ｉc を形成し、回路の接地電位ＶＳＳ側に設けられた抵抗Ｒ３に流して、回路の接地電位ＶＳＳを基準にしたバイアス電圧ＶＢを生成する。このようなバイアス電圧ＶＢを用いることで、前記図４で説明したように、電源電圧ＶＤＤが変動してもＭＯＳＦＥＴＭ１、Ｍ２及びＭ０のドレイン−ソース間電圧Ｖdsは大きくずれることがなく、例えば前記のように２〜６Ｖのような広電源電圧範囲ＶＤＤに対応することが可能となる。
【００４６】
図１８には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図１７の実施例回路のｎｐｎ型トランジスタＱ１、Ｑ２及びＱ０をｐｎｐ型トランジスタＱ１、Ｑ２及びＱ０に、ｐチャネルＭＯＳＦＥＴＭ１，Ｍ２及びＭ０をｎチャネルＭＯＳＦＥＴＭ１、Ｍ２及びＭ０にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びＭＯＳＦＥＴの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。したがって、回路の接地電位ＶＳＳ側に設けられた電流源で電流Ｉc を形成し、電源電圧ＶＤＤ側に設けられた抵抗Ｒ３に流して、電源電圧ＶＤＤを基準にしたバイアス電圧ＶＢを生成する。
【００４７】
図１９には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図１７の抵抗Ｒ３をダイオード接続のｎチャネルＭＯＳＦＥＴＭ４に置き換えたものである。このようにｎチャネルＭＯＳＦＥＴＭ４のゲート・ソース間電圧Ｖgsを用いることにより前記同様な効果を得ることができる。
【００４８】
図２０には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図１８の抵抗Ｒ３をダイオード接続のｐチャネルＭＯＳＦＥＴＭ４に置き換えたものである。このようにｐチャネルＭＯＳＦＥＴＭ４のゲート・ソース間電圧Ｖgsを用いることにより前記同様な効果を得ることができる。
【００４９】
図２１には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図１９のダイオード接続のｎチャネルＭＯＳＦＥＴＭ４をダイオード接続のｎｐｎトランジスタＱ４に置き換えたものである。このようｎｐｎトランジスタＱ４のベース・エミッタ間電圧ＶBE4 を用いることにより前記同様な効果を得ることができる。
【００５０】
図２２には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図２０のダイオード接続のｐチャネルＭＯＳＦＥＴＭ４をダイオード接続のｐｎｐトランジスタＱ４に置き換えたものである。このようｐｎｐトランジスタＱ４のベース・エミッタ間電圧ＶBE4 を用いることにより前記同様な効果を得ることができる。
【００５１】
図２３には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図４のバイアス電圧ＶＢがワイドラーのカレントミラー回路を用いて形成される。回路の接地電位ＶＳＳ側に設けられたダイオード形態のｎチャネルＭＯＳＦＥＴＭ５のしきい値電圧ＶthをｎチャネルＭＯＳＦＥＴＭ６のゲートに印加し、そのソースと回路の接地電位ＶＳＳとの間に抵抗Ｒ５を接続する。上記ＭＯＳＦＥＴＭ５とＭ６とのしきい値電圧Ｖthの差電圧を、抵抗Ｒ５に印加して定電流を形成し、電源電圧ＶＤＤ側に設けられたｐチャネルＭＯＳＦＥＴＭ７とＭ８からなるカレントミラー回路を介して、ダイオード接続のｎチャネルＭＯＳＦＥＴＭ５に帰還する。このようなワイドラーのカレントミラー回路により、上記ＭＯＳＦＥＴＭ５のしきい値電圧Ｖthに対応したバイアス電圧ＶＢを形成する。
【００５２】
図２４には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１４の実施例回路に、前記図２３に示したワイドラーのカレントミラー回路が組み合わされる。この実施例は、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものであるので、電源電圧ＶＤＤ側に設けられたｐチャネルＭＯＳＦＥＴＭ７のしきい値電圧Ｖthに対応したバイアス電圧ＶＢを形成する。
【００５３】
図２５には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、ソースに電源電圧ＶＤＤが供給されたｐチャネルＭＯＳＦＥＴＭ６のゲートと、ソースと電源電圧ＶＤＤとの間に抵抗Ｒ５が接続されたダイオード形態のｐチャネルＭＯＳＦＥＴＭ５のゲートを共通接続し、ＭＯＳＦＥＴＭ６のドレイン電流を回路の接地電位ＶＳＳ側に設けられたｎチャネルＭＯＳＦＥＴＭ７とＭ８からなるカレントミラー回路を介して上記ｐチャネルＭＯＳＦＥＴＭ５のドレイン電流として帰還してワイドラーのカレントミラー回路を構成し、上記ＭＯＳＦＥＴＭ７のしきい値電圧Ｖthをに対応したバイアス電圧ＶＢを形成する。
【００５４】
図２６には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１４の実施例回路に、前記２５に示したワイドラーのカレントミラー回路が組み合わされる。この実施例は、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものであるので、電源電圧ＶＤＤ側に設けられたｐチャネルＭＯＳＦＥＴＭ５のゲート，ドレイン電圧に対応したバイアス電圧ＶＢを形成する。
【００５５】
図２７には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図４の実施例回路のバイアス電圧ＶＢを形成する回路として、回路の接地電位ＶＳＳ側に設けられたダイオード接続のｎｐｎトランジスタＱ４のゲート・エミッタ間電圧ＶBE4 を用いる。そして、ＭＯＳＦＥＴＭ１、Ｍ２及びＭ４のドレイン電流を等しくするために、トランジスタＱ４のベースも差動増幅回路ＡＭＰ１の出力端子に接続し、トランジスタＱ１、Ｑ２及びＱ４のベース電流を差動増幅回路ＡＭＰ１によって供給する。
【００５６】
図２８には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図２７の実施例回路のｎｐｎ型トランジスタＱ１、Ｑ２、Ｑ０及びＱ４をｐｎｐ型トランジスタＱ１、Ｑ２、Ｑ０及びＱ４に、ｐチャネルＭＯＳＦＥＴＭ１、Ｍ２、Ｍ０及びＭ４をｎチャネルＭＯＳＦＥＴＭ１、Ｍ２、Ｍ０及びＭ４にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びＭＯＳＦＥＴの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。したがって、電源電圧ＶＤＤ側に設けられた上記トランジスタＱ４のベース・エミッタ間電圧ＶBE4をバイアス電圧ＶＢとして用いる。
【００５７】
図２９には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図２１と同様にバイアス電圧ＶＢをトランジスタＱ４のダイオード接続で実現する構成に、トランジスタＱ４のベース・エミッタ間電圧ＶBE４に比例する電流を作るための抵抗Ｒ３とＲ２をそれぞれ並列に追加した構成である。トランジスタＱ１、Ｑ２に流れるプラスの温度特性を持つ電流Ｉ+ と、上記抵抗Ｒ３とＲ２に流れるマイナスの温度特性を持つ電流Ｉ- を足し合わせることによって温度依存性のない電流Ｉｏを作り、その電流に比例した電流を抵抗Ｒa に流し込むことによって温度依存性のない低電圧バンドギャップ基準電圧ＶbgrLを生成する。この実施例では基準電圧ＶbgrLをトランジスタＱ１のベース・エミッタ間電圧ＶBE1 よりも低電圧にすることができる。また、差動増幅回路ＡＭＰ１，２の入力がトランジスタＱ１のベース・エミッタ間電圧ＶBE1 により決定される。よって、差動増幅回路ＡＭＰ１，２においては、低しきい値のＭＯＳＦＥＴを用いることにより、約１Ｖでの動作も可能となる。
【００５８】
図３０には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図２９の実施例回路のｎｐｎ型トランジスタＱ１、Ｑ２及びＱ４をｐｎｐ型トランジスタＱ１、Ｑ２及びＱ４に、ｐチャネルＭＯＳＦＥＴＭ１、Ｍ２及びＭ０をｎチャネルＭＯＳＦＥＴＭ１、Ｍ２及びＭ０にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びＭＯＳＦＥＴの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。したがって、電源電圧ＶＤＤ側に設けられた上記トランジスタＱ４のベース・エミッタ間電圧ＶBE4 をバイアス電圧ＶＢとして用いる。
【００５９】
図３１には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図２７と同様にバイアス電圧ＶＢをダイオード接続のトランジスタＱ４のベース・エミッタ間電圧ＶBE4 で実現し、その電流源もオフセットを考慮した基準電圧発生回路内の電位Ｖcbがゲートに供給されたｐチャネルＭＯＳＦＥＴＭ４で実現する。そして、前記図２９と同様にトランジスタＱ１及びＱ２のベース・エミッタ間電圧ＶBE1 とＶBE2 に比例する電流を作るための抵抗Ｒ３とＲ２をそれぞれ並列に追加した構成である。トランジスタＱ１、Ｑ２に流れるプラスの温度特性を持つ電流Ｉ+ と、上記抵抗Ｒ３とＲ２に流れるマイナスの温度特性を持つ電流Ｉ- を足し合わせることによって温度依存性のない電流Ｉｏを作り、その電流に比例した電流を抵抗Ｒa に流し込むことによって温度依存性のない低電圧バンドギャップ基準電圧ＶbgrLを生成する。これに合わせて、上記バイアス電圧ＶＢを形成する上記トランジスタＱ４にも抵抗Ｒ４を並列形態に接続して温度依存性のない電流ＩｏがＭＯＳＦＥＴＭ４から流れるようにしている。この実施例でも基準電圧ＶbgrLをトランジスタＱ１のベース・エミッタ間電圧ＶBE1 よりも低電圧にすることができ、差動増幅回路ＡＭＰ１，２の入力がトランジスタＱ４のベース・エミッタ間電圧ＶBE4 により決定される。よって、差動増幅回路ＡＭＰ１，２においては、低しきい値のＭＯＳＦＥＴを用いることにより、約１Ｖでの動作も可能となる。
【００６０】
図３２には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図３１の実施例回路のｎｐｎ型トランジスタＱ１、Ｑ２及びＱ４をｐｎｐ型トランジスタＱ１、Ｑ２及びＱ４に、ｐチャネルＭＯＳＦＥＴＭ１、Ｍ２、Ｍ０及びＭ４をｎチャネルＭＯＳＦＥＴＭ１、Ｍ２、Ｍ０及びＭ４にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びＭＯＳＦＥＴの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。したがって、電源電圧ＶＤＤ側に設けられた上記トランジスタＱ４のベース・エミッタ間電圧ＶBE4 をバイアス電圧ＶＢとして用いる。
【００６１】
図３３には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図３１の変形例である。トランジスタＱ２に並列形態に設けられた抵抗Ｒ２は、Ｒ２１とＲ２２の直列回路に置き換えられる。同様に、トランジスタＱ１に並列形態に設けられた抵抗Ｒ３は、Ｒ３１とＲ３２の直列回路に、トランジスタＱ４に並列形態に設けられた抵抗Ｒ４は、Ｒ４１とＲ４２の直列回路に置き換えられる。差動増幅回路ＡＭＰ１，ＡＭＰ２の入力電圧Ｖc1, Ｖc2は、差動増幅回路ＡＭＰ１，ＡＭＰ２のフィードバックで、トランジスタＱ４のベース・エミッタ間電圧ＶBE４を抵抗Ｒ４１とＲ４２での分圧電圧になる。よって前記図３１と同様な動作原理で動作をする。この実施例は、差動増幅回路ＡＭＰ１、ＡＭＰ２の入力電圧Ｖc1, Ｖc2を小さくすることができ、例えばｐチャネルＭＯＳＦＥＴを差動入力ＭＯＳＦＥＴとして使用して差動増幅回路ＡＭＰ１，ＡＭＰ２を構成することで、低しきい値のｎチャネルＭＯＳＦＥＴを使用することなく約１Ｖのような低電圧での動作を実現することができる。図３３のトランジスタ及びＭＯＳＦＥＴの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものとしてもよい。
【００６２】
図３４には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図４に示した差動増幅回路ＡＭＰ１，ＡＭＰ２の電流供給回路の一例が示されている。前記図４で説明したように（ＶBE1 −ＶBE2 ）／Ｒ１で決定される電流ＩｏをｐチャネルＭＯＳＦＥＴＭ４を通してｎチャネルＭＯＳＦＥＴＭ５に流す。このＭＯＳＦＥＴＭ４にＭＯＳＦＥＴＭ６、Ｍ７をカレントミラー接続することにより、上記ＭＯＳＦＥＴＭ６、Ｍ７により差動増幅回路ＡＭＰ１，ＡＭＰ２に供給するバイアス電流を形成する。
【００６３】
図３５には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、位相補償回路を付加した例が示されている。基準電圧発生回路は、前記図４に示した回路が適用される。差動増幅回路ＡＭＰ１には、出力端子と回路の接地電位ＶＳＳとの間に直列形態にされた抵抗Ｒp1とキャパシタＣp1を接続し、帰還経路にポールゼロ位相補償を行うようにされる。差動増幅回路ＡＭＰ２には、出力端子と電源電圧ＶＤＤとの間に直列形態にされた抵抗Ｒp2とキャパシタＣp2を接続し、帰還経路にポールゼロ位相補償を行うようにされる。この実施例では、基準電圧ＶbgrLのＰＳＲＲ特性を考慮しミラー補償は用いず、上記抵抗Ｒp2とキャパシタＣp2は、回路の接地電位ＶＳＳではなく電源電圧ＶＤＤに接続される。
【００６４】
図３６には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、位相補償回路の変形例が示されている。抵抗Ｒp2の接続方法をＭＯＳＦＥＴＭ２のゲートとＭＯＳＦＥＴＭ０ゲートの間に変更する。ＭＯＳＦＥＴＭ０のゲートには直流電流は発生しないので抵抗Ｒp2による電圧ドロップはない。また、ＭＯＳＦＥＴＭ０のゲートのインピーダンスも非常に大きいので交流的には開放と考えられ、位相補償効果は前記図３５と全く同じである。抵抗Ｒp2とキャパシタＣp2によりロウパスフィルタフィルタを形成できるため、図３５よりもＰＳＲＲ特性が改善される。
【００６５】
図３７には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、位相補償回路の更なる変形例が示されている。差動増幅回路ＡＭＰ１の入力端子（＋）と回路の接地電位ＶＳＳとの間に直列形態の抵抗Ｒp1とキャパシタＣp1を接続し、帰還経路でポールゼロ位相補償を行う。差動増幅回路ＡＭＰ２の入力端子（＋）と回路の接地電位ＶＳＳとの間に直列形態の抵抗Ｒp2とキャパシタＣp2を接続し、帰還経路でポールゼロ位相補償を行う。このように差動増幅回路ＡＭＰ１、ＡＭＰ２の入力端子（＋）に設けることにより、差動増幅回路ＡＭＰ２の出力端子に位相補償用の容量を接続しないため図３５、図３６よりも立ち上がり特性が良くすることができる。
【００６６】
図３８には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図４の実施例回路にスタートアップ回路を付加した例が示されている。スタートアップ回路がないと図４の基準電圧発生回路は電源投入起動時に基準電圧ＶrefLが０Ｖで安定してしまう場合がある。この場合バイポーラ部には電流が流れなくなるため、強制的に電流を流し込むことにより起動をかける。スタートアップ回路により電流投入及びスリープ解除時に誤りなく基準電圧を発生できる。動作時に外乱などがあった場合にもすぐに復帰して基準電圧が安定に発生できる。
【００６７】
ｐチャネルＭＯＳＦＥＴＭ１５により電流Ｉｏを形成してキャパシタＣ１１を充電する。この時、ｐチャネルＭＯＳＦＥＴＭ１１〜Ｍ１４は、ＭＯＳ抵抗として動作し、一定の割合でキャパシタＣ１１から電流を放電している。キャパシタＣ１１を充電する電流Ｉｏと放電するＭＯＳＦＥＴＭ１１〜Ｍ１４による抵抗電流の比較によって、バイポーラ部に電流が流れているかを判定する。バイポーラ部分に電流が流れない場合、差動増幅回路ＡＭＰ１の出力電圧Ｖca＝０Ｖ、差動増幅回路ＡＭＰ２の出力電圧Ｖcb＝ＶＤＤになる。よって、ｐチャネルＭＯＳＦＥＴＭ１５からキャパシタＣ１１に充電される電流Ｉｏは小さく、ＭＯＳＦＥＴＭ１１〜Ｍ１４による放電電流の方が大きくなり、キャパシタＣ１１の保持電圧が０Ｖのように低くなる。
【００６８】
このキャパシタＣ１１の保持電圧は、ｎチャネルＭＯＳＦＥＴＭ１６とｐチャネルＭＯＳＦＥＴＭ１７からなるＣＭＯＳインバータ回路により増幅され、以下同様なＣＭＯＳインバータ回路（Ｍ１８、Ｍ１９）、（Ｍ２０、Ｍ２１）の縦列回路に伝えられる。これより、ｐチャネルＭＯＳＦＥＴＭ３２、Ｍ３３がオン状態となり、ｎチャネルＭＯＳＦＥＴＭ３０、Ｍ３１がオン状態となり、入力電圧Ｖcaは電源電圧ＶＤＤに、Ｖcbは回路の接地電位ＶＳＳに、入力電圧Ｖc1は電源電圧ＶＤＤに、入力電圧Ｖc2は回路の接地電位ＶＳＳにされてバイポーラ部に強制的に電流が流れる。バイポーラ部に正常な電流が流れていると、ｐチャネルＭＯＳＦＥＴＭ１５に流れる電流Ｉｏが増加し、キャパシタＣ１１を充電する電流の方がＭＯＳＦＥＴＭ１１〜Ｍ１４により放電する電流よりも大きくなり、キャパシタＣ１１の保持電圧はＶＤＤに向かって上昇する。これに対応して上記ＣＭＯＳインバータ回路が反転動作して、上記ｐチャネルＭＯＳＦＥＴＭ３２、Ｍ３３がオフ状態となり、ｎチャネルＭＯＳＦＥＴＭ３０、Ｍ３１がオフ状態に切り替えられる。このようにして、スタートアップ回路が切り離されて基準電圧発生回路が正常動作に入る。
【００６９】
図３９には、この発明に係る基準電圧発生回路に用いられるスタートアップ回路の他の一実施例の回路図が示されている。バイアス電圧ＶＢの発生回路は、前記図２３〜２６に示したようなワイドラーのカレントミラー回路（Ｍ２４〜Ｍ２７及びＲ１１）であり、それに前記図３８に示したスタートアップ回路が組み合わされる。つまり、ワイドラーのカレントミラー回路が正常動作していないときには、スタートアップ回路で出力信号でｐチャネルＭＯＳＦＥＴＭ２２をオン状態にして電圧Ｖbnを電源電圧ＶＤＤに設定し、ｎチャネルＭＯＳＦＥＴＭ２３をオン状態にして電圧Ｖbpを回路の接地電位ＶＳＳに設定してワイドラーのカレントミラー回路に電流が流れるようにする。そして、ワイドラーのカレントミラー回路に正常な電流が流れていると、ｐチャネルＭＯＳＦＥＴＭ１５に流れる電流Ｉｏが増加し、キャパシタＣ１１を充電する電流の方がＭＯＳＦＥＴＭ１１〜Ｍ１４により放電する電流よりも大きくなり、キャパシタＣ１１の保持電圧はＶＤＤに向かって上昇する。これに対応して上記ＣＭＯＳインバータ回路が反転動作して、上記ｐチャネルＭＯＳＦＥＴＭ２２がオフ状態となり、ｎチャネルＭＯＳＦＥＴＭ２３がオフ状態に切り替えられる。このようにして、スタートアップ回路が切り離されてカレントミラー回路が正常動作に入る。
【００７０】
図４０には、この発明に用いられる差動増幅回路の一実施例の回路図が示されている。ｎチャネルＭＯＳＦＥＴＭ４１とＭ４２が差動形態に接続される。上記ＭＯＳＦＥＴＭ４１とＭ４２の共通ソースと回路の接地電位ＶＳＳとの間には、ｎチャネルＭＯＳＦＥＴＭ４０からなる電流源が設けられる。上記差動ＭＯＳＦＥＴＭ４１、Ｍ４２のドレインと電源電圧ＶＤＤとの間には、ｐチャネルＭＯＳＦＥＴＭ４３，Ｍ４４が負荷回路としてカラレトミラー形態に接続される。この差動増幅回路は、簡単な回路で構成できる。
【００７１】
図４１には、この発明に用いられる差動増幅回路の他の一実施例の回路図が示されている。この実施例の差動増幅回路は、前記同様な差動ＭＯＳＦＥＴＭ４１，Ｍ４２のドレインにダイオード形態のｐチャネルＭＯＳＦＥＴＭ４３，Ｍ４４を設け、それらにカレントミラー形態にｐチャネルＭＯＳＦＥＴＭ４５，Ｍ４６が設けられる。そして、ＭＯＳＦＥＴＭ４５のドレインと回路の接地電位ＶＳＳとの間には、ダイオード形態のｎチャネルＭＯＳＦＥＴＭ４７を設け、それにカレントミラー形態にｎチャネルＭＯＳＦＥＴＭ４８が設けられる。上記ｐチャネルＭＯＳＦＥＴＭ４６とｎチャネルＭＯＳＦＥＴＭ４８のドレインが共通接続され、フル振幅の出力信号Ｖout を得るようにするものである。
【００７２】
図４２には、この発明に用いられる差動増幅回路の更に他の一実施例の回路図が示されている。この実施例の差動増幅回路は、差動ＭＯＳＦＥＴＭ４１、Ｍ４２のドレインと電源電圧ＶＤＤとの間にダイオード形態のｐチャネルＭＯＳＦＥＴＭ４３とＭ４４が負荷素子として設けられる。上記ＭＯＳＦＥＴＭ４３にカレントミラー形態にＭＯＳＦＥＴＭ４９が設けられる。このＭＯＳＦＥＴＭ４９のドレインと回路の接地電位ＶＳＳとの間には、電流源としてのＭＯＳＦＥＴＭ５０が負荷として設けられる。これにより、フル振幅の出力信号Ｖout を得ることができる。この差動増幅回路は、前記図４１に示した差動増幅回路よりも利得が小さくなるので、位相補償を簡単にすることができる。しかしその分利得が下がってしまい、差動増幅回路の入力誤差（オフセット電圧）を小さくできないが前記実施例のバンドギャップ構成ではその誤差による影響を受けない回路構成になっているので問題ない。
【００７３】
出力信号Ｖout としてフル振幅する必要がある前記図３に示した差動増幅回路ＡＭＰや、前記図４に示した差動増幅回路ＡＭＰ２、及び前記図５に示した差動増幅回路ＡＭＰ２及び前記図６に示した差動増幅回路ＡＭＰにおいては、低電圧特性を考慮する時には、前記図４１又は図４２に示した差動増幅回路が適している。前記図４０〜図４２において、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとを入れ替えて構成するものであってもよい。前記図１〜図５の全ての実施例回路において、低しきい値電圧のＭＯＳＦＥＴを使用しなくても、ｎチャネル差動ＭＯＳＦＥＴと、ｐチャネル差動ＭＯＳＦＥＴとの最適構成選択とＭＯＳＦＥＴのサイズ及び抵抗値の最適設計によって低電圧（約１Ｖ）まで動作可能である。また、図６の実施例回路では低しきい値電圧のＭＯＳＦＥＴを使用しなくても、ｎチャネル差動ＭＯＳＦＥＴと、ｐチャネル差動ＭＯＳＦＥＴとの最適構成選択とＭＯＳＦＥＴのサイズ及び抵抗値の最適設計によって低電圧（約１．２Ｖ）まで動作可能である。
【００７４】
図４３には、この発明に係る基準電圧発生回路の一実施例の全体回路図が示されている。この実施例は、前記図３８の実施例に対応しており、同図に点線で示したようにスタートアップ回路ＳＴＲＴ、バンドギャップリファレンス部ＢＧＲ、及び差動増幅回路ＡＭＰ１，ＡＭＰ２から構成される。スタートアップ回路ＳＴＲＴと、バンドギャップリファレンス部ＢＧＲは、前記図３８と同様であるが、それに前記図３５に示したような位相補償回路（Ｒp1，Ｃp1）（Ｒp2，Ｃp2）が付加されている。差動増幅回路ＡＭＰ１は、前記図４０に示したような回路が用いられる。ただし、低電圧動作のために差動ＭＯＳＦＥＴと、電流源ＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴで構成され、負荷回路としてのカレントミラー回路はｎチャネルＭＯＳＦＥＴで構成されている。差動増幅回路ＡＭＰ２は、前記図４２に示したような回路が用いられる。ただし、前記同様に低電圧動作のために差動ＭＯＳＦＥＴと、電流源ＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴで構成され、差動回路の負荷素子と増幅素子はｎチャネルＭＯＳＦＥＴで構成されている。
【００７５】
図４４には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタと差動増幅回路ＡＭＰを構成するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの一実施例のレイアウトとその素子構造の説明図が示されている。同図には、上記２つのＭＯＳＦＥＴと、１つのトランジスタを代表として例示的に示している。このトランジスタは、上記トランジスタＱ１、トランジスタＱ２又はトランジスタＱ０を構成する一部の単位トランジスタを示している。
【００７６】
このｎｐｎ型バイポーラトランジスタは、特に制限されないが、横型（ラテラル）構造とされる。ｐ型半導体基板（ｐ−ｓｕｂ）上には、ｎ型のディープウェルｄｗｅｌが形成され、かかるディープウェルｄｗｅｌ上にｐ型ウェルｐｗｅｌが形成される。かかるｐ型ウェルｐｗｅｌには中央部にｎ＋型のエミッタＥ（ｎ＋）が形成され、その周囲を取り囲むようにｐ＋型のベースＢ（ｐ＋）が形成される。かかるベースＢ（ｐ＋）を更に取り囲むようにｎ＋型のコレクタＣ（ｎ＋）が形成される。上記ｐ型ウェルｐｗｅｌは、上記エミッタＥとコレクタＣとの間に介在して実質的なベース領域として作用する。かかる半導体領域ｎ＋とｐ＋の間には、絶縁層ＳＧＩが設けられて分離されている。
【００７７】
特に制限されないが、上記ｐ型ウェルｐｗｅｌの周囲には、ｎ型ウェルが取り囲むように形成され、それが上記ディープウェルｄｗｅｌと接合されて、かかるｎウェルに設けられたｎ＋領域を介して電源電圧ＶＣＣのようなバイアス電圧が与えられる。これにより、上記ｎｐｎ型バイポーラトランジスタを構成する各半導体領域がｐ型半導体基板（ｐ−ｓｕｂ）から電気的に分離される。
【００７８】
ＣＭＯＳ回路を構成するｎチャネルＭＯＳＦＥＴ（ｎＭＯＳ）は、上記半導体基板ｐ−ｓｕｂ上に形成されたｐ型ウェル領域ｐｗｅｌに形成されたｎ＋領域をソース，ドレイン領域とし、かかるソース，ドレインに挟まれるようにゲート絶縁膜を介してゲート電極Ｇ（ｎＭＯＳ）が形成される。上記ｐ型ウェルｐｗｅｌは、ｐ＋領域から回路の接地電位ＶＳＳがバイアス電圧として与えられる。ｐチャネルＭＯＳＦＥＴ（ｐＭＯＳ）は、上記半導体基板ｐ−ｓｕｂ上に形成されたｎ型ウェル領域ｎｗｅｌに形成されたｐ＋領域をソース，ドレイン領域とし、かかるソース，ドレインに挟まれるようにゲート絶縁膜を介してゲート電極Ｇ（ｐＭＯＳ）が形成される。上記ｎ型ウェルｎｗｅｌは、ｎ＋領域から電源電圧ＶＣＣがバイアス電圧として与えられる。上記半導体基板ｐ−ｓｕｂには、ｐ型ウェル領域ｐｗｅｌとｐ＋領域を介して回路の接地電位ＶＳＳのようなバイアス電圧が与えられる。
【００７９】
上記ＣＭＯＳ回路構成するｎチャネルＭＯＳＦＥＴを形成するためのｐ型ウェル領域ｐｗｅｌ及びソース，ドレイン領域を構成するｎ＋領域と、上記ｎｐｎバイポーラトランジスタを形成するためのｐ型ウェル領域ｐｗｅｌ及びエミッタ、コレクタを構成するｎ＋領域とは同じプロセスにより形成される。また、ＣＭＯＳ回路を構成するｐチャネルＭＯＳＦＥＴのソース，ドレイン領域を構成するｐ＋領域と、上記ｎｐｎバイポーラトランジスタを形成するためのベースを構成するｐ＋領域とは同じプロセスにより形成される。
【００８０】
この実施例のバンドギャップ発生部のトランジスタＱ１（Ｑ２）は、ＣＭＯＳプロセスで形成されるデバイスである。このようにトランジスタＱ１、Ｑ２をＣＭＯＳプロセスで形成することにより、基準電圧発生回路をバイポーラプロセスを用いずに、同じ半導体基板上に形成される他のマイクロコンピュータ等のようなデジタルＣＭＯＳ回路と同じＣＭＯＳプロセスで形成することができる。バイポーラ部とＣＭＯＳ部の周囲あるいは間に上記のようなディープウェルｄｗｅｌ、ｎ型ウェルｎｗｅｌ及びｎ＋領域からなるガードバンドあるいはガードリングを配置することで、半導体基板ｐ−ｓｕｂの基板電位ＶＳＳを安定化し、雑音の伝播を抑えることができる。このようにｎｐｎバイポーラトランジスタをディープウェルｄｗｅｌ内に形成することにより、基板ｐ−ｓｕｂを介して他の回路モジュールから伝播する雑音の影響を抑えられる。
【００８１】
図４５には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタと差動増幅回路ＡＭＰを構成するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの他の一実施例のレイアウトとその素子構造の説明図が示されている。この実施例のｎｐｎ型バイポーラトランジスタは、コレクタをｎ型のディープウェルｄｗｅｌを用いて縦型（バーチカル）構造に形成する。前記図４４の実施例と同様にエミッタＥ（ｎ＋）を中心としてその周囲にベースＢ（ｐ＋）を形成し、その周囲に囲む形でコレクタＣ（ｎ＋）取り出し用のｎ型ウェルｎｗｅｌ及びｎ＋領域を配置する。この構造では、エミッタ（ｎ＋領域）−ベース（ｐ型ウェルｐｗｅｌ）−コレクタ（ｎ型ディープウェルｄｗｅｌ）を縦構造にするものである。
【００８２】
この実施例の縦型のｎｐｎバイポーラトランジスタは、図４４の横型のバイポーラトランジスタに比べてバイポーラトランジスタの電流増幅率ｈfeが高くバイポーラ部の利得が高くなるため、前記図１の実施例で説明したように増幅回路のオフセット電圧の影響を抑えて高精度の基準電圧を発生する効果がより高くなる。また、この実施例では、ＣＭＯＳ回路にもｎ型ディープウェルｄｗｅｌが設けられており、ｐ型ウェルｐｗｅｌ部がｎ型ウェルｎｗｅｌに囲まれて、半導体基板ｐ−ｓｕｂと電気的に分離されている。これにより、半導体基板ｐ−ｓｕｂに与えられるバイアス電圧ＶＳＳによらず、ｎチャネルＭＯＳＦＥＴが形成されるｐ型ウェルｐｗｅｌの電位を自由に設定できる。このため、ｐ型ウェルｐｗｅｌに与えられるバイアスＶＢＢを負の電圧に引いたようなデジタル回路への対応も可能となる。
【００８３】
図４６には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタと差動増幅回路ＡＭＰを構成するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの更に他の一実施例のレイアウトとその素子構造の説明図が示されている。この実施例では、ｎ型の半導体基板ｎ−ｓｕｂが用いられる。このようにｎ型の半導体基板ｎ−ｓｕｂを用いた場合には、図４４の実施例とは異なり、ＣＭＯＳの２重ウェル構造でｎｐｎバイポーラトランジスタを構成する。つまり、ベースＢ（ｐ＋）、エミッタＥ（ｎ＋）、コレクタＣ（ｎ＋）をｐ型ウェルｐｗｅｌに形成する。前記図４４の実施例と同様にエミッタＥを中心としてその周囲にベースＢ、コレクタＣを囲む形で配置する。この構成は、図４４の実施例のようなディープウェルｄｗｅｌを形成しない構造（ｐ型ウェルｐｗｅｌ内にｎＭＯＳ、ｎ型ウェル内にｐＭＯＳを形成）で横型のｎｐｎ型バイポーラトランジスタを形成することができる。
【００８４】
この実施例のようにｎ型半導体基板ｎ−ｓｕｂを用いた場合においては、基板とコレクタとの分離のためのディープウェルｄｗｅｌが不要となり、ＣＭＯＳの２重ウェル構造で形成できる。プロセス工程を削減することができる。
【００８５】
この実施例の基準電圧発生回路では、ＣＭＯＳ差動増幅回路のオフセットの影響を受けにくい高精度の基準電圧を得ることができる。オフセットの影響を小さくするためのトリミングを不要にすることができ、例えばエアーバック用マイコンなどのトリミングが困難なＲＯＭレス製品の電源回路のために、トリミング回路を必要としない高精度の基準電圧発生回路として有益なものとすることができる。
【００８６】
図４７には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタの他の一実施例のレイアウト図が示されている。特に制限されないが、前記図４５の実施例と同様にコレクタＣ（ｎ＋）をｎ型のディープウェルｄｗｅｌを用いて縦方向（縦型構造）に形成する。エミッタＥ（ｎ＋）をベースＢ（ｐ＋）でコの字形に囲み、その周囲を上記コレクタＣ（ｎ＋）で囲むようにするものである。このレイアウト構成は、前記図４４の横型（ラテラル）トランジスタにも適用できる。
【００８７】
図４８には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタの更に他の一実施例のレイアウト図が示されている。この実施例では、前記図４４の実施例と同様に、ベースＢ（ｐ＋）、エミッタＥ（ｎ＋）、コレクタＣ（ｎ＋）をｐ型ウェルｐｗｅｌ内に形成し、電源電圧ＶＣＣで分離されたｎ型のディープウェルｄｗｅｌで囲むようにする。そして、コレクタＣ（ｎ＋）、ベースＢ（ｐ＋）、エミッタＥ（ｎ＋）を並列に配置する横型構造とされる。前記図４４、図４５のＣＭＯＳの縦構造と前記図４４ないし図４８のバイポーラトランジスタのレイアウトは任意に組み合わせて実現できる。
【００８８】
この実施例の基準電圧発生回路において、バンドギャップ発生部ではトランジスタＱ１（Ｑ０）とトランジスタＱ２のサイズ比が１対ｎになるように構成される。トランジスタＱ１とＱ２は別々のｎ型ディープウェルｄｗｅｌ上に形成される。
【００８９】
図４９には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１とＱ２の一実施例のレイアウト図が示されている。トランジスタＱ０は、上記トランジスタＱ１と同様である。この実施例では、特に制限されないが、コレクタをｎ型ディープウェルｄｗｅｌを用いて縦方向に形成した場合が例として示されている。この実施例では、トランジスタＱ１（Ｑ０）、Ｑ２の周囲をｎ型ディープウェルｄｗｅｌで囲むようにする。サイズの小さなトランジスタＱ１（Ｑ０）のディープウェルｄｗｅｌは、そのサイズに対応した小さく形成される。これに対して、サイズの大きなトランジスタＱ２のｎ型ディープウェルｄｗｅｌは、上記トランジスタＱ１の８個分に対応した大きな大きさとされる。この構成では、トランジスタＱ１とＱ２のサイズ比が１：８のように設定される。
【００９０】
図５０には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１（Ｑ０）とＱ２の他の一実施例のレイアウト図が示されている。この実施例では、図４９の実施例と異なり２つのトランジスタＱ１（Ｑ０）とＱ２のコレクタを構成するｎ型ディープウェルｄｗｅｌのサイズを等しく形成する。このようにコレクタを構成するｎ型ディープウェルｄｗｅｌのサイズを同じく形成することにより、容量結合で基板から伝播する雑音の影響を等しくして、同相雑音としてキャンセルできるようにする。
【００９１】
図５１には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１（Ｑ０）とＱ２の他の一実施例のレイアウト図が示されている。この実施例では、トランジスタＱ１（Ｑ０）とＱ２とは、上記図５０の実施例のようにｎ型ディープウェルｄｗｅｌのサイズを等しく形成することに加えて、サイズの小さなトランジスタＱ１（Ｑ０）が形成されるディープウェルｄｗｅｌには、ダミーのトランジスタを含めて８個のトランジスタを配置し、トランジスタＱ２と同じ構成とする。そして、８個のトランジスタのうち１つに配線を行うことにより、上記Ｑ１／Ｑ２＝１／８のようにサイズ比とするものである。このように同じパターンとすることにより、加工寸法ばらつきの影響を低減することができる。
【００９２】
図５２には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１（Ｑ０）とＱ２の更に他の一実施例のレイアウト図が示されている。この実施例では、ベースＢ、エミッタＥ及びコレタクＣを同一のｐ型ウェルｐｗｅｌ上に形成した前記図４８に示したような横型構造のトランジスタが用いられる。前記図４８のトランジスタと同様にトランジスタＱ１（Ｑ０）あるいはＱ２が形成されるｎ型ディープウェルｄｗｅｌの周囲には、かかるｎ型ディープウェルｄｗｅｌを安定化するための電源供給用のｎ＋領域及びｎ型ウェルｎｗｅｌ（図示せず）が設けられる。この実施例では、Ｑ１／Ｑ２＝１／９のようなサイズ比とされ、トランジスタＱ１（Ｑ０）は、１個のトランジスタと８個のダミートランジスタから構成される。そして、この実施例のようにトランジスタＱ２が９個のようにべき乗の場合には、トランジスタＱ１（Ｑ０）を同一個数配置されたトランジスタの中心部をとすれば、さらに寸法ばらつきの影響を低減できる。
【００９３】
前記図４９ないし図５２に示したいずれの形状もバイポーラトランジスタのコレクタをｎ型ディープウェルを用いて縦方向に形成したバーチカル構造とする場合にも、同一のウェル上に形成したラテラル構造とする場合のいずれにも適用できる。
【００９４】
図５３には、この発明に係る基準電圧発生回路に用いられるｐｎｐ型バイポーラトランジスタの一実施例のレイアウトとその素子構造の説明図が示されている。この実施例は、前記図４４に対して導電型が逆に構成される。つまり、ｐｎｐ型バイポーラトランジスタは、ｎ型半導体基板（ｎ−ｓｕｂ）上には、ｐ型のディープウェルｄｗｅｌが形成され、かかるディープウェルｄｗｅｌ上にｎ型ウェルｎｗｅｌが形成される。かかるｎ型ウェルｐｗｅｌには中央部にｐ＋型のエミッタＥ（ｐ＋）が形成され、その周囲を取り囲むようにｎ＋型のベースＢ（ｎ＋）が形成される。かかるベースＢ（ｎ＋）を更に取り囲むようにｐ＋型のコレクタＣ（ｐ＋）が形成される。上記ｎ型ウェルｎｗｅｌは、上記エミッタＥとコレクタＣとの間に介在して実質的なベース領域として作用する。かかる半導体領域ｐ＋とｎ＋の間には、絶縁層ＳＧＩが設けられて分離されている。
【００９５】
図５４には、この発明に係る基準電圧発生回路に用いられるｐｎｐ型バイポーラトランジスタの他の一実施例のレイアウトとその素子構造の説明図が示されている。この実施例は、前記図４５に対して導電型が逆に構成される。この実施例のｐｎｐ型バイポーラトランジスタは、コレクタをｐ型のディープウェルｄｗｅｌを用いて縦型（バーチカル）構造に形成する。前記図５３の実施例と同様にエミッタＥ（ｐ＋）を中心としてその周囲にベースＢ（ｎ＋）を形成し、その周囲を囲む形でコレクタＣ（ｐ＋）取り出し用のｐ型ウェルｎｗｅｌ及びｐ＋領域を配置する。このような構造では、エミッタ（ｐ＋領域）−ベース（ｎ型ウェルｐｗｅｌ）−コレクタ（ｐ型ディープウェルｄｗｅｌ）を縦構造にするものである。
【００９６】
図５５には、この発明に係る基準電圧発生回路に用いられるｐｎｐ型バイポーラトランジスタの他の一実施例のレイアウトとその素子構造の説明図が示されている。この実施例では、ｐ型の半導体基板ｐ−ｓｕｂが用いられる。このようにｐ型の半導体基板ｐ−ｓｕｂを用いた場合には、図５３の実施例とは異なり、ＣＭＯＳの２重ウェル構造でｐｎｐバイポーラトランジスタを構成する。つまり、ベースＢ（ｎ＋）、エミッタＥ（ｐ＋）、コレクタＣ（ｐ＋）をｎ型ウェルｎｗｅｌに形成する。前記図５３の実施例と同様にエミッタＥを中心としてその周囲にベースＢ、コレクタＣを囲む形で配置する。この構成は、図５３の実施例のようなディープウェルｄｗｅｌを形成しない構造（ｎ型ウェルｎｗｅｌ内にｐＭＯＳ、ｐ型ウェル内にｎＭＯＳを形成）で横型のｐｎｐ型バイポーラトランジスタを形成することができる。
【００９７】
図５６には、この発明に係る半導体集積回路装置に設けられる抵抗素子の一実施例の素子構造図が示されている。図５６（Ａ）の例は、ｐ型ウェル内に形成されたｎ＋拡散層を抵抗として用いるものである。図５６（Ｂ）の例は、分離用絶縁層ＳＧＩの上に形成されたポリシリコン層ｐ＋ｐｏｌｙを抵抗素子として用いる。図５６（Ｃ）の例は、ｎ型のディープウェルｄｗｅｌに形成されたｐ型ウェルｐｗｅｌを抵抗素子として用いものである。このｐ型ウェルｐｗｅｌは、上記ディープウェルｄｗｅｌと、その周囲に設けられたｎ型ウェルｎｗｅｌ及びｎ＋領域により基板ｐ−ｓｕｂと電気的に分離されている。上記（Ａ）〜（Ｃ）いずれの抵抗素子もＣＭＯＳの標準プロセス（２重ウェルあるいは３重ウェル構造）で構成できる。
【００９８】
上記図５６（Ａ）は、ｎ＋拡散間の抵抗値（あるいはｎウェル内のｐ＋拡散間の抵抗値）を利用するものであり、それが形成されるｐウェルｐｗｅｌはｐ＋拡散で安定化するようなバイアスが与えられる。比較的小さな面積で高抵抗が得られ、抵抗の比精度も高く、２重ウェルあるいは３重ウェルのＣＭＯＳ構造で形成できる。
【００９９】
図５６（Ｂ）のポリシリコン抵抗は、ｐ型ウェルｐｗｅｌ内の分離領域ＳＧＩ上に形成されたｐ＋ポリシリコンの端子間の抵抗値（あるいはｎ型ウェルｎｗｅｌ内のＳＧＩ上に形成されたｎ＋ポリシリコンの端子間の抵抗値）を利用するものであり、比較的小さな面積で高抵抗が得られ、抵抗の比精度も高くでき、２重ウェルあるいは３重ウェルＣＭＯＳ構造で形成できる。
【０１００】
上記図５６（Ｃ）は、ｎ型のディープウェルｄｗｅｌ上に形成されたｐ型ウェルｐｗｅｌの端子間（端子はｐ＋拡散上に設ける）の抵抗値を利用するものであり、小さな面積で高抵抗が得られる。３重ウェルのＣＭＯＳ構造で形成できる。
【０１０１】
図５７には、この発明に係る半導体集積回路装置に設けられる容量素子の一実施例の素子構造図が示されている。図２４（Ａ）の例は、ｐ型ウェルｐｗｅｌ内の絶縁層ＳＧＩ上にポリシリコンを層間絶縁膜を挟んで２層設けて形成される。図２４（Ｂ）の例は、ＭＯＳ容量を利用するものであり、ｎ型ウェルｎｗｅｌ内のｐチャネルＭＯＳＦＥＴのゲート（ポリシリコン）とソース、ドレイン間（ソースとドレインは短絡）の容量を用いるものである。ｎ型ウェルｎｗｅｌはウェル上のｎ＋層を介して電源あるいはｐ−ｓｕｂより高い電位で安定化させられる。（ｎ−ｓｕｂ上のｐウェル内のｎＭＯＳでも同様にＭＯＳ容量を構成可能である。上記（Ａ），（Ｂ）いずれの容量素子もＣＭＯＳの標準プロセス（２重ウェルあるいは３重ウェル構造）で構成できる。
【０１０２】
図５８には、この発明に係る基準電圧発生回路を用いた電源回路の一実施例の回路図が示されている。この発明に係る前記図１〜図３７のような基準電圧発生回路にて発生した基準電圧ＶrefLは、一方においてアンプＡ１と負帰還抵抗Ｒ５，Ｒ６からなるバッファ回路にて所望の電源電圧ｖｏ１にレベル変換され、ボルティージフォホロワ回路Ａ３，Ａ４からなるレギュレータ回路を経て、内部回路に供給される内部電圧ＶＯ１，ＶＯ１として出力される。上記基準電圧ＶrefLは、他方においてアンプＡ２と負帰還抵抗Ｒ５’，Ｒ６’からなるバッファ回路にて、上記電圧ｖｏ１とは異なる所望の電源電圧ｖｏ２にレベル変換され、ボルティージフォホロワ回路Ａ５，Ａ６からなるレギュレータ回路を経て、他の内部回路に供給される内部電圧ＶＯ２，ＶＯ２として出力される。
【０１０３】
この実施例では、レギュレータ回路を複数の機能ブロック毎に対応して複数個を設け、個々の回路モジュール（機能ブロック）の近傍に分散して配置することにより、レギュレータ回路と回路モジュールとの間の配線抵抗値を小さくでき、回路モジュールに流れる比較的大きな負荷電流があっても電源電圧レベルの低下を防ぐことができる。
【０１０４】
図５９には、この発明に係る半導体集積回路装置の一実施例の全体ブロッグ図が示されている。この実施例は、特に制限されないが、電源回路を内蔵したシステムＬＳＩに向けられている。この実施例の電源回路は基準電圧発生回路、参照電圧用バッファ回路、シリーズレギュレータ（主電源：メインレギュレータ及びスタンバイ用電源：サブレギュレータ）、電源制御部により構成される。これらの電源回路は、外部端子Ｖext から供給された電源電圧を受けて動作し、それを降圧した内部電圧Ｖint を形成して、システムＬＳＩを構成するＣＰＵ（中央処理装置）、レジスタ、不揮発性記憶素子、その他周辺回路の動作電圧を形成する。
【０１０５】
電源制御部は、制御信号ｃｎｔ１−ｃｎｔ４によりバッファ回路のレベル変換や各ブロックの活性化の指定などを行う。上記半導体集積回路装置には、入出力回路が設けられる。入出力回路は、上記外部端子Ｖext から供給された電源電圧を受けて動作し、外部端子から供給された外部信号を上記内部回路のレベルに適合するようレベルシフトする入力回路と、上記内部回路で形成され、外部端子から出力すべき信号レベルに変換する出力回路とから構成される。特に制限されないが、Ｖext は、２〜６Ｖのような広範囲電源電圧とされ、内部電圧Ｖint は１．０〜１．５Ｖのような低電圧とされる。
【０１０６】
上記のように入出力回路及び電源回路は外部端子Ｖext により供給される電源電圧によって動作させられる。この入出力回路は、電源回路及びＣＰＵ等の制御信号の入出力を行う。内部電圧Ｖint は電源回路により出力される内部電源電圧であり、これがＣＰＵ、レジスタ、不揮発性記憶素子、その他周辺回路に供給される。この実施例においては、基準電圧発生回路の基準電圧Ｖref を元に内部電源電圧Ｖint を決定することにより、外部電源電圧Ｖext の変動や温度変化などの外的要因によらず、一定の内部電源電圧Ｖint を供給できる。
【０１０７】
図６０には、この発明に係る半導体集積回路装置の他の一実施例の全体ブロッグ図が示されている。この実施例は、特に制限されないが、電源回路を内蔵したＬＣＤドライバ回路に向けられている。この実施例のＬＣＤドライバ回路は、基準電圧発生回路、昇圧回路、表示データを記憶するＲＡＭ（ランダム・アクセス・メモリ）、ソースドライバ、ゲートドライバ、ＶＣＯＭドライバと基準電圧発生回路の出力電圧ＶrefLを基に各ドライバを駆動するための電圧を発生する回路（ＲＡＭ用降圧回路、ソース電圧発生回路、ゲート電圧発生回路、ＶＣＯＭ電圧発生回路）とドライバ制御回路により構成される。
【０１０８】
上記ソース電圧発生回路は、ＬＣＤ（液晶）パネルの画素に供給される表示データに対応した階調電圧ＶＳ０〜ＶＳｎを生成する。ゲート電圧発生回路は、画素を選択するためのゲート電圧の選択／非選択電圧ＶＧＨ，ＶＧＬを発生させる。ＶＣＯＭ電圧は、液晶パネルのコモン電極に与えられるコモン電圧ＶＣＯＭＨ，ＶＣＯＭＬを発生させる。ソースドライバは、表示データに対応して階調電圧ＶＳ０〜ＶＳｎの中の１つの電圧Ｓｉを出力する。ゲートドライバは、走査動作に対応した選択信号を受けて、画素の選択／非選択信号Ｇｊを出力する。ＶＣＯＭドライバは、液晶画素を交流駆動するために正電圧と負電圧のフィールドに対応して電圧ＶＣＯＭを切り替える。
【０１０９】
この実施例ＬＣＤドライバ回路においては、基準電圧発生回路の基準電圧ＶrefLを基に各ドライバ回路を駆動する電圧ＶＤＬ，ＶＳ０〜ＶＳｎ，ＶＧＨ，ＶＧＬ，ＶＣＯＭＨ，ＶＣＯＭＬ等を与えることにより、外部電源電圧Ｖciの変動や温度変化などの外的要因によらず、トリミングを行わずに安定に各ドライバを駆動して、ＬＣＤパネルに信号を供給することができる。
【０１１０】
図６１には、この発明に係る基準電圧発生回路の応用例を説明するためのブロック図が示されている。この実施例では、アナログ／デジタル変換器（ＡＤＣ）への応用例に向けられている。この発明に係る基準電圧発生回路で形成された基準電圧ＶrefLを基に、増幅回路Ａ１０と、出力ＭＯＳＦＥＴＭ１０及び帰還抵抗Ｒ１０，Ｒ１１からなる電圧変換回路にて所望電圧に変換し、最大電圧ＶＲＴと最小電圧ＶＲＢを形成し、それを抵抗分割回路により分割して複数の参照電圧を形成し、アナログ入力ＡINとレベル比較してデジタル出力Ｄ０〜Ｄｎを形成する。この実施例では、上記ＡＤＣを内蔵する半導体集積回路装置のチップ外部から基準電圧ＶrefLを供給する必要がなくなる。そして、基準電圧ＶrefLを０．８Ｖ程度に設定することにより、電源電圧ＶＣＣが約１Ｖ程度の低電圧で動作することも可能となる。
【０１１１】
図６２には、この発明に係る基準電圧発生回路の他の応用例を説明するためのブロック図が示されている。この実施例では、デジタル／アナログ変換器（ＤＡＣ）への応用例に向けられている。この発明に係る基準電圧発生回路で形成された基準電圧ＶrefLを基に、増幅回路Ａ１１と出力ＭＯＳＦＥＴＭ１１及び帰還抵抗Ｒ１２からなる電圧−電流変換回路にて所望の基準電流Ｉref （＝ＶrefL／Ｒ１２）を形成し、かかる基準電流Ｉref を基に２進の重みを持つ電流を形成し、それをデジタル入力信号Ｄ０〜Ｄｎに対応して合成して、抵抗に流すことによりアナログ出力電圧ＡＯＵＴを得ることができる。この実施例でも、上記ＤＡＣを内蔵する半導体集積回路装置のチップ外部から基準電圧ＶrefLを供給する必要がなくなる。そして、前記同様に基準電圧ＶrefLを０．８Ｖ程度に設定することにより、電源電圧ＶＣＣが約１Ｖ程度の低電圧で動作することも可能となる。
【０１１２】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、トランジスタＱ１とＱ２には、同じ電流を流しておいて、面積比により電流密度差を設けるもの他、トランジスタＱ１とＱ２を同じサイズとし、エミッタ電流を一定の比率で流すようにしてもよい。また、面積比と電流比の組み合わせとしてもよい。この発明は、ＣＭＯＳプロセスで形成される半導体集積回路装置に搭載される定電圧発生回路、あるいは基準電圧発生回路を内蔵し、ＣＭＯＳプロセスで形成される半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【０１１３】
【図１】この発明に係る基準電圧発生回路の一実施例を示す回路図である。
【図２】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図４】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図５】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図６】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図７】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図８】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図９】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１０】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１１】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１２】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１３】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１４】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１５】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１６】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１７】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１８】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１９】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２０】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２１】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２２】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２３】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２４】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２５】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２６】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２７】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２８】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２９】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３０】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３１】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３２】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３３】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３４】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３５】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３６】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３７】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３８】この発明に係る基準電圧発生回路の更に他の一実施例を示す回路図である。
【図３９】この発明に係る基準電圧発生回路に用いられるスタートアップ回路の他の一実施例を示す回路図である。
【図４０】この発明に用いられる差動増幅回路の一実施例を示す回路図である。
【図４１】この発明に用いられる差動増幅回路の他の一実施例を示す回路図である。
【図４２】この発明に用いられる差動増幅回路の更に他の一実施例を示す回路図である。
【図４３】この発明に係る基準電圧発生回路の一実施例を示す全体回路図である。
【図４４】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタと差動増幅回路を構成するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの一実施例を示すレイアウトとその素子構造の説明図である。
【図４５】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタと差動増幅回路を構成するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの他の一実施例を示すレイアウトとその素子構造の説明図である。
【図４６】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタと差動増幅回路を構成するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの更に他の一実施例を示すレイアウトとその素子構造の説明図である。
【図４７】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタの他の一実施例を示すレイアウト図である。
【図４８】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタの更に他の一実施例を示すレイアウト図である。
【図４９】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１（Ｑ０）とＱ２の一実施例を示すレイアウト図である。
【図５０】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１（Ｑ０）とＱ２の他の一実施例を示すレイアウト図である。
【図５１】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１（Ｑ０）とＱ２の他の一実施例を示すレイアウト図である。
【図５２】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１（Ｑ０）とＱ２の更に他の一実施例を示すレイアウト図である。
【図５３】この発明に係る基準電圧発生回路に用いられるｐｎｐ型バイポーラトランジスタの一実施例を示すレイアウトとその素子構造の説明図である。
【図５４】この発明に係る基準電圧発生回路に用いられるｐｎｐ型バイポーラトランジスタの他の一実施例を示すレイアウトとその素子構造の説明図である。
【図５５】この発明に係る基準電圧発生回路に用いられるｐｎｐ型バイポーラトランジスタの他の一実施例を示すレイアウトとその素子構造の説明図である。
【図５６】この発明に係る半導体集積回路装置に設けられる抵抗素子の一実施例を示す素子構造図である。
【図５７】この発明に係る半導体集積回路装置に設けられる容量素子の一実施例を示す素子構造図である。
【図５８】この発明に係る基準電圧発生回路を用いた電源回路の一実施例を示す回路図である。
【図５９】この発明に係る半導体集積回路装置の一実施例を示す全体ブロック図である。
【図６０】この発明に係る半導体集積回路装置の他の一実施例を示す全体ブロック図である。
【図６１】この発明に係る基準電圧発生回路の応用例を説明するためのブロック図である。
【図６２】この発明に係る基準電圧発生回路の他の応用例を説明するためのブロック図である。
【図６３】従来の基準電圧発生回路の一例を示す回路図である。
【符号の説明】
【０１１４】
Ｑ０，Ｑ１〜Ｑ３…トランジスタ、Ｍ０〜Ｍ４８…ＭＯＳＦＥＴ、Ｒａ，Ｒｂ，Ｒ１〜Ｒ５２…抵抗、Ｃ１１，Ｃp1, Ｃp2…キャパシタ、Ｒp1, Ｒp2…抵抗、ＡＭＰ，ＡＭＰ１，ＡＭＰ２…差動増幅回路、ＳＴＲＴ…スタートアップ回路、ＢＧＲ…バンドギャップ部、Ｃ（ｎ＋）…コレクタ、Ｂ（ｐ＋）…ベース、Ｅ（ｎ＋）…エミッタ、ｄｗｅｌ…ｎ型ディープウェル、ｐｗｅｌ…ｐ型ウェル、ｎｗｅｌ…ｎ型ウェル、ＳＧＩ…絶縁層（素子分離）、ｎ＋…半導体領域、ｐ＋…半導体領域、Ｇ…ゲート、Ｍ１〜Ｍ２４…ＭＯＳＦＥＴ、ＳＷ…スイッチ、ＣＭＰ…電圧比較回路、Ａ１〜Ａ６，Ａ１１，Ａ１２…増幅回路、ＡＤＣ…アナログ／デジタル変換回路、ＤＡＣ…デジタル／アナログ変換回路。
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、特にシリコンバンドギャップを利用し、低電圧の基準電圧発生回路内蔵する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
図６３には、本願出願人において先に提案された低電圧出力用バンドギャップ基準電圧発生回路の回路図が示されている。絶縁ゲート型電界効果トランジスタ（以下、単にＭＯＳＦＥＴという）Ｍ１、Ｍ２及びＭ０のゲートは共通に接続されているため各々のＭＯＳＦＥＴＭ０〜Ｍ２のサイズが等しければ同じ電流Ｉｏを流す。差動増幅回路（オペアンプ）ＡＭＰは、入力電圧Ｖc1とＶc2の差が零になるような出力電圧Ｖc を形成して、上記ＭＯＳＦＥＴＭ０〜Ｍ２のゲートに伝える。抵抗Ｒ１にはバイポーラトランジスタ（以下、単にトランジスタという）Ｑ１のベース・エミッタ間電圧ＶBE1 とバイポーラトランジスタＱ２のベース・エミッタ間電圧ＶBE2 の差電圧に等しい電圧が印加される。上記差電圧は熱電圧ＶT 、すなわち、絶対温度Ｔに比例する。上記電流Ｉｏがこの状態を維持するように、上記差動増幅回路ＡＭＰの出力電位Ｖc を形成する。出力部は上記電圧Ｖc によって決定される電流Ｉｏを抵抗Ｒa とダイオード接続したトランジスタＱ０の直列回路及びそれと並列接続された抵抗Ｒb に流すことで低電圧出力を得ることができる。上記トランジスタＱ０のベース・エミッタ間電圧ＶBE0 は温度Ｔが上昇すると減少するため、上記電圧ＶBE0 に抵抗Ｒa の端子電圧を加えた基準電圧ＶbgrLは温度の上昇により抵抗値が増大する抵抗Ｒa,Ｒb により温度依存性を持たない所望の電圧にすることができる。このような基準電圧発生回路は、特開２００４−２０６６３３号公報により開示されている。
【特許文献１】特開２００４−２０６６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
例えば、約０．２μｍ以下の微細化プロセスによりＭＯＳＦＥＴの耐圧が下がり、供給可能な電源電圧ＶＤＤも約１．５Ｖ以下に低下する。このように電源電圧ＶＤＤを１．５Ｖとした場合、許容下限動作電圧が１．３５Ｖにまで低下する。したがって、従来のシリコンバンドギャップに対応した１．２Ｖ近傍の基準電圧を発生する基準電圧発生回路では、上記１．２Ｖの基準電圧が入力される差動増幅回路での動作電圧を確保することができなくなるという問題を有する。図６３に示された基準電圧発生回路では、上記構成により差動増幅回路の入力電圧Ｖc1（Ｖc2）が、上記トランジスタＱ１のベース・エミッタ間電圧ＶBE1 のように低くできるので、上記１．５Ｖ以下の電源電圧ＶＤＤでも差動増幅回路ＡＭＰが動作可能となる。
【０００４】
しかしながら、上記０．２μｍ以下の微細化プロセスにより形成されたＭＯＳＦＥＴでは、ショートチャンネル効果等によりしきい値電圧のバラツキも大きくなる。このようなＭＯＳＦＥＴのしきい値電圧のバラツキは、差動増幅回路ＡＭＰを構成する差動ＭＯＳＦＥＴにおいても発生し、無視できないようなオフセット電圧Ｖosが生じる。前記図６３の基準電圧発生回路では、上記のようなオフセット電圧Ｖosが基準電圧ＶbgrLを大きく変動させることが判明した。つまり、差動増幅回路ＡＭＰにオフセット電圧Ｖosがある時の電流Ｉｏは、オフセット電圧Ｖosが無いない場合の電流Ｉｏより（Ｖos／Ｒ１）変動する。図６３の回路では、この電流Ｉｏを出力部のトランジスタＱ０、抵抗Ｒa,Ｒb に流して基準電圧ＶbgrLを形成するために、電流Ｉｏの変動に対応して基準電圧ＶbgrLにも変動が生じる。例えば、ＶbgrL＝０．８Ｖに設定しようとした場合、オフセット電圧Ｖosが１０ｍＶ程度であると、０．８Ｖ±０．１Ｖのように０．８Ｖ±１０％を超えて変動してしまい、降圧電源回路の基準電圧としては使用できない。例えば、上記基準電圧ＶbgrL（＝０．８Ｖ）を１．５倍して、１．２Ｖのような内部降圧電圧ＶＤＬを形成する場合、１．２Ｖ±０．１５Ｖとなり、許容変動幅±１０％の±０．１２を超えて大きくなり、電源回路としては利用できなくなってしまう。
【０００５】
ちなみに、オフセット電圧Ｖosの影響を定量的に説明すると以下の通りである。
図６３の回路では、増幅回路ＡＭＰは、Ｖc2−Ｖc1＝Ｖosとなるように動作する。このため、抵抗Ｒ１に流れる電流Ｉｏは、Ｖos／Ｒ１だけ変化し、基準電圧ＶbgrLを変動させる要因になる。ＶT ＝ｋＴ／ｑ（Ｔは絶対温度、ｋはボルツマン係数、ｑは電荷素量であり、Ｉs をバイポーラトランジスタの逆方向飽和電流とすると、ＶBE1 とＶBE2 は、次式１（数１）と式２（数２）より求められる。
【数１】
【数２】
【０００６】
差動増幅回路ＡＭＰの２つの入力電圧Ｖc1，Ｖc2とオフセット電圧Ｖosの関係は、Ｖc1＝ＶBE1 、Ｖc2＝ＶBE2 ＋Ｉｏ×Ｒ１であるから代入して整理すると、次式３（数３）のように表すことができる。
【数３】
【０００７】
一方、基準電圧ＶbgrLについては、次式４（数４）が成立し、ＶbgrLについて整理すると次式５（数５）のようになる。
【数４】
【数５】
【０００８】
ここで、前記式３（数３）を代入すると、次式６（数６）が得られる。ＶosによるＶbgrLの変化の割合は、上記式５（数５）をＶosで微分した値であり、次式７（数７）を得ることができ、オフセット電圧Ｖosが、次式７（数７）に示したように抵抗Ｒa,Ｒb 及びＲ１で増幅されて基準電圧ＶbgrLに現れるものとなる。
【数６】
【数７】
【０００９】
本発明の目的は、微細化されたＭＯＳＦＥＴに好適な基準電圧発生回路を搭載した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１電流密度の電流が流れる第１トランジスタのベースと第１電流密度よりも小さな第２電流密度の電流が流れる第２トランジスタのベースを共通接続して増幅回路の出力電圧に対応した電圧を供給する。第１抵抗素子に上記第１と第２トランジスタのエミッタ，ベース間差電圧を印加して基準電流を形成する。上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧の差電圧に対応した出力電圧を形成する。電流源回路により、上記基準電流に対応した電流を上記第１、第２及び第３トランジスタに供給する。上記第３トランジスタのベースとコレクタとを共通接続し、第２抵抗素子を上記第３トランジスタに直列形態に接続する。上記第３トランジスタのサイズ及び上記第１及び第２抵抗素子の抵抗値の設定により、上記第３トランジスタ及び第２抵抗素子で発生する電圧が、上記第１及び第２電源電圧及び温度変化に対して一定の基準電圧となるようにする。
【発明の効果】
【００１１】
低電圧まで動作可能で、差動増幅回路のオフセット電圧の影響が軽減された基準電圧を得ることができる。
【発明を実施するための最良の形態】
【００１２】
図１には、この発明に係る基準電圧発生回路の一実施例の回路図が示されている。同図の各回路素子は、公知のＣＭＯＳ集積回路の製造技術によって、図示しない他の回路素子とともに単結晶シリコンのような１個の半導体基板上において形成される。
【００１３】
トランジスタＱ１とＱ２のベースに差動増幅回路ＡＭＰの出力電圧Ｖc を供給する。トランジスタＱ２のエミッタと回路の接地電位点ＶＳＳに抵抗Ｒ１を接続する。トランジスタＱ１、Ｑ２のコレクタ電圧Ｖc1, Ｖc2は、差動増幅回路ＡＭＰによって差が零、つまりは等しい電圧になるように制御され、ｐチャネルＭＯＳＦＥＴＭ２、Ｍ１及びＭ０からなるカレントミラー回路により、各ＭＯＳＦＥＴＭ１、Ｍ２及びＭ０のドレイン電流は全て電流Ｉｏとなるようにする。つまり、ＭＯＳＦＥＴＭ２のゲートとドレインが接続されてダイオード形態とされ、ここに上記抵抗Ｒ１で形成された電流Ｉｏを流し、ＭＯＳＦＥＴＭ２に対してＭＯＳＦＥＴＭ１及びＭ０のサイズを等しくしてそれぞれ同じ電流Ｉｏを流すようにする。そして、トランジスタＱ２のサイズをトランジスタＱ１に比べてｎ倍大きく形成し、トランジスタＱ１の電流密度に対してトランジスタＱ２の電流密度を１／ｎに小さくする。
【００１４】
演算増幅回路ＡＭＰにオフセット電圧Ｖosが無い場合、トランジスタＱ１とＱ２には同じ電流Ｉｏが流れる。トランジスタＱ１とＱ２に同電流Ｉｏが流されているので、上記電流密度差に対応して抵抗Ｒ１にはトランジスタＱ１のベース・エミッタ間電圧ＶBE1 とトランジスタＱ２のベース・エミッタ間電圧ＶBE2 の差電圧が印加される。この差電圧は熱電圧ＶT 、すなわち絶対温度Ｔに比例する。電流Ｉｏがこの状態を維持するように、差動増幅回路ＡＭＰは、出力電圧Ｖc を形成する。出力部は上記電流ＩｏをＭＯＳＦＥＴＭ２とＭ０のカレントミラーによって電流コピーし、抵抗Ｒa とダイオード接続したトランジスタＱ０の直列回路及びそれに並列接続された抵抗Ｒb に流すことで基準電圧ＶbgrLを得ることができる。トランジスタＱ０のベース・エミッタ間電圧ＶBE0 は温度が上昇すると減少するため、かかる電圧ＶBE0 に抵抗Ｒa の端子電圧を加えた出力電圧ＶbgrLは、抵抗Ｒa,Ｒbにより温度依存性を持たない所望の電圧にすることができる。
【００１５】
図１の回路において、差動増幅回路ＡＭＰのオフセット電圧Ｖos（Ｖc1とＶc2の差）による影響が、前記図６３の回路より小さくできる原理を簡単化して説明すると以下の通りである。ｇｍはＭＯＳＦＥＴの電流利得、ｇｍｂはトランジスタの電流利得、ｒdsはＭＯＳＦＥＴのドレイン・ソース間抵抗、ｒceはトランジスタのコレクタ・エミッタ間抵抗とする。差動増幅回路ＡＭＰにオフセット電圧Ｖosがある場合、差動増幅回路ＡＭＰの出力電圧Ｖc が変化し、ΔＶc1／ΔＶc ＝ｇｍｂ×（ｒds//ｒce）、ΔＶc2／ΔＶc ≒１／（ｇｍ×ｒ１）から主にＶc1が変化する。
【００１６】
したがって、オフセット電圧＝｜ΔＶc1−ΔＶc2｜≒｜ΔＶc1｜に対する出力電圧Ｖc の変化は、１／ｇｍｂ×（ｒds//ｒce）に縮小するものとなる。よって上記オフセット電圧Ｖosに対して、電流ＩｏはＶos／（ｒds//ｒce）分変動する。これよりオフセット電圧Ｖosに対する電流Ｉｏの変動は、前記図６３の（Ｖos／ｒ１）よりもはるかに小さい値となる。これをｐチャネルＭＯＳＦＥＴＭ２，Ｍ０のカレントミラー回路により出力部に流しているため差動増幅回路ＡＭＰのオフセット電圧Ｖosに強い基準電圧ＶbgrLが得られる。つまり正の温度特性（ＶBE1 −ＶBE2 ）を発生させる部分に、差動増幅回路ＡＭＰのオフセット電圧Ｖosが入らない回路構成にすることで、差動増幅回路ＡＭＰのオフセットに強いバンドギャップ回路を実現することができる。
【００１７】
ちなみに、オフセット電圧Ｖosの影響を定量的に説明すると以下の通りである。前記同様に差動増幅回路ＡＭＰは、Ｖc2−Ｖc1＝Ｖosとなるように動作する。トランジスタＱ１とＱ２のベース・エミッタ間電圧ＶBE1 とＶBE2 は、次式８（数８）と式９（数９）より求められる。
【数８】
【数９】
【００１８】
また、制御電圧である出力電圧Ｖｃは、次式１０（数１０）のようになる。式１０（数１０）からＶBE1 とＶBE2 とを消去すると次式１１（数１１）が得られ、整理すると次式１２（数１２）となる。
【数１０】
【数１１】
【数１２】
【００１９】
ここで、Ｖosが十分小さく、Ｖos／Ｉｏ×ｒds≪１が成り立つと考えられるから、次式１３（数１３）のように変形でき、次式１４（数１４）のように書き換えられる。
【数１３】
【数１４】
【００２０】
ＩｏのＶosに対する変化を見るためにＶosで微分すると次式１５（数１５）が得られ、整理すると次式１６（数１６）が得られる。
【数１５】
【数１６】
【００２１】
基準電圧ＶbgrLは、電流Ｉｏをコピーした電流を抵抗Ｒa とトランジスタＱ０の直列回路及びそれに並列接続した抵抗Ｒb に流すことで形成されるから、次式１７（数１７）、式１８（数１８）で表すことができ、基準電圧ＶbgrLのオフセット電圧Ｖosに対する変化は次式１９（数１９）で表すことができる。
【数１７】
【数１８】
【数１９】
【００２２】
ここで、右辺の前項Ｒa ・Ｒb ／（Ｒa ＋Ｒb ）Ｒ１が前記図６３の回路の値であるから、後項が次式２０（数２０）なら、オフセットの影響を軽減することができる。ｒdsは、ＭＯＳＦＥＴのドレイン・ソース間抵抗であり一般的に非常に大きいから、基準電圧ＶbgrLのオフセット電圧Ｖosに対する変化は大幅に小さくすることができる。
【数２０】
【００２３】
この実施例において、差動増幅回路ＡＭＰのオフセット電圧Ｖosが存在する場合、オフセット電圧Ｖosの発生個所はトランジスタＱ１とＱ２のコレクタ端子（エミッタ接地のトランジスタアンプＱ１、Ｑ２の出力に相当）でエミッタ電流への影響は小さい。このように差動増幅回路ＡＭＰで発生するオフセット電圧Ｖosの基準電圧ＶrefLへの影響は（１／バンドギャップ発生部の利得）と小さくすることができる。
【００２４】
図２には、この発明に係る基準電圧発生回路の一実施例の回路図が示されている。この実施例は、図１の回路を簡単にした回路構成であり、差動増幅回路ＡＭＰに代えて、増幅ＭＯＳＦＥＴＭ３を用いるようにされる。この実施例では、前記同様なＭＯＳＦＥＴＭ０〜Ｍ２によるカレントミラー回路及び上記増幅ＭＯＳＦＥＴＭ３のドレインにダイオード形態のトランジスタＱ３を設け、それと上記トランジスタＱ１、Ｑ２をカレントミラー形態に接続する。このような電源電圧ＶＤＤ及びＶＳＳの上下のカレントミラー回路によってフィードバックをかけて、前記同様に（ＶBE1 −ＶBE2)／Ｒ１で形成された電流Ｉｏを各トランジスタＱ１〜Ｑ３に流している。この実施例でも、前記図１の実施例と同様にトランジスタＱ１、Ｑ２のコレクタ電圧Ｖc1とＶc2の差に対して基準電圧ＶbgrLがばらつかない回路構成になっている。この実施例では、差動増幅回路ＡＭＰを使用しないため回路構成がシンプルになり、設計が容易で電源投入時での立ち上がり時間も早くなる。
【００２５】
図３には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。前記図１や図２の基準電圧発生回路においては、ＭＯＳＦＥＴＭ１とＭ０のドレイン−ソース間電圧Ｖdsがほぼ等しくなるような、例えば２Ｖ〜３Ｖ程度の比較的低く狭い範囲での電源電圧ＶＤＤでの動作時にドレイン電流Ｉｏが全てほぼ等しくなり、図１の差動増幅回路ＡＭＰのオフセット電圧や図２のようにコレクタ電圧Ｖc1とＶc2の差電圧を考慮した低電源電圧バンドギャップ基準電圧発生回路として動作することができる。しかし、電源電圧ＶＤＤを例えば２Ｖ〜６Ｖのような広い電圧範囲での半導体集積回路への適用を考慮すると、図１や図２のＭＯＳＦＥＴＭ１，Ｍ２とＭ０のドレイン・ソース間電圧Ｖdsにずれが生じてしまい、このようなドレイン−ソース間電圧Ｖdsの差分に対応して、ＭＯＳＦＥＴＭ１，Ｍ２及びＭ０ドレイン電流Ｉｏが相互に等しくならない。これより例えば電源電圧ＶＤＤが６Ｖのような高い電圧になったときの基準電圧ＶbgrLは、電源電圧ＶＤＤが２〜３Ｖ程度の低い場合に比べて変動してしまい、２〜６Ｖのような広い電源電圧範囲での半導体集積回路装置の動作が難しくなる。
【００２６】
図３は、広い電源電圧範囲での回路適用が可能なように工夫されたものである。図１及び図２の実施例では、ｎｐｎ型バイポーラトランジスタを用いていたのに対して、この実施例ではｐｎｐ型バイポーラトランジスタＱ１〜Ｑ３を用いる。トランジスタＱ１、Ｑ２及びＱ３のベースには、差動増幅回路ＡＭＰの出力電圧Ｖc が供給され、トランジスタＱ２のエミッタと電源電圧ＶＤＤとの間に抵抗Ｒ１が接続される。トランジスタＱ１とＱ２のコレクタ電圧Ｖc1, Ｖc2は、差動増幅回路ＡＭＰの出力電圧Ｖc に対応してトランジスタＱ１、Ｑ２で形成された電流Ｉｏが流れる抵抗Ｒc1, Ｒc2により決定される。この構成においても、前記図１、図２の実施例と同様に差動増幅回路ＡＭＰの入力電圧Ｖc1とＶc2の差に対して基準電圧ＶgrL がばらつかない回路構成になっている。
【００２７】
この実施例回路の動作原理は次の通りである。トランジスタＱ１、Ｑ２に同電流Ｉｏが流されているので、抵抗Ｒ１にはトランジスタＱ１のベース・エミッタ間電圧ＶBE1 とトランジスタＱ２のベース・エミッタ間電圧ＶBE2 の差に等しい電圧が発生する。この差電圧は熱電圧ＶT に比例しており、すなわち絶対温度Ｔに比例する。電流Ｉｏがこの状態を維持するように、差動増幅回路ＡＭＰの出力電位Ｖc が決定される。出力部は出力電圧Ｖc によって決定される電流Ｉｏを抵抗Ｒa とダイオード接続のトランジスタＱ０の直列接続したものと抵抗Ｒb の並列接続の回路に流すことで低電圧の基準電圧ＶbgrLを得ることができる。トランジスタＱ０のベース・エミッタ間電圧ＶBE0 は温度が上昇すると減少するため、ベース・エミッタ間電圧ＶBE0 に抵抗Ｒa の両端電圧を加えた基準電圧ＶbgrLは抵抗Ｒa,Ｒb により温度依存性を持たない所望の電圧にすることができる。なお、基準電圧ＶbgrLを低くしない場合、抵抗Ｒb を接続しなくても良い。
【００２８】
この実施例では、前記図１、図２で問題となるカレントミラー形態のＭＯＳＦＥＴＭ１、Ｍ２が無くなり、差動増幅回路の入力電圧Ｖc1, Ｖc2は、差動増幅回路ＡＭＰによってＶc1＝Ｉｏ×Ｒc1, Ｖc2＝Ｉｏ×Ｒc2のように接地電位ＶＳＳ（０Ｖ）を基準にして決定される。したがって、電源電圧ＶＤＤが２〜６Ｖのように広い電圧範囲において、トランジスタＱ１、Ｑ２及びＱ３のコレクタ・エミッタ間電圧ＶCEは大きくずれることはない。このため、トランジスタＱ１〜Ｑ３は、上記差動増幅回路ＡＭＰにより形成された出力電圧Ｖc に対応した同じ電流Ｉｏを流すようになる。これにより、この実施例の基準電圧発生回路は、２〜６Ｖのような広電源電圧範囲に対応しても同じ基準電圧ＶbgrLを形成することが可能となる。
【００２９】
図４には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。この実施例は、前記図１の変形例であり、差動増幅回路ＡＭＰ１とＡＭＰ２が設けられる。差動増幅回路ＡＭＰ１は、前記図１の差動増幅回路ＡＭＰに対応している。つまり、差動増幅回路ＡＭＰ２が新たに追加され、ｐチャネルＭＯＳＦＥＴＭ１〜Ｍ０のゲート電圧を形成する。上記差動増幅回路ＡＭＰ１，ＡＭＰ２は、反転入力端子（−）に適当なバイアス電圧ＶＢが供給され、非反転入力端子（＋）には入力電圧Ｖc1とＶc2がそれぞれ供給される。これにより、差動増幅回路ＡＭＰ１，ＡＭＰ２の増幅動作により上記バイアス電圧ＶＢと入力電圧Ｖc1とＶc2は等しくなるように制御される。このような回路構成とすることにより、前記図１、図２のようにダイオード接続のＭＯＳＦＥＴＭ２が無くなり、上記入力電圧Ｖc1とＶc2は、接地電位ＶＳＳを基準とするような適当なバイアス電圧ＶＢが与えられているので、電源電圧ＶＤＤが変動してもＭＯＳＦＥＴＭ１、Ｍ２及びＭ０のドレイン−ソース間電圧Ｖdsは大きくずれることはない。よって、例えば前記のように２〜６Ｖのような広電源電圧範囲ＶＤＤに対応することが可能となる。
【００３０】
図５には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。これまでの実施例回路は、ＭＯＳＦＥＴＭ１、Ｍ２及びＭ０にトランジスタのばらつきはないという仮定を前提としている。よって、ｐチャネルＭＯＳＦＥＴのゲート・ソース間電圧Ｖgsとドレイン・ソース間電圧Ｖdsが等しければ、ドレイン電流Ｉｏは相互に等しくなるものである。しかし製造過程でＭＯＳＦＥＴＭ１、Ｍ２及びＭ０を完全に同じに作ることは不可能であり、ＭＯＳＦＥＴＭ１, Ｍ２及びＭ０が同じバイアス状態にあってもドレイン電流Ｉｏが異なることが考えられる。
【００３１】
上記のようにｐチャネルＭＯＳＦＥＴＭ１，Ｍ２及びＭ０のばらつきの一つとしてしきい値電圧Ｖthのばらつきがある。つまり、ｐチャネルＭＯＳＦＥＴＭ１，Ｍ２及びＭ０にばらつきがあり、それぞれのしきい値電圧Ｖthがばらついていると、しきい値電圧Ｖthのばらつきに対してそれぞれの電流Ｉｏは２乗で変動する。さらにＭＯＳＦＥＴＭ１，Ｍ２及びＭ０が弱反転領域で動作していると、エクスポネンシャルで電流Ｉｏが変動する。これにより基準電圧ＶbgrLがばらついてしまう。
【００３２】
図５の実施例回路は、このようなＭＯＳＦＥＴＭ１，Ｍ２及びＭ０のしきい値電圧Ｖthのばらつきに対しても基準電圧ＶbgrLが安定化するよう工夫されたものである。この実施例では、ＭＯＳＦＥＴＭ１、Ｍ２及びＭ０が全て同じ抵抗値の抵抗Ｒ０に置き換えられる。そして、差動増幅回路ＡＭＰ１を用いて、入力電圧Ｖc1, Ｖc2の電位が等しくなるように制御する。差動増幅回路ＡＭＰ２は、上記抵抗Ｒ０が接続されたｐチャネルＭＯＳＦＥＴＭ０のソース電位Ｖc0と上記入力電圧Ｖc1とを受けて、その出力信号Ｖcbを上記ＭＯＳＦＥＴＭ０のゲートに帰還して、上記入力電圧Ｖc1と上記Ｖc0とを等しくする。これによって、等しい抵抗値の抵抗Ｒ０を用いることにより、それぞれに同じ電流Ｉｏを流すようにすることができる。前記のようなカレントミラー回路を構成するＭＯＳＦＥＴＭ１，Ｍ２及びＭ０をなくすことによって、ｐチャネルＭＯＳＦＥＴＭ１，Ｍ２及びＭ０のしきい値電圧Ｖthばらつきによる基準電圧ＶbgrLのばらつきは原理的にはなくなる。
【００３３】
図５の実施例で考えられる基準電圧ＶbgrLのばらつきは、差動増幅回路ＡＭＰ１，ＡＭＰ２のオフセット電圧Ｖosによって発生する。オフセット電圧Ｖosに起因する電流Ｉｏの変動は（Ｖos／Ｒ０）であり、オフセット電圧Ｖosに対して１乗でしか変動しない。差動増幅回路ＡＭＰ１，ＡＭＰ２のオフセットＶosとｐチャネルＭＯＳＦＥＴのしきい値電圧Ｖthばらつきが同じであるとすると、図５の実施例回路の構成の方が基準電圧ＶbgrLのばらつきを小さくすることができる。また、回路構成上、Ｒ０＞Ｒ１と設計できるので、前記図６３の回路よりも入力電圧Ｖc1とＶc2の差に対する基準電圧ＶbgrLのばらつきは小さくなる。
【００３４】
図６には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。この実施例回路は前記図４、図５の実施例回路と比べ差動増幅回路を一つで構成することができ、シンプルな構成である。つまり、差動増幅回路ＡＭＰの出力電圧Ｖc をｐチャネルＭＯＳＦＥＴＭ１，Ｍ２及びＭ０のゲートに供給し、それぞれのＭＯＳＦＥＴＭ１、Ｍ２及びＭ０により定電流Ｉｏを形成してトランジスタＱ１、Ｑ２及びＱ０に流れるようにする。上記トランジスタＱ１とＱ２には、入力電圧Ｖc1がゲートに供給されたＭＯＳＦＥＴＭB2を通して、ベース電流が供給される。この実施例では、トランジスタＱ１のベース・エミッタ間電圧ＶBE1 と、ＭＯＳＦＥＴＭｂ２のゲート・ソース間電圧Ｖgsとを加えた電圧ＶBE1 ＋Ｖgsよりも電源電圧ＶＤＤが大きくなるようにする必要がある。しかし、前記図４や図５の実施例回路に比べると差動増幅回路を一つにすることができるため構造がシンプルになり、設計がしやすく電源投入直後での立ち上がり時間も早くなる。また、図１、図２の実施例回路で問題となっていたダイオード接続するＭＯＳＦＥＴＭ２（Ｍ１）が無く、入力電圧Ｖc1, Ｖc2が回路の接地電位ＶＳＳを基準にしたＶBE1 ＋Ｖgsに設定されているので、電源電圧ＶＤＤが変動してもＭＯＳＦＥＴＭ１，Ｍ１及びＭ０のドレイン−ソース間電圧Ｖdsは大きくずれることはない。よって広電源電圧範囲に対応することも可能である。
【００３５】
図７には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１の抵抗Ｒb を省略したものである。この構成では、トランジスタＱ０のベース・エミッタ間電圧ＶBE0 が温度が上昇すると減少するため、かかる電圧ＶBE0 に抵抗Ｒa の端子電圧を加えて温度依存性を持たない基準電圧ＶrefLを形成する。したがって、形成される基準電圧ＶbgrLは、上記トランジスタＱ０のベース・エミッタ間電圧ＶBE0 と抵抗Ｒa と電流Ｉｏにより発生する電圧だけ高くなり、おおよそ１．２Ｖのような高い電圧を必要とする場合に有益である。このように抵抗Ｒb を省略して、上記比較的高い基準電圧を形成する構成は、前記図２〜図６の実施例及び以下に説明する基準電圧発生回路においても同様に適用することができる。
【００３６】
図８には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図１の実施例回路のｎｐｎ型トランジスタＱ１、Ｑ２及びＱ０をｐｎｐ型トランジスタＱ１、Ｑ２及びＱ０に、ｐチャネルＭＯＳＦＥＴＭ１，Ｍ２及びＭ０をｎチャネルＭＯＳＦＥＴＭ１、Ｍ２及びＭ０にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びＭＯＳＦＥＴの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。
【００３７】
図９には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図２の実施例回路のｎｐｎ型トランジスタＱ１、Ｑ２、Ｑ３及びＱ０をｐｎｐ型トランジスタＱ１、Ｑ２、Ｑ３及びＱ０に、ｐチャネルＭＯＳＦＥＴＭ１，Ｍ２、Ｍ３及びＭ０をｎチャネルＭＯＳＦＥＴＭ１、Ｍ２、Ｍ３及びＭ０にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びＭＯＳＦＥＴの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。
【００３８】
図１０には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図３の実施例回路のｐｎｐ型トランジスタＱ１、Ｑ２、Ｑ３及びＱ０をｎｐｎ型トランジスタＱ１、Ｑ２、Ｑ３及びＱ０にそれぞれ置き換えたものとされる。また、このようなトランジスタの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。
【００３９】
図１１には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１０に示した基準電圧発生回路に、差動増幅回路ＡＭＰb 及び抵抗Ｒb1、Ｒb2、及びｐチャネルＭＯＳＦＥＴＭb1を追加して、電源電圧ＶＤＤを基準にした基準電圧ＶrefLを回路の接地電位ＶＳＳを基準にした基準電圧ＶrefLb に変換する。つまり、差動増幅回路ＡＭＰb の入力端子（＋）に上記基準電圧ＶrefLを供給し、出力電圧をゲートに受けるｐチャネルＭＯＳＦＥＴＭb1のソース電位を入力端子（−）に帰還させる。上記入力端子（−）と電源電圧ＶＤＤとの間に抵抗Ｒb1を接続して、電流Ｉb1を形成する。この電流Ｉb1を上記ＭＯＳＦＥＴＭb1を通して抵抗Ｒb2に流し、回路の接地電位ＶＳＳに接続する。このようにして、電源電圧ＶＤＤを基準にした基準電圧VbgrL を回路の接地電位ＶＳＳを基準とする基準電圧ＶbgrLb に変換することができる。また、抵抗Ｒb1とＲb2の比によって基準電圧ＶbgrLbを所望の基準電圧にすることができる。このような差動増幅回路ＡＭＰb 及び抵抗Ｒb1、Ｒb2、及びｐチャネルＭＯＳＦＥＴＭb1からなる追加回路は、前記のように電源電圧ＶＤＤを基準とするような図８、図９にも同様に適用することができる。
【００４０】
図１２には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図３の実施例回路の入力電圧Ｖc1, Ｖc2の電位を決めている抵抗Ｒc1, Ｒc2をｎチャネル型ＭＯＳＦＥＴＭ１とＭ２からなるカレントミラー回路に置き換えた構成である。この実施例は、前記図３の実施例よりも差動増幅回路ＡＭＰのオフセット電圧Ｖosに強い構成となる。図３の実施例回路構成で電流ＩｏはＶos／Ｒc1分変動するのに対して、この実施例回路ではＶos／（ｒds//ｒce) 分の変動に小さくなる。よって基準電圧ＶbgrLのばらつきは小さくなる。
【００４１】
図１３には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１２の実施例回路のｐｎｐ型トランジスタＱ１、Ｑ２、Ｑ３及びＱ０をｎｐｎ型トランジスタＱ１、Ｑ２、Ｑ３及びＱ０に、ｎチャネルＭＯＳＦＥＴＭ１，Ｍ２をｐチャネルＭＯＳＦＥＴＭ１、Ｍ２にそれぞれ置き換えたものとされる。また、このようなトランジスタの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。
【００４２】
図１４には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図４の実施例回路のｎｐｎ型トランジスタＱ１、Ｑ２及びＱ０をｐｎｐ型トランジスタＱ１、Ｑ２及びＱ０に、ｐチャネルＭＯＳＦＥＴＭ１，Ｍ２及びＭ０をｎチャネルＭＯＳＦＥＴＭ１、Ｍ２及びＭ０にそれぞれ置き換えたものとされる。また、このようなトランジスタの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。
【００４３】
図１５には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図５の実施例回路のｎｐｎ型トランジスタＱ１、Ｑ２及びＱ０をｐｎｐ型トランジスタＱ１、Ｑ２及びＱ０に、ｐチャネルＭＯＳＦＥＴＭ０をｎチャネルＭＯＳＦＥＴＭ０にそれぞれ置き換えたものとされる。また、このようなトランジスタの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。
【００４４】
図１６には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図６の実施例回路のｎｐｎ型トランジスタＱ１、Ｑ２及びＱ０をｐｎｐ型トランジスタＱ１、Ｑ２及びＱ０に、ｐチャネルＭＯＳＦＥＴＭ１、Ｍ２及びＭ０をｎチャネルＭＯＳＦＥＴＭ１、Ｍ２及びＭ０にそれぞれ置き換えたものとされる。ＭＯＳＦＥＴＭb2は、入力電圧Ｖc1、Ｖc2を回路の電源電圧ＶＤＤを基準にした電圧にするためにｐチャネルＭＯＳＦＥＴが用いられる。このようなトランジスタの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。
【００４５】
図１７には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、電源電圧ＶＤＤ側に設けられた電流源で電流Ｉc を形成し、回路の接地電位ＶＳＳ側に設けられた抵抗Ｒ３に流して、回路の接地電位ＶＳＳを基準にしたバイアス電圧ＶＢを生成する。このようなバイアス電圧ＶＢを用いることで、前記図４で説明したように、電源電圧ＶＤＤが変動してもＭＯＳＦＥＴＭ１、Ｍ２及びＭ０のドレイン−ソース間電圧Ｖdsは大きくずれることがなく、例えば前記のように２〜６Ｖのような広電源電圧範囲ＶＤＤに対応することが可能となる。
【００４６】
図１８には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図１７の実施例回路のｎｐｎ型トランジスタＱ１、Ｑ２及びＱ０をｐｎｐ型トランジスタＱ１、Ｑ２及びＱ０に、ｐチャネルＭＯＳＦＥＴＭ１，Ｍ２及びＭ０をｎチャネルＭＯＳＦＥＴＭ１、Ｍ２及びＭ０にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びＭＯＳＦＥＴの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。したがって、回路の接地電位ＶＳＳ側に設けられた電流源で電流Ｉc を形成し、電源電圧ＶＤＤ側に設けられた抵抗Ｒ３に流して、電源電圧ＶＤＤを基準にしたバイアス電圧ＶＢを生成する。
【００４７】
図１９には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図１７の抵抗Ｒ３をダイオード接続のｎチャネルＭＯＳＦＥＴＭ４に置き換えたものである。このようにｎチャネルＭＯＳＦＥＴＭ４のゲート・ソース間電圧Ｖgsを用いることにより前記同様な効果を得ることができる。
【００４８】
図２０には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図１８の抵抗Ｒ３をダイオード接続のｐチャネルＭＯＳＦＥＴＭ４に置き換えたものである。このようにｐチャネルＭＯＳＦＥＴＭ４のゲート・ソース間電圧Ｖgsを用いることにより前記同様な効果を得ることができる。
【００４９】
図２１には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図１９のダイオード接続のｎチャネルＭＯＳＦＥＴＭ４をダイオード接続のｎｐｎトランジスタＱ４に置き換えたものである。このようｎｐｎトランジスタＱ４のベース・エミッタ間電圧ＶBE4 を用いることにより前記同様な効果を得ることができる。
【００５０】
図２２には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図２０のダイオード接続のｐチャネルＭＯＳＦＥＴＭ４をダイオード接続のｐｎｐトランジスタＱ４に置き換えたものである。このようｐｎｐトランジスタＱ４のベース・エミッタ間電圧ＶBE4 を用いることにより前記同様な効果を得ることができる。
【００５１】
図２３には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図４のバイアス電圧ＶＢがワイドラーのカレントミラー回路を用いて形成される。回路の接地電位ＶＳＳ側に設けられたダイオード形態のｎチャネルＭＯＳＦＥＴＭ５のしきい値電圧ＶthをｎチャネルＭＯＳＦＥＴＭ６のゲートに印加し、そのソースと回路の接地電位ＶＳＳとの間に抵抗Ｒ５を接続する。上記ＭＯＳＦＥＴＭ５とＭ６とのしきい値電圧Ｖthの差電圧を、抵抗Ｒ５に印加して定電流を形成し、電源電圧ＶＤＤ側に設けられたｐチャネルＭＯＳＦＥＴＭ７とＭ８からなるカレントミラー回路を介して、ダイオード接続のｎチャネルＭＯＳＦＥＴＭ５に帰還する。このようなワイドラーのカレントミラー回路により、上記ＭＯＳＦＥＴＭ５のしきい値電圧Ｖthに対応したバイアス電圧ＶＢを形成する。
【００５２】
図２４には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１４の実施例回路に、前記図２３に示したワイドラーのカレントミラー回路が組み合わされる。この実施例は、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものであるので、電源電圧ＶＤＤ側に設けられたｐチャネルＭＯＳＦＥＴＭ７のしきい値電圧Ｖthに対応したバイアス電圧ＶＢを形成する。
【００５３】
図２５には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、ソースに電源電圧ＶＤＤが供給されたｐチャネルＭＯＳＦＥＴＭ６のゲートと、ソースと電源電圧ＶＤＤとの間に抵抗Ｒ５が接続されたダイオード形態のｐチャネルＭＯＳＦＥＴＭ５のゲートを共通接続し、ＭＯＳＦＥＴＭ６のドレイン電流を回路の接地電位ＶＳＳ側に設けられたｎチャネルＭＯＳＦＥＴＭ７とＭ８からなるカレントミラー回路を介して上記ｐチャネルＭＯＳＦＥＴＭ５のドレイン電流として帰還してワイドラーのカレントミラー回路を構成し、上記ＭＯＳＦＥＴＭ７のしきい値電圧Ｖthをに対応したバイアス電圧ＶＢを形成する。
【００５４】
図２６には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１４の実施例回路に、前記２５に示したワイドラーのカレントミラー回路が組み合わされる。この実施例は、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものであるので、電源電圧ＶＤＤ側に設けられたｐチャネルＭＯＳＦＥＴＭ５のゲート，ドレイン電圧に対応したバイアス電圧ＶＢを形成する。
【００５５】
図２７には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図４の実施例回路のバイアス電圧ＶＢを形成する回路として、回路の接地電位ＶＳＳ側に設けられたダイオード接続のｎｐｎトランジスタＱ４のゲート・エミッタ間電圧ＶBE4 を用いる。そして、ＭＯＳＦＥＴＭ１、Ｍ２及びＭ４のドレイン電流を等しくするために、トランジスタＱ４のベースも差動増幅回路ＡＭＰ１の出力端子に接続し、トランジスタＱ１、Ｑ２及びＱ４のベース電流を差動増幅回路ＡＭＰ１によって供給する。
【００５６】
図２８には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図２７の実施例回路のｎｐｎ型トランジスタＱ１、Ｑ２、Ｑ０及びＱ４をｐｎｐ型トランジスタＱ１、Ｑ２、Ｑ０及びＱ４に、ｐチャネルＭＯＳＦＥＴＭ１、Ｍ２、Ｍ０及びＭ４をｎチャネルＭＯＳＦＥＴＭ１、Ｍ２、Ｍ０及びＭ４にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びＭＯＳＦＥＴの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。したがって、電源電圧ＶＤＤ側に設けられた上記トランジスタＱ４のベース・エミッタ間電圧ＶBE4をバイアス電圧ＶＢとして用いる。
【００５７】
図２９には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図２１と同様にバイアス電圧ＶＢをトランジスタＱ４のダイオード接続で実現する構成に、トランジスタＱ４のベース・エミッタ間電圧ＶBE４に比例する電流を作るための抵抗Ｒ３とＲ２をそれぞれ並列に追加した構成である。トランジスタＱ１、Ｑ２に流れるプラスの温度特性を持つ電流Ｉ+ と、上記抵抗Ｒ３とＲ２に流れるマイナスの温度特性を持つ電流Ｉ- を足し合わせることによって温度依存性のない電流Ｉｏを作り、その電流に比例した電流を抵抗Ｒa に流し込むことによって温度依存性のない低電圧バンドギャップ基準電圧ＶbgrLを生成する。この実施例では基準電圧ＶbgrLをトランジスタＱ１のベース・エミッタ間電圧ＶBE1 よりも低電圧にすることができる。また、差動増幅回路ＡＭＰ１，２の入力がトランジスタＱ１のベース・エミッタ間電圧ＶBE1 により決定される。よって、差動増幅回路ＡＭＰ１，２においては、低しきい値のＭＯＳＦＥＴを用いることにより、約１Ｖでの動作も可能となる。
【００５８】
図３０には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図２９の実施例回路のｎｐｎ型トランジスタＱ１、Ｑ２及びＱ４をｐｎｐ型トランジスタＱ１、Ｑ２及びＱ４に、ｐチャネルＭＯＳＦＥＴＭ１、Ｍ２及びＭ０をｎチャネルＭＯＳＦＥＴＭ１、Ｍ２及びＭ０にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びＭＯＳＦＥＴの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。したがって、電源電圧ＶＤＤ側に設けられた上記トランジスタＱ４のベース・エミッタ間電圧ＶBE4 をバイアス電圧ＶＢとして用いる。
【００５９】
図３１には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図２７と同様にバイアス電圧ＶＢをダイオード接続のトランジスタＱ４のベース・エミッタ間電圧ＶBE4 で実現し、その電流源もオフセットを考慮した基準電圧発生回路内の電位Ｖcbがゲートに供給されたｐチャネルＭＯＳＦＥＴＭ４で実現する。そして、前記図２９と同様にトランジスタＱ１及びＱ２のベース・エミッタ間電圧ＶBE1 とＶBE2 に比例する電流を作るための抵抗Ｒ３とＲ２をそれぞれ並列に追加した構成である。トランジスタＱ１、Ｑ２に流れるプラスの温度特性を持つ電流Ｉ+ と、上記抵抗Ｒ３とＲ２に流れるマイナスの温度特性を持つ電流Ｉ- を足し合わせることによって温度依存性のない電流Ｉｏを作り、その電流に比例した電流を抵抗Ｒa に流し込むことによって温度依存性のない低電圧バンドギャップ基準電圧ＶbgrLを生成する。これに合わせて、上記バイアス電圧ＶＢを形成する上記トランジスタＱ４にも抵抗Ｒ４を並列形態に接続して温度依存性のない電流ＩｏがＭＯＳＦＥＴＭ４から流れるようにしている。この実施例でも基準電圧ＶbgrLをトランジスタＱ１のベース・エミッタ間電圧ＶBE1 よりも低電圧にすることができ、差動増幅回路ＡＭＰ１，２の入力がトランジスタＱ４のベース・エミッタ間電圧ＶBE4 により決定される。よって、差動増幅回路ＡＭＰ１，２においては、低しきい値のＭＯＳＦＥＴを用いることにより、約１Ｖでの動作も可能となる。
【００６０】
図３２には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図３１の実施例回路のｎｐｎ型トランジスタＱ１、Ｑ２及びＱ４をｐｎｐ型トランジスタＱ１、Ｑ２及びＱ４に、ｐチャネルＭＯＳＦＥＴＭ１、Ｍ２、Ｍ０及びＭ４をｎチャネルＭＯＳＦＥＴＭ１、Ｍ２、Ｍ０及びＭ４にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びＭＯＳＦＥＴの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものである。したがって、電源電圧ＶＤＤ側に設けられた上記トランジスタＱ４のベース・エミッタ間電圧ＶBE4 をバイアス電圧ＶＢとして用いる。
【００６１】
図３３には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図３１の変形例である。トランジスタＱ２に並列形態に設けられた抵抗Ｒ２は、Ｒ２１とＲ２２の直列回路に置き換えられる。同様に、トランジスタＱ１に並列形態に設けられた抵抗Ｒ３は、Ｒ３１とＲ３２の直列回路に、トランジスタＱ４に並列形態に設けられた抵抗Ｒ４は、Ｒ４１とＲ４２の直列回路に置き換えられる。差動増幅回路ＡＭＰ１，ＡＭＰ２の入力電圧Ｖc1, Ｖc2は、差動増幅回路ＡＭＰ１，ＡＭＰ２のフィードバックで、トランジスタＱ４のベース・エミッタ間電圧ＶBE４を抵抗Ｒ４１とＲ４２での分圧電圧になる。よって前記図３１と同様な動作原理で動作をする。この実施例は、差動増幅回路ＡＭＰ１、ＡＭＰ２の入力電圧Ｖc1, Ｖc2を小さくすることができ、例えばｐチャネルＭＯＳＦＥＴを差動入力ＭＯＳＦＥＴとして使用して差動増幅回路ＡＭＰ１，ＡＭＰ２を構成することで、低しきい値のｎチャネルＭＯＳＦＥＴを使用することなく約１Ｖのような低電圧での動作を実現することができる。図３３のトランジスタ及びＭＯＳＦＥＴの導電型の置き換えにより、電源電圧ＶＤＤを基準にした基準電圧ＶbgrLを得るものとしてもよい。
【００６２】
図３４には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図４に示した差動増幅回路ＡＭＰ１，ＡＭＰ２の電流供給回路の一例が示されている。前記図４で説明したように（ＶBE1 −ＶBE2 ）／Ｒ１で決定される電流ＩｏをｐチャネルＭＯＳＦＥＴＭ４を通してｎチャネルＭＯＳＦＥＴＭ５に流す。このＭＯＳＦＥＴＭ４にＭＯＳＦＥＴＭ６、Ｍ７をカレントミラー接続することにより、上記ＭＯＳＦＥＴＭ６、Ｍ７により差動増幅回路ＡＭＰ１，ＡＭＰ２に供給するバイアス電流を形成する。
【００６３】
図３５には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、位相補償回路を付加した例が示されている。基準電圧発生回路は、前記図４に示した回路が適用される。差動増幅回路ＡＭＰ１には、出力端子と回路の接地電位ＶＳＳとの間に直列形態にされた抵抗Ｒp1とキャパシタＣp1を接続し、帰還経路にポールゼロ位相補償を行うようにされる。差動増幅回路ＡＭＰ２には、出力端子と電源電圧ＶＤＤとの間に直列形態にされた抵抗Ｒp2とキャパシタＣp2を接続し、帰還経路にポールゼロ位相補償を行うようにされる。この実施例では、基準電圧ＶbgrLのＰＳＲＲ特性を考慮しミラー補償は用いず、上記抵抗Ｒp2とキャパシタＣp2は、回路の接地電位ＶＳＳではなく電源電圧ＶＤＤに接続される。
【００６４】
図３６には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、位相補償回路の変形例が示されている。抵抗Ｒp2の接続方法をＭＯＳＦＥＴＭ２のゲートとＭＯＳＦＥＴＭ０ゲートの間に変更する。ＭＯＳＦＥＴＭ０のゲートには直流電流は発生しないので抵抗Ｒp2による電圧ドロップはない。また、ＭＯＳＦＥＴＭ０のゲートのインピーダンスも非常に大きいので交流的には開放と考えられ、位相補償効果は前記図３５と全く同じである。抵抗Ｒp2とキャパシタＣp2によりロウパスフィルタフィルタを形成できるため、図３５よりもＰＳＲＲ特性が改善される。
【００６５】
図３７には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、位相補償回路の更なる変形例が示されている。差動増幅回路ＡＭＰ１の入力端子（＋）と回路の接地電位ＶＳＳとの間に直列形態の抵抗Ｒp1とキャパシタＣp1を接続し、帰還経路でポールゼロ位相補償を行う。差動増幅回路ＡＭＰ２の入力端子（＋）と回路の接地電位ＶＳＳとの間に直列形態の抵抗Ｒp2とキャパシタＣp2を接続し、帰還経路でポールゼロ位相補償を行う。このように差動増幅回路ＡＭＰ１、ＡＭＰ２の入力端子（＋）に設けることにより、差動増幅回路ＡＭＰ２の出力端子に位相補償用の容量を接続しないため図３５、図３６よりも立ち上がり特性が良くすることができる。
【００６６】
図３８には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図４の実施例回路にスタートアップ回路を付加した例が示されている。スタートアップ回路がないと図４の基準電圧発生回路は電源投入起動時に基準電圧ＶrefLが０Ｖで安定してしまう場合がある。この場合バイポーラ部には電流が流れなくなるため、強制的に電流を流し込むことにより起動をかける。スタートアップ回路により電流投入及びスリープ解除時に誤りなく基準電圧を発生できる。動作時に外乱などがあった場合にもすぐに復帰して基準電圧が安定に発生できる。
【００６７】
ｐチャネルＭＯＳＦＥＴＭ１５により電流Ｉｏを形成してキャパシタＣ１１を充電する。この時、ｐチャネルＭＯＳＦＥＴＭ１１〜Ｍ１４は、ＭＯＳ抵抗として動作し、一定の割合でキャパシタＣ１１から電流を放電している。キャパシタＣ１１を充電する電流Ｉｏと放電するＭＯＳＦＥＴＭ１１〜Ｍ１４による抵抗電流の比較によって、バイポーラ部に電流が流れているかを判定する。バイポーラ部分に電流が流れない場合、差動増幅回路ＡＭＰ１の出力電圧Ｖca＝０Ｖ、差動増幅回路ＡＭＰ２の出力電圧Ｖcb＝ＶＤＤになる。よって、ｐチャネルＭＯＳＦＥＴＭ１５からキャパシタＣ１１に充電される電流Ｉｏは小さく、ＭＯＳＦＥＴＭ１１〜Ｍ１４による放電電流の方が大きくなり、キャパシタＣ１１の保持電圧が０Ｖのように低くなる。
【００６８】
このキャパシタＣ１１の保持電圧は、ｎチャネルＭＯＳＦＥＴＭ１６とｐチャネルＭＯＳＦＥＴＭ１７からなるＣＭＯＳインバータ回路により増幅され、以下同様なＣＭＯＳインバータ回路（Ｍ１８、Ｍ１９）、（Ｍ２０、Ｍ２１）の縦列回路に伝えられる。これより、ｐチャネルＭＯＳＦＥＴＭ３２、Ｍ３３がオン状態となり、ｎチャネルＭＯＳＦＥＴＭ３０、Ｍ３１がオン状態となり、入力電圧Ｖcaは電源電圧ＶＤＤに、Ｖcbは回路の接地電位ＶＳＳに、入力電圧Ｖc1は電源電圧ＶＤＤに、入力電圧Ｖc2は回路の接地電位ＶＳＳにされてバイポーラ部に強制的に電流が流れる。バイポーラ部に正常な電流が流れていると、ｐチャネルＭＯＳＦＥＴＭ１５に流れる電流Ｉｏが増加し、キャパシタＣ１１を充電する電流の方がＭＯＳＦＥＴＭ１１〜Ｍ１４により放電する電流よりも大きくなり、キャパシタＣ１１の保持電圧はＶＤＤに向かって上昇する。これに対応して上記ＣＭＯＳインバータ回路が反転動作して、上記ｐチャネルＭＯＳＦＥＴＭ３２、Ｍ３３がオフ状態となり、ｎチャネルＭＯＳＦＥＴＭ３０、Ｍ３１がオフ状態に切り替えられる。このようにして、スタートアップ回路が切り離されて基準電圧発生回路が正常動作に入る。
【００６９】
図３９には、この発明に係る基準電圧発生回路に用いられるスタートアップ回路の他の一実施例の回路図が示されている。バイアス電圧ＶＢの発生回路は、前記図２３〜２６に示したようなワイドラーのカレントミラー回路（Ｍ２４〜Ｍ２７及びＲ１１）であり、それに前記図３８に示したスタートアップ回路が組み合わされる。つまり、ワイドラーのカレントミラー回路が正常動作していないときには、スタートアップ回路で出力信号でｐチャネルＭＯＳＦＥＴＭ２２をオン状態にして電圧Ｖbnを電源電圧ＶＤＤに設定し、ｎチャネルＭＯＳＦＥＴＭ２３をオン状態にして電圧Ｖbpを回路の接地電位ＶＳＳに設定してワイドラーのカレントミラー回路に電流が流れるようにする。そして、ワイドラーのカレントミラー回路に正常な電流が流れていると、ｐチャネルＭＯＳＦＥＴＭ１５に流れる電流Ｉｏが増加し、キャパシタＣ１１を充電する電流の方がＭＯＳＦＥＴＭ１１〜Ｍ１４により放電する電流よりも大きくなり、キャパシタＣ１１の保持電圧はＶＤＤに向かって上昇する。これに対応して上記ＣＭＯＳインバータ回路が反転動作して、上記ｐチャネルＭＯＳＦＥＴＭ２２がオフ状態となり、ｎチャネルＭＯＳＦＥＴＭ２３がオフ状態に切り替えられる。このようにして、スタートアップ回路が切り離されてカレントミラー回路が正常動作に入る。
【００７０】
図４０には、この発明に用いられる差動増幅回路の一実施例の回路図が示されている。ｎチャネルＭＯＳＦＥＴＭ４１とＭ４２が差動形態に接続される。上記ＭＯＳＦＥＴＭ４１とＭ４２の共通ソースと回路の接地電位ＶＳＳとの間には、ｎチャネルＭＯＳＦＥＴＭ４０からなる電流源が設けられる。上記差動ＭＯＳＦＥＴＭ４１、Ｍ４２のドレインと電源電圧ＶＤＤとの間には、ｐチャネルＭＯＳＦＥＴＭ４３，Ｍ４４が負荷回路としてカラレトミラー形態に接続される。この差動増幅回路は、簡単な回路で構成できる。
【００７１】
図４１には、この発明に用いられる差動増幅回路の他の一実施例の回路図が示されている。この実施例の差動増幅回路は、前記同様な差動ＭＯＳＦＥＴＭ４１，Ｍ４２のドレインにダイオード形態のｐチャネルＭＯＳＦＥＴＭ４３，Ｍ４４を設け、それらにカレントミラー形態にｐチャネルＭＯＳＦＥＴＭ４５，Ｍ４６が設けられる。そして、ＭＯＳＦＥＴＭ４５のドレインと回路の接地電位ＶＳＳとの間には、ダイオード形態のｎチャネルＭＯＳＦＥＴＭ４７を設け、それにカレントミラー形態にｎチャネルＭＯＳＦＥＴＭ４８が設けられる。上記ｐチャネルＭＯＳＦＥＴＭ４６とｎチャネルＭＯＳＦＥＴＭ４８のドレインが共通接続され、フル振幅の出力信号Ｖout を得るようにするものである。
【００７２】
図４２には、この発明に用いられる差動増幅回路の更に他の一実施例の回路図が示されている。この実施例の差動増幅回路は、差動ＭＯＳＦＥＴＭ４１、Ｍ４２のドレインと電源電圧ＶＤＤとの間にダイオード形態のｐチャネルＭＯＳＦＥＴＭ４３とＭ４４が負荷素子として設けられる。上記ＭＯＳＦＥＴＭ４３にカレントミラー形態にＭＯＳＦＥＴＭ４９が設けられる。このＭＯＳＦＥＴＭ４９のドレインと回路の接地電位ＶＳＳとの間には、電流源としてのＭＯＳＦＥＴＭ５０が負荷として設けられる。これにより、フル振幅の出力信号Ｖout を得ることができる。この差動増幅回路は、前記図４１に示した差動増幅回路よりも利得が小さくなるので、位相補償を簡単にすることができる。しかしその分利得が下がってしまい、差動増幅回路の入力誤差（オフセット電圧）を小さくできないが前記実施例のバンドギャップ構成ではその誤差による影響を受けない回路構成になっているので問題ない。
【００７３】
出力信号Ｖout としてフル振幅する必要がある前記図３に示した差動増幅回路ＡＭＰや、前記図４に示した差動増幅回路ＡＭＰ２、及び前記図５に示した差動増幅回路ＡＭＰ２及び前記図６に示した差動増幅回路ＡＭＰにおいては、低電圧特性を考慮する時には、前記図４１又は図４２に示した差動増幅回路が適している。前記図４０〜図４２において、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとを入れ替えて構成するものであってもよい。前記図１〜図５の全ての実施例回路において、低しきい値電圧のＭＯＳＦＥＴを使用しなくても、ｎチャネル差動ＭＯＳＦＥＴと、ｐチャネル差動ＭＯＳＦＥＴとの最適構成選択とＭＯＳＦＥＴのサイズ及び抵抗値の最適設計によって低電圧（約１Ｖ）まで動作可能である。また、図６の実施例回路では低しきい値電圧のＭＯＳＦＥＴを使用しなくても、ｎチャネル差動ＭＯＳＦＥＴと、ｐチャネル差動ＭＯＳＦＥＴとの最適構成選択とＭＯＳＦＥＴのサイズ及び抵抗値の最適設計によって低電圧（約１．２Ｖ）まで動作可能である。
【００７４】
図４３には、この発明に係る基準電圧発生回路の一実施例の全体回路図が示されている。この実施例は、前記図３８の実施例に対応しており、同図に点線で示したようにスタートアップ回路ＳＴＲＴ、バンドギャップリファレンス部ＢＧＲ、及び差動増幅回路ＡＭＰ１，ＡＭＰ２から構成される。スタートアップ回路ＳＴＲＴと、バンドギャップリファレンス部ＢＧＲは、前記図３８と同様であるが、それに前記図３５に示したような位相補償回路（Ｒp1，Ｃp1）（Ｒp2，Ｃp2）が付加されている。差動増幅回路ＡＭＰ１は、前記図４０に示したような回路が用いられる。ただし、低電圧動作のために差動ＭＯＳＦＥＴと、電流源ＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴで構成され、負荷回路としてのカレントミラー回路はｎチャネルＭＯＳＦＥＴで構成されている。差動増幅回路ＡＭＰ２は、前記図４２に示したような回路が用いられる。ただし、前記同様に低電圧動作のために差動ＭＯＳＦＥＴと、電流源ＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴで構成され、差動回路の負荷素子と増幅素子はｎチャネルＭＯＳＦＥＴで構成されている。
【００７５】
図４４には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタと差動増幅回路ＡＭＰを構成するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの一実施例のレイアウトとその素子構造の説明図が示されている。同図には、上記２つのＭＯＳＦＥＴと、１つのトランジスタを代表として例示的に示している。このトランジスタは、上記トランジスタＱ１、トランジスタＱ２又はトランジスタＱ０を構成する一部の単位トランジスタを示している。
【００７６】
このｎｐｎ型バイポーラトランジスタは、特に制限されないが、横型（ラテラル）構造とされる。ｐ型半導体基板（ｐ−ｓｕｂ）上には、ｎ型のディープウェルｄｗｅｌが形成され、かかるディープウェルｄｗｅｌ上にｐ型ウェルｐｗｅｌが形成される。かかるｐ型ウェルｐｗｅｌには中央部にｎ＋型のエミッタＥ（ｎ＋）が形成され、その周囲を取り囲むようにｐ＋型のベースＢ（ｐ＋）が形成される。かかるベースＢ（ｐ＋）を更に取り囲むようにｎ＋型のコレクタＣ（ｎ＋）が形成される。上記ｐ型ウェルｐｗｅｌは、上記エミッタＥとコレクタＣとの間に介在して実質的なベース領域として作用する。かかる半導体領域ｎ＋とｐ＋の間には、絶縁層ＳＧＩが設けられて分離されている。
【００７７】
特に制限されないが、上記ｐ型ウェルｐｗｅｌの周囲には、ｎ型ウェルが取り囲むように形成され、それが上記ディープウェルｄｗｅｌと接合されて、かかるｎウェルに設けられたｎ＋領域を介して電源電圧ＶＣＣのようなバイアス電圧が与えられる。これにより、上記ｎｐｎ型バイポーラトランジスタを構成する各半導体領域がｐ型半導体基板（ｐ−ｓｕｂ）から電気的に分離される。
【００７８】
ＣＭＯＳ回路を構成するｎチャネルＭＯＳＦＥＴ（ｎＭＯＳ）は、上記半導体基板ｐ−ｓｕｂ上に形成されたｐ型ウェル領域ｐｗｅｌに形成されたｎ＋領域をソース，ドレイン領域とし、かかるソース，ドレインに挟まれるようにゲート絶縁膜を介してゲート電極Ｇ（ｎＭＯＳ）が形成される。上記ｐ型ウェルｐｗｅｌは、ｐ＋領域から回路の接地電位ＶＳＳがバイアス電圧として与えられる。ｐチャネルＭＯＳＦＥＴ（ｐＭＯＳ）は、上記半導体基板ｐ−ｓｕｂ上に形成されたｎ型ウェル領域ｎｗｅｌに形成されたｐ＋領域をソース，ドレイン領域とし、かかるソース，ドレインに挟まれるようにゲート絶縁膜を介してゲート電極Ｇ（ｐＭＯＳ）が形成される。上記ｎ型ウェルｎｗｅｌは、ｎ＋領域から電源電圧ＶＣＣがバイアス電圧として与えられる。上記半導体基板ｐ−ｓｕｂには、ｐ型ウェル領域ｐｗｅｌとｐ＋領域を介して回路の接地電位ＶＳＳのようなバイアス電圧が与えられる。
【００７９】
上記ＣＭＯＳ回路構成するｎチャネルＭＯＳＦＥＴを形成するためのｐ型ウェル領域ｐｗｅｌ及びソース，ドレイン領域を構成するｎ＋領域と、上記ｎｐｎバイポーラトランジスタを形成するためのｐ型ウェル領域ｐｗｅｌ及びエミッタ、コレクタを構成するｎ＋領域とは同じプロセスにより形成される。また、ＣＭＯＳ回路を構成するｐチャネルＭＯＳＦＥＴのソース，ドレイン領域を構成するｐ＋領域と、上記ｎｐｎバイポーラトランジスタを形成するためのベースを構成するｐ＋領域とは同じプロセスにより形成される。
【００８０】
この実施例のバンドギャップ発生部のトランジスタＱ１（Ｑ２）は、ＣＭＯＳプロセスで形成されるデバイスである。このようにトランジスタＱ１、Ｑ２をＣＭＯＳプロセスで形成することにより、基準電圧発生回路をバイポーラプロセスを用いずに、同じ半導体基板上に形成される他のマイクロコンピュータ等のようなデジタルＣＭＯＳ回路と同じＣＭＯＳプロセスで形成することができる。バイポーラ部とＣＭＯＳ部の周囲あるいは間に上記のようなディープウェルｄｗｅｌ、ｎ型ウェルｎｗｅｌ及びｎ＋領域からなるガードバンドあるいはガードリングを配置することで、半導体基板ｐ−ｓｕｂの基板電位ＶＳＳを安定化し、雑音の伝播を抑えることができる。このようにｎｐｎバイポーラトランジスタをディープウェルｄｗｅｌ内に形成することにより、基板ｐ−ｓｕｂを介して他の回路モジュールから伝播する雑音の影響を抑えられる。
【００８１】
図４５には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタと差動増幅回路ＡＭＰを構成するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの他の一実施例のレイアウトとその素子構造の説明図が示されている。この実施例のｎｐｎ型バイポーラトランジスタは、コレクタをｎ型のディープウェルｄｗｅｌを用いて縦型（バーチカル）構造に形成する。前記図４４の実施例と同様にエミッタＥ（ｎ＋）を中心としてその周囲にベースＢ（ｐ＋）を形成し、その周囲に囲む形でコレクタＣ（ｎ＋）取り出し用のｎ型ウェルｎｗｅｌ及びｎ＋領域を配置する。この構造では、エミッタ（ｎ＋領域）−ベース（ｐ型ウェルｐｗｅｌ）−コレクタ（ｎ型ディープウェルｄｗｅｌ）を縦構造にするものである。
【００８２】
この実施例の縦型のｎｐｎバイポーラトランジスタは、図４４の横型のバイポーラトランジスタに比べてバイポーラトランジスタの電流増幅率ｈfeが高くバイポーラ部の利得が高くなるため、前記図１の実施例で説明したように増幅回路のオフセット電圧の影響を抑えて高精度の基準電圧を発生する効果がより高くなる。また、この実施例では、ＣＭＯＳ回路にもｎ型ディープウェルｄｗｅｌが設けられており、ｐ型ウェルｐｗｅｌ部がｎ型ウェルｎｗｅｌに囲まれて、半導体基板ｐ−ｓｕｂと電気的に分離されている。これにより、半導体基板ｐ−ｓｕｂに与えられるバイアス電圧ＶＳＳによらず、ｎチャネルＭＯＳＦＥＴが形成されるｐ型ウェルｐｗｅｌの電位を自由に設定できる。このため、ｐ型ウェルｐｗｅｌに与えられるバイアスＶＢＢを負の電圧に引いたようなデジタル回路への対応も可能となる。
【００８３】
図４６には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタと差動増幅回路ＡＭＰを構成するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの更に他の一実施例のレイアウトとその素子構造の説明図が示されている。この実施例では、ｎ型の半導体基板ｎ−ｓｕｂが用いられる。このようにｎ型の半導体基板ｎ−ｓｕｂを用いた場合には、図４４の実施例とは異なり、ＣＭＯＳの２重ウェル構造でｎｐｎバイポーラトランジスタを構成する。つまり、ベースＢ（ｐ＋）、エミッタＥ（ｎ＋）、コレクタＣ（ｎ＋）をｐ型ウェルｐｗｅｌに形成する。前記図４４の実施例と同様にエミッタＥを中心としてその周囲にベースＢ、コレクタＣを囲む形で配置する。この構成は、図４４の実施例のようなディープウェルｄｗｅｌを形成しない構造（ｐ型ウェルｐｗｅｌ内にｎＭＯＳ、ｎ型ウェル内にｐＭＯＳを形成）で横型のｎｐｎ型バイポーラトランジスタを形成することができる。
【００８４】
この実施例のようにｎ型半導体基板ｎ−ｓｕｂを用いた場合においては、基板とコレクタとの分離のためのディープウェルｄｗｅｌが不要となり、ＣＭＯＳの２重ウェル構造で形成できる。プロセス工程を削減することができる。
【００８５】
この実施例の基準電圧発生回路では、ＣＭＯＳ差動増幅回路のオフセットの影響を受けにくい高精度の基準電圧を得ることができる。オフセットの影響を小さくするためのトリミングを不要にすることができ、例えばエアーバック用マイコンなどのトリミングが困難なＲＯＭレス製品の電源回路のために、トリミング回路を必要としない高精度の基準電圧発生回路として有益なものとすることができる。
【００８６】
図４７には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタの他の一実施例のレイアウト図が示されている。特に制限されないが、前記図４５の実施例と同様にコレクタＣ（ｎ＋）をｎ型のディープウェルｄｗｅｌを用いて縦方向（縦型構造）に形成する。エミッタＥ（ｎ＋）をベースＢ（ｐ＋）でコの字形に囲み、その周囲を上記コレクタＣ（ｎ＋）で囲むようにするものである。このレイアウト構成は、前記図４４の横型（ラテラル）トランジスタにも適用できる。
【００８７】
図４８には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタの更に他の一実施例のレイアウト図が示されている。この実施例では、前記図４４の実施例と同様に、ベースＢ（ｐ＋）、エミッタＥ（ｎ＋）、コレクタＣ（ｎ＋）をｐ型ウェルｐｗｅｌ内に形成し、電源電圧ＶＣＣで分離されたｎ型のディープウェルｄｗｅｌで囲むようにする。そして、コレクタＣ（ｎ＋）、ベースＢ（ｐ＋）、エミッタＥ（ｎ＋）を並列に配置する横型構造とされる。前記図４４、図４５のＣＭＯＳの縦構造と前記図４４ないし図４８のバイポーラトランジスタのレイアウトは任意に組み合わせて実現できる。
【００８８】
この実施例の基準電圧発生回路において、バンドギャップ発生部ではトランジスタＱ１（Ｑ０）とトランジスタＱ２のサイズ比が１対ｎになるように構成される。トランジスタＱ１とＱ２は別々のｎ型ディープウェルｄｗｅｌ上に形成される。
【００８９】
図４９には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１とＱ２の一実施例のレイアウト図が示されている。トランジスタＱ０は、上記トランジスタＱ１と同様である。この実施例では、特に制限されないが、コレクタをｎ型ディープウェルｄｗｅｌを用いて縦方向に形成した場合が例として示されている。この実施例では、トランジスタＱ１（Ｑ０）、Ｑ２の周囲をｎ型ディープウェルｄｗｅｌで囲むようにする。サイズの小さなトランジスタＱ１（Ｑ０）のディープウェルｄｗｅｌは、そのサイズに対応した小さく形成される。これに対して、サイズの大きなトランジスタＱ２のｎ型ディープウェルｄｗｅｌは、上記トランジスタＱ１の８個分に対応した大きな大きさとされる。この構成では、トランジスタＱ１とＱ２のサイズ比が１：８のように設定される。
【００９０】
図５０には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１（Ｑ０）とＱ２の他の一実施例のレイアウト図が示されている。この実施例では、図４９の実施例と異なり２つのトランジスタＱ１（Ｑ０）とＱ２のコレクタを構成するｎ型ディープウェルｄｗｅｌのサイズを等しく形成する。このようにコレクタを構成するｎ型ディープウェルｄｗｅｌのサイズを同じく形成することにより、容量結合で基板から伝播する雑音の影響を等しくして、同相雑音としてキャンセルできるようにする。
【００９１】
図５１には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１（Ｑ０）とＱ２の他の一実施例のレイアウト図が示されている。この実施例では、トランジスタＱ１（Ｑ０）とＱ２とは、上記図５０の実施例のようにｎ型ディープウェルｄｗｅｌのサイズを等しく形成することに加えて、サイズの小さなトランジスタＱ１（Ｑ０）が形成されるディープウェルｄｗｅｌには、ダミーのトランジスタを含めて８個のトランジスタを配置し、トランジスタＱ２と同じ構成とする。そして、８個のトランジスタのうち１つに配線を行うことにより、上記Ｑ１／Ｑ２＝１／８のようにサイズ比とするものである。このように同じパターンとすることにより、加工寸法ばらつきの影響を低減することができる。
【００９２】
図５２には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１（Ｑ０）とＱ２の更に他の一実施例のレイアウト図が示されている。この実施例では、ベースＢ、エミッタＥ及びコレタクＣを同一のｐ型ウェルｐｗｅｌ上に形成した前記図４８に示したような横型構造のトランジスタが用いられる。前記図４８のトランジスタと同様にトランジスタＱ１（Ｑ０）あるいはＱ２が形成されるｎ型ディープウェルｄｗｅｌの周囲には、かかるｎ型ディープウェルｄｗｅｌを安定化するための電源供給用のｎ＋領域及びｎ型ウェルｎｗｅｌ（図示せず）が設けられる。この実施例では、Ｑ１／Ｑ２＝１／９のようなサイズ比とされ、トランジスタＱ１（Ｑ０）は、１個のトランジスタと８個のダミートランジスタから構成される。そして、この実施例のようにトランジスタＱ２が９個のようにべき乗の場合には、トランジスタＱ１（Ｑ０）を同一個数配置されたトランジスタの中心部をとすれば、さらに寸法ばらつきの影響を低減できる。
【００９３】
前記図４９ないし図５２に示したいずれの形状もバイポーラトランジスタのコレクタをｎ型ディープウェルを用いて縦方向に形成したバーチカル構造とする場合にも、同一のウェル上に形成したラテラル構造とする場合のいずれにも適用できる。
【００９４】
図５３には、この発明に係る基準電圧発生回路に用いられるｐｎｐ型バイポーラトランジスタの一実施例のレイアウトとその素子構造の説明図が示されている。この実施例は、前記図４４に対して導電型が逆に構成される。つまり、ｐｎｐ型バイポーラトランジスタは、ｎ型半導体基板（ｎ−ｓｕｂ）上には、ｐ型のディープウェルｄｗｅｌが形成され、かかるディープウェルｄｗｅｌ上にｎ型ウェルｎｗｅｌが形成される。かかるｎ型ウェルｐｗｅｌには中央部にｐ＋型のエミッタＥ（ｐ＋）が形成され、その周囲を取り囲むようにｎ＋型のベースＢ（ｎ＋）が形成される。かかるベースＢ（ｎ＋）を更に取り囲むようにｐ＋型のコレクタＣ（ｐ＋）が形成される。上記ｎ型ウェルｎｗｅｌは、上記エミッタＥとコレクタＣとの間に介在して実質的なベース領域として作用する。かかる半導体領域ｐ＋とｎ＋の間には、絶縁層ＳＧＩが設けられて分離されている。
【００９５】
図５４には、この発明に係る基準電圧発生回路に用いられるｐｎｐ型バイポーラトランジスタの他の一実施例のレイアウトとその素子構造の説明図が示されている。この実施例は、前記図４５に対して導電型が逆に構成される。この実施例のｐｎｐ型バイポーラトランジスタは、コレクタをｐ型のディープウェルｄｗｅｌを用いて縦型（バーチカル）構造に形成する。前記図５３の実施例と同様にエミッタＥ（ｐ＋）を中心としてその周囲にベースＢ（ｎ＋）を形成し、その周囲を囲む形でコレクタＣ（ｐ＋）取り出し用のｐ型ウェルｎｗｅｌ及びｐ＋領域を配置する。このような構造では、エミッタ（ｐ＋領域）−ベース（ｎ型ウェルｐｗｅｌ）−コレクタ（ｐ型ディープウェルｄｗｅｌ）を縦構造にするものである。
【００９６】
図５５には、この発明に係る基準電圧発生回路に用いられるｐｎｐ型バイポーラトランジスタの他の一実施例のレイアウトとその素子構造の説明図が示されている。この実施例では、ｐ型の半導体基板ｐ−ｓｕｂが用いられる。このようにｐ型の半導体基板ｐ−ｓｕｂを用いた場合には、図５３の実施例とは異なり、ＣＭＯＳの２重ウェル構造でｐｎｐバイポーラトランジスタを構成する。つまり、ベースＢ（ｎ＋）、エミッタＥ（ｐ＋）、コレクタＣ（ｐ＋）をｎ型ウェルｎｗｅｌに形成する。前記図５３の実施例と同様にエミッタＥを中心としてその周囲にベースＢ、コレクタＣを囲む形で配置する。この構成は、図５３の実施例のようなディープウェルｄｗｅｌを形成しない構造（ｎ型ウェルｎｗｅｌ内にｐＭＯＳ、ｐ型ウェル内にｎＭＯＳを形成）で横型のｐｎｐ型バイポーラトランジスタを形成することができる。
【００９７】
図５６には、この発明に係る半導体集積回路装置に設けられる抵抗素子の一実施例の素子構造図が示されている。図５６（Ａ）の例は、ｐ型ウェル内に形成されたｎ＋拡散層を抵抗として用いるものである。図５６（Ｂ）の例は、分離用絶縁層ＳＧＩの上に形成されたポリシリコン層ｐ＋ｐｏｌｙを抵抗素子として用いる。図５６（Ｃ）の例は、ｎ型のディープウェルｄｗｅｌに形成されたｐ型ウェルｐｗｅｌを抵抗素子として用いものである。このｐ型ウェルｐｗｅｌは、上記ディープウェルｄｗｅｌと、その周囲に設けられたｎ型ウェルｎｗｅｌ及びｎ＋領域により基板ｐ−ｓｕｂと電気的に分離されている。上記（Ａ）〜（Ｃ）いずれの抵抗素子もＣＭＯＳの標準プロセス（２重ウェルあるいは３重ウェル構造）で構成できる。
【００９８】
上記図５６（Ａ）は、ｎ＋拡散間の抵抗値（あるいはｎウェル内のｐ＋拡散間の抵抗値）を利用するものであり、それが形成されるｐウェルｐｗｅｌはｐ＋拡散で安定化するようなバイアスが与えられる。比較的小さな面積で高抵抗が得られ、抵抗の比精度も高く、２重ウェルあるいは３重ウェルのＣＭＯＳ構造で形成できる。
【００９９】
図５６（Ｂ）のポリシリコン抵抗は、ｐ型ウェルｐｗｅｌ内の分離領域ＳＧＩ上に形成されたｐ＋ポリシリコンの端子間の抵抗値（あるいはｎ型ウェルｎｗｅｌ内のＳＧＩ上に形成されたｎ＋ポリシリコンの端子間の抵抗値）を利用するものであり、比較的小さな面積で高抵抗が得られ、抵抗の比精度も高くでき、２重ウェルあるいは３重ウェルＣＭＯＳ構造で形成できる。
【０１００】
上記図５６（Ｃ）は、ｎ型のディープウェルｄｗｅｌ上に形成されたｐ型ウェルｐｗｅｌの端子間（端子はｐ＋拡散上に設ける）の抵抗値を利用するものであり、小さな面積で高抵抗が得られる。３重ウェルのＣＭＯＳ構造で形成できる。
【０１０１】
図５７には、この発明に係る半導体集積回路装置に設けられる容量素子の一実施例の素子構造図が示されている。図２４（Ａ）の例は、ｐ型ウェルｐｗｅｌ内の絶縁層ＳＧＩ上にポリシリコンを層間絶縁膜を挟んで２層設けて形成される。図２４（Ｂ）の例は、ＭＯＳ容量を利用するものであり、ｎ型ウェルｎｗｅｌ内のｐチャネルＭＯＳＦＥＴのゲート（ポリシリコン）とソース、ドレイン間（ソースとドレインは短絡）の容量を用いるものである。ｎ型ウェルｎｗｅｌはウェル上のｎ＋層を介して電源あるいはｐ−ｓｕｂより高い電位で安定化させられる。（ｎ−ｓｕｂ上のｐウェル内のｎＭＯＳでも同様にＭＯＳ容量を構成可能である。上記（Ａ），（Ｂ）いずれの容量素子もＣＭＯＳの標準プロセス（２重ウェルあるいは３重ウェル構造）で構成できる。
【０１０２】
図５８には、この発明に係る基準電圧発生回路を用いた電源回路の一実施例の回路図が示されている。この発明に係る前記図１〜図３７のような基準電圧発生回路にて発生した基準電圧ＶrefLは、一方においてアンプＡ１と負帰還抵抗Ｒ５，Ｒ６からなるバッファ回路にて所望の電源電圧ｖｏ１にレベル変換され、ボルティージフォホロワ回路Ａ３，Ａ４からなるレギュレータ回路を経て、内部回路に供給される内部電圧ＶＯ１，ＶＯ１として出力される。上記基準電圧ＶrefLは、他方においてアンプＡ２と負帰還抵抗Ｒ５’，Ｒ６’からなるバッファ回路にて、上記電圧ｖｏ１とは異なる所望の電源電圧ｖｏ２にレベル変換され、ボルティージフォホロワ回路Ａ５，Ａ６からなるレギュレータ回路を経て、他の内部回路に供給される内部電圧ＶＯ２，ＶＯ２として出力される。
【０１０３】
この実施例では、レギュレータ回路を複数の機能ブロック毎に対応して複数個を設け、個々の回路モジュール（機能ブロック）の近傍に分散して配置することにより、レギュレータ回路と回路モジュールとの間の配線抵抗値を小さくでき、回路モジュールに流れる比較的大きな負荷電流があっても電源電圧レベルの低下を防ぐことができる。
【０１０４】
図５９には、この発明に係る半導体集積回路装置の一実施例の全体ブロッグ図が示されている。この実施例は、特に制限されないが、電源回路を内蔵したシステムＬＳＩに向けられている。この実施例の電源回路は基準電圧発生回路、参照電圧用バッファ回路、シリーズレギュレータ（主電源：メインレギュレータ及びスタンバイ用電源：サブレギュレータ）、電源制御部により構成される。これらの電源回路は、外部端子Ｖext から供給された電源電圧を受けて動作し、それを降圧した内部電圧Ｖint を形成して、システムＬＳＩを構成するＣＰＵ（中央処理装置）、レジスタ、不揮発性記憶素子、その他周辺回路の動作電圧を形成する。
【０１０５】
電源制御部は、制御信号ｃｎｔ１−ｃｎｔ４によりバッファ回路のレベル変換や各ブロックの活性化の指定などを行う。上記半導体集積回路装置には、入出力回路が設けられる。入出力回路は、上記外部端子Ｖext から供給された電源電圧を受けて動作し、外部端子から供給された外部信号を上記内部回路のレベルに適合するようレベルシフトする入力回路と、上記内部回路で形成され、外部端子から出力すべき信号レベルに変換する出力回路とから構成される。特に制限されないが、Ｖext は、２〜６Ｖのような広範囲電源電圧とされ、内部電圧Ｖint は１．０〜１．５Ｖのような低電圧とされる。
【０１０６】
上記のように入出力回路及び電源回路は外部端子Ｖext により供給される電源電圧によって動作させられる。この入出力回路は、電源回路及びＣＰＵ等の制御信号の入出力を行う。内部電圧Ｖint は電源回路により出力される内部電源電圧であり、これがＣＰＵ、レジスタ、不揮発性記憶素子、その他周辺回路に供給される。この実施例においては、基準電圧発生回路の基準電圧Ｖref を元に内部電源電圧Ｖint を決定することにより、外部電源電圧Ｖext の変動や温度変化などの外的要因によらず、一定の内部電源電圧Ｖint を供給できる。
【０１０７】
図６０には、この発明に係る半導体集積回路装置の他の一実施例の全体ブロッグ図が示されている。この実施例は、特に制限されないが、電源回路を内蔵したＬＣＤドライバ回路に向けられている。この実施例のＬＣＤドライバ回路は、基準電圧発生回路、昇圧回路、表示データを記憶するＲＡＭ（ランダム・アクセス・メモリ）、ソースドライバ、ゲートドライバ、ＶＣＯＭドライバと基準電圧発生回路の出力電圧ＶrefLを基に各ドライバを駆動するための電圧を発生する回路（ＲＡＭ用降圧回路、ソース電圧発生回路、ゲート電圧発生回路、ＶＣＯＭ電圧発生回路）とドライバ制御回路により構成される。
【０１０８】
上記ソース電圧発生回路は、ＬＣＤ（液晶）パネルの画素に供給される表示データに対応した階調電圧ＶＳ０〜ＶＳｎを生成する。ゲート電圧発生回路は、画素を選択するためのゲート電圧の選択／非選択電圧ＶＧＨ，ＶＧＬを発生させる。ＶＣＯＭ電圧は、液晶パネルのコモン電極に与えられるコモン電圧ＶＣＯＭＨ，ＶＣＯＭＬを発生させる。ソースドライバは、表示データに対応して階調電圧ＶＳ０〜ＶＳｎの中の１つの電圧Ｓｉを出力する。ゲートドライバは、走査動作に対応した選択信号を受けて、画素の選択／非選択信号Ｇｊを出力する。ＶＣＯＭドライバは、液晶画素を交流駆動するために正電圧と負電圧のフィールドに対応して電圧ＶＣＯＭを切り替える。
【０１０９】
この実施例ＬＣＤドライバ回路においては、基準電圧発生回路の基準電圧ＶrefLを基に各ドライバ回路を駆動する電圧ＶＤＬ，ＶＳ０〜ＶＳｎ，ＶＧＨ，ＶＧＬ，ＶＣＯＭＨ，ＶＣＯＭＬ等を与えることにより、外部電源電圧Ｖciの変動や温度変化などの外的要因によらず、トリミングを行わずに安定に各ドライバを駆動して、ＬＣＤパネルに信号を供給することができる。
【０１１０】
図６１には、この発明に係る基準電圧発生回路の応用例を説明するためのブロック図が示されている。この実施例では、アナログ／デジタル変換器（ＡＤＣ）への応用例に向けられている。この発明に係る基準電圧発生回路で形成された基準電圧ＶrefLを基に、増幅回路Ａ１０と、出力ＭＯＳＦＥＴＭ１０及び帰還抵抗Ｒ１０，Ｒ１１からなる電圧変換回路にて所望電圧に変換し、最大電圧ＶＲＴと最小電圧ＶＲＢを形成し、それを抵抗分割回路により分割して複数の参照電圧を形成し、アナログ入力ＡINとレベル比較してデジタル出力Ｄ０〜Ｄｎを形成する。この実施例では、上記ＡＤＣを内蔵する半導体集積回路装置のチップ外部から基準電圧ＶrefLを供給する必要がなくなる。そして、基準電圧ＶrefLを０．８Ｖ程度に設定することにより、電源電圧ＶＣＣが約１Ｖ程度の低電圧で動作することも可能となる。
【０１１１】
図６２には、この発明に係る基準電圧発生回路の他の応用例を説明するためのブロック図が示されている。この実施例では、デジタル／アナログ変換器（ＤＡＣ）への応用例に向けられている。この発明に係る基準電圧発生回路で形成された基準電圧ＶrefLを基に、増幅回路Ａ１１と出力ＭＯＳＦＥＴＭ１１及び帰還抵抗Ｒ１２からなる電圧−電流変換回路にて所望の基準電流Ｉref （＝ＶrefL／Ｒ１２）を形成し、かかる基準電流Ｉref を基に２進の重みを持つ電流を形成し、それをデジタル入力信号Ｄ０〜Ｄｎに対応して合成して、抵抗に流すことによりアナログ出力電圧ＡＯＵＴを得ることができる。この実施例でも、上記ＤＡＣを内蔵する半導体集積回路装置のチップ外部から基準電圧ＶrefLを供給する必要がなくなる。そして、前記同様に基準電圧ＶrefLを０．８Ｖ程度に設定することにより、電源電圧ＶＣＣが約１Ｖ程度の低電圧で動作することも可能となる。
【０１１２】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、トランジスタＱ１とＱ２には、同じ電流を流しておいて、面積比により電流密度差を設けるもの他、トランジスタＱ１とＱ２を同じサイズとし、エミッタ電流を一定の比率で流すようにしてもよい。また、面積比と電流比の組み合わせとしてもよい。この発明は、ＣＭＯＳプロセスで形成される半導体集積回路装置に搭載される定電圧発生回路、あるいは基準電圧発生回路を内蔵し、ＣＭＯＳプロセスで形成される半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【０１１３】
【図１】この発明に係る基準電圧発生回路の一実施例を示す回路図である。
【図２】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図４】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図５】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図６】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図７】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図８】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図９】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１０】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１１】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１２】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１３】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１４】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１５】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１６】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１７】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１８】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図１９】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２０】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２１】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２２】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２３】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２４】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２５】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２６】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２７】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２８】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図２９】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３０】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３１】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３２】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３３】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３４】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３５】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３６】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３７】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３８】この発明に係る基準電圧発生回路の更に他の一実施例を示す回路図である。
【図３９】この発明に係る基準電圧発生回路に用いられるスタートアップ回路の他の一実施例を示す回路図である。
【図４０】この発明に用いられる差動増幅回路の一実施例を示す回路図である。
【図４１】この発明に用いられる差動増幅回路の他の一実施例を示す回路図である。
【図４２】この発明に用いられる差動増幅回路の更に他の一実施例を示す回路図である。
【図４３】この発明に係る基準電圧発生回路の一実施例を示す全体回路図である。
【図４４】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタと差動増幅回路を構成するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの一実施例を示すレイアウトとその素子構造の説明図である。
【図４５】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタと差動増幅回路を構成するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの他の一実施例を示すレイアウトとその素子構造の説明図である。
【図４６】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタと差動増幅回路を構成するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの更に他の一実施例を示すレイアウトとその素子構造の説明図である。
【図４７】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタの他の一実施例を示すレイアウト図である。
【図４８】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタの更に他の一実施例を示すレイアウト図である。
【図４９】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１（Ｑ０）とＱ２の一実施例を示すレイアウト図である。
【図５０】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１（Ｑ０）とＱ２の他の一実施例を示すレイアウト図である。
【図５１】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１（Ｑ０）とＱ２の他の一実施例を示すレイアウト図である。
【図５２】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１（Ｑ０）とＱ２の更に他の一実施例を示すレイアウト図である。
【図５３】この発明に係る基準電圧発生回路に用いられるｐｎｐ型バイポーラトランジスタの一実施例を示すレイアウトとその素子構造の説明図である。
【図５４】この発明に係る基準電圧発生回路に用いられるｐｎｐ型バイポーラトランジスタの他の一実施例を示すレイアウトとその素子構造の説明図である。
【図５５】この発明に係る基準電圧発生回路に用いられるｐｎｐ型バイポーラトランジスタの他の一実施例を示すレイアウトとその素子構造の説明図である。
【図５６】この発明に係る半導体集積回路装置に設けられる抵抗素子の一実施例を示す素子構造図である。
【図５７】この発明に係る半導体集積回路装置に設けられる容量素子の一実施例を示す素子構造図である。
【図５８】この発明に係る基準電圧発生回路を用いた電源回路の一実施例を示す回路図である。
【図５９】この発明に係る半導体集積回路装置の一実施例を示す全体ブロック図である。
【図６０】この発明に係る半導体集積回路装置の他の一実施例を示す全体ブロック図である。
【図６１】この発明に係る基準電圧発生回路の応用例を説明するためのブロック図である。
【図６２】この発明に係る基準電圧発生回路の他の応用例を説明するためのブロック図である。
【図６３】従来の基準電圧発生回路の一例を示す回路図である。
【符号の説明】
【０１１４】
Ｑ０，Ｑ１〜Ｑ３…トランジスタ、Ｍ０〜Ｍ４８…ＭＯＳＦＥＴ、Ｒａ，Ｒｂ，Ｒ１〜Ｒ５２…抵抗、Ｃ１１，Ｃp1, Ｃp2…キャパシタ、Ｒp1, Ｒp2…抵抗、ＡＭＰ，ＡＭＰ１，ＡＭＰ２…差動増幅回路、ＳＴＲＴ…スタートアップ回路、ＢＧＲ…バンドギャップ部、Ｃ（ｎ＋）…コレクタ、Ｂ（ｐ＋）…ベース、Ｅ（ｎ＋）…エミッタ、ｄｗｅｌ…ｎ型ディープウェル、ｐｗｅｌ…ｐ型ウェル、ｎｗｅｌ…ｎ型ウェル、ＳＧＩ…絶縁層（素子分離）、ｎ＋…半導体領域、ｐ＋…半導体領域、Ｇ…ゲート、Ｍ１〜Ｍ２４…ＭＯＳＦＥＴ、ＳＷ…スイッチ、ＣＭＰ…電圧比較回路、Ａ１〜Ａ６，Ａ１１，Ａ１２…増幅回路、ＡＤＣ…アナログ／デジタル変換回路、ＤＡＣ…デジタル／アナログ変換回路。
【特許請求の範囲】
【請求項１】
第１電流密度の第１電流が流れるようにされた第１トランジスタと、
上記第１電流密度よりも小さな第２電流密度の第２電流が流れるようにされた第２トランジスタと、
ＭＯＳＦＥＴにより構成された増幅回路と、
第１抵抗素子と、
電流源回路と、
第３トランジスタ及び第２抵抗素子とを備え、
上記第１トランジスタのベースと上記第２トランジスタのベースは、共通に接続されて上記増幅回路の出力電圧に対応した電圧が供給され、
上記第１トランジスタのエミッタは、第１電源電圧端子に接続され、
上記第１抵抗素子は、上記第２トランジスタのエミッタと上記第１電源電圧端子との間に接続されて基準電流を形成し、
上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧の差電圧に対応した出力電圧を形成し、
上記電流源回路は、上記基準電流に対応した電流を上記第１、第２、第３トランジスタに供給し、
上記第３トランジスタは、そのベースとコレクタとが共通接続され、
上記第２抵抗素子は、上記第３トランジスタと上記第１電源電圧端子又は第２電源電圧端子側に直列形態に接続され、
上記第３トランジスタのサイズ、上記第１及び第２抵抗素子の抵抗値の設定により、上記第３トランジスタと第２抵抗素子の直列回路で発生する電圧が、上記第１及び第２電源電圧及び温度変化に対して一定の基準電圧とする基準電圧発生回路を有する半導体集積回路装置。
【請求項２】
請求項１において、
第３抵抗素子を更に備え、
上記第３抵抗素子は、上記第３トランジスタと第２抵抗素子との直列回路に対して並列に接続され、
上記基準電圧は、上記第３抵抗素子の抵抗値も含めて一定とされる半導体集積回路装置。
【請求項３】
請求項２において、
上記第１トランジスタと第３トランジスタは、同じサイズに形成され、
上記第１トランジスタのエミッタ面積は、上記第２トランジスタのエミッタ面積よりも大きく形成され、第１乃至第３トランジスタには同じ電流値の電流が流れるようにされる半導体集積回路装置。
【請求項４】
請求項３において、
上記第１乃至第３トランジスタは、差動増幅回路を構成するＣＭＯＳ回路のプロセスで形成される半導体領域を利用して構成される半導体集積回路装置。
【請求項５】
請求項３において、
上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧を受ける差動増幅回路であり、 上記電流源回路は、上記第２トランジスタのコレクタ電流を入力電流とするＭＯＳＦＥＴで構成された電流ミラー回路である半導体集積回路装置。
【請求項６】
請求項３において、
上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧を受ける差動増幅回路であり、 上記電流源回路は、
上記第２トランジスタのコレクタ電流を入力電流として上記第１トランジスタのコレクタ電流を形成するＭＯＳＦＥＴで構成された電流ミラー回路と、
上記第１トランジスタとベース，エミッタが共通接続され、同じサイズに形成された第４トランジスタとを含む半導体集積回路装置。
【請求項７】
請求項３において、
上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧を受ける差動増幅回路であり、 上記電流源回路は、ソースが第２電源電圧端子に接続され、ゲートに上記差動増幅回路の出力電圧が供給された第１乃至第３ＭＯＳＦＥＴであり、
上記第１乃至第３ＭＯＳＦＥＴのドレイン電流は、上記第１乃至第３トランジスタにそれぞれ供給され、
上記第１及び第２トランジスタのベースは、上記第１又は第２トランジスタのコレクタ電圧がゲートに供給された第４ＭＯＳＦＥＴを通して、上記第２電源電圧端子からベース電流が供給される半導体集積回路装置。
【請求項８】
請求項３において、
上記増幅回路は、
上記第２トランジスタのコレクタ電圧を受け、ソースが上記第２電源電圧端子に接続された増幅ＭＯＳＦＥＴと、
上記増幅ＭＯＳＦＥＴのドレインと第１電源電圧端子との間に設けられ、ダイオード形態にされた第５トランジスタからなり、
上記第１及び第２トランジスタのベースは、上記第５トランジスタの共通接続されたベース，コレクタに接続され、
上記電流源回路は、上記第２トランジスタのコレクタ電流を入力電流とする第５乃至第７ＭＯＳＦＥＴで構成された電流ミラー回路である半導体集積回路装置。
【請求項９】
請求項３において、
上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧を受ける第１差動増幅回路であり、
上記電流源回路は、
同じ抵抗値にされた第４ないし第６抵抗素子と、
第８ＭＯＳＦＥＴと、
第２差動増幅回路とを有し、
上記第４、第５抵抗素子は、上記第１、第２トランジスタのコレクタと上記第２電源電圧端子との間に設けられ、
上記第８ＭＯＳＦＥＴのソースと上記第２電源電圧端子との間に上記第６抵抗素子が接続され、
上記第２差動増幅回路は、上記第１トランジスタ又は第２トランジスタのコレクタ電圧と、上記第６抵抗素子で発生した電圧が等しくなるよう上記第８ＭＯＳＦＥＴのゲート電圧を形成する半導体集積回路装置。
【請求項１０】
請求項３において、
上記増幅回路は、上記第１トランジスタのコレクタ電圧と、所定のバイアス電圧とを受ける第１差動増幅回路であり、その出力電圧を上記第１及び第２トランジスタのベースに供給し、
上記電流源回路は、
第９ないし第１１ＭＯＳＦＥＴと、
第２差動増幅回路とを有し、
上記第９乃至第１１ＭＯＳＦＥＴは、ゲートが共通に接続され、上記第２電源電圧端子にソースが接続され、上記第１、第２及び第３トランジスタに供給する電流を形成し、
上記第２差動増幅回路は、上記第２トランジスタのコレクタ電圧と、上記所定のバイアス電圧とを受けて、その出力電圧を上記第９乃至第１１ＭＯＳＦＥＴのゲートに供給する半導体集積回路装置。
【請求項１１】
請求項３において、
上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧を受ける差動増幅回路であり、 上記電流源回路は、
上記差動増幅回路の出力電圧がベースに供給された上記第１トランジスタ及び第２トランジスタ及び上記第１トランジスタとベース，エミッタが共通接続され、同じサイズに形成された第４トランジスタであり、 上記第１トランジスタ、第２トランジスタのコレクタと第２電源電圧端子との間には同じ抵抗値にされた抵抗手段が設けられた半導体集積回路装置。
【請求項１２】
請求項１０において、
上記バイアス電圧は、上記第１電源電圧端子と上記第２電源電圧端子との間に直列形態に設けられた電流源と抵抗手段からなるバイアス電圧発生回路で形成される半導体集積回路装置。
【請求項１３】
請求項１０において、
上記バイアス電圧は、上記第１電源電圧端子と上記第２電源電圧端子との間に設けられたＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴの電流ミラー回路の出力電流が相互に入力電流とされるカレントミラー回路で形成される半導体集積回路装置。
【請求項１４】
請求項１０において、
上記バイアス電圧は、
上記第１差動増幅回路の出力電圧がベース，コレタクに供給され、エミッタが上記第１電源電圧端子に接続された第６トランジスタと、上記第２差動増幅回路の出力電圧がゲートに供給され、ソースが上記第２電源電圧端子に接続された第１２ＭＯＳＦＥＴとの直列回路で形成される半導体集積回路装置。
【請求項１５】
第１電流密度の第１電流が流れるようにされた第１トランジスタと、
上記第１電流密度よりも小さな第２電流密度の第２電流が流れるようにされた第２トランジスタと、
ＭＯＳＦＥＴにより構成された第１及び第２差動増幅回路と、
第１乃至第４抵抗素子と、
第１乃至第３ＭＯＳＦＥＴとを備え、
上記第１トランジスタと第２トランジスタのベースは共通接続され、
上記第１トランジスタのエミッタは、第１電源電圧端子に接続され、
上記第２トランジスタのエミッタと上記第１電源電圧端子間に上記第１抵抗素子が接続され、
上記第２抵抗素子は、上記第１トランジスタのコレクタ，エミッタとの間に並列接続され、
上記第３抵抗素子は、上記第２トランジスタのコレクタ，エミッタとの間に並列接続され、
上記第１ないし第３ＭＯＳＦＥＴは、ソースが上記第２電源電圧端子に接続され、ゲートが共通に接続され、
上記第１差動増幅回路は、上記第１トランジスタのコレクタ電圧と所定のバイアス電圧とを受けて出力電圧を上記第１、第２トランジスタのベースに供給し、
上記第２差動増幅回路は、上記第２トランジスタのコレクタ電圧と上記所定のバイアス電圧とを受けて出力電圧を上記第１乃至第３ＭＯＳＦＥＴのゲートに供給し、
上記第１ＭＯＳＦＥＴのドレインは、上記第１トランジスタのコレクタに接続され、
上記第２ＭＯＳＦＥＴのドレインは、上記第２トランジスタのコレクタに接続され、
上記第４抵抗素子は、上記第３ＭＯＳＦＥＴのドレインと上記第１電源電圧端子との間に設けられ、
上記第１乃至第４抵抗素子の抵抗値の設定により、上記第４抵抗素子で発生する電圧が、上記第１及び第２電源電圧及び温度変化に対して一定の基準電圧とする基準電圧発生回路を含む半導体集積回路装置。
【請求項１６】
請求項１５において、
上記バイアス電圧は、上記第１電源電圧端子と上記第２電源電圧端子との間に直列形態に設けられた電流源と抵抗手段からなるバイアス電圧発生回路で形成される半導体集積回路装置。
【請求項１７】
請求項１５において、
第３トランジスタ、第５抵抗素子及び第４ＭＯＳＦＥＴを更に備え、
上記第３トランジスタは、コレクタ及びベースが上記第１、第２トランジスタのベースと共通に接続され、エミッタが上記第１電源電圧端子に接続され、
上記第５トランジスタは、上記第３トランジスタのコレクタ，エミッタとの間に並列接続され、
上記第４ＭＯＳＦＥＴは、ソースが上記第２電源電圧端子に接続され、ゲートが上記第１乃至第３ＭＯＳＦＥＴのゲートと共通に接続され、ドレインが上記第３トランジスタのコレクタと接続され、
上記第３トランジスタのコレクタから上記所定のバイアス電圧を得る半導体集積回路装置。
【請求項１８】
請求項１７において、
上記第１、第２及び第５抵抗素子は、上記第１乃至第３トランジスタのコレクタ電圧をそれぞれ分圧する分圧抵抗回路からなり、
上記各分圧抵抗回路で形成された上記第１乃至第３トランジスタのコレクタ電圧が上記第１及び第２差動増幅回路の入力信号とされる半導体集積回路装置。
【請求項１９】
請求項１０において、
上記第１及び第２差動増幅回路の出力端子と交流的接地電位点との間に設けられ、抵抗とキャパシタからなる位相補償回路を更に備えてなる半導体集積回路装置。
【請求項２０】
請求項１０において、
上記第１及び第２トランジスタのコレクタと交流的接地電位点との間に設けられ、抵抗とキャパシタからなる位相補償回路を更に備えてなる半導体集積回路装置。
【請求項２１】
請求項４において、
上記ＭＯＳＦＥＴは、第１導電型の半導体基板に形成された第２導電型ウェル領域及び第１導電型ウェル領域と、上記第２導電型領域に形成された第１導電型ＭＯＳＦＥＴと、上記第１導電型ウェル領域に形成された第２導電型ＭＯＳＦＥＴからなり、
上記第１トランジスタと第２トランジスタは、上記ＭＯＳＦＥＴを構成する第２導電型ＭＯＳＦＥＴのソース，ドレイン拡散層を形成する工程で形成された拡散層をコレクタ及びエミッタとし、上記コレクタとエミッタとしての拡散層が形成される第１導電型ウェル領域をベースとして動作する横型構造のバイポーラトランジスタである半導体集積回路装置。
【請求項２２】
請求項４において、
上記ＭＯＳＦＥＴは、第１導電型の半導体基板に形成された第２導電型ウェル領域及び第１導電型ウェル領域と、上記第２導電型ウェル領域に形成された第１導電型ＭＯＳＦＥＴと、上記第１導電型領域に形成された第２導電型ＭＯＳＦＥＴからなり、上記第２導電型ＭＯＳＦＥＴが形成された第１導電型ウェル領域を上記第１導電型の半導体基板から電気的に分離するための深い深さの第２導電型ウェル領域を有し、
上記第１トランジスタと第２トランジスタは、上記第１導電型ＭＯＳＦＥＴのソース，ドレイン拡散層を形成する工程で形成された第２導電型拡散層をエミッタとし、上記エミッタを構成する第２導電型拡散層が形成された第１導電型ウェル領域をベースとし、上記ベースを構成する第１導電型ウェル領域を上記第１導電型の半導体基板から電気的に分離するために設けられた深い深さの第２導電型ウェル領域をコレクタとして用いる縦型構造のバイポーラトランジスタである半導体集積回路装置。
【請求項２３】
請求項２２において、
上記第１トランジスタは、１つのトランジスタから構成され、
上記第２トランジスタは、上記第１トランジスタに対応した単位トランジスタを複数個並列接続して構成される半導体集積回路装置。
【請求項１】
第１電流密度の第１電流が流れるようにされた第１トランジスタと、
上記第１電流密度よりも小さな第２電流密度の第２電流が流れるようにされた第２トランジスタと、
ＭＯＳＦＥＴにより構成された増幅回路と、
第１抵抗素子と、
電流源回路と、
第３トランジスタ及び第２抵抗素子とを備え、
上記第１トランジスタのベースと上記第２トランジスタのベースは、共通に接続されて上記増幅回路の出力電圧に対応した電圧が供給され、
上記第１トランジスタのエミッタは、第１電源電圧端子に接続され、
上記第１抵抗素子は、上記第２トランジスタのエミッタと上記第１電源電圧端子との間に接続されて基準電流を形成し、
上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧の差電圧に対応した出力電圧を形成し、
上記電流源回路は、上記基準電流に対応した電流を上記第１、第２、第３トランジスタに供給し、
上記第３トランジスタは、そのベースとコレクタとが共通接続され、
上記第２抵抗素子は、上記第３トランジスタと上記第１電源電圧端子又は第２電源電圧端子側に直列形態に接続され、
上記第３トランジスタのサイズ、上記第１及び第２抵抗素子の抵抗値の設定により、上記第３トランジスタと第２抵抗素子の直列回路で発生する電圧が、上記第１及び第２電源電圧及び温度変化に対して一定の基準電圧とする基準電圧発生回路を有する半導体集積回路装置。
【請求項２】
請求項１において、
第３抵抗素子を更に備え、
上記第３抵抗素子は、上記第３トランジスタと第２抵抗素子との直列回路に対して並列に接続され、
上記基準電圧は、上記第３抵抗素子の抵抗値も含めて一定とされる半導体集積回路装置。
【請求項３】
請求項２において、
上記第１トランジスタと第３トランジスタは、同じサイズに形成され、
上記第１トランジスタのエミッタ面積は、上記第２トランジスタのエミッタ面積よりも大きく形成され、第１乃至第３トランジスタには同じ電流値の電流が流れるようにされる半導体集積回路装置。
【請求項４】
請求項３において、
上記第１乃至第３トランジスタは、差動増幅回路を構成するＣＭＯＳ回路のプロセスで形成される半導体領域を利用して構成される半導体集積回路装置。
【請求項５】
請求項３において、
上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧を受ける差動増幅回路であり、 上記電流源回路は、上記第２トランジスタのコレクタ電流を入力電流とするＭＯＳＦＥＴで構成された電流ミラー回路である半導体集積回路装置。
【請求項６】
請求項３において、
上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧を受ける差動増幅回路であり、 上記電流源回路は、
上記第２トランジスタのコレクタ電流を入力電流として上記第１トランジスタのコレクタ電流を形成するＭＯＳＦＥＴで構成された電流ミラー回路と、
上記第１トランジスタとベース，エミッタが共通接続され、同じサイズに形成された第４トランジスタとを含む半導体集積回路装置。
【請求項７】
請求項３において、
上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧を受ける差動増幅回路であり、 上記電流源回路は、ソースが第２電源電圧端子に接続され、ゲートに上記差動増幅回路の出力電圧が供給された第１乃至第３ＭＯＳＦＥＴであり、
上記第１乃至第３ＭＯＳＦＥＴのドレイン電流は、上記第１乃至第３トランジスタにそれぞれ供給され、
上記第１及び第２トランジスタのベースは、上記第１又は第２トランジスタのコレクタ電圧がゲートに供給された第４ＭＯＳＦＥＴを通して、上記第２電源電圧端子からベース電流が供給される半導体集積回路装置。
【請求項８】
請求項３において、
上記増幅回路は、
上記第２トランジスタのコレクタ電圧を受け、ソースが上記第２電源電圧端子に接続された増幅ＭＯＳＦＥＴと、
上記増幅ＭＯＳＦＥＴのドレインと第１電源電圧端子との間に設けられ、ダイオード形態にされた第５トランジスタからなり、
上記第１及び第２トランジスタのベースは、上記第５トランジスタの共通接続されたベース，コレクタに接続され、
上記電流源回路は、上記第２トランジスタのコレクタ電流を入力電流とする第５乃至第７ＭＯＳＦＥＴで構成された電流ミラー回路である半導体集積回路装置。
【請求項９】
請求項３において、
上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧を受ける第１差動増幅回路であり、
上記電流源回路は、
同じ抵抗値にされた第４ないし第６抵抗素子と、
第８ＭＯＳＦＥＴと、
第２差動増幅回路とを有し、
上記第４、第５抵抗素子は、上記第１、第２トランジスタのコレクタと上記第２電源電圧端子との間に設けられ、
上記第８ＭＯＳＦＥＴのソースと上記第２電源電圧端子との間に上記第６抵抗素子が接続され、
上記第２差動増幅回路は、上記第１トランジスタ又は第２トランジスタのコレクタ電圧と、上記第６抵抗素子で発生した電圧が等しくなるよう上記第８ＭＯＳＦＥＴのゲート電圧を形成する半導体集積回路装置。
【請求項１０】
請求項３において、
上記増幅回路は、上記第１トランジスタのコレクタ電圧と、所定のバイアス電圧とを受ける第１差動増幅回路であり、その出力電圧を上記第１及び第２トランジスタのベースに供給し、
上記電流源回路は、
第９ないし第１１ＭＯＳＦＥＴと、
第２差動増幅回路とを有し、
上記第９乃至第１１ＭＯＳＦＥＴは、ゲートが共通に接続され、上記第２電源電圧端子にソースが接続され、上記第１、第２及び第３トランジスタに供給する電流を形成し、
上記第２差動増幅回路は、上記第２トランジスタのコレクタ電圧と、上記所定のバイアス電圧とを受けて、その出力電圧を上記第９乃至第１１ＭＯＳＦＥＴのゲートに供給する半導体集積回路装置。
【請求項１１】
請求項３において、
上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧を受ける差動増幅回路であり、 上記電流源回路は、
上記差動増幅回路の出力電圧がベースに供給された上記第１トランジスタ及び第２トランジスタ及び上記第１トランジスタとベース，エミッタが共通接続され、同じサイズに形成された第４トランジスタであり、 上記第１トランジスタ、第２トランジスタのコレクタと第２電源電圧端子との間には同じ抵抗値にされた抵抗手段が設けられた半導体集積回路装置。
【請求項１２】
請求項１０において、
上記バイアス電圧は、上記第１電源電圧端子と上記第２電源電圧端子との間に直列形態に設けられた電流源と抵抗手段からなるバイアス電圧発生回路で形成される半導体集積回路装置。
【請求項１３】
請求項１０において、
上記バイアス電圧は、上記第１電源電圧端子と上記第２電源電圧端子との間に設けられたＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴの電流ミラー回路の出力電流が相互に入力電流とされるカレントミラー回路で形成される半導体集積回路装置。
【請求項１４】
請求項１０において、
上記バイアス電圧は、
上記第１差動増幅回路の出力電圧がベース，コレタクに供給され、エミッタが上記第１電源電圧端子に接続された第６トランジスタと、上記第２差動増幅回路の出力電圧がゲートに供給され、ソースが上記第２電源電圧端子に接続された第１２ＭＯＳＦＥＴとの直列回路で形成される半導体集積回路装置。
【請求項１５】
第１電流密度の第１電流が流れるようにされた第１トランジスタと、
上記第１電流密度よりも小さな第２電流密度の第２電流が流れるようにされた第２トランジスタと、
ＭＯＳＦＥＴにより構成された第１及び第２差動増幅回路と、
第１乃至第４抵抗素子と、
第１乃至第３ＭＯＳＦＥＴとを備え、
上記第１トランジスタと第２トランジスタのベースは共通接続され、
上記第１トランジスタのエミッタは、第１電源電圧端子に接続され、
上記第２トランジスタのエミッタと上記第１電源電圧端子間に上記第１抵抗素子が接続され、
上記第２抵抗素子は、上記第１トランジスタのコレクタ，エミッタとの間に並列接続され、
上記第３抵抗素子は、上記第２トランジスタのコレクタ，エミッタとの間に並列接続され、
上記第１ないし第３ＭＯＳＦＥＴは、ソースが上記第２電源電圧端子に接続され、ゲートが共通に接続され、
上記第１差動増幅回路は、上記第１トランジスタのコレクタ電圧と所定のバイアス電圧とを受けて出力電圧を上記第１、第２トランジスタのベースに供給し、
上記第２差動増幅回路は、上記第２トランジスタのコレクタ電圧と上記所定のバイアス電圧とを受けて出力電圧を上記第１乃至第３ＭＯＳＦＥＴのゲートに供給し、
上記第１ＭＯＳＦＥＴのドレインは、上記第１トランジスタのコレクタに接続され、
上記第２ＭＯＳＦＥＴのドレインは、上記第２トランジスタのコレクタに接続され、
上記第４抵抗素子は、上記第３ＭＯＳＦＥＴのドレインと上記第１電源電圧端子との間に設けられ、
上記第１乃至第４抵抗素子の抵抗値の設定により、上記第４抵抗素子で発生する電圧が、上記第１及び第２電源電圧及び温度変化に対して一定の基準電圧とする基準電圧発生回路を含む半導体集積回路装置。
【請求項１６】
請求項１５において、
上記バイアス電圧は、上記第１電源電圧端子と上記第２電源電圧端子との間に直列形態に設けられた電流源と抵抗手段からなるバイアス電圧発生回路で形成される半導体集積回路装置。
【請求項１７】
請求項１５において、
第３トランジスタ、第５抵抗素子及び第４ＭＯＳＦＥＴを更に備え、
上記第３トランジスタは、コレクタ及びベースが上記第１、第２トランジスタのベースと共通に接続され、エミッタが上記第１電源電圧端子に接続され、
上記第５トランジスタは、上記第３トランジスタのコレクタ，エミッタとの間に並列接続され、
上記第４ＭＯＳＦＥＴは、ソースが上記第２電源電圧端子に接続され、ゲートが上記第１乃至第３ＭＯＳＦＥＴのゲートと共通に接続され、ドレインが上記第３トランジスタのコレクタと接続され、
上記第３トランジスタのコレクタから上記所定のバイアス電圧を得る半導体集積回路装置。
【請求項１８】
請求項１７において、
上記第１、第２及び第５抵抗素子は、上記第１乃至第３トランジスタのコレクタ電圧をそれぞれ分圧する分圧抵抗回路からなり、
上記各分圧抵抗回路で形成された上記第１乃至第３トランジスタのコレクタ電圧が上記第１及び第２差動増幅回路の入力信号とされる半導体集積回路装置。
【請求項１９】
請求項１０において、
上記第１及び第２差動増幅回路の出力端子と交流的接地電位点との間に設けられ、抵抗とキャパシタからなる位相補償回路を更に備えてなる半導体集積回路装置。
【請求項２０】
請求項１０において、
上記第１及び第２トランジスタのコレクタと交流的接地電位点との間に設けられ、抵抗とキャパシタからなる位相補償回路を更に備えてなる半導体集積回路装置。
【請求項２１】
請求項４において、
上記ＭＯＳＦＥＴは、第１導電型の半導体基板に形成された第２導電型ウェル領域及び第１導電型ウェル領域と、上記第２導電型領域に形成された第１導電型ＭＯＳＦＥＴと、上記第１導電型ウェル領域に形成された第２導電型ＭＯＳＦＥＴからなり、
上記第１トランジスタと第２トランジスタは、上記ＭＯＳＦＥＴを構成する第２導電型ＭＯＳＦＥＴのソース，ドレイン拡散層を形成する工程で形成された拡散層をコレクタ及びエミッタとし、上記コレクタとエミッタとしての拡散層が形成される第１導電型ウェル領域をベースとして動作する横型構造のバイポーラトランジスタである半導体集積回路装置。
【請求項２２】
請求項４において、
上記ＭＯＳＦＥＴは、第１導電型の半導体基板に形成された第２導電型ウェル領域及び第１導電型ウェル領域と、上記第２導電型ウェル領域に形成された第１導電型ＭＯＳＦＥＴと、上記第１導電型領域に形成された第２導電型ＭＯＳＦＥＴからなり、上記第２導電型ＭＯＳＦＥＴが形成された第１導電型ウェル領域を上記第１導電型の半導体基板から電気的に分離するための深い深さの第２導電型ウェル領域を有し、
上記第１トランジスタと第２トランジスタは、上記第１導電型ＭＯＳＦＥＴのソース，ドレイン拡散層を形成する工程で形成された第２導電型拡散層をエミッタとし、上記エミッタを構成する第２導電型拡散層が形成された第１導電型ウェル領域をベースとし、上記ベースを構成する第１導電型ウェル領域を上記第１導電型の半導体基板から電気的に分離するために設けられた深い深さの第２導電型ウェル領域をコレクタとして用いる縦型構造のバイポーラトランジスタである半導体集積回路装置。
【請求項２３】
請求項２２において、
上記第１トランジスタは、１つのトランジスタから構成され、
上記第２トランジスタは、上記第１トランジスタに対応した単位トランジスタを複数個並列接続して構成される半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【公開番号】特開２００７−３１１４４８（Ｐ２００７−３１１４４８Ａ）
【公開日】平成１９年１１月２９日（２００７．１１．２９）
【国際特許分類】
【出願番号】特願２００６−１３７２８１（Ｐ２００６−１３７２８１）
【出願日】平成１８年５月１７日（２００６．５．１７）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年１１月２９日（２００７．１１．２９）
【国際特許分類】
【出願日】平成１８年５月１７日（２００６．５．１７）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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