昇圧回路およびその駆動方法
【課題】信頼性を向上できるチャージポンプ回路を提供する。
【解決手段】チャージポンプ回路１のスイッチング素子をｐｉｎ型の薄膜ダイオード2a,2b,2c,2d,…,2nとした。ガラス基板15の裏面から光を照射した状態でチャージポンプ回路１を駆動する。チャージポンプ回路１の逆バイアス電流が大きく低減する。チャージポンプ回路１の出力電圧を損失なく昇圧できる。チャージポンプ回路１の段数当たりの出力電圧の増加量を向上できる。ｐｉｎ型の薄膜ダイオード2a,2b,2c,2d,…,2nの順バイアス電流の立ち上がり特性を向上できる。チャージポンプ回路１の昇圧効率を向上できる。
【解決手段】チャージポンプ回路１のスイッチング素子をｐｉｎ型の薄膜ダイオード2a,2b,2c,2d,…,2nとした。ガラス基板15の裏面から光を照射した状態でチャージポンプ回路１を駆動する。チャージポンプ回路１の逆バイアス電流が大きく低減する。チャージポンプ回路１の出力電圧を損失なく昇圧できる。チャージポンプ回路１の段数当たりの出力電圧の増加量を向上できる。ｐｉｎ型の薄膜ダイオード2a,2b,2c,2d,…,2nの順バイアス電流の立ち上がり特性を向上できる。チャージポンプ回路１の昇圧効率を向上できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量を有する昇圧回路およびその駆動方法に関する。
【背景技術】
【０００２】
近年、多結晶半導体であるポリシリコンや、非晶質半導体であるアモルファスシリコンは、ＣＶＤ（Chemical Vapor Deposition：化学蒸着）法などによって、ガラス基板上に成膜が可能であることから、液晶表示装置への応用に用いられている。そして、これらポリシリコンやアモルファスシリコンは、液晶表示装置の表示部である画素部のスイッチング素子としての応用を始め、特にポリシリコンについては画素部のスイッチング素子を駆動させる駆動回路への応用や、有機ＥＬ表示装置への応用などとして実用化されている。
【０００３】
また、これら液晶表示装置や有機ＥＬ表示装置などの表示装置には、多種多様の電源が必要な場合が多く、一般的には電源ＩＣがガラス基板上に実装されて、このガラス基板上の画素部のスイッチング素子に電源を供給している。そして、このように外付け電源ＩＣをガラス基板上に実装する場合には、ＩＣの開発に時間が掛かり部品コストが増加してしまう。そこで、ガラス基板上にポリシリコンを直接積層させて電源回路を構成する必要がある。特に、いわゆるディクソン型のチャージポンプ回路は、容量とスイッチング素子のみで構成できるので、回路構造が簡単なため、必要最小限の額縁サイズで電源回路を構成できる。
【０００４】
そして、この種のチャージポンプ回路としては、２つのＮｃｈ薄膜トランジスタ（ＴＦＴ）と、入力側容量と出力側容量とで構成されており、一方の薄膜トランジスタのドレイン電極が他方のトランジスタのソース電極およびドレイン電極に接続された構成が知られている（例えば、特許文献１参照。）。
【特許文献１】特開２００１−３４３９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述したチャージポンプ回路では、各薄膜トランジスタの閾値電圧分の電圧低下が生じてしまうので、これら薄膜トランジスタ、入力側容量および出力側容量による昇圧効率が余り良くない。さらに、これら薄膜トランジスタに閾値電圧（Ｖｔｈ）キャンセル回路を設けたり、これら薄膜トランジスタのゲート電極を独立した信号ラインで制御したりすることもできるが、チャージポンプ回路が複雑化し、多相のタイミング信号が必要になるから、このチャージポンプ回路を形成するための領域が大きくなってしまうので、信頼性の向上が容易ではないという問題を有している。
【０００６】
本発明は、このような点に鑑みなされたもので、信頼性を向上できる昇圧回路およびその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、両端間に電源電圧が印加され直列に接続された複数のスイッチング素子と、これらスイッチング素子の接続点と信号線との間に接続された複数の容量とを具備したものである。
【０００８】
また、一対の電源端子および制御端子を有し前記電源端子のいずれか一方に電源電圧が印加されるスイッチング素子と、一対の電極を有しこれら電極のいずれか一方が前記スイッチング素子の電源端子のいずれか他方に接続され前記電極のいずれか他方から出力電圧が出力される容量とを具備したものである。
【発明の効果】
【０００９】
本発明によれば、両端間に電源電圧が印加され直列に接続された複数のスイッチング素子の接続点と信号線との間に容量を接続させた。この結果、これらスイッチング素子の逆バイアス電流を低くできるとともに、これらスイッチング素子の順バイアス電流の立ち上がり特性を向上できる。したがって、簡単な構成で昇圧効率を向上できるので、信頼性を向上できる。
【００１０】
また、いずれか一方の電源端子から電源電圧が印加されるスイッチング素子のいずれか他方の電源端子に容量のいずれか一方の電極が接続され、この容量のいずれか他方の電極から出力電圧を出力させる。この結果、電源電圧と同等レベルの端子耐圧を有するスイッチング素子を用いても、電圧負荷にてスイッチング素子の特性が劣化しなくなるので、信頼性を向上できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の昇圧回路の第１の実施の形態の構成を図１および図２を参照して説明する。
【００１２】
図１および図２において、１は昇圧回路としてのチャージポンプ回路で、このチャージポンプ回路１は、いわゆるディクソン型の正電源に対応した電源回路であって、図示しない液晶表示装置などに内蔵されている。そして、このチャージポンプ回路１は、整流素子であるスイッチング素子としての複数、例えばｎ個の薄膜ダイオード2a,2b,2c,2d,…,2nを備えている。これら薄膜ダイオード2a,2b,2c,2d,…,2nは、順極性で直列に接続されている。すなわち、薄膜ダイオード2a,2b,2c,…,2n-1の負極側の端子であるアノード電極3a,3b,3c,3d,…,3nが、これら薄膜ダイオード2a,2b,2c,2d,…,2nに隣接する薄膜ダイオード2b,2c,2d,…,2nの正極側の端子であるカソード電極4a,4b,4c,4d,…,4nに接続されている。
【００１３】
さらに、これら薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nには、容量であるコンデンサ6a,6b,6c,…,6n-1,6nが直列に接続されている。具体的に、これらコンデンサ6a,6b,6c,…,6n-1,6nは、これらコンデンサの一方の電極7a,7b,7c,…,7n-1,7nが薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nと、これらカソード電極4a,4b,4c,4d,…,4nに接続されたアノード電極3b,3c,3d,…,3nを有する薄膜ダイオード2b,2c,2d,…,2nのアノード電極3b,3c,3d,…,3nとの接続点に接続されている。そして、１つの薄膜ダイオード2a,2b,2c,2d,…,2nと１つのコンデンサ6a,6b,6c,…,6n-1,6nとによって、チャージポンプ回路１の１段分が構成されている。さらに、これら各コンデンサ6a,6b,6c,…,6n-1,6nの他方の電極8a,8b,8c,…,8n-1,8nは、１段おきにクロック信号（ＣＬＫ）が供給される信号線としての第１信号ライン11と、このクロック信号の逆位相の逆クロック信号（／ＣＬＫ）が供給される信号線としての第２信号ライン12とに接続されている。
【００１４】
そして、チャージポンプ回路１の最も下流側に位置するコンデンサ6nの他方の電極8nは、接地されてグランド（ＧＮＤ）されており、このコンデンサ6nの一方の電極7nから出力電圧（Ｖout）が出力される。
【００１５】
また、最も上流側に位置する薄膜ダイオード2aのアノード電極3aには、直流の電源電圧（ＶＤＤ）が印加される。ここで、第１信号ライン11に供給されるクロック信号と、第２信号ライン12に供給される逆クロック信号とのそれぞれは、電源電圧と等しい振幅を有する信号である。そして、この電源電圧に等しい振幅を有するクロック信号を第１信号ライン11に印加するとともに第２信号ライン12に逆印加すると、このクロック信号のクロック周期ごとに電荷が各薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nに接続されている下流側のコンデンサ6a,6b,6c,…,6n-1,6nに移送され、理論的には、電源電圧のチャージポンプ回路１の段数倍の電圧がコンデンサ6a,6b,6c,…,6n-1,6nに蓄えられる。
【００１６】
さらに、このチャージポンプ回路１の各薄膜ダイオード2a,2b,2c,2d,…,2nは、図２に示すように、ｐｉｎ型であって、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板15の一主面である表面上に積層されて設けられている。ここで、このガラス基板15は、液晶表示装置のアレイ基板に備えられている。なお、このアレイ基板のガラス基板15上には、ポリシリコンにて構成された活性層を有する複数の薄膜トランジスタがマトリクス状に設けられた薄膜トランジスタ回路が積層されて設けられている。さらに、このアレイ基板に対向して対向基板が配設され、これらアレイ基板と対向基板との間に液相層が介在されて液晶表示装置が構成されている。
【００１７】
さらに、この液晶表示装置のアレイ基板のガラス基板上には、絶縁性を有するアンダーコート層16が、プラズマＣＶＤ法などによって積層されて設けられている。このアンダーコート層16は、窒化シリコン膜、酸化シリコン膜、あるいはこれらの積層膜にて構成されており、例えば１５０ｎｍほどの膜厚に形成されている。
【００１８】
そして、このアンダーコート層16上には、島状に孤立した活性層としての半導体層17が積層されている。この半導体層17は、多結晶シリコンとしてのポリシリコンにて構成されており、例えば５０ｎｍ程度の膜厚に形成されている。そして、この半導体層17は、不純物がほとんど含まれていないｉ領域21を備えている。さらに、このｉ領域21を挟んだ両側には、ボロン（Ｂ）がｅ１９ａｔｍ／ｃｍ３程度と高濃度にドープされたｐ領域22と、リン（Ｐ）がｅ１９ａｔｍ／ｃｍ３程度と高濃度にドープされたｎ領域23とが隣接して設けられている。
【００１９】
また、半導体層17を覆うアンダーコート層16上には、絶縁性を有する第１保護膜24が積層されている。この第１保護膜24は、酸化シリコン膜にて構成されており、例えば５０ｎｍ以上１００ｎｍ以下の膜厚に形成されている。さらに、この第１の保護膜24上には、絶縁性を有する第２保護膜25が積層されている。なお、この第１保護膜24上に第２の保護膜25を設けなくてもよい。
【００２０】
そして、これら第１保護膜24および第２保護膜25には、これら第１保護膜24および第２保護膜25を貫通して半導体層17のｐ領域22およびｎ領域23に導通した導通部としてのコンタクトホール26,27が開口されて設けられている。これらコンタクトホール26,27は、半導体層17のｐ領域22およびｎ領域23の一部を露出させている。そして、半導体層17のｐ領域22に導通したコンタクトホール26を含む第２保護膜25上には、アノード電極3a,3b,3c,3d,…,3nが積層されている。よって、このアノード電極3a,3b,3c,3d,…,3nは、コンタクトホール26を介して半導体層17のｐ領域22に電気的に接続されている。さらに、半導体層17のｎ領域23に導通したコンタクトホール27を含む第２保護膜25上には、カソード電極4a,4b,4c,4d,…,4nが積層されている。よって、このカソード電極4a,4b,4c,4d,…,4nは、コンタクトホール27を介して半導体層17のｎ領域23に電気的に接続されている。さらに、これらアノード電極3a,3b,3c,3d,…,3nおよびカソード電極4a,4b,4c,4d,…,4nのそれぞれは、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）との積層膜にて構成されており、例えば６００ｎｍの膜厚に形成されている。
【００２１】
また、これらアノード電極3a,3b,3c,3d,…,3nおよびカソード電極4a,4b,4c,4d,…,4nを覆う第２保護膜25上には、窒化シリコン膜にて構成された絶縁性を有する第３保護膜28が積層されている。
【００２２】
上述したように、上記第１の実施の形態によれば、ガラス基板15の他主面である裏面から光を照射した状態でチャージポンプ回路１を駆動させた場合には、図３に示すように、このチャージポンプ回路１のスイッチング素子としてｐｎ型のダイオードを用いた比較例に比べ、逆電流を低減できるから、このチャージポンプ回路１の段数当たりの出力電圧の増加量を向上できる。
【００２３】
また、このチャージポンプ回路１の逆バイアス特性については、図４に示すように、このチャージポンプ回路１のスイッチング素子としてｐｎ型のダイオードを用いた比較例に比べ、このチャージポンプ回路１のスイッチング素子をｐｉｎ型の薄膜ダイオード2a,2b,2c,2d,…,2nとしたことによって、このチャージポンプ回路１の逆バイアス電流が大きく低減する。したがって、チャージポンプ回路１のスイッチング素子としてｐｉｎ型の薄膜ダイオード2a,2b,2c,2d,…,2nを用いることによって、このチャージポンプ回路１の出力電圧を損失なく昇圧できる。
【００２４】
この結果、各ｐｉｎ型の薄膜ダイオード2a,2b,2c,2d,…,2nの逆バイアス電流を低く抑えることができるとともに、これらｐｉｎ型の薄膜ダイオード2a,2b,2c,2d,…,2nの順バイアス電流の立ち上がり特性を向上できる。したがって、これらｐｉｎ型の薄膜ダイオード2a,2b,2c,2d,…,2nを用いてチャージポンプ回路１を構成することによって、このチャージポンプ回路１の昇圧効率を向上できるから、このチャージポンプ回路１の信頼性を向上できる。
【００２５】
なお、上記第１の実施の形態では、各薄膜ダイオード2a,2b,2c,2d,…,2nの半導体層17をｐｉｎ構造としたが、図５に示す第２の実施の形態のように、各薄膜ダイオード2a,2b,2c,2d,…,2nの半導体層17のｉ領域21とｎ領域23との間に、リン（Ｐ）がｅ１７ａｔｍ／ｃｍ３程度と低濃度にドープされたｎ−領域29を設けて、このｎ−領域29にてｉ領域21とｎ領域23との間の電界を緩和させる構成とすることもできる。すなわち、このｎ−領域29は、高い逆バイアス電圧が印加された場合に、電界を緩和してｉ領域21とｐ領域22との間のリーク電流を防止する。
【００２６】
さらに、図６に示す第３の実施の形態のように、チャージポンプ回路１の各薄膜ダイオード2a,2b,2c,2d,…,2nを、制御端子としてのゲート電極31を有するゲート制御型とすることもできる。そして、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nは、これら薄膜ダイオード2a,2b,2c,2d,…,2nの半導体層17のｉ領域21に対向する第１保護膜24と第２保護膜25との間に積層されて設けられている。また、これらゲート電極31a,31b,31c,31d,…,31nは、モリブデン−タングステン（Ｗ）合金にて構成されており、例えば３００ｎｍ程度の膜厚に形成されている。さらに、これらゲート電極31a,31b,31c,31d,…,31nは、半導体層17のｉ領域21を覆うように、このｉ領域21上に設けられている。
【００２７】
また、このｉ領域21とｎ領域23との間には、ｎ−領域29が隣接して設けられている。ここで、目的とする物質以外の不純物が混入されている、いわゆるコンタミネーション（contamination）の場合などで、混入する不純物に対して所望する特性を有する状態、いわゆるイントリンシック（Intrinsic）にするために、ｅ１６ａｔｍ／ｃｍ３程度のボロンまたはリンをｉ領域21にドープさせてもよい。
【００２８】
この結果、これら薄膜ダイオード2a,2b,2c,2d,…,2nにゲート電極31a,31b,31c,31d,…,31nを設けたことにより、チャージポンプ回路１のスイッチング素子としてｐｎ型のダイオードを用いた比較例に比べ、チャージポンプ回路１の段数当たりの出力電圧を向上できるから、このチャージポンプ回路１による昇圧効率をより向上できるため、上記第１の実施の形態と同様の作用効果を奏することができる。さらに、これら薄膜ダイオード2a,2b,2c,2d,…,2nのｉ領域21のキャリアの状態を、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nに印加するゲート電圧にて制御できるから、光照射時に発生するｉ領域21とｐ領域22またはｎ領域23との間のリーク電流を低減できる。
【００２９】
さらに、図７および図８に示す第４の実施の形態ように、クロック反転などに用いられるインバータ回路33にて、チャージポンプ回路１の第２信号ライン12に供給する逆クロック信号（／ＣＬＫ）を供給することもできる。このインバータ回路33は、スイッチング素子として電界効果トランジスタであるｐ型薄膜トランジスタ34およびｎ型薄膜トランジスタ35を備えている。
【００３０】
そして、このインバータ回路33のｐ型薄膜トランジスタ34は、上述した第３の実施の形態の薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3n側を半導体層17のｉ領域21の幅方向の中心を基準として左右対称に展開したものと等しい断面構造に形成されている。また、このインバータ回路33のｎ型薄膜トランジスタ34は、上述した第３の実施の形態の薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4n側を半導体層17のｉ領域21の幅方向の中心を基準として左右対称に展開したものと等しい断面構造に形成されている。
【００３１】
具体的に、このインバータ回路33のｐ型薄膜トランジスタ34は、アンダーコート層16上に積層された半導体層41を備えており、この半導体層41は、ｉ領域であるチャネル領域42を挟んだ両側にｐ領域であるソース領域43およびドレイン領域44が隣接して設けられている。ここで、この半導体層41のチャネル領域42は、薄膜ダイオード2a,2b,2c,2d,…,2nのｉ領域21と同一工程にて同様に形成されている。また、この半導体層41のソース領域43およびドレイン領域44は、薄膜ダイオード2a,2b,2c,2d,…,2nのｐ領域22と同一工程にて同様に形成されている。したがって、この半導体層41は、薄膜ダイオード2a,2b,2c,2d,…,2nの半導体層17と同じ層に設けられている。
【００３２】
さらに、このｐ型薄膜トランジスタ34の半導体層41を覆うアンダーコート層16上に第１保護膜24が積層されており、この第１保護膜24上のチャネル領域42に対向する位置にゲート電極45が積層されている。このゲート電極45は、薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nと同一工程にて同様に形成されており、この薄膜ダイオード2a,2b,2c,2d,…,2nの半導体層17と同じ層に設けられている。さらに、このゲート電極45を覆う第１保護膜24上に第２保護膜25が積層され、これら第１保護膜24および第２の保護膜25には、これら第１保護膜24および第２の保護膜25を貫通して半導体層41のソース領域43およびドレイン領域44に連通したコンタクトホール26,27が設けられている。
【００３３】
そして、半導体層41のソース領域43に導通したコンタクトホール26を含む第２保護膜25上にソース電極46が積層されている。このソース電極46は、コンタクトホール26を介して半導体層41のソース領域43に接続されている。また、半導体層41のドレイン領域44に導通したコンタクトホール27を含む第２保護膜25上にドレイン電極47が積層されている。このドレイン電極47は、コンタクトホール27を介して半導体層41のドレイン領域44に接続されている。したがって、これらソース電極46およびドレイン電極47は、薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nと同一工程にて同様に形成されており、このアノード電極3a,3b,3c,3d,…,3nと同じ層に設けられている。さらに、これらソース電極46およびドレイン電極47を覆う第２保護膜25上に第３保護膜28が積層されている。
【００３４】
一方、インバータ回路33のｎ型薄膜トランジスタ35は、ｐ型薄膜トランジスタ34の半導体層41のチャネル領域42とソース領域43およびドレイン領域44との間のそれぞれにｎ−領域である低濃度領域としてのＬＤＤ（Lightly Doped Drain）領域48,49が設けられて構成されている。そして、これらＬＤＤ領域48,49のそれぞれは、薄膜ダイオード2a,2b,2c,2d,…,2nのｎ−領域29と同一工程にて同様に形成され、このｎ−領域29と同じ層に設けられている。
【００３５】
この結果、クロック反転などに用いられるインバータ回路33のｐ型薄膜トランジスタ34およびｎ型薄膜トランジスタ35のそれぞれを、薄膜ダイオード2a,2b,2c,2d,…,2nを形成する際に、製造工程を増やさずに製造できるから、インバータ回路33を簡略に製造できる。
【００３６】
さらに、図９に示す第５の実施の形態ように、コンデンサ6a,6b,6c,…,6n-1,6nの一方の電極7a,7b,7c,…,7n-1,7nを薄膜ダイオード2a,2b,2c,2d,…,2nのｎ領域23およびカソード電極4a,4b,4c,4d,…,4nと同一工程にて同様に同一層に形成するとともに、このコンデンサ6a,6b,6c,…,6n-1,6nの他方の電極8a,8b,8c,…,8n-1,8nを薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nと同一工程にて同様に同一層に形成して、このコンデンサ6a,6b,6c,…,6n-1,6nを薄膜化して薄膜容量である薄膜コンデンサとすることもできる。具体的に、このコンデンサ6a,6b,6c,…,6n-1,6nの一方の電極7a,7b,7c,…,7n-1,7nは、アンダーコート層16と第１保護膜24との間に積層されたポリシリコン膜51を備えている。このポリシリコン膜51は、ｎ領域であって、薄膜ダイオード2a,2b,2c,2d,…,2nのｎ領域23と同一工程にて同様に同一層に形成されている。さらに、このポリシリコン膜51に対向する第１保護膜24と第２保護膜25との間に他方の電極8a,8b,8c,…,8n-1,8nが積層されている。この他方の電極8a,8b,8c,…,8n-1,8nは、第１保護膜24を介してポリシリコン膜51に対向している。したがって、この他方の電極8a,8b,8c,…,8n-1,8nとポリシリコン膜51との間に所定の容量が形成される。
【００３７】
また、第１保護膜24および第２保護膜25には、ポリシリコン膜51に導通したコンタクトホール52が設けられており、このコンタクトホール52は、薄膜ダイオード2a,2b,2c,2d,…,2nの各コンタクトホール26,27と同一工程で同様に形成されている。そして、このコンタクトホール52を含む第２保護膜25上に電極部53が積層されている。この電極部53は、コンタクトホール52を介してポリシリコン膜51に接続されており、薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nと同一工程にて同様に同一層に形成されている。さらに、この電極部53を覆う第２保護膜25上に第３保護膜28が積層されている。
【００３８】
この結果、上述のように、コンデンサ6a,6b,6c,…,6n-1,6nの一方の電極7a,7b,7c,…,7n-1,7nを薄膜ダイオード2a,2b,2c,2d,…,2nのｎ領域23およびカソード電極4a,4b,4c,4d,…,4nと同様に形成するとともに、このコンデンサ6a,6b,6c,…,6n-1,6nの他方の電極8a,8b,8c,…,8n-1,8nを薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nと同様に形成することによって、薄膜ダイオード2a,2b,2c,2d,…,2nを形成する際に製造工程を増やさずにコンデンサ6a,6b,6c,…,6n-1,6nを形成できる。なお、このコンデンサ6a,6b,6c,…,6n-1,6nのポリシリコン膜51を、リンがｅ１９ａｔｍ／ｃｍ３程度と高濃度にドープされたｐ領域にすることもできる。
【００３９】
さらに、図１０および図１１に示す第６の実施の形態ように、チャージポンプ回路１のゲート制御型の各薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nを、このゲート電極31a,31b,31c,31d,…,31nを備えた薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極に接続させることもできる。すなわち、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nは、このゲート電極31a,31b,31c,31d,…,31nが設けられている薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nと、このアノード電極3a,3b,3c,3d,…,3n側に隣接して位置する薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nとの間に接続されている。したがって、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nは、コンデンサ6a,6b,6c,…,6n-1,6nの一方の電極7a,7b,7c,…,7n-1,7nにも接続されている。
【００４０】
具体的に、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31n上の第２保護膜25には、この第２保護膜25を貫通してゲート電極31a,31b,31c,31d,…,31nに導通したコンタクトホール55が設けられている。そして、このコンタクトホール55と薄膜ダイオード2a,2b,2c,2d,…,2nのｐ領域22に導通したコンタクトホール26を含む第２保護膜25上にアノード電極3a,3b,3c,3d,…,3nが積層されて、この薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nがゲート電極31a,31b,31c,31d,…,31nに接続されている。
【００４１】
さらに、この薄膜ダイオード2a,2b,2c,2d,…,2nのｎ領域23に導通したコンタクトホール27とコンデンサ6a,6b,6c,…,6n-1,6nのポリシリコン膜51に導通したコンタクトホール52とを含む第２の保護膜25上にカソード電極4a,4b,4c,4d,…,4nおよび電極部53が一体的に積層されて、この薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nとコンデンサ6a,6b,6c,…,6n-1,6nの電極部53とが電気的に接続されている。そして、薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nおよびカソード電極4a,4b,4c,4d,…,4nとコンデンサ6a,6b,6c,…,6n-1,6nの電極部53とを覆う第２保護膜25上に第３保護膜28が積層されている。
【００４２】
この結果、チャージポンプ回路１のゲート制御型の各薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nを、これら薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nに接続させることにより、これら薄膜ダイオード2a,2b,2c,2d,…,2nのｉ領域21の電位を、ゲート電極31a,31b,31c,31d,…,31nの電位に固定できるから、逆バイアス印加時の空乏層の広がりを抑制できる。さらに、図１２に示すように、チャージポンプ回路１のスイッチング素子としてｐｎ型のダイオードを用いた比較例に比べ、ガラス基板15の裏面から光を照射した場合の薄膜ダイオード2a,2b,2c,2d,…,2nの逆バイアス特性が低い値となる。したがって、図示しないバックライトからの光や外光に対する薄膜ダイオード2a,2b,2c,2d,…,2nの光リーク電流を低減できる。
【００４３】
さらに、チャージポンプ回路１のゲート制御型の各薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nを、これら薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nに接続させたことにより、図１３に示すように、ｐｉｎ型のダイオードやｐｎ型のダイオードに比べ、順バイアス電流が低くなる。したがって、これら薄膜ダイオード2a,2b,2c,2d,…,2nの電流の立ち上がりを向上できる。
【００４４】
また、図１４に示す第７の実施の形態のように、チャージポンプ回路１のゲート制御型の各薄膜ダイオード2a,2b,2c,2d,…,2nのそれぞれを負電極（ＶＳＳ）に対応させて、反転させて直列に接続させることもできる。この場合、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nは、このゲート電極31a,31b,31c,31d,…,31nを備えた薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nに接続されている。すなわち、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nは、このゲート電極31a,31b,31c,31d,…,31nが設けられている薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nと、このアノード電極3a,3b,3c,3d,…,3n側に隣接して位置する薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nとの間に接続されている。
【００４５】
この結果、これら各薄膜ダイオード2a,2b,2c,2d,…,2nのｉ領域21の電位を、これら各薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nのゲート電圧に固定できるから、上記第６の実施の形態と同様の作用効果を奏することができる。
【００４６】
さらに、図１５に示す第８の実施の形態のように、チャージポンプ回路１のゲート制御型の各薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nを、このゲート電極31a,31b,31c,31d,…,31nを備えた薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nに接続させることもできる。すなわち、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nは、このゲート電極31a,31b,31c,31d,…,31nが設けられている薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nと、このカソード電極4a,4b,4c,4d,…,4n側に隣接して位置する薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nとの間に接続されている。
【００４７】
この結果、これら各薄膜ダイオード2a,2b,2c,2d,…,2nのｉ領域21の電位を、これら各薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nのゲート電圧に固定できるから、上記第６の実施の形態と同様の作用効果を奏することができる。
【００４８】
また、図１６に示す第９の実施の形態のように、チャージポンプ回路１のゲート電極31a,31b,31c,31d,…,31nがカソード電極4a,4b,4c,4d,…,4nに接続された各薄膜ダイオード2a,2b,2c,2d,…,2nのそれぞれを負電極（ＶＳＳ）に対応させて、これら各薄膜ダイオード2a,2b,2c,2d,…,2nを反転させて直列に接続させることもできる。この場合、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nは、このゲート電極31a,31b,31c,31d,…,31nを備えた薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nに接続されている。すなわち、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nは、このゲート電極31a,31b,31c,31d,…,31nが設けられている薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nと、このカソード電極4a,4b,4c,4d,…,4n側に隣接して位置する薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nとの間に接続されている。
【００４９】
この結果、これら各薄膜ダイオード2a,2b,2c,2d,…,2nのｉ領域21の電位を、これら各薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nのゲート電圧に固定できるから、上記第７の実施の形態と同様の作用効果を奏することができる。
【００５０】
さらに、図１７に示す第１０の実施の形態のように、薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nとコンデンサ6a,6b,6c,…,6n-1,6nの電極部53とを一体的にすることもできる。この場合、薄膜ダイオード2a,2b,2c,2d,…,2nのｎ領域23とコンデンサ6a,6b,6c,…,6n-1,6nのポリシリコン膜51とも一体的に構成されてｎ領域57として構成されている。さらに、このｎ領域57とｉ領域21との間には、ｎ−領域29が設けられている。そして、このｎ領域57上の第１保護膜24および第２保護膜25には、これら第１保護膜24および第２保護膜25を貫通してｎ領域27に導通した導通部としてのコンタクトホール58が設けられている。このコンタクトホール58は、コンデンサ6a,6b,6c,…,6n-1,6nの一方の電極7a,7b,7c,…,7n-1,7nより薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nの反対側に設けられている。
【００５１】
そして、このコンタクトホール58を含む第２保護膜25上に電極部53を兼ねたカソード電極4a,4b,4c,4d,…,4nが積層されている。さらに、このカソード電極4a,4b,4c,4d,…,4nおよび薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nを覆う第２保護膜25上に第３保護膜28が積層されている。
【００５２】
この結果、これら薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nとコンデンサ6a,6b,6c,…,6n-1,6nの電極部53と一体的に構成し、この電極部53を兼ねたカソード電極4a,4b,4c,4d,…,4nとすることにより、これら薄膜ダイオード2a,2b,2c,2d,…,2nとコンデンサ6a,6b,6c,…,6n-1,6nとを素子分離する必要がなくなるので、これら薄膜ダイオード2a,2b,2c,2d,…,2nおよびコンデンサ6a,6b,6c,…,6n-1,6nを備えたチャージポンプ回路１を小型化できる。
【００５３】
さらに、図１８に示す第１１の実施の形態のように、薄膜ダイオード2a,2b,2c,2d,…,2nの半導体層41のｎ−領域29を省略して構成し、この薄膜ダイオード2a,2b,2c,2d,…,2nをより小型化することもできる。
【００５４】
なお、上記第１ないし第１１の実施の形態では、チャージポンプ回路１のスイッチング素子としてｐｉｎ型の薄膜ダイオード2a,2b,2c,2d,…,2nを用いたが、これらｐｉｎ型の薄膜ダイオード2a,2b,2c,2d,…,2n以外の種々のトランジスタやサイリスタなどのスイッチング素子であっても対応させて用いることができる。
【００５５】
また、図１９に示す第１２の実施の形態のように、チャージポンプ回路１中の薄膜ダイオード2a,2b,2c,2d,…,2nをスイッチング素子である薄膜トランジスタ61,62,63,64にすることもできる。そして、このチャージポンプ回路１は、複数、例えば４個の薄膜トランジスタ61,62,63,64と、複数、例えば２個のコンデンサ6a,6bとにて構成されている。ここで、これら薄膜トランジスタ61,62,63,64は、ポリシリコンにて構成された図示しない半導体層を備えている。また、コンデンサ6aはチャージポンプ容量であって、コンデンサ6bは出力容量である。
【００５６】
そして、薄膜トランジスタ61は、ｎ型に構成されており、この薄膜トランジスタ61の一方の電源端子であるソース電極61Sが接地されてグランド（ＧＮＤ）されている。また、この薄膜トランジスタ61の制御端子であるゲート電極61Gには、駆動クロック信号（ＣＬＫ１）が入力される。さらに、この薄膜トランジスタ61の他方の電源端子であるドレイン電極61Dは、コンデンサ6aの負極側の端子（C−）である一方の電極7aに接続されている。
【００５７】
また、薄膜トランジスタ62は、ｐ型に構成されており、この薄膜トランジスタ62の一方の端子であるソース電極62Sには入力電圧ＶＤＤＩＮが入力される。また、この薄膜トランジスタ62の制御端子であるゲート電極62Gには、クロック信号（ＣＬＫ２）が入力される。さらに、この薄膜トランジスタ62の他方の端子であるドレイン電極62Dは、コンデンサ6aの一方の電極7aに接続されている。
【００５８】
そして、薄膜トランジスタ63はｎ型に構成されており、この薄膜トランジスタ63の一方の端子であるソース電極63Sには入力電圧ＶＤＤＩＮが入力される。また、この薄膜トランジスタ63の制御端子であるゲート電極63Gには、クロック信号（ＣＬＫ３）が入力される。さらに、この薄膜トランジスタ63の他方の端子であるドレイン電極63Dは、コンデンサ6aの正極側の端子（C＋）である他方の電極8aに接続されている。
【００５９】
また、薄膜トランジスタ64は、出力段容量を充電するスイッチとなるスイッチング素子であり、ｐ型に構成されている。そして、この薄膜トランジスタ64の一方の端子であるソース電極64Sは、コンデンサ6aの他方の電極8aに接続されている。また、この薄膜トランジスタ64の制御端子であるゲート電極64Gには、クロック信号（ＣＬＫ４）が入力される。さらに、この薄膜トランジスタ64の他方の端子であるドレイン電極64Dは、コンデンサ6bの一方の電極7bに接続されている。そして、このコンデンサ6bの一方の電極7bと薄膜トランジスタ64のドレイン電極64Dとの間から出力電圧ＶＤＤＯＵＴが出力される。さらに、このコンデンサ6bの他方の電極8bは、接地されてグランド（ＧＮＤ）されている。
【００６０】
次に、上記第１２の実施の形態のチャージポンプ回路の駆動方法を説明する。
【００６１】
まず、チャージポンプ回路１の電源投入時には、図２０に示すように、クロック信号のＣＬＫ１、ＣＬＫ２、ＣＬＫ３およびＣＬＫ４がハイ、ハイ、ハイおよびローとなるように制御されている。そして、薄膜トランジスタ61,63,64のそれぞれがオン状態となるとともに、薄膜トランジスタ62がオフ状態となり、コンデンサ6a,6bのそれぞれに充電される。よって、コンデンサ6aの他方の電極8aと出力電圧ＶＤＤＯＵＴと入力電圧ＶＤＤＩＮとが等しい電圧になる。
【００６２】
次いで、クラック信号ＣＬＫ１およびＣＬＫ３のそれぞれをローとすることによって、薄膜トランジスタ61,63のそれぞれがオフ状態となる。さらに、クラック信号ＣＬＫ２をローにすることによって、薄膜トランジスタ62がオン状態となる。このとき、コンデンサ6aの一方の電極7aの電圧が入力電圧ＶＤＤＩＮの２倍の電圧となり、薄膜トランジスタ64を介してコンデンサ6bに、これらコンデンサ6a,6bの電圧が等しくなるまで充電され、出力電圧ＶＤＤＯＵＴの電圧が入力電圧ＶＤＤＩＮの電圧の１．５倍になる。
【００６３】
ここで、この薄膜トランジスタ64に印加されるソース電極64Sとドレイン電極64Dとの間のソースドレイン電圧は、入力電圧ＶＤＤＩＮ以下となる。このため、この薄膜トランジスタ64の劣化が生じない。
【００６４】
さらに、クラック信号ＣＬＫ２およびＣＬＫ４のそれぞれをハイとすることによって、薄膜トランジスタ62,64のそれぞれをオフ状態にした後に、クラック信号ＣＬＫ１およびＣＬＫ３のそれぞれをハイにすることによって、薄膜トランジスタ61,63のそれぞれをオン状態にし、コンデンサ6aを充電する。
【００６５】
この結果、上述の動作を繰り返すことによって、出力電圧ＶＤＤＯＵＴが入力電圧ＶＤＤＩＮの１．５倍、１．７５倍、１．８７５倍、１．９３８倍と上昇し、最終的に出力電圧ＶＤＤＯＵＴは入力電圧ＶＤＤＩＮの約２倍となる。
【００６６】
上述したように、上記第１２の実施の形態によれば、出力容量であるコンデンサ6bに一旦入力電圧ＶＤＤＩＮを印加して、このコンデンサ6bを充電した後に、チャージポンプ回路１を駆動させる構成とした。この結果、薄膜トランジスタ64のゲート電極64Gのゲート電圧がハイ状態で、自動的に出力電圧ＶＤＤＯＵＴの電圧と等しくなる。このため、この薄膜トランジスタ64のオフ状態を維持でき、コンデンサ6bからの逆流電流を防止できるから、チャージポンプ回路１による昇圧効率を向上できる。
【００６７】
さらに、入力電圧ＶＤＤＩＮと同等レベルのドレイン耐圧を有する薄膜トランジスタ64を用いても、この薄膜トランジスタ64のドレイン電極64Dへの負荷としてのストレスであるドレインストレスによって、この薄膜トランジスタ64が劣化することがない。したがって、この薄膜トランジスタ64を備えたチャージポンプ回路１の信頼性を向上できる。
【００６８】
また、図２１および図２２に示す第１３の実施の形態のように、変圧回路としてのレベルシフタ回路71が接続されたチャージポンプ回路１とすることもできる。そして、このチャージポンプ回路１の薄膜トランジスタ64のゲート電極64Gには、クロック信号（ＣＬＫ５）が入力される。一方、レベルシフタ回路71は、駆動信号を入力電圧から出力電圧に変換する変圧回路であって、複数、例えば計６個の薄膜トランジスタ72,73,74,75,76,77を備えている。そして、このレベルシフタ回路71の薄膜トランジスタ72は、ｎ型に構成され、ソース電極72Sが接地され、ゲート電極72Gにクロック信号（ＣＬＫ４）が入力される入力端子81が接続され、ドレイン電極72Dが薄膜トランジスタ73のソース電極73Sに接続されている。また、この薄膜トランジスタ73は、ｐ型で、ゲート電極73Gが入力端子81に接続され、ドレイン電極73Dが薄膜トランジスタ74のソース電極74Sに接続されている。
【００６９】
さらに、この薄膜トランジスタ74は、ゲート電極74Gがクロック信号（ＣＬＫ５）を出力する出力信号端子82に接続され、ドレイン電極74Dが出力電圧ＶＤＤＯＵＴを出力するＶＤＤＯＵＴ端子83に接続されている。また、薄膜トランジスタ75は、ドレイン電極75DがＶＤＤＯＵＴ端子83に接続され、ゲート電極75Gが薄膜トランジスタ73のソース電極73Sおよび薄膜トランジスタ72のドレイン電極72Dのそれぞれに接続され、ソース電極75Sが薄膜トランジスタ76のドレイン電極76Dに接続されている。
【００７０】
そして、この薄膜トランジスタ76は、ゲート電極76Gが逆クロック信号（／ＣＬＫ４）が入力される入力端子84に接続され、ソース電極76Sが薄膜トランジスタ74のゲート電極74Gと出力信号端子82と薄膜トランジスタ77のドレイン電極77Dとのそれぞれに接続されている。ここで、この入力端子84から入力される逆クロック信号（／ＣＬＫ４）は、クロック信号（ＣＬＫ４）に対して逆位相のクロック信号である。また、この薄膜トランジスタ77は、ゲート電極77Gが入力端子84に接続され、ソース電極77Sが接地されている。
【００７１】
さらに、レベルシフタ回路71の出力信号端子82は、薄膜トランジスタ64のゲート電極64Gに接続されている。この結果、この出力信号端子82からは、クロック信号ＣＬＫ４と同じタイミングで振幅が出力電圧ＶＤＤＯＵＴと等しい電圧が出力される。
【００７２】
次に、上記第１３の実施の形態のチャージポンプ回路の駆動方法を説明する。
【００７３】
まず、チャージポンプ回路１の電源投入時には、図２３に示すように、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３およびＣＬＫ４がハイ、ハイ、ハイおよびローとなるように制御され、クロック信号ＣＬＫ５もローとなる。そして、薄膜トランジスタ61,63,64のそれぞれがオン状態となるとともに、薄膜トランジスタ62がオフ状態となり、コンデンサ6a,6bのそれぞれに充電される。よって、コンデンサ6aの他方の電極8aと出力電圧ＶＤＤＯＵＴと入力電圧ＶＤＤＩＮとが等しい電圧になる。
【００７４】
次いで、クラック信号ＣＬＫ１およびＣＬＫ３のそれぞれをローとすることによって、薄膜トランジスタ61,63のそれぞれがオフ状態となる。さらに、クラック信号ＣＬＫ２をローとすることによって、薄膜トランジスタ62がオン状態となる。このとき、コンデンサ6aの一方の電極7aの電圧が入力電圧ＶＤＤＩＮと等しくなる。このため、このコンデンサ6aの一方の電極7aの電圧が入力電圧ＶＤＤＩＮの２倍の電圧となり、薄膜トランジスタ64を介してコンデンサ6bに、これらコンデンサ6a,6bの電圧が等しくなるまで充電され、出力電圧ＶＤＤＯＵＴが入力電圧ＶＤＤＩＮの１．５倍になる。
【００７５】
ここで、この薄膜トランジスタ64に印加されるソース電極64Sとドレイン電極64Dとの間のソースドレイン電圧は、入力電圧ＶＤＤＩＮ以下となる。このため、この薄膜トランジスタ64の劣化が生じない。
【００７６】
さらに、クラック信号ＣＬＫ２およびＣＬＫ４のそれぞれをハイとすることによって、クロック信号ＣＬＫ５がハイとなり、薄膜トランジスタ62,64のそれぞれをオフ状態にした後に、クラック信号ＣＬＫ１およびＣＬＫ３のそれぞれをハイとすることによって、薄膜トランジスタ61,63のそれぞれをオン状態にし、コンデンサ6aを充電する。
【００７７】
この結果、上述の動作を繰り返すことによって、出力電圧ＶＤＤＯＵＴが入力電圧ＶＤＤＩＮの１．５倍、１．７５倍、１．８７５倍、１．９３８倍と上昇し、最終的に出力電圧ＶＤＤＯＵＴが入力電圧ＶＤＤＩＮの約２倍となる。
【００７８】
したがって、上記第１３の実施の形態によれば、薄膜トランジスタ64のゲート電極64Gのゲート電圧がハイ状態では、自動的に出力電圧ＶＤＤＯＵＴの電圧と等しくなる。このため、この薄膜トランジスタ64のオフ状態を維持でき、コンデンサ6bからの逆流電流を防止できるから、チャージポンプ回路１による昇圧効率をより向上できる。よって、上記第１２の実施の形態と同様の作用効果を奏することができる。
【００７９】
さらに、図２４および図２５に示す第１４の実施の形態のように、チャージポンプ回路１に接続されたレベルシフタ回路71の出力信号端子82を抵抗R1および抵抗R2にて分割して分圧して、これら抵抗R1,R2の間に出力端子91を接続させることもできる。この場合、これら抵抗R1,R2は、出力信号端子82に対して直列に接続された抵抗回路92である。そして、チャージポンプ回路１の薄膜トランジスタ64のゲート電極64Gには、クロック信号（ＣＬＫ８）が入力される。
【００８０】
一方、レベルシフタ回路71は、入力端子81にクロック信号（ＣＬＫ６）が入力され、出力信号端子82からクロック信号（ＣＬＫ７）が出力される。さらに、このレベルシフタ回路71は、入力端子84に逆クロック信号（／ＣＬＫ６）が入力され、出力端子91からクロック信号（ＣＬＫ８）が出力される。ここで、入力端子84から入力される逆クロック信号（／ＣＬＫ６）は、クロック信号（ＣＬＫ６）に対して逆位相のクロック信号である。
【００８１】
さらに、このレベルシフタ回路71の出力端子91には、チャージポンプ回路１の薄膜トランジスタ64のゲート電極64Gが接続されている。よって、このレベルシフタ回路71の出力端子91からは、クロック信号ＣＬＫ６と同じタイミングで出力電圧ＶＤＤＯＵＴの電圧より小さい振幅の電圧が出力される。また、クロック信号ＣＬＫ７が入力電圧ＶＤＤＩＮと等しいときには、クロック信号ＣＬＫ７とクロック信号ＣＬＫ８との電位差が薄膜トランジスタ64の閾値電圧（Ｖｔｈ）よりもわずかに大きくなるように、このレベルシフタ回路71の抵抗R1,R2の抵抗値を決定する。
【００８２】
この結果、図２６に示すように、薄膜トランジスタ64がクロック信号の高低に関わらず、出力電圧ＶＤＤＯＵＴと入力電圧ＶＤＤＩＮとが等しくなるまでオン状態が維持される。よって、チャージポンプ回路１のコンデンサ6aが充電されている間に、コンデンサ6bも同様に充電される。なお、クロック信号ＣＬＫ６は、クロック信号ＣＬＫ２と同位相であってもかまわない。
【００８３】
したがって、上記第１４の実施の形態によれば、薄膜トランジスタ64のゲート電圧がハイ状態では、自動的に出力電圧ＶＤＤＯＵＴの電圧と等しくなるから、上記第１３の実施の形態と同様の作用効果を奏することができるとともに、電源投入に際し特別な復帰回路などのシーケンスを組むことなしに、薄膜トランジスタ64に入力電圧ＶＤＤＩＮ以上の電圧が印加されることを防止できるので、チャージポンプ回路１を簡略化できる。
【００８４】
なお、上記第１２ないし１４の実施の形態では、薄膜トランジスタ61,62,63,64としてｐ型あるいはｎ型のいずれであっても良く、その他のスイッチング素子であってもよい。
【図面の簡単な説明】
【００８５】
【図１】本発明の昇圧回路の第１の実施の形態の一部を示す説明構成図である。
【図２】同上昇圧回路のスイッチング素子を示す説明断面図である。
【図３】同上昇圧回路の段数に対する出力電圧を示すグラフである。
【図４】同上昇圧回路の逆バイアス電圧に対する逆バイアス電流を示すグラフである。
【図５】本発明の昇圧回路の第２の実施の形態の一部を示す説明断面図である。
【図６】本発明の昇圧回路の第３の実施の形態の一部を示す説明断面図である。
【図７】本発明の昇圧回路の第４の実施の形態の一部を示す説明断面図である。
【図８】同上昇圧回路のインバータ回路を示す説明構成図である。
【図９】本発明の昇圧回路の第５の実施の形態の一部を示す説明断面図である。
【図１０】本発明の昇圧回路の第６の実施の形態の一部を示す説明構成図である。
【図１１】同上昇圧回路の一部を示す説明断面図である。
【図１２】同上昇圧回路の光照射時の逆バイアス電圧に対する逆バイアス電流を示すグラフである。
【図１３】同上昇圧回路の順バイアス電圧に対する順バイアス電流を示すグラフである。
【図１４】本発明の昇圧回路の第７の実施の形態の一部を示す説明構成図である。
【図１５】本発明の昇圧回路の第８の実施の形態の一部を示す説明構成図である。
【図１６】本発明の昇圧回路の第９の実施の形態の一部を示す説明構成図である。
【図１７】本発明の昇圧回路の第１０の実施の形態の一部を示す説明構成図である。
【図１８】本発明の昇圧回路の第１１の実施の形態の一部を示す説明構成図である。
【図１９】本発明の昇圧回路の第１２の実施の形態の一部を示す説明構成図である。
【図２０】同上昇圧回路の駆動方法と出力電圧を示す説明図である。
【図２１】本発明の昇圧回路の第１３の実施の形態の一部を示す説明構成図である。
【図２２】同上昇圧回路の変圧回路を示す説明構成図である。
【図２３】同上昇圧回路の駆動方法と出力電圧を示す説明図である。
【図２４】本発明の昇圧回路の第１４の実施の形態の一部を示す説明構成図である。
【図２５】同上昇圧回路の変圧回路を示す説明構成図である。
【図２６】同上昇圧回路の駆動方法と出力電圧を示す説明図である。
【符号の説明】
【００８６】
１ 昇圧回路としてのチャージポンプ回路
2a,2b,2c,2d,…,2n スイッチング素子としてのダイオードである薄膜ダイオード
3a,3b,3c,3d,…,3n アノード電極
4a,4b,4c,4d,…,4n カソード電極
6a,6b,6c,6d,…,6n 容量としてのコンデンサ
7a,7b,7c,7d,…,7n 電極
8a,8b,8c,8d,…,8n 電極
11 信号線としての第１信号ライン
12 信号線としての第２信号ライン
17 半導体層
21 ｉ領域
22 ｐ領域
23 ｎ領域
31a,31b,31c,31d,…,31n ゲート電極
33 インバータ回路
34 電界効果トランジスタであるｐ型薄膜トランジスタ
35 電界効果トランジスタであるｎ型薄膜トランジスタ
41 半導体層
42 チャネル領域
43 ソース領域
44 ドレイン領域
45 ゲート電極
46 ソース電極
47 ドレイン電極
61,62,63,64 スイッチング素子としての薄膜トランジスタ
61S,62S,63S,64S 電源端子としてのソース電極
61D,62D,63D,64D 電源端子としてのドレイン電極
61G,62G,63G,64G 制御端子としてのゲート電極
71 変圧回路としてのレベルシフタ回路
92 抵抗回路
【技術分野】
【０００１】
本発明は、容量を有する昇圧回路およびその駆動方法に関する。
【背景技術】
【０００２】
近年、多結晶半導体であるポリシリコンや、非晶質半導体であるアモルファスシリコンは、ＣＶＤ（Chemical Vapor Deposition：化学蒸着）法などによって、ガラス基板上に成膜が可能であることから、液晶表示装置への応用に用いられている。そして、これらポリシリコンやアモルファスシリコンは、液晶表示装置の表示部である画素部のスイッチング素子としての応用を始め、特にポリシリコンについては画素部のスイッチング素子を駆動させる駆動回路への応用や、有機ＥＬ表示装置への応用などとして実用化されている。
【０００３】
また、これら液晶表示装置や有機ＥＬ表示装置などの表示装置には、多種多様の電源が必要な場合が多く、一般的には電源ＩＣがガラス基板上に実装されて、このガラス基板上の画素部のスイッチング素子に電源を供給している。そして、このように外付け電源ＩＣをガラス基板上に実装する場合には、ＩＣの開発に時間が掛かり部品コストが増加してしまう。そこで、ガラス基板上にポリシリコンを直接積層させて電源回路を構成する必要がある。特に、いわゆるディクソン型のチャージポンプ回路は、容量とスイッチング素子のみで構成できるので、回路構造が簡単なため、必要最小限の額縁サイズで電源回路を構成できる。
【０００４】
そして、この種のチャージポンプ回路としては、２つのＮｃｈ薄膜トランジスタ（ＴＦＴ）と、入力側容量と出力側容量とで構成されており、一方の薄膜トランジスタのドレイン電極が他方のトランジスタのソース電極およびドレイン電極に接続された構成が知られている（例えば、特許文献１参照。）。
【特許文献１】特開２００１−３４３９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述したチャージポンプ回路では、各薄膜トランジスタの閾値電圧分の電圧低下が生じてしまうので、これら薄膜トランジスタ、入力側容量および出力側容量による昇圧効率が余り良くない。さらに、これら薄膜トランジスタに閾値電圧（Ｖｔｈ）キャンセル回路を設けたり、これら薄膜トランジスタのゲート電極を独立した信号ラインで制御したりすることもできるが、チャージポンプ回路が複雑化し、多相のタイミング信号が必要になるから、このチャージポンプ回路を形成するための領域が大きくなってしまうので、信頼性の向上が容易ではないという問題を有している。
【０００６】
本発明は、このような点に鑑みなされたもので、信頼性を向上できる昇圧回路およびその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、両端間に電源電圧が印加され直列に接続された複数のスイッチング素子と、これらスイッチング素子の接続点と信号線との間に接続された複数の容量とを具備したものである。
【０００８】
また、一対の電源端子および制御端子を有し前記電源端子のいずれか一方に電源電圧が印加されるスイッチング素子と、一対の電極を有しこれら電極のいずれか一方が前記スイッチング素子の電源端子のいずれか他方に接続され前記電極のいずれか他方から出力電圧が出力される容量とを具備したものである。
【発明の効果】
【０００９】
本発明によれば、両端間に電源電圧が印加され直列に接続された複数のスイッチング素子の接続点と信号線との間に容量を接続させた。この結果、これらスイッチング素子の逆バイアス電流を低くできるとともに、これらスイッチング素子の順バイアス電流の立ち上がり特性を向上できる。したがって、簡単な構成で昇圧効率を向上できるので、信頼性を向上できる。
【００１０】
また、いずれか一方の電源端子から電源電圧が印加されるスイッチング素子のいずれか他方の電源端子に容量のいずれか一方の電極が接続され、この容量のいずれか他方の電極から出力電圧を出力させる。この結果、電源電圧と同等レベルの端子耐圧を有するスイッチング素子を用いても、電圧負荷にてスイッチング素子の特性が劣化しなくなるので、信頼性を向上できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の昇圧回路の第１の実施の形態の構成を図１および図２を参照して説明する。
【００１２】
図１および図２において、１は昇圧回路としてのチャージポンプ回路で、このチャージポンプ回路１は、いわゆるディクソン型の正電源に対応した電源回路であって、図示しない液晶表示装置などに内蔵されている。そして、このチャージポンプ回路１は、整流素子であるスイッチング素子としての複数、例えばｎ個の薄膜ダイオード2a,2b,2c,2d,…,2nを備えている。これら薄膜ダイオード2a,2b,2c,2d,…,2nは、順極性で直列に接続されている。すなわち、薄膜ダイオード2a,2b,2c,…,2n-1の負極側の端子であるアノード電極3a,3b,3c,3d,…,3nが、これら薄膜ダイオード2a,2b,2c,2d,…,2nに隣接する薄膜ダイオード2b,2c,2d,…,2nの正極側の端子であるカソード電極4a,4b,4c,4d,…,4nに接続されている。
【００１３】
さらに、これら薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nには、容量であるコンデンサ6a,6b,6c,…,6n-1,6nが直列に接続されている。具体的に、これらコンデンサ6a,6b,6c,…,6n-1,6nは、これらコンデンサの一方の電極7a,7b,7c,…,7n-1,7nが薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nと、これらカソード電極4a,4b,4c,4d,…,4nに接続されたアノード電極3b,3c,3d,…,3nを有する薄膜ダイオード2b,2c,2d,…,2nのアノード電極3b,3c,3d,…,3nとの接続点に接続されている。そして、１つの薄膜ダイオード2a,2b,2c,2d,…,2nと１つのコンデンサ6a,6b,6c,…,6n-1,6nとによって、チャージポンプ回路１の１段分が構成されている。さらに、これら各コンデンサ6a,6b,6c,…,6n-1,6nの他方の電極8a,8b,8c,…,8n-1,8nは、１段おきにクロック信号（ＣＬＫ）が供給される信号線としての第１信号ライン11と、このクロック信号の逆位相の逆クロック信号（／ＣＬＫ）が供給される信号線としての第２信号ライン12とに接続されている。
【００１４】
そして、チャージポンプ回路１の最も下流側に位置するコンデンサ6nの他方の電極8nは、接地されてグランド（ＧＮＤ）されており、このコンデンサ6nの一方の電極7nから出力電圧（Ｖout）が出力される。
【００１５】
また、最も上流側に位置する薄膜ダイオード2aのアノード電極3aには、直流の電源電圧（ＶＤＤ）が印加される。ここで、第１信号ライン11に供給されるクロック信号と、第２信号ライン12に供給される逆クロック信号とのそれぞれは、電源電圧と等しい振幅を有する信号である。そして、この電源電圧に等しい振幅を有するクロック信号を第１信号ライン11に印加するとともに第２信号ライン12に逆印加すると、このクロック信号のクロック周期ごとに電荷が各薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nに接続されている下流側のコンデンサ6a,6b,6c,…,6n-1,6nに移送され、理論的には、電源電圧のチャージポンプ回路１の段数倍の電圧がコンデンサ6a,6b,6c,…,6n-1,6nに蓄えられる。
【００１６】
さらに、このチャージポンプ回路１の各薄膜ダイオード2a,2b,2c,2d,…,2nは、図２に示すように、ｐｉｎ型であって、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板15の一主面である表面上に積層されて設けられている。ここで、このガラス基板15は、液晶表示装置のアレイ基板に備えられている。なお、このアレイ基板のガラス基板15上には、ポリシリコンにて構成された活性層を有する複数の薄膜トランジスタがマトリクス状に設けられた薄膜トランジスタ回路が積層されて設けられている。さらに、このアレイ基板に対向して対向基板が配設され、これらアレイ基板と対向基板との間に液相層が介在されて液晶表示装置が構成されている。
【００１７】
さらに、この液晶表示装置のアレイ基板のガラス基板上には、絶縁性を有するアンダーコート層16が、プラズマＣＶＤ法などによって積層されて設けられている。このアンダーコート層16は、窒化シリコン膜、酸化シリコン膜、あるいはこれらの積層膜にて構成されており、例えば１５０ｎｍほどの膜厚に形成されている。
【００１８】
そして、このアンダーコート層16上には、島状に孤立した活性層としての半導体層17が積層されている。この半導体層17は、多結晶シリコンとしてのポリシリコンにて構成されており、例えば５０ｎｍ程度の膜厚に形成されている。そして、この半導体層17は、不純物がほとんど含まれていないｉ領域21を備えている。さらに、このｉ領域21を挟んだ両側には、ボロン（Ｂ）がｅ１９ａｔｍ／ｃｍ３程度と高濃度にドープされたｐ領域22と、リン（Ｐ）がｅ１９ａｔｍ／ｃｍ３程度と高濃度にドープされたｎ領域23とが隣接して設けられている。
【００１９】
また、半導体層17を覆うアンダーコート層16上には、絶縁性を有する第１保護膜24が積層されている。この第１保護膜24は、酸化シリコン膜にて構成されており、例えば５０ｎｍ以上１００ｎｍ以下の膜厚に形成されている。さらに、この第１の保護膜24上には、絶縁性を有する第２保護膜25が積層されている。なお、この第１保護膜24上に第２の保護膜25を設けなくてもよい。
【００２０】
そして、これら第１保護膜24および第２保護膜25には、これら第１保護膜24および第２保護膜25を貫通して半導体層17のｐ領域22およびｎ領域23に導通した導通部としてのコンタクトホール26,27が開口されて設けられている。これらコンタクトホール26,27は、半導体層17のｐ領域22およびｎ領域23の一部を露出させている。そして、半導体層17のｐ領域22に導通したコンタクトホール26を含む第２保護膜25上には、アノード電極3a,3b,3c,3d,…,3nが積層されている。よって、このアノード電極3a,3b,3c,3d,…,3nは、コンタクトホール26を介して半導体層17のｐ領域22に電気的に接続されている。さらに、半導体層17のｎ領域23に導通したコンタクトホール27を含む第２保護膜25上には、カソード電極4a,4b,4c,4d,…,4nが積層されている。よって、このカソード電極4a,4b,4c,4d,…,4nは、コンタクトホール27を介して半導体層17のｎ領域23に電気的に接続されている。さらに、これらアノード電極3a,3b,3c,3d,…,3nおよびカソード電極4a,4b,4c,4d,…,4nのそれぞれは、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）との積層膜にて構成されており、例えば６００ｎｍの膜厚に形成されている。
【００２１】
また、これらアノード電極3a,3b,3c,3d,…,3nおよびカソード電極4a,4b,4c,4d,…,4nを覆う第２保護膜25上には、窒化シリコン膜にて構成された絶縁性を有する第３保護膜28が積層されている。
【００２２】
上述したように、上記第１の実施の形態によれば、ガラス基板15の他主面である裏面から光を照射した状態でチャージポンプ回路１を駆動させた場合には、図３に示すように、このチャージポンプ回路１のスイッチング素子としてｐｎ型のダイオードを用いた比較例に比べ、逆電流を低減できるから、このチャージポンプ回路１の段数当たりの出力電圧の増加量を向上できる。
【００２３】
また、このチャージポンプ回路１の逆バイアス特性については、図４に示すように、このチャージポンプ回路１のスイッチング素子としてｐｎ型のダイオードを用いた比較例に比べ、このチャージポンプ回路１のスイッチング素子をｐｉｎ型の薄膜ダイオード2a,2b,2c,2d,…,2nとしたことによって、このチャージポンプ回路１の逆バイアス電流が大きく低減する。したがって、チャージポンプ回路１のスイッチング素子としてｐｉｎ型の薄膜ダイオード2a,2b,2c,2d,…,2nを用いることによって、このチャージポンプ回路１の出力電圧を損失なく昇圧できる。
【００２４】
この結果、各ｐｉｎ型の薄膜ダイオード2a,2b,2c,2d,…,2nの逆バイアス電流を低く抑えることができるとともに、これらｐｉｎ型の薄膜ダイオード2a,2b,2c,2d,…,2nの順バイアス電流の立ち上がり特性を向上できる。したがって、これらｐｉｎ型の薄膜ダイオード2a,2b,2c,2d,…,2nを用いてチャージポンプ回路１を構成することによって、このチャージポンプ回路１の昇圧効率を向上できるから、このチャージポンプ回路１の信頼性を向上できる。
【００２５】
なお、上記第１の実施の形態では、各薄膜ダイオード2a,2b,2c,2d,…,2nの半導体層17をｐｉｎ構造としたが、図５に示す第２の実施の形態のように、各薄膜ダイオード2a,2b,2c,2d,…,2nの半導体層17のｉ領域21とｎ領域23との間に、リン（Ｐ）がｅ１７ａｔｍ／ｃｍ３程度と低濃度にドープされたｎ−領域29を設けて、このｎ−領域29にてｉ領域21とｎ領域23との間の電界を緩和させる構成とすることもできる。すなわち、このｎ−領域29は、高い逆バイアス電圧が印加された場合に、電界を緩和してｉ領域21とｐ領域22との間のリーク電流を防止する。
【００２６】
さらに、図６に示す第３の実施の形態のように、チャージポンプ回路１の各薄膜ダイオード2a,2b,2c,2d,…,2nを、制御端子としてのゲート電極31を有するゲート制御型とすることもできる。そして、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nは、これら薄膜ダイオード2a,2b,2c,2d,…,2nの半導体層17のｉ領域21に対向する第１保護膜24と第２保護膜25との間に積層されて設けられている。また、これらゲート電極31a,31b,31c,31d,…,31nは、モリブデン−タングステン（Ｗ）合金にて構成されており、例えば３００ｎｍ程度の膜厚に形成されている。さらに、これらゲート電極31a,31b,31c,31d,…,31nは、半導体層17のｉ領域21を覆うように、このｉ領域21上に設けられている。
【００２７】
また、このｉ領域21とｎ領域23との間には、ｎ−領域29が隣接して設けられている。ここで、目的とする物質以外の不純物が混入されている、いわゆるコンタミネーション（contamination）の場合などで、混入する不純物に対して所望する特性を有する状態、いわゆるイントリンシック（Intrinsic）にするために、ｅ１６ａｔｍ／ｃｍ３程度のボロンまたはリンをｉ領域21にドープさせてもよい。
【００２８】
この結果、これら薄膜ダイオード2a,2b,2c,2d,…,2nにゲート電極31a,31b,31c,31d,…,31nを設けたことにより、チャージポンプ回路１のスイッチング素子としてｐｎ型のダイオードを用いた比較例に比べ、チャージポンプ回路１の段数当たりの出力電圧を向上できるから、このチャージポンプ回路１による昇圧効率をより向上できるため、上記第１の実施の形態と同様の作用効果を奏することができる。さらに、これら薄膜ダイオード2a,2b,2c,2d,…,2nのｉ領域21のキャリアの状態を、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nに印加するゲート電圧にて制御できるから、光照射時に発生するｉ領域21とｐ領域22またはｎ領域23との間のリーク電流を低減できる。
【００２９】
さらに、図７および図８に示す第４の実施の形態ように、クロック反転などに用いられるインバータ回路33にて、チャージポンプ回路１の第２信号ライン12に供給する逆クロック信号（／ＣＬＫ）を供給することもできる。このインバータ回路33は、スイッチング素子として電界効果トランジスタであるｐ型薄膜トランジスタ34およびｎ型薄膜トランジスタ35を備えている。
【００３０】
そして、このインバータ回路33のｐ型薄膜トランジスタ34は、上述した第３の実施の形態の薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3n側を半導体層17のｉ領域21の幅方向の中心を基準として左右対称に展開したものと等しい断面構造に形成されている。また、このインバータ回路33のｎ型薄膜トランジスタ34は、上述した第３の実施の形態の薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4n側を半導体層17のｉ領域21の幅方向の中心を基準として左右対称に展開したものと等しい断面構造に形成されている。
【００３１】
具体的に、このインバータ回路33のｐ型薄膜トランジスタ34は、アンダーコート層16上に積層された半導体層41を備えており、この半導体層41は、ｉ領域であるチャネル領域42を挟んだ両側にｐ領域であるソース領域43およびドレイン領域44が隣接して設けられている。ここで、この半導体層41のチャネル領域42は、薄膜ダイオード2a,2b,2c,2d,…,2nのｉ領域21と同一工程にて同様に形成されている。また、この半導体層41のソース領域43およびドレイン領域44は、薄膜ダイオード2a,2b,2c,2d,…,2nのｐ領域22と同一工程にて同様に形成されている。したがって、この半導体層41は、薄膜ダイオード2a,2b,2c,2d,…,2nの半導体層17と同じ層に設けられている。
【００３２】
さらに、このｐ型薄膜トランジスタ34の半導体層41を覆うアンダーコート層16上に第１保護膜24が積層されており、この第１保護膜24上のチャネル領域42に対向する位置にゲート電極45が積層されている。このゲート電極45は、薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nと同一工程にて同様に形成されており、この薄膜ダイオード2a,2b,2c,2d,…,2nの半導体層17と同じ層に設けられている。さらに、このゲート電極45を覆う第１保護膜24上に第２保護膜25が積層され、これら第１保護膜24および第２の保護膜25には、これら第１保護膜24および第２の保護膜25を貫通して半導体層41のソース領域43およびドレイン領域44に連通したコンタクトホール26,27が設けられている。
【００３３】
そして、半導体層41のソース領域43に導通したコンタクトホール26を含む第２保護膜25上にソース電極46が積層されている。このソース電極46は、コンタクトホール26を介して半導体層41のソース領域43に接続されている。また、半導体層41のドレイン領域44に導通したコンタクトホール27を含む第２保護膜25上にドレイン電極47が積層されている。このドレイン電極47は、コンタクトホール27を介して半導体層41のドレイン領域44に接続されている。したがって、これらソース電極46およびドレイン電極47は、薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nと同一工程にて同様に形成されており、このアノード電極3a,3b,3c,3d,…,3nと同じ層に設けられている。さらに、これらソース電極46およびドレイン電極47を覆う第２保護膜25上に第３保護膜28が積層されている。
【００３４】
一方、インバータ回路33のｎ型薄膜トランジスタ35は、ｐ型薄膜トランジスタ34の半導体層41のチャネル領域42とソース領域43およびドレイン領域44との間のそれぞれにｎ−領域である低濃度領域としてのＬＤＤ（Lightly Doped Drain）領域48,49が設けられて構成されている。そして、これらＬＤＤ領域48,49のそれぞれは、薄膜ダイオード2a,2b,2c,2d,…,2nのｎ−領域29と同一工程にて同様に形成され、このｎ−領域29と同じ層に設けられている。
【００３５】
この結果、クロック反転などに用いられるインバータ回路33のｐ型薄膜トランジスタ34およびｎ型薄膜トランジスタ35のそれぞれを、薄膜ダイオード2a,2b,2c,2d,…,2nを形成する際に、製造工程を増やさずに製造できるから、インバータ回路33を簡略に製造できる。
【００３６】
さらに、図９に示す第５の実施の形態ように、コンデンサ6a,6b,6c,…,6n-1,6nの一方の電極7a,7b,7c,…,7n-1,7nを薄膜ダイオード2a,2b,2c,2d,…,2nのｎ領域23およびカソード電極4a,4b,4c,4d,…,4nと同一工程にて同様に同一層に形成するとともに、このコンデンサ6a,6b,6c,…,6n-1,6nの他方の電極8a,8b,8c,…,8n-1,8nを薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nと同一工程にて同様に同一層に形成して、このコンデンサ6a,6b,6c,…,6n-1,6nを薄膜化して薄膜容量である薄膜コンデンサとすることもできる。具体的に、このコンデンサ6a,6b,6c,…,6n-1,6nの一方の電極7a,7b,7c,…,7n-1,7nは、アンダーコート層16と第１保護膜24との間に積層されたポリシリコン膜51を備えている。このポリシリコン膜51は、ｎ領域であって、薄膜ダイオード2a,2b,2c,2d,…,2nのｎ領域23と同一工程にて同様に同一層に形成されている。さらに、このポリシリコン膜51に対向する第１保護膜24と第２保護膜25との間に他方の電極8a,8b,8c,…,8n-1,8nが積層されている。この他方の電極8a,8b,8c,…,8n-1,8nは、第１保護膜24を介してポリシリコン膜51に対向している。したがって、この他方の電極8a,8b,8c,…,8n-1,8nとポリシリコン膜51との間に所定の容量が形成される。
【００３７】
また、第１保護膜24および第２保護膜25には、ポリシリコン膜51に導通したコンタクトホール52が設けられており、このコンタクトホール52は、薄膜ダイオード2a,2b,2c,2d,…,2nの各コンタクトホール26,27と同一工程で同様に形成されている。そして、このコンタクトホール52を含む第２保護膜25上に電極部53が積層されている。この電極部53は、コンタクトホール52を介してポリシリコン膜51に接続されており、薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nと同一工程にて同様に同一層に形成されている。さらに、この電極部53を覆う第２保護膜25上に第３保護膜28が積層されている。
【００３８】
この結果、上述のように、コンデンサ6a,6b,6c,…,6n-1,6nの一方の電極7a,7b,7c,…,7n-1,7nを薄膜ダイオード2a,2b,2c,2d,…,2nのｎ領域23およびカソード電極4a,4b,4c,4d,…,4nと同様に形成するとともに、このコンデンサ6a,6b,6c,…,6n-1,6nの他方の電極8a,8b,8c,…,8n-1,8nを薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nと同様に形成することによって、薄膜ダイオード2a,2b,2c,2d,…,2nを形成する際に製造工程を増やさずにコンデンサ6a,6b,6c,…,6n-1,6nを形成できる。なお、このコンデンサ6a,6b,6c,…,6n-1,6nのポリシリコン膜51を、リンがｅ１９ａｔｍ／ｃｍ３程度と高濃度にドープされたｐ領域にすることもできる。
【００３９】
さらに、図１０および図１１に示す第６の実施の形態ように、チャージポンプ回路１のゲート制御型の各薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nを、このゲート電極31a,31b,31c,31d,…,31nを備えた薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極に接続させることもできる。すなわち、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nは、このゲート電極31a,31b,31c,31d,…,31nが設けられている薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nと、このアノード電極3a,3b,3c,3d,…,3n側に隣接して位置する薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nとの間に接続されている。したがって、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nは、コンデンサ6a,6b,6c,…,6n-1,6nの一方の電極7a,7b,7c,…,7n-1,7nにも接続されている。
【００４０】
具体的に、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31n上の第２保護膜25には、この第２保護膜25を貫通してゲート電極31a,31b,31c,31d,…,31nに導通したコンタクトホール55が設けられている。そして、このコンタクトホール55と薄膜ダイオード2a,2b,2c,2d,…,2nのｐ領域22に導通したコンタクトホール26を含む第２保護膜25上にアノード電極3a,3b,3c,3d,…,3nが積層されて、この薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nがゲート電極31a,31b,31c,31d,…,31nに接続されている。
【００４１】
さらに、この薄膜ダイオード2a,2b,2c,2d,…,2nのｎ領域23に導通したコンタクトホール27とコンデンサ6a,6b,6c,…,6n-1,6nのポリシリコン膜51に導通したコンタクトホール52とを含む第２の保護膜25上にカソード電極4a,4b,4c,4d,…,4nおよび電極部53が一体的に積層されて、この薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nとコンデンサ6a,6b,6c,…,6n-1,6nの電極部53とが電気的に接続されている。そして、薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nおよびカソード電極4a,4b,4c,4d,…,4nとコンデンサ6a,6b,6c,…,6n-1,6nの電極部53とを覆う第２保護膜25上に第３保護膜28が積層されている。
【００４２】
この結果、チャージポンプ回路１のゲート制御型の各薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nを、これら薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nに接続させることにより、これら薄膜ダイオード2a,2b,2c,2d,…,2nのｉ領域21の電位を、ゲート電極31a,31b,31c,31d,…,31nの電位に固定できるから、逆バイアス印加時の空乏層の広がりを抑制できる。さらに、図１２に示すように、チャージポンプ回路１のスイッチング素子としてｐｎ型のダイオードを用いた比較例に比べ、ガラス基板15の裏面から光を照射した場合の薄膜ダイオード2a,2b,2c,2d,…,2nの逆バイアス特性が低い値となる。したがって、図示しないバックライトからの光や外光に対する薄膜ダイオード2a,2b,2c,2d,…,2nの光リーク電流を低減できる。
【００４３】
さらに、チャージポンプ回路１のゲート制御型の各薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nを、これら薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nに接続させたことにより、図１３に示すように、ｐｉｎ型のダイオードやｐｎ型のダイオードに比べ、順バイアス電流が低くなる。したがって、これら薄膜ダイオード2a,2b,2c,2d,…,2nの電流の立ち上がりを向上できる。
【００４４】
また、図１４に示す第７の実施の形態のように、チャージポンプ回路１のゲート制御型の各薄膜ダイオード2a,2b,2c,2d,…,2nのそれぞれを負電極（ＶＳＳ）に対応させて、反転させて直列に接続させることもできる。この場合、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nは、このゲート電極31a,31b,31c,31d,…,31nを備えた薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nに接続されている。すなわち、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nは、このゲート電極31a,31b,31c,31d,…,31nが設けられている薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nと、このアノード電極3a,3b,3c,3d,…,3n側に隣接して位置する薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nとの間に接続されている。
【００４５】
この結果、これら各薄膜ダイオード2a,2b,2c,2d,…,2nのｉ領域21の電位を、これら各薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nのゲート電圧に固定できるから、上記第６の実施の形態と同様の作用効果を奏することができる。
【００４６】
さらに、図１５に示す第８の実施の形態のように、チャージポンプ回路１のゲート制御型の各薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nを、このゲート電極31a,31b,31c,31d,…,31nを備えた薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nに接続させることもできる。すなわち、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nは、このゲート電極31a,31b,31c,31d,…,31nが設けられている薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nと、このカソード電極4a,4b,4c,4d,…,4n側に隣接して位置する薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nとの間に接続されている。
【００４７】
この結果、これら各薄膜ダイオード2a,2b,2c,2d,…,2nのｉ領域21の電位を、これら各薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nのゲート電圧に固定できるから、上記第６の実施の形態と同様の作用効果を奏することができる。
【００４８】
また、図１６に示す第９の実施の形態のように、チャージポンプ回路１のゲート電極31a,31b,31c,31d,…,31nがカソード電極4a,4b,4c,4d,…,4nに接続された各薄膜ダイオード2a,2b,2c,2d,…,2nのそれぞれを負電極（ＶＳＳ）に対応させて、これら各薄膜ダイオード2a,2b,2c,2d,…,2nを反転させて直列に接続させることもできる。この場合、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nは、このゲート電極31a,31b,31c,31d,…,31nを備えた薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nに接続されている。すなわち、これら薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nは、このゲート電極31a,31b,31c,31d,…,31nが設けられている薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nと、このカソード電極4a,4b,4c,4d,…,4n側に隣接して位置する薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nとの間に接続されている。
【００４９】
この結果、これら各薄膜ダイオード2a,2b,2c,2d,…,2nのｉ領域21の電位を、これら各薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nのゲート電圧に固定できるから、上記第７の実施の形態と同様の作用効果を奏することができる。
【００５０】
さらに、図１７に示す第１０の実施の形態のように、薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nとコンデンサ6a,6b,6c,…,6n-1,6nの電極部53とを一体的にすることもできる。この場合、薄膜ダイオード2a,2b,2c,2d,…,2nのｎ領域23とコンデンサ6a,6b,6c,…,6n-1,6nのポリシリコン膜51とも一体的に構成されてｎ領域57として構成されている。さらに、このｎ領域57とｉ領域21との間には、ｎ−領域29が設けられている。そして、このｎ領域57上の第１保護膜24および第２保護膜25には、これら第１保護膜24および第２保護膜25を貫通してｎ領域27に導通した導通部としてのコンタクトホール58が設けられている。このコンタクトホール58は、コンデンサ6a,6b,6c,…,6n-1,6nの一方の電極7a,7b,7c,…,7n-1,7nより薄膜ダイオード2a,2b,2c,2d,…,2nのゲート電極31a,31b,31c,31d,…,31nの反対側に設けられている。
【００５１】
そして、このコンタクトホール58を含む第２保護膜25上に電極部53を兼ねたカソード電極4a,4b,4c,4d,…,4nが積層されている。さらに、このカソード電極4a,4b,4c,4d,…,4nおよび薄膜ダイオード2a,2b,2c,2d,…,2nのアノード電極3a,3b,3c,3d,…,3nを覆う第２保護膜25上に第３保護膜28が積層されている。
【００５２】
この結果、これら薄膜ダイオード2a,2b,2c,2d,…,2nのカソード電極4a,4b,4c,4d,…,4nとコンデンサ6a,6b,6c,…,6n-1,6nの電極部53と一体的に構成し、この電極部53を兼ねたカソード電極4a,4b,4c,4d,…,4nとすることにより、これら薄膜ダイオード2a,2b,2c,2d,…,2nとコンデンサ6a,6b,6c,…,6n-1,6nとを素子分離する必要がなくなるので、これら薄膜ダイオード2a,2b,2c,2d,…,2nおよびコンデンサ6a,6b,6c,…,6n-1,6nを備えたチャージポンプ回路１を小型化できる。
【００５３】
さらに、図１８に示す第１１の実施の形態のように、薄膜ダイオード2a,2b,2c,2d,…,2nの半導体層41のｎ−領域29を省略して構成し、この薄膜ダイオード2a,2b,2c,2d,…,2nをより小型化することもできる。
【００５４】
なお、上記第１ないし第１１の実施の形態では、チャージポンプ回路１のスイッチング素子としてｐｉｎ型の薄膜ダイオード2a,2b,2c,2d,…,2nを用いたが、これらｐｉｎ型の薄膜ダイオード2a,2b,2c,2d,…,2n以外の種々のトランジスタやサイリスタなどのスイッチング素子であっても対応させて用いることができる。
【００５５】
また、図１９に示す第１２の実施の形態のように、チャージポンプ回路１中の薄膜ダイオード2a,2b,2c,2d,…,2nをスイッチング素子である薄膜トランジスタ61,62,63,64にすることもできる。そして、このチャージポンプ回路１は、複数、例えば４個の薄膜トランジスタ61,62,63,64と、複数、例えば２個のコンデンサ6a,6bとにて構成されている。ここで、これら薄膜トランジスタ61,62,63,64は、ポリシリコンにて構成された図示しない半導体層を備えている。また、コンデンサ6aはチャージポンプ容量であって、コンデンサ6bは出力容量である。
【００５６】
そして、薄膜トランジスタ61は、ｎ型に構成されており、この薄膜トランジスタ61の一方の電源端子であるソース電極61Sが接地されてグランド（ＧＮＤ）されている。また、この薄膜トランジスタ61の制御端子であるゲート電極61Gには、駆動クロック信号（ＣＬＫ１）が入力される。さらに、この薄膜トランジスタ61の他方の電源端子であるドレイン電極61Dは、コンデンサ6aの負極側の端子（C−）である一方の電極7aに接続されている。
【００５７】
また、薄膜トランジスタ62は、ｐ型に構成されており、この薄膜トランジスタ62の一方の端子であるソース電極62Sには入力電圧ＶＤＤＩＮが入力される。また、この薄膜トランジスタ62の制御端子であるゲート電極62Gには、クロック信号（ＣＬＫ２）が入力される。さらに、この薄膜トランジスタ62の他方の端子であるドレイン電極62Dは、コンデンサ6aの一方の電極7aに接続されている。
【００５８】
そして、薄膜トランジスタ63はｎ型に構成されており、この薄膜トランジスタ63の一方の端子であるソース電極63Sには入力電圧ＶＤＤＩＮが入力される。また、この薄膜トランジスタ63の制御端子であるゲート電極63Gには、クロック信号（ＣＬＫ３）が入力される。さらに、この薄膜トランジスタ63の他方の端子であるドレイン電極63Dは、コンデンサ6aの正極側の端子（C＋）である他方の電極8aに接続されている。
【００５９】
また、薄膜トランジスタ64は、出力段容量を充電するスイッチとなるスイッチング素子であり、ｐ型に構成されている。そして、この薄膜トランジスタ64の一方の端子であるソース電極64Sは、コンデンサ6aの他方の電極8aに接続されている。また、この薄膜トランジスタ64の制御端子であるゲート電極64Gには、クロック信号（ＣＬＫ４）が入力される。さらに、この薄膜トランジスタ64の他方の端子であるドレイン電極64Dは、コンデンサ6bの一方の電極7bに接続されている。そして、このコンデンサ6bの一方の電極7bと薄膜トランジスタ64のドレイン電極64Dとの間から出力電圧ＶＤＤＯＵＴが出力される。さらに、このコンデンサ6bの他方の電極8bは、接地されてグランド（ＧＮＤ）されている。
【００６０】
次に、上記第１２の実施の形態のチャージポンプ回路の駆動方法を説明する。
【００６１】
まず、チャージポンプ回路１の電源投入時には、図２０に示すように、クロック信号のＣＬＫ１、ＣＬＫ２、ＣＬＫ３およびＣＬＫ４がハイ、ハイ、ハイおよびローとなるように制御されている。そして、薄膜トランジスタ61,63,64のそれぞれがオン状態となるとともに、薄膜トランジスタ62がオフ状態となり、コンデンサ6a,6bのそれぞれに充電される。よって、コンデンサ6aの他方の電極8aと出力電圧ＶＤＤＯＵＴと入力電圧ＶＤＤＩＮとが等しい電圧になる。
【００６２】
次いで、クラック信号ＣＬＫ１およびＣＬＫ３のそれぞれをローとすることによって、薄膜トランジスタ61,63のそれぞれがオフ状態となる。さらに、クラック信号ＣＬＫ２をローにすることによって、薄膜トランジスタ62がオン状態となる。このとき、コンデンサ6aの一方の電極7aの電圧が入力電圧ＶＤＤＩＮの２倍の電圧となり、薄膜トランジスタ64を介してコンデンサ6bに、これらコンデンサ6a,6bの電圧が等しくなるまで充電され、出力電圧ＶＤＤＯＵＴの電圧が入力電圧ＶＤＤＩＮの電圧の１．５倍になる。
【００６３】
ここで、この薄膜トランジスタ64に印加されるソース電極64Sとドレイン電極64Dとの間のソースドレイン電圧は、入力電圧ＶＤＤＩＮ以下となる。このため、この薄膜トランジスタ64の劣化が生じない。
【００６４】
さらに、クラック信号ＣＬＫ２およびＣＬＫ４のそれぞれをハイとすることによって、薄膜トランジスタ62,64のそれぞれをオフ状態にした後に、クラック信号ＣＬＫ１およびＣＬＫ３のそれぞれをハイにすることによって、薄膜トランジスタ61,63のそれぞれをオン状態にし、コンデンサ6aを充電する。
【００６５】
この結果、上述の動作を繰り返すことによって、出力電圧ＶＤＤＯＵＴが入力電圧ＶＤＤＩＮの１．５倍、１．７５倍、１．８７５倍、１．９３８倍と上昇し、最終的に出力電圧ＶＤＤＯＵＴは入力電圧ＶＤＤＩＮの約２倍となる。
【００６６】
上述したように、上記第１２の実施の形態によれば、出力容量であるコンデンサ6bに一旦入力電圧ＶＤＤＩＮを印加して、このコンデンサ6bを充電した後に、チャージポンプ回路１を駆動させる構成とした。この結果、薄膜トランジスタ64のゲート電極64Gのゲート電圧がハイ状態で、自動的に出力電圧ＶＤＤＯＵＴの電圧と等しくなる。このため、この薄膜トランジスタ64のオフ状態を維持でき、コンデンサ6bからの逆流電流を防止できるから、チャージポンプ回路１による昇圧効率を向上できる。
【００６７】
さらに、入力電圧ＶＤＤＩＮと同等レベルのドレイン耐圧を有する薄膜トランジスタ64を用いても、この薄膜トランジスタ64のドレイン電極64Dへの負荷としてのストレスであるドレインストレスによって、この薄膜トランジスタ64が劣化することがない。したがって、この薄膜トランジスタ64を備えたチャージポンプ回路１の信頼性を向上できる。
【００６８】
また、図２１および図２２に示す第１３の実施の形態のように、変圧回路としてのレベルシフタ回路71が接続されたチャージポンプ回路１とすることもできる。そして、このチャージポンプ回路１の薄膜トランジスタ64のゲート電極64Gには、クロック信号（ＣＬＫ５）が入力される。一方、レベルシフタ回路71は、駆動信号を入力電圧から出力電圧に変換する変圧回路であって、複数、例えば計６個の薄膜トランジスタ72,73,74,75,76,77を備えている。そして、このレベルシフタ回路71の薄膜トランジスタ72は、ｎ型に構成され、ソース電極72Sが接地され、ゲート電極72Gにクロック信号（ＣＬＫ４）が入力される入力端子81が接続され、ドレイン電極72Dが薄膜トランジスタ73のソース電極73Sに接続されている。また、この薄膜トランジスタ73は、ｐ型で、ゲート電極73Gが入力端子81に接続され、ドレイン電極73Dが薄膜トランジスタ74のソース電極74Sに接続されている。
【００６９】
さらに、この薄膜トランジスタ74は、ゲート電極74Gがクロック信号（ＣＬＫ５）を出力する出力信号端子82に接続され、ドレイン電極74Dが出力電圧ＶＤＤＯＵＴを出力するＶＤＤＯＵＴ端子83に接続されている。また、薄膜トランジスタ75は、ドレイン電極75DがＶＤＤＯＵＴ端子83に接続され、ゲート電極75Gが薄膜トランジスタ73のソース電極73Sおよび薄膜トランジスタ72のドレイン電極72Dのそれぞれに接続され、ソース電極75Sが薄膜トランジスタ76のドレイン電極76Dに接続されている。
【００７０】
そして、この薄膜トランジスタ76は、ゲート電極76Gが逆クロック信号（／ＣＬＫ４）が入力される入力端子84に接続され、ソース電極76Sが薄膜トランジスタ74のゲート電極74Gと出力信号端子82と薄膜トランジスタ77のドレイン電極77Dとのそれぞれに接続されている。ここで、この入力端子84から入力される逆クロック信号（／ＣＬＫ４）は、クロック信号（ＣＬＫ４）に対して逆位相のクロック信号である。また、この薄膜トランジスタ77は、ゲート電極77Gが入力端子84に接続され、ソース電極77Sが接地されている。
【００７１】
さらに、レベルシフタ回路71の出力信号端子82は、薄膜トランジスタ64のゲート電極64Gに接続されている。この結果、この出力信号端子82からは、クロック信号ＣＬＫ４と同じタイミングで振幅が出力電圧ＶＤＤＯＵＴと等しい電圧が出力される。
【００７２】
次に、上記第１３の実施の形態のチャージポンプ回路の駆動方法を説明する。
【００７３】
まず、チャージポンプ回路１の電源投入時には、図２３に示すように、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３およびＣＬＫ４がハイ、ハイ、ハイおよびローとなるように制御され、クロック信号ＣＬＫ５もローとなる。そして、薄膜トランジスタ61,63,64のそれぞれがオン状態となるとともに、薄膜トランジスタ62がオフ状態となり、コンデンサ6a,6bのそれぞれに充電される。よって、コンデンサ6aの他方の電極8aと出力電圧ＶＤＤＯＵＴと入力電圧ＶＤＤＩＮとが等しい電圧になる。
【００７４】
次いで、クラック信号ＣＬＫ１およびＣＬＫ３のそれぞれをローとすることによって、薄膜トランジスタ61,63のそれぞれがオフ状態となる。さらに、クラック信号ＣＬＫ２をローとすることによって、薄膜トランジスタ62がオン状態となる。このとき、コンデンサ6aの一方の電極7aの電圧が入力電圧ＶＤＤＩＮと等しくなる。このため、このコンデンサ6aの一方の電極7aの電圧が入力電圧ＶＤＤＩＮの２倍の電圧となり、薄膜トランジスタ64を介してコンデンサ6bに、これらコンデンサ6a,6bの電圧が等しくなるまで充電され、出力電圧ＶＤＤＯＵＴが入力電圧ＶＤＤＩＮの１．５倍になる。
【００７５】
ここで、この薄膜トランジスタ64に印加されるソース電極64Sとドレイン電極64Dとの間のソースドレイン電圧は、入力電圧ＶＤＤＩＮ以下となる。このため、この薄膜トランジスタ64の劣化が生じない。
【００７６】
さらに、クラック信号ＣＬＫ２およびＣＬＫ４のそれぞれをハイとすることによって、クロック信号ＣＬＫ５がハイとなり、薄膜トランジスタ62,64のそれぞれをオフ状態にした後に、クラック信号ＣＬＫ１およびＣＬＫ３のそれぞれをハイとすることによって、薄膜トランジスタ61,63のそれぞれをオン状態にし、コンデンサ6aを充電する。
【００７７】
この結果、上述の動作を繰り返すことによって、出力電圧ＶＤＤＯＵＴが入力電圧ＶＤＤＩＮの１．５倍、１．７５倍、１．８７５倍、１．９３８倍と上昇し、最終的に出力電圧ＶＤＤＯＵＴが入力電圧ＶＤＤＩＮの約２倍となる。
【００７８】
したがって、上記第１３の実施の形態によれば、薄膜トランジスタ64のゲート電極64Gのゲート電圧がハイ状態では、自動的に出力電圧ＶＤＤＯＵＴの電圧と等しくなる。このため、この薄膜トランジスタ64のオフ状態を維持でき、コンデンサ6bからの逆流電流を防止できるから、チャージポンプ回路１による昇圧効率をより向上できる。よって、上記第１２の実施の形態と同様の作用効果を奏することができる。
【００７９】
さらに、図２４および図２５に示す第１４の実施の形態のように、チャージポンプ回路１に接続されたレベルシフタ回路71の出力信号端子82を抵抗R1および抵抗R2にて分割して分圧して、これら抵抗R1,R2の間に出力端子91を接続させることもできる。この場合、これら抵抗R1,R2は、出力信号端子82に対して直列に接続された抵抗回路92である。そして、チャージポンプ回路１の薄膜トランジスタ64のゲート電極64Gには、クロック信号（ＣＬＫ８）が入力される。
【００８０】
一方、レベルシフタ回路71は、入力端子81にクロック信号（ＣＬＫ６）が入力され、出力信号端子82からクロック信号（ＣＬＫ７）が出力される。さらに、このレベルシフタ回路71は、入力端子84に逆クロック信号（／ＣＬＫ６）が入力され、出力端子91からクロック信号（ＣＬＫ８）が出力される。ここで、入力端子84から入力される逆クロック信号（／ＣＬＫ６）は、クロック信号（ＣＬＫ６）に対して逆位相のクロック信号である。
【００８１】
さらに、このレベルシフタ回路71の出力端子91には、チャージポンプ回路１の薄膜トランジスタ64のゲート電極64Gが接続されている。よって、このレベルシフタ回路71の出力端子91からは、クロック信号ＣＬＫ６と同じタイミングで出力電圧ＶＤＤＯＵＴの電圧より小さい振幅の電圧が出力される。また、クロック信号ＣＬＫ７が入力電圧ＶＤＤＩＮと等しいときには、クロック信号ＣＬＫ７とクロック信号ＣＬＫ８との電位差が薄膜トランジスタ64の閾値電圧（Ｖｔｈ）よりもわずかに大きくなるように、このレベルシフタ回路71の抵抗R1,R2の抵抗値を決定する。
【００８２】
この結果、図２６に示すように、薄膜トランジスタ64がクロック信号の高低に関わらず、出力電圧ＶＤＤＯＵＴと入力電圧ＶＤＤＩＮとが等しくなるまでオン状態が維持される。よって、チャージポンプ回路１のコンデンサ6aが充電されている間に、コンデンサ6bも同様に充電される。なお、クロック信号ＣＬＫ６は、クロック信号ＣＬＫ２と同位相であってもかまわない。
【００８３】
したがって、上記第１４の実施の形態によれば、薄膜トランジスタ64のゲート電圧がハイ状態では、自動的に出力電圧ＶＤＤＯＵＴの電圧と等しくなるから、上記第１３の実施の形態と同様の作用効果を奏することができるとともに、電源投入に際し特別な復帰回路などのシーケンスを組むことなしに、薄膜トランジスタ64に入力電圧ＶＤＤＩＮ以上の電圧が印加されることを防止できるので、チャージポンプ回路１を簡略化できる。
【００８４】
なお、上記第１２ないし１４の実施の形態では、薄膜トランジスタ61,62,63,64としてｐ型あるいはｎ型のいずれであっても良く、その他のスイッチング素子であってもよい。
【図面の簡単な説明】
【００８５】
【図１】本発明の昇圧回路の第１の実施の形態の一部を示す説明構成図である。
【図２】同上昇圧回路のスイッチング素子を示す説明断面図である。
【図３】同上昇圧回路の段数に対する出力電圧を示すグラフである。
【図４】同上昇圧回路の逆バイアス電圧に対する逆バイアス電流を示すグラフである。
【図５】本発明の昇圧回路の第２の実施の形態の一部を示す説明断面図である。
【図６】本発明の昇圧回路の第３の実施の形態の一部を示す説明断面図である。
【図７】本発明の昇圧回路の第４の実施の形態の一部を示す説明断面図である。
【図８】同上昇圧回路のインバータ回路を示す説明構成図である。
【図９】本発明の昇圧回路の第５の実施の形態の一部を示す説明断面図である。
【図１０】本発明の昇圧回路の第６の実施の形態の一部を示す説明構成図である。
【図１１】同上昇圧回路の一部を示す説明断面図である。
【図１２】同上昇圧回路の光照射時の逆バイアス電圧に対する逆バイアス電流を示すグラフである。
【図１３】同上昇圧回路の順バイアス電圧に対する順バイアス電流を示すグラフである。
【図１４】本発明の昇圧回路の第７の実施の形態の一部を示す説明構成図である。
【図１５】本発明の昇圧回路の第８の実施の形態の一部を示す説明構成図である。
【図１６】本発明の昇圧回路の第９の実施の形態の一部を示す説明構成図である。
【図１７】本発明の昇圧回路の第１０の実施の形態の一部を示す説明構成図である。
【図１８】本発明の昇圧回路の第１１の実施の形態の一部を示す説明構成図である。
【図１９】本発明の昇圧回路の第１２の実施の形態の一部を示す説明構成図である。
【図２０】同上昇圧回路の駆動方法と出力電圧を示す説明図である。
【図２１】本発明の昇圧回路の第１３の実施の形態の一部を示す説明構成図である。
【図２２】同上昇圧回路の変圧回路を示す説明構成図である。
【図２３】同上昇圧回路の駆動方法と出力電圧を示す説明図である。
【図２４】本発明の昇圧回路の第１４の実施の形態の一部を示す説明構成図である。
【図２５】同上昇圧回路の変圧回路を示す説明構成図である。
【図２６】同上昇圧回路の駆動方法と出力電圧を示す説明図である。
【符号の説明】
【００８６】
１ 昇圧回路としてのチャージポンプ回路
2a,2b,2c,2d,…,2n スイッチング素子としてのダイオードである薄膜ダイオード
3a,3b,3c,3d,…,3n アノード電極
4a,4b,4c,4d,…,4n カソード電極
6a,6b,6c,6d,…,6n 容量としてのコンデンサ
7a,7b,7c,7d,…,7n 電極
8a,8b,8c,8d,…,8n 電極
11 信号線としての第１信号ライン
12 信号線としての第２信号ライン
17 半導体層
21 ｉ領域
22 ｐ領域
23 ｎ領域
31a,31b,31c,31d,…,31n ゲート電極
33 インバータ回路
34 電界効果トランジスタであるｐ型薄膜トランジスタ
35 電界効果トランジスタであるｎ型薄膜トランジスタ
41 半導体層
42 チャネル領域
43 ソース領域
44 ドレイン領域
45 ゲート電極
46 ソース電極
47 ドレイン電極
61,62,63,64 スイッチング素子としての薄膜トランジスタ
61S,62S,63S,64S 電源端子としてのソース電極
61D,62D,63D,64D 電源端子としてのドレイン電極
61G,62G,63G,64G 制御端子としてのゲート電極
71 変圧回路としてのレベルシフタ回路
92 抵抗回路
【特許請求の範囲】
【請求項１】
両端間に電源電圧が印加され直列に接続された複数のスイッチング素子と、
これらスイッチング素子の接続点と信号線との間に接続された複数の容量と
を具備したことを特徴とする昇圧回路。
【請求項２】
スイッチング素子は、ダイオードで、
このダイオードは、ｉ領域と、このｉ領域を挟んで設けられたｐ領域およびｎ領域とを有する半導体層を備え、この半導体層のｐ領域にアノード電極が接続され、前記半導体層のｎ領域にカソード電極が接続されている
ことを特徴とする請求項１記載の昇圧回路。
【請求項３】
ダイオードは、半導体層のｉ領域に離間対向して設けられたゲート電極を有する
ことを特徴とする請求項２記載の昇圧回路。
【請求項４】
ダイオードは、ゲート電極がアノード電極およびカソード電極のいずれか一方に接続されている
ことを特徴とする請求項３記載の昇圧回路。
【請求項５】
電界効果トランジスタを備えたインバータ回路を具備し、
前記インバータ回路の電界効果トランジスタは、チャネル領域とこのチャネル領域を挟んで設けられたソース領域とドレイン領域とを有する半導体層、前記チャネル領域に離間対向して設けられたゲート電極、前記ソース領域に接続されたソース電極、および前記ドレイン領域に接続されたドレイン電極を備え、
ダイオードは、このダイオードの半導体層が前記電界効果トランジスタの半導体層と同じ層に設けられ、このダイオードのアノード電極およびカソード電極が前記電界効果トランジスタのソース電極およびドレイン電極と同じ層に設けられている
ことを特徴とする請求項２ないし４いずれか記載の昇圧回路。
【請求項６】
容量は、一対の電極を有しこれら一対の電極のいずれか一方がダイオードのゲート電極と同じ層に設けられている
ことを特徴とする請求項２ないし５いずれか記載の昇圧回路。
【請求項７】
一対の電源端子および制御端子を有し前記電源端子のいずれか一方に電源電圧が印加されるスイッチング素子と、
一対の電極を有しこれら電極のいずれか一方が前記スイッチング素子の電源端子のいずれか他方に接続され前記電極のいずれか他方から出力電圧が出力される容量と
を具備したことを特徴とする昇圧回路。
【請求項８】
電源電圧を出力電圧に変圧する変圧回路を具備した
ことを特徴とする請求項７記載の昇圧回路。
【請求項９】
変圧回路は、スイッチング素子の制御端子に電気的に接続され、この制御端子に出力電圧を印加させる
ことを特徴とする請求項８記載の昇圧回路。
【請求項１０】
変圧回路に接続されこの変圧回路から出力される出力電圧を分圧する抵抗回路を具備し、
スイッチング素子は、制御端子が前記抵抗回路に接続されている
ことを特徴とする請求項８または９記載の昇圧回路。
【請求項１１】
一対の電源端子および制御端子を有し前記電源端子のいずれか一方に電源電圧が印加されるスイッチング素子と、一対の電極を有しこれら電極のいずれか一方が前記スイッチング素子の電源端子のいずれか他方に接続され前記電極のいずれか他方から出力電圧が出力される容量とを具備した昇圧回路の駆動方法であって、
前記電源電圧をスイッチング素子の電源端子のいずれか一方に印加するときに、前記電源電圧に等しい電圧を前記容量の電極のいずれか一方に印加する
ことを特徴とする昇圧回路の駆動方法。
【請求項１】
両端間に電源電圧が印加され直列に接続された複数のスイッチング素子と、
これらスイッチング素子の接続点と信号線との間に接続された複数の容量と
を具備したことを特徴とする昇圧回路。
【請求項２】
スイッチング素子は、ダイオードで、
このダイオードは、ｉ領域と、このｉ領域を挟んで設けられたｐ領域およびｎ領域とを有する半導体層を備え、この半導体層のｐ領域にアノード電極が接続され、前記半導体層のｎ領域にカソード電極が接続されている
ことを特徴とする請求項１記載の昇圧回路。
【請求項３】
ダイオードは、半導体層のｉ領域に離間対向して設けられたゲート電極を有する
ことを特徴とする請求項２記載の昇圧回路。
【請求項４】
ダイオードは、ゲート電極がアノード電極およびカソード電極のいずれか一方に接続されている
ことを特徴とする請求項３記載の昇圧回路。
【請求項５】
電界効果トランジスタを備えたインバータ回路を具備し、
前記インバータ回路の電界効果トランジスタは、チャネル領域とこのチャネル領域を挟んで設けられたソース領域とドレイン領域とを有する半導体層、前記チャネル領域に離間対向して設けられたゲート電極、前記ソース領域に接続されたソース電極、および前記ドレイン領域に接続されたドレイン電極を備え、
ダイオードは、このダイオードの半導体層が前記電界効果トランジスタの半導体層と同じ層に設けられ、このダイオードのアノード電極およびカソード電極が前記電界効果トランジスタのソース電極およびドレイン電極と同じ層に設けられている
ことを特徴とする請求項２ないし４いずれか記載の昇圧回路。
【請求項６】
容量は、一対の電極を有しこれら一対の電極のいずれか一方がダイオードのゲート電極と同じ層に設けられている
ことを特徴とする請求項２ないし５いずれか記載の昇圧回路。
【請求項７】
一対の電源端子および制御端子を有し前記電源端子のいずれか一方に電源電圧が印加されるスイッチング素子と、
一対の電極を有しこれら電極のいずれか一方が前記スイッチング素子の電源端子のいずれか他方に接続され前記電極のいずれか他方から出力電圧が出力される容量と
を具備したことを特徴とする昇圧回路。
【請求項８】
電源電圧を出力電圧に変圧する変圧回路を具備した
ことを特徴とする請求項７記載の昇圧回路。
【請求項９】
変圧回路は、スイッチング素子の制御端子に電気的に接続され、この制御端子に出力電圧を印加させる
ことを特徴とする請求項８記載の昇圧回路。
【請求項１０】
変圧回路に接続されこの変圧回路から出力される出力電圧を分圧する抵抗回路を具備し、
スイッチング素子は、制御端子が前記抵抗回路に接続されている
ことを特徴とする請求項８または９記載の昇圧回路。
【請求項１１】
一対の電源端子および制御端子を有し前記電源端子のいずれか一方に電源電圧が印加されるスイッチング素子と、一対の電極を有しこれら電極のいずれか一方が前記スイッチング素子の電源端子のいずれか他方に接続され前記電極のいずれか他方から出力電圧が出力される容量とを具備した昇圧回路の駆動方法であって、
前記電源電圧をスイッチング素子の電源端子のいずれか一方に印加するときに、前記電源電圧に等しい電圧を前記容量の電極のいずれか一方に印加する
ことを特徴とする昇圧回路の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２００６−３３２２３７（Ｐ２００６−３３２２３７Ａ）
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【出願番号】特願２００５−１５２３０８（Ｐ２００５−１５２３０８）
【出願日】平成１７年５月２５日（２００５．５．２５）
【出願人】（３０２０２０２０７）東芝松下ディスプレイテクノロジー株式会社 (2,170)
【Ｆターム（参考）】
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【出願日】平成１７年５月２５日（２００５．５．２５）
【出願人】（３０２０２０２０７）東芝松下ディスプレイテクノロジー株式会社 (2,170)
【Ｆターム（参考）】
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