液晶表示装置
【課題】ＴＦＴの工程を複雑化させることなくシステムオンパネル化を実現し、なおかつコストを抑えることができる液晶表示装置の提案を課題とする。
【解決手段】画素部に液晶素子と、液晶素子に印加される電圧を制御するＴＦＴとを有する画素が設けられており、駆動回路が有するＴＦＴと、液晶素子に印加される電圧を制御するＴＦＴとは、ゲート電極とゲート電極上に形成されたゲート絶縁膜と、ゲート絶縁膜を間に挟んでゲート電極と重なっている第１の半導体膜と、第１の半導体膜上に形成された一対の第２の半導体膜とを有し、一対の第２の半導体膜には一導電型を付与する不純物が添加されており、第１の半導体膜はセミアモルファス半導体で形成されていることを特徴とする液晶表示装置。
【解決手段】画素部に液晶素子と、液晶素子に印加される電圧を制御するＴＦＴとを有する画素が設けられており、駆動回路が有するＴＦＴと、液晶素子に印加される電圧を制御するＴＦＴとは、ゲート電極とゲート電極上に形成されたゲート絶縁膜と、ゲート絶縁膜を間に挟んでゲート電極と重なっている第１の半導体膜と、第１の半導体膜上に形成された一対の第２の半導体膜とを有し、一対の第２の半導体膜には一導電型を付与する不純物が添加されており、第１の半導体膜はセミアモルファス半導体で形成されていることを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを駆動回路及び画素部に用いた液晶表示装置に関する。
【背景技術】
【０００２】
安価なガラス基板を用いて形成される液晶表示装置は、解像度が高くなるにつれて、実
装に用いる画素部周辺の領域（額縁領域）の基板に占める割合が増大し、小型化が妨げら
れる傾向がある。そのため、単結晶のシリコンウェハを用いて形成されたＩＣをガラス基
板に実装する方式には限界があると考えられており、駆動回路を含む集積回路を画素部と
同じガラス基板上に一体形成する技術、所謂システムオンパネル化が重要視されている。
【０００３】
多結晶半導体膜を用いた薄膜トランジスタ（多結晶ＴＦＴ）は、非晶質半導体膜を用い
たＴＦＴに比べて移動度が２桁以上高く、液晶表示装置の画素部とその周辺の駆動回路を
同一基板上に一体形成できるという利点を有している。しかし非晶質半導体膜を用いた場
合に比べて、半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減し
、コストが高まるという難点がある。
【０００４】
例えば、多結晶半導体膜の形成に一般的に用いられているレーザアニール法の場合、結
晶性を高めるのに必要なエネルギー密度を確保する必要がある。そのため、レーザビーム
の長軸の長さに限界があり、結晶化の工程におけるスループットを低下させたり、レーザ
ビームのエッジ近傍において結晶性にばらつきが生じたりするため、基板の寸法に制限が
生じている。また、レーザ光のエネルギー自体がばらつくことで、半導体膜の結晶性にば
らつきが生じ、被処理物への処理を均一に行なうことが難しいという欠点を有している。
【０００５】
しかしながら、非晶質半導体膜でチャネル形成領域を形成したＴＦＴの電界効果移動度
は大きくても０．４〜０．８ｃｍ2／Ｖ・ｓｅｃ程度しか得ることができない。それゆえ
、画素部にスイッチング素子として用いることはできるが、画素を選択するための走査線
駆動回路や、該選択された画素にビデオ信号を供給するための信号線駆動回路など、高速
動作が要求される駆動回路には不向きであると考えられている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上述した問題に鑑み、ＴＦＴの工程を複雑化させることなくシステムオンパネ
ル化を実現し、なおかつコストを抑えることができる液晶表示装置の提案を課題とする。
【課題を解決するための手段】
【０００７】
本発明は、非晶質半導体膜の中に結晶粒が分散するように存在しているセミアモルファ
ス半導体膜を用い、薄膜トランジスタ（ＴＦＴ）を作製し、該ＴＦＴを画素部または駆動
回路に用いて液晶表示装置を作製する。セミアモルファス半導体膜を用いたＴＦＴは、そ
の移動度が２〜１０ｃｍ2／Ｖ・ｓｅｃと、非晶質半導体膜を用いたＴＦＴの２〜２０倍
の移動度を有しているので、駆動回路の一部または全体を、画素部と同じ基板上に一体形
成することができる。
【０００８】
そしてセミアモルファス半導体膜は、多結晶半導体膜と異なり、セミアモルファス半導
体膜として直接基板上に成膜することができる。具体的には、ＳｉＨ4をＨ2で流量比２〜
１０００倍、好ましくは１０〜１００倍に希釈して、プラズマＣＶＤ法を用いて成膜する
ことができる。上記方法を用いて作製されたセミアモルファス半導体膜は、０．５ｎｍ〜
２０ｎｍの結晶粒を非晶質半導体中に含む微結晶半導体膜も含んでいる。よって、多結晶
半導体膜を用いる場合と異なり、半導体膜の成膜後に結晶化の工程を設ける必要がない。
そして、レーザ光を用いた結晶化のように、レーザビームの長軸の長さに限界があるため
に、基板の寸法に制限が生じるようなことがない。また、ＴＦＴの作製における工程数を
削減することができ、その分、液晶表示装置の歩留まりを高め、コストを抑えることがで
きる。
【０００９】
なお本発明では、セミアモルファス半導体膜を少なくともチャネル形成領域に用いてい
れば良い。またチャネル形成領域は、その膜厚方向において全てセミアモルファス半導体
である必要はなく、少なくとも一部にセミアモルファス半導体を含んでいれば良い。
【００１０】
また液晶表示装置は、液晶素子が設けられたパネルと、該パネルにコントローラを含む
ＩＣ等を実装した状態にあるモジュールとを含む。なお液晶素子は、画素電極と、対向電
極と、画素電極と対向電極の間に設けられた液晶とを有する。さらに本発明は、該液晶表
示装置を作製する過程における、液晶素子が完成する前の一形態に相当する素子基板に関
し、該素子基板は、ビデオ信号の電位が液晶素子の画素電極に与えられるのを制御するた
めの手段を、複数の各画素に備える。素子基板は、具体的には、液晶素子の画素電極のみ
が形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、パタ
ーニングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる
。
【発明の効果】
【００１１】
本発明は、成膜後における半導体膜の結晶化の工程を削減することができ、ＴＦＴの工
程を複雑化させることなく、液晶表示装置のシステムオンパネル化を実現することができ
る。
【図面の簡単な説明】
【００１２】
【図１】本発明の液晶表示装置の断面図。
【図２】本発明の液晶表示装置における画素の回路図及び断面図。
【図３】本発明の液晶表示装置の断面図。
【図４】本発明の液晶表示装置における、素子基板の一形態を示す図。
【図５】本発明の液晶表示装置における、素子基板の一形態を示す図。
【図６】本発明の液晶表示装置の構成を示すブロック図。
【図７】本発明の液晶表示装置の作製工程を示す図。
【図８】本発明の液晶表示装置の作製工程を示す図。
【図９】本発明の液晶表示装置の作製工程を示す図。
【図１０】本発明の液晶表示装置の作製工程を示す図。
【図１１】本発明の液晶表示装置におけるセミアモルファスＴＦＴの一形態を示す図。
【図１２】本発明の液晶表示装置に用いられる、シフトレジスタの一形態を示す図。
【図１３】本発明の液晶表示装置の上面図及び断面図。
【図１４】本発明の液晶表示装置を用いた電子機器の図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多く
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱すること
なくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従っ
て、本実施の形態の記載内容に限定して解釈されるものではない。
【００１４】
次に、本発明の液晶表示装置に用いられるＴＦＴの構成について説明する。図１に、駆
動回路に用いられるＴＦＴの断面図と、画素部に用いられるＴＦＴの断面図を示す。１０
１は駆動回路に用いられるＴＦＴの断面図に相当し、１０２は画素部に用いられるＴＦＴ
に断面図に相当し、１０３は該ＴＦＴ１０２によって電流が供給される液晶素子の断面図
に相当する。ＴＦＴ１０１、１０２は逆スタガ型（ボトムゲート型）である。なおセミア
モルファスＴＦＴはｐ型よりもｎ型の方が、移動度が高いので駆動回路に用いるのにより
適しているが、本発明ではＴＦＴはｎ型であってもｐ型であってもどちらでも良い。いず
れの極性のＴＦＴを用いる場合でも、同一の基板上に形成するＴＦＴを全て同じ極性にそ
ろえておくことが、工程数を抑えるためにも望ましい。
【００１５】
駆動回路のＴＦＴ１０１は、第１の基板１００上に形成されたゲート電極１１０と、ゲ
ート電極１１０を覆っているゲート絶縁膜１１１と、ゲート絶縁膜１１１を間に挟んでゲ
ート電極１１０と重なっている、セミアモルファス半導体膜で形成された第１の半導体膜
１１２とを有している。さらにＴＦＴ１０１は、ソース領域またはドレイン領域として機
能する一対の第２の半導体膜１１３と、第１の半導体膜１１２と第２の半導体膜１１３の
間に設けられた第３の半導体膜１１４とを有している。
【００１６】
図１では、ゲート絶縁膜１１１が２層の絶縁膜で形成されているが、本発明はこの構成
に限定されない。ゲート絶縁膜１１１が単層または３層以上の絶縁膜で形成されていても
良い。
【００１７】
また第２の半導体膜１１３は、非晶質半導体膜またはセミアモルファス半導体膜で形成
されており、該半導体膜に一導電型を付与する不純物が添加されている。そして一対の第
２の半導体膜１１３は、第１の半導体膜１１２のチャネルが形成される領域を間に挟んで
、向かい合っている。
【００１８】
また第３の半導体膜１１４は、非晶質半導体膜またはセミアモルファス半導体膜で形成
されており、第２の半導体膜１１３と同じ導電型を有し、なおかつ第２の半導体膜１１３
よりも導電性が低くなるような特性を有している。第３の半導体膜１１４はＬＤＤ領域と
して機能するので、ドレイン領域として機能する第２の半導体膜１１３の端部に集中する
電界を緩和し、ホットキャリア効果を防ぐことができる。第３の半導体膜１１４は必ずし
も設ける必要はないが、設けることでＴＦＴの耐圧性を高め、信頼性を向上させることが
できる。なお、ＴＦＴ１０１がｎ型である場合、第３の半導体膜１１４を形成する際に特
にｎ型を付与する不純物を添加せずとも、ｎ型の導電型が得られる。よって、ＴＦＴ１０
１がｎ型の場合、必ずしも第３の半導体膜１１４にｎ型の不純物を添加する必要はない。
ただし、チャネルが形成される第１の半導体膜には、ｐ型の導電性を付与する不純物を添
加し、極力Ｉ型に近づくようにその導電型を制御しておく。
【００１９】
また、一対の第３の半導体膜１１４に接するように、配線１１５が形成されている。
【００２０】
駆動回路のＴＦＴ１０２は、第１の基板１００上に形成されたゲート電極１２０と、ゲ
ート電極１２０を覆っているゲート絶縁膜１１１と、ゲート絶縁膜１１１を間に挟んでゲ
ート電極１２０と重なっている、セミアモルファス半導体膜で形成された第１の半導体膜
１２２とを有している。さらにＴＦＴ１０２は、ソース領域またはドレイン領域として機
能する一対の第２の半導体膜１２３と、第１の半導体膜１２２と第２の半導体膜１２３の
間に設けられた第３の半導体膜１２４とを有している。
【００２１】
また第２の半導体膜１２３は、非晶質半導体膜またはセミアモルファス半導体膜で形成
されており、該半導体膜に一導電型を付与する不純物が添加されている。そして一対の第
２の半導体膜１２３は、第１の半導体膜１２２のチャネルが形成される領域を間に挟んで
、向かい合っている。
【００２２】
また第３の半導体膜１２４は、非晶質半導体膜またはセミアモルファス半導体膜で形成
されており、第２の半導体膜１２３と同じ導電型を有し、なおかつ第２の半導体膜１２３
よりも導電性が低くなるような特性を有している。第３の半導体膜１２４はＬＤＤ領域と
して機能するので、ドレイン領域として機能する第２の半導体膜１２３の端部に集中する
電界を緩和し、ホットキャリア効果を防ぐことができる。第３の半導体膜１２４は必ずし
も設ける必要はないが、設けることでＴＦＴの耐圧性を高め、信頼性を向上させることが
できる。なお、ＴＦＴ１０２がｎ型である場合、第３の半導体膜１２４を形成する際に特
にｎ型を付与する不純物を添加せずとも、ｎ型の導電型が得られる。よって、ＴＦＴ１０
２がｎ型の場合、必ずしも第３の半導体膜１２４にｎ型の不純物を添加する必要はない。
ただし、チャネルが形成される第１の半導体膜には、ｐ型の導電性を付与する不純物を添
加し、極力Ｉ型に近づくようにその導電型を制御しておく。
【００２３】
また、一対の第３の半導体膜１２４に接するように、配線１２５が形成されている。
【００２４】
また、ＴＦＴ１０１、１０２及び配線１１５、１２５を覆うように、絶縁膜からなる第
１のパッシベーション膜１４０、第２のパッシベーション膜１４１が形成されている。Ｔ
ＦＴ１０１、１０２を覆うパッシベーション膜は２層に限らず、単層であっても良いし、
３層以上であっても良い。例えば第１のパッシベーション膜１４０を窒化珪素、第２のパ
ッシベーション膜１４１を酸化珪素で形成することができる。窒化珪素または窒化酸化珪
素でパッシベーション膜を形成することで、ＴＦＴ１０１、１０２が水分や酸素などの影
響により、劣化するのを防ぐことができる。
【００２５】
そして、配線１２５の一方は、配線１６０を介して液晶素子１０３の画素電極１３０に
接続されている。また画素電極１３０上に接するように、配向膜１３１が形成されている
。一方、画素電極１３０を間に挟んで第１の基板１００と向かい合っている第２の基板１
７０上には、対向電極１７１と、配向膜１４２が順に積層されている。そして、画素電極
１３０及び配向膜１３１と、対向電極１７１及び配向膜１４２との間に液晶１４３が設け
られており、画素電極１３０と液晶１４３と対向電極１７１とが重なり合っている部分が
液晶素子１０３に相当する。なお、画素電極１３０と対向電極１７１との距離（セルギャ
ップ）は、スペーサ１６１によって制御されている。図１では、絶縁膜をパターニングす
ることでスペーサ１６１を形成しているが、別途用意した球状のスペーサを、配向膜１３
１上に分散して、セルギャップの制御を行なうようにしても良い。１６２はシール材に相
当し、シール材１６２によって、液晶１４３を第１の基板１００と第２の基板１７０の間
に封止することができる。
【００２６】
また第１の基板１００の、ＴＦＴ１０１及びＴＦＴ１０２が形成されている面とは逆の
面に、偏光板１５０が設けられている。また、第２の基板１７０の、対向電極１７１が形
成されている面とは逆の面に、偏光板１５１が設けられている。なお本発明の液晶表示装
置は、配向膜及び偏光板の数及び設ける位置については、図１に示す構成に限定されない
。
【００２７】
本発明では、チャネル形成領域を含んでいる第３の半導体膜が、セミアモルファス半導
体で形成されているので、非晶質半導体膜を用いたＴＦＴに比べて高い移動度のＴＦＴを
得ることができ、よって駆動回路と画素部を同一の基板に形成することができる。
【００２８】
次に、本発明の液晶表示装置が有する画素の別の構成について説明する。図２（Ａ）に
、画素の回路図の一形態を、図２（Ｂ）に図２（Ａ）に対応する画素の断面構造の一形態
を示す。
【００２９】
図２（Ａ）、図２（Ｂ）において、２０１は画素へのビデオ信号の入力を制御するため
のスイッチング用ＴＦＴに相当し、２０２は液晶素子に相当する。具体的には、スイッチ
ング用ＴＦＴ２０１を介して画素に入力されたビデオ信号の電位が、液晶素子２０２の画
素電極に供給される。なお２０３は、スイッチング用ＴＦＴ２０１がオフのときに液晶素
子２０２の画素電極と対向電極の間の電圧を保持するための容量素子に相当する。
【００３０】
具体的には、スイッチング用ＴＦＴ２０１は、ゲート電極が走査線Ｇに接続されており
、ソース領域とドレイン領域が、一方は信号線Ｓに、他方は液晶素子２０２の画素電極２
０４に接続されている。容量素子２０３が有する２つの電極は、一方が液晶素子２０２の
画素電極２０４に接続され、他方に一定の電位、望ましくは対向電極と同じ高さの電位が
供給されている。
【００３１】
なお図２（Ａ）、図２（Ｂ）では、スイッチング用ＴＦＴ２０１が、直列に接続され、
なおかつゲート電極が接続された複数のＴＦＴが、第１の半導体膜を共有しているような
構成を有する、マルチゲート構造となっている。マルチゲート構造とすることで、スイッ
チング用ＴＦＴ２０１のオフ電流を低減させることができる。具体的に図２（Ａ）、図２
（Ｂ）ではスイッチング用ＴＦＴ２０１が２つのＴＦＴが直列に接続されたような構成を
有しているが、３つ以上のＴＦＴが直列に接続され、なおかつゲート電極が接続されたよ
うなマルチゲート構造であっても良い。また、スイッチング用ＴＦＴは必ずしもマルチゲ
ート構造である必要はなく、ゲート電極とチャネル形成領域が単数である通常のシングル
ゲート構造のＴＦＴであっても良い。
【００３２】
次に、本発明の液晶表示装置が有するＴＦＴの、図１、図２とは異なる形態について説
明する。図３に、駆動回路に用いられるＴＦＴの断面図と、画素部に用いられるＴＦＴの
断面図を示す。３０１は駆動回路に用いられるＴＦＴの断面図に相当し、３０２は画素部
に用いられるスイッチング用ＴＦＴの断面図に相当し、３０３は液晶素子の断面図に相当
する。
【００３３】
駆動回路のＴＦＴ３０１と画素部のＴＦＴ３０２は、基板３００上に形成されたゲート
電極３１０、３２０と、ゲート電極３１０、３２０を覆っているゲート絶縁膜３１１と、
ゲート絶縁膜３１１を間に挟んでゲート電極３１０、３２０と重なっている、セミアモル
ファス半導体膜で形成された第１の半導体膜３１２、３２２とをそれぞれ有している。そ
して、第１の半導体膜３１２、３２２のチャネル形成領域を覆うように、絶縁膜で形成さ
れたチャネル保護膜３３０、３３１が形成されている。チャネル保護膜３３０、３３１は
、ＴＦＴ３０１、３０２の作製工程において、第１の半導体膜３１２、３２２のチャネル
形成領域がエッチングされてしまうのを防ぐために設ける。さらにＴＦＴ３０１、３０２
は、ソース領域またはドレイン領域として機能する一対の第２の半導体膜３１３、３２３
と、第１の半導体膜３１２と第２の半導体膜３１３の間に設けられた第３の半導体膜３１
４、３２４とをそれぞれ有している。
【００３４】
図３では、ゲート絶縁膜３１１が２層の絶縁膜で形成されているが、本発明はこの構成
に限定されない。ゲート絶縁膜３１１が単層または３層以上の絶縁膜で形成されていても
良い。
【００３５】
また第２の半導体膜３１３、３２３は、非晶質半導体膜またはセミアモルファス半導体
膜で形成されており、該半導体膜に一導電型を付与する不純物が添加されている。そして
一対の第２の半導体膜３１３、３２３は、第１の半導体膜３１２のチャネルが形成される
領域を間に挟んで、向かい合っている。
【００３６】
また第３の半導体膜３１４、３２４は、非晶質半導体膜またはセミアモルファス半導体
膜で形成されており、第２の半導体膜３１３、３２３と同じ導電型を有し、なおかつ第２
の半導体膜３１３、３２３よりも導電性が低くなるような特性を有している。第３の半導
体膜３１４、３２４はＬＤＤ領域として機能するので、ドレイン領域として機能する第２
の半導体膜３１３、３２３の端部に集中する電界を緩和し、ホットキャリア効果を防ぐこ
とができる。第３の半導体膜３１４、３２４は必ずしも設ける必要はないが、設けること
でＴＦＴの耐圧性を高め、信頼性を向上させることができる。なお、ＴＦＴ３０１、３０
２がｎ型である場合、第３の半導体膜３１４、３２４を形成する際に特にｎ型を付与する
不純物を添加せずとも、ｎ型の導電型が得られる。よって、ＴＦＴ３０１、３０２がｎ型
の場合、必ずしも第３の半導体膜３１４、３２４にｎ型の不純物を添加する必要はない。
ただし、チャネルが形成される第１の半導体膜には、ｐ型の導電性を付与する不純物を添
加し、極力Ｉ型に近づくようにその導電型を制御しておく。
【００３７】
また、一対の第３の半導体膜３１４、３２４に接するように、配線３１５、３２５が形
成されている。
【００３８】
また、ＴＦＴ３０１、３０２及び配線３１５、３２５を覆うように、絶縁膜からなる第
１のパッシベーション膜３４０、第２のパッシベーション膜３４１が形成されている。Ｔ
ＦＴ３０１、３０２を覆うパッシベーション膜は２層に限らず、単層であっても良いし、
３層以上であっても良い。例えば第１のパッシベーション膜３４０を窒化珪素、第２のパ
ッシベーション膜３４１を酸化珪素で形成することができる。窒化珪素または窒化酸化珪
素でパッシベーション膜を形成することで、ＴＦＴ３０１、３０２が水分や酸素などの影
響により、劣化するのを防ぐことができる。
【００３９】
そして、配線３２５の一方は、配線３６０を介して液晶素子３０３の画素電極３７０に
接続されている。また画素電極３７０上に接するように、配向膜３７１が形成されている
。一方、画素電極３７０を間に挟んで第１の基板３００と向かい合っている第２の基板３
７２上には、対向電極３７３と、配向膜３４２が順に積層されている。そして、画素電極
３７０及び配向膜３７１と、対向電極３７３及び配向膜３４２との間に液晶３４３が設け
られており、画素電極３７０と液晶３４３と対向電極３７３とが重なり合っている部分が
液晶素子３０３に相当する。なお、画素電極３７０と対向電極３７３との距離（セルギャ
ップ）は、スペーサ３６１によって制御されている。図３では、絶縁膜をパターニングす
ることでスペーサ３６１を形成しているが、別途用意した球状のスペーサを、配向膜３７
１上に分散して、セルギャップの制御を行なうようにしても良い。３６２はシール材に相
当し、シール材３６２によって、液晶３４３を第１の基板３００と第２の基板３７２の間
に封止することができる。
【００４０】
また第１の基板３００の、ＴＦＴ３０１及びＴＦＴ３０２が形成されている面とは逆の
面に、偏光板が設けられていても良い。また、第２の基板３７２の、対向電極３７３が形
成されている面とは逆の面に、偏光板が設けられていても良い。なお本発明の液晶表示装
置は、配向膜及び偏光板の数及び設ける位置については、図３に示す構成に限定されない
。
【００４１】
次に、本発明の液晶表示装置に用いられる素子基板の構成を示す。
【００４２】
図４に、信号線駆動回路６０１３のみを別途形成し、第１の基板６０１１上に形成され
た画素部６０１２と接続している素子基板の形態を示す。画素部６０１２及び走査線駆動
回路６０１４は、セミアモルファスＴＦＴを用いて形成する。セミアモルファスＴＦＴよ
りも高い移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動
回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる
。なお、信号線駆動回路６０１３は、単結晶の半導体を用いたトランジスタ、多結晶の半
導体を用いたＴＦＴ、またはＳＯＩを用いたトランジスタであっても良い。画素部６０１
２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、
各種信号等が、ＦＰＣ６０１５を介して供給される。
【００４３】
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良
い。
【００４４】
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が
形成された基板上に張り合わせる必要はなく、例えばＦＰＣ上に張り合わせるようにして
も良い。図５（Ａ）に、信号線駆動回路６０２３のみを別途形成し、第１の基板６０２１
上に形成された画素部６０２２及び走査線駆動回路６０２４と接続している素子基板の形
態を示す。画素部６０２２及び走査線駆動回路６０２４は、セミアモルファスＴＦＴを用
いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５を介して画素部６０２２と接
続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４
とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。
【００４５】
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、セミアモルファスＴ
ＦＴを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続す
るようにしても良い。図５（Ｂ）に、信号線駆動回路が有するアナログスイッチ６０３３
ａを、画素部６０３２、走査線駆動回路６０３４と同じ第１の基板６０３１上に形成し、
信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わ
せる素子基板の形態を示す。画素部６０３２及び走査線駆動回路６０３４は、セミアモル
ファスＴＦＴを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、
ＦＰＣ６０３５を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆
動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６
０３５を介して供給される。
【００４６】
図４、図５に示すように、本発明の液晶表示装置は、駆動回路の一部または全部を、画
素部と同じ基板上に、セミアモルファスＴＦＴを用いて形成することができる。
【００４７】
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方
法やワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続す
る位置は、電気的な接続が可能であるならば、図６に示した位置に限定されない。また、
コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
【００４８】
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有す
る形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシ
フタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナロ
グスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路
のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりに
ラッチ等を用いても良い。
【００４９】
図６（Ａ）に本発明の液晶表示装置のブロック図を示す。図６（Ａ）に示す液晶表示装
置は、液晶素子を備えた画素を複数有する画素部７０１と、各画素を選択する走査線駆動
回路７０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路７０３と
を有する。
【００５０】
図６（Ａ）において信号線駆動回路７０３は、シフトレジスタ７０４、アナログスイッ
チ７０５を有している。シフトレジスタ７０４には、クロック信号（ＣＬＫ）、スタート
パルス信号（ＳＰ）が入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（
ＳＰ）が入力されると、シフトレジスタ７０４においてタイミング信号が生成され、アナ
ログスイッチ７０５に入力される。
【００５１】
またアナログスイッチ７０５には、ビデオ信号（ｖｉｄｅｏ ｓｉｇｎａｌ）が与えら
れている。アナログスイッチ７０５は入力されるタイミング信号に従ってビデオ信号をサ
ンプリングし、後段の信号線に供給する。
【００５２】
次に、走査線駆動回路７０２の構成について説明する。走査線駆動回路７０２は、シフ
トレジスタ７０６、バッファ７０７を有している。また場合によってはレベルシフタを有
していても良い。走査線駆動回路７０２において、シフトレジスタ７０６にクロック信号
（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成
される。生成された選択信号はバッファ７０７において緩衝増幅され、対応する走査線に
供給される。走査線には、１ライン分の画素のトランジスタのゲートが接続されている。
そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッ
ファ７０７は大きな電流を流すことが可能なものが用いられる。
【００５３】
フルカラーの液晶表示装置で、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を
、順にサンプリングして対応する信号線に供給している場合、シフトレジスタ７０４とア
ナログスイッチ７０５とを接続するための端子数が、アナログスイッチ７０５と画素部７
０１の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッ
チ７０５を画素部７０１と同じ基板上に形成することで、アナログスイッチ７０５を画素
部７０１と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子
の数を抑えることができ、接続不良の発生確率を抑え、歩留まりを高めることができる。
【００５４】
図６（Ｂ）に、図６（Ａ）とは異なる、本発明の液晶表示装置のブロック図を示す。図
６（Ｂ）において信号線駆動回路７１３は、シフトレジスタ７１４、ラッチＡ７１５、ラ
ッチＢ７１６、Ｄ／Ａ変換回路（ＤＡＣ）７１７を有している。走査線駆動回路７１２は
、図６（Ａ）の場合と同じ構成を有しているものとする。
【００５５】
シフトレジスタ７１４には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が
入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると
、シフトレジスタ７１４においてタイミング信号が生成され、一段目のラッチＡ７１５に
順に入力される。ラッチＡ７１５にタイミング信号が入力されると、該タイミング信号に
同期して、ビデオ信号が順にラッチＡ７１５に書き込まれ、保持される。なお、図６（Ｂ
）ではラッチＡ７１５に順にビデオ信号を書き込んでいると仮定するが、本発明はこの構
成に限定されない。複数のステージのラッチＡ７１５をいくつかのグループに分け、各グ
ループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこ
のときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに
分けた場合、４分割で分割駆動すると言う。
【００５６】
ラッチＡ７１５の全てのステージのラッチへの、ビデオ信号の書き込みが一通り終了す
るまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えら
れた期間をライン期間に含むことがある。
【００５７】
１ライン期間が終了すると、２段目のラッチＢ７１６にラッチ信号（Ｌａｔｃｈ Ｓｉ
ｇｎａｌ）が供給され、該ラッチ信号に同期してラッチＡ７１５に保持されているビデオ
信号が、ラッチＢ７１６に一斉に書き込まれ、保持される。ビデオ信号をラッチＢ７１６
に送出し終えたラッチＡ７１５には、再びシフトレジスタ７１４からのタイミング信号に
同期して、次のビデオ信号の書き込みが順次行われる。この２順目の１ライン期間中には
、ラッチＢ７１６に書き込まれ、保持されているビデオ信号が、ＤＡＣ７１７に入力され
る。
【００５８】
ＤＡＣ７１７では、入力されたビデオ信号をデジタルからアナログに変換し、対応する
信号線に供給する。
【００５９】
なお、図６（Ａ）、図６（Ｂ）に示す構成は、本発明の液晶表示装置の一形態を示した
に過ぎず、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。
【００６０】
次に、本発明の液晶表示装置の、具体的な作製方法について説明する。
【００６１】
第１の基板１０はガラスや石英などの他に、プラスチック材料を用いることができる。
また、ステンレスやアルミニウムなどの金属材料の上に絶縁膜を形成したものを用いても
良い。この第１の基板１０上にゲート電極及びゲート配線（走査線）を形成するための導
電膜１１を形成する。第１導電膜１１にはクロム、モリブデン、チタン、タンタル、タン
グステン、アルミニウムなどの金属材料またはその合金材料を用いる。この導電膜１１は
スパッタリング法や真空蒸着法で形成することができる。（図７（Ａ））
【００６２】
導電膜１１をエッチング加工してゲート電極１２、１３を形成する。ゲート電極上には
第１の半導体膜や配線層を形成するので、その端部がテーパー状になるように加工するこ
とが望ましい。また導電膜１１を、アルミニウムを主成分とする材料で形成する場合には
、エッチング加工後に陽極酸化処理などをして表面を絶縁化しておくと良い。また、図示
しないがこの工程でゲート電極に接続する配線も同時に形成することができる。（図７（
Ｂ））
【００６３】
次に、図７（Ｃ）に示すように、第１絶縁膜１４と第２絶縁膜１５は、ゲート電極１２
、１３の上層に形成することでゲート絶縁膜として機能させることができる。この場合、
第１絶縁膜１４として酸化珪素膜、第２絶縁膜１５として窒化珪素膜を形成することが好
ましい。これらの絶縁膜はグロー放電分解法やスパッタリング法で形成することができる
。特に、低い成膜温度でゲートリーク電流が少ない緻密な絶縁膜を形成するには、アルゴ
ンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。
【００６４】
そして、このような第１絶縁膜１４、第２絶縁膜１５上に、第１の半導体膜１６を形成
する。第１の半導体膜１６は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構
造の半導体を含む膜で形成する。この半導体は、自由エネルギー的に安定な第３の状態を
有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒
径を０．５〜２０ｎｍとして非単結晶半導体中に分散させて存在せしめることが可能であ
る。また、未結合手（ダングリングボンド）の中和剤として水素またはハロゲンを少なく
とも１原子％またはそれ以上含ませている。ここでは便宜上、このような半導体をセミア
モルファス半導体（ＳＡＳ）と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオン
などの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なＳＡ
Ｓが得られる。このようなＳＡＳ半導体に関する記述は、例えば、米国特許４，４０９，
１３４号で開示されている。
【００６５】
このＳＡＳは珪化物気体をグロー放電分解することにより得ることができる。代表的な
珪化物気体としては、ＳｉＨ4であり、その他にもＳｉ2Ｈ6、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3
、ＳｉＣｌ4、ＳｉＦ4などを用いることができる。この珪化物気体を水素、水素とヘリウ
ム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈し
て用いることでＳＡＳの形成を容易なものとすることができる。希釈率は１０倍〜１００
０倍の範囲で珪化物気体を希釈することが好ましい。勿論、グロー放電分解による被膜の
反応生成は減圧下で行なうが、圧力は概略０．１Ｐａ〜１３３Ｐａの範囲で行なえば良い
。グロー放電を形成するための電力は１ＭＨｚ〜１２０ＭＨｚ、好ましくは１３ＭＨｚ〜
６０ＭＨｚの高周波電力を供給すれば良い。基板加熱温度は３００度以下が好ましく、１
００〜２００度の基板加熱温度が推奨される。
【００６６】
また、珪化物気体中に、ＣＨ4、Ｃ2Ｈ6などの炭化物気体、ＧｅＨ4、ＧｅＦ4などのゲ
ルマニウム化気体を混入させて、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０
．９〜１．１ｅＶに調節しても良い。
【００６７】
また、ＳＡＳは、価電子制御を目的とした不純物元素を意図的に添加しないときに弱い
ｎ型の電気伝導性を示すので、ＴＦＴのチャネル形成領域を設ける第１の半導体膜に対し
ては、ｐ型を付与する不純物元素を、この成膜と同時に、或いは成膜後に添加することで
、しきい値制御をすることが可能となる。ｐ型を付与する不純物元素としては、代表的に
は硼素であり、Ｂ2Ｈ6、ＢＦ3などの不純物気体を１ｐｐｍ〜１０００ｐｐｍの割合で珪
化物気体に混入させると良い。そしてボロンの濃度を、例えば１×１０14〜６×１０16ａ
ｔｏｍｓ／ｃｍ3とすると良い。
【００６８】
次に、図８（Ａ）に示すように第２の半導体膜１７を形成する。第２の半導体膜１７は
、価電子制御を目的とした不純物元素を意図的に添加しないで形成したものであり、第１
の半導体膜１６と同様にＳＡＳで形成することが好ましい。この第２の半導体膜１７は、
ソース及びドレインを形成する一導電型を有する第３の半導体膜１８と第１の半導体膜１
６との間に形成することで、バッファ層（緩衝層）的な働きを持っている。従って、弱ｎ
型の電気伝導性を持って第１の半導体膜１６に対して、同じ導電型で一導電型を有する第
３の半導体膜１８を形成する場合には必ずしも必要ない。しきい値制御をする目的におい
て、ｐ型を付与する不純物元素を添加する場合には、第２の半導体膜１７は段階的に不純
物濃度を変化させる効果を持ち、接合形成を良好にする上で好ましい形態となる。すなわ
ち、形成されるＴＦＴにおいては、チャネル形成領域とソースまたはドレイン領域の間に
形成される低濃度不純物領域（ＬＤＤ領域）としての機能を持たせることが可能となる。
【００６９】
一導電型を有する第３の半導体膜１８はｎチャネル型のＴＦＴを形成する場合には、代
表的な不純物元素としてリンを添加すれば良く、珪化物気体にＰＨ3などの不純物気体を
加えれば良い。一導電型を有する第３の半導体膜１８は、価電子制御がされていることを
除けば、ＳＡＳのような半導体、非晶質半導体、または微結晶半導体で形成されるもので
ある。
【００７０】
以上、第１絶縁膜１４から一導電型を有する第３の半導体膜１８までは大気に触れさせ
ることなく連続して形成することが可能である。すなわち、大気成分や大気中に浮遊する
汚染不純物元素に汚染されることなく各積層界面を形成することができるので、ＴＦＴ特
性のばらつきを低減することができる。
【００７１】
次に、フォトレジストを用いてマスク１９を形成し、第１の半導体膜１６、第２の半導
体膜１７、一導電型を有する第３の半導体膜１８をエッチングして島状に分離形成する。
（図８（Ｂ））
【００７２】
その後、ソース及びドレインに接続する配線を形成するための第２導電膜２０を形成す
る。第２導電膜２０はアルミニウム、またはアルミニウムを主成分とする導電性材料で形
成するが、半導体膜と接する側の層をチタン、タンタル、モリブデンまたはこれらの元素
の窒化物で形成した積層構造としても良い。アルミニウムには耐熱性を向上させるために
チタン、シリコン、スカンジウム、ネオジウム、銅などの元素を０．５〜５原子％添加さ
せても良い（図８（Ｃ））。
【００７３】
次にマスク２１を形成する。マスク２１はソースおよびドレインと接続する配線を形成
するためにパターン形成されたマスクであり、同時に第２の半導体膜１７及び一導電型を
有する第３の半導体膜１８を取り除きチャネル形成領域を形成するためのエッチングマス
クとして併用されるものである。アルミニウムまたはこれを主成分とする導電膜のエッチ
ングはＢＣｌ3、Ｃｌ2などの塩化物気体を用いて行なえば良い。このエッチング加工で配
線２３〜２６を形成する。また、チャネル形成領域を形成するためのエッチングにはＳＦ
6、ＮＦ3、ＣＦ4などのフッ化物気体を用いてエッチングを行なうが、この場合には下地
となる第１の半導体膜１６とのエッチング選択比をとれないので、処理時間を適宜調整し
て行なうこととなる。以上のようにして、チャネルエッチ型のＴＦＴの構造を形成するこ
とができる。（図９（Ａ））
【００７４】
次に、チャネル形成領域の保護を目的とした第３絶縁膜２７を、窒化珪素膜で形成する
。この窒化珪素膜はスパッタリング法やグロー放電分解法で形成可能であるが、大気中に
浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密
な膜であることが要求される。第３絶縁膜２７に窒化珪素膜を用いることで、第１の半導
体膜１６中の酸素濃度を５×１０19ａｔｏｍｓ／ｃｍ3以下、好ましくは１×１０19ａｔ
ｏｍｓ／ｃｍ3以下とすることができる。この目的において、珪素をターゲットとして、
窒素とアルゴンなどの希ガス元素を混合させたスパッタガスで高周波スパッタリングされ
た窒化珪素膜で、膜中に希ガス元素を含ませることにより緻密化が促進されることとなる
。また、グロー放電分解法においても、珪化物気体をアルゴンなどの希ガスで１００倍〜
５００倍に希釈して形成された窒化珪素膜は、１００度以下の低温においても緻密な膜を
形成可能であり好ましい。さらに必要があれば第４絶縁膜２８を酸化珪素膜で積層形成し
ても良い。第３絶縁膜２７と第４絶縁膜２８はパッシベーション膜に相当する。
【００７５】
次に、第３絶縁膜２７および／または第４絶縁膜２８上に、平坦化膜２９を形成する。
平坦化膜２９は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサン
系材料を出発材料として形成されたＳｉ−Ｏ結合とＳｉ−ＣＨｘ結晶手を含む絶縁膜で形
成することが好ましい。次に、第３絶縁膜２７、第４絶縁膜２８、平坦化膜２９にコンタ
クトホールを形成し、平坦化膜２９上に、各配線２３〜２６と接続される配線３０〜３３
を形成する。（図９（Ｂ））
【００７６】
配線３０〜３３は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記
元素を主成分とする合金もしくは化合物で形成することができる。またこれらの導電膜を
積層して用いても良い。例えば１層目がＴａで２層目がＷ、１層目がＴａＮで２層目がＡ
ｌ、１層目がＴａＮで２層目がＣｕ、１層目がＴｉで２層目がＡｌで３層目がＴｉといっ
た組み合わせも考えられる。また１層目と２層目のいずれか一方にＡｇＰｄＣｕ合金を用
いても良い。Ｗ、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）、ＴｉＮを順次積層した３層構造とし
てもよい。Ｗの代わりに窒化タングステンを用いてもよいし、ＡｌとＳｉの合金（Ａｌ−
Ｓｉ）に代えてＡｌとＴｉの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、ＴｉＮに代えてＴ
ｉを用いてもよい。
【００７７】
次に図１０（Ａ）に示すように、配線３３に接するように、平坦化膜２９上画素電極３
５を形成する。図１０では、画素電極３５を透明導電膜で形成し、透過型の液晶表示装置
を作製する例を示すが、本発明の液晶表示装置はこの構成に限定されない。光を反射しや
すい導電膜を用いて画素電極を形成することで、反射型の液晶表示装置を形成することが
できる。この場合、配線３３の一部を画素電極として用いることができる。
【００７８】
以上のようにして形成されたチャネルエッチ型のＴＦＴは、ＳＡＳでチャネル形成領域
を構成することにより２〜１０ｃｍ2／Ｖ・ｓｅｃの電界効果移動度を得ることができる
。従って、このＴＦＴを画素のスイッチング用素子として、さらに走査線（ゲート線）側
の駆動回路を形成する素子として利用することができる。
【００７９】
このような、画素のスイッチング素子と走査線側の駆動回路を同じＴＦＴで素子基板は
、ゲート電極形成用マスク、半導体領域形成用マスク、配線形成用マスク、コンタクトホ
ール形成用マスク、画素電極形成用マスクの合計５枚のマスクで形成することができる。
【００８０】
次に、配線３２または配線３３上に、スペーサ３６を絶縁膜で形成する。なお図１０（
Ａ）では、配線３２上にスペーサ３６を、酸化珪素を用いて形成した例を示している。画
素電極３５とスペーサ３６は、いずれを先に形成しても良い。
【００８１】
そして、配線３０〜３３、スペーサ３６、画素電極３５を覆うように、配向膜３７を成
膜し、ラビング処理を施す。
【００８２】
次に図１０（Ｂ）に示すように、液晶を封止するためのシール材４０を形成する。一方
、透明導電膜を用いた対向電極４３と、ラビング処理が施された配向膜４４とが形成され
た第２の基板４２を用意する。そして、シール材４０で囲まれた領域に液晶４１を滴下し
、別途用意しておいた第２の基板４２を、対向電極４３と画素電極３５とが向かい合うよ
うに、シール材４０を用いて貼り合わせる。なおシール材４０にはフィラーが混入されて
いても良い。
【００８３】
なお、カラーフィルタや、ディスクリネーションを防ぐための遮蔽膜（ブラックマトリ
クス）などが形成されていても良い。また、偏光板５１を、第１の基板１０のＴＦＴが形
成されている面とは逆の面に貼り合わせ、また第２の基板４２の対向電極４３が形成され
ている面とは逆の面に、偏光板５２を貼り合わせておく。
【００８４】
画素電極３５または対向電極４３に用いられる透明導電膜は、ＩＴＯ、ＩＺＯ、ＩＴＳ
Ｏの他、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した材料を用いること
ができる。画素電極３５と液晶４１と対向電極４３が重なり合うことで、液晶素子５５が
形成されている。
【００８５】
上述した液晶の注入は、ディスペンサ式（滴下式）を用いているが、本発明はこれに限
定されない。第２の基板を貼り合わせてから毛細管現象を用いて液晶を注入するディップ
式（汲み上げ式）を用いていても良い。
【００８６】
なお、図７〜図１０は、図１に示した構成を有するＴＦＴの作製方法について示したが
、図３に示した構成を有するＴＦＴも同様に作製することができる。ただし、図３に示し
たＴＦＴの場合は、ゲート電極３１０、３２０に重畳させて、ＳＡＳで形成された第１の
半導体膜３１２、３２２上にチャネル保護膜３３０、３３１を形成する点で、図７〜図１
０と異なっている。
【実施例１】
【００８７】
本実施例では、本発明の液晶表示装置が有するセミアモルファスＴＦＴの、一形態につ
いて説明する。
【００８８】
図１１（Ａ）に、本実施例のセミアモルファスＴＦＴの上面図を、図１１（Ｂ）に、図
１１（Ａ）のＡ−Ａ’における断面図を示す。１３０１は、その一部がゲート電極として
機能するゲート配線であり、ゲート絶縁膜を１３０２間に挟んで、セミアモルファス半導
体で形成された第１の半導体膜１３０３と重なっている。また、第１の半導体膜１３０３
と接するように、ＬＤＤ領域として機能する第２の半導体膜１３０４ａ、１３０４ｂが形
成されており、第２の半導体膜１３０４ａ、１３０４ｂに接するように、一導電型を有す
る第３の半導体膜１３０５ａ、１３０５ｂが形成されている。また１３０６、１３０７は
、第３の半導体膜１３０５ａ、１３０５ｂとそれぞれ接する配線に相当する。
【００８９】
図１１に示すセミアモルファスＴＦＴにおいて、第３の半導体膜１３０５ａと第３の半
導体膜１３０５ｂの間隔を一定にすることで、チャネル長を一定に保つことができる。ま
た、第３の半導体膜１３０５ｂの端部を第３の半導体膜１３０５ａで囲むようにレイアウ
トすることで、チャネル形成領域のドレイン領域側において、電界が集中するのを緩和す
ることができる。さらに、チャネル長に対するチャネル幅の比を高くすることができるの
で、オン電流を高めることができる。
【実施例２】
【００９０】
本実施例では、極性が全て同一のセミアモルファスＴＦＴを用いた、シフトレジスタの
一形態について説明する。図１２（Ａ）に、本実施例のシフトレジスタの構成を示す。図
１２（Ａ）に示すシフトレジスタは、第１のクロック信号ＣＬＫ、第２のクロック信号Ｃ
ＬＫｂ、スタートパルス信号ＳＰを用いて動作する。１４０１はパルス出力回路であり、
その具体的な構成を、図１２（Ｂ）に示す。
【００９１】
パルス出力回路１４０１は、ＴＦＴ８０１〜８０６と、容量素子８０７を有する。ＴＦ
Ｔ８０１は、ゲートがノード２に、ソースがＴＦＴ８０５のゲートに接続されており、ド
レインに電位Ｖｄｄが与えられている。ＴＦＴ８０２は、ゲートがＴＦＴ８０６のゲート
に、ドレインがＴＦＴ８０５のゲートに接続されており、ソースに電位Ｖｓｓが与えられ
ている。ＴＦＴ８０３は、ゲートがノード３に、ソースがＴＦＴ８０６のゲートに接続さ
れており、ドレインに電位Ｖｄｄが与えられている。ＴＦＴ８０４は、ゲートがノード２
に、ドレインがＴＦＴ８０５のゲートに接続されており、ソースに電位Ｖｓｓが与えられ
ている。ＴＦＴ８０５は、ゲートが容量素子８０７の一方の電極に、ドレインがノード１
に、ソースが容量素子８０７の他方の電極及びノード４に接続されている。またＴＦＴ８
０６は、ゲートが容量素子８０７の一方の電極に、ドレインがノード４に接続されており
、ソースに電位Ｖｓｓが与えられている。
【００９２】
次に、図１２（Ｂ）に示すパルス出力回路１４０１の動作について説明する。ただし、
ＣＬＫ、ＣＬＫｂ、ＳＰは、ＨレベルのときＶｄｄ、ＬレベルのときＶｓｓとし、さらに
説明を簡単にするためＶｓｓ＝０と仮定する。
【００９３】
ＳＰがＨレベルになると、ＴＦＴ８０１がオンになるため、ＴＦＴ８０５のゲートの電
位が上昇していく。そして最終的には、ＴＦＴ８０５のゲートの電位がＶｄｄ−Ｖｔｈ（
ＶｔｈはＴＦＴ８０１〜８０６のしきい値とする）となったところで、ＴＦＴ８０１がオ
フし、浮遊状態となる。一方、ＳＰがＨレベルになるとＴＦＴ８０４がオンになるため、
ＴＦＴ８０２、８０６のゲートの電位は下降し、最終的にはＶｓｓとなり、ＴＦＴ８０２
、８０６はオフになる。ＴＦＴ８０３のゲートは、このときＬレベルとなっており、オフ
している。
【００９４】
次にＳＰはＬレベルとなり、ＴＦＴ８０１、８０４がオフし、ＴＦＴ８０５のゲートの
電位がＶｄｄ−Ｖｔｈで保持される。ここで、ＴＦＴ８０５のゲート・ソース間電圧がそ
のしきい値Ｖｔｈを上回っていれば、ＴＦＴ８０５がオンする。
【００９５】
次に、ノード１に与えられているＣＬＫがＬレベルからＨレベルに変わると、ＴＦＴ８
０５がオンしているので、ノード４、すなわちＴＦＴ８０５のソースの電位が上昇を始め
る。そしてＴＦＴ８０５のゲート・ソース間には容量素子８０７による容量結合が存在し
ているため、ノード４の電位上昇に伴い、浮遊状態となっているＴＦＴ８０５のゲートの
電位が再び上昇する。最終的には、ＴＦＴ８０５のゲートの電位は、Ｖｄｄ＋Ｖｔｈより
も高くなり、ノード４の電位はＶｄｄに等しくなる。そして、上述の動作を２段目以降の
パルス出力回路１４０１において同様行なわれ、順にパルスが出力される。
【実施例３】
【００９６】
本実施例では、本発明の液晶表示装置の一形態に相当するパネルの外観について、図１
３を用いて説明する。図１３は、第１の基板４００１上に形成されたセミアモルファスＴ
ＦＴ４０１０及び液晶素子４０１１を、第２の基板４００６との間にシール材４００５に
よって封止した、パネルの上面図であり、図１３（Ｂ）は、図１３（Ａ）のＡ−Ａ’にお
ける断面図に相当する。
【００９７】
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲
むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動
回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走
査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００
６とによって、液晶４００７と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶
半導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施例では、多
結晶半導体膜を用いたＴＦＴを有する信号線駆動回路を、第１の基板４００１に貼り合わ
せる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形成
し、貼り合わせるようにしても良い。図１３では、信号線駆動回路４００３に含まれる、
多結晶半導体膜で形成されたＴＦＴ４００９を例示する。
【００９８】
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は
、ＴＦＴを複数有しており、図１３（Ｂ）では、画素部４００２に含まれるＴＦＴ４０１
０とを例示している。ＴＦＴ４０１０はセミアモルファス半導体を用いたＴＦＴに相当す
る。
【００９９】
また４０１１は液晶素子に相当し、液晶素子４０１１が有する画素電極４０３０は、Ｔ
ＦＴ４０１０と配線４０４０、配線４０４１を介して電気的に接続されている。そして液
晶素子４０１１の対向電極４０３１は第２の基板４００６上に形成されている。画素電極
４０３０と対向電極４０３１と液晶４００７とが重なっている部分が、液晶素子４０１１
に相当する。
【０１００】
また４０３５は球状のスペーサであり、画素電極４０３０と対向電極４０３１との間の
距離（セルギャップ）を制御するために設けられている。なお絶縁膜をパターニングする
ことで得られるスペーサを用いていても良い。
【０１０１】
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部
４００２に与えられる各種信号及び電位は、図１３（Ｂ）に示す断面図では図示されてい
ないが、引き回し配線４０１４及び４０１５を介して、接続端子４０１６から供給されて
いる。
【０１０２】
本実施例では、接続端子４０１６が、液晶素子４０１１が有する画素電極４０３０と同
じ導電膜から形成されている。また、引き回し配線４０１４は、配線４０４１と同じ導電
膜で形成されている。また引き回し配線４０１５は、配線４０４０と同じ導電膜で形成さ
れている。
【０１０３】
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して
電気的に接続されている。
【０１０４】
なお、第１の基板４００１、第２の基板４００６としては、ガラス、セラミックス、プ
ラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓ
ｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用い
ることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟ん
だ構造のシートを用いることもできる。
【０１０５】
但し、液晶素子４０１１からの光の取り出し方向に位置する基板には、第２の基板は透
明でなければならない。その場合には、ガラス板、プラスチック、ポリエステルフィルム
またはアクリルフィルムのような透光性を有する材料を用いる。
【０１０６】
なお図示していないが、本実施例に示した液晶表示装置は配向膜、偏光板を有し、更に
カラーフィルタや遮蔽膜を有していても良い。
【０１０７】
また図１３では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装し
ている例を示しているが、本実施例はこの構成に限定されない。走査線駆動回路を別途形
成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途
形成して実装しても良い。
【０１０８】
本実施例は、他の実施例に記載した構成と組み合わせて実施することが可能である。
【実施例４】
【０１０９】
本発明の液晶表示装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴー
グル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再
生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲ
ーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子
書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒ
ｓａｔｉｌｅ Ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを
備えた装置）などが挙げられる。本発明では、半導体膜の成膜後に結晶化の工程を設ける
必要がないので、比較的パネルの大型化が容易であるため、１０〜５０インチの大型のパ
ネルを用いた電子機器に非常に有用である。それら電子機器の具体例を図１４に示す。
【０１１０】
図１４（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、ス
ピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の液晶表示装置を表示部
２００３に用いることで、本発明の表示装置が完成する。液晶表示装置は自発光型である
ためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。
なお、液晶素子表示装置は、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用な
どの全ての情報表示用表示装置が含まれる。
【０１１１】
図１４（Ｂ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２
、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウ
ス２２０６等を含む。本発明の液晶表示装置を表示部２２０３に用いることで、本発明の
ノート型パーソナルコンピュータが完成する。
【０１１２】
図１４（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体
（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。
表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を
表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
本発明の液晶表示装置を表示部Ａ２４０３、Ｂ２４０４に用いることで、本発明の画像再
生装置が完成する。
【０１１３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。また、本実施例の電子機器は、実施例１〜３に示したいずれの構成の液晶表
示装置を用いても良い。
【符号の説明】
【０１１４】
１００ 基板
１０１ ＴＦＴ
１０２ ＴＦＴ
１０３ 液晶素子
１１０ ゲート電極
１１１ ゲート絶縁膜
１１２ 半導体膜
１１３ 半導体膜
１１４ 半導体膜
１１５ 配線
１２０ ゲート電極
１２２ 半導体膜
１２３ 半導体膜
１２４ 半導体膜
１２５ 配線
１３０ 画素電極
１３１ 配向膜
１４０ パッシベーション膜
１４１ パッシベーション膜
１４２ 配向膜
１４３ 液晶
１５０ 偏光板
１５１ 偏光板
１６０ 配線
１６１ スペーサ
１６２ シール材
１７０ 基板
１７１ 対向電極
２０１ スイッチング用ＴＦＴ
２０２ 液晶素子
２０３ 容量素子
２０４ 画素電極
３００ 基板
３０１ ＴＦＴ
３０２ ＴＦＴ
３０３ 液晶素子
３１０ ゲート電極
３１１ ゲート絶縁膜
３１２ 半導体膜
３１３ 半導体膜
３１４ 半導体膜
３１５ 配線
３２５ 配線
３３０ チャネル保護膜
３４０ パッシベーション膜
３４１ パッシベーション膜
３４２ 配向膜
３４３ 液晶
３６０ 配線
３６１ スペーサ
３６２ シール材
３７０ 画素電極
３７１ 配向膜
３７２ 基板
３７３ 対向電極
【技術分野】
【０００１】
本発明は、薄膜トランジスタを駆動回路及び画素部に用いた液晶表示装置に関する。
【背景技術】
【０００２】
安価なガラス基板を用いて形成される液晶表示装置は、解像度が高くなるにつれて、実
装に用いる画素部周辺の領域（額縁領域）の基板に占める割合が増大し、小型化が妨げら
れる傾向がある。そのため、単結晶のシリコンウェハを用いて形成されたＩＣをガラス基
板に実装する方式には限界があると考えられており、駆動回路を含む集積回路を画素部と
同じガラス基板上に一体形成する技術、所謂システムオンパネル化が重要視されている。
【０００３】
多結晶半導体膜を用いた薄膜トランジスタ（多結晶ＴＦＴ）は、非晶質半導体膜を用い
たＴＦＴに比べて移動度が２桁以上高く、液晶表示装置の画素部とその周辺の駆動回路を
同一基板上に一体形成できるという利点を有している。しかし非晶質半導体膜を用いた場
合に比べて、半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減し
、コストが高まるという難点がある。
【０００４】
例えば、多結晶半導体膜の形成に一般的に用いられているレーザアニール法の場合、結
晶性を高めるのに必要なエネルギー密度を確保する必要がある。そのため、レーザビーム
の長軸の長さに限界があり、結晶化の工程におけるスループットを低下させたり、レーザ
ビームのエッジ近傍において結晶性にばらつきが生じたりするため、基板の寸法に制限が
生じている。また、レーザ光のエネルギー自体がばらつくことで、半導体膜の結晶性にば
らつきが生じ、被処理物への処理を均一に行なうことが難しいという欠点を有している。
【０００５】
しかしながら、非晶質半導体膜でチャネル形成領域を形成したＴＦＴの電界効果移動度
は大きくても０．４〜０．８ｃｍ2／Ｖ・ｓｅｃ程度しか得ることができない。それゆえ
、画素部にスイッチング素子として用いることはできるが、画素を選択するための走査線
駆動回路や、該選択された画素にビデオ信号を供給するための信号線駆動回路など、高速
動作が要求される駆動回路には不向きであると考えられている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上述した問題に鑑み、ＴＦＴの工程を複雑化させることなくシステムオンパネ
ル化を実現し、なおかつコストを抑えることができる液晶表示装置の提案を課題とする。
【課題を解決するための手段】
【０００７】
本発明は、非晶質半導体膜の中に結晶粒が分散するように存在しているセミアモルファ
ス半導体膜を用い、薄膜トランジスタ（ＴＦＴ）を作製し、該ＴＦＴを画素部または駆動
回路に用いて液晶表示装置を作製する。セミアモルファス半導体膜を用いたＴＦＴは、そ
の移動度が２〜１０ｃｍ2／Ｖ・ｓｅｃと、非晶質半導体膜を用いたＴＦＴの２〜２０倍
の移動度を有しているので、駆動回路の一部または全体を、画素部と同じ基板上に一体形
成することができる。
【０００８】
そしてセミアモルファス半導体膜は、多結晶半導体膜と異なり、セミアモルファス半導
体膜として直接基板上に成膜することができる。具体的には、ＳｉＨ4をＨ2で流量比２〜
１０００倍、好ましくは１０〜１００倍に希釈して、プラズマＣＶＤ法を用いて成膜する
ことができる。上記方法を用いて作製されたセミアモルファス半導体膜は、０．５ｎｍ〜
２０ｎｍの結晶粒を非晶質半導体中に含む微結晶半導体膜も含んでいる。よって、多結晶
半導体膜を用いる場合と異なり、半導体膜の成膜後に結晶化の工程を設ける必要がない。
そして、レーザ光を用いた結晶化のように、レーザビームの長軸の長さに限界があるため
に、基板の寸法に制限が生じるようなことがない。また、ＴＦＴの作製における工程数を
削減することができ、その分、液晶表示装置の歩留まりを高め、コストを抑えることがで
きる。
【０００９】
なお本発明では、セミアモルファス半導体膜を少なくともチャネル形成領域に用いてい
れば良い。またチャネル形成領域は、その膜厚方向において全てセミアモルファス半導体
である必要はなく、少なくとも一部にセミアモルファス半導体を含んでいれば良い。
【００１０】
また液晶表示装置は、液晶素子が設けられたパネルと、該パネルにコントローラを含む
ＩＣ等を実装した状態にあるモジュールとを含む。なお液晶素子は、画素電極と、対向電
極と、画素電極と対向電極の間に設けられた液晶とを有する。さらに本発明は、該液晶表
示装置を作製する過程における、液晶素子が完成する前の一形態に相当する素子基板に関
し、該素子基板は、ビデオ信号の電位が液晶素子の画素電極に与えられるのを制御するた
めの手段を、複数の各画素に備える。素子基板は、具体的には、液晶素子の画素電極のみ
が形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、パタ
ーニングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる
。
【発明の効果】
【００１１】
本発明は、成膜後における半導体膜の結晶化の工程を削減することができ、ＴＦＴの工
程を複雑化させることなく、液晶表示装置のシステムオンパネル化を実現することができ
る。
【図面の簡単な説明】
【００１２】
【図１】本発明の液晶表示装置の断面図。
【図２】本発明の液晶表示装置における画素の回路図及び断面図。
【図３】本発明の液晶表示装置の断面図。
【図４】本発明の液晶表示装置における、素子基板の一形態を示す図。
【図５】本発明の液晶表示装置における、素子基板の一形態を示す図。
【図６】本発明の液晶表示装置の構成を示すブロック図。
【図７】本発明の液晶表示装置の作製工程を示す図。
【図８】本発明の液晶表示装置の作製工程を示す図。
【図９】本発明の液晶表示装置の作製工程を示す図。
【図１０】本発明の液晶表示装置の作製工程を示す図。
【図１１】本発明の液晶表示装置におけるセミアモルファスＴＦＴの一形態を示す図。
【図１２】本発明の液晶表示装置に用いられる、シフトレジスタの一形態を示す図。
【図１３】本発明の液晶表示装置の上面図及び断面図。
【図１４】本発明の液晶表示装置を用いた電子機器の図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多く
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱すること
なくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従っ
て、本実施の形態の記載内容に限定して解釈されるものではない。
【００１４】
次に、本発明の液晶表示装置に用いられるＴＦＴの構成について説明する。図１に、駆
動回路に用いられるＴＦＴの断面図と、画素部に用いられるＴＦＴの断面図を示す。１０
１は駆動回路に用いられるＴＦＴの断面図に相当し、１０２は画素部に用いられるＴＦＴ
に断面図に相当し、１０３は該ＴＦＴ１０２によって電流が供給される液晶素子の断面図
に相当する。ＴＦＴ１０１、１０２は逆スタガ型（ボトムゲート型）である。なおセミア
モルファスＴＦＴはｐ型よりもｎ型の方が、移動度が高いので駆動回路に用いるのにより
適しているが、本発明ではＴＦＴはｎ型であってもｐ型であってもどちらでも良い。いず
れの極性のＴＦＴを用いる場合でも、同一の基板上に形成するＴＦＴを全て同じ極性にそ
ろえておくことが、工程数を抑えるためにも望ましい。
【００１５】
駆動回路のＴＦＴ１０１は、第１の基板１００上に形成されたゲート電極１１０と、ゲ
ート電極１１０を覆っているゲート絶縁膜１１１と、ゲート絶縁膜１１１を間に挟んでゲ
ート電極１１０と重なっている、セミアモルファス半導体膜で形成された第１の半導体膜
１１２とを有している。さらにＴＦＴ１０１は、ソース領域またはドレイン領域として機
能する一対の第２の半導体膜１１３と、第１の半導体膜１１２と第２の半導体膜１１３の
間に設けられた第３の半導体膜１１４とを有している。
【００１６】
図１では、ゲート絶縁膜１１１が２層の絶縁膜で形成されているが、本発明はこの構成
に限定されない。ゲート絶縁膜１１１が単層または３層以上の絶縁膜で形成されていても
良い。
【００１７】
また第２の半導体膜１１３は、非晶質半導体膜またはセミアモルファス半導体膜で形成
されており、該半導体膜に一導電型を付与する不純物が添加されている。そして一対の第
２の半導体膜１１３は、第１の半導体膜１１２のチャネルが形成される領域を間に挟んで
、向かい合っている。
【００１８】
また第３の半導体膜１１４は、非晶質半導体膜またはセミアモルファス半導体膜で形成
されており、第２の半導体膜１１３と同じ導電型を有し、なおかつ第２の半導体膜１１３
よりも導電性が低くなるような特性を有している。第３の半導体膜１１４はＬＤＤ領域と
して機能するので、ドレイン領域として機能する第２の半導体膜１１３の端部に集中する
電界を緩和し、ホットキャリア効果を防ぐことができる。第３の半導体膜１１４は必ずし
も設ける必要はないが、設けることでＴＦＴの耐圧性を高め、信頼性を向上させることが
できる。なお、ＴＦＴ１０１がｎ型である場合、第３の半導体膜１１４を形成する際に特
にｎ型を付与する不純物を添加せずとも、ｎ型の導電型が得られる。よって、ＴＦＴ１０
１がｎ型の場合、必ずしも第３の半導体膜１１４にｎ型の不純物を添加する必要はない。
ただし、チャネルが形成される第１の半導体膜には、ｐ型の導電性を付与する不純物を添
加し、極力Ｉ型に近づくようにその導電型を制御しておく。
【００１９】
また、一対の第３の半導体膜１１４に接するように、配線１１５が形成されている。
【００２０】
駆動回路のＴＦＴ１０２は、第１の基板１００上に形成されたゲート電極１２０と、ゲ
ート電極１２０を覆っているゲート絶縁膜１１１と、ゲート絶縁膜１１１を間に挟んでゲ
ート電極１２０と重なっている、セミアモルファス半導体膜で形成された第１の半導体膜
１２２とを有している。さらにＴＦＴ１０２は、ソース領域またはドレイン領域として機
能する一対の第２の半導体膜１２３と、第１の半導体膜１２２と第２の半導体膜１２３の
間に設けられた第３の半導体膜１２４とを有している。
【００２１】
また第２の半導体膜１２３は、非晶質半導体膜またはセミアモルファス半導体膜で形成
されており、該半導体膜に一導電型を付与する不純物が添加されている。そして一対の第
２の半導体膜１２３は、第１の半導体膜１２２のチャネルが形成される領域を間に挟んで
、向かい合っている。
【００２２】
また第３の半導体膜１２４は、非晶質半導体膜またはセミアモルファス半導体膜で形成
されており、第２の半導体膜１２３と同じ導電型を有し、なおかつ第２の半導体膜１２３
よりも導電性が低くなるような特性を有している。第３の半導体膜１２４はＬＤＤ領域と
して機能するので、ドレイン領域として機能する第２の半導体膜１２３の端部に集中する
電界を緩和し、ホットキャリア効果を防ぐことができる。第３の半導体膜１２４は必ずし
も設ける必要はないが、設けることでＴＦＴの耐圧性を高め、信頼性を向上させることが
できる。なお、ＴＦＴ１０２がｎ型である場合、第３の半導体膜１２４を形成する際に特
にｎ型を付与する不純物を添加せずとも、ｎ型の導電型が得られる。よって、ＴＦＴ１０
２がｎ型の場合、必ずしも第３の半導体膜１２４にｎ型の不純物を添加する必要はない。
ただし、チャネルが形成される第１の半導体膜には、ｐ型の導電性を付与する不純物を添
加し、極力Ｉ型に近づくようにその導電型を制御しておく。
【００２３】
また、一対の第３の半導体膜１２４に接するように、配線１２５が形成されている。
【００２４】
また、ＴＦＴ１０１、１０２及び配線１１５、１２５を覆うように、絶縁膜からなる第
１のパッシベーション膜１４０、第２のパッシベーション膜１４１が形成されている。Ｔ
ＦＴ１０１、１０２を覆うパッシベーション膜は２層に限らず、単層であっても良いし、
３層以上であっても良い。例えば第１のパッシベーション膜１４０を窒化珪素、第２のパ
ッシベーション膜１４１を酸化珪素で形成することができる。窒化珪素または窒化酸化珪
素でパッシベーション膜を形成することで、ＴＦＴ１０１、１０２が水分や酸素などの影
響により、劣化するのを防ぐことができる。
【００２５】
そして、配線１２５の一方は、配線１６０を介して液晶素子１０３の画素電極１３０に
接続されている。また画素電極１３０上に接するように、配向膜１３１が形成されている
。一方、画素電極１３０を間に挟んで第１の基板１００と向かい合っている第２の基板１
７０上には、対向電極１７１と、配向膜１４２が順に積層されている。そして、画素電極
１３０及び配向膜１３１と、対向電極１７１及び配向膜１４２との間に液晶１４３が設け
られており、画素電極１３０と液晶１４３と対向電極１７１とが重なり合っている部分が
液晶素子１０３に相当する。なお、画素電極１３０と対向電極１７１との距離（セルギャ
ップ）は、スペーサ１６１によって制御されている。図１では、絶縁膜をパターニングす
ることでスペーサ１６１を形成しているが、別途用意した球状のスペーサを、配向膜１３
１上に分散して、セルギャップの制御を行なうようにしても良い。１６２はシール材に相
当し、シール材１６２によって、液晶１４３を第１の基板１００と第２の基板１７０の間
に封止することができる。
【００２６】
また第１の基板１００の、ＴＦＴ１０１及びＴＦＴ１０２が形成されている面とは逆の
面に、偏光板１５０が設けられている。また、第２の基板１７０の、対向電極１７１が形
成されている面とは逆の面に、偏光板１５１が設けられている。なお本発明の液晶表示装
置は、配向膜及び偏光板の数及び設ける位置については、図１に示す構成に限定されない
。
【００２７】
本発明では、チャネル形成領域を含んでいる第３の半導体膜が、セミアモルファス半導
体で形成されているので、非晶質半導体膜を用いたＴＦＴに比べて高い移動度のＴＦＴを
得ることができ、よって駆動回路と画素部を同一の基板に形成することができる。
【００２８】
次に、本発明の液晶表示装置が有する画素の別の構成について説明する。図２（Ａ）に
、画素の回路図の一形態を、図２（Ｂ）に図２（Ａ）に対応する画素の断面構造の一形態
を示す。
【００２９】
図２（Ａ）、図２（Ｂ）において、２０１は画素へのビデオ信号の入力を制御するため
のスイッチング用ＴＦＴに相当し、２０２は液晶素子に相当する。具体的には、スイッチ
ング用ＴＦＴ２０１を介して画素に入力されたビデオ信号の電位が、液晶素子２０２の画
素電極に供給される。なお２０３は、スイッチング用ＴＦＴ２０１がオフのときに液晶素
子２０２の画素電極と対向電極の間の電圧を保持するための容量素子に相当する。
【００３０】
具体的には、スイッチング用ＴＦＴ２０１は、ゲート電極が走査線Ｇに接続されており
、ソース領域とドレイン領域が、一方は信号線Ｓに、他方は液晶素子２０２の画素電極２
０４に接続されている。容量素子２０３が有する２つの電極は、一方が液晶素子２０２の
画素電極２０４に接続され、他方に一定の電位、望ましくは対向電極と同じ高さの電位が
供給されている。
【００３１】
なお図２（Ａ）、図２（Ｂ）では、スイッチング用ＴＦＴ２０１が、直列に接続され、
なおかつゲート電極が接続された複数のＴＦＴが、第１の半導体膜を共有しているような
構成を有する、マルチゲート構造となっている。マルチゲート構造とすることで、スイッ
チング用ＴＦＴ２０１のオフ電流を低減させることができる。具体的に図２（Ａ）、図２
（Ｂ）ではスイッチング用ＴＦＴ２０１が２つのＴＦＴが直列に接続されたような構成を
有しているが、３つ以上のＴＦＴが直列に接続され、なおかつゲート電極が接続されたよ
うなマルチゲート構造であっても良い。また、スイッチング用ＴＦＴは必ずしもマルチゲ
ート構造である必要はなく、ゲート電極とチャネル形成領域が単数である通常のシングル
ゲート構造のＴＦＴであっても良い。
【００３２】
次に、本発明の液晶表示装置が有するＴＦＴの、図１、図２とは異なる形態について説
明する。図３に、駆動回路に用いられるＴＦＴの断面図と、画素部に用いられるＴＦＴの
断面図を示す。３０１は駆動回路に用いられるＴＦＴの断面図に相当し、３０２は画素部
に用いられるスイッチング用ＴＦＴの断面図に相当し、３０３は液晶素子の断面図に相当
する。
【００３３】
駆動回路のＴＦＴ３０１と画素部のＴＦＴ３０２は、基板３００上に形成されたゲート
電極３１０、３２０と、ゲート電極３１０、３２０を覆っているゲート絶縁膜３１１と、
ゲート絶縁膜３１１を間に挟んでゲート電極３１０、３２０と重なっている、セミアモル
ファス半導体膜で形成された第１の半導体膜３１２、３２２とをそれぞれ有している。そ
して、第１の半導体膜３１２、３２２のチャネル形成領域を覆うように、絶縁膜で形成さ
れたチャネル保護膜３３０、３３１が形成されている。チャネル保護膜３３０、３３１は
、ＴＦＴ３０１、３０２の作製工程において、第１の半導体膜３１２、３２２のチャネル
形成領域がエッチングされてしまうのを防ぐために設ける。さらにＴＦＴ３０１、３０２
は、ソース領域またはドレイン領域として機能する一対の第２の半導体膜３１３、３２３
と、第１の半導体膜３１２と第２の半導体膜３１３の間に設けられた第３の半導体膜３１
４、３２４とをそれぞれ有している。
【００３４】
図３では、ゲート絶縁膜３１１が２層の絶縁膜で形成されているが、本発明はこの構成
に限定されない。ゲート絶縁膜３１１が単層または３層以上の絶縁膜で形成されていても
良い。
【００３５】
また第２の半導体膜３１３、３２３は、非晶質半導体膜またはセミアモルファス半導体
膜で形成されており、該半導体膜に一導電型を付与する不純物が添加されている。そして
一対の第２の半導体膜３１３、３２３は、第１の半導体膜３１２のチャネルが形成される
領域を間に挟んで、向かい合っている。
【００３６】
また第３の半導体膜３１４、３２４は、非晶質半導体膜またはセミアモルファス半導体
膜で形成されており、第２の半導体膜３１３、３２３と同じ導電型を有し、なおかつ第２
の半導体膜３１３、３２３よりも導電性が低くなるような特性を有している。第３の半導
体膜３１４、３２４はＬＤＤ領域として機能するので、ドレイン領域として機能する第２
の半導体膜３１３、３２３の端部に集中する電界を緩和し、ホットキャリア効果を防ぐこ
とができる。第３の半導体膜３１４、３２４は必ずしも設ける必要はないが、設けること
でＴＦＴの耐圧性を高め、信頼性を向上させることができる。なお、ＴＦＴ３０１、３０
２がｎ型である場合、第３の半導体膜３１４、３２４を形成する際に特にｎ型を付与する
不純物を添加せずとも、ｎ型の導電型が得られる。よって、ＴＦＴ３０１、３０２がｎ型
の場合、必ずしも第３の半導体膜３１４、３２４にｎ型の不純物を添加する必要はない。
ただし、チャネルが形成される第１の半導体膜には、ｐ型の導電性を付与する不純物を添
加し、極力Ｉ型に近づくようにその導電型を制御しておく。
【００３７】
また、一対の第３の半導体膜３１４、３２４に接するように、配線３１５、３２５が形
成されている。
【００３８】
また、ＴＦＴ３０１、３０２及び配線３１５、３２５を覆うように、絶縁膜からなる第
１のパッシベーション膜３４０、第２のパッシベーション膜３４１が形成されている。Ｔ
ＦＴ３０１、３０２を覆うパッシベーション膜は２層に限らず、単層であっても良いし、
３層以上であっても良い。例えば第１のパッシベーション膜３４０を窒化珪素、第２のパ
ッシベーション膜３４１を酸化珪素で形成することができる。窒化珪素または窒化酸化珪
素でパッシベーション膜を形成することで、ＴＦＴ３０１、３０２が水分や酸素などの影
響により、劣化するのを防ぐことができる。
【００３９】
そして、配線３２５の一方は、配線３６０を介して液晶素子３０３の画素電極３７０に
接続されている。また画素電極３７０上に接するように、配向膜３７１が形成されている
。一方、画素電極３７０を間に挟んで第１の基板３００と向かい合っている第２の基板３
７２上には、対向電極３７３と、配向膜３４２が順に積層されている。そして、画素電極
３７０及び配向膜３７１と、対向電極３７３及び配向膜３４２との間に液晶３４３が設け
られており、画素電極３７０と液晶３４３と対向電極３７３とが重なり合っている部分が
液晶素子３０３に相当する。なお、画素電極３７０と対向電極３７３との距離（セルギャ
ップ）は、スペーサ３６１によって制御されている。図３では、絶縁膜をパターニングす
ることでスペーサ３６１を形成しているが、別途用意した球状のスペーサを、配向膜３７
１上に分散して、セルギャップの制御を行なうようにしても良い。３６２はシール材に相
当し、シール材３６２によって、液晶３４３を第１の基板３００と第２の基板３７２の間
に封止することができる。
【００４０】
また第１の基板３００の、ＴＦＴ３０１及びＴＦＴ３０２が形成されている面とは逆の
面に、偏光板が設けられていても良い。また、第２の基板３７２の、対向電極３７３が形
成されている面とは逆の面に、偏光板が設けられていても良い。なお本発明の液晶表示装
置は、配向膜及び偏光板の数及び設ける位置については、図３に示す構成に限定されない
。
【００４１】
次に、本発明の液晶表示装置に用いられる素子基板の構成を示す。
【００４２】
図４に、信号線駆動回路６０１３のみを別途形成し、第１の基板６０１１上に形成され
た画素部６０１２と接続している素子基板の形態を示す。画素部６０１２及び走査線駆動
回路６０１４は、セミアモルファスＴＦＴを用いて形成する。セミアモルファスＴＦＴよ
りも高い移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動
回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる
。なお、信号線駆動回路６０１３は、単結晶の半導体を用いたトランジスタ、多結晶の半
導体を用いたＴＦＴ、またはＳＯＩを用いたトランジスタであっても良い。画素部６０１
２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、
各種信号等が、ＦＰＣ６０１５を介して供給される。
【００４３】
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良
い。
【００４４】
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が
形成された基板上に張り合わせる必要はなく、例えばＦＰＣ上に張り合わせるようにして
も良い。図５（Ａ）に、信号線駆動回路６０２３のみを別途形成し、第１の基板６０２１
上に形成された画素部６０２２及び走査線駆動回路６０２４と接続している素子基板の形
態を示す。画素部６０２２及び走査線駆動回路６０２４は、セミアモルファスＴＦＴを用
いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５を介して画素部６０２２と接
続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４
とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。
【００４５】
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、セミアモルファスＴ
ＦＴを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続す
るようにしても良い。図５（Ｂ）に、信号線駆動回路が有するアナログスイッチ６０３３
ａを、画素部６０３２、走査線駆動回路６０３４と同じ第１の基板６０３１上に形成し、
信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わ
せる素子基板の形態を示す。画素部６０３２及び走査線駆動回路６０３４は、セミアモル
ファスＴＦＴを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、
ＦＰＣ６０３５を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆
動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６
０３５を介して供給される。
【００４６】
図４、図５に示すように、本発明の液晶表示装置は、駆動回路の一部または全部を、画
素部と同じ基板上に、セミアモルファスＴＦＴを用いて形成することができる。
【００４７】
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方
法やワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続す
る位置は、電気的な接続が可能であるならば、図６に示した位置に限定されない。また、
コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
【００４８】
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有す
る形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシ
フタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナロ
グスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路
のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりに
ラッチ等を用いても良い。
【００４９】
図６（Ａ）に本発明の液晶表示装置のブロック図を示す。図６（Ａ）に示す液晶表示装
置は、液晶素子を備えた画素を複数有する画素部７０１と、各画素を選択する走査線駆動
回路７０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路７０３と
を有する。
【００５０】
図６（Ａ）において信号線駆動回路７０３は、シフトレジスタ７０４、アナログスイッ
チ７０５を有している。シフトレジスタ７０４には、クロック信号（ＣＬＫ）、スタート
パルス信号（ＳＰ）が入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（
ＳＰ）が入力されると、シフトレジスタ７０４においてタイミング信号が生成され、アナ
ログスイッチ７０５に入力される。
【００５１】
またアナログスイッチ７０５には、ビデオ信号（ｖｉｄｅｏ ｓｉｇｎａｌ）が与えら
れている。アナログスイッチ７０５は入力されるタイミング信号に従ってビデオ信号をサ
ンプリングし、後段の信号線に供給する。
【００５２】
次に、走査線駆動回路７０２の構成について説明する。走査線駆動回路７０２は、シフ
トレジスタ７０６、バッファ７０７を有している。また場合によってはレベルシフタを有
していても良い。走査線駆動回路７０２において、シフトレジスタ７０６にクロック信号
（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成
される。生成された選択信号はバッファ７０７において緩衝増幅され、対応する走査線に
供給される。走査線には、１ライン分の画素のトランジスタのゲートが接続されている。
そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッ
ファ７０７は大きな電流を流すことが可能なものが用いられる。
【００５３】
フルカラーの液晶表示装置で、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を
、順にサンプリングして対応する信号線に供給している場合、シフトレジスタ７０４とア
ナログスイッチ７０５とを接続するための端子数が、アナログスイッチ７０５と画素部７
０１の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッ
チ７０５を画素部７０１と同じ基板上に形成することで、アナログスイッチ７０５を画素
部７０１と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子
の数を抑えることができ、接続不良の発生確率を抑え、歩留まりを高めることができる。
【００５４】
図６（Ｂ）に、図６（Ａ）とは異なる、本発明の液晶表示装置のブロック図を示す。図
６（Ｂ）において信号線駆動回路７１３は、シフトレジスタ７１４、ラッチＡ７１５、ラ
ッチＢ７１６、Ｄ／Ａ変換回路（ＤＡＣ）７１７を有している。走査線駆動回路７１２は
、図６（Ａ）の場合と同じ構成を有しているものとする。
【００５５】
シフトレジスタ７１４には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が
入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると
、シフトレジスタ７１４においてタイミング信号が生成され、一段目のラッチＡ７１５に
順に入力される。ラッチＡ７１５にタイミング信号が入力されると、該タイミング信号に
同期して、ビデオ信号が順にラッチＡ７１５に書き込まれ、保持される。なお、図６（Ｂ
）ではラッチＡ７１５に順にビデオ信号を書き込んでいると仮定するが、本発明はこの構
成に限定されない。複数のステージのラッチＡ７１５をいくつかのグループに分け、各グ
ループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこ
のときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに
分けた場合、４分割で分割駆動すると言う。
【００５６】
ラッチＡ７１５の全てのステージのラッチへの、ビデオ信号の書き込みが一通り終了す
るまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えら
れた期間をライン期間に含むことがある。
【００５７】
１ライン期間が終了すると、２段目のラッチＢ７１６にラッチ信号（Ｌａｔｃｈ Ｓｉ
ｇｎａｌ）が供給され、該ラッチ信号に同期してラッチＡ７１５に保持されているビデオ
信号が、ラッチＢ７１６に一斉に書き込まれ、保持される。ビデオ信号をラッチＢ７１６
に送出し終えたラッチＡ７１５には、再びシフトレジスタ７１４からのタイミング信号に
同期して、次のビデオ信号の書き込みが順次行われる。この２順目の１ライン期間中には
、ラッチＢ７１６に書き込まれ、保持されているビデオ信号が、ＤＡＣ７１７に入力され
る。
【００５８】
ＤＡＣ７１７では、入力されたビデオ信号をデジタルからアナログに変換し、対応する
信号線に供給する。
【００５９】
なお、図６（Ａ）、図６（Ｂ）に示す構成は、本発明の液晶表示装置の一形態を示した
に過ぎず、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。
【００６０】
次に、本発明の液晶表示装置の、具体的な作製方法について説明する。
【００６１】
第１の基板１０はガラスや石英などの他に、プラスチック材料を用いることができる。
また、ステンレスやアルミニウムなどの金属材料の上に絶縁膜を形成したものを用いても
良い。この第１の基板１０上にゲート電極及びゲート配線（走査線）を形成するための導
電膜１１を形成する。第１導電膜１１にはクロム、モリブデン、チタン、タンタル、タン
グステン、アルミニウムなどの金属材料またはその合金材料を用いる。この導電膜１１は
スパッタリング法や真空蒸着法で形成することができる。（図７（Ａ））
【００６２】
導電膜１１をエッチング加工してゲート電極１２、１３を形成する。ゲート電極上には
第１の半導体膜や配線層を形成するので、その端部がテーパー状になるように加工するこ
とが望ましい。また導電膜１１を、アルミニウムを主成分とする材料で形成する場合には
、エッチング加工後に陽極酸化処理などをして表面を絶縁化しておくと良い。また、図示
しないがこの工程でゲート電極に接続する配線も同時に形成することができる。（図７（
Ｂ））
【００６３】
次に、図７（Ｃ）に示すように、第１絶縁膜１４と第２絶縁膜１５は、ゲート電極１２
、１３の上層に形成することでゲート絶縁膜として機能させることができる。この場合、
第１絶縁膜１４として酸化珪素膜、第２絶縁膜１５として窒化珪素膜を形成することが好
ましい。これらの絶縁膜はグロー放電分解法やスパッタリング法で形成することができる
。特に、低い成膜温度でゲートリーク電流が少ない緻密な絶縁膜を形成するには、アルゴ
ンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。
【００６４】
そして、このような第１絶縁膜１４、第２絶縁膜１５上に、第１の半導体膜１６を形成
する。第１の半導体膜１６は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構
造の半導体を含む膜で形成する。この半導体は、自由エネルギー的に安定な第３の状態を
有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒
径を０．５〜２０ｎｍとして非単結晶半導体中に分散させて存在せしめることが可能であ
る。また、未結合手（ダングリングボンド）の中和剤として水素またはハロゲンを少なく
とも１原子％またはそれ以上含ませている。ここでは便宜上、このような半導体をセミア
モルファス半導体（ＳＡＳ）と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオン
などの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なＳＡ
Ｓが得られる。このようなＳＡＳ半導体に関する記述は、例えば、米国特許４，４０９，
１３４号で開示されている。
【００６５】
このＳＡＳは珪化物気体をグロー放電分解することにより得ることができる。代表的な
珪化物気体としては、ＳｉＨ4であり、その他にもＳｉ2Ｈ6、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3
、ＳｉＣｌ4、ＳｉＦ4などを用いることができる。この珪化物気体を水素、水素とヘリウ
ム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈し
て用いることでＳＡＳの形成を容易なものとすることができる。希釈率は１０倍〜１００
０倍の範囲で珪化物気体を希釈することが好ましい。勿論、グロー放電分解による被膜の
反応生成は減圧下で行なうが、圧力は概略０．１Ｐａ〜１３３Ｐａの範囲で行なえば良い
。グロー放電を形成するための電力は１ＭＨｚ〜１２０ＭＨｚ、好ましくは１３ＭＨｚ〜
６０ＭＨｚの高周波電力を供給すれば良い。基板加熱温度は３００度以下が好ましく、１
００〜２００度の基板加熱温度が推奨される。
【００６６】
また、珪化物気体中に、ＣＨ4、Ｃ2Ｈ6などの炭化物気体、ＧｅＨ4、ＧｅＦ4などのゲ
ルマニウム化気体を混入させて、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０
．９〜１．１ｅＶに調節しても良い。
【００６７】
また、ＳＡＳは、価電子制御を目的とした不純物元素を意図的に添加しないときに弱い
ｎ型の電気伝導性を示すので、ＴＦＴのチャネル形成領域を設ける第１の半導体膜に対し
ては、ｐ型を付与する不純物元素を、この成膜と同時に、或いは成膜後に添加することで
、しきい値制御をすることが可能となる。ｐ型を付与する不純物元素としては、代表的に
は硼素であり、Ｂ2Ｈ6、ＢＦ3などの不純物気体を１ｐｐｍ〜１０００ｐｐｍの割合で珪
化物気体に混入させると良い。そしてボロンの濃度を、例えば１×１０14〜６×１０16ａ
ｔｏｍｓ／ｃｍ3とすると良い。
【００６８】
次に、図８（Ａ）に示すように第２の半導体膜１７を形成する。第２の半導体膜１７は
、価電子制御を目的とした不純物元素を意図的に添加しないで形成したものであり、第１
の半導体膜１６と同様にＳＡＳで形成することが好ましい。この第２の半導体膜１７は、
ソース及びドレインを形成する一導電型を有する第３の半導体膜１８と第１の半導体膜１
６との間に形成することで、バッファ層（緩衝層）的な働きを持っている。従って、弱ｎ
型の電気伝導性を持って第１の半導体膜１６に対して、同じ導電型で一導電型を有する第
３の半導体膜１８を形成する場合には必ずしも必要ない。しきい値制御をする目的におい
て、ｐ型を付与する不純物元素を添加する場合には、第２の半導体膜１７は段階的に不純
物濃度を変化させる効果を持ち、接合形成を良好にする上で好ましい形態となる。すなわ
ち、形成されるＴＦＴにおいては、チャネル形成領域とソースまたはドレイン領域の間に
形成される低濃度不純物領域（ＬＤＤ領域）としての機能を持たせることが可能となる。
【００６９】
一導電型を有する第３の半導体膜１８はｎチャネル型のＴＦＴを形成する場合には、代
表的な不純物元素としてリンを添加すれば良く、珪化物気体にＰＨ3などの不純物気体を
加えれば良い。一導電型を有する第３の半導体膜１８は、価電子制御がされていることを
除けば、ＳＡＳのような半導体、非晶質半導体、または微結晶半導体で形成されるもので
ある。
【００７０】
以上、第１絶縁膜１４から一導電型を有する第３の半導体膜１８までは大気に触れさせ
ることなく連続して形成することが可能である。すなわち、大気成分や大気中に浮遊する
汚染不純物元素に汚染されることなく各積層界面を形成することができるので、ＴＦＴ特
性のばらつきを低減することができる。
【００７１】
次に、フォトレジストを用いてマスク１９を形成し、第１の半導体膜１６、第２の半導
体膜１７、一導電型を有する第３の半導体膜１８をエッチングして島状に分離形成する。
（図８（Ｂ））
【００７２】
その後、ソース及びドレインに接続する配線を形成するための第２導電膜２０を形成す
る。第２導電膜２０はアルミニウム、またはアルミニウムを主成分とする導電性材料で形
成するが、半導体膜と接する側の層をチタン、タンタル、モリブデンまたはこれらの元素
の窒化物で形成した積層構造としても良い。アルミニウムには耐熱性を向上させるために
チタン、シリコン、スカンジウム、ネオジウム、銅などの元素を０．５〜５原子％添加さ
せても良い（図８（Ｃ））。
【００７３】
次にマスク２１を形成する。マスク２１はソースおよびドレインと接続する配線を形成
するためにパターン形成されたマスクであり、同時に第２の半導体膜１７及び一導電型を
有する第３の半導体膜１８を取り除きチャネル形成領域を形成するためのエッチングマス
クとして併用されるものである。アルミニウムまたはこれを主成分とする導電膜のエッチ
ングはＢＣｌ3、Ｃｌ2などの塩化物気体を用いて行なえば良い。このエッチング加工で配
線２３〜２６を形成する。また、チャネル形成領域を形成するためのエッチングにはＳＦ
6、ＮＦ3、ＣＦ4などのフッ化物気体を用いてエッチングを行なうが、この場合には下地
となる第１の半導体膜１６とのエッチング選択比をとれないので、処理時間を適宜調整し
て行なうこととなる。以上のようにして、チャネルエッチ型のＴＦＴの構造を形成するこ
とができる。（図９（Ａ））
【００７４】
次に、チャネル形成領域の保護を目的とした第３絶縁膜２７を、窒化珪素膜で形成する
。この窒化珪素膜はスパッタリング法やグロー放電分解法で形成可能であるが、大気中に
浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密
な膜であることが要求される。第３絶縁膜２７に窒化珪素膜を用いることで、第１の半導
体膜１６中の酸素濃度を５×１０19ａｔｏｍｓ／ｃｍ3以下、好ましくは１×１０19ａｔ
ｏｍｓ／ｃｍ3以下とすることができる。この目的において、珪素をターゲットとして、
窒素とアルゴンなどの希ガス元素を混合させたスパッタガスで高周波スパッタリングされ
た窒化珪素膜で、膜中に希ガス元素を含ませることにより緻密化が促進されることとなる
。また、グロー放電分解法においても、珪化物気体をアルゴンなどの希ガスで１００倍〜
５００倍に希釈して形成された窒化珪素膜は、１００度以下の低温においても緻密な膜を
形成可能であり好ましい。さらに必要があれば第４絶縁膜２８を酸化珪素膜で積層形成し
ても良い。第３絶縁膜２７と第４絶縁膜２８はパッシベーション膜に相当する。
【００７５】
次に、第３絶縁膜２７および／または第４絶縁膜２８上に、平坦化膜２９を形成する。
平坦化膜２９は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサン
系材料を出発材料として形成されたＳｉ−Ｏ結合とＳｉ−ＣＨｘ結晶手を含む絶縁膜で形
成することが好ましい。次に、第３絶縁膜２７、第４絶縁膜２８、平坦化膜２９にコンタ
クトホールを形成し、平坦化膜２９上に、各配線２３〜２６と接続される配線３０〜３３
を形成する。（図９（Ｂ））
【００７６】
配線３０〜３３は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記
元素を主成分とする合金もしくは化合物で形成することができる。またこれらの導電膜を
積層して用いても良い。例えば１層目がＴａで２層目がＷ、１層目がＴａＮで２層目がＡ
ｌ、１層目がＴａＮで２層目がＣｕ、１層目がＴｉで２層目がＡｌで３層目がＴｉといっ
た組み合わせも考えられる。また１層目と２層目のいずれか一方にＡｇＰｄＣｕ合金を用
いても良い。Ｗ、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）、ＴｉＮを順次積層した３層構造とし
てもよい。Ｗの代わりに窒化タングステンを用いてもよいし、ＡｌとＳｉの合金（Ａｌ−
Ｓｉ）に代えてＡｌとＴｉの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、ＴｉＮに代えてＴ
ｉを用いてもよい。
【００７７】
次に図１０（Ａ）に示すように、配線３３に接するように、平坦化膜２９上画素電極３
５を形成する。図１０では、画素電極３５を透明導電膜で形成し、透過型の液晶表示装置
を作製する例を示すが、本発明の液晶表示装置はこの構成に限定されない。光を反射しや
すい導電膜を用いて画素電極を形成することで、反射型の液晶表示装置を形成することが
できる。この場合、配線３３の一部を画素電極として用いることができる。
【００７８】
以上のようにして形成されたチャネルエッチ型のＴＦＴは、ＳＡＳでチャネル形成領域
を構成することにより２〜１０ｃｍ2／Ｖ・ｓｅｃの電界効果移動度を得ることができる
。従って、このＴＦＴを画素のスイッチング用素子として、さらに走査線（ゲート線）側
の駆動回路を形成する素子として利用することができる。
【００７９】
このような、画素のスイッチング素子と走査線側の駆動回路を同じＴＦＴで素子基板は
、ゲート電極形成用マスク、半導体領域形成用マスク、配線形成用マスク、コンタクトホ
ール形成用マスク、画素電極形成用マスクの合計５枚のマスクで形成することができる。
【００８０】
次に、配線３２または配線３３上に、スペーサ３６を絶縁膜で形成する。なお図１０（
Ａ）では、配線３２上にスペーサ３６を、酸化珪素を用いて形成した例を示している。画
素電極３５とスペーサ３６は、いずれを先に形成しても良い。
【００８１】
そして、配線３０〜３３、スペーサ３６、画素電極３５を覆うように、配向膜３７を成
膜し、ラビング処理を施す。
【００８２】
次に図１０（Ｂ）に示すように、液晶を封止するためのシール材４０を形成する。一方
、透明導電膜を用いた対向電極４３と、ラビング処理が施された配向膜４４とが形成され
た第２の基板４２を用意する。そして、シール材４０で囲まれた領域に液晶４１を滴下し
、別途用意しておいた第２の基板４２を、対向電極４３と画素電極３５とが向かい合うよ
うに、シール材４０を用いて貼り合わせる。なおシール材４０にはフィラーが混入されて
いても良い。
【００８３】
なお、カラーフィルタや、ディスクリネーションを防ぐための遮蔽膜（ブラックマトリ
クス）などが形成されていても良い。また、偏光板５１を、第１の基板１０のＴＦＴが形
成されている面とは逆の面に貼り合わせ、また第２の基板４２の対向電極４３が形成され
ている面とは逆の面に、偏光板５２を貼り合わせておく。
【００８４】
画素電極３５または対向電極４３に用いられる透明導電膜は、ＩＴＯ、ＩＺＯ、ＩＴＳ
Ｏの他、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した材料を用いること
ができる。画素電極３５と液晶４１と対向電極４３が重なり合うことで、液晶素子５５が
形成されている。
【００８５】
上述した液晶の注入は、ディスペンサ式（滴下式）を用いているが、本発明はこれに限
定されない。第２の基板を貼り合わせてから毛細管現象を用いて液晶を注入するディップ
式（汲み上げ式）を用いていても良い。
【００８６】
なお、図７〜図１０は、図１に示した構成を有するＴＦＴの作製方法について示したが
、図３に示した構成を有するＴＦＴも同様に作製することができる。ただし、図３に示し
たＴＦＴの場合は、ゲート電極３１０、３２０に重畳させて、ＳＡＳで形成された第１の
半導体膜３１２、３２２上にチャネル保護膜３３０、３３１を形成する点で、図７〜図１
０と異なっている。
【実施例１】
【００８７】
本実施例では、本発明の液晶表示装置が有するセミアモルファスＴＦＴの、一形態につ
いて説明する。
【００８８】
図１１（Ａ）に、本実施例のセミアモルファスＴＦＴの上面図を、図１１（Ｂ）に、図
１１（Ａ）のＡ−Ａ’における断面図を示す。１３０１は、その一部がゲート電極として
機能するゲート配線であり、ゲート絶縁膜を１３０２間に挟んで、セミアモルファス半導
体で形成された第１の半導体膜１３０３と重なっている。また、第１の半導体膜１３０３
と接するように、ＬＤＤ領域として機能する第２の半導体膜１３０４ａ、１３０４ｂが形
成されており、第２の半導体膜１３０４ａ、１３０４ｂに接するように、一導電型を有す
る第３の半導体膜１３０５ａ、１３０５ｂが形成されている。また１３０６、１３０７は
、第３の半導体膜１３０５ａ、１３０５ｂとそれぞれ接する配線に相当する。
【００８９】
図１１に示すセミアモルファスＴＦＴにおいて、第３の半導体膜１３０５ａと第３の半
導体膜１３０５ｂの間隔を一定にすることで、チャネル長を一定に保つことができる。ま
た、第３の半導体膜１３０５ｂの端部を第３の半導体膜１３０５ａで囲むようにレイアウ
トすることで、チャネル形成領域のドレイン領域側において、電界が集中するのを緩和す
ることができる。さらに、チャネル長に対するチャネル幅の比を高くすることができるの
で、オン電流を高めることができる。
【実施例２】
【００９０】
本実施例では、極性が全て同一のセミアモルファスＴＦＴを用いた、シフトレジスタの
一形態について説明する。図１２（Ａ）に、本実施例のシフトレジスタの構成を示す。図
１２（Ａ）に示すシフトレジスタは、第１のクロック信号ＣＬＫ、第２のクロック信号Ｃ
ＬＫｂ、スタートパルス信号ＳＰを用いて動作する。１４０１はパルス出力回路であり、
その具体的な構成を、図１２（Ｂ）に示す。
【００９１】
パルス出力回路１４０１は、ＴＦＴ８０１〜８０６と、容量素子８０７を有する。ＴＦ
Ｔ８０１は、ゲートがノード２に、ソースがＴＦＴ８０５のゲートに接続されており、ド
レインに電位Ｖｄｄが与えられている。ＴＦＴ８０２は、ゲートがＴＦＴ８０６のゲート
に、ドレインがＴＦＴ８０５のゲートに接続されており、ソースに電位Ｖｓｓが与えられ
ている。ＴＦＴ８０３は、ゲートがノード３に、ソースがＴＦＴ８０６のゲートに接続さ
れており、ドレインに電位Ｖｄｄが与えられている。ＴＦＴ８０４は、ゲートがノード２
に、ドレインがＴＦＴ８０５のゲートに接続されており、ソースに電位Ｖｓｓが与えられ
ている。ＴＦＴ８０５は、ゲートが容量素子８０７の一方の電極に、ドレインがノード１
に、ソースが容量素子８０７の他方の電極及びノード４に接続されている。またＴＦＴ８
０６は、ゲートが容量素子８０７の一方の電極に、ドレインがノード４に接続されており
、ソースに電位Ｖｓｓが与えられている。
【００９２】
次に、図１２（Ｂ）に示すパルス出力回路１４０１の動作について説明する。ただし、
ＣＬＫ、ＣＬＫｂ、ＳＰは、ＨレベルのときＶｄｄ、ＬレベルのときＶｓｓとし、さらに
説明を簡単にするためＶｓｓ＝０と仮定する。
【００９３】
ＳＰがＨレベルになると、ＴＦＴ８０１がオンになるため、ＴＦＴ８０５のゲートの電
位が上昇していく。そして最終的には、ＴＦＴ８０５のゲートの電位がＶｄｄ−Ｖｔｈ（
ＶｔｈはＴＦＴ８０１〜８０６のしきい値とする）となったところで、ＴＦＴ８０１がオ
フし、浮遊状態となる。一方、ＳＰがＨレベルになるとＴＦＴ８０４がオンになるため、
ＴＦＴ８０２、８０６のゲートの電位は下降し、最終的にはＶｓｓとなり、ＴＦＴ８０２
、８０６はオフになる。ＴＦＴ８０３のゲートは、このときＬレベルとなっており、オフ
している。
【００９４】
次にＳＰはＬレベルとなり、ＴＦＴ８０１、８０４がオフし、ＴＦＴ８０５のゲートの
電位がＶｄｄ−Ｖｔｈで保持される。ここで、ＴＦＴ８０５のゲート・ソース間電圧がそ
のしきい値Ｖｔｈを上回っていれば、ＴＦＴ８０５がオンする。
【００９５】
次に、ノード１に与えられているＣＬＫがＬレベルからＨレベルに変わると、ＴＦＴ８
０５がオンしているので、ノード４、すなわちＴＦＴ８０５のソースの電位が上昇を始め
る。そしてＴＦＴ８０５のゲート・ソース間には容量素子８０７による容量結合が存在し
ているため、ノード４の電位上昇に伴い、浮遊状態となっているＴＦＴ８０５のゲートの
電位が再び上昇する。最終的には、ＴＦＴ８０５のゲートの電位は、Ｖｄｄ＋Ｖｔｈより
も高くなり、ノード４の電位はＶｄｄに等しくなる。そして、上述の動作を２段目以降の
パルス出力回路１４０１において同様行なわれ、順にパルスが出力される。
【実施例３】
【００９６】
本実施例では、本発明の液晶表示装置の一形態に相当するパネルの外観について、図１
３を用いて説明する。図１３は、第１の基板４００１上に形成されたセミアモルファスＴ
ＦＴ４０１０及び液晶素子４０１１を、第２の基板４００６との間にシール材４００５に
よって封止した、パネルの上面図であり、図１３（Ｂ）は、図１３（Ａ）のＡ−Ａ’にお
ける断面図に相当する。
【００９７】
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲
むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動
回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走
査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００
６とによって、液晶４００７と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶
半導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施例では、多
結晶半導体膜を用いたＴＦＴを有する信号線駆動回路を、第１の基板４００１に貼り合わ
せる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形成
し、貼り合わせるようにしても良い。図１３では、信号線駆動回路４００３に含まれる、
多結晶半導体膜で形成されたＴＦＴ４００９を例示する。
【００９８】
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は
、ＴＦＴを複数有しており、図１３（Ｂ）では、画素部４００２に含まれるＴＦＴ４０１
０とを例示している。ＴＦＴ４０１０はセミアモルファス半導体を用いたＴＦＴに相当す
る。
【００９９】
また４０１１は液晶素子に相当し、液晶素子４０１１が有する画素電極４０３０は、Ｔ
ＦＴ４０１０と配線４０４０、配線４０４１を介して電気的に接続されている。そして液
晶素子４０１１の対向電極４０３１は第２の基板４００６上に形成されている。画素電極
４０３０と対向電極４０３１と液晶４００７とが重なっている部分が、液晶素子４０１１
に相当する。
【０１００】
また４０３５は球状のスペーサであり、画素電極４０３０と対向電極４０３１との間の
距離（セルギャップ）を制御するために設けられている。なお絶縁膜をパターニングする
ことで得られるスペーサを用いていても良い。
【０１０１】
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部
４００２に与えられる各種信号及び電位は、図１３（Ｂ）に示す断面図では図示されてい
ないが、引き回し配線４０１４及び４０１５を介して、接続端子４０１６から供給されて
いる。
【０１０２】
本実施例では、接続端子４０１６が、液晶素子４０１１が有する画素電極４０３０と同
じ導電膜から形成されている。また、引き回し配線４０１４は、配線４０４１と同じ導電
膜で形成されている。また引き回し配線４０１５は、配線４０４０と同じ導電膜で形成さ
れている。
【０１０３】
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して
電気的に接続されている。
【０１０４】
なお、第１の基板４００１、第２の基板４００６としては、ガラス、セラミックス、プ
ラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓ
ｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用い
ることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟ん
だ構造のシートを用いることもできる。
【０１０５】
但し、液晶素子４０１１からの光の取り出し方向に位置する基板には、第２の基板は透
明でなければならない。その場合には、ガラス板、プラスチック、ポリエステルフィルム
またはアクリルフィルムのような透光性を有する材料を用いる。
【０１０６】
なお図示していないが、本実施例に示した液晶表示装置は配向膜、偏光板を有し、更に
カラーフィルタや遮蔽膜を有していても良い。
【０１０７】
また図１３では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装し
ている例を示しているが、本実施例はこの構成に限定されない。走査線駆動回路を別途形
成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途
形成して実装しても良い。
【０１０８】
本実施例は、他の実施例に記載した構成と組み合わせて実施することが可能である。
【実施例４】
【０１０９】
本発明の液晶表示装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴー
グル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再
生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲ
ーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子
書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒ
ｓａｔｉｌｅ Ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを
備えた装置）などが挙げられる。本発明では、半導体膜の成膜後に結晶化の工程を設ける
必要がないので、比較的パネルの大型化が容易であるため、１０〜５０インチの大型のパ
ネルを用いた電子機器に非常に有用である。それら電子機器の具体例を図１４に示す。
【０１１０】
図１４（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、ス
ピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の液晶表示装置を表示部
２００３に用いることで、本発明の表示装置が完成する。液晶表示装置は自発光型である
ためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。
なお、液晶素子表示装置は、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用な
どの全ての情報表示用表示装置が含まれる。
【０１１１】
図１４（Ｂ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２
、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウ
ス２２０６等を含む。本発明の液晶表示装置を表示部２２０３に用いることで、本発明の
ノート型パーソナルコンピュータが完成する。
【０１１２】
図１４（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体
（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。
表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を
表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
本発明の液晶表示装置を表示部Ａ２４０３、Ｂ２４０４に用いることで、本発明の画像再
生装置が完成する。
【０１１３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。また、本実施例の電子機器は、実施例１〜３に示したいずれの構成の液晶表
示装置を用いても良い。
【符号の説明】
【０１１４】
１００ 基板
１０１ ＴＦＴ
１０２ ＴＦＴ
１０３ 液晶素子
１１０ ゲート電極
１１１ ゲート絶縁膜
１１２ 半導体膜
１１３ 半導体膜
１１４ 半導体膜
１１５ 配線
１２０ ゲート電極
１２２ 半導体膜
１２３ 半導体膜
１２４ 半導体膜
１２５ 配線
１３０ 画素電極
１３１ 配向膜
１４０ パッシベーション膜
１４１ パッシベーション膜
１４２ 配向膜
１４３ 液晶
１５０ 偏光板
１５１ 偏光板
１６０ 配線
１６１ スペーサ
１６２ シール材
１７０ 基板
１７１ 対向電極
２０１ スイッチング用ＴＦＴ
２０２ 液晶素子
２０３ 容量素子
２０４ 画素電極
３００ 基板
３０１ ＴＦＴ
３０２ ＴＦＴ
３０３ 液晶素子
３１０ ゲート電極
３１１ ゲート絶縁膜
３１２ 半導体膜
３１３ 半導体膜
３１４ 半導体膜
３１５ 配線
３２５ 配線
３３０ チャネル保護膜
３４０ パッシベーション膜
３４１ パッシベーション膜
３４２ 配向膜
３４３ 液晶
３６０ 配線
３６１ スペーサ
３６２ シール材
３７０ 画素電極
３７１ 配向膜
３７２ 基板
３７３ 対向電極
【特許請求の範囲】
【請求項１】
画素部と、走査線駆動回路とを同一基板上に有し、
前記画素部には、液晶素子と、前記液晶素子に印加される電圧を制御するＴＦＴが設けられており、
前記走査線駆動回路が有するＴＦＴと、前記液晶素子に印加される電圧を制御するＴＦＴとは、ゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１の半導体膜と、前記第１の半導体膜上に形成された一導電型を付与する不純物が添加されていない非晶質半導体でなるバッファ層と、前記バッファ層上に形成された一対の第２の半導体膜と、を有し、
前記一対の第２の半導体膜には一導電型を付与する不純物が添加されており、
前記第１の半導体膜は、結晶粒を非晶質半導体中に含む微結晶半導体膜を含む半導体で形成されており、
前記ゲート絶縁膜と前記第１の半導体膜との界面、前記第１の半導体膜と前記バッファ層との界面、前記バッファ層と前記第２の半導体膜との界面は、大気成分又は大気中に浮遊する汚染不純物元素に汚染されていないことを特徴とする液晶表示装置。
【請求項１】
画素部と、走査線駆動回路とを同一基板上に有し、
前記画素部には、液晶素子と、前記液晶素子に印加される電圧を制御するＴＦＴが設けられており、
前記走査線駆動回路が有するＴＦＴと、前記液晶素子に印加される電圧を制御するＴＦＴとは、ゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１の半導体膜と、前記第１の半導体膜上に形成された一導電型を付与する不純物が添加されていない非晶質半導体でなるバッファ層と、前記バッファ層上に形成された一対の第２の半導体膜と、を有し、
前記一対の第２の半導体膜には一導電型を付与する不純物が添加されており、
前記第１の半導体膜は、結晶粒を非晶質半導体中に含む微結晶半導体膜を含む半導体で形成されており、
前記ゲート絶縁膜と前記第１の半導体膜との界面、前記第１の半導体膜と前記バッファ層との界面、前記バッファ層と前記第２の半導体膜との界面は、大気成分又は大気中に浮遊する汚染不純物元素に汚染されていないことを特徴とする液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−４７８５２（Ｐ２０１３−４７８５２Ａ）
【公開日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願番号】特願２０１２−２５５１２９（Ｐ２０１２−２５５１２９）
【出願日】平成２４年１１月２１日（２０１２．１１．２１）
【分割の表示】特願２０１１−１１４４６７（Ｐ２０１１−１１４４６７）の分割
【原出願日】平成１６年６月２１日（２００４．６．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願日】平成２４年１１月２１日（２０１２．１１．２１）
【分割の表示】特願２０１１−１１４４６７（Ｐ２０１１−１１４４６７）の分割
【原出願日】平成１６年６月２１日（２００４．６．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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