電力用半導体装置
【課題】逆回復電流に起因するスイッチング損失を減少することができ、発熱損失を減少することができ、小型化を実現することができる電力用半導体装置を提供する。
【解決手段】電力用半導体装置１において、カスコード素子２０の電力用半導体スイッチング素子２１のソース領域と負極端子１１との間に複数直列接続された第１の金属絶縁膜半導体型電界効果トランジスタ２２及び第２の金属絶縁膜半導体型電界効果トランジスタ２３を備え、カスコード素子２０に対して電気的に並列に高速ダイオード３０を備える。電力用半導体スイッチング素子２１はノーマリーオン型であり、第１の金属絶縁膜半導体型電界効果トランジスタ２２及び第２の金属絶縁膜半導体型電界効果トランジスタ２３はノーマリーオフ型である。
【解決手段】電力用半導体装置１において、カスコード素子２０の電力用半導体スイッチング素子２１のソース領域と負極端子１１との間に複数直列接続された第１の金属絶縁膜半導体型電界効果トランジスタ２２及び第２の金属絶縁膜半導体型電界効果トランジスタ２３を備え、カスコード素子２０に対して電気的に並列に高速ダイオード３０を備える。電力用半導体スイッチング素子２１はノーマリーオン型であり、第１の金属絶縁膜半導体型電界効果トランジスタ２２及び第２の金属絶縁膜半導体型電界効果トランジスタ２３はノーマリーオフ型である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体装置に関し、特に正極端子と負極端子との間にカスコード素子を備えた電力用半導体装置に関する。
【背景技術】
【０００２】
電力用半導体装置を構築する接合型電界効果トランジスタや静電誘導型トランジスタは、高電圧、大電力領域において、高速動作を実現することができる電力用半導体スイッチング素子である。この電力用半導体スイッチング素子は、一般に、ゲート電圧０Ｖのときにドレイン電流が流れるノーマリーオン型の特性を示す。ゲート電極に負極性の電圧が十分に印加されない状態において、ドレイン電圧が印加されると、大きなドレイン電流が流れ、電力用半導体スイッチング素子が破壊されることがある。このため、バイポーラトランジスタ、金属酸化膜半導体型電界効果トランジスタ、絶縁ゲート型バイポーラトランジスタ等のノーマリーオフ型の特性を有するトランジスタに比べて、電力用半導体スイッチング素子の取り扱いが比較的難しい。
【０００３】
下記特許文献１には、このような技術課題を解決可能な、カスコード接続によるノーマリーオフ型の複合半導体素子（以下、単に「カスコード素子」という。）が提案されている。図５に示すように、カスコード素子１１０は、正極端子１００と負極端子１０１との間に電気的に直列に接続されたノーマリーオン型素子及びノーマリーオフ型素子により構成されている。ノーマリーオン型素子には例えば接合型電界効果トランジスタ１１１が使用され、ノーマリーオフ型素子には例えば金属酸化膜半導体型電界効果トランジスタ１１２が使用されている。
【０００４】
金属酸化膜半導体型電界効果トランジスタ１１２にはソース領域とドレイン領域との間にダイオード（整流ダイオード）１１３が内蔵されている。カスコード素子１１０においては、負極端子１０１から正極端子１００に、ダイオード１１３及び接合型電界効果トランジスタ１１１を通して電流を流すこともできる。
【０００５】
金属酸化膜半導体型電界効果トランジスタ１１２のゲート電極には、抵抗１２５を介在して駆動回路１２０が接続されている。駆動回路１２０はインバータ１２１及び電源１２２により構成されている。
【特許文献１】特開２００１−２５１８４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述の電力用半導体装置においては、以下の点について配慮がなされていなかった。図５に示すカスコード素子１１０を上下に組んで双方向チョッパ回路として使用し、又ブリッジを組んでインバータとして使用する場合、スイッチング動作時に一方のアームのカスコード素子１１０が導通（オン）すると、他方のアームの金属酸化膜半導体型電界効果トランジスタ１１２のダイオード１１３が非導通（オフ）になる。このとき、非導通状態にあるダイオード１１３のＰＮ接合部に生成される空乏層には少数キャリアが蓄積される。空乏層に蓄積された少数キャリアは逆回復電流としてダイオード１１３に流れるので、逆回復損失が発生する。逆回復損失はダイオード１１３のスイッチング損失であり、スイッチング動作毎に発生する。また、この逆回復電流は、導通過渡状態のカスコード素子１１０に流れ込み、カスコード素子１１０のスイッチング損失の増大を引き起こす。
【０００７】
更に、スイッチング損失の増大は発熱損失の増大になる。このため、大型の冷却用ヒートシンクを使用する必要があるので、電力用半導体装置が大型になる。
【０００８】
なお、このような課題は、電力用半導体装置において、カスコード素子１１０の接合型電界効果トランジスタ１１１に特有のものではなく、接合型電界効果トランジスタ１１１を静電誘導型トランジスタに代えた場合にも同様に発生する。
【０００９】
本発明は上記課題を解決するためになされたものであり、その目的は逆回復電流に起因するスイッチング損失を減少することができる電力用半導体装置を提供することである。
【００１０】
更に、本発明の目的は、スイッチング損失並びに発熱損失を減少することができ、小型にすることができる電力用半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の実施の形態に係る特徴は、電力用半導体装置において、正極端子に主電極の一方が接続されたノーマリーオン型の電力用半導体スイッチング素子と、電力用半導体スイッチング素子の主電極の他方と負極端子との間に電気的に直列に接続されたノーマリーオフ型の複数の金属絶縁膜半導体型電界効果トランジスタとを備えたカスコード素子と、カスコード素子と電気的に並列に接続され、正極端子にカソード領域が接続され、負極端子にアノード領域が接続された高速ダイオードとを備える。
【発明の効果】
【００１２】
本発明によれば、逆回復電流に起因するスイッチング損失を減少することができる電力用半導体装置を提供することができる。
【００１３】
更に、本発明によれば、スイッチング損失並びに発熱損失を減少することができ、小型にすることができる電力用半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、実施の形態において、同一機能を有する構成要素には同一符号を付け、重複する説明は省略する。
【００１５】
（第１の実施の形態）
［電力用半導体装置の構成］
本発明の第１の実施の形態に係る電力用半導体装置１は、図１に示すように、正極端子１０に主電極の一方（ドレイン領域）が接続され、高耐圧を有するノーマリーオン型の電力用半導体スイッチング素子２１と、電力用半導体スイッチング素子２１の主電極の他方（ソース領域）と負極端子１１との間に電気的に直列に接続され、低耐圧を有するノーマリーオフ型の２個の第１の金属絶縁膜半導体型電界効果トランジスタ２２及び第２の金属絶縁膜半導体型電界効果トランジスタ２３とを備えたカスコード素子２０と、カスコード素子２０と電気的に逆並列に接続され、正極端子１０にカソード領域が接続され、負極端子にアノード領域が接続された高速ダイオード３０とを備える。
【００１６】
更に、電力用半導体装置１は、第１の金属絶縁膜半導体型電界効果トランジスタ２２のゲート電極に接続された抵抗５１と、第２の金属絶縁膜半導体型電界効果トランジスタ２３のゲート電極に接続された抵抗５２と、第２の金属絶縁膜半導体型電界効果トランジスタ２３のソース領域とゲート電極との間に挿入されたツェナーダイオード５３と、抵抗５１、５２、負極端子１１にそれぞれ接続された駆動回路６０とを備えている。駆動回路６０は、第１の金属絶縁膜半導体型電界効果トランジスタ２２及び第２の金属絶縁膜半導体型電界効果トランジスタ２３の導通、非導通の制御を行う機能を備え、インバータ６１及び電源６２を備えている。
【００１７】
カスコード素子２０の電力用半導体スイッチング素子２１は、第１の実施の形態において、接合型電界効果トランジスタにより構成されている。この接合型電界効果トランジスタには、ソース領域に印加されるソース電位に対してゲート電極に印加されるゲート電位が例えば２０Ｖ以上低いと非導通（オフ）になり、それ以上高いと導通（オン）になる接合型電界効果トランジスタを使用することができる。ゲート電極には負極端子１１からゲート抵抗分降下したゲート電位が印加されている。つまり、この接合型電界効果トランジスタは６００Ｖ以上の高耐圧を備えている。なお、電力用半導体スイッチング素子２１は、接合型電界効果トランジスタに代えて、静電誘導型トランジスタにより構成してもよい。
【００１８】
接合型電界効果トランジスタ、静電誘導型トランジスタにおいては、いずれも高電圧、大電力領域において高速動作を実現することができ、順方向、逆方向の双方向においてスイッチング損失を減少することができる。
【００１９】
第１の金属絶縁膜半導体型電界効果トランジスタ２２、第２の金属絶縁膜半導体型電界効果トランジスタ２３のそれぞれは、いずれも、シリコン半導体−絶縁体−金属構造のトランジスタである。すなわち、第１の実施の形態において、ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）、ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）、ＩＧＦＥＴ（Ｉnsulated Ｇate Ｆield Ｅffect Ｔransistor）のいずれもが含まれる。
【００２０】
第１の金属絶縁膜半導体型電界効果トランジスタ２２は、ソース領域を負極端子１１に接続し、ドレイン領域を第２の金属絶縁膜半導体型電界効果トランジスタ２３のソース領域に接続し、ゲート電極を抵抗５１を通して駆動回路６０に接続する。この第１の金属絶縁膜半導体型電界効果トランジスタ２２は、ゲート電位を例えば２Ｖ〜１０Ｖ以上加えると導通し、それ以下においては非導通になる。
【００２１】
第１の金属絶縁膜半導体型電界効果トランジスタ２２のソース領域とドレイン領域との間には寄生ダイオード２５が作り込まれている。寄生ダイオード２５のアノード領域はソース領域に電気的に接続され、カソード領域はドレイン領域に電気的に接続されている。この寄生ダイオード２５は整流ダイオードとして機能する。
【００２２】
第２の金属絶縁膜半導体型電界効果トランジスタ２３は、ソース領域を第１の金属絶縁膜半導体型電界効果トランジスタ２２のドレイン領域に接続し、ドレイン領域を電力用半導体スイッチング素子２１のソース領域に接続し、ゲート電極を抵抗５２を通して駆動回路６０に接続する。この第２の金属絶縁膜半導体型電界効果トランジスタ２３は、第１の金属絶縁膜半導体型電界効果トランジスタ２２と同様に、ゲート電位を例えば２Ｖ〜１０Ｖ以上加えると導通し、それ以下においては非導通になる。第２の金属絶縁膜半導体型電界効果トランジスタ２３のソース領域とドレイン領域との間には、寄生ダイオード２５と同様の寄生ダイオード２６が作り込まれている。
【００２３】
高速ダイオード３０は、負極端子１１から正極端子１０に電流が流れるとき、カスコード素子２０ではなく、この高速ダイオード３０に電流を積極的に流し、低損失化を図ることを主目的として、カスコード素子２０に逆並列接続されている。第１の実施の形態において、高速ダイオード３０にはユニポーラダイオードを実用的に使用することができる。ユニポーラダイオードにおいては、少数キャリアの蓄積がなく、逆回復電荷が形成されないので、逆回復電流が流れない。また、ユニポーラダイオードは接合容量成分のみの電荷であり、ユニポーラダイオードの逆回復損失は極めて小さい。従って、ユニポーラダイオードを高速ダイオード３０として使用することにより、高速ダイオード３０の損失を減少することができる。
【００２４】
第１の実施の形態において、ユニポーラダイオードには、ショットキーバリアダイオード（ＳＢＤ）を実用的に使用することができる。ＳＢＤは、寄生ダイオード２５、２６のそれぞれに比べて、逆回復時間が短く、逆回復損失が小さい性質を備えている。ワイドギャップ半導体において構築されるＳＢＤにおいては、例えば２００Ｖ以上の高耐圧を備えている。また、ユニポーラダイオードには、ＳＢＤと同等の特性を有する、ジャンクションバリアショットキーダイオード（ＪＢＳ）を使用することができる。
【００２５】
なお、第１の実施の形態において、電力用半導体装置１は、カスコード素子２０の電力用半導体スイッチング素子２１、第１の金属絶縁膜半導体型電界効果トランジスタ２２、第２の金属絶縁膜半導体型電界効果トランジスタ２３、高速ダイオード３０は、それぞれが１つの半導体チップにより構成され、この半導体チップを１つまたは複数パッケージングすることにより構築することができる。また、電力用半導体装置１は、カスコード素子２０の電力用半導体スイッチング素子２１、第１の金属絶縁膜半導体型電界効果トランジスタ２２、第２の金属絶縁膜半導体型電界効果トランジスタ２３、高速ダイオード３０の２つ以上を１つにパッケージングするように構成してモジュール化することもできる。更に、電力用半導体装置１は、それらの素子の１つ又は複数を搭載した半導体チップを複数構築し、これら複数の半導体チップをモジュールとして１つにパッケージングすることにより構築してもよい。
【００２６】
［電力用半導体装置の動作］
次に、前述の電力用半導体装置の動作を説明する。まず、非導通状態から導通状態への動作は以下の通りである。駆動回路６０からカスコード素子２０の第１の金属絶縁膜半導体型電界効果トランジスタ２２のゲート電極、第２の金属絶縁膜半導体型電界効果トランジスタ２３のゲート電極にそれぞれ駆動開始信号が供給される。この駆動開始信号は、第１の金属絶縁膜半導体型電界効果トランジスタ２２のゲート電極とソース領域（負極端子１１）との間の電位差、第２の金属絶縁膜半導体型電界効果トランジスタ２３のゲート電極とソース領域との間の電位差をいずれも例えば１０Ｖにするゲート電位である。
【００２７】
この駆動開始信号の供給の結果、第１の金属絶縁膜半導体型電界効果トランジスタ２２、第２の金属絶縁膜半導体型電界効果トランジスタ２３の双方のドレイン領域とソース領域との間の電位差がなくなる。正確には、ドレイン領域とソース領域との間はオン抵抗のドロップ電圧分（例えば、０．１Ｖ）のみの電位差になる。すると、電力用半導体スイッチング素子２１のソース領域のソース電位が負極端子１１と同程度になり、ゲート電極とソース領域との間の電位差はなくなるので、この電力用半導体スイッチング素子２１は導通状態になる。すなわち、第１の金属絶縁膜半導体型電界効果トランジスタ２２及び第２の金属絶縁膜半導体型電界効果トランジスタ２３が導通すると、電力用半導体スイッチング素子２１も導通し、正極端子１０と負極端子１１との間に電流が流れる。
【００２８】
次に、導通状態から非導通状態への動作は以下の通りである。駆動回路６０から第１の金属絶縁膜半導体型電界効果トランジスタ２２のゲート電極、第２の金属絶縁膜半導体型電界効果トランジスタ２３のゲート電極にそれぞれ駆動停止信号が供給される。この駆動停止信号は、第１の金属絶縁膜半導体型電界効果トランジスタ２２のゲート電極とソース領域（負極端子１１）との間の電位差、第２の金属絶縁膜半導体型電界効果トランジスタ２３のゲート電極とソース領域との間の電位差をいずれも例えば０Ｖにするゲート電位である。
【００２９】
この駆動停止信号の供給の結果、第１の金属絶縁膜半導体型電界効果トランジスタ２２、第２の金属絶縁膜半導体型電界効果トランジスタ２３の双方は非導通状態になり、ソース領域とドレイン領域との間にそれぞれ例えば２５Ｖの電位差が発生する。つまり、電力用半導体スイッチング素子２１のソース領域と負極端子１１との間には、第１の金属絶縁膜半導体型電界効果トランジスタ２２のソース領域とドレイン領域との間の電位差と、第２の金属絶縁膜半導体型電界効果トランジスタ２３のソース領域とドレイン領域との間の電位差とを加えた５０Ｖの電位差が発生する。この電位差は電力用半導体スイッチング素子２１のソース領域とドレイン領域との間に印加され、電力用半導体スイッチング素子２１のゲート電極には−５０Ｖが印加される。この結果、電力用半導体スイッチング素子２１は完全に非導通状態になり、第１の金属絶縁膜半導体型電界効果トランジスタ２２及び第２の金属絶縁膜半導体型電界効果トランジスタ２３が非導通になるので、正極端子１０と負極端子１１との間に流れる電流を遮断することができる。第１の実施の形態に係る電力用半導体スイッチング素子２１は、例えば−４０Ｖ以下において完全に非導通状態になるように閾値電圧が調節されている。
【００３０】
ここで、カスコード素子２０に並列に接続された高速ダイオード３０は、インバータのデッドタイム期間のみ動作する。電力用半導体装置１の負極端子１１から正極端子１０に電流が流れる場合、第１の金属絶縁膜半導体型電界効果トランジスタ２２と第２の金属絶縁膜半導体型電界効果トランジスタ２３とが直列接続されているので、寄生ダイオード２５及び２６の電圧降下分が２素子分になるため、高速ダイオード３０の電圧降下分がカスコード素子２０よりも小さくなり、逆方向に流れる電流がカスコード素子２０と高速ダイオード３０とのそれぞれに分流することなく、その大半を高速ダイオード３０に流すことができる。更に、たとえカスコード素子２０にソース電流が僅かに流れてしまった場合においても、逆回復電流はソース電流に比例して小さくなるので、カスコード素子２０の逆回復損失を低減することができる。従って、カスコード素子２０の損失を低減することができる。
【００３１】
また、電力用半導体装置１のカスコード素子２０を上下に組み込んだ双方向チョッパ回路や、カスコード素子２０によりブリッジを組んだインバータの場合、一方のアームのカスコード素子２０が導通し、反対アームの導通過渡状態にあるカスコード素子２０に逆回復電流が流れ込むことによる損失を低減することができる。つまり、カスコード素子２０のスイッチング損失を低減することができる。
【００３２】
更に、カスコード素子２０の電力用半導体スイッチング素子２１のソース領域と負極端子１１との間に複数の直列接続された（複数に分割された）第１の金属絶縁膜半導体型電界効果トランジスタ２２及び第２の金属絶縁膜半導体型電界効果トランジスタ２３を挿入したことにより、１素子当たりの素子耐圧を半分以下にすることができ、１素子当たりの導通抵抗（オン抵抗）値を減少することができる。素子の導通抵抗値の減少と素子耐圧の増加との間には２乗の関係がある。従って、カスコード素子２０の素子耐圧を向上しつつ、順方向電流（ドレイン電流）における導通抵抗を減少することができる。
【００３３】
そして、金属絶縁膜半導体型電界効果トランジスタを第１の金属絶縁膜半導体型電界効果トランジスタ２２と第２の金属絶縁膜半導体型電界効果トランジスタ２３との複数に分割することによって、寄生ダイオード２５、２６のそれぞれの１素子当たりの面積並びに素子耐圧を小さくすることができる。従って、寄生ダイオード２５、２６のそれぞれにおいては、逆回復電荷量を小さくし、逆回復電流を小さくすることができるので、逆回復損失を低減することができる。
【００３４】
このように構成される第１の実施の形態に係る電力用半導体装置１においては、逆回復電流に起因するスイッチング損失を減少することができる。更に、第１の実施の形態に係る電力用半導体装置１においては、スイッチング損失並びに発熱損失を減少することができ、小型にすることができる。
【００３５】
［第１の変形例］
本発明の第１の実施の形態の第１の変形例に係る電力用半導体装置１は、前述の図１に示す電力用半導体装置１においてカスコード素子２０の電力用半導体スイッチング素子２１をワイドギャップ半導体により構成したものである。ワイドギャップ半導体を利用して形成される電力用半導体スイッチング素子２１においては、シリコン半導体に比べて絶縁破壊電界強度を１桁程度大きくすることができ、素子耐圧を保持するためのドリフト層を１／１０程度まで薄くすることができるので、電力用半導体スイッチング素子２１の導通損失を低減することができる。例えば、電力用半導体スイッチング素子２１の絶縁破壊耐圧をシリコン半導体よりも１０倍程度高めることができる。
【００３６】
更に、電力用半導体スイッチング素子２１においては、シリコン半導体に比べて、飽和電子ドリフト速度を２倍程度大きくすることができるので、１０倍程度の高周波化を実現することができる。
【００３７】
第１の変形例において、ワイドギャップ半導体には、シリコンカーバイド（ＳｉＣ）、ガリウムナイトライド（ＧａＮ）、ダイアモンド等を実用的に使用することができる。
【００３８】
このように、第１の変形例に係る電力用半導体装置１においては、カスコード素子２０の電力用半導体スイッチング素子２１をワイドギャップ半導体により構成することにより、電力用半導体スイッチング素子２１の導通損失及びスイッチング損失を減少することができるので、低損失化並びに小型化を実現することができる。
【００３９】
［第２の変形例］
本発明の第１の実施の形態の第２の変形例に係る電力用半導体装置１は、前述の図１に示す電力用半導体装置１においてカスコード素子２０に逆並列接続された高速ダイオード３０をワイドギャップ半導体により構成したものである。ワイドギャップ半導体を利用して形成される高速ダイオード３０においては、シリコン半導体に比べて、絶縁破壊電界強度を１桁程度大きくすることができ、素子耐圧を向上することができる。例えば、高速ダイオード３０の素子耐圧をシリコン半導体よりも１０倍程度高めることができる。
【００４０】
高い絶縁破壊領域を必要とする高速ダイオード３０において、シリコン半導体を利用する場合にはバイポーラダイオードしか使用することができないが、ワイドギャップ半導体を利用する場合にはユニポーラダイオード、具体的にはＳＢＤ若しくはＪＢＤを使用することができる。シリコン半導体を利用してユニポーラダイオードを形成すると、このユニポーラダイオードは導通損失が大きく、実用上、使用することができない。つまり、ワイドギャップ半導体を利用して形成される高速ダイオード３０は高い素子耐圧においても逆回復損失を低減することができるので、この高速ダイオード３０の損失を減少することができる。
【００４１】
ワイドギャップ半導体には前述の第１の変形例において説明したＳｉＣ等を実用的に使用することができる。
【００４２】
このように、第２の変形例に係る電力用半導体装置１においては、高速ダイオード３０をワイドギャップ半導体により構成することにより、高絶縁耐圧領域においても高速ダイオード３０の逆回復損失を低減することができ、高絶縁耐圧領域においても電力用半導体スイッチング素子２１のスイッチング損失を低減することができるので、低損失化並びに小型化を実現することができる。
【００４３】
なお、第１の実施の形態に係る電力用半導体装置１においては、第１の変形例と第２の変形例とを組み合わせることができる。すなわち、電力用半導体装置１は、カスコード素子１の電力用半導体スイッチング素子２１、高速ダイオード３０のそれぞれをワイドギャップ半導体により構成することができる。
【００４４】
（第２の実施の形態）
本発明の第２の実施の形態は、前述の第１の実施の形態に係る電力用半導体装置１のカスコード素子２０と駆動回路６０との接続構造を代えた例を説明するものである。図２に示すように、電力用半導体装置１において、カスコード素子２０の第１の金属絶縁膜半導体型電界効果トランジスタ２２のゲート電極に駆動回路６０（インバータ６１の出力）が抵抗５１を介在して接続され、第２の金属絶縁膜半導体型電界効果トランジスタ２３のゲート電極に駆動回路６０がダイオード５５及び抵抗５２を介在して接続されている。第２の金属絶縁膜半導体型電界効果トランジスタ２３のゲート電極とソース領域との間には、前述の第１の実施の形態に係る電力用半導体装置１のツェナーダイオード５３に代えて、抵抗５４が挿入されている。
【００４５】
第２の実施の形態に係る電力用半導体装置１は、第１の実施の形態に係る電力用半導体装置１に対して、回路接続構造に若干の違いはあるものの、基本的には同等の回路動作を行い、同等の作用効果を奏することができる。
【００４６】
（第３の実施の形態）
本発明の第３の実施の形態は、前述の第１の実施の形態に係る電力用半導体装置１のカスコード素子２０において、金属絶縁膜半導体型電界効果トランジスタの直列接続個数を変えた例を説明するものである。図３に示すように、電力用半導体装置１においては、カスコード素子２０の電力用半導体スイッチング素子２１のソース領域と負極端子１１との間に、３個の第１の金属絶縁膜半導体型電界効果トランジスタ２２、第２の金属絶縁膜半導体型電界効果トランジスタ２３、第３の金属絶縁膜半導体型電界効果トランジスタ２４のそれぞれが電気的に直列に接続されている。第１の金属絶縁膜半導体型電界効果トランジスタ２２、第２の金属絶縁膜半導体型電界効果トランジスタ２３のそれぞれの構成は、前述の第１の実施の形態に係る電力用半導体装置１の第１の金属絶縁膜半導体型電界効果トランジスタ２２、第２の金属絶縁膜半導体型電界効果トランジスタ２３のそれぞれの構成と同一である。
【００４７】
第３の金属絶縁膜半導体型電界効果トランジスタ２４は、基本的には、第１の金属絶縁膜半導体型電界効果トランジスタ２２と同一構造において構成されている。第３の金属絶縁膜半導体型電界効果トランジスタ２４においては、ソース領域が第２の金属絶縁膜半導体型電界効果トランジスタ２３のドレイン領域に接続され、ドレイン領域が電力用半導体スイッチング素子２１のソース領域に接続され、ゲート電極が抵抗５６及びツェナーダイオード５７を介在して駆動回路６０に接続されている。第３の金属絶縁膜半導体型電界効果トランジスタ２４のゲート電極とソース領域との間は抵抗５８を介在して接続されている。また、第３の金属絶縁膜半導体型電界効果トランジスタ２４のソース領域とドレイン領域との間には寄生ダイオード２７が電気的に並列に接続されている。
【００４８】
このように構成される第３の実施の形態に係る電力用半導体装置１においては、第１の金属絶縁膜半導体型電界効果トランジスタ２２及び第２の金属絶縁膜半導体型電界効果トランジスタ２３に加えて更に第３の金属絶縁膜半導体型電界効果トランジスタ２４を備え、合計３個の金属絶縁膜半導体型電界効果トランジスタを電気的に直列に接続することにより、第１の実施の形態に係る電力用半導体装置１と同様に、逆回復電流に起因するスイッチング損失を減少することができる。更に、第３の実施の形態に係る電力用半導体装置１においては、スイッチング損失並びに発熱損失を減少することができ、小型にすることができる。
【００４９】
（第４の実施の形態）
本発明の第４の実施の形態は、前述の第２の実施の形態に係る電力用半導体装置１と第３の実施の形態に係る電力用半導体装置１とを組み合わせた例を説明するものである。図４に示すように、電力用半導体装置１においては、前述の図３に示す第３の実施の形態に係る電力用半導体装置１と同様に、カスコード素子２０の電力用半導体スイッチング素子２１のソース領域と負極端子１１との間に、第１の金属絶縁膜半導体型電界効果トランジスタ２２、第２の金属絶縁膜半導体型電界効果トランジスタ２３及び第３の金属絶縁膜半導体型電界効果トランジスタ２４が直列に接続されている。
【００５０】
第１の金属絶縁膜半導体型電界効果トランジスタ２２及び第２の金属絶縁膜半導体型電界効果トランジスタ２３と駆動回路６０との回路接続構造は前述の第３の実施の形態に係る電力用半導体装置１と同様である。第３の金属絶縁膜半導体型電界効果トランジスタ２４のゲート電極は、抵抗５６、ツェナーダイオード５７及び５５を介在して駆動回路６０に接続されている。
【００５１】
このように構成される第４の実施の形態に係る電力用半導体装置１においては、前述の第３の実施の形態に係る電力用半導体装置１と同様の効果を奏することができる。
【００５２】
（その他の実施の形態）
本発明は、上記複数の実施の形態に限定されるものではない。例えば、本発明は、カスコード素子２０の電力用半導体スイッチング素子２１のソース領域と負極端子１１との間に４個以上の直列接続された金属絶縁膜半導体型電界効果トランジスタを備えてもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施の形態に係る電力用半導体装置の回路図である。
【図２】本発明の第２の実施の形態に係る電力用半導体装置の回路図である。
【図３】本発明の第３の実施の形態に係る電力用半導体装置の回路図である。
【図４】本発明の第４の実施の形態に係る電力用半導体装置の回路図である。
【図５】本発明の先行技術に係る電力用半導体装置の回路図である。
【符号の説明】
【００５４】
１ 電力用半導体装置
１０ 正極端子
１１ 負極端子
２０ カスコード素子
２１ 電力用半導体スイッチング素子
２２ 第１の金属絶縁膜半導体型電界効果トランジスタ
２３ 第２の金属絶縁膜半導体型電界効果トランジスタ
２４ 第３の金属絶縁膜半導体型電界効果トランジスタ
２５〜２７ 寄生ダイオード
３０ 高速ダイオード
６０ 駆動回路
【技術分野】
【０００１】
本発明は、電力用半導体装置に関し、特に正極端子と負極端子との間にカスコード素子を備えた電力用半導体装置に関する。
【背景技術】
【０００２】
電力用半導体装置を構築する接合型電界効果トランジスタや静電誘導型トランジスタは、高電圧、大電力領域において、高速動作を実現することができる電力用半導体スイッチング素子である。この電力用半導体スイッチング素子は、一般に、ゲート電圧０Ｖのときにドレイン電流が流れるノーマリーオン型の特性を示す。ゲート電極に負極性の電圧が十分に印加されない状態において、ドレイン電圧が印加されると、大きなドレイン電流が流れ、電力用半導体スイッチング素子が破壊されることがある。このため、バイポーラトランジスタ、金属酸化膜半導体型電界効果トランジスタ、絶縁ゲート型バイポーラトランジスタ等のノーマリーオフ型の特性を有するトランジスタに比べて、電力用半導体スイッチング素子の取り扱いが比較的難しい。
【０００３】
下記特許文献１には、このような技術課題を解決可能な、カスコード接続によるノーマリーオフ型の複合半導体素子（以下、単に「カスコード素子」という。）が提案されている。図５に示すように、カスコード素子１１０は、正極端子１００と負極端子１０１との間に電気的に直列に接続されたノーマリーオン型素子及びノーマリーオフ型素子により構成されている。ノーマリーオン型素子には例えば接合型電界効果トランジスタ１１１が使用され、ノーマリーオフ型素子には例えば金属酸化膜半導体型電界効果トランジスタ１１２が使用されている。
【０００４】
金属酸化膜半導体型電界効果トランジスタ１１２にはソース領域とドレイン領域との間にダイオード（整流ダイオード）１１３が内蔵されている。カスコード素子１１０においては、負極端子１０１から正極端子１００に、ダイオード１１３及び接合型電界効果トランジスタ１１１を通して電流を流すこともできる。
【０００５】
金属酸化膜半導体型電界効果トランジスタ１１２のゲート電極には、抵抗１２５を介在して駆動回路１２０が接続されている。駆動回路１２０はインバータ１２１及び電源１２２により構成されている。
【特許文献１】特開２００１−２５１８４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述の電力用半導体装置においては、以下の点について配慮がなされていなかった。図５に示すカスコード素子１１０を上下に組んで双方向チョッパ回路として使用し、又ブリッジを組んでインバータとして使用する場合、スイッチング動作時に一方のアームのカスコード素子１１０が導通（オン）すると、他方のアームの金属酸化膜半導体型電界効果トランジスタ１１２のダイオード１１３が非導通（オフ）になる。このとき、非導通状態にあるダイオード１１３のＰＮ接合部に生成される空乏層には少数キャリアが蓄積される。空乏層に蓄積された少数キャリアは逆回復電流としてダイオード１１３に流れるので、逆回復損失が発生する。逆回復損失はダイオード１１３のスイッチング損失であり、スイッチング動作毎に発生する。また、この逆回復電流は、導通過渡状態のカスコード素子１１０に流れ込み、カスコード素子１１０のスイッチング損失の増大を引き起こす。
【０００７】
更に、スイッチング損失の増大は発熱損失の増大になる。このため、大型の冷却用ヒートシンクを使用する必要があるので、電力用半導体装置が大型になる。
【０００８】
なお、このような課題は、電力用半導体装置において、カスコード素子１１０の接合型電界効果トランジスタ１１１に特有のものではなく、接合型電界効果トランジスタ１１１を静電誘導型トランジスタに代えた場合にも同様に発生する。
【０００９】
本発明は上記課題を解決するためになされたものであり、その目的は逆回復電流に起因するスイッチング損失を減少することができる電力用半導体装置を提供することである。
【００１０】
更に、本発明の目的は、スイッチング損失並びに発熱損失を減少することができ、小型にすることができる電力用半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の実施の形態に係る特徴は、電力用半導体装置において、正極端子に主電極の一方が接続されたノーマリーオン型の電力用半導体スイッチング素子と、電力用半導体スイッチング素子の主電極の他方と負極端子との間に電気的に直列に接続されたノーマリーオフ型の複数の金属絶縁膜半導体型電界効果トランジスタとを備えたカスコード素子と、カスコード素子と電気的に並列に接続され、正極端子にカソード領域が接続され、負極端子にアノード領域が接続された高速ダイオードとを備える。
【発明の効果】
【００１２】
本発明によれば、逆回復電流に起因するスイッチング損失を減少することができる電力用半導体装置を提供することができる。
【００１３】
更に、本発明によれば、スイッチング損失並びに発熱損失を減少することができ、小型にすることができる電力用半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、実施の形態において、同一機能を有する構成要素には同一符号を付け、重複する説明は省略する。
【００１５】
（第１の実施の形態）
［電力用半導体装置の構成］
本発明の第１の実施の形態に係る電力用半導体装置１は、図１に示すように、正極端子１０に主電極の一方（ドレイン領域）が接続され、高耐圧を有するノーマリーオン型の電力用半導体スイッチング素子２１と、電力用半導体スイッチング素子２１の主電極の他方（ソース領域）と負極端子１１との間に電気的に直列に接続され、低耐圧を有するノーマリーオフ型の２個の第１の金属絶縁膜半導体型電界効果トランジスタ２２及び第２の金属絶縁膜半導体型電界効果トランジスタ２３とを備えたカスコード素子２０と、カスコード素子２０と電気的に逆並列に接続され、正極端子１０にカソード領域が接続され、負極端子にアノード領域が接続された高速ダイオード３０とを備える。
【００１６】
更に、電力用半導体装置１は、第１の金属絶縁膜半導体型電界効果トランジスタ２２のゲート電極に接続された抵抗５１と、第２の金属絶縁膜半導体型電界効果トランジスタ２３のゲート電極に接続された抵抗５２と、第２の金属絶縁膜半導体型電界効果トランジスタ２３のソース領域とゲート電極との間に挿入されたツェナーダイオード５３と、抵抗５１、５２、負極端子１１にそれぞれ接続された駆動回路６０とを備えている。駆動回路６０は、第１の金属絶縁膜半導体型電界効果トランジスタ２２及び第２の金属絶縁膜半導体型電界効果トランジスタ２３の導通、非導通の制御を行う機能を備え、インバータ６１及び電源６２を備えている。
【００１７】
カスコード素子２０の電力用半導体スイッチング素子２１は、第１の実施の形態において、接合型電界効果トランジスタにより構成されている。この接合型電界効果トランジスタには、ソース領域に印加されるソース電位に対してゲート電極に印加されるゲート電位が例えば２０Ｖ以上低いと非導通（オフ）になり、それ以上高いと導通（オン）になる接合型電界効果トランジスタを使用することができる。ゲート電極には負極端子１１からゲート抵抗分降下したゲート電位が印加されている。つまり、この接合型電界効果トランジスタは６００Ｖ以上の高耐圧を備えている。なお、電力用半導体スイッチング素子２１は、接合型電界効果トランジスタに代えて、静電誘導型トランジスタにより構成してもよい。
【００１８】
接合型電界効果トランジスタ、静電誘導型トランジスタにおいては、いずれも高電圧、大電力領域において高速動作を実現することができ、順方向、逆方向の双方向においてスイッチング損失を減少することができる。
【００１９】
第１の金属絶縁膜半導体型電界効果トランジスタ２２、第２の金属絶縁膜半導体型電界効果トランジスタ２３のそれぞれは、いずれも、シリコン半導体−絶縁体−金属構造のトランジスタである。すなわち、第１の実施の形態において、ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）、ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）、ＩＧＦＥＴ（Ｉnsulated Ｇate Ｆield Ｅffect Ｔransistor）のいずれもが含まれる。
【００２０】
第１の金属絶縁膜半導体型電界効果トランジスタ２２は、ソース領域を負極端子１１に接続し、ドレイン領域を第２の金属絶縁膜半導体型電界効果トランジスタ２３のソース領域に接続し、ゲート電極を抵抗５１を通して駆動回路６０に接続する。この第１の金属絶縁膜半導体型電界効果トランジスタ２２は、ゲート電位を例えば２Ｖ〜１０Ｖ以上加えると導通し、それ以下においては非導通になる。
【００２１】
第１の金属絶縁膜半導体型電界効果トランジスタ２２のソース領域とドレイン領域との間には寄生ダイオード２５が作り込まれている。寄生ダイオード２５のアノード領域はソース領域に電気的に接続され、カソード領域はドレイン領域に電気的に接続されている。この寄生ダイオード２５は整流ダイオードとして機能する。
【００２２】
第２の金属絶縁膜半導体型電界効果トランジスタ２３は、ソース領域を第１の金属絶縁膜半導体型電界効果トランジスタ２２のドレイン領域に接続し、ドレイン領域を電力用半導体スイッチング素子２１のソース領域に接続し、ゲート電極を抵抗５２を通して駆動回路６０に接続する。この第２の金属絶縁膜半導体型電界効果トランジスタ２３は、第１の金属絶縁膜半導体型電界効果トランジスタ２２と同様に、ゲート電位を例えば２Ｖ〜１０Ｖ以上加えると導通し、それ以下においては非導通になる。第２の金属絶縁膜半導体型電界効果トランジスタ２３のソース領域とドレイン領域との間には、寄生ダイオード２５と同様の寄生ダイオード２６が作り込まれている。
【００２３】
高速ダイオード３０は、負極端子１１から正極端子１０に電流が流れるとき、カスコード素子２０ではなく、この高速ダイオード３０に電流を積極的に流し、低損失化を図ることを主目的として、カスコード素子２０に逆並列接続されている。第１の実施の形態において、高速ダイオード３０にはユニポーラダイオードを実用的に使用することができる。ユニポーラダイオードにおいては、少数キャリアの蓄積がなく、逆回復電荷が形成されないので、逆回復電流が流れない。また、ユニポーラダイオードは接合容量成分のみの電荷であり、ユニポーラダイオードの逆回復損失は極めて小さい。従って、ユニポーラダイオードを高速ダイオード３０として使用することにより、高速ダイオード３０の損失を減少することができる。
【００２４】
第１の実施の形態において、ユニポーラダイオードには、ショットキーバリアダイオード（ＳＢＤ）を実用的に使用することができる。ＳＢＤは、寄生ダイオード２５、２６のそれぞれに比べて、逆回復時間が短く、逆回復損失が小さい性質を備えている。ワイドギャップ半導体において構築されるＳＢＤにおいては、例えば２００Ｖ以上の高耐圧を備えている。また、ユニポーラダイオードには、ＳＢＤと同等の特性を有する、ジャンクションバリアショットキーダイオード（ＪＢＳ）を使用することができる。
【００２５】
なお、第１の実施の形態において、電力用半導体装置１は、カスコード素子２０の電力用半導体スイッチング素子２１、第１の金属絶縁膜半導体型電界効果トランジスタ２２、第２の金属絶縁膜半導体型電界効果トランジスタ２３、高速ダイオード３０は、それぞれが１つの半導体チップにより構成され、この半導体チップを１つまたは複数パッケージングすることにより構築することができる。また、電力用半導体装置１は、カスコード素子２０の電力用半導体スイッチング素子２１、第１の金属絶縁膜半導体型電界効果トランジスタ２２、第２の金属絶縁膜半導体型電界効果トランジスタ２３、高速ダイオード３０の２つ以上を１つにパッケージングするように構成してモジュール化することもできる。更に、電力用半導体装置１は、それらの素子の１つ又は複数を搭載した半導体チップを複数構築し、これら複数の半導体チップをモジュールとして１つにパッケージングすることにより構築してもよい。
【００２６】
［電力用半導体装置の動作］
次に、前述の電力用半導体装置の動作を説明する。まず、非導通状態から導通状態への動作は以下の通りである。駆動回路６０からカスコード素子２０の第１の金属絶縁膜半導体型電界効果トランジスタ２２のゲート電極、第２の金属絶縁膜半導体型電界効果トランジスタ２３のゲート電極にそれぞれ駆動開始信号が供給される。この駆動開始信号は、第１の金属絶縁膜半導体型電界効果トランジスタ２２のゲート電極とソース領域（負極端子１１）との間の電位差、第２の金属絶縁膜半導体型電界効果トランジスタ２３のゲート電極とソース領域との間の電位差をいずれも例えば１０Ｖにするゲート電位である。
【００２７】
この駆動開始信号の供給の結果、第１の金属絶縁膜半導体型電界効果トランジスタ２２、第２の金属絶縁膜半導体型電界効果トランジスタ２３の双方のドレイン領域とソース領域との間の電位差がなくなる。正確には、ドレイン領域とソース領域との間はオン抵抗のドロップ電圧分（例えば、０．１Ｖ）のみの電位差になる。すると、電力用半導体スイッチング素子２１のソース領域のソース電位が負極端子１１と同程度になり、ゲート電極とソース領域との間の電位差はなくなるので、この電力用半導体スイッチング素子２１は導通状態になる。すなわち、第１の金属絶縁膜半導体型電界効果トランジスタ２２及び第２の金属絶縁膜半導体型電界効果トランジスタ２３が導通すると、電力用半導体スイッチング素子２１も導通し、正極端子１０と負極端子１１との間に電流が流れる。
【００２８】
次に、導通状態から非導通状態への動作は以下の通りである。駆動回路６０から第１の金属絶縁膜半導体型電界効果トランジスタ２２のゲート電極、第２の金属絶縁膜半導体型電界効果トランジスタ２３のゲート電極にそれぞれ駆動停止信号が供給される。この駆動停止信号は、第１の金属絶縁膜半導体型電界効果トランジスタ２２のゲート電極とソース領域（負極端子１１）との間の電位差、第２の金属絶縁膜半導体型電界効果トランジスタ２３のゲート電極とソース領域との間の電位差をいずれも例えば０Ｖにするゲート電位である。
【００２９】
この駆動停止信号の供給の結果、第１の金属絶縁膜半導体型電界効果トランジスタ２２、第２の金属絶縁膜半導体型電界効果トランジスタ２３の双方は非導通状態になり、ソース領域とドレイン領域との間にそれぞれ例えば２５Ｖの電位差が発生する。つまり、電力用半導体スイッチング素子２１のソース領域と負極端子１１との間には、第１の金属絶縁膜半導体型電界効果トランジスタ２２のソース領域とドレイン領域との間の電位差と、第２の金属絶縁膜半導体型電界効果トランジスタ２３のソース領域とドレイン領域との間の電位差とを加えた５０Ｖの電位差が発生する。この電位差は電力用半導体スイッチング素子２１のソース領域とドレイン領域との間に印加され、電力用半導体スイッチング素子２１のゲート電極には−５０Ｖが印加される。この結果、電力用半導体スイッチング素子２１は完全に非導通状態になり、第１の金属絶縁膜半導体型電界効果トランジスタ２２及び第２の金属絶縁膜半導体型電界効果トランジスタ２３が非導通になるので、正極端子１０と負極端子１１との間に流れる電流を遮断することができる。第１の実施の形態に係る電力用半導体スイッチング素子２１は、例えば−４０Ｖ以下において完全に非導通状態になるように閾値電圧が調節されている。
【００３０】
ここで、カスコード素子２０に並列に接続された高速ダイオード３０は、インバータのデッドタイム期間のみ動作する。電力用半導体装置１の負極端子１１から正極端子１０に電流が流れる場合、第１の金属絶縁膜半導体型電界効果トランジスタ２２と第２の金属絶縁膜半導体型電界効果トランジスタ２３とが直列接続されているので、寄生ダイオード２５及び２６の電圧降下分が２素子分になるため、高速ダイオード３０の電圧降下分がカスコード素子２０よりも小さくなり、逆方向に流れる電流がカスコード素子２０と高速ダイオード３０とのそれぞれに分流することなく、その大半を高速ダイオード３０に流すことができる。更に、たとえカスコード素子２０にソース電流が僅かに流れてしまった場合においても、逆回復電流はソース電流に比例して小さくなるので、カスコード素子２０の逆回復損失を低減することができる。従って、カスコード素子２０の損失を低減することができる。
【００３１】
また、電力用半導体装置１のカスコード素子２０を上下に組み込んだ双方向チョッパ回路や、カスコード素子２０によりブリッジを組んだインバータの場合、一方のアームのカスコード素子２０が導通し、反対アームの導通過渡状態にあるカスコード素子２０に逆回復電流が流れ込むことによる損失を低減することができる。つまり、カスコード素子２０のスイッチング損失を低減することができる。
【００３２】
更に、カスコード素子２０の電力用半導体スイッチング素子２１のソース領域と負極端子１１との間に複数の直列接続された（複数に分割された）第１の金属絶縁膜半導体型電界効果トランジスタ２２及び第２の金属絶縁膜半導体型電界効果トランジスタ２３を挿入したことにより、１素子当たりの素子耐圧を半分以下にすることができ、１素子当たりの導通抵抗（オン抵抗）値を減少することができる。素子の導通抵抗値の減少と素子耐圧の増加との間には２乗の関係がある。従って、カスコード素子２０の素子耐圧を向上しつつ、順方向電流（ドレイン電流）における導通抵抗を減少することができる。
【００３３】
そして、金属絶縁膜半導体型電界効果トランジスタを第１の金属絶縁膜半導体型電界効果トランジスタ２２と第２の金属絶縁膜半導体型電界効果トランジスタ２３との複数に分割することによって、寄生ダイオード２５、２６のそれぞれの１素子当たりの面積並びに素子耐圧を小さくすることができる。従って、寄生ダイオード２５、２６のそれぞれにおいては、逆回復電荷量を小さくし、逆回復電流を小さくすることができるので、逆回復損失を低減することができる。
【００３４】
このように構成される第１の実施の形態に係る電力用半導体装置１においては、逆回復電流に起因するスイッチング損失を減少することができる。更に、第１の実施の形態に係る電力用半導体装置１においては、スイッチング損失並びに発熱損失を減少することができ、小型にすることができる。
【００３５】
［第１の変形例］
本発明の第１の実施の形態の第１の変形例に係る電力用半導体装置１は、前述の図１に示す電力用半導体装置１においてカスコード素子２０の電力用半導体スイッチング素子２１をワイドギャップ半導体により構成したものである。ワイドギャップ半導体を利用して形成される電力用半導体スイッチング素子２１においては、シリコン半導体に比べて絶縁破壊電界強度を１桁程度大きくすることができ、素子耐圧を保持するためのドリフト層を１／１０程度まで薄くすることができるので、電力用半導体スイッチング素子２１の導通損失を低減することができる。例えば、電力用半導体スイッチング素子２１の絶縁破壊耐圧をシリコン半導体よりも１０倍程度高めることができる。
【００３６】
更に、電力用半導体スイッチング素子２１においては、シリコン半導体に比べて、飽和電子ドリフト速度を２倍程度大きくすることができるので、１０倍程度の高周波化を実現することができる。
【００３７】
第１の変形例において、ワイドギャップ半導体には、シリコンカーバイド（ＳｉＣ）、ガリウムナイトライド（ＧａＮ）、ダイアモンド等を実用的に使用することができる。
【００３８】
このように、第１の変形例に係る電力用半導体装置１においては、カスコード素子２０の電力用半導体スイッチング素子２１をワイドギャップ半導体により構成することにより、電力用半導体スイッチング素子２１の導通損失及びスイッチング損失を減少することができるので、低損失化並びに小型化を実現することができる。
【００３９】
［第２の変形例］
本発明の第１の実施の形態の第２の変形例に係る電力用半導体装置１は、前述の図１に示す電力用半導体装置１においてカスコード素子２０に逆並列接続された高速ダイオード３０をワイドギャップ半導体により構成したものである。ワイドギャップ半導体を利用して形成される高速ダイオード３０においては、シリコン半導体に比べて、絶縁破壊電界強度を１桁程度大きくすることができ、素子耐圧を向上することができる。例えば、高速ダイオード３０の素子耐圧をシリコン半導体よりも１０倍程度高めることができる。
【００４０】
高い絶縁破壊領域を必要とする高速ダイオード３０において、シリコン半導体を利用する場合にはバイポーラダイオードしか使用することができないが、ワイドギャップ半導体を利用する場合にはユニポーラダイオード、具体的にはＳＢＤ若しくはＪＢＤを使用することができる。シリコン半導体を利用してユニポーラダイオードを形成すると、このユニポーラダイオードは導通損失が大きく、実用上、使用することができない。つまり、ワイドギャップ半導体を利用して形成される高速ダイオード３０は高い素子耐圧においても逆回復損失を低減することができるので、この高速ダイオード３０の損失を減少することができる。
【００４１】
ワイドギャップ半導体には前述の第１の変形例において説明したＳｉＣ等を実用的に使用することができる。
【００４２】
このように、第２の変形例に係る電力用半導体装置１においては、高速ダイオード３０をワイドギャップ半導体により構成することにより、高絶縁耐圧領域においても高速ダイオード３０の逆回復損失を低減することができ、高絶縁耐圧領域においても電力用半導体スイッチング素子２１のスイッチング損失を低減することができるので、低損失化並びに小型化を実現することができる。
【００４３】
なお、第１の実施の形態に係る電力用半導体装置１においては、第１の変形例と第２の変形例とを組み合わせることができる。すなわち、電力用半導体装置１は、カスコード素子１の電力用半導体スイッチング素子２１、高速ダイオード３０のそれぞれをワイドギャップ半導体により構成することができる。
【００４４】
（第２の実施の形態）
本発明の第２の実施の形態は、前述の第１の実施の形態に係る電力用半導体装置１のカスコード素子２０と駆動回路６０との接続構造を代えた例を説明するものである。図２に示すように、電力用半導体装置１において、カスコード素子２０の第１の金属絶縁膜半導体型電界効果トランジスタ２２のゲート電極に駆動回路６０（インバータ６１の出力）が抵抗５１を介在して接続され、第２の金属絶縁膜半導体型電界効果トランジスタ２３のゲート電極に駆動回路６０がダイオード５５及び抵抗５２を介在して接続されている。第２の金属絶縁膜半導体型電界効果トランジスタ２３のゲート電極とソース領域との間には、前述の第１の実施の形態に係る電力用半導体装置１のツェナーダイオード５３に代えて、抵抗５４が挿入されている。
【００４５】
第２の実施の形態に係る電力用半導体装置１は、第１の実施の形態に係る電力用半導体装置１に対して、回路接続構造に若干の違いはあるものの、基本的には同等の回路動作を行い、同等の作用効果を奏することができる。
【００４６】
（第３の実施の形態）
本発明の第３の実施の形態は、前述の第１の実施の形態に係る電力用半導体装置１のカスコード素子２０において、金属絶縁膜半導体型電界効果トランジスタの直列接続個数を変えた例を説明するものである。図３に示すように、電力用半導体装置１においては、カスコード素子２０の電力用半導体スイッチング素子２１のソース領域と負極端子１１との間に、３個の第１の金属絶縁膜半導体型電界効果トランジスタ２２、第２の金属絶縁膜半導体型電界効果トランジスタ２３、第３の金属絶縁膜半導体型電界効果トランジスタ２４のそれぞれが電気的に直列に接続されている。第１の金属絶縁膜半導体型電界効果トランジスタ２２、第２の金属絶縁膜半導体型電界効果トランジスタ２３のそれぞれの構成は、前述の第１の実施の形態に係る電力用半導体装置１の第１の金属絶縁膜半導体型電界効果トランジスタ２２、第２の金属絶縁膜半導体型電界効果トランジスタ２３のそれぞれの構成と同一である。
【００４７】
第３の金属絶縁膜半導体型電界効果トランジスタ２４は、基本的には、第１の金属絶縁膜半導体型電界効果トランジスタ２２と同一構造において構成されている。第３の金属絶縁膜半導体型電界効果トランジスタ２４においては、ソース領域が第２の金属絶縁膜半導体型電界効果トランジスタ２３のドレイン領域に接続され、ドレイン領域が電力用半導体スイッチング素子２１のソース領域に接続され、ゲート電極が抵抗５６及びツェナーダイオード５７を介在して駆動回路６０に接続されている。第３の金属絶縁膜半導体型電界効果トランジスタ２４のゲート電極とソース領域との間は抵抗５８を介在して接続されている。また、第３の金属絶縁膜半導体型電界効果トランジスタ２４のソース領域とドレイン領域との間には寄生ダイオード２７が電気的に並列に接続されている。
【００４８】
このように構成される第３の実施の形態に係る電力用半導体装置１においては、第１の金属絶縁膜半導体型電界効果トランジスタ２２及び第２の金属絶縁膜半導体型電界効果トランジスタ２３に加えて更に第３の金属絶縁膜半導体型電界効果トランジスタ２４を備え、合計３個の金属絶縁膜半導体型電界効果トランジスタを電気的に直列に接続することにより、第１の実施の形態に係る電力用半導体装置１と同様に、逆回復電流に起因するスイッチング損失を減少することができる。更に、第３の実施の形態に係る電力用半導体装置１においては、スイッチング損失並びに発熱損失を減少することができ、小型にすることができる。
【００４９】
（第４の実施の形態）
本発明の第４の実施の形態は、前述の第２の実施の形態に係る電力用半導体装置１と第３の実施の形態に係る電力用半導体装置１とを組み合わせた例を説明するものである。図４に示すように、電力用半導体装置１においては、前述の図３に示す第３の実施の形態に係る電力用半導体装置１と同様に、カスコード素子２０の電力用半導体スイッチング素子２１のソース領域と負極端子１１との間に、第１の金属絶縁膜半導体型電界効果トランジスタ２２、第２の金属絶縁膜半導体型電界効果トランジスタ２３及び第３の金属絶縁膜半導体型電界効果トランジスタ２４が直列に接続されている。
【００５０】
第１の金属絶縁膜半導体型電界効果トランジスタ２２及び第２の金属絶縁膜半導体型電界効果トランジスタ２３と駆動回路６０との回路接続構造は前述の第３の実施の形態に係る電力用半導体装置１と同様である。第３の金属絶縁膜半導体型電界効果トランジスタ２４のゲート電極は、抵抗５６、ツェナーダイオード５７及び５５を介在して駆動回路６０に接続されている。
【００５１】
このように構成される第４の実施の形態に係る電力用半導体装置１においては、前述の第３の実施の形態に係る電力用半導体装置１と同様の効果を奏することができる。
【００５２】
（その他の実施の形態）
本発明は、上記複数の実施の形態に限定されるものではない。例えば、本発明は、カスコード素子２０の電力用半導体スイッチング素子２１のソース領域と負極端子１１との間に４個以上の直列接続された金属絶縁膜半導体型電界効果トランジスタを備えてもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施の形態に係る電力用半導体装置の回路図である。
【図２】本発明の第２の実施の形態に係る電力用半導体装置の回路図である。
【図３】本発明の第３の実施の形態に係る電力用半導体装置の回路図である。
【図４】本発明の第４の実施の形態に係る電力用半導体装置の回路図である。
【図５】本発明の先行技術に係る電力用半導体装置の回路図である。
【符号の説明】
【００５４】
１ 電力用半導体装置
１０ 正極端子
１１ 負極端子
２０ カスコード素子
２１ 電力用半導体スイッチング素子
２２ 第１の金属絶縁膜半導体型電界効果トランジスタ
２３ 第２の金属絶縁膜半導体型電界効果トランジスタ
２４ 第３の金属絶縁膜半導体型電界効果トランジスタ
２５〜２７ 寄生ダイオード
３０ 高速ダイオード
６０ 駆動回路
【特許請求の範囲】
【請求項１】
正極端子に主電極の一方が接続されたノーマリーオン型の電力用半導体スイッチング素子と、
前記電力用半導体スイッチング素子の主電極の他方と負極端子との間に電気的に直列に接続されたノーマリーオフ型の複数の金属絶縁膜半導体型電界効果トランジスタと、を備えたカスコード素子と、
前記カスコード素子と電気的に並列に接続され、前記正極端子にカソード領域が接続され、前記負極端子にアノード領域が接続された高速ダイオードと、
を備えたことを特徴とする電力用半導体装置。
【請求項２】
前記電力用半導体スイッチング素子は接合型電界効果トランジスタ又は静電誘導型トランジスタであることを特徴とする請求項１に記載の電力用半導体装置。
【請求項３】
前記高速ダイオードはユニポーラダイオードであることを特徴とする請求項１又は請求項２に記載の電力用半導体装置。
【請求項４】
前記ユニポーラダイオードはショットキーバリアダイオード又はジャンクションバリアダイオードであることを特徴とする請求項３に記載の電力用半導体装置。
【請求項５】
前記電力用半導体スイッチング素子はワイドギャップ半導体により構成されたことを特徴とする請求項１乃至請求項４のいずれかに記載の電力用半導体装置。
【請求項６】
前記高速ダイオードはワイドギャップ半導体により構成されたことを特徴とする請求項１乃至請求項５のいずれかに記載の電力用半導体装置。
【請求項７】
前記ワイドギャップ半導体はシリコンカーバイド、ガリウムナイトライド又はダイアモンドであることを特徴とする請求項５又は請求項６に記載の電力用半導体装置。
【請求項１】
正極端子に主電極の一方が接続されたノーマリーオン型の電力用半導体スイッチング素子と、
前記電力用半導体スイッチング素子の主電極の他方と負極端子との間に電気的に直列に接続されたノーマリーオフ型の複数の金属絶縁膜半導体型電界効果トランジスタと、を備えたカスコード素子と、
前記カスコード素子と電気的に並列に接続され、前記正極端子にカソード領域が接続され、前記負極端子にアノード領域が接続された高速ダイオードと、
を備えたことを特徴とする電力用半導体装置。
【請求項２】
前記電力用半導体スイッチング素子は接合型電界効果トランジスタ又は静電誘導型トランジスタであることを特徴とする請求項１に記載の電力用半導体装置。
【請求項３】
前記高速ダイオードはユニポーラダイオードであることを特徴とする請求項１又は請求項２に記載の電力用半導体装置。
【請求項４】
前記ユニポーラダイオードはショットキーバリアダイオード又はジャンクションバリアダイオードであることを特徴とする請求項３に記載の電力用半導体装置。
【請求項５】
前記電力用半導体スイッチング素子はワイドギャップ半導体により構成されたことを特徴とする請求項１乃至請求項４のいずれかに記載の電力用半導体装置。
【請求項６】
前記高速ダイオードはワイドギャップ半導体により構成されたことを特徴とする請求項１乃至請求項５のいずれかに記載の電力用半導体装置。
【請求項７】
前記ワイドギャップ半導体はシリコンカーバイド、ガリウムナイトライド又はダイアモンドであることを特徴とする請求項５又は請求項６に記載の電力用半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−１５８１８５（Ｐ２００６−１５８１８５Ａ）
【公開日】平成１８年６月１５日（２００６．６．１５）
【国際特許分類】
【出願番号】特願２００５−３０４７７４（Ｐ２００５−３０４７７４）
【出願日】平成１７年１０月１９日（２００５．１０．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年６月１５日（２００６．６．１５）
【国際特許分類】
【出願日】平成１７年１０月１９日（２００５．１０．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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