駆動装置
【課題】駆動回路やトランジスタにおいてばらつきがあっても、ＰＷＭ駆動信号の駆動デューティ成分が小さい場合にも、上側トランジスタと下側トランジスタのシュート・スルー（貫通状態）を防止する。
【解決手段】入力端子の第２レベルまたは第１レベル信号に応じてスイッチングデバイスの制御端子に駆動電流をシンク出力するシンク回路と、スイッチングデバイスのオフ期間中に制御端子を経て容量性の電流をシンクする電流シンクトランジスタと、入力端子の信号に応じてソース回路の入力駆動信号と、シンク回路あるいは前記シンクトランジスタへの入力駆動信号とを生成するＩ／Ｆ回路と、シンク回路または前記シンクトランジスタへの入力駆動信号をシンク回路かあるいはシンクトランジスタのどちらに入力駆動信号として出力するかを選択するセレクタと、この選択動作を制御するセレクタへの選択信号を受ける入力端子とを備える。
【解決手段】入力端子の第２レベルまたは第１レベル信号に応じてスイッチングデバイスの制御端子に駆動電流をシンク出力するシンク回路と、スイッチングデバイスのオフ期間中に制御端子を経て容量性の電流をシンクする電流シンクトランジスタと、入力端子の信号に応じてソース回路の入力駆動信号と、シンク回路あるいは前記シンクトランジスタへの入力駆動信号とを生成するＩ／Ｆ回路と、シンク回路または前記シンクトランジスタへの入力駆動信号をシンク回路かあるいはシンクトランジスタのどちらに入力駆動信号として出力するかを選択するセレクタと、この選択動作を制御するセレクタへの選択信号を受ける入力端子とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に搭載されるスイッチングデバイスの駆動装置に関するもので、特に、スイッチングデバイスのオフ期間中に制御端子に容量性の電流が流れるスイッチングデバイスを駆動するための駆動装置に関するものである。
【背景技術】
【０００２】
図４に、従来のスイッチングデバイスの駆動回路を用いた高圧半ブリッジ回路を示す。尚、このような従来の駆動装置は、特許文献１に記載されている。
【０００３】
この半ブリッジ回路では、高圧半ブリツジ回路の下側トランジスタＴ２を駆動するための下側駆動回路ＤＬと、上側トランジスタＴ１を駆動するための上側駆動回路ＤＵとを有し、これらの上側及び下側駆動回路ＤＬとＤＵが、各トランジスタＴ１，Ｔ２をタ−ン・オン／タ−ン・オフさせるとともにトランジスタの制御端子からの容量性電流をシンクさせる第１段のＳＷ０及び第２段のシンクトランジスタＭ１を有する。そして前記シンクトランジスタＭ１により、前記トランジスタＴ１とT2のうちの一方のトランジスタが前記の容量性電流により不所望にタ−ン・オンさせられるのを防止し、且つ、前記半ブリッジ回路の出力電圧変動の値を重大な電磁障害が発生するような高レベルに上昇させないようにする。これによりシュート・スルーを防止し、電磁障害レベルを最小にすることができるという効果がある。
【０００４】
以下にその説明を行うがその前に、図５Ａ，図５Ｂ，図６Ａ，図６Ｂを用いて半ブリッジ回路のシュート・スルーについての説明をする。シュート・スルーとは、前記半ブリッジ回路の上側トランジスタＴ１と下側トランジスタＴ２とが同時にオン動作をしてＴ１に接続される上側電源（ＶＭ）とＴ２に接続される下側電源（ＧＮＤ）間に大電流が流れる事で、本説明では、別名称として貫通状態とも示す。また本説明では、前記のＴ１とＴ２を通して前記ＶＭと前記ＧＮＤ間に流れる大電流の事を貫通電流と示す。
【０００５】
最初に図５Ａ，図５Ｂを用いて半ブリッジ回路のＯＵＴ端子出力から負荷電流をソース出力する場合のシュート・スルーが発生する要因について説明する。
図５Ａ，図５Ｂは半ブリッジ回路の出力であるＯＵＴ端子から負荷電流をソース出力する場合の動作説明のための図で、この図５Ａ，図５Ｂでは、動作状態を説明するために、各ブロックと各ブロックの入出力信号とＯＵＴ端子に接続される負荷の接続状態と負荷電流の流れとを示すブロック図と、前記の各入力信号と出力信号と負荷電流のタイミング波形図とを含んでいる。
【０００６】
また前記図５Ａのブロック図は前記図４の従来発明の駆動回路を用いた半ブリッジ回路とほぼ同じものであるが、図５Ａのブロック図ではシュート・スルーの説明に不必要なブロックは省略している。
【０００７】
また、前記図５Ｂのタイミング波形図を描く上で、上側駆動回路ＤＵと下側駆動回路ＤＬは、電流能力が十分にあり、且つ、ＯＵＴ端子の出力電圧のスルーレートを制御できるように電流値を制御できる能力があると仮定してタイミング波形図を描いている。これはスイッチングデバイスである上側トランジスタＴ１と下側トランジスタＴ２の制御端子である各ゲート端子の各ゲート電流ＩＧＵ、ＩＧＬの動きを説明しやすくする為に設定した仮定である。現実的にはこのような仮定はありえず、その為に特許文献１に記載されているような従来技術の駆動回路が考案されている。
【０００８】
半ブリッジ回路が周期性のある入力信号の駆動信号を受けてＯＵＴ端子出力から負荷電流をソース出力するまでの半ブリッジ回路の一連の周期的動作は、図５Ａのブロック図と図５Ｂのタイミング波形図に図示されている。これにより、前記の周期性のある駆動信号から、ＯＵＴ端子の出力電圧ＯＵＴおよび負荷電流がどのように作用を受け出力されるかは理解できるので、この点に関する説明は割愛する。
【０００９】
前記トランジスタＴ１とＴ２間でシュート・スルー（貫通状態）が発生する要因についての説明には、半ブリッジ回路の一連の周期動作において、前記ゲート電流ＩＧＵ、ＩＧＬについての説明が必要である。この点について下記に説明する。
【００１０】
まず図５Ａのブロック図の上側トランジスタＴ１のゲート電流ＩＧＵについて説明する。
図５Ｂのタイミング波形図で（ｅ）に示されるゲート電流ＩＧＵは、半ブリッジ回路の駆動信号の立ち上りエッジから遅延時間ＤＴだけ遅延された信号ＧＵＤの立ち上りエッジにより、上側駆動回路ＤＵが上側トランジスタＴ１のゲート電圧ＧＵをＨレベルにする為に、前記トランジスタＴ１のゲート端子へソース出力した電流である。半ブリッジ回路がＯＵＴ端子出力から負荷電流をソース出力する場合は、前記トランジスタＴ１がＯＵＴ出力を駆動するので、このゲート電流値とトランジスタＴ１のゲート／ドレイン間の容量ＣＴ１の容量値とで、ＯＵＴ端子出力電圧の立ち上りスルーレートが決まる。
【００１１】
同じくタイミング波形図で（ｆ）に示されるゲート電流ＩＧＵは、半ブリッジ回路の駆動信号の立ち下りエッジから遅延時間ＤＴだけ遅延された信号ＧＵＤの立ち下りエッジにより、上側駆動回路ＤＵが上側トランジスタＴ１のゲート電圧ＧＵをＬレベルにする為に、前記トランジスタＴ１のゲート端子から吸い込む電流である。半ブリッジ回路が前記のＯＵＴ端子出力から負荷電流をソース出力する場合は、前記トランジスタＴ１がＯＵＴ出力を駆動するので、このゲート電流値とトランジスタＴ１のゲート／ドレイン間の容量ＣＴ１の容量値とで、ＯＵＴ端子出力電圧の立ち下りスルーレートが決まる。
【００１２】
次に、前記図５Ａのブロック図に図示された下側トランジスタＴ２のゲート電流ＩＧＬについて説明する。
図５Ｂのタイミング波形図で（ａ）に示されるゲート電流ＩＧＬは、半ブリッジ回路の駆動信号の立ち上りエッジに応じてＨレベルからＬレベルに立ち下がる信号ＧＬＤにより、下側駆動回路ＤＬが下側トランジスタＴ２のゲート電圧ＧＬをＬレベルにする為に前記トランジスタＴ２のゲート端子から吸い込む電流である。
【００１３】
同じくタイミング波形図で（ｂ）のゲート電流ＩＧＬは、前記トランジスタＴ２のオフ期間中に、ＯＵＴ端子の出力電圧ＯＵＴが立ち上る事で、前記トランジスタＴ２のゲート端子から前記下側駆動回路ＤＬへ流れ込む電流である。この電流は、前記出力電圧ＯＵＴの立ち上りスルーレートと前記トランジスタＴ２のゲート／ドレイン間の容量ＣＴ２の容量値によりその電流値が決まる容量性電流である。この電流値に対して下側駆動回路ＤＬのシンク電流能力が低ければ、前記トランジスタＴ２のゲート電圧ＧＬがＨレベル側に振られ、前記トランジスタＴ１、Ｔ２間で貫通電流が流れるシュート・スルーが起こる恐れがある。
【００１４】
同じくタイミング波形図で（ｃ）のゲート電流ＩＧＬは、前記トランジスタＴ２のオフ期間中に、ＯＵＴ端子の出力電圧ＯＵＴが立ち下る事で、前記下側駆動回路ＤＬから前記トランジスタＴ２のゲート端子へ流れ込む電流である。この電流は、前記出力電圧ＯＵＴ立ち下りスルーレートと前記トランジスタＴ２のゲート／ドレイン間の容量ＣＴ２の容量値とによりその電流値が決まる容量性電流である。 この電流値に対して下側駆動回路ＤＬのソース電流能力が低ければ、前記トランジスタＴ２のゲート電圧ＧＬがＧＮＤレベルより下がるが、その為に前記トランジスタＴ１とＴ２間で貫通電流が流れる事はない。
【００１５】
同じくタイミング波形図で（ｄ）のゲート電流ＩＧＬは、半ブリッジ回路の駆動信号の立ち下りエッジから前記遅延時間ＤＴの２倍の時間だけ遅延された信号ＧＬＤの立ち上りエッジにより、前記の下側駆動回路ＤＬが前記トランジスタＴ２のゲート電圧ＧＬをＨレベルにする為にソース出力した電流である。
【００１６】
次に図６Ａ，図６Ｂを用いて半ブリッジ回路のＯＵＴ端子出力に負荷電流がシンク入力される場合のシュート・スルーが発生する要因について説明する。
図６Ａ，図６Ｂは半ブリッジ回路の出力であるＯＵＴ端子へ負荷電流をシンク入力する場合の動作説明のための図で、この図６Ａ，図６Ｂでは、前記図５Ａ，図５Ｂの場合と同様に、動作状態を説明するために、各ブロックと各ブロックの入出力信号とＯＵＴ端子に接続される負荷の接続状態と負荷電流の流れとを示すブロック図と、前記の各入出力信号と負荷電流のタイミング波形図とを含んでいる。
【００１７】
図６Ａにおいても前記図５Ａと同じ目的で、図４の従来発明の駆動回路を用いた半ブリッジ回路に対しての省略と仮定が施されている。その説明内容は、前記図５Ａのところで説明しているので割愛する。
【００１８】
図５Ａの半ブリッジ回路の出力であるＯＵＴ端子から負荷電流をソース出力する場合と同様に、トランジスタＴ１とＴ２のシュート・スルー（貫通状態）が発生する要因についての説明には、半ブリッジ回路の一連の周期動作において、前記ゲート電流ＩＧＵ、ＩＧＬについての説明が必要である。この点について下記に説明する。
【００１９】
まず前記図６Ａのブロック図の下側トランジスタＴ２のゲート電流ＩＧＬについて説明する。図６Ｂのタイミング波形図で（ｇ）に示されるゲート電流ＩＧＬは、半ブリッジ回路の駆動信号の立ち上りエッジに応じてＨレベルからＬレベルに立ち下がる信号ＧＬＤにより、下側駆動回路ＤＬが下側トランジスタＴ２のゲート電圧ＧＬをＬレベルにする為に前記トランジスタＴ２のゲート端子から吸い込む電流である。半ブリッジ回路がＯＵＴ端子出力へ負荷電流をシンク入力する場合は、前記Ｔ２がＯＵＴ出力を駆動するので、このゲート電流値とＴ２のゲート／ドレイン間の容量ＣＴ２の容量値とで、ＯＵＴ端子出力電圧の立ち上りスルーレートが決まる。
【００２０】
同じくタイミング波形図で（ｈ）のゲート電流ＩＧＬは、半ブリッジ回路の駆動信号の立ち下りエッジから前記遅延時間ＤＴの２倍の時間だけ遅延された信号ＧＬＤの立ち上りエッジにより、前記の下側駆動回路ＤＬが前記トランジスタＴ２のゲート電圧ＧＬをＨレベルにする為にソース出力した電流である。半ブリッジ回路が前記のＯＵＴ端子出力へ負荷電流をシンク入力する場合は、前記Ｔ２がＯＵＴ出力を駆動するので、このゲート電流値とＴ２のゲート／ドレイン間の容量ＣＴ２の容量値とで、ＯＵＴ端子出力電圧の立ち下りスルーレートが決まる。
【００２１】
次に、前記図６Ａのブロック図に図示された上側トランジスタＴ１のゲート電流ＩＧＵについて説明する。
図６Ｂのタイミング波形図で（ｉ）に示されるゲート電流ＩＧＵは、前記トランジスタＴ１のオフ期間中に、ＯＵＴ端子の出力電圧ＯＵＴが立ち上がる事で、前記上側駆動回路ＤＵから前記トランジスタＴ１のゲート端子へ流れ込む電流である。このゲート電流は、前記出力電圧ＯＵＴ立ち上りスルーレートと前記トランジスタＴ１のゲート／ドレイン間容量ＣＴ１の容量値とによりその電流値が決まる容量性電流である。 この電流値に対して上側駆動回路ＤＵのソース電流能力が低ければ、前記トランジスタＴ１のゲート電圧ＧＵとＯＵＴ出力電圧の差電圧ＧＵ−ＯＵＴが０Ｖより下がるが、その為に前記トランジスタＴ１とＴ２間で貫通電流が流れる事はない。
【００２２】
同じくタイミング波形図で（ｊ）に示されるゲート電流ＩＧＵは、半ブリッジ回路の駆動信号の立ち上りエッジから遅延時間ＤＴだけ遅延された信号ＧＵＤの立ち上りエッジにより、上側駆動回路ＤＵが上側トランジスタＴ１のゲート電圧ＧＵをＨレベルにする為に、前記トランジスタＴ１のゲート端子へソース出力した電流である。
【００２３】
同じくタイミング波形図で（ｋ）に示されるゲート電流ＩＧＵは、半ブリッジ回路の駆動信号の立ち下りエッジから遅延時間ＤＴだけ遅延された信号ＧＵＤの立ち下りエッジにより、上側駆動回路ＤＵが上側トランジスタＴ１のゲート電圧ＧＵをＬレベルにする為に前記トランジスタＴ１のゲート端子から吸い込む電流である。
【００２４】
同じくタイミング波形図で（ｌ）に示されるゲート電流ＩＧＵは、前記トランジスタＴ１のオフ期間中に、ＯＵＴ端子の出力電圧ＯＵＴが立ち下る事で、前記トランジスタＴ１のゲート端子から前記下側駆動回路ＤＵへ流れ込む電流である。この電流は、前記出力電圧ＯＵＴの立ち上りスルーレートと前記トランジスタＴ１のゲート／ドレイン間容量ＣＴ１の容量値によりその電流値が決まる、容量性電流である。この電流値に対して上側駆動回路ＤＵのシンク電流能力が低ければ、前記トランジスタＴ１のゲート電圧ＧＵとＯＵＴ出力電圧の差電圧ＧＵ−ＯＵＴがＨレベル側に振られ、前記トランジスタＴ１とＴ２間で貫通電流が流れるシュート・スルーが起こる恐れがある。
【００２５】
以上の説明からわかるように、半ブリッジ回路のＯＵＴ端子出力から負荷電流をソース出力する場合は、前記トランジスタＴ２のオフ期間中に、ＯＵＴ端子の出力電圧ＯＵＴが立ち上る事で、前記トランジスタＴ２のゲート端子から前記下側駆動回路ＤＬへ流れ込む図５Ｂの（ｂ）のゲート電流ＩＧＬが問題となる。この電流によって、下側駆動回路ＤＬのシンク電流能力が低ければ、前記トランジスタＴ２のゲート電圧ＧＬがＨレベル側に振られ、前記トランジスタＴ１、Ｔ２間で貫通電流が流れるシュート・スルーが起こる恐れがあるからである。
【００２６】
半ブリッジ回路のＯＵＴ端子出力へ負荷電流をシンク入力する場合は、前記トランジスタＴ１のオフ期間中に、ＯＵＴ端子の出力電圧ＯＵＴが立ち下る事で、前記トランジスタＴ１のゲート端子から前記上側駆動回路ＤＵへ流れ込む図６Ｂの（ｌ）のゲート電流ＩＧＵが問題となる。この電流によって、上側駆動回路ＤＵのシンク電流能力が低ければ、前記トランジスタＴ１のゲート電圧ＧＵがＨレベル側に振られ、前記トランジスタＴ１、Ｔ２間で貫通電流が流れるシュート・スルーが起こる恐れがあるからである。
【００２７】
半ブリッジ回路のシュート・スルーの発生要因についての説明は以上であり、次にこの問題点に対し、従来発明の駆動回路を用いた半ブリッジ回路を前記図５Ａ，図５Ｂの出力端子ＯＵＴから負荷電流をソース出力される場合に当てはめて考える。
【００２８】
前記従来発明の駆動回路の動作機構によると、下記の２つの条件の論理積（ａｎｄ）で満足すると、前記駆動回路のシンク電流能力の高いシンクトランジスタＭ１が動作する。
【００２９】
（１） 駆動回路ＤＬについては、入力信号ＧＬＤがＬレベルである事。
（２） （駆動回路ＤＵについては、入力信号ＧＵＤがＬレベルである事。）
（３） 下側トランジスタＴ２のゲート端子電圧ＧＬがトランジスタＴ２の動作電圧ＶＧＳｏｎより低目に設定された閾値電圧ＶｔｈＬより下である事。（駆動回路ＤＵについては、上側トランジスタＴ１のゲート端子電圧ＧＵ−ＯＵＴがトランジスタＴ１の動作電圧ＶＧＳｏｎより低目に設定された閾値電圧ＶｔｈＬより下である事。）
その為に、前記図５Ｂの（ｂ）の場合のトランジスタＴ２の容量性ゲート電流ＩＧＬは下側駆動回路ＤＬのシンクトランジスタＭ１によってシンクされ、トランジスタＴ２のゲート端子電圧ＧＬは十分に低いＬレベルに維持されるので、前記図５Ｂの（ｂ）の場合でもトランジスタＴ１とＴ２によるシュート・スルー（貫通状態）は起こらない。
【００３０】
一方で、上側駆動回路ＤＵのシンクトランジスタＭ１は、上記(1)、(2)の条件の全てを満足しないため、動作しない。そのおかげで、図５Ａに図示された半ブリッジ回路の出力端子電圧ＯＵＴのスルーレートを決める上側駆動回路ＤＵのゲート電流ＩＧＵは、出力端子電圧ＯＵＴがＶＭと０Ｖとを遷移する間は、上側駆動回路ＤＵのシンク・トランジスタＭ１の影響を受けずに所望のスルーレートの値にあわせた設定が可能となる。
【００３１】
次に、従来発明の駆動回路を用いた半ブリッジ回路を前記図６Ａ，図６Ｂの出力端子ＯＵＴへ負荷電流をシンク入力される場合に当てはめて考える。
【００３２】
この場合も前記の出力端子ＯＵＴから負荷電流をソース出力される場合の上記の説明と同様に、前記図６Ｂの（ｌ）の場合のトランジスタＴ１の容量性ゲート電流ＩＧＵは上側駆動回路ＤＵのシンクトランジスタＭ１によってシンクされ、トランジスタＴ１のゲート端子電圧ＧＵと出力電圧ＯＵＴとの差電圧ＧＵ−OUTは十分に低いＬレベルに維持されるので、前記図６Ｂの（ｌ）の場合でもトランジスタＴ１とＴ２によるシュート・スルー（貫通状態）は起こらない。
【００３３】
一方で、下側駆動回路ＤＬのシンクトランジスタＭ１は、上記(1)、(2)の条件の全てを満足しないため、動作しない。そのおかげで、図６Ａに図示された半ブリッジ回路の出力端子電圧ＯＵＴのスルーレートを決める下側駆動回路ＤＬのゲート電流ＩＧＬは、出力端子電圧ＯＵＴがＶＭと０Ｖとを遷移する間は、下側駆動回路ＤＬのシンク・トランジスタＭ１の影響を受けずに所望のスルーレートの値にあわせて設定が可能となる。
【００３４】
以上の説明により、従来の技術の駆動回路を用いる半ブリッジ回路では、出力電圧のスルーレートを所望の値に設定することが可能で、それにより重大な電磁障害を発生することを防止できる。それに加え上側トランジスタＴ１と下側トランジスタＴ２のシュート・スルー（貫通状態）を防止することができるという効果がある。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】特開平３−３４１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００３６】
しかしながら、従来の駆動回路を用いた半ブリッジ回路では、この半ブリッジ回路のＰＷＭ入力信号である駆動信号が小さい場合（すなわちＰＷＭ駆動信号の駆動デューティ成分が小さい）場合に、上側トランジスタＴ１と下側トランジスタＴ２とのシュート・スルー（貫通状態）が発生する可能性があるという問題が発生する。以下にこの問題について説明をする。
【００３７】
図７Ａ，図７Ｂ，図７Ｃと図８Ａ，図８Ｂ，図８Ｃはこの問題点を説明するための図である。
図７Ａ，図７Ｂ，図７Ｃは、前記の図５Ａ，図５Ｂの（ｂ）の下側トランジスタＴ２のゲート電流ＩＧＬによるシュート・スルーの可能性に関するものに対応し、その部分のみを図示したものである。特に、図７Ａは、OUT端子から負荷電流が吐き出される場合を示す。図７Ｂは、負荷電流が大きく、T２のVGSｏｎが大きい場合であって、電流シンク段トランジスタＭ２が働き、IGLをシンクするので、T２はオンせず、貫通モード（シュートスルー）にならない状態を示す。図７Ｃは、負荷電流が小さく、T２のVGSｏｎが小さい場合であって、M２がオンする前にＩＧＬが流入した為、T２がオンし始め、貫通モード（シュートスルー）が発生する状態を示す。
【００３８】
同様に図８Ａ，図８Ｂ，図８Ｃは、前記の図６Ａ，図６Ｂの（ｌ）の上側トランジスタＴ１のゲート電流ＩＧＵによるシュート・スルーの可能性に関するものに対応し、その部分のみを図示したものである。特に、図８Ａは、OUT端子から負荷電流が吸い込まれる場合を示す。図８Ｂは、負荷電流が大きく、T１のVGSｏｎが大きい場合であって、電流シンク段トランジスタＭ１が働き、IGＵをシンクするので、T１はオンせず、貫通モード（シュートスルー）にならない状態を示す。図８Ｃは、負荷電流が小さく、T１のVGSｏｎが小さい場合であって、M１がオンする前にＩＧＵが流入した為、T１がオンし始め、貫通モード（シュートスルー）が発生する状態を示す。
【００３９】
図７Ａ−図８Ｃの図中には図示していないが半ブリッジ回路の駆動信号の駆動デューティ成分が小さい場合、つまり図５Ｂと図６Ｂにおいて駆動信号のＨレベルのパルス幅が小さい場合を想定している。その為に、前記遅延時間ＤＴが小さいと仮定している。
【００４０】
前記の図５Ｂの（ｂ）の下側トランジスタＴ２のゲート電流ＩＧＬによるシュート・スルーの可能性に関する図７Ａ，図７Ｂ，図７Ｃを用いて、従来の技術の駆動回路の問題点を説明する。
【００４１】
前記従来技術の発明の効果が作用するのは、図７ＡのようにＯＵＴ端子が負荷電流を吐き出す場合では、トランジスタＴ２はオフ状態で、トランジスタＴ１がオフからオン状態に遷移し、ＯＵＴ端子の出力電圧が立ち上がる時である。
【００４２】
この場合でも図７Ｂに示すように、トランジスタＴ１とＴ２の特性に対してこの従来発明の駆動回路のＶｔｈＬや遅延時間ＤＴ等が適切に設定されていれば、シンクトランジスタＭ１が適切に動作して、トランジスタT1とＴ２が同時オン動作をするシュート・スルー（貫通状態）は発生せず、且つ、ＯＵＴ端子の出力電圧スルーレートも適切な値となり、電磁障害レベルを最小にする事ができる。
【００４３】
前述したようにトランジスタＭ１は、図７ＢではGLD=LかつGL＜VthLでオン動作をする。
しかしながら、この従来発明の駆動回路では、トランジスタＴ１とＴ２が駆動する負荷の負荷電流が変化し、トランジスタＴ１とＴ２がオン／オフ動作を切り換えるＶＧＳｏｎ電圧が変化した場合、図７Ｃに示すようにシンクトランジスタＭ１が動作する前に、トランジスタＴ１がオン動作を始め、ＯＵＴ端子の出力電圧が立ち上り、その為にCＴ2から容量性電流のIGLがトランジスタＴ２のゲート端子に流入し、トランジスタＴ２がオフからオン動作に入り、シュート・スルー（貫通状態）に入る。
【００４４】
また、この従来の発明の駆動回路では、前記の信号ＧＬＤとＧＵＤ間の遅延時間ＤＴがばらついた場合、あるいは、トランジスタＴ１、Ｔ２の寄生のゲート・ソース間、ゲート・ドレイン間の容量値がばらついた場合などでも、図７Ｃと同様なシュート・スルー（貫通状態）を発生する恐れがある。
【００４５】
同様に、図８ＡのようにＯＵＴ端子が負荷電流を吸い込む場合で、前記従来技術の発明の効果が作用するのは、トランジスタＴ１はオフ状態で、トランジスタＴ２がオフからオン状態に遷移し、ＯＵＴ端子の出力電圧が立ち下がる時である。
【００４６】
この場合でも図８Ｂに示すように、トランジスタＴ１とＴ２の特性に対してこの従来発明の駆動回路のＶｔｈＬや遅延時間ＤＴ等が適切に設定されていれば、シンクトランジスタＭ１が適切に動作して、トランジスタT1とＴ２が同時オン動作をするシュート・スルー（貫通状態）は発生せず、且つ、ＯＵＴ端子の出力電圧スルーレートも適切な値となり、電磁障害レベルを最小にする事ができる。
【００４７】
前述したようにトランジスタＭ１は、図８ＢではGＵD=LかつGＵ＜VthLでオン動作をする。
しかしながら、この従来の発明の駆動回路では、トランジスタＴ１とＴ２が駆動する負荷の負荷電流が変化し、トランジスタＴ１とＴ２がオン／オフ動作を切り換えるＶＧＳｏｎ電圧が変化した場合、図８Ｃに示すようにシンクトランジスタＭ１が動作する前に、トランジスタＴ２がオン動作を始め、ＯＵＴ端子の出力電圧が立ち下り、CＴ１から容量性電流のIGＵがトランジスタＴ１のゲート端子に流入し、トランジスタＴ１がオフからオン動作に入り、シュート・スルー（貫通状態）に入る。
【００４８】
また、この従来の発明の駆動回路では、前記の信号ＧＬＤとＧＵＤ間の遅延時間ＤＴがばらついた場合、あるいは、トランジスタＴ１、Ｔ２の寄生のゲート・ソース間、ゲート・ドレイン間の容量値がばらついた場合などでも、図８Ｃと同様なシュート・スルー（貫通状態）を発生する恐れがある。
【００４９】
以上の説明から、従来の駆動回路を用いた半ブリッジ回路では、この半ブリッジ回路のＰＷＭ入力信号である駆動信号が小さい場合（ＰＷＭ駆動信号の駆動デューティ成分が小さい場合）、上側駆動回路の入力信号ＧＵＤと下側駆動回路の入力信号ＧＬＤ間の遅延時間ＤＴも小さくする必要があり、その結果、駆動回路の負荷電流やＶＧＳｏｎ電圧や遅延時間ＤＴやトランジスタＴ１とＴ２の寄生のゲート・ソース間およびゲート・ドレイン間の容量値等がばらついた時に、上側トランジスタＴ１と下側トランジスタＴ２のシュート・スルー（貫通状態）が発生する可能性があるという問題が発生する。
【００５０】
本発明は前記の従来の駆動回路を用いた半ブリッジ回路の問題点を解決するものであり、本発明の目的は、半ブリッジ回路のＰＷＭ入力信号である駆動信号が小さい場合（ＰＷＭ駆動信号の駆動デューティ成分が小さい場合）においてでも、駆動回路の負荷電流やＶＧＳｏｎ電圧や遅延時間ＤＴやトランジスタＴ１とＴ２の寄生のゲート・ソース間およびゲート・ドレイン間の容量値等がばらついたとしても、上側トランジスタＴ１と下側トランジスタＴ２のシュート・スルー（貫通状態）が発生せず、且つ、出力電圧のスルーレートを所望の値に調整でき、電磁障害レベルを最適化できる半ブリッジ回路を構成する駆動回路を提供することにある。
【００５１】
また本発明の第２の目的は、本発明の駆動回路と、本発明の第２、第３の発明となるこの駆動回路を制御する駆動方向判別回路とを用いて、半ブリッジ回路だけでなく、Ｈブリッジ回路、３相インバータ回路等の応用において、出力電圧のスルーレートを所望の値に調整でき、電磁障害レベルを最適にでき、かつシュート・スルーの発生しない出力回路の駆動方法を提供する事にある。
【課題を解決するための手段】
【００５２】
上記課題を解決するための第１の発明は、制御端子を有しているスイッチングデバイスのオフ期間中に前記制御端子を経て容量性の電流が流れるスイッチングデバイスを駆動する駆動回路が前記スイッチングデバイスをオンまたはオフさせる制御信号を受けるための入力端子と、前記入力端子のＨレベルまたはＬレベル信号に応じて前記デバイスの前記制御端子に駆動電流をソース出力するソース回路と、前記入力端子のＬレベルまたはＨレベル信号に応じて前記スイッチングデバイスの前記制御端子に駆動電流をシンク出力するシンク回路と、前記スイッチングデバイスオフ期間中に制御端子を経て容量性の電流をシンクする電流シンクトランジスタＭ１と、前記入力端子の信号に応じて前記ソース回路の入力駆動信号と、前記シンク回路あるいは前記シンクトランジスタＭ１への入力駆動信号とを生成するＩ／Ｆ回路と、前記シンク回路または前記トランジスタＭ１への入力駆動信号を前記シンク回路かあるいは前記Ｍ１トランジスタのどちらに入力駆動信号として出力するかを選択するセレクタと、この選択動作を制御する前記セレクタへの選択信号を受ける入力端子とを備えていることを特徴とする駆動回路とした。
【００５３】
また、本発明では、前記セレクタは、前記入力駆動信号を前記シンク回路に出力してこのシンク回路を駆動する時は前記シンクトランジスタＭ１をオフさせる信号を送り、また前記入力駆動信号を前記シンクトランジスタＭ１の制御端子に出力してこのトランジスタを駆動する時は前記シンク回路をオフさせる信号を送るかあるいは前記シンク回路を継続してオンさせる信号を送る事を特徴とする、前記の駆動回路とした。
【００５４】
また、本発明では、前記ソース回路のソース電流と前記シンク回路のシンク電流は、前記スイッチングデバイスの制御端子に適切な駆動電流を与え、複数の前記スイッチングデバイスと前記駆動回路で構成される半ブリッジ回路、Ｈブリッジ回路、３相インバータ回路等の出力電圧のスルーレートを適切な値に設定する事を特徴とする前記の駆動回路とした。
【００５５】
このソース回路とシンク回路により、本発明の駆動回路で構成される半ブリッジ回路、Ｈブリッジ回路、３相インバータ回路の出力電圧のスルーレートが所望の値に設定できるようになり、電磁障害レベルを最適化すことができる。
【００５６】
また、本発明では、前記電流シンクトランジスタＭ１の電流能力は十分にあり、前記スイッチングデバイスの制御端子に流れる容量性電流を十分に吸い込める事を特徴とする前記の駆動回路とした。
【００５７】
このシンクトランジスタＭ１により、本発明の駆動回路で構成される半ブリッジ回路、Ｈブリッジ出力回路、３相インバータ回路のスイッチングデバイスのオフ期間中に、容量性の電流がこのスイッチングデバイスの制御端子へ流れ込んでも、これらのスイッチングデバイス間でのシュート・スルー（貫通状態）が起こらなくなる。
【００５８】
また第１の発明の駆動回路の前記セレクタを制御する第２の発明となる駆動方向判別回路は：オフ期間中にその制御端子に容量性の電流が流れる２個のスイッチングデバイスＴ１及びＴ２及び；前記スイッチングデバイスＴ１とＴ２を駆動する２つの前記の駆動回路ＤＵ及びＤＬ及び；入力信号の駆動信号を信号処理して上側スイッチングデバイスＴ１を駆動する上側駆動回路ＤＵへ入力される上側駆動信号ＧＵＤと下側スイッチングデバイスＴ２を駆動する下側駆動回路ＤＬへ入力される下側駆動信号ＧＬＤとを生成し出力する駆動制御回路及び；上側駆動回路ＤＵへＧＵＤ信号を伝達するレベルシフト及び；上側駆動回路ＤＵのセレクタへの入力信号と下側駆動回路ＤＬのセレクタへ入力信号との極性を反転させるインバータとで構成される半ブリッジ回路の出力電圧と；半ブリッジ回路の駆動制御回路の入力信号である前記駆動信号と；前記上側駆動回路DUへ入力される上側駆動信号GUDと；前記下側駆動回路DLへ入力される下側駆動信号GLDとから；前記の上側駆動回路DUと下側駆動回路DLのセレクタへ選択信号となる方向信号を生成することを特徴とした駆動方向判別回路とした。
【００５９】
また第２の発明となる駆動方向判別回路は：前記半ブリッジ回路の出力電圧がある閾値電圧を越えているのを検出する信号と前記駆動信号と前記上側駆動信号GUDとで生成される方向検出信号か；前記半ブリッジ回路の出力電圧がある閾値電圧を越えているのを検出する信号と前記駆動信号と前記下側駆動信号GLDとで生成される方向検出信号との；いずれか一方か又は両方を、その信号が示す方向極性に応じて、ＨレベルかＬレベル出力する方向検出回路と；前記方向検出回路の出力信号のＨレベルからＬレベルへの遷移時にあるパルス幅を有するパルスを出力する立ち下り出力端子と前記方向検出回路の出力信号のＬレベルからＨレベルへの遷移時にあるパルス幅を有するパルスを出力する立ち上り出力端子とを有する微分パルス回路と；前記方向検出回路の出力が複数あるか又は前記方向検出回路と同様な方向信号出力が複数ある事に応じて前記微分パルス回路が複数ある場合、複数の前記微分パルス回路の立ち下り出力端子と複数の前記微分パルス回路の立ち上り出力端子とをそれぞれ一つの立ち下り出力端子と立ち上り出力端子にまとめるパルス加算回路と；前記パルス加算回路の立ち上り出力端子と立ち下り出力端子から出る各々のパルスをセットパルス／リセットパルスまたはリセットパルス／セットパルスとして受けて、ＨレベルかＬレベルの信号を出力するＳＲ＿フリップフロップとで構成された事を特徴とする駆動方向判別回路とした。
【００６０】
また前記方向検出回路は：ヒステリシス・コンパレータを有していて；前記駆動信号のＨレベルかＬレベルのいずれか一方の極性に応じて前記半ブリッジ回路の出力電圧が前記ヒステリシス・コンパレータのＨレベルの閾値電圧を超える時に、前記下側駆動信号GLDのＨレベルかＬレベルの極性に応じてＨレベルかＬレベルのいずれかの極性の信号を出力する出力端子と、前記駆動信号の他方の極性に応じて前記半ブリッジ回路の出力電圧が前記ヒステリシス・コンパレータのＬレベルの閾値電圧より下がる時に、前記上側駆動信号GUDのＨレベルかＬレベルの極性に応じてＨレベルかＬレベルのいずれかの極性の信号を出力する出力端子との；いずれか一方かまたは両方を持つ方向検出回路を有する事を特徴とする前記駆動方向判別回路とした。
【００６１】
以上の構成の第２の発明となる駆動方向判別回路を用いると、前記半ブリッジ回路の出力電圧の立ち上り時または立ち下り時に、半ブリッジ回路の出力端子に接続した負荷の負荷電流が吐き出されているのか、吸い込まれているのかを判別でき、その電流方向の判別結果（駆動方向判別結果）である方向信号を第１の発明である駆動回路のセレクタへの適切な選択信号として送ることができる。前記半ブリッジ回路を構成する２つの駆動回路は、この方向信号により、適切にスイッチングデバイスの制御端子に流れる容量性電流を十分に吸い込めるシンクトランジスタの動作制御をしてシュート・スルー（貫通状態）を防止し、かつ半ブリッジ回路の出力電圧のスルーレートを適切な値に調整できるようになる。
【００６２】
また第１の発明の駆動回路を制御する第３の発明となる駆動方向判別回路は：オフ期間中にその制御端子に容量性の電流が流れる２個のスイッチングデバイスＴ１及びＴ２及び；前記スイッチングデバイスＴ１とＴ２を駆動する２個の前記の駆動回路ＤＵ及びＤＬ及び；入力信号の駆動信号を信号処理して上側スイッチングデバイスＴ１を駆動する上側駆動回路ＤＵへ入力される上側駆動信号ＧＵＤと下側スイッチングデバイスＴ２を駆動する下側駆動回路ＤＬへ入力される下側駆動信号ＧＬＤとを生成し出力する駆動制御回路及び；上側駆動回路ＤＵへＧＵＤ信号を伝達するレベルシフト及び；上側駆動回路ＤＵのセレクタへの入力信号と下側駆動回路ＤＬのセレクタへの入力信号との極性を反転させるインバータとで構成される半ブリッジ回路のスイッチングデバイスT1またはT2の制御端子電圧（すなわち前記上側駆動回路DUまたは下側駆動回路DLの出力電圧）と；前記上側駆動回路DUまたは下側駆動回路DLへ入力される入力駆動信号とから；前記半ブリッジ回路の前記上側駆動回路DUと下側駆動回路DLのセレクタへ選択信号となる方向信号を生成することを特徴とした駆動方向判別回路とした。
【００６３】
また第３の発明となる駆動方向判別回路は：前記スイッチングデバイスの制御端子電圧（すなわち前記の駆動回路の出力電圧）がある閾値電圧を越えているかを検出する信号と前記入力駆動信号をある時間遅延させた遅延入力駆動信号の立ち上りエッジ信号とで生成される方向検出信号か；前記スイッチングデバイスの制御端子電圧がある閾値電圧を越えているかを検出する信号と前記入力駆動信号をある時間遅延させた遅延入力駆動信号の立ち下りエッジ信号とで生成される方向検出信号の、いずれか一方かまたは両方を、その信号が示す方向極性に応じて、ＨレベルかＬレベルの出力する方向検出回路と；前記方向検出回路の出力信号のＨレベルからＬレベルへの遷移時にあるパルス幅を有するパルスを出力する立ち下り出力端子と前記方向検出回路の出力信号のＬレベルからＨレベルへの遷移時にあるパルス幅を有するパルスを出力する立ち上り出力端子とを有する微分パルス回路と；前記方向検出回路の出力が複数あるか又は前記方向検出回路と同様な方向信号出力が複数ある事に応じて前記微分パルス回路が複数ある場合、複数の前記微分パルス回路の立ち下り出力端子と複数の前記微分パルス回路の立ち上り出力端子とを各々、一つの立ち下り出力端子と立ち上り出力端子にまとめるパルス加算回路と；前記パルス加算回路の立ち上り出力端子と立ち下り出力端子から出る各々のパルスをセットパルス／リセットパルスまたはリセットパルス／セットパルスとして受けて、ＨレベルかＬレベルの信号を出力するＳＲ＿フリップフロップとで構成された事を特徴とする駆動方向判別回路とした。
【００６４】
また前記方向検出回路は：ヒステリシス・コンパレータを有していて；前記入力駆動信号をある時間遅延させた遅延入力駆動信号の立ち上りエッジかまたは立ち下りエッジのいずれかの時に、前記スイッチングデバイスT1またはT２の制御端子電圧が前記ヒステリシス・コンパレータのＨレベルの閾値電圧を超えるか否かに応じてＨレベルかＬレベルのいずれかの極性の信号を出力する出力端子と；前記入力駆動信号をある時間遅延させた遅延入力駆動信号の立ち下りエッジかまたは立ち上りエッジのいずれかの時に、前記スイッチングデバイスＴ１またはＴ２の制御端子電圧が前記ヒステリシス・コンパレータのＬレベルの閾値電圧より下がるか否かに応じてＨレベルかＬレベルのいずれかの極性の信号を出力する出力端子との；いずれか一方かまたは両方を持つ方向検出回路を有する事を特徴とする前記駆動方向判別回路とした。
【００６５】
以上の構成の第３の発明となる駆動方向判別回路を用いると、前記第２の発明の駆動方向判別回路と同じように、前記半ブリッジ回路を構成する駆動回路の入力駆動信号の立ち上り時または立ち下り時に、半ブリッジ回路の出力端子に接続した負荷の負荷電流が吐き出されているのか、吸い込まれているのかを判別でき、その電流方向の判別結果（駆動方向判別結果）である方向信号を第１の発明である駆動回路のセレクタへの適切な選択信号として送ることができる。前記半ブリッジ回路を構成する２つの駆動回路は、この方向信号により、適切にスイッチングデバイスの制御端子に流れる容量性電流を十分に吸い込めるシンクトランジスタの動作制御をしてシュート・スルー（貫通状態）を防止し、かつ半ブリッジ回路の出力電圧のスルーレートを適切な値に調整できるようになる。
【発明の効果】
【００６６】
本発明の駆動回路は、オフ期間中にその制御端子に容量性の電流が流れ込むスイッチングデバイスを用いて構成される半ブリッジ回路に使用される駆動回路であり、本発明の駆動回路を前記の半ブリッジ回路に適用すれば、半ブリッジ回路の出力電圧のスルーレートを所望の値に調整でき、電磁障害レベルを最適化できる。
【００６７】
また本発明の駆動回路を前記の半ブリッジ回路に適用すれば、半ブリッジ回路のＰＷＭ入力信号である駆動信号が小さい場合（ＰＷＭ駆動信号の駆動デューティ成分が小さい場合）においてさえ、駆動回路の負荷電流、ＶＧＳｏｎ電圧、遅延時間ＤＴ、トランジスタＴ１、Ｔ２の寄生のゲート・ソース間およびゲート・ドレイン間の容量値等がばらついたとしても、上側トランジスタＴ１と下側トランジスタＴ２のシュート・スルー（貫通状態）が発生しない半ブリッジ回路が構成することができる。
【００６８】
また、本発明の駆動回路とこの駆動回路のセレクタの選択信号入力端子に半ブリッジ回路の駆動方向を判別する信号を送る駆動方向判別回路とを用いて、半ブリッジ回路だけでなく、Ｈブリッジ回路や３相インバータ回路等の応用において、出力電圧のスルーレートを所望の値に調整でき、電磁障害レベルを最適にでき、かつシュート・スルーの発生しない出力回路の駆動方法が提供できる。
【図面の簡単な説明】
【００６９】
【図１】駆動回路を用いた駆動装置の第１の実施形態の回路図
【図２Ａ】図１の駆動回路の動作状態にある回路図
【図２Ｂ】図２Ａの駆動回路の波形図
【図３Ａ】図１の駆動回路の動作状態にある回路図
【図３Ｂ】図３Ａの駆動回路の波形図
【図４】従来の駆動回路を用いた高圧半ブリッジ回路を示す回路図
【図５Ａ】従来の半ブリッジ回路のシュート・スルーを説明する回路図
【図５Ｂ】従来の半ブリッジ回路のシュート・スルーを説明する波形図
【図６Ａ】従来の半ブリッジ回路のシュート・スルーを説明する回路図
【図６Ｂ】従来の半ブリッジ回路のシュート・スルーを説明する波形図
【図７Ａ】従来の駆動回路を用いた高圧半ブリッジ回路の回路図
【図７Ｂ】従来の駆動回路を用いた高圧半ブリッジ回路の波形図
【図７Ｃ】従来の駆動回路を用いた高圧半ブリッジ回路の波形図
【図８Ａ】従来の駆動回路を用いた高圧半ブリッジ回路の回路図
【図８Ｂ】従来の駆動回路を用いた高圧半ブリッジ回路の波形図
【図８Ｃ】従来の駆動回路を用いた高圧半ブリッジ回路の波形図
【図９】駆動回路と駆動方向判別回路１００を用いた駆動装置の第２の実施形態の回路図
【図１０】駆動方向判別回路１００を詳細に示した第２の実施形態の回路図
【図１１】第２の実施形態の回路の波形図
【図１２】駆動回路と駆動方向判別回路２００を用いた駆動装置の第３の実施形態の回路図
【図１３】駆動回路と駆動方向判別回路３００を用いた駆動装置の第４の実施形態の回路図
【図１４】駆動方向判別回路３００を詳細に示した第４の実施形態の回路図
【図１５】第４の実施形態の回路の波形図
【図１６】駆動回路と駆動方向判別回路４００を用いた駆動装置の第５の実施形態の回路図
【図１７】駆動回路と駆動方向判別回路３００と駆動方向判別回路３００Ｈを用いた第６の実施形態の回路図
【図１８】駆動方向判別回路３００と駆動方向判別回路３００Ｈを詳細に示した第６の実施形態の回路図
【図１９】第６の実施形態の回路の波形図
【図２０】駆動回路を用いてＨブリッジ回路を構成した駆動装置の第７の実施形態の回路図
【図２１Ａ】図２０に示す入力信号方向判別回路の回路図
【図２１Ｂ】図２０に示す入力信号方向判別回路の波形図
【図２１Ｃ】図２０に示す入力信号方向判別回路の波形図
【図２２Ａ】図２０に示す入力信号方向判別回路の変形例の回路図
【図２２Ｂ】図２０に示す入力信号方向判別回路の変形例の波形図
【図２２Ｃ】図２０に示す入力信号方向判別回路の変形例の波形図
【図２３Ａ】３相インバータの入力信号方向判別回路の回路図
【図２３Ｂ】３相インバータの入力信号方向判別回路の波形図
【図２４】３相インバータの入力信号方向判別回路の変形例の回路図
【図２５】駆動回路と駆動方向判別回路１００を用いてＨブリッジ回路を構成した駆動装置の第８の実施形態の回路図
【図２６】駆動回路と駆動方向判別回路１００を用いてＨブリッジ回路を構成した駆動装置の第８の実施形態の変形例の回路図
【図２７】駆動回路と駆動方向判別回路２００を用いてＨブリッジ回路を構成した駆動装置の第９の実施形態の回路図
【図２８】駆動回路と駆動方向判別回路３００を用いてＨブリッジ回路を構成した駆動装置の第１０の実施形態の回路図
【図２９】駆動回路と駆動方向判別回路３００を用いてＨブリッジ回路を構成した駆動装置の第１０の実施形態の変形例の回路図
【図３０】駆動回路と駆動方向判別回路４００を用いてＨブリッジ回路を構成した駆動装置の第１１の実施形態の回路図
【図３１】駆動回路と駆動方向判別回路３００と駆動方向判別回路３００Ｈを用いてＨブリッジ回路を構成した駆動装置の第１２の実施形態の回路図
【図３２】第７の実施形態を３相インバータ回路に応用した駆動装置の回路図
【図３３】第７の実施形態を３相インバータ回路に応用した別の駆動装置の回路図
【図３４】第８の実施形態を３相インバータ回路に応用した駆動装置の回路図
【図３５】第８の実施形態を３相インバータ回路に応用した別の駆動装置の回路図
【図３６】第９の実施形態を３相インバータ回路に応用した駆動装置の回路図
【図３７】第９の実施形態を３相インバータ回路に応用した別の駆動装置の回路図
【図３８】第１０の実施形態を３相インバータ回路に応用した駆動装置の回路図
【図３９】第１０の実施形態を３相インバータ回路に応用した別の駆動装置の回路図
【図４０】第１１の実施形態を３相インバータ回路に応用した駆動装置の回路図
【図４１】第１１の実施形態を３相インバータ回路に応用した別の駆動装置の回路図
【図４２】第１２の実施形態を３相インバータ回路に応用した駆動装置の回路図
【図４３】第１２の実施形態を３相インバータ回路に応用した別の駆動装置の回路図
【発明を実施するための形態】
【００７０】
（第１の実施形態）
図１は本発明の駆動装置の具体的な実施形態の構成図である。以下に、図１を用いて、本発明の駆動装置である半ブリッジ回路の第１の実施形態を説明する。
【００７１】
図１は、第１の実施形態に基づく、駆動回路を用いた半ブリッジ回路を示す。
【００７２】
半ブリッジ回路は：オフ期間中にその制御端子、すなわちゲート端子、に容量性の電流が流れる２個のパワーＭＯＳＦＥＴトランジスタなどのスイッチングデバイスＴ１とスイッチングデバイスＴ２と；トランジスタＴ１とＴ２をそれぞれ駆動する上側駆動回路ＤＵと下側駆動回路ＤＬと；この半ブリッジ回路を駆動する駆動信号を信号処理して上側トランジスタＴ１を駆動する上側駆動回路ＤＵへ入力される上側駆動信号ＧＵＤと下側トランジスタＴ２を駆動する下側駆動回路ＤＬへ入力される下側駆動信号ＧＬＤとを生成する駆動制御回路５と；上側駆動回路ＤＵへＧＵＤ信号を伝達するレベルシフト６と；半ブリッジ回路の出力端子ＯＵＴに接続される負荷１１の他端を電源ＶＭに接続するかＧＮＤに接続を切替えるための負荷スイッチ７と；負荷スイッチ７の切り替えを制御する切替手段８と；上側駆動回路ＤＵのセレクタ３４の入力信号と下側駆動回路ＤＬのセレクタ４４の入力信号との極性を反転させるインバータ１０とで構成される。
【００７３】
駆動回路ＤＵは、インターフェス３１、ソース回路３２、シンク回路３３、セレクタ３４、シンクトランジスタＭ１を有する。インターフェス３１からは、ソース回路用の信号、シンク回路用の信号が出力され、シンク回路用の信号は、セレクタ３４の選択により、シンク回路３３又はシンクトランジスタＭ１のいずれかに供給される。シンクトランジスタＭ１は、スイッチングデバイスオフ期間中に制御端子を経て容量性の電流をシンクするトランジスタである。
【００７４】
駆動回路ＤＬは、インターフェス４１、ソース回路４２、シンク回路４３、セレクタ４４、シンクトランジスタＭ２を有する。インターフェス４１からは、ソース回路用の信号、シンク回路用の信号が出力され、シンク回路用の信号は、セレクタ４４の選択により、シンク回路４３又はシンクトランジスタＭ２のいずれかに供給される。シンクトランジスタＭ２は、スイッチングデバイスオフ期間中に制御端子を経て容量性の電流をシンクするトランジスタである。
【００７５】
切替手段８から出力される制御信号は、負荷スイッチ７を切り替えて、半ブリッジ回路の出力端子ＯＵＴに接続された負荷の他端を電源ＶＭに接続するかまたは負荷の他端をＧＮＤに接続するかを制御すると同時に、上側駆動回路ＤＵと下側駆動回路ＤＬのセレクタ３４、４４の選択信号となる方向信号ＤＩＲとしても用いられる。切替手段８から出力される第１の制御信号により、負荷スイッチ７が点線で示す方向に接続されると共に、セレクタ３４，４４も、点線で示す方向に接続される。これにより、負荷１１の他端がＶＭに接続され、上側駆動回路ＤＵではシンクトランジスタＭ１が選択され、下側駆動回路ＤＬではシンク回路４３が選択される。また切替手段８から出力される第２の制御信号により、負荷スイッチ７が実線で示す方向に接続されると共に、セレクタ３４，４４も、実線で示す方向に接続される。これにより、負荷１１の他端がＧＮＤに接続され、上側駆動回路ＤＵではシンク回路３３が選択され、下側駆動回路ＤＬではシンクトランジスタＭ２が選択される。切替手段８からの第１の制御信号、第２の制御信号は、所定の周波数Ｆ１で切り替わる。この周波数Ｆ１は、上側駆動信号ＧＵＤと下側駆動信号ＧＬＤが切り替わる周波数Ｆ２とは独立したものであり、周波数Ｆ１は、周波数Ｆ２と比べ、数桁低い周波数である。従って、切替手段８からの第１の制御信号により、負荷１１に正方向の電流が流れている間、スイッチングデバイスＴ１又はスイッチングデバイスＴ２は、数百回から数千回のオーダーでオン・オフを繰り返している。
【００７６】
切替手段８は、負荷１１に所望の周波数の交流電流を供給するために、第１の制御信号と第２の制御信号を交互に繰り返して出力する。負荷１１から接地ＧＮＤ側に流れる場合は、負荷スイッチ７は、実線で示すように接続され、図５Ａの点線で示すような負荷電流が流れる。負荷１１から電源ＶＭ側に流れる場合は、負荷スイッチ７は、点線で示すように接続され、図６Ａの点線で示すような負荷電流が流れる。
【００７７】
なお、切替手段８の出力端子とインバータ１０の入力端子および下側駆動回路ＤＬのセレクタ４４の入力端子との間には、負荷１１の種類により、ある適切な遅延時間を有する遅延回路９を設置しても良い。これは、負荷がインダクター成分等を持つ誘導性負荷であって、負荷スイッチの切り替え発生時に負荷電流の流れる方向の切り替わりが負荷スイッチの切り替えに対して遅れる場合に対応したもので、遅延回路の遅延時間は負荷のインダクター成分と抵抗成分から適切な遅延時間の値が設定できる。
【００７８】
図１で図示された本発明の駆動回路を用いた半ブリッジ回路においては、ＰＷＭ入力信号である駆動信号のデューティ比が小さい場合であっても、上側トランジスタＴ１と下側トランジスタＴ２のシュート・スルー（貫通状態）が発生する可能性を大幅に改善し、且つ出力回路スルーレートも適切な値に設定でき電磁障害レベルを最小にすることが可能となる。この点について、図２Ａ，図２Ｂと図３Ａ，図３Ｂを用いて説明する。
【００７９】
図２Ａと図２Ｂは、半ブリッジ回路の出力であるＯＵＴ端子から負荷電流をソース出力する場合の動作説明のための図である。図２Ａは、負荷の他端が端子ＧＮＤに接地された場合、すなわちOUT端子から負荷電流が吐き出される場合を示す。図２Ｂは、下側駆動信号GLDがHからLへの変化に応答して電流シンクトランジスタＭ２が働き、ゲート電流IGLをシンクした場合、トランジスタT2はオンせず、貫通モード（シュートスルー）にならない状態を示す。
【００８０】
図２Ａは、動作状態を説明するために、上側駆動回路ＤＵと下側駆動回路ＤＬの駆動信号ＧＵＤとＧＬＤと、各駆動回路に入力される方向信号ＤＩＲと、ＯＵＴ端子に接続される負荷の接続状態とを示すブロック図である。
【００８１】
ＯＵＴ端子から負荷電流をソース出力する場合、切替手段８によりＯＵＴ端子に接続される負荷の他端はＧＮＤに接続され、下側駆動回路ＤＬに入力される方向信号DIRはHレベルとなり、また上側駆動回路ＤＵに入力される方向信号は図１で図示されたインバタータ１０によりＬレベルとなる。なお、この2つの駆動回路に入力される方向信号の極性は、上述した説明と逆であってもかまわず、この状況においては、上側駆動回路ＤＵのセレクタ３４はシンク回路３３を動作させてシンクトランジスタＭ１はオフさせる事と、下側駆動回路ＤＬのセレクタ４４はシンク回路４３を動作させてもオフさせてもかまわないがシンクトランジスタＭ１は動作させるように方向信号ＤＩＲが各駆動回路ＤＵとＤＬを制御する事が重要である。下記にこの事について説明をする。
【００８２】
図５Ａを用いた半ブリッジ回路のＯＵＴ端子出力から負荷電流をソース出力する場合の上側トランジスタＴ１のゲート電流ＩＧＵと下側トランジスタＴ２のゲート電流ＩＧＬの挙動についての説明から、半ブリッジ回路のＯＵＴ端子出力から負荷電流をソース出力する場合、以下の2つの事がわかる。
【００８３】
１．ＯＵＴ端子の出力電圧の立ち上り及び立ち下りスルーレートを決めているのは、上側駆動回路ＤＵから上側トランジスタＴ１のゲート端子へソース出力するゲート電流ＩＧＵ及びゲート端子にシンク入力されるゲート電流ＩＧＵである。
【００８４】
２．下側トランジスタＴ２のゲート端子に流れ込む容量性電流によって上側トランジスタＴ１と下側トランジスタＴ２がシュート・スルー（貫通状態）になる原因は、下側駆動回路ＤＬの電流シンク能力が低いためである。
【００８５】
従って、半ブリッジ回路の出力であるＯＵＴ端子から負荷電流をソース出力する場合、上側駆動回路ＤＵはシンクトランジスタＭ１が常にオフしていて、ソース回路とシンク回路がゲート電流ＩＧＵを所望の値で出力するかまたは入力し、ＯＵＴ端子出力電圧の立ち上り及び立ち下りスルーレートを決められるようにする。一方で、ＯＵＴ端子出力電圧の立ち上り及び立ち下りスルーレートは下側トランジスタＴ２のゲート電流には依存しないので、下側駆動回路ＤＬは、トランジスタＴ２をオフさせる時は、常にシンクトランジスタＭ２を動作させて容量性電流によるシュート・スルーが発生しないようにすればよい事がわかる。
【００８６】
本発明の駆動回路はこの考えにそって考案されたもので、一般的に負荷電流の方向は負荷の他端の接続状況から決まるので、負荷の他端を電源ＶＭに接続するかＧＮＤに接続を切替えるための負荷スイッチ７の切り替え制御をする切替手段８から出力される制御信号を方向信号ＤＩＲとして用いて、負荷１１の他端がＧＮＤに接続された場合は、上側駆動回路ＤＵではシンク回路３３が選択され動作し、下側駆動回路ＤＬではシンクトランジスタＭ２が選択され動作するように切替手段８の出力信号と負荷スイッチを設定する。この設定により、半ブリッジ回路の出力電圧のスルーレートを所望の値に設定でき、且つ、シュート・スルーを防止する事ができる。
【００８７】
なお前述したように、切替手段８の出力端子とインバータ１０の入力端子および下側駆動回路ＤＬのセレクタ４４の入力端子との間に、ある適切な遅延時間を有する遅延回路９を設置しても良い。これは、負荷１１がインダクター成分等を持つ誘導性負荷であって、負荷スイッチ７の切り替え発生時に負荷電流の流れる方向の切り替わりが負荷スイッチの切り替えに対して遅れる場合に対応したもので、遅延回路９の遅延時間は負荷のインダクター成分と抵抗成分から適切な遅延時間の値を設定すればよい。
【００８８】
ただし、遅延回路９だけでは、正確なタイミングで負荷電流の方向がソース出力からシンク入力に切り替わったことがわからないため、負荷電流の方向の切り替わりを判別する方向判別回路を用いて、負荷電流の方向を検出して、それを基にして方向信号ＤＩＲを駆動回路ＤＵとＤＬに送ってもよい。この検出方法については別の発明として後述する。
【００８９】
図２Ｂは、従来の駆動回路で問題を指摘した図７Ｃに対応する本発明の駆動回路での動作波形図で、遅延時間ＤＴが小さい時でも、シンクトランジスタＭ１の高いシンク能力により下側トランジスタＴ２のゲート端子電圧ＧＬのＨレベルからＬレベルへの遷移が急峻のため、上側トランジスタＴ１のＶＧＳｏｎ電圧が低くてもシュート・スルーが発生しない事がわかる。
【００９０】
図３Ａと図３Ｂは、半ブリッジ回路の出力であるＯＵＴ端子が負荷電流をシンク（吸い込む）場合の動作説明のための図である。図３Ａは、負荷の他端が端子ＶＭに接続された場合、すなわちOUT端子から負荷電流が吸い込まれる場合を示す。図３Ｂは、上側駆動信号GＵDがHからLへの変化に応答して電流シンクトランジスタＭ１が働き、ゲート電流IGＵをシンクした場合、トランジスタT１はオンせず、貫通モード（シュートスルー）にならない状態を示す。
【００９１】
図３Ａは、動作状態を説明するために、上側駆動回路ＤＵと下側駆動回路ＤＬの駆動信号ＧＵＤとＧＬＤと、各駆動回路に入力される方向信号ＤＩＲと、ＯＵＴ端子に接続される負荷の接続状態とを示すブロック図である。
【００９２】
ＯＵＴ端子が負荷電流を吸い込む場合、図１に図示された切替手段８により、ＯＵＴ端子に接続される負荷１１の他端はパワー電源ＶＭに接続され、下側駆動回路ＤＬに入力される方向信号DIRはＬレベルとなり、また上側駆動回路ＤＵに入力される方向信号は図１で図示されたインバタータによりＨレベルとなる。なお、この2つの駆動回路に入力される方向信号の極性は、上述した説明と逆であってもかまわず、この状況においては、下側駆動回路ＤＬのセレクタ４４はシンク回路４３を動作させてシンクトランジスタＭ２はオフさせる事と、上側駆動回路ＤＵのセレクタ３４はシンク回路３３を動作させてもオフさせてもかまわないがシンクトランジスタＭ１は動作させるように方向信号ＤＩＲが各駆動回路ＤＵとＤＬを制御する事が重要である。下記にこの点についての説明をする。
【００９３】
図６Ａ，図６Ｂを用いた半ブリッジ回路のＯＵＴ端子出力が負荷電流を吸い込む場合の上側トランジスタＴ１のゲート電流ＩＧＵと下側トランジスタＴ２のゲート電流ＩＧＬの挙動についての説明から、半ブリッジ回路のＯＵＴ端子出力が負荷電流を吸い込む場合、以下の2つの事がわかる。
【００９４】
３．ＯＵＴ端子の出力電圧の立ち上り及び立ち下りスルーレートを決めているのは、下側駆動回路ＤＬから下側トランジスタＴ２のゲート端子へソース出力するゲート電流ＩＧＬ及びゲート端子にシンク入力されるゲート電流ＩＧＬである。
【００９５】
４．上側トランジスタＴ１のゲート端子に流れ込む容量性電流によって上側トランジスタＴ１と下側トランジスタＴ２がシュート・スルー（貫通状態）になる原因は、上側駆動回路ＤＵの電流シンク能力が低いためである。
【００９６】
従って、半ブリッジ回路の出力であるＯＵＴ端子に負荷電流をシンク入力される場合、
下側駆動回路ＤＬはシンクトランジスタＭ１が常にオフしていて、シンク回路とソース回路がゲート電流ＩＧＬを所望の値で出力し、ＯＵＴ端子出力電圧の立ち上り及び立ち下りスルーレートを決められるようにする。一方で、ＯＵＴ端子出力電圧の立ち上り及び立ち下りスルーレートは上側トランジスタＴ１のゲート電流には依存しないので、上側駆動回路ＤＬは、トランジスタＴ１をオフさせる時は、常にシンクトランジスタＭ１を動作させて容量性電流によるシュート・スルーが発生しないようにすればよい事がわかる。
【００９７】
本発明の駆動回路はこの考えにそって考案されたもので、
一般的に負荷電流の方向は負荷の他端の接続状況から決まるので、負荷の他端を電源ＶＭに接続するかＧＮＤに接続を切替えるための負荷スイッチの切り替え制御をする切替手段８から出力される信号を方向信号ＤＩＲとして用いて、負荷の他端が電源ＶＭに接続された場合は、下側駆動回路ＤＬではシンク回路が選択され動作し、上側駆動回路ＤＵではシンクトランジスタＭ１が選択され動作するように切替手段８の出力信号と負荷スイッチを設定する。
この設定により、半ブリッジ回路の出力電圧のスルーレートを所望の値に設定でき、且つ、シュート・スルーを防止する事ができる。
【００９８】
図３Ｂは、従来の駆動回路で問題を指摘した図８Ｃに対応する本発明の駆動回路での動作波形図で、遅延時間ＤＴが小さい時でも、シンクトランジスタＭ１の高いシンク能力により上側トランジスタＴ１のゲート端子電圧ＧＵのＨレベルからＬレベルへの遷移が急峻のため、下側トランジスタＴ２のＶＧＳｏｎ電圧が低くてもシュート・スルーが発生しない事がわかる。
【００９９】
従って、図１で図示された本発明の駆動回路を用いた半ブリッジ回路では、この半ブリッジ回路のＰＷＭ入力信号である駆動信号が小さい場合（ＰＷＭ駆動信号の駆動デューティ成分が小さい場合）や駆動回路の負荷電流やＶＧＳｏｎ電圧や遅延時間ＤＴやトランジスタＴ１とＴ２の寄生のゲート・ソース間およびゲート・ドレイン間の容量値等がばらついた時に、上側トランジスタＴ１と下側トランジスタＴ２のシュート・スルー（貫通状態）が発生する可能性を大幅に改善し、且つ出力回路スルーレートも適切な値に設定でき電磁障害レベルを最小にすることができる。
【０１００】
（第２の実施形態）
図９は第１の実施形態の駆動回路と駆動方向判別回路１００を用いた第２の実施形態の構成図である。以下に、この第２の実施形態の動作説明をする。
図９は第１の実施形態の駆動回路と駆動方向判別回路１００を用いた半ブリッジ回路を示す。
【０１０１】
半ブリッジ回路は：オフ期間中にその制御端子、すなわちゲート端子、に容量性の電流が流れる２個のパワーＭＯＳＦＥＴトランジスタなどのスイッチングデバイスＴ１とＴ２と；トランジスタＴ１とＴ２をそれぞれ駆動する上側駆動回路ＤＵと下側駆動回路ＤＬと；この半ブリッジ回路を駆動する駆動信号を信号処理して上側トランジスタＴ１を駆動する上側駆動回路ＤＵへ入力される上側駆動信号ＧＵＤと下側トランジスタＴ２を駆動する下側駆動回路ＤＬへ入力される下側駆動信号ＧＬＤとを生成する駆動制御回路５と；上側駆動回路ＤＵへＧＵＤ信号を伝達するレベルシフト６と；半ブリッジ出力回路の出力端子ＯＵＴに接続される負荷１１の他端を電源ＶＭに接続するかＧＮＤに接続を切替えるための負荷スイッチ７と；負荷スイッチの切り替えを制御する切替手段と；上側駆動回路ＤＵのセレクタ３４の入力信号と下側駆動回路ＤＬのセレクタ４４の入力信号との極性を反転させるインバータ１０と；駆動方向判別回路１００とで構成される。
【０１０２】
第２の実施形態の半ブリッジ回路は、前述の第１の実施形態で述べたものとほぼ同じ構成を有するが、第１の実施形態との違いは駆動方向判別回路１００を設けたことにある。
【０１０３】
一般的に負荷１１に流れる電流の方向は負荷１１の他端の接続状況により決まるが、負荷１１がインダクター成分等を持つ誘導性負荷の場合は、負荷スイッチ７の切り替え時の負荷電流の流れる方向の切り替わりは負荷スイッチ７の切り替えに対して遅れる。この負荷電流の切り替りを正確に検出するために駆動方向判別回路１００を用いる。
【０１０４】
駆動方向判別回路１００は、この半ブリッジ回路の出力端子ＯＵＴの出力電圧と駆動信号と上側駆動信号ＧＵＤと下側駆動信号ＧＬＤとから、半ブリッジ回路の出力端子ＯＵＴに接続される負荷１１の負荷電流の方向を検出し、その方向極性に応じてＨレベルかＬレベルの値をとる方向信号ＤＩＲを出力する。下側駆動回路ＤＬは直接に、また上側駆動回路ＤＵはインバータ１０とレベルシフト６を通して方向信号ＤＩＲを検知して、下側駆動回路ＤＬと上側駆動回路ＤＵの駆動回路は各々のセレクタ３４，４４によりシンク回路３３，４３かまたはシンクトランジスタＭ１，Ｍ２かを選択する。駆動方向判別回路１００を半ブリッジ回路に適用することで、半ブリッジ回路の負荷がインダクター成分等を持つ誘導性負荷であっても、半ブリッジ回路の出力電圧のスルーレートを適切な値に設定し、且つ、シュート・スルー（貫通状態）を防止することが可能となる。なお、駆動方向判別回路１００は、スイッチングデバイスＴ１又はＴ２の下流側である半ブリッジ回路の出力端子ＯＵＴからの信号を受けているが、スイッチングデバイスＴ１又はＴ２の上流側、例えばスイッチングデバイスＴ１又はＴ２のゲート端子からの信号を受けても良い。ここで下流、上流とは、系において信号が伝わる方向を言う。
【０１０５】
次に図１０と図１１を用いて、第２の実施形態における駆動方向判別回路１００の動作を説明する。図１０は図９の第２の実施形態の図から駆動方向判別回路１００を詳細に図示させたブロック図で、図１１は図１０に図示された各信号のタイミング波形図である。
【０１０６】
第２の実施形態における駆動方向判別回路１００は：半ブリッジ回路の出力電圧ＯＵＴを受ける耐圧保護回路１０２と；耐圧保護回路１０２からの出力電圧ＶＯと閾値電圧ＶｔｈＨ、ＶｔｈＬとを比較するヒステリシス・コンパレータ１０４と；出力電圧ＶＯが閾値電圧ＶｔｈＨを越えたとき、コンパレータ１０４の出力信号ＣＯと駆動信号と上側駆動信号ＧＵＤに基づいて生成される方向検出信号ＬＤを出力する一方、出力電圧ＶＯが閾値電圧ＶｔｈＬより下がったとき、コンパレータ１０４の出力信号ＣＯと駆動信号と下側駆動信号ＧＬＤに基づいて生成される方向検出信号ＨＤと出力する方向検出回路１０８と；方向検出回路１０８の出力信号ＬＤがＨレベルからＬレベルへ遷移する時に、所定のパルス幅を有するパルスを出力する、立ち下り出力端子Ｒ＿ＬＤと、方向検出回路１０８の出力信号ＬＤがＬレベルからＨレベルへ遷移する時に、所定のパルス幅を有するパルスを出力する、立ち上り出力端子Ｓ＿ＬＤとを有する微分パルス回路１１０と；方向検出回路１０８の出力信号ＨＤがＨレベルからＬレベルへ遷移する時に、所定のパルス幅を有するパルスを出力する、立ち下り出力端子Ｒ＿ＨＤと、方向検出回路１０８の出力信号ＨＤがＬレベルからＨレベルへ遷移する時に、所定のパルス幅を有するパルスを出力する、立ち上り出力端子Ｓ＿ＨＤとを有する微分パルス回路１１２と；微分パルス回路１１０，１１２の立ち下り出力端子Ｒ＿ＬＤ、Ｒ＿ＨＤを論理和で一つの立ち下り出力端子ＲＲまとめると共に、微分パルス回路１１０，１１２の立ち上り出力端子Ｓ＿ＬＤ、Ｓ＿ＨＤを論理和で一つの立ち上り出力端子ＳＳにまとめるパルス加算回路１１４と；パルス加算回路の立ち下り出力端子ＲＲと立ち上り出力端子ＳＳから出る各々のパルスをセットパルス／リセットパルスまたはリセットパルス／セットパルスとして受けて、ＨレベルかＬレベルの信号を出力するＳＲ＿フリップフロップ１１６とで構成される。
【０１０７】
なお、パルス加算回路１１４は、方向検出回路１０８の出力が複数あるか又は方向検出回路と同様な方向信号出力が複数ある事に応じて、微分パルス回路が複数ある場合、複数の方向検出回路の立ち下り出力端子と複数の方向検出回路の立ち上り出力端子とを各々、一つの立ち下り出力端子と立ち上り出力端子にまとめるパルス加算回路である。
【０１０８】
方向検出回路１０８は、半ブリッジ回路の出力電圧ＯＵＴを、耐圧保護回路１０２を経由して、電圧ＶＯとして受け取る。耐圧保護回路１０２は半ブリッジ回路のパワー供給用の電源ＶＭの電源電圧が駆動方向判別回路１００の電源より高い事を想定して設けた耐圧保護用クランプ回路である。その出力電圧ＶＯは、出力電圧ＯＵＴが、あるクランプ電圧（ＶＬＩＭ−ＶＧＳ）より低ければ、出力電圧ＶＯほぼＯＵＴ電圧と等しく、出力電圧ＯＵＴが、クランプ電圧以上になれば、出力電圧ＶＯはＶＬＩＭ−ＶＧＳとなる。
【０１０９】
方向検出回路１０８は、駆動信号がＨレベルの時であって、出力電圧ＶＯがヒステリシス・コンパレータ１０４の閾値電圧ＶｔｈＨを超えた時点から、上側駆動信号ＧＵＤの反転した極性信号である方向検出信号ＬＤを出力する。
【０１１０】
また方向検出回路１０８は、駆動信号がＬレベルの時であって、出力電圧ＶＯがヒステリシス・コンパレータ１０４の閾値電圧ＶｔｈＬより下がった時点から、下側駆動信号ＧＬＤの極性信号である方向検出信号ＨＤを出力する。
方向検出回路が方向検出信号ＨＤ、ＬＤを上述のように出力動作することにより、半ブリッジ回路の出力端子ＯＵＴが負荷電流をソース出力しているか、シンク入力しているのかを判断できる。
【０１１１】
この事を説明しているのが図１１のタイミング波形図である。図１１の左側半分は、負荷電流がＯＵＴ端子にシンク入力されている場合、図１１の右側半分は負荷電流がＯＵＴ端子からソース出力されている場合を示している。図１０に示す負荷電流（１）（図面では丸１で示す。以下同様。）、（２）、（３）、（４）の各々の場合における駆動信号、上側駆動信号ＧＵＤ、下側駆動信号ＧＬＤ、トランジスタＴ１のゲート電圧ＧＵ−ＯＵＴ、トランジスタＴ２のゲート電圧ＧＬ、出力電圧ＯＵＴ（ＶＯ）は図１１に区分けされて図示されている。
【０１１２】
これらの波形のタイミング図と上述の方向検出回路１０８の動作説明から、方向信号ＬＤおよびＨＤがLレベルからＨレベルに遷移すれば負荷電流は半ブリッジ回路の出力端子ＯＵＴにシンク入力され、方向信号ＬＤおよびＨＤがHレベルからＬレベルに遷移すれば負荷電流は半ブリッジ回路の出力端子ＯＵＴにソース入力されていることが判別できる。
【０１１３】
なお方向信号ＬＤは半ブリッジ回路の出力ＯＵＴの立ち上がり時の方向検出信号であり、方向信号ＨＤは半ブリッジ回路の出力ＯＵＴの立ち下がり時の方向検出信号である。この事は、方向検出回路１０８が２つの方向検出回路持っていることを意味している。そして、この２つの方向検出回路は時系列的に異なった時間に負荷電流の方向検出をしている事になる。
【０１１４】
第２の実施形態の駆動方向判別回路１００は２つの検出回路信号ＬＤとＨＤの各信号の極性が変わった時に適時に処理をして方向信号ＤＩＲを出力する必要がある。
【０１１５】
微分パルス回路とパルス加算回路とＳＲ＿フリップフロップを図１０に図示されたように構成することで、２つの検出回路信号ＬＤとＨＤの各信号の極性が変わった時に適時に処理をして方向信号ＤＩＲを出力できるようになる。
【０１１６】
結果として、第１の実施形態の駆動回路と駆動方向判別回路１００を用いた半ブリッジ回路では、半ブリッジ回路の負荷がインダクター成分等を持つ誘導性負荷であって、いかなるタイミングでこの誘導性負荷の負荷電流の方向が切り替っても、適時に負荷電流の方向を検出することができ、半ブリッジ回路の出力電圧のスルーレートを適切な値に設定し、且つ、シュート・スルー（貫通状態）を防止することが可能となる。
【０１１７】
（第３の実施形態）
図１２は第１の実施形態の駆動回路と第２の実施形態の駆動方向判別回路１００を一部修正した駆動方向判別回路２００を用いた第３の実施形態の構成図である。以下に、この第３の実施形態の動作説明をする。
図１２の第３の実施形態は第１の実施形態と第２の実施形態を合わせたものである。
【０１１８】
第２の実施形態との違いは第３の実施形態での駆動方向判別回路２００にある。駆動方向判別回路２００は、負荷スイッチ７を制御する切替手段８あるいは負荷の状況に応じて設置される遅延回路９からの出力信号を受ける微分パルス回路２０２を更に有し、方向信号ＤＩＲを出力する。
【０１１９】
微分パルス回路２０２は、切替手段８あるいは遅延回路９の出力信号の立ち上がりエッジ及び立ち下りエッジに応じて、あるパルス幅を有するセットパルスＳ＿ＥＸとリセットパルスＲ＿ＥＸを出力する。
【０１２０】
微分パルス回路１１０，１１２からのセットパルス信号群とリセットパルス信号群に加え、微分パルス回路２０２からのパルス信号Ｓ＿ＥＸとＲ＿ＥＸを、パルス加算回路１１４とＳＲ＿フリップフロップ１１６に与え、波形成形をして方向信号ＤＩＲを生成する。
【０１２１】
結果として、半ブリッジ回路の出力端子ＯＵＴの出力電圧と駆動信号と上側駆動信号ＧＵＤと下側駆動信号ＧＬＤに加え、切替手段８の制御信号を加えて駆動方向を判別した事により、駆動方向判別回路２００は駆動方向判別回路１００に比べより高い確度で方向信号ＤＩＲを出力できるようになる。
【０１２２】
（第４の実施形態）
図１３は第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００を用いた第４の実施形態の構成図である。以下に、この第４の実施形態の動作説明をする。
図１３は第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００を用いた半ブリッジ回路を示す。
【０１２３】
半ブリッジ回路の構成は図9に示された第２の実施形態の半ブリッジ回路とほぼ同じで、相違点は駆動方向判別回路１００が第３の実施形態の駆動方向判別回路３００に置き換わった点である。
この半ブリッジ回路は第２の実施形態で述べたものとほぼ同じなので、駆動方向判別回路３００の動作についてのみ説明をする。
【０１２４】
駆動方向判別回路３００は、この半ブリッジ回路の下側トランジスタＴ２のゲート端子電圧ＧＬと、下側駆動信号ＧＬＤとから、半ブリッジ回路の出力端子ＯＵＴに接続される負荷の負荷電流の方向を検出し、その方向極性に応じてＨレベルかＬレベルの値をとる方向信号ＤＩＲを出力する。
【０１２５】
下側駆動回路ＤＬは直接に、また上側駆動回路ＤＵはインバータとレベルシフトを通して方向信号ＤＩＲを検知して、駆動回路ＤＬ、ＤＵは各々のセレクタによりシンク回路かまたはシンクトランジスタかを選択する。駆動方向判別回路３００を半ブリッジ回路に適用することで、半ブリッジ回路の負荷がインダクター成分等を持つ誘導性負荷であっても、半ブリッジ回路の出力電圧のスルーレートを適切な値に設定し、且つ、シュート・スルー（貫通状態）を防止することが可能となる。
【０１２６】
次に図１４と図１５を用いて、第３の実施形態の駆動方向判別回路３００の動作を説明する。図１４は図１３の第４の実施形態の駆動方向判別回路３００を詳細に示したブロック図で、図１５は図１４に示した各信号のタイミング波形図である。
【０１２７】
第３の実施形態の駆動方向判別回路３００は、図１０に図示された駆動方向判別回路１００と同じく、方向検出回路１０８’と２つの微分パルス回路１１０，１１２とパルス加算回路１１４とＳＲ＿フリップフロップ１１６とから構成される。駆動方向判別回路１００からの相違点は、方向検出回路１０８から方向検出回路１０８’に変わったとこだけである。この事から判るように駆動方向判別回路３００の方向信号ＤＩＲの出力する方法は駆動方向判別回路１００の場合と同じためこの点に関する説明は割愛し、方向検出回路１０８’について説明する。
【０１２８】
方向検出回路１０８’は、ヒステリシス・コンパレータ１０４とＬＤ出力端子とＨＤ出力端子と、下側駆動信号ＧＬＤをある時間遅延させる遅延回路１０７を有している。
【０１２９】
また方向検出回路１０８’のＬＤ出力端子は、下側駆動信号ＧＬＤをある時間遅延させた遅延信号ＧＬＤ２の立ち下りエッジを検出した時に、下側トランジスタＴ２のゲート端子電圧ＧＬがヒステリシス・コンパレータ１０４の閾値電圧ＶｔｈＬより高い場合は、Ｈレベルを出力し、下側トランジスタＴ２のゲート端子電圧ＧＬが閾値電圧ＶｔｈＬより低い場合は、Ｌレベルを出力する。
【０１３０】
また方向検出回路１０８’のＨＤ出力端子は、下側駆動信号ＧＬＤをある時間遅延させた遅延信号ＧＬＤ２の立ち上りエッジを検出した時に、下側トランジスタＴ２のゲート端子電圧ＧＬがヒステリシス・コンパレータ１０４の閾値電圧ＶｔｈＨより高い場合は、Ｌレベルを出力し、下側トランジスタＴ２のゲート端子電圧ＧＬが閾値電圧ＶｔｈＨより低い場合は、Ｈレベルを出力する。
【０１３１】
方向検出回路１０８’が方向検出信号ＨＤ、ＬＤを上述のように出力動作することにより、半ブリッジ回路の出力端子ＯＵＴが負荷電流をソース出力しているか、シンク入力しているのかを判断できる。
【０１３２】
この事を説明しているのが図１５のタイミング波形図である。図１５の左側半分は、負荷電流がＯＵＴ端子にシンク入力されている場合、図１５の右側半分は負荷電流がＯＵＴ端子からソース出力されている場合を示している。図１４に示す負荷電流（１）、（２）、（３）、（４）の各々の場合においての駆動信号、上側駆動信号ＧＵＤ、下側駆動信号ＧＬＤ、トランジスタＴ１のゲート電圧ＧＵ−ＯＵＴ、トランジスタＴ２のゲート電圧ＧＬ、出力電圧ＯＵＴ（ＶＯ）は図１５に区分けされて図示されている。
【０１３３】
これらの波形のタイミング図と上述の方向検出回路１０８’の動作説明から、方向信号ＬＤおよびＨＤがLレベルからＨレベルに遷移すれば負荷電流は半ブリッジ回路の出力端子ＯＵＴにシンク入力され、方向信号ＬＤおよびＨＤがHレベルからＬレベルに遷移すれば負荷電流は半ブリッジ回路の出力端子ＯＵＴにソース入力されていることが判別できる。
【０１３４】
なお方向信号ＬＤは半ブリッジ回路の出力ＯＵＴの立ち上がり時の方向検出信号であり、方向信号ＨＤは半ブリッジ回路の出力ＯＵＴの立ち下がり時の方向検出信号である。この事は、方向検出回路１０８’が２つの方向検出回路持っていることを意味している。そして、この２つの方向検出回路は時系列的に異なった時間に負荷電流の方向検出をしている事になる。
【０１３５】
なお、微分パルス回路とパルス加算回路とＳＲ＿フリップフロップの目的と動作は前述の第２の実施形態で述べたので、ここではその説明を割愛する。
【０１３６】
結果として、第１の実施形態の駆動回路と駆動方向判別回路３００を用いた半ブリッジ回路では、
半ブリッジ回路の負荷がインダクター成分等を持つ誘導性負荷であって、いかなるタイミングでこの誘導性負荷の負荷電流の方向が切り替っても、適時に負荷電流の方向を検出することができ、
半ブリッジ回路の出力電圧のスルーレートを適切な値に設定し、且つ、シュート・スルー（貫通状態）を防止することが可能となる。
【０１３７】
（第５の実施形態）
図１６は第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００を一部修正した駆動方向判別回路４００を用いた第５の実施形態の構成図である。以下に、この第５の実施形態の動作説明をする。
図１６の第５の実施形態は第１の実施形態と第４の実施形態を合わせたものである。
【０１３８】
第４の実施形態との違いは第５の実施形態での駆動方向判別回路４００にある。駆動方向判別回路４００は、負荷スイッチを制御する切替手段あるいは負荷の状況に応じて設置される遅延回路からの出力信号を受ける微分パルス回路２０２を更に有し、方向信号ＤＩＲを出力する。
【０１３９】
微分パルス回路２０２は、切替手段８あるいは遅延回路９の出力信号の立ち上がりエッジ及び立ち下りエッジに応じて、あるパルス幅を有するセットパルスＳ＿ＥＸとリセットパルスＲ＿ＥＸを出力する。
【０１４０】
微分パルス回路１１０，１１２からのセットパルス信号群とリセットパルス信号群に加え、微分パルス回路２０２からのパルス信号Ｓ＿ＥＸとＲ＿ＥＸを、パルス加算回路１１４とＳＲ＿フリップフロップ１１６に与え、波形成形をして方向信号ＤＩＲを生成する。
【０１４１】
結果として、半ブリッジ回路の下側トランジスタＴ２のゲート端子電圧ＧＬと下側駆動信号ＧＬＤに加え切替手段８の制御信号を加えて駆動方向を判別した事により、駆動方向判別回路４００は駆動方向判別回路３００に比べより高い確度で方向信号ＤＩＲを出力できるようになる。
【０１４２】
（第６の実施形態）
図１７は第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００と第３の実施形態の駆動方向判別回路３００を小修正した駆動方向判別回路３００Ｈを用いた第６の実施形態の構成図である。以下に、この第６の実施形態の動作説明をする。
図１７は本発明の第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００及び駆動方向判別回路３００Ｈを用いた半ブリッジ回路を示す。
【０１４３】
半ブリッジ回路は：オフ期間中にその制御端子に容量性の電流が流れる２個のパワーＭＯＳＦＥＴトランジスタなどのスイッチングデバイスＴ１とＴ２と；トランジスタＴ１とＴ２を駆動する２個の駆動回路ＤＵとＤＬと；この半ブリッジ回路を駆動する駆動信号を信号処理して上側トランジスタＴ１を駆動する上側駆動回路ＤＵへ入力される上側駆動信号ＧＵＤと下側トランジスタＴ２を駆動する下側駆動回路ＤＬへ入力される下側駆動信号ＧＬＤとを生成する駆動制御回路５と；上側駆動回路ＤＵへＧＵＤ信号を伝達するレベルシフト６と、半ブリッジ出力回路の出力端子ＯＵＴに接続される負荷１１の他端を電源ＶＭに接続するかＧＮＤに接続を切替えるための負荷スイッチ７と；負荷スイッチ７の切り替えを制御する切替手段８と；駆動方向判別回路３００と；駆動方向判別回路３００Ｈとで構成される。
【０１４４】
第６の実施形態の半ブリッジ回路は、前述の第４の実施形態で述べたものとほぼ同じ構成を有するが、第４の実施形態との違いは駆動方向判別回路３００Ｈを設けたことにある。
【０１４５】
駆動方向判別回路３００Ｈは半ブリッジ回路の上側駆動回路ＤＵ専用の駆動方向判別回路となっていて、駆動方向判別回路３００Ｈの出力の方向信号ＤＩＲ＿Ｈはレベルシフト６を介さず、直接に上側駆動回路ＤＵのセレクタ３４を制御することができる。
この構成により、レベルシフト６の回路構成上の負担を減らす事ができる。
【０１４６】
次に図１８と図１９を用いて、駆動方向判別回路３００Ｈの動作を説明する。図１８は図１７の第６の実施形態の図から駆動方向判別回路３００Ｈ及び駆動方向判別回路３００を詳細に図示させたブロック図で、図１９は図１８に図示された各信号のタイミング波形図である。
【０１４７】
第３の実施形態における駆動方向判別回路３００の説明は、第４の実施形態のところで説明したので、
この点に関する説明は割愛する。
【０１４８】
駆動方向判別回路３００Ｈの駆動方向判別回路３００との相違点は以下の２点にある。
【０１４９】
（１） 図１７、図１８に図示されているように駆動方向判別回路３００Ｈの低電源側の電位は半ブリッジ回路の接地電位ＧＮＤではなく、半ブリッジ回路の出力端子電圧ＯＵＴとしている。
（２） 図１８に図示されているように方向検出回路の各信号極性が駆動方向判別回路３００の方向検出回路のものとは異なる。
【０１５０】
上記（１）の構成により、駆動方向判別回路３００Ｈの方向信号ＤＩＲは、レベルシフト６を経由せず、直接に上側駆動回路ＤＵへ伝達できるようになる。またこの事の為に、上記（２）のように方向検出回路の各信号の極性を変更する必要が生じた。
【０１５１】
図１８に図示されているように、駆動方向判別回路３００Ｈの方向検出回路２Ｈの回路構成は駆動方向判別回路３００の方向検出回路２のものとほぼ同じだが、各信号の極性が微妙に異なる。
その為に方向検出回路１０８’Ｈの方向検出の動作が方向検出回路１０８のものと異なる。
【０１５２】
図１８と図１９に図示されているように、方向検出回路１０８‘ＨのＬＤ＿H出力端子は、
上駆動信号ＧＵＤのレベルシフト６を通過後の信号GUHをある時間遅延させた遅延信号
ＧUＤ２Ｈの立ち上りエッジを検出した時に、
上側トランジスタＴ１のゲート端子電圧ＧU−ＯＵＴが方向検出回路１０８’Ｈに含まれるヒステリシス・コンパレータ１０４の閾値電圧ＶｔｈＨより高い場合は、Ｌレベルを出力し、上側トランジスタＴ１のゲート端子電圧ＧＵ−ＯＵＴが閾値電圧ＶｔｈＨより低い場合は、Ｈレベルを出力する。
【０１５３】
また方向検出回路１０８’のＨＤ＿Ｈ出力端子は、
上駆動信号ＧＬＤのレベルシフトを通過後の信号GUHをある時間遅延させた遅延信号
ＧUＤ２Ｈの立ち下りエッジを検出した時に、
上側トランジスタＴ１のゲート端子電圧ＧＵ−ＯＵＴがヒステリシス・コンパレータの閾値電圧ＶｔｈＬより低い場合は、Ｌレベルを出力し、上側トランジスタＴ１のゲート端子電圧ＧＵ−ＯＵＴが閾値電圧ＶｔｈＬより高い場合は、Ｈレベルを出力する。
【０１５４】
方向検出回路１０８’Ｈが方向検出信号ＨＤ＿Ｈ、ＬＤ＿Ｈを上述のように出力動作することにより、半ブリッジ回路の出力端子ＯＵＴが負荷電流をソース出力しているか、シンク入力しているのかを判断できる。
【０１５５】
この事を説明しているのが図１９のタイミング波形図である。図１９の左側半分は、負荷電流がＯＵＴ端子にシンク入力されている場合、図１９の右側半分は負荷電流がＯＵＴ端子からソース出力されている場合を示している。図１８に示す負荷電流（１）、（２）、（３）、（４）の各々の場合においての駆動信号、上側駆動信号ＧＵＤ、下側駆動信号ＧＬＤ、トランジスタＴ１のゲート電圧ＧＵ−ＯＵＴ、トランジスタＴ２のゲート電圧ＧＬ、出力電圧ＯＵＴ（ＶＯ）は、図１９に区分けされて図示されている。
【０１５６】
これらの波形のタイミング図と上述の方向検出回路１０８’Hの動作説明から、方向信号ＬＤ＿HおよびＨＤ＿HがHレベルからLレベルに遷移すれば負荷電流は半ブリッジ回路の出力端子ＯＵＴにシンク入力され、方向信号ＬＤ＿HおよびＨＤ＿HがLレベルからHレベルに遷移すれば負荷電流は半ブリッジ回路の出力端子ＯＵＴにソース入力されていることが判別できる。
なお方向信号ＬＤ＿Ｈは半ブリッジ回路の出力ＯＵＴが立ち上がる時の方向検出信号であり、方向信号ＨＤ＿Ｈは半ブリッジ回路の出力ＯＵＴが立ち下がる時の方向検出信号である。
【０１５７】
この方向検出回路１０８’Ｈは半ブリッジ回路の出力ＯＵＴの立ち上がりと立ち下り２つの遷移状態で負荷電流の方向を検出できる。
【０１５８】
（第７の実施形態）
図２０に示す第７の実施形態は第１の実施形態の駆動回路を用いてＨブリッジ回路を構成した場合の実施例である。以下に、この第７の実施形態の動作説明をする。
図２０に第１の実施形態の駆動回路を用いたＨブリッジ回路を示す。
【０１５９】
Ｈブリッジ回路は２つあり、それを１つのペアとして負荷１１を駆動する回路である。これら２つの回路をフォワード側回路５０とリバース側回路６０と呼ぶ。
Ｈブリッジ回路で駆動される負荷１１はフォワード側回路５０の出力端子ＦＯＵTとリバース側回路６０の出力端子ＲＯＵＴとの間に挿入される。
フォワード側回路５０とリバース側回路６０は同じものであり、それぞれの回路は半ブリッジ回路で構成される。以下に半ブリッジ回路の構成を説明するが、フォワード側とリバース側とは同じものため、便宜上フォワード側の半ブリッジ回路について説明をする。
【０１６０】
このフォワード側半ブリッジ回路５０は：オフ期間中にその制御端子に容量性の電流が流れる２個のパワーＭＯＳＦＥＴトランジスタなどのスイッチングデバイスＴ１とＴ２と；トランジスタＴ１とＴ２をそれぞれ駆動する駆動回路ＦＤＵとＦＤＬと；この半ブリッジ回路を駆動する駆動信号を信号処理して上側トランジスタＴ１を駆動する上側駆動回路ＦＤＵへ入力される上側駆動信号ＦＧＵＤと下側トランジスタＴ２を駆動する下側駆動回路ＦＤＬへ入力される下側駆動信号ＦＧＬＤとを生成する駆動制御回路５と；上側駆動回路ＦＤＵへＦＧＵＤ信号を伝達するレベルシフト６と；上側駆動回路ＦＤＵのセレクタの入力信号と下側駆動回路ＦＤＬのセレクタの入力信号との極性を反転させるインバータ１０とで、構成される。
【０１６１】
そしてＨブリッジ回路は：上述の構成の２つの半ブリッジ回路５０，６０と；出力端子ＦＯＵＴとＲＯＵＴとの間にされる負荷１１の駆動方向を判別するための入力信号方向判別回路７０とで、構成される。
【０１６２】
入力信号方向判別回路７０は、Ｈブリッジ回路の２つの入力信号すなわちフォワード側回路５０の駆動信号ＦＤとリバース側回路６０の駆動信号ＲＤを検知して、Ｈブリッジ回路の負荷がフォワード側回路５０をソース出力で、リバース側回路６０がシンク入力する形で駆動されているか、またはその逆方向に駆動されているか、を判別し、方向信号ＦＤＩRとＲＤＩＲをフォワード側回路５０およびリバース側回路６０に、適切な方向信号の極性で出力する。
【０１６３】
なお、入力信号方向判別回路７０の出力端子と各半ブリッジ回路のインバータの入力端子および下側駆動回路のセレクタの入力端子との間には、負荷の種類により、ある適切な遅延時間を有する遅延回路８０を設置しても良い。これは、負荷１１がインダクター成分等を持つ誘導性負荷であって、負荷駆動方向の切り替え発生時に、負荷電流の流れる方向の切り替わりが負荷駆動方向の切り替えに対して遅れる場合に対応したもので、遅延回路８０の遅延時間は負荷のインダクター成分と抵抗成分から適切な遅延時間の値が設定できる。
【０１６４】
ただし、遅延回路８０だけでは、正確なタイミングで負荷電流の方向がソース出力からシンク入力に切り替わったことがわからないため、負荷電流の方向の切り替わりを判別する方向判別回路を用いて、負荷電流の方向を検出して、それを基にして方向信号ＤＩＲを駆動回路ＤＵとＤＬに送ってもよい。この実施例は別途後述する。
【０１６５】
図２１Ａ，図２１Ｂ，図２１Ｃに図２０に図示されている入力信号方向判別回路の動作を説明する回路図とタイミング図を示す。図２１Ｂのタイミング図はフォワード側回路５０の駆動信号ＦＤとリバース側回路６０の駆動信号ＲＤの時間差が入力信号方向判別回路７０（図２１Ａ）の遅延回路の遅延時間ＤＳより大きい場合を示している。通常ＤＳの値は、Ｈブリッジ回路が負荷を駆動させるための駆動信号ＦＤとＲＤとの時間差の最少設定値に比べ、小さい時間値に設定されている。
【０１６６】
図２１Ｂ，図２１Ｃのタイミング図を用いて入力信号方向判別回路７０の働きを説明する。特に図２１Ｂは、ＦＤとＲＤ時間差がＤＳより大きい場合を示し、図２１Ｃは、ＦＤとＲＤ時間差がない場合を示す。
【０１６７】
フォワード側回路５０の駆動信号ＦＤの立ち上がりエッジにより、図２１Ｂでは図示されていないが、Ｈブリッジ回路のＦＯＵＴ端子の出力電圧は図１１、図１５、図１９に示されているようにある遅延時間後に立ち上がる。この遅延時間は負荷電流の方向および負荷電流値およびトランジスタＴ１、Ｔ２等の特性ばらつき等で変わる。またリバース側回路６０の駆動信号ＲＤの立ち上がりエッジによりＨブリッジ回路のＲＯＵＴ端子の出力電圧もＦＯＵＴ端子出力電圧と同様にある遅延時間後に立ち上がる。
【０１６８】
図２１Ｂに示されているように駆動信号ＦＤが駆動信号ＲＤに対して先行して立ち上がる場合、ＦＯＵＴ端子電圧がＲＯＵＴ端子電圧に対して先行して立ち上がる為に、負荷電流は、負荷が誘導性負荷でないような一般的な場合では、ＦＯＵＴ端子からＲＯＵT端子側へ負荷を経由して流れる。
【０１６９】
この時、入力信号方向判別回路７０はフォワード側回路５０へは方向信号ＦＤＩＲをＬレベルで出力し、リバース側回路６０へは方向信号ＲＤＩＲをＨレベルで出力する。これにより、フォワード側回路５０の上側駆動回路ＦＤＵのセレクタ３４はシンク回路３３が選択され動作し、下側駆動回路ＦＤＬのセレクタ４４はシンクトランジスタＭ２が選択され動作するようになる。同様にリバース側回路６０の上側駆動回路ＲＤＵのセレクタはシンクトランジスタＭ１が選択され動作し、下側駆動回路ＲＤＬのセレクタはシンク回路が選択され動作するようになる。
【０１７０】
フォワード側回路５０の上側駆動回路ＦＤＵと下側駆動回路ＦＤＬの回路動作、およびリバース側回路６０の上側駆動回路ＲＤＵと下側駆動回路ＲＤＬの回路動作は、負荷電流に方向に対して適切な動作である。従って入力信号方向判別回路７０は、適切な方向信号ＦＤＩＲとＲＤＩＲを出力した事により、Ｈブリッジ回路の出力端子ＦＯＵＴの出力電圧のスルーレートおよび出力端子ＲＯＵＴの出力電圧のスルーレートを適切な値に設定して電磁障害レベルを最小にすることができ、且つ、トランジスタＴ１とＴ２間のシュート・スルー（貫通状態）およびトランジスタＴ３とＴ４間のシュート・スルーを防止することができる。
【０１７１】
また、フォワード側回路５０の駆動信号ＦＤの立ち下がりエッジにより、上述の立ち上がりエッジの場合と同様に、Ｈブリッジ回路のＦＯＵＴ端子の出力電圧はある遅延時間後に立ち下がる。この遅延時間は負荷電流の方向および負荷電流値およびトランジスタＴ１、Ｔ２等の特性ばらつきで変わる。またリバース側回路６０の駆動信号ＲＤの立ち下がりエッジによりＨブリッジ回路のＲＯＵＴ端子の出力電圧もＦＯＵＴ端子出力電圧と同様にある遅延時間後に立ち下がる。
【０１７２】
図２１Ｂに示されているように駆動信号ＦＤが駆動信号ＲＤに対して先行して立ち下がる場合、ＦＯＵＴ端子電圧がＲＯＵＴ端子電圧に対して先行して立ち下がる為に、負荷電流は、負荷が誘導性負荷でないような一般的な場合では、ＲＯＵＴ端子からＦＯＵT端子側へ負荷を経由して流れる。
【０１７３】
この時、入力信号方向判別回路７０はフォワード側回路５０へは方向信号ＦＤＩＲをＨレベルで出力し、リバース側回路６０へは方向信号ＲＤＩＲをＬレベルで出力する。これにより、フォワード側回路５０の上側駆動回路ＦＤＵのセレクタはシンクトランジスタＭ１が選択され動作し、下側駆動回路ＦＤＬのセレクタはシンク回路が選択され動作するようになる。同様にリバース側回路６０の上側駆動回路ＲＤＵのセレクタはシンク回路が選択され動作し、下側駆動回路ＲＤＬのセレクタはシンクトランジスタＭ２が選択され動作するようになる。
【０１７４】
フォワード側回路５０の上側駆動回路ＦＤＵと下側駆動回路ＦＤＬの回路動作、およびリバース側回路６０の上側駆動回路ＲＤＵと下側駆動回路ＲＤＬの回路動作は、負荷電流に方向に対して適切な動作である。従って入力信号方向判別回路７０は、適切な方向信号ＦＤＩＲとＲＤＩＲを出力した事により、Ｈブリッジ回路の出力端子ＦＯＵＴの出力電圧のスルーレートおよび出力端子ＲＯＵＴの出力電圧のスルーレートを適切な値に設定して電磁障害レベルを最小にすることができ、且つ、トランジスタＴ１とＴ２間のシュート・スルー（貫通状態）およびトランジスタＴ３とＴ４間のシュート・スルーを防止することができる。
【０１７５】
図２１Ｃのタイミング図はフォワード側回路５０の駆動信号ＦＤとリバース側回路６０の駆動信号ＲＤの時間差がない場合を示している。この場合、フォワード側回路５０の駆動信号ＦＤおよびリバース側回路６０の駆動信号ＲＤの立ち上がりエッジで方向信号ＦＤＩRとＲＤＩＲはともにＬレベルとなる。それにより、Ｈブリッジ回路のフォワード側回路５０とリバース側回路６０の各上側駆動回路のセレクタはシンク回路を選択し、下側駆動回路のセレクタはシンクトランジスタＭ２を選択する。また、フォワード側回路５０の駆動信号ＦＤおよびリバース側回路６０の駆動信号ＲＤの立ち下がりエッジで方向信号ＦＤＩRとＲＤＩＲはともにＨレベルとなる。それにより、Ｈブリッジ回路のフォワード側回路５０とリバース側回路６０の各上側駆動回路のセレクタはシンクトランジスタＭ１を選択し、下側駆動回路のセレクタはシンク回路を選択する。
【０１７６】
これらの動作により、入力信号方向判別回路７０は、フォワード側回路５０の駆動信号ＦＤとリバース側回路６０の駆動信号ＲＤの時間差がない場合においても、Ｈブリッジ回路の出力端子ＦＯＵＴの出力電圧のスルーレートおよび出力端子ＲＯＵＴの出力電圧のスルーレートを適切な値に設定でき電磁障害レベルを最小にすることができ、且つ、トランジスタＴ１とＴ２間のシュート・スルー（貫通状態）およびトランジスタＴ３とＴ４間のシュート・スルーを防止することが可能となる。
【０１７７】
なお、図２０に図示したＨブリッジ回路の入力信号方向判別回路７０を図２２Ａ，図２２Ｂ，図２２Ｃに図示した回路構成の入力信号方向判別回路７０’におきかえても良い。特に図２２Ｂは、ＦＤとＲＤ時間差がＤＳより大きい場合を示し、図２２Ｃは、ＦＤとＲＤ時間差がない場合を示す。
【０１７８】
この入力信号方向判別回路７０’を用いてもフォワード側回路５０の駆動信号ＦＤとリバース側回路６０の駆動信号ＲＤの時間差が遅延時間ＤＳより大きい場合の効果及び作用は図２１Ａ，図２１Ｂ，図２１Ｃに図示した入力信号方向判別回路７０のものと同じである。ただし、駆動信号ＦＤと駆動信号ＲＤの時間差がない場は方向信号ＦＤＩＲとＲＤＩＲの極性が図２１Ａ，図２１Ｂ，図２１Ｃのものとは異なる。
【０１７９】
なお、この第７の実施形態では、第１の実施形態の駆動回路をＨブリッジ回路に適用していたが、駆動回路を図３２と図３３に図示した３相インバータ回路あるいは多相インバータ回路に応用しても良い。これらのインバータへの応用は、図２０のＨブリッジ回路の構成図から容易に想像し理解できる為その説明は割愛し、ここでは、３相インバータの場合の入力信号方向判別回路の構成図例を図２３Ａ，図２３Ｂと図２４に図示するにとどめるだけにする。図２３Ａ，図２３Ｂは３相インバータの入力信号方向判別回路の構成図例とタイミング図を示している。このタイミング図では、３相インバータ回路のＵ相の駆動信号ＵＤとＶ相の駆動信号ＶＤとＷ相の駆動信号ＷＤから、各相の方向信号ＵＤＩＲとＶＤＩＲとＷＤＩＲとがどのように出力されるかを図示し説明している。
【０１８０】
このタイミング図の駆動信号ＵＤ、ＶＤ、ＷＤの関係から、各信号の立ち上がりエッジ時は、各相の方向信号ＵＤＩＲとＶＤＩＲとＷＤＩＲは、Ｕ相が負荷電流をソース出力し、Ｖ相とＷ相は負荷電流をシンク入力している状態を、各相の半ブリッジ回路の駆動回路に設定させている。
【０１８１】
また各信号の立ち下がりエッジ時は、各相の方向信号ＵＤＩＲとＶＤＩＲとＷＤＩＲは、Ｖ相が負荷電流をソース出力し、Ｕ相とＷ相は負荷電流をシンク入力している状態を、各相の半ブリッジ回路の駆動回路に設定させている。また図２４に別の３相インバータの入力信号方向判別回路の構成図例を図示する。これは図２２ＡのＨブリッジ回路のものを３相用に応用したものである。
【０１８２】
これらの方向信号の方向設定は、負荷がインダクター成分のない抵抗負荷の場合では、正しい設定となっている。しかしながら、インダクター成分のある誘導性負荷や誘起電圧を発生するモータ負荷の場合には、各相の負荷電流の流れが各相の出力電圧と一致せず、これらの方向信号の方向設定は各相の負荷電流に対して正しい設定となっていない。
【０１８３】
インバータの負荷がインダクター成分のある誘導性負荷や誘起電圧を発生するモータ負荷の場合にも適切に各相の負荷電流の方向を検出し、方向信号を各相の半ブリッジ回路の駆動回路のセレクタに送る駆動方向判別回路を用いたＨブリッジ回路の実施例を後述する。このＨブリッジ回路の実施例の考えはそのまま３相インバータまたは多相インバータにも展開できる。
【０１８４】
（第８の実施形態）
図２５に示す第８の実施形態は、第１の実施形態の駆動回路と第２の実施形態の駆動方向判別回路１００を用いた半ブリッジ回路を２組用いてＨブリッジ回路を構成した場合の実施例である。
このＨブリッジ回路の動作原理は第２の実施形態の駆動回路と第２の実施形態の駆動方向判別回路１００を用いた半ブリッジ回路のものと同じなので、この実施例の動作に関する説明は割愛する。
【０１８５】
なお、第８の実施形態は、第１の実施形態の駆動回路と第２の実施形態の駆動方向判別回路１００を用いたＨブリッジ回路としたが、第８の実施形態としてはＨブリッジ回路でなく図３４と図３５に図示した３相インバータ回路あるいは多相インバータ回路としても良い。
【０１８６】
また図２６に同じく、第１の実施形態の駆動回路と第２の実施形態の駆動方向判別回路１００を用いたＨブリッジ回路を構成した実施例を図示する。これは図２５のＨブリッジ回路からリバース側回路の半ブリッジ回路の駆動方向判別回路１００を削除したものである。Ｈブリッジ回路の場合、半ブリッジ回路が２相しかなく、１相分のフォワード側回路の半ブリッジ回路出力の負荷駆動電流方向が判別できれば、他方のリバース側回路の半ブリッジ回路出力の負荷駆動電流方向が決まってしまうために、リバース側回路の駆動方向判別回路１００が削除できる。３相インバータ回路または多相インバータ回路では各相の半ブリッジ回路ごとに駆動方向判別回路１００は必要となる。
【０１８７】
（第９の実施形態）
図２７に示す第９の実施形態は、第１の実施形態の駆動回路と第３の実施形態で説明した駆動方向判別回路２００を用いた半ブリッジ回路を２組用い、そして第７の実施形態で説明した入力信号方向判別回路を用いて、Ｈブリッジ回路を構成した場合の実施例である。
このＨブリッジ回路の動作原理は第３の実施形態の半ブリッジ回路の説明と第７の実施形態のＨブリッジ回路の説明とで重複するので、この実施例の動作に関する説明は割愛する。
なお、第９の実施形態は第１の実施形態の駆動回路と第３の実施形態で説明した駆動方向判別回路２００を用いたＨブリッジ回路としたが、第９の実施形態としてはＨブリッジ回路でなく図３６と図３７に図示した３相インバータ回路あるいは多相インバータ回路としても良い。
【０１８８】
（第１０の実施形態）
図２８に示す第１０の実施形態は第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００を用いた半ブリッジ回路を２組用いてＨブリッジ回路を構成した場合の実施例である。
このＨブリッジ回路の動作原理は第４の実施形態における駆動回路と第３の実施形態の駆動方向判別回路３００を用いた半ブリッジ回路のものと同じなので、この実施例の動作に関する説明は割愛する。
なお、第１０の実施形態は第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００を用いたＨブリッジ回路としたが、第１０の実施形態としてはＨブリッジ回路でなく図３８と図３９に図示した３相インバータ回路あるいは多相インバータ回路としても良い。
【０１８９】
また図２９に同じく、第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００を用いたＨブリッジ回路を構成した実施例を図示する。これは図２８のＨブリッジ回路からリバース側回路の半ブリッジ回路の駆動方向判別回路３００を削除したものである。Ｈブリッジ回路の場合、半ブリッジ回路が２相しかなく、１相分のフォワード側回路の半ブリッジ回路出力の負荷駆動電流方向が判別できれば、他方のリバース側回路の半ブリッジ回路出力の負荷駆動電流方向が決まってしまうために、リバース側回路の駆動方向判別回路１００が削除できる。３相インバータ回路または多相インバータ回路では各相の半ブリッジ回路ごとに駆動方向判別回路３００は必要となる。
【０１９０】
（第１１の実施形態）
図３０に示す第１１の実施形態は、第１の実施形態の駆動回路と第５の実施形態で説明した駆動方向判別回路４００を用いた半ブリッジ回路を２組用い、そして第７の実施形態で説明した入力信号方向判別回路を用いて、Ｈブリッジ回路を構成した場合の実施例である。
【０１９１】
このＨブリッジ回路の動作原理は第５の実施形態の半ブリッジ回路の説明と第７の実施形態のＨブリッジ回路の説明とで重複するので、この実施例の動作に関する説明は割愛する。
【０１９２】
なお、第１１の実施形態は第１の実施形態の駆動回路と第５の実施形態で説明した駆動方向判別回路４００を用いたＨブリッジ回路としたが、第１１の実施形態としてはＨブリッジ回路でなく図４０と図４１に図示した３相インバータ回路あるいは多相インバータ回路としても良い。
【０１９３】
（第１２の実施形態）
図３１に示す第１2の実施形態は第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００と駆動方向判別回路３００Ｈとを用いた半ブリッジ回路を２組用いてＨブリッジ回路を構成した場合の実施例である。
【０１９４】
このＨブリッジ回路の動作原理は第６の実施形態の第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００と駆動方向判別回路３００Ｈとを用いた半ブリッジ回路のものと同じなので、この実施例の動作に関する説明は割愛する。
【０１９５】
なお、第１２の実施形態は第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００および駆動方向判別回路３００Ｈを用いたＨブリッジ回路としたが、第１２の実施形態としてはＨブリッジ回路でなく図４２と図４３に図示した３相インバータ回路あるいは多相インバータ回路としても良い。
【産業上の利用可能性】
【０１９６】
以上説明したように、本発明は、半導体集積回路装置に搭載される駆動装置は、
スイッチングデバイスのオフ期間中に制御端子に容量性の電流が流れるスイッチングデバイスを駆動するための駆動回路と、この駆動回路が駆動する負荷電流の方向を判別する駆動方向判別回路とを有する。この構成により、2組のスイッチングデバイスと、駆動回路と駆動方向判別回路との組み合わせを用いた半ブリッジ回路は、出力電圧の変化による電磁障害レベルを最適に調整することができ、かつ貫通モード（シュートスルーあるいは誤点孤）を防止でき、スイッチングデバイスで負荷を駆動するのに最適な半ブリッジ回路となる。
【符号の説明】
【０１９７】
１ 上側トランジスタ
２ 下側トランジスタ
３ 上側駆動回路
４ 下側駆動回路
５ 駆動制御回路
６ レベルシフト
７ 負荷スイッチ
８ 切替手段
９ 遅延回路
１０ インバータ
１１ 負荷
【技術分野】
【０００１】
本発明は、半導体集積回路装置に搭載されるスイッチングデバイスの駆動装置に関するもので、特に、スイッチングデバイスのオフ期間中に制御端子に容量性の電流が流れるスイッチングデバイスを駆動するための駆動装置に関するものである。
【背景技術】
【０００２】
図４に、従来のスイッチングデバイスの駆動回路を用いた高圧半ブリッジ回路を示す。尚、このような従来の駆動装置は、特許文献１に記載されている。
【０００３】
この半ブリッジ回路では、高圧半ブリツジ回路の下側トランジスタＴ２を駆動するための下側駆動回路ＤＬと、上側トランジスタＴ１を駆動するための上側駆動回路ＤＵとを有し、これらの上側及び下側駆動回路ＤＬとＤＵが、各トランジスタＴ１，Ｔ２をタ−ン・オン／タ−ン・オフさせるとともにトランジスタの制御端子からの容量性電流をシンクさせる第１段のＳＷ０及び第２段のシンクトランジスタＭ１を有する。そして前記シンクトランジスタＭ１により、前記トランジスタＴ１とT2のうちの一方のトランジスタが前記の容量性電流により不所望にタ−ン・オンさせられるのを防止し、且つ、前記半ブリッジ回路の出力電圧変動の値を重大な電磁障害が発生するような高レベルに上昇させないようにする。これによりシュート・スルーを防止し、電磁障害レベルを最小にすることができるという効果がある。
【０００４】
以下にその説明を行うがその前に、図５Ａ，図５Ｂ，図６Ａ，図６Ｂを用いて半ブリッジ回路のシュート・スルーについての説明をする。シュート・スルーとは、前記半ブリッジ回路の上側トランジスタＴ１と下側トランジスタＴ２とが同時にオン動作をしてＴ１に接続される上側電源（ＶＭ）とＴ２に接続される下側電源（ＧＮＤ）間に大電流が流れる事で、本説明では、別名称として貫通状態とも示す。また本説明では、前記のＴ１とＴ２を通して前記ＶＭと前記ＧＮＤ間に流れる大電流の事を貫通電流と示す。
【０００５】
最初に図５Ａ，図５Ｂを用いて半ブリッジ回路のＯＵＴ端子出力から負荷電流をソース出力する場合のシュート・スルーが発生する要因について説明する。
図５Ａ，図５Ｂは半ブリッジ回路の出力であるＯＵＴ端子から負荷電流をソース出力する場合の動作説明のための図で、この図５Ａ，図５Ｂでは、動作状態を説明するために、各ブロックと各ブロックの入出力信号とＯＵＴ端子に接続される負荷の接続状態と負荷電流の流れとを示すブロック図と、前記の各入力信号と出力信号と負荷電流のタイミング波形図とを含んでいる。
【０００６】
また前記図５Ａのブロック図は前記図４の従来発明の駆動回路を用いた半ブリッジ回路とほぼ同じものであるが、図５Ａのブロック図ではシュート・スルーの説明に不必要なブロックは省略している。
【０００７】
また、前記図５Ｂのタイミング波形図を描く上で、上側駆動回路ＤＵと下側駆動回路ＤＬは、電流能力が十分にあり、且つ、ＯＵＴ端子の出力電圧のスルーレートを制御できるように電流値を制御できる能力があると仮定してタイミング波形図を描いている。これはスイッチングデバイスである上側トランジスタＴ１と下側トランジスタＴ２の制御端子である各ゲート端子の各ゲート電流ＩＧＵ、ＩＧＬの動きを説明しやすくする為に設定した仮定である。現実的にはこのような仮定はありえず、その為に特許文献１に記載されているような従来技術の駆動回路が考案されている。
【０００８】
半ブリッジ回路が周期性のある入力信号の駆動信号を受けてＯＵＴ端子出力から負荷電流をソース出力するまでの半ブリッジ回路の一連の周期的動作は、図５Ａのブロック図と図５Ｂのタイミング波形図に図示されている。これにより、前記の周期性のある駆動信号から、ＯＵＴ端子の出力電圧ＯＵＴおよび負荷電流がどのように作用を受け出力されるかは理解できるので、この点に関する説明は割愛する。
【０００９】
前記トランジスタＴ１とＴ２間でシュート・スルー（貫通状態）が発生する要因についての説明には、半ブリッジ回路の一連の周期動作において、前記ゲート電流ＩＧＵ、ＩＧＬについての説明が必要である。この点について下記に説明する。
【００１０】
まず図５Ａのブロック図の上側トランジスタＴ１のゲート電流ＩＧＵについて説明する。
図５Ｂのタイミング波形図で（ｅ）に示されるゲート電流ＩＧＵは、半ブリッジ回路の駆動信号の立ち上りエッジから遅延時間ＤＴだけ遅延された信号ＧＵＤの立ち上りエッジにより、上側駆動回路ＤＵが上側トランジスタＴ１のゲート電圧ＧＵをＨレベルにする為に、前記トランジスタＴ１のゲート端子へソース出力した電流である。半ブリッジ回路がＯＵＴ端子出力から負荷電流をソース出力する場合は、前記トランジスタＴ１がＯＵＴ出力を駆動するので、このゲート電流値とトランジスタＴ１のゲート／ドレイン間の容量ＣＴ１の容量値とで、ＯＵＴ端子出力電圧の立ち上りスルーレートが決まる。
【００１１】
同じくタイミング波形図で（ｆ）に示されるゲート電流ＩＧＵは、半ブリッジ回路の駆動信号の立ち下りエッジから遅延時間ＤＴだけ遅延された信号ＧＵＤの立ち下りエッジにより、上側駆動回路ＤＵが上側トランジスタＴ１のゲート電圧ＧＵをＬレベルにする為に、前記トランジスタＴ１のゲート端子から吸い込む電流である。半ブリッジ回路が前記のＯＵＴ端子出力から負荷電流をソース出力する場合は、前記トランジスタＴ１がＯＵＴ出力を駆動するので、このゲート電流値とトランジスタＴ１のゲート／ドレイン間の容量ＣＴ１の容量値とで、ＯＵＴ端子出力電圧の立ち下りスルーレートが決まる。
【００１２】
次に、前記図５Ａのブロック図に図示された下側トランジスタＴ２のゲート電流ＩＧＬについて説明する。
図５Ｂのタイミング波形図で（ａ）に示されるゲート電流ＩＧＬは、半ブリッジ回路の駆動信号の立ち上りエッジに応じてＨレベルからＬレベルに立ち下がる信号ＧＬＤにより、下側駆動回路ＤＬが下側トランジスタＴ２のゲート電圧ＧＬをＬレベルにする為に前記トランジスタＴ２のゲート端子から吸い込む電流である。
【００１３】
同じくタイミング波形図で（ｂ）のゲート電流ＩＧＬは、前記トランジスタＴ２のオフ期間中に、ＯＵＴ端子の出力電圧ＯＵＴが立ち上る事で、前記トランジスタＴ２のゲート端子から前記下側駆動回路ＤＬへ流れ込む電流である。この電流は、前記出力電圧ＯＵＴの立ち上りスルーレートと前記トランジスタＴ２のゲート／ドレイン間の容量ＣＴ２の容量値によりその電流値が決まる容量性電流である。この電流値に対して下側駆動回路ＤＬのシンク電流能力が低ければ、前記トランジスタＴ２のゲート電圧ＧＬがＨレベル側に振られ、前記トランジスタＴ１、Ｔ２間で貫通電流が流れるシュート・スルーが起こる恐れがある。
【００１４】
同じくタイミング波形図で（ｃ）のゲート電流ＩＧＬは、前記トランジスタＴ２のオフ期間中に、ＯＵＴ端子の出力電圧ＯＵＴが立ち下る事で、前記下側駆動回路ＤＬから前記トランジスタＴ２のゲート端子へ流れ込む電流である。この電流は、前記出力電圧ＯＵＴ立ち下りスルーレートと前記トランジスタＴ２のゲート／ドレイン間の容量ＣＴ２の容量値とによりその電流値が決まる容量性電流である。 この電流値に対して下側駆動回路ＤＬのソース電流能力が低ければ、前記トランジスタＴ２のゲート電圧ＧＬがＧＮＤレベルより下がるが、その為に前記トランジスタＴ１とＴ２間で貫通電流が流れる事はない。
【００１５】
同じくタイミング波形図で（ｄ）のゲート電流ＩＧＬは、半ブリッジ回路の駆動信号の立ち下りエッジから前記遅延時間ＤＴの２倍の時間だけ遅延された信号ＧＬＤの立ち上りエッジにより、前記の下側駆動回路ＤＬが前記トランジスタＴ２のゲート電圧ＧＬをＨレベルにする為にソース出力した電流である。
【００１６】
次に図６Ａ，図６Ｂを用いて半ブリッジ回路のＯＵＴ端子出力に負荷電流がシンク入力される場合のシュート・スルーが発生する要因について説明する。
図６Ａ，図６Ｂは半ブリッジ回路の出力であるＯＵＴ端子へ負荷電流をシンク入力する場合の動作説明のための図で、この図６Ａ，図６Ｂでは、前記図５Ａ，図５Ｂの場合と同様に、動作状態を説明するために、各ブロックと各ブロックの入出力信号とＯＵＴ端子に接続される負荷の接続状態と負荷電流の流れとを示すブロック図と、前記の各入出力信号と負荷電流のタイミング波形図とを含んでいる。
【００１７】
図６Ａにおいても前記図５Ａと同じ目的で、図４の従来発明の駆動回路を用いた半ブリッジ回路に対しての省略と仮定が施されている。その説明内容は、前記図５Ａのところで説明しているので割愛する。
【００１８】
図５Ａの半ブリッジ回路の出力であるＯＵＴ端子から負荷電流をソース出力する場合と同様に、トランジスタＴ１とＴ２のシュート・スルー（貫通状態）が発生する要因についての説明には、半ブリッジ回路の一連の周期動作において、前記ゲート電流ＩＧＵ、ＩＧＬについての説明が必要である。この点について下記に説明する。
【００１９】
まず前記図６Ａのブロック図の下側トランジスタＴ２のゲート電流ＩＧＬについて説明する。図６Ｂのタイミング波形図で（ｇ）に示されるゲート電流ＩＧＬは、半ブリッジ回路の駆動信号の立ち上りエッジに応じてＨレベルからＬレベルに立ち下がる信号ＧＬＤにより、下側駆動回路ＤＬが下側トランジスタＴ２のゲート電圧ＧＬをＬレベルにする為に前記トランジスタＴ２のゲート端子から吸い込む電流である。半ブリッジ回路がＯＵＴ端子出力へ負荷電流をシンク入力する場合は、前記Ｔ２がＯＵＴ出力を駆動するので、このゲート電流値とＴ２のゲート／ドレイン間の容量ＣＴ２の容量値とで、ＯＵＴ端子出力電圧の立ち上りスルーレートが決まる。
【００２０】
同じくタイミング波形図で（ｈ）のゲート電流ＩＧＬは、半ブリッジ回路の駆動信号の立ち下りエッジから前記遅延時間ＤＴの２倍の時間だけ遅延された信号ＧＬＤの立ち上りエッジにより、前記の下側駆動回路ＤＬが前記トランジスタＴ２のゲート電圧ＧＬをＨレベルにする為にソース出力した電流である。半ブリッジ回路が前記のＯＵＴ端子出力へ負荷電流をシンク入力する場合は、前記Ｔ２がＯＵＴ出力を駆動するので、このゲート電流値とＴ２のゲート／ドレイン間の容量ＣＴ２の容量値とで、ＯＵＴ端子出力電圧の立ち下りスルーレートが決まる。
【００２１】
次に、前記図６Ａのブロック図に図示された上側トランジスタＴ１のゲート電流ＩＧＵについて説明する。
図６Ｂのタイミング波形図で（ｉ）に示されるゲート電流ＩＧＵは、前記トランジスタＴ１のオフ期間中に、ＯＵＴ端子の出力電圧ＯＵＴが立ち上がる事で、前記上側駆動回路ＤＵから前記トランジスタＴ１のゲート端子へ流れ込む電流である。このゲート電流は、前記出力電圧ＯＵＴ立ち上りスルーレートと前記トランジスタＴ１のゲート／ドレイン間容量ＣＴ１の容量値とによりその電流値が決まる容量性電流である。 この電流値に対して上側駆動回路ＤＵのソース電流能力が低ければ、前記トランジスタＴ１のゲート電圧ＧＵとＯＵＴ出力電圧の差電圧ＧＵ−ＯＵＴが０Ｖより下がるが、その為に前記トランジスタＴ１とＴ２間で貫通電流が流れる事はない。
【００２２】
同じくタイミング波形図で（ｊ）に示されるゲート電流ＩＧＵは、半ブリッジ回路の駆動信号の立ち上りエッジから遅延時間ＤＴだけ遅延された信号ＧＵＤの立ち上りエッジにより、上側駆動回路ＤＵが上側トランジスタＴ１のゲート電圧ＧＵをＨレベルにする為に、前記トランジスタＴ１のゲート端子へソース出力した電流である。
【００２３】
同じくタイミング波形図で（ｋ）に示されるゲート電流ＩＧＵは、半ブリッジ回路の駆動信号の立ち下りエッジから遅延時間ＤＴだけ遅延された信号ＧＵＤの立ち下りエッジにより、上側駆動回路ＤＵが上側トランジスタＴ１のゲート電圧ＧＵをＬレベルにする為に前記トランジスタＴ１のゲート端子から吸い込む電流である。
【００２４】
同じくタイミング波形図で（ｌ）に示されるゲート電流ＩＧＵは、前記トランジスタＴ１のオフ期間中に、ＯＵＴ端子の出力電圧ＯＵＴが立ち下る事で、前記トランジスタＴ１のゲート端子から前記下側駆動回路ＤＵへ流れ込む電流である。この電流は、前記出力電圧ＯＵＴの立ち上りスルーレートと前記トランジスタＴ１のゲート／ドレイン間容量ＣＴ１の容量値によりその電流値が決まる、容量性電流である。この電流値に対して上側駆動回路ＤＵのシンク電流能力が低ければ、前記トランジスタＴ１のゲート電圧ＧＵとＯＵＴ出力電圧の差電圧ＧＵ−ＯＵＴがＨレベル側に振られ、前記トランジスタＴ１とＴ２間で貫通電流が流れるシュート・スルーが起こる恐れがある。
【００２５】
以上の説明からわかるように、半ブリッジ回路のＯＵＴ端子出力から負荷電流をソース出力する場合は、前記トランジスタＴ２のオフ期間中に、ＯＵＴ端子の出力電圧ＯＵＴが立ち上る事で、前記トランジスタＴ２のゲート端子から前記下側駆動回路ＤＬへ流れ込む図５Ｂの（ｂ）のゲート電流ＩＧＬが問題となる。この電流によって、下側駆動回路ＤＬのシンク電流能力が低ければ、前記トランジスタＴ２のゲート電圧ＧＬがＨレベル側に振られ、前記トランジスタＴ１、Ｔ２間で貫通電流が流れるシュート・スルーが起こる恐れがあるからである。
【００２６】
半ブリッジ回路のＯＵＴ端子出力へ負荷電流をシンク入力する場合は、前記トランジスタＴ１のオフ期間中に、ＯＵＴ端子の出力電圧ＯＵＴが立ち下る事で、前記トランジスタＴ１のゲート端子から前記上側駆動回路ＤＵへ流れ込む図６Ｂの（ｌ）のゲート電流ＩＧＵが問題となる。この電流によって、上側駆動回路ＤＵのシンク電流能力が低ければ、前記トランジスタＴ１のゲート電圧ＧＵがＨレベル側に振られ、前記トランジスタＴ１、Ｔ２間で貫通電流が流れるシュート・スルーが起こる恐れがあるからである。
【００２７】
半ブリッジ回路のシュート・スルーの発生要因についての説明は以上であり、次にこの問題点に対し、従来発明の駆動回路を用いた半ブリッジ回路を前記図５Ａ，図５Ｂの出力端子ＯＵＴから負荷電流をソース出力される場合に当てはめて考える。
【００２８】
前記従来発明の駆動回路の動作機構によると、下記の２つの条件の論理積（ａｎｄ）で満足すると、前記駆動回路のシンク電流能力の高いシンクトランジスタＭ１が動作する。
【００２９】
（１） 駆動回路ＤＬについては、入力信号ＧＬＤがＬレベルである事。
（２） （駆動回路ＤＵについては、入力信号ＧＵＤがＬレベルである事。）
（３） 下側トランジスタＴ２のゲート端子電圧ＧＬがトランジスタＴ２の動作電圧ＶＧＳｏｎより低目に設定された閾値電圧ＶｔｈＬより下である事。（駆動回路ＤＵについては、上側トランジスタＴ１のゲート端子電圧ＧＵ−ＯＵＴがトランジスタＴ１の動作電圧ＶＧＳｏｎより低目に設定された閾値電圧ＶｔｈＬより下である事。）
その為に、前記図５Ｂの（ｂ）の場合のトランジスタＴ２の容量性ゲート電流ＩＧＬは下側駆動回路ＤＬのシンクトランジスタＭ１によってシンクされ、トランジスタＴ２のゲート端子電圧ＧＬは十分に低いＬレベルに維持されるので、前記図５Ｂの（ｂ）の場合でもトランジスタＴ１とＴ２によるシュート・スルー（貫通状態）は起こらない。
【００３０】
一方で、上側駆動回路ＤＵのシンクトランジスタＭ１は、上記(1)、(2)の条件の全てを満足しないため、動作しない。そのおかげで、図５Ａに図示された半ブリッジ回路の出力端子電圧ＯＵＴのスルーレートを決める上側駆動回路ＤＵのゲート電流ＩＧＵは、出力端子電圧ＯＵＴがＶＭと０Ｖとを遷移する間は、上側駆動回路ＤＵのシンク・トランジスタＭ１の影響を受けずに所望のスルーレートの値にあわせた設定が可能となる。
【００３１】
次に、従来発明の駆動回路を用いた半ブリッジ回路を前記図６Ａ，図６Ｂの出力端子ＯＵＴへ負荷電流をシンク入力される場合に当てはめて考える。
【００３２】
この場合も前記の出力端子ＯＵＴから負荷電流をソース出力される場合の上記の説明と同様に、前記図６Ｂの（ｌ）の場合のトランジスタＴ１の容量性ゲート電流ＩＧＵは上側駆動回路ＤＵのシンクトランジスタＭ１によってシンクされ、トランジスタＴ１のゲート端子電圧ＧＵと出力電圧ＯＵＴとの差電圧ＧＵ−OUTは十分に低いＬレベルに維持されるので、前記図６Ｂの（ｌ）の場合でもトランジスタＴ１とＴ２によるシュート・スルー（貫通状態）は起こらない。
【００３３】
一方で、下側駆動回路ＤＬのシンクトランジスタＭ１は、上記(1)、(2)の条件の全てを満足しないため、動作しない。そのおかげで、図６Ａに図示された半ブリッジ回路の出力端子電圧ＯＵＴのスルーレートを決める下側駆動回路ＤＬのゲート電流ＩＧＬは、出力端子電圧ＯＵＴがＶＭと０Ｖとを遷移する間は、下側駆動回路ＤＬのシンク・トランジスタＭ１の影響を受けずに所望のスルーレートの値にあわせて設定が可能となる。
【００３４】
以上の説明により、従来の技術の駆動回路を用いる半ブリッジ回路では、出力電圧のスルーレートを所望の値に設定することが可能で、それにより重大な電磁障害を発生することを防止できる。それに加え上側トランジスタＴ１と下側トランジスタＴ２のシュート・スルー（貫通状態）を防止することができるという効果がある。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】特開平３−３４１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００３６】
しかしながら、従来の駆動回路を用いた半ブリッジ回路では、この半ブリッジ回路のＰＷＭ入力信号である駆動信号が小さい場合（すなわちＰＷＭ駆動信号の駆動デューティ成分が小さい）場合に、上側トランジスタＴ１と下側トランジスタＴ２とのシュート・スルー（貫通状態）が発生する可能性があるという問題が発生する。以下にこの問題について説明をする。
【００３７】
図７Ａ，図７Ｂ，図７Ｃと図８Ａ，図８Ｂ，図８Ｃはこの問題点を説明するための図である。
図７Ａ，図７Ｂ，図７Ｃは、前記の図５Ａ，図５Ｂの（ｂ）の下側トランジスタＴ２のゲート電流ＩＧＬによるシュート・スルーの可能性に関するものに対応し、その部分のみを図示したものである。特に、図７Ａは、OUT端子から負荷電流が吐き出される場合を示す。図７Ｂは、負荷電流が大きく、T２のVGSｏｎが大きい場合であって、電流シンク段トランジスタＭ２が働き、IGLをシンクするので、T２はオンせず、貫通モード（シュートスルー）にならない状態を示す。図７Ｃは、負荷電流が小さく、T２のVGSｏｎが小さい場合であって、M２がオンする前にＩＧＬが流入した為、T２がオンし始め、貫通モード（シュートスルー）が発生する状態を示す。
【００３８】
同様に図８Ａ，図８Ｂ，図８Ｃは、前記の図６Ａ，図６Ｂの（ｌ）の上側トランジスタＴ１のゲート電流ＩＧＵによるシュート・スルーの可能性に関するものに対応し、その部分のみを図示したものである。特に、図８Ａは、OUT端子から負荷電流が吸い込まれる場合を示す。図８Ｂは、負荷電流が大きく、T１のVGSｏｎが大きい場合であって、電流シンク段トランジスタＭ１が働き、IGＵをシンクするので、T１はオンせず、貫通モード（シュートスルー）にならない状態を示す。図８Ｃは、負荷電流が小さく、T１のVGSｏｎが小さい場合であって、M１がオンする前にＩＧＵが流入した為、T１がオンし始め、貫通モード（シュートスルー）が発生する状態を示す。
【００３９】
図７Ａ−図８Ｃの図中には図示していないが半ブリッジ回路の駆動信号の駆動デューティ成分が小さい場合、つまり図５Ｂと図６Ｂにおいて駆動信号のＨレベルのパルス幅が小さい場合を想定している。その為に、前記遅延時間ＤＴが小さいと仮定している。
【００４０】
前記の図５Ｂの（ｂ）の下側トランジスタＴ２のゲート電流ＩＧＬによるシュート・スルーの可能性に関する図７Ａ，図７Ｂ，図７Ｃを用いて、従来の技術の駆動回路の問題点を説明する。
【００４１】
前記従来技術の発明の効果が作用するのは、図７ＡのようにＯＵＴ端子が負荷電流を吐き出す場合では、トランジスタＴ２はオフ状態で、トランジスタＴ１がオフからオン状態に遷移し、ＯＵＴ端子の出力電圧が立ち上がる時である。
【００４２】
この場合でも図７Ｂに示すように、トランジスタＴ１とＴ２の特性に対してこの従来発明の駆動回路のＶｔｈＬや遅延時間ＤＴ等が適切に設定されていれば、シンクトランジスタＭ１が適切に動作して、トランジスタT1とＴ２が同時オン動作をするシュート・スルー（貫通状態）は発生せず、且つ、ＯＵＴ端子の出力電圧スルーレートも適切な値となり、電磁障害レベルを最小にする事ができる。
【００４３】
前述したようにトランジスタＭ１は、図７ＢではGLD=LかつGL＜VthLでオン動作をする。
しかしながら、この従来発明の駆動回路では、トランジスタＴ１とＴ２が駆動する負荷の負荷電流が変化し、トランジスタＴ１とＴ２がオン／オフ動作を切り換えるＶＧＳｏｎ電圧が変化した場合、図７Ｃに示すようにシンクトランジスタＭ１が動作する前に、トランジスタＴ１がオン動作を始め、ＯＵＴ端子の出力電圧が立ち上り、その為にCＴ2から容量性電流のIGLがトランジスタＴ２のゲート端子に流入し、トランジスタＴ２がオフからオン動作に入り、シュート・スルー（貫通状態）に入る。
【００４４】
また、この従来の発明の駆動回路では、前記の信号ＧＬＤとＧＵＤ間の遅延時間ＤＴがばらついた場合、あるいは、トランジスタＴ１、Ｔ２の寄生のゲート・ソース間、ゲート・ドレイン間の容量値がばらついた場合などでも、図７Ｃと同様なシュート・スルー（貫通状態）を発生する恐れがある。
【００４５】
同様に、図８ＡのようにＯＵＴ端子が負荷電流を吸い込む場合で、前記従来技術の発明の効果が作用するのは、トランジスタＴ１はオフ状態で、トランジスタＴ２がオフからオン状態に遷移し、ＯＵＴ端子の出力電圧が立ち下がる時である。
【００４６】
この場合でも図８Ｂに示すように、トランジスタＴ１とＴ２の特性に対してこの従来発明の駆動回路のＶｔｈＬや遅延時間ＤＴ等が適切に設定されていれば、シンクトランジスタＭ１が適切に動作して、トランジスタT1とＴ２が同時オン動作をするシュート・スルー（貫通状態）は発生せず、且つ、ＯＵＴ端子の出力電圧スルーレートも適切な値となり、電磁障害レベルを最小にする事ができる。
【００４７】
前述したようにトランジスタＭ１は、図８ＢではGＵD=LかつGＵ＜VthLでオン動作をする。
しかしながら、この従来の発明の駆動回路では、トランジスタＴ１とＴ２が駆動する負荷の負荷電流が変化し、トランジスタＴ１とＴ２がオン／オフ動作を切り換えるＶＧＳｏｎ電圧が変化した場合、図８Ｃに示すようにシンクトランジスタＭ１が動作する前に、トランジスタＴ２がオン動作を始め、ＯＵＴ端子の出力電圧が立ち下り、CＴ１から容量性電流のIGＵがトランジスタＴ１のゲート端子に流入し、トランジスタＴ１がオフからオン動作に入り、シュート・スルー（貫通状態）に入る。
【００４８】
また、この従来の発明の駆動回路では、前記の信号ＧＬＤとＧＵＤ間の遅延時間ＤＴがばらついた場合、あるいは、トランジスタＴ１、Ｔ２の寄生のゲート・ソース間、ゲート・ドレイン間の容量値がばらついた場合などでも、図８Ｃと同様なシュート・スルー（貫通状態）を発生する恐れがある。
【００４９】
以上の説明から、従来の駆動回路を用いた半ブリッジ回路では、この半ブリッジ回路のＰＷＭ入力信号である駆動信号が小さい場合（ＰＷＭ駆動信号の駆動デューティ成分が小さい場合）、上側駆動回路の入力信号ＧＵＤと下側駆動回路の入力信号ＧＬＤ間の遅延時間ＤＴも小さくする必要があり、その結果、駆動回路の負荷電流やＶＧＳｏｎ電圧や遅延時間ＤＴやトランジスタＴ１とＴ２の寄生のゲート・ソース間およびゲート・ドレイン間の容量値等がばらついた時に、上側トランジスタＴ１と下側トランジスタＴ２のシュート・スルー（貫通状態）が発生する可能性があるという問題が発生する。
【００５０】
本発明は前記の従来の駆動回路を用いた半ブリッジ回路の問題点を解決するものであり、本発明の目的は、半ブリッジ回路のＰＷＭ入力信号である駆動信号が小さい場合（ＰＷＭ駆動信号の駆動デューティ成分が小さい場合）においてでも、駆動回路の負荷電流やＶＧＳｏｎ電圧や遅延時間ＤＴやトランジスタＴ１とＴ２の寄生のゲート・ソース間およびゲート・ドレイン間の容量値等がばらついたとしても、上側トランジスタＴ１と下側トランジスタＴ２のシュート・スルー（貫通状態）が発生せず、且つ、出力電圧のスルーレートを所望の値に調整でき、電磁障害レベルを最適化できる半ブリッジ回路を構成する駆動回路を提供することにある。
【００５１】
また本発明の第２の目的は、本発明の駆動回路と、本発明の第２、第３の発明となるこの駆動回路を制御する駆動方向判別回路とを用いて、半ブリッジ回路だけでなく、Ｈブリッジ回路、３相インバータ回路等の応用において、出力電圧のスルーレートを所望の値に調整でき、電磁障害レベルを最適にでき、かつシュート・スルーの発生しない出力回路の駆動方法を提供する事にある。
【課題を解決するための手段】
【００５２】
上記課題を解決するための第１の発明は、制御端子を有しているスイッチングデバイスのオフ期間中に前記制御端子を経て容量性の電流が流れるスイッチングデバイスを駆動する駆動回路が前記スイッチングデバイスをオンまたはオフさせる制御信号を受けるための入力端子と、前記入力端子のＨレベルまたはＬレベル信号に応じて前記デバイスの前記制御端子に駆動電流をソース出力するソース回路と、前記入力端子のＬレベルまたはＨレベル信号に応じて前記スイッチングデバイスの前記制御端子に駆動電流をシンク出力するシンク回路と、前記スイッチングデバイスオフ期間中に制御端子を経て容量性の電流をシンクする電流シンクトランジスタＭ１と、前記入力端子の信号に応じて前記ソース回路の入力駆動信号と、前記シンク回路あるいは前記シンクトランジスタＭ１への入力駆動信号とを生成するＩ／Ｆ回路と、前記シンク回路または前記トランジスタＭ１への入力駆動信号を前記シンク回路かあるいは前記Ｍ１トランジスタのどちらに入力駆動信号として出力するかを選択するセレクタと、この選択動作を制御する前記セレクタへの選択信号を受ける入力端子とを備えていることを特徴とする駆動回路とした。
【００５３】
また、本発明では、前記セレクタは、前記入力駆動信号を前記シンク回路に出力してこのシンク回路を駆動する時は前記シンクトランジスタＭ１をオフさせる信号を送り、また前記入力駆動信号を前記シンクトランジスタＭ１の制御端子に出力してこのトランジスタを駆動する時は前記シンク回路をオフさせる信号を送るかあるいは前記シンク回路を継続してオンさせる信号を送る事を特徴とする、前記の駆動回路とした。
【００５４】
また、本発明では、前記ソース回路のソース電流と前記シンク回路のシンク電流は、前記スイッチングデバイスの制御端子に適切な駆動電流を与え、複数の前記スイッチングデバイスと前記駆動回路で構成される半ブリッジ回路、Ｈブリッジ回路、３相インバータ回路等の出力電圧のスルーレートを適切な値に設定する事を特徴とする前記の駆動回路とした。
【００５５】
このソース回路とシンク回路により、本発明の駆動回路で構成される半ブリッジ回路、Ｈブリッジ回路、３相インバータ回路の出力電圧のスルーレートが所望の値に設定できるようになり、電磁障害レベルを最適化すことができる。
【００５６】
また、本発明では、前記電流シンクトランジスタＭ１の電流能力は十分にあり、前記スイッチングデバイスの制御端子に流れる容量性電流を十分に吸い込める事を特徴とする前記の駆動回路とした。
【００５７】
このシンクトランジスタＭ１により、本発明の駆動回路で構成される半ブリッジ回路、Ｈブリッジ出力回路、３相インバータ回路のスイッチングデバイスのオフ期間中に、容量性の電流がこのスイッチングデバイスの制御端子へ流れ込んでも、これらのスイッチングデバイス間でのシュート・スルー（貫通状態）が起こらなくなる。
【００５８】
また第１の発明の駆動回路の前記セレクタを制御する第２の発明となる駆動方向判別回路は：オフ期間中にその制御端子に容量性の電流が流れる２個のスイッチングデバイスＴ１及びＴ２及び；前記スイッチングデバイスＴ１とＴ２を駆動する２つの前記の駆動回路ＤＵ及びＤＬ及び；入力信号の駆動信号を信号処理して上側スイッチングデバイスＴ１を駆動する上側駆動回路ＤＵへ入力される上側駆動信号ＧＵＤと下側スイッチングデバイスＴ２を駆動する下側駆動回路ＤＬへ入力される下側駆動信号ＧＬＤとを生成し出力する駆動制御回路及び；上側駆動回路ＤＵへＧＵＤ信号を伝達するレベルシフト及び；上側駆動回路ＤＵのセレクタへの入力信号と下側駆動回路ＤＬのセレクタへ入力信号との極性を反転させるインバータとで構成される半ブリッジ回路の出力電圧と；半ブリッジ回路の駆動制御回路の入力信号である前記駆動信号と；前記上側駆動回路DUへ入力される上側駆動信号GUDと；前記下側駆動回路DLへ入力される下側駆動信号GLDとから；前記の上側駆動回路DUと下側駆動回路DLのセレクタへ選択信号となる方向信号を生成することを特徴とした駆動方向判別回路とした。
【００５９】
また第２の発明となる駆動方向判別回路は：前記半ブリッジ回路の出力電圧がある閾値電圧を越えているのを検出する信号と前記駆動信号と前記上側駆動信号GUDとで生成される方向検出信号か；前記半ブリッジ回路の出力電圧がある閾値電圧を越えているのを検出する信号と前記駆動信号と前記下側駆動信号GLDとで生成される方向検出信号との；いずれか一方か又は両方を、その信号が示す方向極性に応じて、ＨレベルかＬレベル出力する方向検出回路と；前記方向検出回路の出力信号のＨレベルからＬレベルへの遷移時にあるパルス幅を有するパルスを出力する立ち下り出力端子と前記方向検出回路の出力信号のＬレベルからＨレベルへの遷移時にあるパルス幅を有するパルスを出力する立ち上り出力端子とを有する微分パルス回路と；前記方向検出回路の出力が複数あるか又は前記方向検出回路と同様な方向信号出力が複数ある事に応じて前記微分パルス回路が複数ある場合、複数の前記微分パルス回路の立ち下り出力端子と複数の前記微分パルス回路の立ち上り出力端子とをそれぞれ一つの立ち下り出力端子と立ち上り出力端子にまとめるパルス加算回路と；前記パルス加算回路の立ち上り出力端子と立ち下り出力端子から出る各々のパルスをセットパルス／リセットパルスまたはリセットパルス／セットパルスとして受けて、ＨレベルかＬレベルの信号を出力するＳＲ＿フリップフロップとで構成された事を特徴とする駆動方向判別回路とした。
【００６０】
また前記方向検出回路は：ヒステリシス・コンパレータを有していて；前記駆動信号のＨレベルかＬレベルのいずれか一方の極性に応じて前記半ブリッジ回路の出力電圧が前記ヒステリシス・コンパレータのＨレベルの閾値電圧を超える時に、前記下側駆動信号GLDのＨレベルかＬレベルの極性に応じてＨレベルかＬレベルのいずれかの極性の信号を出力する出力端子と、前記駆動信号の他方の極性に応じて前記半ブリッジ回路の出力電圧が前記ヒステリシス・コンパレータのＬレベルの閾値電圧より下がる時に、前記上側駆動信号GUDのＨレベルかＬレベルの極性に応じてＨレベルかＬレベルのいずれかの極性の信号を出力する出力端子との；いずれか一方かまたは両方を持つ方向検出回路を有する事を特徴とする前記駆動方向判別回路とした。
【００６１】
以上の構成の第２の発明となる駆動方向判別回路を用いると、前記半ブリッジ回路の出力電圧の立ち上り時または立ち下り時に、半ブリッジ回路の出力端子に接続した負荷の負荷電流が吐き出されているのか、吸い込まれているのかを判別でき、その電流方向の判別結果（駆動方向判別結果）である方向信号を第１の発明である駆動回路のセレクタへの適切な選択信号として送ることができる。前記半ブリッジ回路を構成する２つの駆動回路は、この方向信号により、適切にスイッチングデバイスの制御端子に流れる容量性電流を十分に吸い込めるシンクトランジスタの動作制御をしてシュート・スルー（貫通状態）を防止し、かつ半ブリッジ回路の出力電圧のスルーレートを適切な値に調整できるようになる。
【００６２】
また第１の発明の駆動回路を制御する第３の発明となる駆動方向判別回路は：オフ期間中にその制御端子に容量性の電流が流れる２個のスイッチングデバイスＴ１及びＴ２及び；前記スイッチングデバイスＴ１とＴ２を駆動する２個の前記の駆動回路ＤＵ及びＤＬ及び；入力信号の駆動信号を信号処理して上側スイッチングデバイスＴ１を駆動する上側駆動回路ＤＵへ入力される上側駆動信号ＧＵＤと下側スイッチングデバイスＴ２を駆動する下側駆動回路ＤＬへ入力される下側駆動信号ＧＬＤとを生成し出力する駆動制御回路及び；上側駆動回路ＤＵへＧＵＤ信号を伝達するレベルシフト及び；上側駆動回路ＤＵのセレクタへの入力信号と下側駆動回路ＤＬのセレクタへの入力信号との極性を反転させるインバータとで構成される半ブリッジ回路のスイッチングデバイスT1またはT2の制御端子電圧（すなわち前記上側駆動回路DUまたは下側駆動回路DLの出力電圧）と；前記上側駆動回路DUまたは下側駆動回路DLへ入力される入力駆動信号とから；前記半ブリッジ回路の前記上側駆動回路DUと下側駆動回路DLのセレクタへ選択信号となる方向信号を生成することを特徴とした駆動方向判別回路とした。
【００６３】
また第３の発明となる駆動方向判別回路は：前記スイッチングデバイスの制御端子電圧（すなわち前記の駆動回路の出力電圧）がある閾値電圧を越えているかを検出する信号と前記入力駆動信号をある時間遅延させた遅延入力駆動信号の立ち上りエッジ信号とで生成される方向検出信号か；前記スイッチングデバイスの制御端子電圧がある閾値電圧を越えているかを検出する信号と前記入力駆動信号をある時間遅延させた遅延入力駆動信号の立ち下りエッジ信号とで生成される方向検出信号の、いずれか一方かまたは両方を、その信号が示す方向極性に応じて、ＨレベルかＬレベルの出力する方向検出回路と；前記方向検出回路の出力信号のＨレベルからＬレベルへの遷移時にあるパルス幅を有するパルスを出力する立ち下り出力端子と前記方向検出回路の出力信号のＬレベルからＨレベルへの遷移時にあるパルス幅を有するパルスを出力する立ち上り出力端子とを有する微分パルス回路と；前記方向検出回路の出力が複数あるか又は前記方向検出回路と同様な方向信号出力が複数ある事に応じて前記微分パルス回路が複数ある場合、複数の前記微分パルス回路の立ち下り出力端子と複数の前記微分パルス回路の立ち上り出力端子とを各々、一つの立ち下り出力端子と立ち上り出力端子にまとめるパルス加算回路と；前記パルス加算回路の立ち上り出力端子と立ち下り出力端子から出る各々のパルスをセットパルス／リセットパルスまたはリセットパルス／セットパルスとして受けて、ＨレベルかＬレベルの信号を出力するＳＲ＿フリップフロップとで構成された事を特徴とする駆動方向判別回路とした。
【００６４】
また前記方向検出回路は：ヒステリシス・コンパレータを有していて；前記入力駆動信号をある時間遅延させた遅延入力駆動信号の立ち上りエッジかまたは立ち下りエッジのいずれかの時に、前記スイッチングデバイスT1またはT２の制御端子電圧が前記ヒステリシス・コンパレータのＨレベルの閾値電圧を超えるか否かに応じてＨレベルかＬレベルのいずれかの極性の信号を出力する出力端子と；前記入力駆動信号をある時間遅延させた遅延入力駆動信号の立ち下りエッジかまたは立ち上りエッジのいずれかの時に、前記スイッチングデバイスＴ１またはＴ２の制御端子電圧が前記ヒステリシス・コンパレータのＬレベルの閾値電圧より下がるか否かに応じてＨレベルかＬレベルのいずれかの極性の信号を出力する出力端子との；いずれか一方かまたは両方を持つ方向検出回路を有する事を特徴とする前記駆動方向判別回路とした。
【００６５】
以上の構成の第３の発明となる駆動方向判別回路を用いると、前記第２の発明の駆動方向判別回路と同じように、前記半ブリッジ回路を構成する駆動回路の入力駆動信号の立ち上り時または立ち下り時に、半ブリッジ回路の出力端子に接続した負荷の負荷電流が吐き出されているのか、吸い込まれているのかを判別でき、その電流方向の判別結果（駆動方向判別結果）である方向信号を第１の発明である駆動回路のセレクタへの適切な選択信号として送ることができる。前記半ブリッジ回路を構成する２つの駆動回路は、この方向信号により、適切にスイッチングデバイスの制御端子に流れる容量性電流を十分に吸い込めるシンクトランジスタの動作制御をしてシュート・スルー（貫通状態）を防止し、かつ半ブリッジ回路の出力電圧のスルーレートを適切な値に調整できるようになる。
【発明の効果】
【００６６】
本発明の駆動回路は、オフ期間中にその制御端子に容量性の電流が流れ込むスイッチングデバイスを用いて構成される半ブリッジ回路に使用される駆動回路であり、本発明の駆動回路を前記の半ブリッジ回路に適用すれば、半ブリッジ回路の出力電圧のスルーレートを所望の値に調整でき、電磁障害レベルを最適化できる。
【００６７】
また本発明の駆動回路を前記の半ブリッジ回路に適用すれば、半ブリッジ回路のＰＷＭ入力信号である駆動信号が小さい場合（ＰＷＭ駆動信号の駆動デューティ成分が小さい場合）においてさえ、駆動回路の負荷電流、ＶＧＳｏｎ電圧、遅延時間ＤＴ、トランジスタＴ１、Ｔ２の寄生のゲート・ソース間およびゲート・ドレイン間の容量値等がばらついたとしても、上側トランジスタＴ１と下側トランジスタＴ２のシュート・スルー（貫通状態）が発生しない半ブリッジ回路が構成することができる。
【００６８】
また、本発明の駆動回路とこの駆動回路のセレクタの選択信号入力端子に半ブリッジ回路の駆動方向を判別する信号を送る駆動方向判別回路とを用いて、半ブリッジ回路だけでなく、Ｈブリッジ回路や３相インバータ回路等の応用において、出力電圧のスルーレートを所望の値に調整でき、電磁障害レベルを最適にでき、かつシュート・スルーの発生しない出力回路の駆動方法が提供できる。
【図面の簡単な説明】
【００６９】
【図１】駆動回路を用いた駆動装置の第１の実施形態の回路図
【図２Ａ】図１の駆動回路の動作状態にある回路図
【図２Ｂ】図２Ａの駆動回路の波形図
【図３Ａ】図１の駆動回路の動作状態にある回路図
【図３Ｂ】図３Ａの駆動回路の波形図
【図４】従来の駆動回路を用いた高圧半ブリッジ回路を示す回路図
【図５Ａ】従来の半ブリッジ回路のシュート・スルーを説明する回路図
【図５Ｂ】従来の半ブリッジ回路のシュート・スルーを説明する波形図
【図６Ａ】従来の半ブリッジ回路のシュート・スルーを説明する回路図
【図６Ｂ】従来の半ブリッジ回路のシュート・スルーを説明する波形図
【図７Ａ】従来の駆動回路を用いた高圧半ブリッジ回路の回路図
【図７Ｂ】従来の駆動回路を用いた高圧半ブリッジ回路の波形図
【図７Ｃ】従来の駆動回路を用いた高圧半ブリッジ回路の波形図
【図８Ａ】従来の駆動回路を用いた高圧半ブリッジ回路の回路図
【図８Ｂ】従来の駆動回路を用いた高圧半ブリッジ回路の波形図
【図８Ｃ】従来の駆動回路を用いた高圧半ブリッジ回路の波形図
【図９】駆動回路と駆動方向判別回路１００を用いた駆動装置の第２の実施形態の回路図
【図１０】駆動方向判別回路１００を詳細に示した第２の実施形態の回路図
【図１１】第２の実施形態の回路の波形図
【図１２】駆動回路と駆動方向判別回路２００を用いた駆動装置の第３の実施形態の回路図
【図１３】駆動回路と駆動方向判別回路３００を用いた駆動装置の第４の実施形態の回路図
【図１４】駆動方向判別回路３００を詳細に示した第４の実施形態の回路図
【図１５】第４の実施形態の回路の波形図
【図１６】駆動回路と駆動方向判別回路４００を用いた駆動装置の第５の実施形態の回路図
【図１７】駆動回路と駆動方向判別回路３００と駆動方向判別回路３００Ｈを用いた第６の実施形態の回路図
【図１８】駆動方向判別回路３００と駆動方向判別回路３００Ｈを詳細に示した第６の実施形態の回路図
【図１９】第６の実施形態の回路の波形図
【図２０】駆動回路を用いてＨブリッジ回路を構成した駆動装置の第７の実施形態の回路図
【図２１Ａ】図２０に示す入力信号方向判別回路の回路図
【図２１Ｂ】図２０に示す入力信号方向判別回路の波形図
【図２１Ｃ】図２０に示す入力信号方向判別回路の波形図
【図２２Ａ】図２０に示す入力信号方向判別回路の変形例の回路図
【図２２Ｂ】図２０に示す入力信号方向判別回路の変形例の波形図
【図２２Ｃ】図２０に示す入力信号方向判別回路の変形例の波形図
【図２３Ａ】３相インバータの入力信号方向判別回路の回路図
【図２３Ｂ】３相インバータの入力信号方向判別回路の波形図
【図２４】３相インバータの入力信号方向判別回路の変形例の回路図
【図２５】駆動回路と駆動方向判別回路１００を用いてＨブリッジ回路を構成した駆動装置の第８の実施形態の回路図
【図２６】駆動回路と駆動方向判別回路１００を用いてＨブリッジ回路を構成した駆動装置の第８の実施形態の変形例の回路図
【図２７】駆動回路と駆動方向判別回路２００を用いてＨブリッジ回路を構成した駆動装置の第９の実施形態の回路図
【図２８】駆動回路と駆動方向判別回路３００を用いてＨブリッジ回路を構成した駆動装置の第１０の実施形態の回路図
【図２９】駆動回路と駆動方向判別回路３００を用いてＨブリッジ回路を構成した駆動装置の第１０の実施形態の変形例の回路図
【図３０】駆動回路と駆動方向判別回路４００を用いてＨブリッジ回路を構成した駆動装置の第１１の実施形態の回路図
【図３１】駆動回路と駆動方向判別回路３００と駆動方向判別回路３００Ｈを用いてＨブリッジ回路を構成した駆動装置の第１２の実施形態の回路図
【図３２】第７の実施形態を３相インバータ回路に応用した駆動装置の回路図
【図３３】第７の実施形態を３相インバータ回路に応用した別の駆動装置の回路図
【図３４】第８の実施形態を３相インバータ回路に応用した駆動装置の回路図
【図３５】第８の実施形態を３相インバータ回路に応用した別の駆動装置の回路図
【図３６】第９の実施形態を３相インバータ回路に応用した駆動装置の回路図
【図３７】第９の実施形態を３相インバータ回路に応用した別の駆動装置の回路図
【図３８】第１０の実施形態を３相インバータ回路に応用した駆動装置の回路図
【図３９】第１０の実施形態を３相インバータ回路に応用した別の駆動装置の回路図
【図４０】第１１の実施形態を３相インバータ回路に応用した駆動装置の回路図
【図４１】第１１の実施形態を３相インバータ回路に応用した別の駆動装置の回路図
【図４２】第１２の実施形態を３相インバータ回路に応用した駆動装置の回路図
【図４３】第１２の実施形態を３相インバータ回路に応用した別の駆動装置の回路図
【発明を実施するための形態】
【００７０】
（第１の実施形態）
図１は本発明の駆動装置の具体的な実施形態の構成図である。以下に、図１を用いて、本発明の駆動装置である半ブリッジ回路の第１の実施形態を説明する。
【００７１】
図１は、第１の実施形態に基づく、駆動回路を用いた半ブリッジ回路を示す。
【００７２】
半ブリッジ回路は：オフ期間中にその制御端子、すなわちゲート端子、に容量性の電流が流れる２個のパワーＭＯＳＦＥＴトランジスタなどのスイッチングデバイスＴ１とスイッチングデバイスＴ２と；トランジスタＴ１とＴ２をそれぞれ駆動する上側駆動回路ＤＵと下側駆動回路ＤＬと；この半ブリッジ回路を駆動する駆動信号を信号処理して上側トランジスタＴ１を駆動する上側駆動回路ＤＵへ入力される上側駆動信号ＧＵＤと下側トランジスタＴ２を駆動する下側駆動回路ＤＬへ入力される下側駆動信号ＧＬＤとを生成する駆動制御回路５と；上側駆動回路ＤＵへＧＵＤ信号を伝達するレベルシフト６と；半ブリッジ回路の出力端子ＯＵＴに接続される負荷１１の他端を電源ＶＭに接続するかＧＮＤに接続を切替えるための負荷スイッチ７と；負荷スイッチ７の切り替えを制御する切替手段８と；上側駆動回路ＤＵのセレクタ３４の入力信号と下側駆動回路ＤＬのセレクタ４４の入力信号との極性を反転させるインバータ１０とで構成される。
【００７３】
駆動回路ＤＵは、インターフェス３１、ソース回路３２、シンク回路３３、セレクタ３４、シンクトランジスタＭ１を有する。インターフェス３１からは、ソース回路用の信号、シンク回路用の信号が出力され、シンク回路用の信号は、セレクタ３４の選択により、シンク回路３３又はシンクトランジスタＭ１のいずれかに供給される。シンクトランジスタＭ１は、スイッチングデバイスオフ期間中に制御端子を経て容量性の電流をシンクするトランジスタである。
【００７４】
駆動回路ＤＬは、インターフェス４１、ソース回路４２、シンク回路４３、セレクタ４４、シンクトランジスタＭ２を有する。インターフェス４１からは、ソース回路用の信号、シンク回路用の信号が出力され、シンク回路用の信号は、セレクタ４４の選択により、シンク回路４３又はシンクトランジスタＭ２のいずれかに供給される。シンクトランジスタＭ２は、スイッチングデバイスオフ期間中に制御端子を経て容量性の電流をシンクするトランジスタである。
【００７５】
切替手段８から出力される制御信号は、負荷スイッチ７を切り替えて、半ブリッジ回路の出力端子ＯＵＴに接続された負荷の他端を電源ＶＭに接続するかまたは負荷の他端をＧＮＤに接続するかを制御すると同時に、上側駆動回路ＤＵと下側駆動回路ＤＬのセレクタ３４、４４の選択信号となる方向信号ＤＩＲとしても用いられる。切替手段８から出力される第１の制御信号により、負荷スイッチ７が点線で示す方向に接続されると共に、セレクタ３４，４４も、点線で示す方向に接続される。これにより、負荷１１の他端がＶＭに接続され、上側駆動回路ＤＵではシンクトランジスタＭ１が選択され、下側駆動回路ＤＬではシンク回路４３が選択される。また切替手段８から出力される第２の制御信号により、負荷スイッチ７が実線で示す方向に接続されると共に、セレクタ３４，４４も、実線で示す方向に接続される。これにより、負荷１１の他端がＧＮＤに接続され、上側駆動回路ＤＵではシンク回路３３が選択され、下側駆動回路ＤＬではシンクトランジスタＭ２が選択される。切替手段８からの第１の制御信号、第２の制御信号は、所定の周波数Ｆ１で切り替わる。この周波数Ｆ１は、上側駆動信号ＧＵＤと下側駆動信号ＧＬＤが切り替わる周波数Ｆ２とは独立したものであり、周波数Ｆ１は、周波数Ｆ２と比べ、数桁低い周波数である。従って、切替手段８からの第１の制御信号により、負荷１１に正方向の電流が流れている間、スイッチングデバイスＴ１又はスイッチングデバイスＴ２は、数百回から数千回のオーダーでオン・オフを繰り返している。
【００７６】
切替手段８は、負荷１１に所望の周波数の交流電流を供給するために、第１の制御信号と第２の制御信号を交互に繰り返して出力する。負荷１１から接地ＧＮＤ側に流れる場合は、負荷スイッチ７は、実線で示すように接続され、図５Ａの点線で示すような負荷電流が流れる。負荷１１から電源ＶＭ側に流れる場合は、負荷スイッチ７は、点線で示すように接続され、図６Ａの点線で示すような負荷電流が流れる。
【００７７】
なお、切替手段８の出力端子とインバータ１０の入力端子および下側駆動回路ＤＬのセレクタ４４の入力端子との間には、負荷１１の種類により、ある適切な遅延時間を有する遅延回路９を設置しても良い。これは、負荷がインダクター成分等を持つ誘導性負荷であって、負荷スイッチの切り替え発生時に負荷電流の流れる方向の切り替わりが負荷スイッチの切り替えに対して遅れる場合に対応したもので、遅延回路の遅延時間は負荷のインダクター成分と抵抗成分から適切な遅延時間の値が設定できる。
【００７８】
図１で図示された本発明の駆動回路を用いた半ブリッジ回路においては、ＰＷＭ入力信号である駆動信号のデューティ比が小さい場合であっても、上側トランジスタＴ１と下側トランジスタＴ２のシュート・スルー（貫通状態）が発生する可能性を大幅に改善し、且つ出力回路スルーレートも適切な値に設定でき電磁障害レベルを最小にすることが可能となる。この点について、図２Ａ，図２Ｂと図３Ａ，図３Ｂを用いて説明する。
【００７９】
図２Ａと図２Ｂは、半ブリッジ回路の出力であるＯＵＴ端子から負荷電流をソース出力する場合の動作説明のための図である。図２Ａは、負荷の他端が端子ＧＮＤに接地された場合、すなわちOUT端子から負荷電流が吐き出される場合を示す。図２Ｂは、下側駆動信号GLDがHからLへの変化に応答して電流シンクトランジスタＭ２が働き、ゲート電流IGLをシンクした場合、トランジスタT2はオンせず、貫通モード（シュートスルー）にならない状態を示す。
【００８０】
図２Ａは、動作状態を説明するために、上側駆動回路ＤＵと下側駆動回路ＤＬの駆動信号ＧＵＤとＧＬＤと、各駆動回路に入力される方向信号ＤＩＲと、ＯＵＴ端子に接続される負荷の接続状態とを示すブロック図である。
【００８１】
ＯＵＴ端子から負荷電流をソース出力する場合、切替手段８によりＯＵＴ端子に接続される負荷の他端はＧＮＤに接続され、下側駆動回路ＤＬに入力される方向信号DIRはHレベルとなり、また上側駆動回路ＤＵに入力される方向信号は図１で図示されたインバタータ１０によりＬレベルとなる。なお、この2つの駆動回路に入力される方向信号の極性は、上述した説明と逆であってもかまわず、この状況においては、上側駆動回路ＤＵのセレクタ３４はシンク回路３３を動作させてシンクトランジスタＭ１はオフさせる事と、下側駆動回路ＤＬのセレクタ４４はシンク回路４３を動作させてもオフさせてもかまわないがシンクトランジスタＭ１は動作させるように方向信号ＤＩＲが各駆動回路ＤＵとＤＬを制御する事が重要である。下記にこの事について説明をする。
【００８２】
図５Ａを用いた半ブリッジ回路のＯＵＴ端子出力から負荷電流をソース出力する場合の上側トランジスタＴ１のゲート電流ＩＧＵと下側トランジスタＴ２のゲート電流ＩＧＬの挙動についての説明から、半ブリッジ回路のＯＵＴ端子出力から負荷電流をソース出力する場合、以下の2つの事がわかる。
【００８３】
１．ＯＵＴ端子の出力電圧の立ち上り及び立ち下りスルーレートを決めているのは、上側駆動回路ＤＵから上側トランジスタＴ１のゲート端子へソース出力するゲート電流ＩＧＵ及びゲート端子にシンク入力されるゲート電流ＩＧＵである。
【００８４】
２．下側トランジスタＴ２のゲート端子に流れ込む容量性電流によって上側トランジスタＴ１と下側トランジスタＴ２がシュート・スルー（貫通状態）になる原因は、下側駆動回路ＤＬの電流シンク能力が低いためである。
【００８５】
従って、半ブリッジ回路の出力であるＯＵＴ端子から負荷電流をソース出力する場合、上側駆動回路ＤＵはシンクトランジスタＭ１が常にオフしていて、ソース回路とシンク回路がゲート電流ＩＧＵを所望の値で出力するかまたは入力し、ＯＵＴ端子出力電圧の立ち上り及び立ち下りスルーレートを決められるようにする。一方で、ＯＵＴ端子出力電圧の立ち上り及び立ち下りスルーレートは下側トランジスタＴ２のゲート電流には依存しないので、下側駆動回路ＤＬは、トランジスタＴ２をオフさせる時は、常にシンクトランジスタＭ２を動作させて容量性電流によるシュート・スルーが発生しないようにすればよい事がわかる。
【００８６】
本発明の駆動回路はこの考えにそって考案されたもので、一般的に負荷電流の方向は負荷の他端の接続状況から決まるので、負荷の他端を電源ＶＭに接続するかＧＮＤに接続を切替えるための負荷スイッチ７の切り替え制御をする切替手段８から出力される制御信号を方向信号ＤＩＲとして用いて、負荷１１の他端がＧＮＤに接続された場合は、上側駆動回路ＤＵではシンク回路３３が選択され動作し、下側駆動回路ＤＬではシンクトランジスタＭ２が選択され動作するように切替手段８の出力信号と負荷スイッチを設定する。この設定により、半ブリッジ回路の出力電圧のスルーレートを所望の値に設定でき、且つ、シュート・スルーを防止する事ができる。
【００８７】
なお前述したように、切替手段８の出力端子とインバータ１０の入力端子および下側駆動回路ＤＬのセレクタ４４の入力端子との間に、ある適切な遅延時間を有する遅延回路９を設置しても良い。これは、負荷１１がインダクター成分等を持つ誘導性負荷であって、負荷スイッチ７の切り替え発生時に負荷電流の流れる方向の切り替わりが負荷スイッチの切り替えに対して遅れる場合に対応したもので、遅延回路９の遅延時間は負荷のインダクター成分と抵抗成分から適切な遅延時間の値を設定すればよい。
【００８８】
ただし、遅延回路９だけでは、正確なタイミングで負荷電流の方向がソース出力からシンク入力に切り替わったことがわからないため、負荷電流の方向の切り替わりを判別する方向判別回路を用いて、負荷電流の方向を検出して、それを基にして方向信号ＤＩＲを駆動回路ＤＵとＤＬに送ってもよい。この検出方法については別の発明として後述する。
【００８９】
図２Ｂは、従来の駆動回路で問題を指摘した図７Ｃに対応する本発明の駆動回路での動作波形図で、遅延時間ＤＴが小さい時でも、シンクトランジスタＭ１の高いシンク能力により下側トランジスタＴ２のゲート端子電圧ＧＬのＨレベルからＬレベルへの遷移が急峻のため、上側トランジスタＴ１のＶＧＳｏｎ電圧が低くてもシュート・スルーが発生しない事がわかる。
【００９０】
図３Ａと図３Ｂは、半ブリッジ回路の出力であるＯＵＴ端子が負荷電流をシンク（吸い込む）場合の動作説明のための図である。図３Ａは、負荷の他端が端子ＶＭに接続された場合、すなわちOUT端子から負荷電流が吸い込まれる場合を示す。図３Ｂは、上側駆動信号GＵDがHからLへの変化に応答して電流シンクトランジスタＭ１が働き、ゲート電流IGＵをシンクした場合、トランジスタT１はオンせず、貫通モード（シュートスルー）にならない状態を示す。
【００９１】
図３Ａは、動作状態を説明するために、上側駆動回路ＤＵと下側駆動回路ＤＬの駆動信号ＧＵＤとＧＬＤと、各駆動回路に入力される方向信号ＤＩＲと、ＯＵＴ端子に接続される負荷の接続状態とを示すブロック図である。
【００９２】
ＯＵＴ端子が負荷電流を吸い込む場合、図１に図示された切替手段８により、ＯＵＴ端子に接続される負荷１１の他端はパワー電源ＶＭに接続され、下側駆動回路ＤＬに入力される方向信号DIRはＬレベルとなり、また上側駆動回路ＤＵに入力される方向信号は図１で図示されたインバタータによりＨレベルとなる。なお、この2つの駆動回路に入力される方向信号の極性は、上述した説明と逆であってもかまわず、この状況においては、下側駆動回路ＤＬのセレクタ４４はシンク回路４３を動作させてシンクトランジスタＭ２はオフさせる事と、上側駆動回路ＤＵのセレクタ３４はシンク回路３３を動作させてもオフさせてもかまわないがシンクトランジスタＭ１は動作させるように方向信号ＤＩＲが各駆動回路ＤＵとＤＬを制御する事が重要である。下記にこの点についての説明をする。
【００９３】
図６Ａ，図６Ｂを用いた半ブリッジ回路のＯＵＴ端子出力が負荷電流を吸い込む場合の上側トランジスタＴ１のゲート電流ＩＧＵと下側トランジスタＴ２のゲート電流ＩＧＬの挙動についての説明から、半ブリッジ回路のＯＵＴ端子出力が負荷電流を吸い込む場合、以下の2つの事がわかる。
【００９４】
３．ＯＵＴ端子の出力電圧の立ち上り及び立ち下りスルーレートを決めているのは、下側駆動回路ＤＬから下側トランジスタＴ２のゲート端子へソース出力するゲート電流ＩＧＬ及びゲート端子にシンク入力されるゲート電流ＩＧＬである。
【００９５】
４．上側トランジスタＴ１のゲート端子に流れ込む容量性電流によって上側トランジスタＴ１と下側トランジスタＴ２がシュート・スルー（貫通状態）になる原因は、上側駆動回路ＤＵの電流シンク能力が低いためである。
【００９６】
従って、半ブリッジ回路の出力であるＯＵＴ端子に負荷電流をシンク入力される場合、
下側駆動回路ＤＬはシンクトランジスタＭ１が常にオフしていて、シンク回路とソース回路がゲート電流ＩＧＬを所望の値で出力し、ＯＵＴ端子出力電圧の立ち上り及び立ち下りスルーレートを決められるようにする。一方で、ＯＵＴ端子出力電圧の立ち上り及び立ち下りスルーレートは上側トランジスタＴ１のゲート電流には依存しないので、上側駆動回路ＤＬは、トランジスタＴ１をオフさせる時は、常にシンクトランジスタＭ１を動作させて容量性電流によるシュート・スルーが発生しないようにすればよい事がわかる。
【００９７】
本発明の駆動回路はこの考えにそって考案されたもので、
一般的に負荷電流の方向は負荷の他端の接続状況から決まるので、負荷の他端を電源ＶＭに接続するかＧＮＤに接続を切替えるための負荷スイッチの切り替え制御をする切替手段８から出力される信号を方向信号ＤＩＲとして用いて、負荷の他端が電源ＶＭに接続された場合は、下側駆動回路ＤＬではシンク回路が選択され動作し、上側駆動回路ＤＵではシンクトランジスタＭ１が選択され動作するように切替手段８の出力信号と負荷スイッチを設定する。
この設定により、半ブリッジ回路の出力電圧のスルーレートを所望の値に設定でき、且つ、シュート・スルーを防止する事ができる。
【００９８】
図３Ｂは、従来の駆動回路で問題を指摘した図８Ｃに対応する本発明の駆動回路での動作波形図で、遅延時間ＤＴが小さい時でも、シンクトランジスタＭ１の高いシンク能力により上側トランジスタＴ１のゲート端子電圧ＧＵのＨレベルからＬレベルへの遷移が急峻のため、下側トランジスタＴ２のＶＧＳｏｎ電圧が低くてもシュート・スルーが発生しない事がわかる。
【００９９】
従って、図１で図示された本発明の駆動回路を用いた半ブリッジ回路では、この半ブリッジ回路のＰＷＭ入力信号である駆動信号が小さい場合（ＰＷＭ駆動信号の駆動デューティ成分が小さい場合）や駆動回路の負荷電流やＶＧＳｏｎ電圧や遅延時間ＤＴやトランジスタＴ１とＴ２の寄生のゲート・ソース間およびゲート・ドレイン間の容量値等がばらついた時に、上側トランジスタＴ１と下側トランジスタＴ２のシュート・スルー（貫通状態）が発生する可能性を大幅に改善し、且つ出力回路スルーレートも適切な値に設定でき電磁障害レベルを最小にすることができる。
【０１００】
（第２の実施形態）
図９は第１の実施形態の駆動回路と駆動方向判別回路１００を用いた第２の実施形態の構成図である。以下に、この第２の実施形態の動作説明をする。
図９は第１の実施形態の駆動回路と駆動方向判別回路１００を用いた半ブリッジ回路を示す。
【０１０１】
半ブリッジ回路は：オフ期間中にその制御端子、すなわちゲート端子、に容量性の電流が流れる２個のパワーＭＯＳＦＥＴトランジスタなどのスイッチングデバイスＴ１とＴ２と；トランジスタＴ１とＴ２をそれぞれ駆動する上側駆動回路ＤＵと下側駆動回路ＤＬと；この半ブリッジ回路を駆動する駆動信号を信号処理して上側トランジスタＴ１を駆動する上側駆動回路ＤＵへ入力される上側駆動信号ＧＵＤと下側トランジスタＴ２を駆動する下側駆動回路ＤＬへ入力される下側駆動信号ＧＬＤとを生成する駆動制御回路５と；上側駆動回路ＤＵへＧＵＤ信号を伝達するレベルシフト６と；半ブリッジ出力回路の出力端子ＯＵＴに接続される負荷１１の他端を電源ＶＭに接続するかＧＮＤに接続を切替えるための負荷スイッチ７と；負荷スイッチの切り替えを制御する切替手段と；上側駆動回路ＤＵのセレクタ３４の入力信号と下側駆動回路ＤＬのセレクタ４４の入力信号との極性を反転させるインバータ１０と；駆動方向判別回路１００とで構成される。
【０１０２】
第２の実施形態の半ブリッジ回路は、前述の第１の実施形態で述べたものとほぼ同じ構成を有するが、第１の実施形態との違いは駆動方向判別回路１００を設けたことにある。
【０１０３】
一般的に負荷１１に流れる電流の方向は負荷１１の他端の接続状況により決まるが、負荷１１がインダクター成分等を持つ誘導性負荷の場合は、負荷スイッチ７の切り替え時の負荷電流の流れる方向の切り替わりは負荷スイッチ７の切り替えに対して遅れる。この負荷電流の切り替りを正確に検出するために駆動方向判別回路１００を用いる。
【０１０４】
駆動方向判別回路１００は、この半ブリッジ回路の出力端子ＯＵＴの出力電圧と駆動信号と上側駆動信号ＧＵＤと下側駆動信号ＧＬＤとから、半ブリッジ回路の出力端子ＯＵＴに接続される負荷１１の負荷電流の方向を検出し、その方向極性に応じてＨレベルかＬレベルの値をとる方向信号ＤＩＲを出力する。下側駆動回路ＤＬは直接に、また上側駆動回路ＤＵはインバータ１０とレベルシフト６を通して方向信号ＤＩＲを検知して、下側駆動回路ＤＬと上側駆動回路ＤＵの駆動回路は各々のセレクタ３４，４４によりシンク回路３３，４３かまたはシンクトランジスタＭ１，Ｍ２かを選択する。駆動方向判別回路１００を半ブリッジ回路に適用することで、半ブリッジ回路の負荷がインダクター成分等を持つ誘導性負荷であっても、半ブリッジ回路の出力電圧のスルーレートを適切な値に設定し、且つ、シュート・スルー（貫通状態）を防止することが可能となる。なお、駆動方向判別回路１００は、スイッチングデバイスＴ１又はＴ２の下流側である半ブリッジ回路の出力端子ＯＵＴからの信号を受けているが、スイッチングデバイスＴ１又はＴ２の上流側、例えばスイッチングデバイスＴ１又はＴ２のゲート端子からの信号を受けても良い。ここで下流、上流とは、系において信号が伝わる方向を言う。
【０１０５】
次に図１０と図１１を用いて、第２の実施形態における駆動方向判別回路１００の動作を説明する。図１０は図９の第２の実施形態の図から駆動方向判別回路１００を詳細に図示させたブロック図で、図１１は図１０に図示された各信号のタイミング波形図である。
【０１０６】
第２の実施形態における駆動方向判別回路１００は：半ブリッジ回路の出力電圧ＯＵＴを受ける耐圧保護回路１０２と；耐圧保護回路１０２からの出力電圧ＶＯと閾値電圧ＶｔｈＨ、ＶｔｈＬとを比較するヒステリシス・コンパレータ１０４と；出力電圧ＶＯが閾値電圧ＶｔｈＨを越えたとき、コンパレータ１０４の出力信号ＣＯと駆動信号と上側駆動信号ＧＵＤに基づいて生成される方向検出信号ＬＤを出力する一方、出力電圧ＶＯが閾値電圧ＶｔｈＬより下がったとき、コンパレータ１０４の出力信号ＣＯと駆動信号と下側駆動信号ＧＬＤに基づいて生成される方向検出信号ＨＤと出力する方向検出回路１０８と；方向検出回路１０８の出力信号ＬＤがＨレベルからＬレベルへ遷移する時に、所定のパルス幅を有するパルスを出力する、立ち下り出力端子Ｒ＿ＬＤと、方向検出回路１０８の出力信号ＬＤがＬレベルからＨレベルへ遷移する時に、所定のパルス幅を有するパルスを出力する、立ち上り出力端子Ｓ＿ＬＤとを有する微分パルス回路１１０と；方向検出回路１０８の出力信号ＨＤがＨレベルからＬレベルへ遷移する時に、所定のパルス幅を有するパルスを出力する、立ち下り出力端子Ｒ＿ＨＤと、方向検出回路１０８の出力信号ＨＤがＬレベルからＨレベルへ遷移する時に、所定のパルス幅を有するパルスを出力する、立ち上り出力端子Ｓ＿ＨＤとを有する微分パルス回路１１２と；微分パルス回路１１０，１１２の立ち下り出力端子Ｒ＿ＬＤ、Ｒ＿ＨＤを論理和で一つの立ち下り出力端子ＲＲまとめると共に、微分パルス回路１１０，１１２の立ち上り出力端子Ｓ＿ＬＤ、Ｓ＿ＨＤを論理和で一つの立ち上り出力端子ＳＳにまとめるパルス加算回路１１４と；パルス加算回路の立ち下り出力端子ＲＲと立ち上り出力端子ＳＳから出る各々のパルスをセットパルス／リセットパルスまたはリセットパルス／セットパルスとして受けて、ＨレベルかＬレベルの信号を出力するＳＲ＿フリップフロップ１１６とで構成される。
【０１０７】
なお、パルス加算回路１１４は、方向検出回路１０８の出力が複数あるか又は方向検出回路と同様な方向信号出力が複数ある事に応じて、微分パルス回路が複数ある場合、複数の方向検出回路の立ち下り出力端子と複数の方向検出回路の立ち上り出力端子とを各々、一つの立ち下り出力端子と立ち上り出力端子にまとめるパルス加算回路である。
【０１０８】
方向検出回路１０８は、半ブリッジ回路の出力電圧ＯＵＴを、耐圧保護回路１０２を経由して、電圧ＶＯとして受け取る。耐圧保護回路１０２は半ブリッジ回路のパワー供給用の電源ＶＭの電源電圧が駆動方向判別回路１００の電源より高い事を想定して設けた耐圧保護用クランプ回路である。その出力電圧ＶＯは、出力電圧ＯＵＴが、あるクランプ電圧（ＶＬＩＭ−ＶＧＳ）より低ければ、出力電圧ＶＯほぼＯＵＴ電圧と等しく、出力電圧ＯＵＴが、クランプ電圧以上になれば、出力電圧ＶＯはＶＬＩＭ−ＶＧＳとなる。
【０１０９】
方向検出回路１０８は、駆動信号がＨレベルの時であって、出力電圧ＶＯがヒステリシス・コンパレータ１０４の閾値電圧ＶｔｈＨを超えた時点から、上側駆動信号ＧＵＤの反転した極性信号である方向検出信号ＬＤを出力する。
【０１１０】
また方向検出回路１０８は、駆動信号がＬレベルの時であって、出力電圧ＶＯがヒステリシス・コンパレータ１０４の閾値電圧ＶｔｈＬより下がった時点から、下側駆動信号ＧＬＤの極性信号である方向検出信号ＨＤを出力する。
方向検出回路が方向検出信号ＨＤ、ＬＤを上述のように出力動作することにより、半ブリッジ回路の出力端子ＯＵＴが負荷電流をソース出力しているか、シンク入力しているのかを判断できる。
【０１１１】
この事を説明しているのが図１１のタイミング波形図である。図１１の左側半分は、負荷電流がＯＵＴ端子にシンク入力されている場合、図１１の右側半分は負荷電流がＯＵＴ端子からソース出力されている場合を示している。図１０に示す負荷電流（１）（図面では丸１で示す。以下同様。）、（２）、（３）、（４）の各々の場合における駆動信号、上側駆動信号ＧＵＤ、下側駆動信号ＧＬＤ、トランジスタＴ１のゲート電圧ＧＵ−ＯＵＴ、トランジスタＴ２のゲート電圧ＧＬ、出力電圧ＯＵＴ（ＶＯ）は図１１に区分けされて図示されている。
【０１１２】
これらの波形のタイミング図と上述の方向検出回路１０８の動作説明から、方向信号ＬＤおよびＨＤがLレベルからＨレベルに遷移すれば負荷電流は半ブリッジ回路の出力端子ＯＵＴにシンク入力され、方向信号ＬＤおよびＨＤがHレベルからＬレベルに遷移すれば負荷電流は半ブリッジ回路の出力端子ＯＵＴにソース入力されていることが判別できる。
【０１１３】
なお方向信号ＬＤは半ブリッジ回路の出力ＯＵＴの立ち上がり時の方向検出信号であり、方向信号ＨＤは半ブリッジ回路の出力ＯＵＴの立ち下がり時の方向検出信号である。この事は、方向検出回路１０８が２つの方向検出回路持っていることを意味している。そして、この２つの方向検出回路は時系列的に異なった時間に負荷電流の方向検出をしている事になる。
【０１１４】
第２の実施形態の駆動方向判別回路１００は２つの検出回路信号ＬＤとＨＤの各信号の極性が変わった時に適時に処理をして方向信号ＤＩＲを出力する必要がある。
【０１１５】
微分パルス回路とパルス加算回路とＳＲ＿フリップフロップを図１０に図示されたように構成することで、２つの検出回路信号ＬＤとＨＤの各信号の極性が変わった時に適時に処理をして方向信号ＤＩＲを出力できるようになる。
【０１１６】
結果として、第１の実施形態の駆動回路と駆動方向判別回路１００を用いた半ブリッジ回路では、半ブリッジ回路の負荷がインダクター成分等を持つ誘導性負荷であって、いかなるタイミングでこの誘導性負荷の負荷電流の方向が切り替っても、適時に負荷電流の方向を検出することができ、半ブリッジ回路の出力電圧のスルーレートを適切な値に設定し、且つ、シュート・スルー（貫通状態）を防止することが可能となる。
【０１１７】
（第３の実施形態）
図１２は第１の実施形態の駆動回路と第２の実施形態の駆動方向判別回路１００を一部修正した駆動方向判別回路２００を用いた第３の実施形態の構成図である。以下に、この第３の実施形態の動作説明をする。
図１２の第３の実施形態は第１の実施形態と第２の実施形態を合わせたものである。
【０１１８】
第２の実施形態との違いは第３の実施形態での駆動方向判別回路２００にある。駆動方向判別回路２００は、負荷スイッチ７を制御する切替手段８あるいは負荷の状況に応じて設置される遅延回路９からの出力信号を受ける微分パルス回路２０２を更に有し、方向信号ＤＩＲを出力する。
【０１１９】
微分パルス回路２０２は、切替手段８あるいは遅延回路９の出力信号の立ち上がりエッジ及び立ち下りエッジに応じて、あるパルス幅を有するセットパルスＳ＿ＥＸとリセットパルスＲ＿ＥＸを出力する。
【０１２０】
微分パルス回路１１０，１１２からのセットパルス信号群とリセットパルス信号群に加え、微分パルス回路２０２からのパルス信号Ｓ＿ＥＸとＲ＿ＥＸを、パルス加算回路１１４とＳＲ＿フリップフロップ１１６に与え、波形成形をして方向信号ＤＩＲを生成する。
【０１２１】
結果として、半ブリッジ回路の出力端子ＯＵＴの出力電圧と駆動信号と上側駆動信号ＧＵＤと下側駆動信号ＧＬＤに加え、切替手段８の制御信号を加えて駆動方向を判別した事により、駆動方向判別回路２００は駆動方向判別回路１００に比べより高い確度で方向信号ＤＩＲを出力できるようになる。
【０１２２】
（第４の実施形態）
図１３は第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００を用いた第４の実施形態の構成図である。以下に、この第４の実施形態の動作説明をする。
図１３は第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００を用いた半ブリッジ回路を示す。
【０１２３】
半ブリッジ回路の構成は図9に示された第２の実施形態の半ブリッジ回路とほぼ同じで、相違点は駆動方向判別回路１００が第３の実施形態の駆動方向判別回路３００に置き換わった点である。
この半ブリッジ回路は第２の実施形態で述べたものとほぼ同じなので、駆動方向判別回路３００の動作についてのみ説明をする。
【０１２４】
駆動方向判別回路３００は、この半ブリッジ回路の下側トランジスタＴ２のゲート端子電圧ＧＬと、下側駆動信号ＧＬＤとから、半ブリッジ回路の出力端子ＯＵＴに接続される負荷の負荷電流の方向を検出し、その方向極性に応じてＨレベルかＬレベルの値をとる方向信号ＤＩＲを出力する。
【０１２５】
下側駆動回路ＤＬは直接に、また上側駆動回路ＤＵはインバータとレベルシフトを通して方向信号ＤＩＲを検知して、駆動回路ＤＬ、ＤＵは各々のセレクタによりシンク回路かまたはシンクトランジスタかを選択する。駆動方向判別回路３００を半ブリッジ回路に適用することで、半ブリッジ回路の負荷がインダクター成分等を持つ誘導性負荷であっても、半ブリッジ回路の出力電圧のスルーレートを適切な値に設定し、且つ、シュート・スルー（貫通状態）を防止することが可能となる。
【０１２６】
次に図１４と図１５を用いて、第３の実施形態の駆動方向判別回路３００の動作を説明する。図１４は図１３の第４の実施形態の駆動方向判別回路３００を詳細に示したブロック図で、図１５は図１４に示した各信号のタイミング波形図である。
【０１２７】
第３の実施形態の駆動方向判別回路３００は、図１０に図示された駆動方向判別回路１００と同じく、方向検出回路１０８’と２つの微分パルス回路１１０，１１２とパルス加算回路１１４とＳＲ＿フリップフロップ１１６とから構成される。駆動方向判別回路１００からの相違点は、方向検出回路１０８から方向検出回路１０８’に変わったとこだけである。この事から判るように駆動方向判別回路３００の方向信号ＤＩＲの出力する方法は駆動方向判別回路１００の場合と同じためこの点に関する説明は割愛し、方向検出回路１０８’について説明する。
【０１２８】
方向検出回路１０８’は、ヒステリシス・コンパレータ１０４とＬＤ出力端子とＨＤ出力端子と、下側駆動信号ＧＬＤをある時間遅延させる遅延回路１０７を有している。
【０１２９】
また方向検出回路１０８’のＬＤ出力端子は、下側駆動信号ＧＬＤをある時間遅延させた遅延信号ＧＬＤ２の立ち下りエッジを検出した時に、下側トランジスタＴ２のゲート端子電圧ＧＬがヒステリシス・コンパレータ１０４の閾値電圧ＶｔｈＬより高い場合は、Ｈレベルを出力し、下側トランジスタＴ２のゲート端子電圧ＧＬが閾値電圧ＶｔｈＬより低い場合は、Ｌレベルを出力する。
【０１３０】
また方向検出回路１０８’のＨＤ出力端子は、下側駆動信号ＧＬＤをある時間遅延させた遅延信号ＧＬＤ２の立ち上りエッジを検出した時に、下側トランジスタＴ２のゲート端子電圧ＧＬがヒステリシス・コンパレータ１０４の閾値電圧ＶｔｈＨより高い場合は、Ｌレベルを出力し、下側トランジスタＴ２のゲート端子電圧ＧＬが閾値電圧ＶｔｈＨより低い場合は、Ｈレベルを出力する。
【０１３１】
方向検出回路１０８’が方向検出信号ＨＤ、ＬＤを上述のように出力動作することにより、半ブリッジ回路の出力端子ＯＵＴが負荷電流をソース出力しているか、シンク入力しているのかを判断できる。
【０１３２】
この事を説明しているのが図１５のタイミング波形図である。図１５の左側半分は、負荷電流がＯＵＴ端子にシンク入力されている場合、図１５の右側半分は負荷電流がＯＵＴ端子からソース出力されている場合を示している。図１４に示す負荷電流（１）、（２）、（３）、（４）の各々の場合においての駆動信号、上側駆動信号ＧＵＤ、下側駆動信号ＧＬＤ、トランジスタＴ１のゲート電圧ＧＵ−ＯＵＴ、トランジスタＴ２のゲート電圧ＧＬ、出力電圧ＯＵＴ（ＶＯ）は図１５に区分けされて図示されている。
【０１３３】
これらの波形のタイミング図と上述の方向検出回路１０８’の動作説明から、方向信号ＬＤおよびＨＤがLレベルからＨレベルに遷移すれば負荷電流は半ブリッジ回路の出力端子ＯＵＴにシンク入力され、方向信号ＬＤおよびＨＤがHレベルからＬレベルに遷移すれば負荷電流は半ブリッジ回路の出力端子ＯＵＴにソース入力されていることが判別できる。
【０１３４】
なお方向信号ＬＤは半ブリッジ回路の出力ＯＵＴの立ち上がり時の方向検出信号であり、方向信号ＨＤは半ブリッジ回路の出力ＯＵＴの立ち下がり時の方向検出信号である。この事は、方向検出回路１０８’が２つの方向検出回路持っていることを意味している。そして、この２つの方向検出回路は時系列的に異なった時間に負荷電流の方向検出をしている事になる。
【０１３５】
なお、微分パルス回路とパルス加算回路とＳＲ＿フリップフロップの目的と動作は前述の第２の実施形態で述べたので、ここではその説明を割愛する。
【０１３６】
結果として、第１の実施形態の駆動回路と駆動方向判別回路３００を用いた半ブリッジ回路では、
半ブリッジ回路の負荷がインダクター成分等を持つ誘導性負荷であって、いかなるタイミングでこの誘導性負荷の負荷電流の方向が切り替っても、適時に負荷電流の方向を検出することができ、
半ブリッジ回路の出力電圧のスルーレートを適切な値に設定し、且つ、シュート・スルー（貫通状態）を防止することが可能となる。
【０１３７】
（第５の実施形態）
図１６は第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００を一部修正した駆動方向判別回路４００を用いた第５の実施形態の構成図である。以下に、この第５の実施形態の動作説明をする。
図１６の第５の実施形態は第１の実施形態と第４の実施形態を合わせたものである。
【０１３８】
第４の実施形態との違いは第５の実施形態での駆動方向判別回路４００にある。駆動方向判別回路４００は、負荷スイッチを制御する切替手段あるいは負荷の状況に応じて設置される遅延回路からの出力信号を受ける微分パルス回路２０２を更に有し、方向信号ＤＩＲを出力する。
【０１３９】
微分パルス回路２０２は、切替手段８あるいは遅延回路９の出力信号の立ち上がりエッジ及び立ち下りエッジに応じて、あるパルス幅を有するセットパルスＳ＿ＥＸとリセットパルスＲ＿ＥＸを出力する。
【０１４０】
微分パルス回路１１０，１１２からのセットパルス信号群とリセットパルス信号群に加え、微分パルス回路２０２からのパルス信号Ｓ＿ＥＸとＲ＿ＥＸを、パルス加算回路１１４とＳＲ＿フリップフロップ１１６に与え、波形成形をして方向信号ＤＩＲを生成する。
【０１４１】
結果として、半ブリッジ回路の下側トランジスタＴ２のゲート端子電圧ＧＬと下側駆動信号ＧＬＤに加え切替手段８の制御信号を加えて駆動方向を判別した事により、駆動方向判別回路４００は駆動方向判別回路３００に比べより高い確度で方向信号ＤＩＲを出力できるようになる。
【０１４２】
（第６の実施形態）
図１７は第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００と第３の実施形態の駆動方向判別回路３００を小修正した駆動方向判別回路３００Ｈを用いた第６の実施形態の構成図である。以下に、この第６の実施形態の動作説明をする。
図１７は本発明の第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００及び駆動方向判別回路３００Ｈを用いた半ブリッジ回路を示す。
【０１４３】
半ブリッジ回路は：オフ期間中にその制御端子に容量性の電流が流れる２個のパワーＭＯＳＦＥＴトランジスタなどのスイッチングデバイスＴ１とＴ２と；トランジスタＴ１とＴ２を駆動する２個の駆動回路ＤＵとＤＬと；この半ブリッジ回路を駆動する駆動信号を信号処理して上側トランジスタＴ１を駆動する上側駆動回路ＤＵへ入力される上側駆動信号ＧＵＤと下側トランジスタＴ２を駆動する下側駆動回路ＤＬへ入力される下側駆動信号ＧＬＤとを生成する駆動制御回路５と；上側駆動回路ＤＵへＧＵＤ信号を伝達するレベルシフト６と、半ブリッジ出力回路の出力端子ＯＵＴに接続される負荷１１の他端を電源ＶＭに接続するかＧＮＤに接続を切替えるための負荷スイッチ７と；負荷スイッチ７の切り替えを制御する切替手段８と；駆動方向判別回路３００と；駆動方向判別回路３００Ｈとで構成される。
【０１４４】
第６の実施形態の半ブリッジ回路は、前述の第４の実施形態で述べたものとほぼ同じ構成を有するが、第４の実施形態との違いは駆動方向判別回路３００Ｈを設けたことにある。
【０１４５】
駆動方向判別回路３００Ｈは半ブリッジ回路の上側駆動回路ＤＵ専用の駆動方向判別回路となっていて、駆動方向判別回路３００Ｈの出力の方向信号ＤＩＲ＿Ｈはレベルシフト６を介さず、直接に上側駆動回路ＤＵのセレクタ３４を制御することができる。
この構成により、レベルシフト６の回路構成上の負担を減らす事ができる。
【０１４６】
次に図１８と図１９を用いて、駆動方向判別回路３００Ｈの動作を説明する。図１８は図１７の第６の実施形態の図から駆動方向判別回路３００Ｈ及び駆動方向判別回路３００を詳細に図示させたブロック図で、図１９は図１８に図示された各信号のタイミング波形図である。
【０１４７】
第３の実施形態における駆動方向判別回路３００の説明は、第４の実施形態のところで説明したので、
この点に関する説明は割愛する。
【０１４８】
駆動方向判別回路３００Ｈの駆動方向判別回路３００との相違点は以下の２点にある。
【０１４９】
（１） 図１７、図１８に図示されているように駆動方向判別回路３００Ｈの低電源側の電位は半ブリッジ回路の接地電位ＧＮＤではなく、半ブリッジ回路の出力端子電圧ＯＵＴとしている。
（２） 図１８に図示されているように方向検出回路の各信号極性が駆動方向判別回路３００の方向検出回路のものとは異なる。
【０１５０】
上記（１）の構成により、駆動方向判別回路３００Ｈの方向信号ＤＩＲは、レベルシフト６を経由せず、直接に上側駆動回路ＤＵへ伝達できるようになる。またこの事の為に、上記（２）のように方向検出回路の各信号の極性を変更する必要が生じた。
【０１５１】
図１８に図示されているように、駆動方向判別回路３００Ｈの方向検出回路２Ｈの回路構成は駆動方向判別回路３００の方向検出回路２のものとほぼ同じだが、各信号の極性が微妙に異なる。
その為に方向検出回路１０８’Ｈの方向検出の動作が方向検出回路１０８のものと異なる。
【０１５２】
図１８と図１９に図示されているように、方向検出回路１０８‘ＨのＬＤ＿H出力端子は、
上駆動信号ＧＵＤのレベルシフト６を通過後の信号GUHをある時間遅延させた遅延信号
ＧUＤ２Ｈの立ち上りエッジを検出した時に、
上側トランジスタＴ１のゲート端子電圧ＧU−ＯＵＴが方向検出回路１０８’Ｈに含まれるヒステリシス・コンパレータ１０４の閾値電圧ＶｔｈＨより高い場合は、Ｌレベルを出力し、上側トランジスタＴ１のゲート端子電圧ＧＵ−ＯＵＴが閾値電圧ＶｔｈＨより低い場合は、Ｈレベルを出力する。
【０１５３】
また方向検出回路１０８’のＨＤ＿Ｈ出力端子は、
上駆動信号ＧＬＤのレベルシフトを通過後の信号GUHをある時間遅延させた遅延信号
ＧUＤ２Ｈの立ち下りエッジを検出した時に、
上側トランジスタＴ１のゲート端子電圧ＧＵ−ＯＵＴがヒステリシス・コンパレータの閾値電圧ＶｔｈＬより低い場合は、Ｌレベルを出力し、上側トランジスタＴ１のゲート端子電圧ＧＵ−ＯＵＴが閾値電圧ＶｔｈＬより高い場合は、Ｈレベルを出力する。
【０１５４】
方向検出回路１０８’Ｈが方向検出信号ＨＤ＿Ｈ、ＬＤ＿Ｈを上述のように出力動作することにより、半ブリッジ回路の出力端子ＯＵＴが負荷電流をソース出力しているか、シンク入力しているのかを判断できる。
【０１５５】
この事を説明しているのが図１９のタイミング波形図である。図１９の左側半分は、負荷電流がＯＵＴ端子にシンク入力されている場合、図１９の右側半分は負荷電流がＯＵＴ端子からソース出力されている場合を示している。図１８に示す負荷電流（１）、（２）、（３）、（４）の各々の場合においての駆動信号、上側駆動信号ＧＵＤ、下側駆動信号ＧＬＤ、トランジスタＴ１のゲート電圧ＧＵ−ＯＵＴ、トランジスタＴ２のゲート電圧ＧＬ、出力電圧ＯＵＴ（ＶＯ）は、図１９に区分けされて図示されている。
【０１５６】
これらの波形のタイミング図と上述の方向検出回路１０８’Hの動作説明から、方向信号ＬＤ＿HおよびＨＤ＿HがHレベルからLレベルに遷移すれば負荷電流は半ブリッジ回路の出力端子ＯＵＴにシンク入力され、方向信号ＬＤ＿HおよびＨＤ＿HがLレベルからHレベルに遷移すれば負荷電流は半ブリッジ回路の出力端子ＯＵＴにソース入力されていることが判別できる。
なお方向信号ＬＤ＿Ｈは半ブリッジ回路の出力ＯＵＴが立ち上がる時の方向検出信号であり、方向信号ＨＤ＿Ｈは半ブリッジ回路の出力ＯＵＴが立ち下がる時の方向検出信号である。
【０１５７】
この方向検出回路１０８’Ｈは半ブリッジ回路の出力ＯＵＴの立ち上がりと立ち下り２つの遷移状態で負荷電流の方向を検出できる。
【０１５８】
（第７の実施形態）
図２０に示す第７の実施形態は第１の実施形態の駆動回路を用いてＨブリッジ回路を構成した場合の実施例である。以下に、この第７の実施形態の動作説明をする。
図２０に第１の実施形態の駆動回路を用いたＨブリッジ回路を示す。
【０１５９】
Ｈブリッジ回路は２つあり、それを１つのペアとして負荷１１を駆動する回路である。これら２つの回路をフォワード側回路５０とリバース側回路６０と呼ぶ。
Ｈブリッジ回路で駆動される負荷１１はフォワード側回路５０の出力端子ＦＯＵTとリバース側回路６０の出力端子ＲＯＵＴとの間に挿入される。
フォワード側回路５０とリバース側回路６０は同じものであり、それぞれの回路は半ブリッジ回路で構成される。以下に半ブリッジ回路の構成を説明するが、フォワード側とリバース側とは同じものため、便宜上フォワード側の半ブリッジ回路について説明をする。
【０１６０】
このフォワード側半ブリッジ回路５０は：オフ期間中にその制御端子に容量性の電流が流れる２個のパワーＭＯＳＦＥＴトランジスタなどのスイッチングデバイスＴ１とＴ２と；トランジスタＴ１とＴ２をそれぞれ駆動する駆動回路ＦＤＵとＦＤＬと；この半ブリッジ回路を駆動する駆動信号を信号処理して上側トランジスタＴ１を駆動する上側駆動回路ＦＤＵへ入力される上側駆動信号ＦＧＵＤと下側トランジスタＴ２を駆動する下側駆動回路ＦＤＬへ入力される下側駆動信号ＦＧＬＤとを生成する駆動制御回路５と；上側駆動回路ＦＤＵへＦＧＵＤ信号を伝達するレベルシフト６と；上側駆動回路ＦＤＵのセレクタの入力信号と下側駆動回路ＦＤＬのセレクタの入力信号との極性を反転させるインバータ１０とで、構成される。
【０１６１】
そしてＨブリッジ回路は：上述の構成の２つの半ブリッジ回路５０，６０と；出力端子ＦＯＵＴとＲＯＵＴとの間にされる負荷１１の駆動方向を判別するための入力信号方向判別回路７０とで、構成される。
【０１６２】
入力信号方向判別回路７０は、Ｈブリッジ回路の２つの入力信号すなわちフォワード側回路５０の駆動信号ＦＤとリバース側回路６０の駆動信号ＲＤを検知して、Ｈブリッジ回路の負荷がフォワード側回路５０をソース出力で、リバース側回路６０がシンク入力する形で駆動されているか、またはその逆方向に駆動されているか、を判別し、方向信号ＦＤＩRとＲＤＩＲをフォワード側回路５０およびリバース側回路６０に、適切な方向信号の極性で出力する。
【０１６３】
なお、入力信号方向判別回路７０の出力端子と各半ブリッジ回路のインバータの入力端子および下側駆動回路のセレクタの入力端子との間には、負荷の種類により、ある適切な遅延時間を有する遅延回路８０を設置しても良い。これは、負荷１１がインダクター成分等を持つ誘導性負荷であって、負荷駆動方向の切り替え発生時に、負荷電流の流れる方向の切り替わりが負荷駆動方向の切り替えに対して遅れる場合に対応したもので、遅延回路８０の遅延時間は負荷のインダクター成分と抵抗成分から適切な遅延時間の値が設定できる。
【０１６４】
ただし、遅延回路８０だけでは、正確なタイミングで負荷電流の方向がソース出力からシンク入力に切り替わったことがわからないため、負荷電流の方向の切り替わりを判別する方向判別回路を用いて、負荷電流の方向を検出して、それを基にして方向信号ＤＩＲを駆動回路ＤＵとＤＬに送ってもよい。この実施例は別途後述する。
【０１６５】
図２１Ａ，図２１Ｂ，図２１Ｃに図２０に図示されている入力信号方向判別回路の動作を説明する回路図とタイミング図を示す。図２１Ｂのタイミング図はフォワード側回路５０の駆動信号ＦＤとリバース側回路６０の駆動信号ＲＤの時間差が入力信号方向判別回路７０（図２１Ａ）の遅延回路の遅延時間ＤＳより大きい場合を示している。通常ＤＳの値は、Ｈブリッジ回路が負荷を駆動させるための駆動信号ＦＤとＲＤとの時間差の最少設定値に比べ、小さい時間値に設定されている。
【０１６６】
図２１Ｂ，図２１Ｃのタイミング図を用いて入力信号方向判別回路７０の働きを説明する。特に図２１Ｂは、ＦＤとＲＤ時間差がＤＳより大きい場合を示し、図２１Ｃは、ＦＤとＲＤ時間差がない場合を示す。
【０１６７】
フォワード側回路５０の駆動信号ＦＤの立ち上がりエッジにより、図２１Ｂでは図示されていないが、Ｈブリッジ回路のＦＯＵＴ端子の出力電圧は図１１、図１５、図１９に示されているようにある遅延時間後に立ち上がる。この遅延時間は負荷電流の方向および負荷電流値およびトランジスタＴ１、Ｔ２等の特性ばらつき等で変わる。またリバース側回路６０の駆動信号ＲＤの立ち上がりエッジによりＨブリッジ回路のＲＯＵＴ端子の出力電圧もＦＯＵＴ端子出力電圧と同様にある遅延時間後に立ち上がる。
【０１６８】
図２１Ｂに示されているように駆動信号ＦＤが駆動信号ＲＤに対して先行して立ち上がる場合、ＦＯＵＴ端子電圧がＲＯＵＴ端子電圧に対して先行して立ち上がる為に、負荷電流は、負荷が誘導性負荷でないような一般的な場合では、ＦＯＵＴ端子からＲＯＵT端子側へ負荷を経由して流れる。
【０１６９】
この時、入力信号方向判別回路７０はフォワード側回路５０へは方向信号ＦＤＩＲをＬレベルで出力し、リバース側回路６０へは方向信号ＲＤＩＲをＨレベルで出力する。これにより、フォワード側回路５０の上側駆動回路ＦＤＵのセレクタ３４はシンク回路３３が選択され動作し、下側駆動回路ＦＤＬのセレクタ４４はシンクトランジスタＭ２が選択され動作するようになる。同様にリバース側回路６０の上側駆動回路ＲＤＵのセレクタはシンクトランジスタＭ１が選択され動作し、下側駆動回路ＲＤＬのセレクタはシンク回路が選択され動作するようになる。
【０１７０】
フォワード側回路５０の上側駆動回路ＦＤＵと下側駆動回路ＦＤＬの回路動作、およびリバース側回路６０の上側駆動回路ＲＤＵと下側駆動回路ＲＤＬの回路動作は、負荷電流に方向に対して適切な動作である。従って入力信号方向判別回路７０は、適切な方向信号ＦＤＩＲとＲＤＩＲを出力した事により、Ｈブリッジ回路の出力端子ＦＯＵＴの出力電圧のスルーレートおよび出力端子ＲＯＵＴの出力電圧のスルーレートを適切な値に設定して電磁障害レベルを最小にすることができ、且つ、トランジスタＴ１とＴ２間のシュート・スルー（貫通状態）およびトランジスタＴ３とＴ４間のシュート・スルーを防止することができる。
【０１７１】
また、フォワード側回路５０の駆動信号ＦＤの立ち下がりエッジにより、上述の立ち上がりエッジの場合と同様に、Ｈブリッジ回路のＦＯＵＴ端子の出力電圧はある遅延時間後に立ち下がる。この遅延時間は負荷電流の方向および負荷電流値およびトランジスタＴ１、Ｔ２等の特性ばらつきで変わる。またリバース側回路６０の駆動信号ＲＤの立ち下がりエッジによりＨブリッジ回路のＲＯＵＴ端子の出力電圧もＦＯＵＴ端子出力電圧と同様にある遅延時間後に立ち下がる。
【０１７２】
図２１Ｂに示されているように駆動信号ＦＤが駆動信号ＲＤに対して先行して立ち下がる場合、ＦＯＵＴ端子電圧がＲＯＵＴ端子電圧に対して先行して立ち下がる為に、負荷電流は、負荷が誘導性負荷でないような一般的な場合では、ＲＯＵＴ端子からＦＯＵT端子側へ負荷を経由して流れる。
【０１７３】
この時、入力信号方向判別回路７０はフォワード側回路５０へは方向信号ＦＤＩＲをＨレベルで出力し、リバース側回路６０へは方向信号ＲＤＩＲをＬレベルで出力する。これにより、フォワード側回路５０の上側駆動回路ＦＤＵのセレクタはシンクトランジスタＭ１が選択され動作し、下側駆動回路ＦＤＬのセレクタはシンク回路が選択され動作するようになる。同様にリバース側回路６０の上側駆動回路ＲＤＵのセレクタはシンク回路が選択され動作し、下側駆動回路ＲＤＬのセレクタはシンクトランジスタＭ２が選択され動作するようになる。
【０１７４】
フォワード側回路５０の上側駆動回路ＦＤＵと下側駆動回路ＦＤＬの回路動作、およびリバース側回路６０の上側駆動回路ＲＤＵと下側駆動回路ＲＤＬの回路動作は、負荷電流に方向に対して適切な動作である。従って入力信号方向判別回路７０は、適切な方向信号ＦＤＩＲとＲＤＩＲを出力した事により、Ｈブリッジ回路の出力端子ＦＯＵＴの出力電圧のスルーレートおよび出力端子ＲＯＵＴの出力電圧のスルーレートを適切な値に設定して電磁障害レベルを最小にすることができ、且つ、トランジスタＴ１とＴ２間のシュート・スルー（貫通状態）およびトランジスタＴ３とＴ４間のシュート・スルーを防止することができる。
【０１７５】
図２１Ｃのタイミング図はフォワード側回路５０の駆動信号ＦＤとリバース側回路６０の駆動信号ＲＤの時間差がない場合を示している。この場合、フォワード側回路５０の駆動信号ＦＤおよびリバース側回路６０の駆動信号ＲＤの立ち上がりエッジで方向信号ＦＤＩRとＲＤＩＲはともにＬレベルとなる。それにより、Ｈブリッジ回路のフォワード側回路５０とリバース側回路６０の各上側駆動回路のセレクタはシンク回路を選択し、下側駆動回路のセレクタはシンクトランジスタＭ２を選択する。また、フォワード側回路５０の駆動信号ＦＤおよびリバース側回路６０の駆動信号ＲＤの立ち下がりエッジで方向信号ＦＤＩRとＲＤＩＲはともにＨレベルとなる。それにより、Ｈブリッジ回路のフォワード側回路５０とリバース側回路６０の各上側駆動回路のセレクタはシンクトランジスタＭ１を選択し、下側駆動回路のセレクタはシンク回路を選択する。
【０１７６】
これらの動作により、入力信号方向判別回路７０は、フォワード側回路５０の駆動信号ＦＤとリバース側回路６０の駆動信号ＲＤの時間差がない場合においても、Ｈブリッジ回路の出力端子ＦＯＵＴの出力電圧のスルーレートおよび出力端子ＲＯＵＴの出力電圧のスルーレートを適切な値に設定でき電磁障害レベルを最小にすることができ、且つ、トランジスタＴ１とＴ２間のシュート・スルー（貫通状態）およびトランジスタＴ３とＴ４間のシュート・スルーを防止することが可能となる。
【０１７７】
なお、図２０に図示したＨブリッジ回路の入力信号方向判別回路７０を図２２Ａ，図２２Ｂ，図２２Ｃに図示した回路構成の入力信号方向判別回路７０’におきかえても良い。特に図２２Ｂは、ＦＤとＲＤ時間差がＤＳより大きい場合を示し、図２２Ｃは、ＦＤとＲＤ時間差がない場合を示す。
【０１７８】
この入力信号方向判別回路７０’を用いてもフォワード側回路５０の駆動信号ＦＤとリバース側回路６０の駆動信号ＲＤの時間差が遅延時間ＤＳより大きい場合の効果及び作用は図２１Ａ，図２１Ｂ，図２１Ｃに図示した入力信号方向判別回路７０のものと同じである。ただし、駆動信号ＦＤと駆動信号ＲＤの時間差がない場は方向信号ＦＤＩＲとＲＤＩＲの極性が図２１Ａ，図２１Ｂ，図２１Ｃのものとは異なる。
【０１７９】
なお、この第７の実施形態では、第１の実施形態の駆動回路をＨブリッジ回路に適用していたが、駆動回路を図３２と図３３に図示した３相インバータ回路あるいは多相インバータ回路に応用しても良い。これらのインバータへの応用は、図２０のＨブリッジ回路の構成図から容易に想像し理解できる為その説明は割愛し、ここでは、３相インバータの場合の入力信号方向判別回路の構成図例を図２３Ａ，図２３Ｂと図２４に図示するにとどめるだけにする。図２３Ａ，図２３Ｂは３相インバータの入力信号方向判別回路の構成図例とタイミング図を示している。このタイミング図では、３相インバータ回路のＵ相の駆動信号ＵＤとＶ相の駆動信号ＶＤとＷ相の駆動信号ＷＤから、各相の方向信号ＵＤＩＲとＶＤＩＲとＷＤＩＲとがどのように出力されるかを図示し説明している。
【０１８０】
このタイミング図の駆動信号ＵＤ、ＶＤ、ＷＤの関係から、各信号の立ち上がりエッジ時は、各相の方向信号ＵＤＩＲとＶＤＩＲとＷＤＩＲは、Ｕ相が負荷電流をソース出力し、Ｖ相とＷ相は負荷電流をシンク入力している状態を、各相の半ブリッジ回路の駆動回路に設定させている。
【０１８１】
また各信号の立ち下がりエッジ時は、各相の方向信号ＵＤＩＲとＶＤＩＲとＷＤＩＲは、Ｖ相が負荷電流をソース出力し、Ｕ相とＷ相は負荷電流をシンク入力している状態を、各相の半ブリッジ回路の駆動回路に設定させている。また図２４に別の３相インバータの入力信号方向判別回路の構成図例を図示する。これは図２２ＡのＨブリッジ回路のものを３相用に応用したものである。
【０１８２】
これらの方向信号の方向設定は、負荷がインダクター成分のない抵抗負荷の場合では、正しい設定となっている。しかしながら、インダクター成分のある誘導性負荷や誘起電圧を発生するモータ負荷の場合には、各相の負荷電流の流れが各相の出力電圧と一致せず、これらの方向信号の方向設定は各相の負荷電流に対して正しい設定となっていない。
【０１８３】
インバータの負荷がインダクター成分のある誘導性負荷や誘起電圧を発生するモータ負荷の場合にも適切に各相の負荷電流の方向を検出し、方向信号を各相の半ブリッジ回路の駆動回路のセレクタに送る駆動方向判別回路を用いたＨブリッジ回路の実施例を後述する。このＨブリッジ回路の実施例の考えはそのまま３相インバータまたは多相インバータにも展開できる。
【０１８４】
（第８の実施形態）
図２５に示す第８の実施形態は、第１の実施形態の駆動回路と第２の実施形態の駆動方向判別回路１００を用いた半ブリッジ回路を２組用いてＨブリッジ回路を構成した場合の実施例である。
このＨブリッジ回路の動作原理は第２の実施形態の駆動回路と第２の実施形態の駆動方向判別回路１００を用いた半ブリッジ回路のものと同じなので、この実施例の動作に関する説明は割愛する。
【０１８５】
なお、第８の実施形態は、第１の実施形態の駆動回路と第２の実施形態の駆動方向判別回路１００を用いたＨブリッジ回路としたが、第８の実施形態としてはＨブリッジ回路でなく図３４と図３５に図示した３相インバータ回路あるいは多相インバータ回路としても良い。
【０１８６】
また図２６に同じく、第１の実施形態の駆動回路と第２の実施形態の駆動方向判別回路１００を用いたＨブリッジ回路を構成した実施例を図示する。これは図２５のＨブリッジ回路からリバース側回路の半ブリッジ回路の駆動方向判別回路１００を削除したものである。Ｈブリッジ回路の場合、半ブリッジ回路が２相しかなく、１相分のフォワード側回路の半ブリッジ回路出力の負荷駆動電流方向が判別できれば、他方のリバース側回路の半ブリッジ回路出力の負荷駆動電流方向が決まってしまうために、リバース側回路の駆動方向判別回路１００が削除できる。３相インバータ回路または多相インバータ回路では各相の半ブリッジ回路ごとに駆動方向判別回路１００は必要となる。
【０１８７】
（第９の実施形態）
図２７に示す第９の実施形態は、第１の実施形態の駆動回路と第３の実施形態で説明した駆動方向判別回路２００を用いた半ブリッジ回路を２組用い、そして第７の実施形態で説明した入力信号方向判別回路を用いて、Ｈブリッジ回路を構成した場合の実施例である。
このＨブリッジ回路の動作原理は第３の実施形態の半ブリッジ回路の説明と第７の実施形態のＨブリッジ回路の説明とで重複するので、この実施例の動作に関する説明は割愛する。
なお、第９の実施形態は第１の実施形態の駆動回路と第３の実施形態で説明した駆動方向判別回路２００を用いたＨブリッジ回路としたが、第９の実施形態としてはＨブリッジ回路でなく図３６と図３７に図示した３相インバータ回路あるいは多相インバータ回路としても良い。
【０１８８】
（第１０の実施形態）
図２８に示す第１０の実施形態は第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００を用いた半ブリッジ回路を２組用いてＨブリッジ回路を構成した場合の実施例である。
このＨブリッジ回路の動作原理は第４の実施形態における駆動回路と第３の実施形態の駆動方向判別回路３００を用いた半ブリッジ回路のものと同じなので、この実施例の動作に関する説明は割愛する。
なお、第１０の実施形態は第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００を用いたＨブリッジ回路としたが、第１０の実施形態としてはＨブリッジ回路でなく図３８と図３９に図示した３相インバータ回路あるいは多相インバータ回路としても良い。
【０１８９】
また図２９に同じく、第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００を用いたＨブリッジ回路を構成した実施例を図示する。これは図２８のＨブリッジ回路からリバース側回路の半ブリッジ回路の駆動方向判別回路３００を削除したものである。Ｈブリッジ回路の場合、半ブリッジ回路が２相しかなく、１相分のフォワード側回路の半ブリッジ回路出力の負荷駆動電流方向が判別できれば、他方のリバース側回路の半ブリッジ回路出力の負荷駆動電流方向が決まってしまうために、リバース側回路の駆動方向判別回路１００が削除できる。３相インバータ回路または多相インバータ回路では各相の半ブリッジ回路ごとに駆動方向判別回路３００は必要となる。
【０１９０】
（第１１の実施形態）
図３０に示す第１１の実施形態は、第１の実施形態の駆動回路と第５の実施形態で説明した駆動方向判別回路４００を用いた半ブリッジ回路を２組用い、そして第７の実施形態で説明した入力信号方向判別回路を用いて、Ｈブリッジ回路を構成した場合の実施例である。
【０１９１】
このＨブリッジ回路の動作原理は第５の実施形態の半ブリッジ回路の説明と第７の実施形態のＨブリッジ回路の説明とで重複するので、この実施例の動作に関する説明は割愛する。
【０１９２】
なお、第１１の実施形態は第１の実施形態の駆動回路と第５の実施形態で説明した駆動方向判別回路４００を用いたＨブリッジ回路としたが、第１１の実施形態としてはＨブリッジ回路でなく図４０と図４１に図示した３相インバータ回路あるいは多相インバータ回路としても良い。
【０１９３】
（第１２の実施形態）
図３１に示す第１2の実施形態は第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００と駆動方向判別回路３００Ｈとを用いた半ブリッジ回路を２組用いてＨブリッジ回路を構成した場合の実施例である。
【０１９４】
このＨブリッジ回路の動作原理は第６の実施形態の第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００と駆動方向判別回路３００Ｈとを用いた半ブリッジ回路のものと同じなので、この実施例の動作に関する説明は割愛する。
【０１９５】
なお、第１２の実施形態は第１の実施形態の駆動回路と第３の実施形態の駆動方向判別回路３００および駆動方向判別回路３００Ｈを用いたＨブリッジ回路としたが、第１２の実施形態としてはＨブリッジ回路でなく図４２と図４３に図示した３相インバータ回路あるいは多相インバータ回路としても良い。
【産業上の利用可能性】
【０１９６】
以上説明したように、本発明は、半導体集積回路装置に搭載される駆動装置は、
スイッチングデバイスのオフ期間中に制御端子に容量性の電流が流れるスイッチングデバイスを駆動するための駆動回路と、この駆動回路が駆動する負荷電流の方向を判別する駆動方向判別回路とを有する。この構成により、2組のスイッチングデバイスと、駆動回路と駆動方向判別回路との組み合わせを用いた半ブリッジ回路は、出力電圧の変化による電磁障害レベルを最適に調整することができ、かつ貫通モード（シュートスルーあるいは誤点孤）を防止でき、スイッチングデバイスで負荷を駆動するのに最適な半ブリッジ回路となる。
【符号の説明】
【０１９７】
１ 上側トランジスタ
２ 下側トランジスタ
３ 上側駆動回路
４ 下側駆動回路
５ 駆動制御回路
６ レベルシフト
７ 負荷スイッチ
８ 切替手段
９ 遅延回路
１０ インバータ
１１ 負荷
【特許請求の範囲】
【請求項１】
制御端子を有しているスイッチングデバイスのオフ期間中に前記制御端子を経て容量性の電流が流れるスイッチングデバイスを駆動する駆動回路であって、
前記スイッチングデバイスをオンまたはオフさせる制御信号を受けるための入力端子と、
前記入力端子の第１レベルまたは第２レベル信号に応じて前記デバイスの前記制御端子に駆動電流をソース出力するソース回路と、
前記入力端子の第２レベルまたは第１レベル信号に応じて前記スイッチングデバイスの前記制御端子に駆動電流をシンク出力するシンク回路と、
前記スイッチングデバイスのオフ期間中に制御端子を経て容量性の電流をシンクする電流シンクトランジスタと、
前記入力端子の信号に応じて前記ソース回路の入力駆動信号と、前記シンク回路あるいは前記シンクトランジスタへの入力駆動信号とを生成するＩ／Ｆ回路と、
前記シンク回路または前記シンクトランジスタへの入力駆動信号を前記シンク回路かあるいは前記シンクトランジスタのどちらに入力駆動信号として出力するかを選択するセレクタと、
この選択動作を制御する前記セレクタへの選択信号を受ける入力端子とを
備えていることを特徴とする駆動回路。
【請求項２】
前記セレクタは、前記入力駆動信号を前記シンク回路に出力してこのシンク回路を駆動する時は前記シンクトランジスタをオフさせる信号を送り、また前記入力駆動信号を前記シンクトランジスタの制御端子に出力してこのトランジスタを駆動する時は前記シンク回路をオフさせる信号を送るかあるいは前記シンク回路を継続してオンさせる信号を送る事を特徴とする、請求項１に記載の駆動回路。
【請求項３】
前記ソース回路のソース電流と前記シンク回路のシンク電流は、前記スイッチングデバイスの制御端子に適切な駆動電流を与え、複数の前記スイッチングデバイスと前記駆動回路で構成される半ブリッジ回路、Ｈブリッジ回路、３相インバータ回路等の出力電圧のスルーレートを適切な値に設定する事を特徴とする請求項１に記載の駆動回路。
【請求項４】
前記電流シンクトランジスタの電流能力は十分にあり、前記スイッチングデバイスの制御端子に流れる容量性電流を十分に吸い込める事を特徴とする請求項１に記載の駆動回路。
【請求項５】
負荷への電流供給を制御する上側スイッチングデバイス(Ｔ１)と下側スイッチングデバイス(Ｔ２)と、
前記上側スイッチングデバイス(Ｔ１)と下側スイッチングデバイス(Ｔ２)をそれぞれ駆動する上側駆動回路(ＤＵ)と下側駆動回路(ＤＬ)と、
上側スイッチングデバイス(Ｔ１)を駆動するため、上側駆動回路(ＤＵ)へ入力される上側駆動信号(ＧＵＤ)を生成すると共に、下側スイッチングデバイス(Ｔ２)を駆動するため、下側駆動回路(ＤＬ)へ入力される下側駆動信号(ＧＬＤ)を生成する駆動制御回路と、
上側駆動回路(ＤＵ)へ上側駆動信号(ＧＵＤ)を伝達するレベルシフトと、
負荷への電流方向を切り替える切替手段と、
前記切替手段からの方向信号の極性を反転させるインバータと
を有し、
前記上側駆動回路(ＤＵ)は、
前記上側スイッチングデバイス(Ｔ１)をオンまたはオフさせる制御信号を受けるための入力端子と、
前記入力端子の第１レベルまたは第２レベル信号に応じて前記上側スイッチングデバイス(Ｔ１)の前記制御端子に駆動電流をソース出力する上側ソース回路と、
前記入力端子の第２レベルまたは第１レベル信号に応じて前記上側スイッチングデバイス(Ｔ１)の前記制御端子に駆動電流をシンク出力する上側シンク回路と、
前記上側スイッチングデバイス(Ｔ１)のオフ期間中に制御端子を経て容量性の電流をシンクする上側シンクトランジスタ(Ｍ１)と、
前記入力端子の信号に応じて前記上側ソース回路への第１入力駆動信号を生成すると共に、前記上側シンク回路あるいは前記上側シンクトランジスタ(Ｍ１)への第２入力駆動信号とを生成する上側Ｉ／Ｆ回路と、
前記第２入力駆動信号を、前記インバータからの信号に基づき、前記上側シンク回路または前記上側シンクトランジスタのいずれかに選択供給するセレクタとを有する一方、
前記下側駆動回路(ＤＬ)は、
前記下側スイッチングデバイス(Ｔ２)をオンまたはオフさせる制御信号を受けるための入力端子と、
前記入力端子の第１レベルまたは第２レベル信号に応じて前記下側スイッチングデバイス(Ｔ２)の前記制御端子に駆動電流をソース出力する下側ソース回路と、
前記入力端子の第２レベルまたは第１レベル信号に応じて前記下側スイッチングデバイス(Ｔ２)の前記制御端子に駆動電流をシンク出力する下側シンク回路と、
前記下側スイッチングデバイス(Ｔ２)のオフ期間中に制御端子を経て容量性の電流をシンクする下側シンクトランジスタ(Ｍ２)と、
前記入力端子の信号に応じて前記下側ソース回路への第１入力駆動信号を生成すると共に、前記下側シンク回路あるいは前記下側シンクトランジスタ(Ｍ２)への第２入力駆動信号とを生成する下側Ｉ／Ｆ回路と、
前記第２入力駆動信号を、前記切替手段からの信号に基づき、前記下側シンク回路または前記下側シンクトランジスタのいずれかに選択供給するセレクタと
を有することを特徴とする駆動装置。
【請求項６】
更に、前記切替手段からの方向信号を所定時間遅延させる遅延回路を有することを特徴とする請求項５に記載の駆動装置。
【請求項７】
更に駆動方向判別回路を有し、
該駆動方向判別回路は、
前記負荷への出力電圧が所定の閾値電圧を越えているかどうかを検出するヒステリシス・コンパレータと、
前記コンパレータへの出力及び、前記上側駆動信号(GUD)と前記下側駆動信号(GLD)の少なくともいずれか一方を用い、負荷に流れる電流が正方向か、逆方向かを検出して、第１方向検出信号(ＬＤ)又は第２方向検出信号(ＨＤ)を出力する方向検出回路と、
前記第１方向検出信号(ＬＤ)の一方のエッジを検出して第１パルスを出力する一方、第１方向検出信号(ＬＤ)の他方のエッジを検出して第２パルスを出力する、第１微分パルス回路と、
前記第２方向検出信号(ＨＤ)の一方のエッジを検出して第３パルスを出力する一方、第２方向検出信号(ＨＤ)の他方のエッジを検出して第４パルスを出力する、第２微分パルス回路と、
前記第２パルス、第４パルスを第１論理和で一つ出力にまとめると共に、前記第１パルス、第３パルスを第２論理和で一つ出力にまとめるパルス加算回路と、
パルス加算回路の出力を受けてセットまたはリセットするフリップフロップと
を有することを特徴とする請求項５に記載の駆動装置。
【請求項８】
前記ヒステリシス・コンパレータは、高い閾値電圧と低い閾値電圧を有し、前記負荷への出力電圧が高い閾値電圧より上がると第１レベルを出力する一方、前記負荷への出力電圧が低い閾値電圧より下がると第２レベルを出力することを特徴とする請求項７に記載の駆動装置。
【請求項９】
前記負荷への出力電圧は、上側スイッチングデバイスＴ１と下側スイッチングデバイスＴ２よりも下流側で検出することを特徴とする請求項７に記載の駆動装置。
【請求項１０】
前記負荷への出力電圧は、上側スイッチングデバイスＴ１と下側スイッチングデバイスＴ２よりも上流側で検出することを特徴とする請求項７に記載の駆動装置。
【請求項１１】
更に、前記ヒステリシス・コンパレータからの出力を所定時間遅延させる遅延回路を有することを特徴とする請求項７に記載の駆動装置。
【請求項１２】
更に、前記切替手段からの方向信号の一方にエッジを検出して第５パルスを出力する一方、該方向信号の他方のエッジを検出して第６パルスを出力する、第３微分パルス回路を有し、
第５パルスを前記第２論理和に加える一方、第６パルスを前記第１論理和に加えることを特徴とする請求項７に記載の駆動装置。
【請求項１３】
前記駆動方向判別回路は、前記上側駆動回路(ＤＵ)と前記下側駆動回路(ＤＬ)と共通用に一つ設けたことを特徴とする請求項７に記載の駆動装置。
【請求項１４】
前記駆動方向判別回路は、前記上側駆動回路(ＤＵ)と前記下側駆動回路(ＤＬ)とにそれぞれ一つづつ設けたことを特徴とする請求項７に記載の駆動装置。
【請求項１５】
前記負荷への電流供給が２相の場合、それぞれの相に対し、個別に電流供給を制御することを特徴とする請求項５に記載の駆動装置。
【請求項１６】
前記負荷への電流供給が３相の場合、それぞれの相に対し、個別に電流供給を制御することを特徴とする請求項５に記載の駆動装置。
【請求項１】
制御端子を有しているスイッチングデバイスのオフ期間中に前記制御端子を経て容量性の電流が流れるスイッチングデバイスを駆動する駆動回路であって、
前記スイッチングデバイスをオンまたはオフさせる制御信号を受けるための入力端子と、
前記入力端子の第１レベルまたは第２レベル信号に応じて前記デバイスの前記制御端子に駆動電流をソース出力するソース回路と、
前記入力端子の第２レベルまたは第１レベル信号に応じて前記スイッチングデバイスの前記制御端子に駆動電流をシンク出力するシンク回路と、
前記スイッチングデバイスのオフ期間中に制御端子を経て容量性の電流をシンクする電流シンクトランジスタと、
前記入力端子の信号に応じて前記ソース回路の入力駆動信号と、前記シンク回路あるいは前記シンクトランジスタへの入力駆動信号とを生成するＩ／Ｆ回路と、
前記シンク回路または前記シンクトランジスタへの入力駆動信号を前記シンク回路かあるいは前記シンクトランジスタのどちらに入力駆動信号として出力するかを選択するセレクタと、
この選択動作を制御する前記セレクタへの選択信号を受ける入力端子とを
備えていることを特徴とする駆動回路。
【請求項２】
前記セレクタは、前記入力駆動信号を前記シンク回路に出力してこのシンク回路を駆動する時は前記シンクトランジスタをオフさせる信号を送り、また前記入力駆動信号を前記シンクトランジスタの制御端子に出力してこのトランジスタを駆動する時は前記シンク回路をオフさせる信号を送るかあるいは前記シンク回路を継続してオンさせる信号を送る事を特徴とする、請求項１に記載の駆動回路。
【請求項３】
前記ソース回路のソース電流と前記シンク回路のシンク電流は、前記スイッチングデバイスの制御端子に適切な駆動電流を与え、複数の前記スイッチングデバイスと前記駆動回路で構成される半ブリッジ回路、Ｈブリッジ回路、３相インバータ回路等の出力電圧のスルーレートを適切な値に設定する事を特徴とする請求項１に記載の駆動回路。
【請求項４】
前記電流シンクトランジスタの電流能力は十分にあり、前記スイッチングデバイスの制御端子に流れる容量性電流を十分に吸い込める事を特徴とする請求項１に記載の駆動回路。
【請求項５】
負荷への電流供給を制御する上側スイッチングデバイス(Ｔ１)と下側スイッチングデバイス(Ｔ２)と、
前記上側スイッチングデバイス(Ｔ１)と下側スイッチングデバイス(Ｔ２)をそれぞれ駆動する上側駆動回路(ＤＵ)と下側駆動回路(ＤＬ)と、
上側スイッチングデバイス(Ｔ１)を駆動するため、上側駆動回路(ＤＵ)へ入力される上側駆動信号(ＧＵＤ)を生成すると共に、下側スイッチングデバイス(Ｔ２)を駆動するため、下側駆動回路(ＤＬ)へ入力される下側駆動信号(ＧＬＤ)を生成する駆動制御回路と、
上側駆動回路(ＤＵ)へ上側駆動信号(ＧＵＤ)を伝達するレベルシフトと、
負荷への電流方向を切り替える切替手段と、
前記切替手段からの方向信号の極性を反転させるインバータと
を有し、
前記上側駆動回路(ＤＵ)は、
前記上側スイッチングデバイス(Ｔ１)をオンまたはオフさせる制御信号を受けるための入力端子と、
前記入力端子の第１レベルまたは第２レベル信号に応じて前記上側スイッチングデバイス(Ｔ１)の前記制御端子に駆動電流をソース出力する上側ソース回路と、
前記入力端子の第２レベルまたは第１レベル信号に応じて前記上側スイッチングデバイス(Ｔ１)の前記制御端子に駆動電流をシンク出力する上側シンク回路と、
前記上側スイッチングデバイス(Ｔ１)のオフ期間中に制御端子を経て容量性の電流をシンクする上側シンクトランジスタ(Ｍ１)と、
前記入力端子の信号に応じて前記上側ソース回路への第１入力駆動信号を生成すると共に、前記上側シンク回路あるいは前記上側シンクトランジスタ(Ｍ１)への第２入力駆動信号とを生成する上側Ｉ／Ｆ回路と、
前記第２入力駆動信号を、前記インバータからの信号に基づき、前記上側シンク回路または前記上側シンクトランジスタのいずれかに選択供給するセレクタとを有する一方、
前記下側駆動回路(ＤＬ)は、
前記下側スイッチングデバイス(Ｔ２)をオンまたはオフさせる制御信号を受けるための入力端子と、
前記入力端子の第１レベルまたは第２レベル信号に応じて前記下側スイッチングデバイス(Ｔ２)の前記制御端子に駆動電流をソース出力する下側ソース回路と、
前記入力端子の第２レベルまたは第１レベル信号に応じて前記下側スイッチングデバイス(Ｔ２)の前記制御端子に駆動電流をシンク出力する下側シンク回路と、
前記下側スイッチングデバイス(Ｔ２)のオフ期間中に制御端子を経て容量性の電流をシンクする下側シンクトランジスタ(Ｍ２)と、
前記入力端子の信号に応じて前記下側ソース回路への第１入力駆動信号を生成すると共に、前記下側シンク回路あるいは前記下側シンクトランジスタ(Ｍ２)への第２入力駆動信号とを生成する下側Ｉ／Ｆ回路と、
前記第２入力駆動信号を、前記切替手段からの信号に基づき、前記下側シンク回路または前記下側シンクトランジスタのいずれかに選択供給するセレクタと
を有することを特徴とする駆動装置。
【請求項６】
更に、前記切替手段からの方向信号を所定時間遅延させる遅延回路を有することを特徴とする請求項５に記載の駆動装置。
【請求項７】
更に駆動方向判別回路を有し、
該駆動方向判別回路は、
前記負荷への出力電圧が所定の閾値電圧を越えているかどうかを検出するヒステリシス・コンパレータと、
前記コンパレータへの出力及び、前記上側駆動信号(GUD)と前記下側駆動信号(GLD)の少なくともいずれか一方を用い、負荷に流れる電流が正方向か、逆方向かを検出して、第１方向検出信号(ＬＤ)又は第２方向検出信号(ＨＤ)を出力する方向検出回路と、
前記第１方向検出信号(ＬＤ)の一方のエッジを検出して第１パルスを出力する一方、第１方向検出信号(ＬＤ)の他方のエッジを検出して第２パルスを出力する、第１微分パルス回路と、
前記第２方向検出信号(ＨＤ)の一方のエッジを検出して第３パルスを出力する一方、第２方向検出信号(ＨＤ)の他方のエッジを検出して第４パルスを出力する、第２微分パルス回路と、
前記第２パルス、第４パルスを第１論理和で一つ出力にまとめると共に、前記第１パルス、第３パルスを第２論理和で一つ出力にまとめるパルス加算回路と、
パルス加算回路の出力を受けてセットまたはリセットするフリップフロップと
を有することを特徴とする請求項５に記載の駆動装置。
【請求項８】
前記ヒステリシス・コンパレータは、高い閾値電圧と低い閾値電圧を有し、前記負荷への出力電圧が高い閾値電圧より上がると第１レベルを出力する一方、前記負荷への出力電圧が低い閾値電圧より下がると第２レベルを出力することを特徴とする請求項７に記載の駆動装置。
【請求項９】
前記負荷への出力電圧は、上側スイッチングデバイスＴ１と下側スイッチングデバイスＴ２よりも下流側で検出することを特徴とする請求項７に記載の駆動装置。
【請求項１０】
前記負荷への出力電圧は、上側スイッチングデバイスＴ１と下側スイッチングデバイスＴ２よりも上流側で検出することを特徴とする請求項７に記載の駆動装置。
【請求項１１】
更に、前記ヒステリシス・コンパレータからの出力を所定時間遅延させる遅延回路を有することを特徴とする請求項７に記載の駆動装置。
【請求項１２】
更に、前記切替手段からの方向信号の一方にエッジを検出して第５パルスを出力する一方、該方向信号の他方のエッジを検出して第６パルスを出力する、第３微分パルス回路を有し、
第５パルスを前記第２論理和に加える一方、第６パルスを前記第１論理和に加えることを特徴とする請求項７に記載の駆動装置。
【請求項１３】
前記駆動方向判別回路は、前記上側駆動回路(ＤＵ)と前記下側駆動回路(ＤＬ)と共通用に一つ設けたことを特徴とする請求項７に記載の駆動装置。
【請求項１４】
前記駆動方向判別回路は、前記上側駆動回路(ＤＵ)と前記下側駆動回路(ＤＬ)とにそれぞれ一つづつ設けたことを特徴とする請求項７に記載の駆動装置。
【請求項１５】
前記負荷への電流供給が２相の場合、それぞれの相に対し、個別に電流供給を制御することを特徴とする請求項５に記載の駆動装置。
【請求項１６】
前記負荷への電流供給が３相の場合、それぞれの相に対し、個別に電流供給を制御することを特徴とする請求項５に記載の駆動装置。
【図１】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２３Ａ】
【図２３Ｂ】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２３Ａ】
【図２３Ｂ】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【公開番号】特開２０１１−２４４１９１（Ｐ２０１１−２４４１９１Ａ）
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願番号】特願２０１０−１１４２６７（Ｐ２０１０−１１４２６７）
【出願日】平成２２年５月１８日（２０１０．５．１８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願日】平成２２年５月１８日（２０１０．５．１８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
[ Back to top ]