高圧検出デバイスを備えた回路を制御する方法および装置
【課題】外部部品の数を少なくし、かつ、効率の良い小形パワートランジスタを制御要素に採用することで、安価で、より望ましい制御を行う。
【解決手段】高圧検出デバイスを備えた制御回路。本回路は、第１の端子、第２の端子、第３の端子を持つ、第１の基板中に設けられた第１のトランジスタを含む。第１のトランジスタの第１の端子は、外部電圧に接続されている。第１のトランジスタの第１の端子と第２の端子との間の電圧が、第１のトランジスタのピンチオフ電圧よりも低いときには、第１のトランジスタの第３の端子に供給される電圧は、第１のトランジスタの第１の端子と第２の端子との間の電圧にほぼ比例する。第１のトランジスタの第１の端子と第２の端子との間の電圧が、第１のトランジスタのピンチオフ電圧よりも高いときには、第１のトランジスタの第３の端子に供給される電圧は、ほぼ一定で、第１のトランジスタの第１の端子と第２の端子との間の電圧よりも低い。
【解決手段】高圧検出デバイスを備えた制御回路。本回路は、第１の端子、第２の端子、第３の端子を持つ、第１の基板中に設けられた第１のトランジスタを含む。第１のトランジスタの第１の端子は、外部電圧に接続されている。第１のトランジスタの第１の端子と第２の端子との間の電圧が、第１のトランジスタのピンチオフ電圧よりも低いときには、第１のトランジスタの第３の端子に供給される電圧は、第１のトランジスタの第１の端子と第２の端子との間の電圧にほぼ比例する。第１のトランジスタの第１の端子と第２の端子との間の電圧が、第１のトランジスタのピンチオフ電圧よりも高いときには、第１のトランジスタの第３の端子に供給される電圧は、ほぼ一定で、第１のトランジスタの第１の端子と第２の端子との間の電圧よりも低い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、電子回路中に用いられる制御要素に関し、詳細には、本発明は、高圧パワートランジスタを備えた制御要素に関する。
【背景技術】
【０００２】
集積化パワートランジスタを備えた制御要素の設計における主要目標の２つは、費用と性能である。費用については、一般に、電子回路中で必要とされる外部部品の数を少なくし、また、さらに小形で、さらに効率的なパワートランジスタを使用すれば減らすことができる。性能については、効率を高めるさらに効率の良いパワートランジスタを採用し、また、製造によるむらを少なくして、パワートランジスタで伝えられるピーク電流などの重要なパラメータをより適切に制御できるようにすることで高めることができる。
【０００３】
電源は、パワートランジスタを備えた制御要素を利用する電子回路の一例である。或る公知の電源の始動機能は、高圧ＤＣを、ブリッジ整流器から制御回路に供給する抵抗器により果たされる。あいにく、始動機能用抵抗器は、高価であって、かつ電源内に広い領域を必要とし、また、始動機能を完了した後でも、絶えず電力を消費するので、給電の効率を低下させる。公知電源の電流制限機能は、パワートランジスタの電源に直列に入れてある検出抵抗器により実現される。この公知手法の欠点は、パワートランジスタの電源に直列に入れてある検出抵抗器の費用、サイズ、電力消費である。
【０００４】
他の公知電源では、電源チップ内の電圧調整器を使用して、上述の始動機能の抵抗器を取り替える。この電源チップ中の電圧調整器は、始動機能を完了した後ではオフにされ、したがって、上述の電源に固有の余分の電力消費が排除される。しかしながら、電源チップ中の電圧調整器は、電源チップ上で、かなり大きい領域を使用し、さらに、静電放電（ＥＳＤ）や、安全動作領域（ＳＯＡ）での損傷も起こしやすい。
【発明を実施するための最良の形態】
【０００５】
本発明は、限定的ではなく、例示として添付図面に詳細に図示されている。
【０００６】
高圧検出素子を備えた制御回路を利用する新規な回路が開示されている。以下の説明では、本発明を充分理解するために、特定の細部が多数、記述されている。しかしながら、特定の細部を使用して、本発明を実施する必要はないことが、通常の当業者には明らかになろう。他の場合には、本発明を不明瞭にするのを避けるために、周知の材料または方法については、詳しく説明していない。
【０００７】
以下の説明は、電源の例を用いて、本発明の恩恵を例示している。これらの手法は、電源への使用に限定されず、例えば、１００ボルト以上の高圧印加に用いられる制御要素を採用したどんな電子回路にも適用できることは当業者には明らかになろう。
【０００８】
一般に、本発明の実施形態による電源は、制御回路とともに、基板中に組み込まれた高圧検出素子を含む。一実施形態では、この高圧検出素子はタップ要素付きのオフライン・トランジスタでよい。本発明の実施形態により、タップ要素付きのオフライン・トランジスタでもたらされる利点は、このようなタップ要素に利用される領域が、パワートランジスタ上よりも、制御回路上の方が安価であることである。他の利点は、パワートランジスタが簡略化されることである。さらに他の利点は、一緒に実装される２つ以上のチップを含むハイブリッド（混成）用途と、単一のトランジスタ・パッケージを含むディスクリート（個別）用途に、同一のパワートランジスタ設計を使用できることである。
【０００９】
例えば、図１は、外部電圧ＶEXTERNALに接続されている電源制御要素１１５と、パワートランジスタ１２１を示すブロック図である。描かれた実施形態に示されるように、電源制御要素１１５は、制御回路１２９と高圧検出素子１２３が組み込まれている半導体基板１１７を含む。この図示された実施形態では、パワートランジスタ１２１は、外部電圧ＶEXTERNALに接続されており、パワートランジスタ１２１は、制御回路１２９に応答して制御される。高圧検出素子１２３は、外部電圧ＶEXTERNALを検出するように結合され、制御回路１２９は、一実施形態において、高圧検出素子１２３により検出された電圧に応答するように結合されている。
【００１０】
図２は、本発明の一実施形態により、電源制御要素１１５の一実施形態を含む電源１０１の一実施形態の回路図を示している。図示されるように、電源１０１は、交流（ＡＣ）電圧ＶACを受け取って、整流するように結合された整流器１０３を含む。コンデンサ１０５は、整流器１０３の整流された出力をフィリタリングするために、整流器１０３の出力部間に結合されている。一実施形態では、電力伝達要素１０７は、電力整流器１０３とコンデンサ１０５による整流電圧を、一次巻線１０９で受け取るように結合されている。一実施形態では、電力伝達要素１０７は出力巻線１１１とバイアス巻線１１３も含む。電源制御要素１１５に応答して、電力が、一次巻線１０９から、出力巻線１１１とバイアス巻線１１３に、電力伝達要素１０７を横切って伝達される。
【００１１】
作動時に、半導体基板１１７上の制御回路１２９は、駆動信号を生成して、パワートランジスタ１２１のスイッチングを制御して、一次巻線１０９から、出力巻線１１１とバイアス巻線１１３への電力伝達を制御する。一実施形態では、制御回路１２９は、本発明の教示により、電力伝達要素１０７を通しての電力の伝達を調整するために、パルス幅変調（ＰＷＭ）回路、サイクル・スキッピング回路（cycle skipping circuitry）、または、パワートランジスタ１２１のスイッチングを制御するのに適した他の回路を含む。一実施形態では、電源１０１の出力からのフィードバック情報は、ＶBIASで提供され、制御回路１２９により受け取られる。他の実施形態では、本発明の教示により、他の公知手法を用いて、フィードバック情報を基板１１７の回路に提供してもよいことは理解できるであろう。
【００１２】
図２に示される実施形態では、電源制御要素１１５は、別の第２の基板１１９上に設けられたパワートランジスタ１２１とともにパッケージされた第１の基板１１７上に設けられた回路を含むハイブリッド・パッケージとして示されていることに留意する。他の実施形態では、例えば、第２の基板１１９上のパワートランジスタ１２１は、本発明の教示により、第１の基板１１７とは別にパッケージされる。
【００１３】
一実施形態では、第１の基板１１７は、高圧検出デバイスを含む。この高圧検出デバイスは、一実施形態において、パワートランジスタ１２１に接続されている電圧と同じ外部高圧を受け取るために、一次巻線１０９に結合された第１の端子を含むトランジスタ１２３である。図２の実施形態に示されるように、トランジスタ１２３は、駆動回路１５０に結合された第２の端子を含む。駆動回路１５０は、制御回路１２９から信号１５１を受け取るように結合されている。一実施形態では、駆動回路１５０は、信号１５１に応答してトランジスタ１２３の動作を制御する。この描かれた実施形態に示されるように、駆動回路１５０は、さらに接地１５２にも結合されている。この開示の目的では、接地は、このシステムの他のあらゆる電圧または電位を定めるか、あるいは測定するときの基準電圧または基準電位であると解される。トランジスタ１２３の第３の端子は、基板１１７中に設けられた他の回路に電圧を供給する。他の実施形態では、駆動回路１５０は、基板１１７中には含まれず、それゆえ、トランジスタ１２３の第２の端子は、その実施形態では、接地１５２に直結されている。一実施形態では、トランジスタ１２３は、ドレイン端子が一次巻線１０９に結合され、ゲート端子が接地１５２に接続され、さらに、ソース端子が、基板１１７中に設けられた他の回路に電圧を供給するタップ端子として役立つ接合形電界効果トランジスタ（ＪＦＥＴ）である。一実施形態では、トランジスタ１２３のＪＦＥＴは、高圧金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に組み込まれる。
【００１４】
説明されるように、一実施形態においてトランジスタ１２３の第３の端子すなわちタップ端子に供給される電圧は、トランジスタ１２３の第１の端子と第２の端子との間の電圧がトランジスタ１２３のピンチオフ電圧よりも低いときに、トランジスタ１２３の第１の端子と第２の端子との間の電圧にほぼ比例する。一実施形態では、トランジスタ１２３の第３の端子に供給される電圧は、トランジスタ１２３の第１の端子と第２の端子との間の電圧がトランジスタ１２３のピンチオフ電圧よりも高いときに、ほぼ一定であって、かつ、トランジスタ１２３の第１の端子と第２の端子との間の電圧よりも低い。
【００１５】
図２に示されるように、基板１１７上の回路の一実施形態は、トランジスタ１２５と、トランジスタ１２３の第３の端子から電圧を受け取るように結合された抵抗器１２７とを含む。一実施形態では、トランジスタ１２５を通して得られた電流は、制御回路１２９により受け取られるように結合され、動作の間、制御回路１２９に電力を供給し、かつ／または、始動時にコンデンサ１３１を充電する。例えば、一実施形態では、トランジスタ１２５をオン状態にすると、トランジスタ１２３の第１の端子から、トランジスタ１２３の第３の端子に電流を流して、制御回路１２９用の始動機能を与えることができる。同様に、制御回路１２９の動作用の電流を供給するように電流を流し、別の電源が必要とされないように、また、バイアス巻線１１３が排除されるようにしている。一実施形態では、始動後に、一実施形態におけるコンデンサ１３１は、動作の間、電力を制御回路１２９にも供給できる。
【００１６】
一実施形態では、基板１１７上の回路は、一端が、トランジスタ１２３の第３の端子から電圧を受け取るように結合された抵抗器１３５も含む。抵抗器１３５の他端は、トランジスタ１３３に結合されている。トランジスタ１３３は、接地１５２に接続された抵抗器１３７に結合されている。比較器１３９が一方の入力部と他方の入力部を備えている。一方の入力部は、図示されるように、トランジスタ１３３と抵抗器１３７との間のノード（接合点）に結合され、また、他方の入力部は、実施形態に示されるように、基準電圧ＶREFを受け取るように結合されている。一実施形態では、比較器１３９の出力部は、制御回路１２９に結合されている。作動時に、トランジスタ１３３、比較器１３９、抵抗器１３５、抵抗器１３７は、電流制限機能を与えられる。この電流制限機能は、制御回路１２９で利用されて、パワートランジスタ１２１を流れる電流を制限し、かつ制御する。
【００１７】
図２に示される実施形態では、パワートランジスタ１２１は、説明のために、Ｎチャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として図示されていることに留意する。他の実施形態では、例えば、バイポーラ接合形トランジスタ（ＢＪＴ）、絶縁ゲート形電界効果トランジスタ（ＩＧＦＥＴ）、サイリスタ素子などの他のタイプの適切なパワートランジスタを利用することができる。
【００１８】
基板１１９上のパワートランジスタ１２１がオン状態にあるときには、パワートランジスタ１２１のドレイン上の電圧は、パワートランジスタ１２１のオン抵抗により、パワートランジスタ１２１を流れる電流に関係づけられる。トランジスタ１２３の第３の端子の電圧は、パワートランジスタ１２１のドレイン上の電圧に比例し、したがって、パワートランジスタ１２１を流れる電流に比例する。本発明の教示により、トランジスタ１２３の第３の端子で電圧を検出して、その電圧と、基準レベルＶREFを比較することで、電流制限機能が実現される。
【００１９】
一実施形態では、基板１１７上の回路は、トランジスタ１２３の第３の端子からの電圧と接地１５２との間に接続されている、分圧器網を形成する抵抗器１４１と抵抗器１４３も含む。一実施形態では、抵抗器１４１と抵抗器１４３との間のノード（接合点）は、制御回路１２９に結合されていて、ライン検出機能を提供する。ライン検出機能は、制御回路１２９で利用されて、一次巻線１０９のライン電圧を検出する。
【００２０】
図３は、本発明の教示により、電源制御要素１１５の他の実施形態の回路図である。図示の実施形態に示されるように、図３に示される回路は、図２に示される回路と類似点を持っている。図３の実施形態に示されるように、トランジスタ１２３は、ＪＦＥＴ２４５とＭＯＳＦＥＴ２４７を含むオフライン・トランジスタである。トランジスタ１２３の第１の端子は、半導体基板１１７上で、他の制御回路とともに組み立てられている。半導体基板１１７は、パワートランジスタ１２１が組み立てられる半導体基板１１９とは別の半導体基板である。トランジスタ１２３は、パワートランジスタ１２１のドレインと同一の、電力伝達要素１０７からの外部ノードに結合されている。上で図２に示され、かつ説明されるように、トランジスタ１２３は、始動、電流制限、ライン検出を含む（ただし、それらには限定されない）いくつかの機能に用いられる。
【００２１】
一実施形態では、ＭＯＳＦＥＴ２４７は、ゲート、ソース、ボディを、図示されるように互いに結び付けて、つねにオフ状態のままであるように結合されている。それゆえ、ＭＯＳＦＥＴ２４７のソースは、フローティングではなく、代りに、本発明の教示により、接地１５２に結び付けられている。ゲート、ソース、ボディが互いに結び付けられた状態では、トランジスタ１２３の第１の端子は、ＭＯＳＦＥＴ２４７のドレイン端子であり、トランジスタ１２３の第２の端子は、ＭＯＳＦＥＴ２４７のソース端子であり、さらに、トランジスタ１２３の第３の端子は、ＪＦＥＴ２４５をＭＯＳＦＥＴ２４７のドレインに接続することで形成されたタップ端子となっている。
【００２２】
上で説明されたように、一実施形態では、オフライン・トランジスタ１２３の第３の端子すなわちタップ要素の電圧は、或るピンチオフ電圧まで、トランジスタ１２３の第１の端子の電圧に比例する。トランジスタ１２３の第１の端子の電圧が、そのピンチオフ電圧を超えると、タップ要素の電圧は、トランジスタ１２３の第１の端子に現れる可能性のある最大電圧よりもかなり低いと言える電圧で、比較的一定のままである。したがって、トランジスタ１２３のタップ要素は、トランジスタ１２３の第１の端子に現れる高圧から、基板１１７上の他の回路を保護する。
【００２３】
例示される一実施形態では、トランジスタ１２３のピンチオフ電圧は、例えばブレークダウン電圧が１００ボルトよりも低いトランジスタなどの中圧（ＭＶ）トランジスタを使用して、トランジスタ１２３のタップ端子要素を基板１１７上の他の回路素子に結合できるくらい充分低い電圧である。例えば、この例示される実施形態では、トランジスタ１２５とトランジスタ１３３は、高圧トランジスタである必要はない。トランジスタ１２５とトランジスタ１３３は、ブレークダウン電圧が例えば１０ボルト〜１００ボルト程度のＭＶトランジスタであろうが、一方、トランジスタ１２３の第１の端子に現れる電圧は、事実上、それよりも高い場合がある。もちろん、ここで与えられる電圧範囲は、説明のためのものであって、本発明の教示により、他の電圧範囲を持つＭＶトランジスタが利用できるものと理解される。
【００２４】
一実施形態では、トランジスタ１２３は、そのブレークダウン電圧がパワートランジスタ１２１のものよりも高く、この回路中に発生するどんなアバランシェ状態も、パワートランジスタ１２１で処理されるようにしている。さらに、トランジスタ１２３は、本来、通常のオフライン・トランジスタよりも堅牢である。なぜなら、トランジスタ１２３は、普通ならＭＯＳＦＥＴのソース／ボディ接合点に結合されている寄生ＮＰＮトランジスタを持っていないＪＦＥＴ２４５を含むからである。さらに、トランジスタ１２３のゲート、ソース、ボディが互いに結合され、かつ接地１５２に結び付けられている状態では、トランジスタ１２３は、つねにオフ状態にあって、トランジスタ１２３が、トランジスタの堅牢性を劣化させかねないスイッチング過渡動作を絶対に受けないようにしている。
【００２５】
図４は、本発明の教示により、高圧電圧検出デバイスの一実施形態の断面側面図を示す図である。特に、図４は、本発明の教示により、高圧ＪＦＥＴ３２３の断面を示している。第１の端子３４９と第３の端子３５１は、それぞれ第１の端子ドープ領域３５０と第３の端子ドープ領域３５２を介して、Ｐ形基板３５５中のＮウェル領域３５３に接続されている。一実施形態では、第２の端子３５９とＰ形基板３５５は、接地に接続されている。図４の実施形態は、酸化膜層３６１と酸化膜層３６３との間で、第１の端子３４９とＮウェル領域３５３との間の領域の近くにフィールド・プレート３６５を含むことも示している。一実施形態では、１つまたは複数のＰ型領域３５７は、Ｎウェル領域３５３内に埋め込まれている。この実施形態に示されたように、いくつかのＰ形領域３５７が、第１の端子ドープ領域３５０と第３の端子ドープ領域３５２との間のＮウェル領域３５３を横切っている。一実施形態では、Ｐ形領域３５７はＰ形基板３５５に電気的に結合されている。他の実施形態では、Ｎウェル領域３５３中に、Ｐ形領域３５７がただ１つしかないことがある。Ｐ形領域３５７は、Ｎウェル領域３５３中に、または、Ｎウェル領域３５３の表面近くに埋め込まれる。さらに他の実施形態では、Ｐ形領域３５７はまったくないことがある。
【００２６】
一実施形態では、第１の端子３４９と、第２の端子３５９またはＰ形基板３５５（および、Ｐ形領域３５７）との間の電圧が低いときには、電流は、第１の端子３４９から、Ｎウェル領域３５３を通って、第３の端子３５１に流れる。第３の端子３５１の電圧は、第１の端子３４９の電圧から、Ｎウェル領域３５３を流れる電流で発生する電圧降下を引いた値に等しい。第１の端子３４９の電圧が高くなると、Ｎウェル領域３５３中の自由電荷キャリヤ濃度は、Ｐ形基板３５５とＰ形領域３５７への逆バイアスによりなくなる。第１の端末３４９とＰ形基板３５５との間の電圧が、或る電圧（すなわち、ピンチオフ電圧）に達すると、その逆バイアスにより、Ｎウェル領域３５３の少なくとも一部から、自由電荷キャリアが完全になくなる。このピンチオフ電圧を超えると、第１の端子３４９と第３の端子３５１との間のＮウェル領域３５３の抵抗が大幅に大きくなり、本発明の教示により、第３の端子３５１の電圧が、事実上、ピンチオフ電圧に定着するようにしている。
【００２７】
例えば、図５は、本発明の教示により、パワートランジスタの両端の電圧の関数として、高圧検出デバイスの出力電圧の関係の一実施形態を示す図である。特に、曲線４６７は、例えばパワートランジスタ１２１の両端の電圧などのパワートランジスタの両端の電圧が、そのピンチオフ電圧よりも低いときに、例えばトランジスタ１２３の第３の端子の電圧などの高圧検出素子の出力電圧が、パワートランジスタの両端の電圧にほぼ比例することを示している。しかしながら、パワートランジスタの両端の電圧が、そのピンチオフ電圧よりも高いときには、高圧検出素子の電圧出力は、ほぼ一定である（定着している）か、あるいは、トランジスタの両端の電圧上昇とともに、ほんのわずかに上昇する。この例では、そのピンチオフ電圧は、約５０ボルトとして図示されている。もちろん、５０ボルトは、説明のためにのみ与えられたものであり、本発明の教示により、ピンチオフ電圧は、他の実施形態において異なる値を取る場合があると理解される。
【００２８】
上述の詳細な説明では、本発明は、その特定の模範的な実施形態に関して述べられてきた。しかしながら、本発明のさらに広範な精神および範囲から逸脱しなければ、様々な改造および変更を、それらの実施形態に施せることは明白であろう。よって、本明細書および図面は、限定的なものではなくて、例示するものと見なされるべきである。
【図面の簡単な説明】
【００２９】
【図１】本発明の教示により、外部電圧に接続されている電源制御要素と、パワートランジスタの一実施形態を示すブロック図である。
【図２】本発明の教示により、高圧検出デバイスを備えた制御回路を含む電源の一実施形態の回路図である。
【図３】本発明の教示により、高圧検出デバイスを備えた制御回路を含む電源の他の実施形態の回路図である。
【図４】本発明の教示により、高圧検出デバイスの一実施形態の断面側面図を示す図である。
【図５】本発明の教示により、パワートランジスタの両端の電圧の関数として、高圧検出デバイスの出力電圧との関係の一実施形態を示す図である。
【符号の説明】
【００３０】
１１５…電源制御回路、１２１…パワートランジスタ、１２３…高電圧検出要素、１２９…制御回路
【技術分野】
【０００１】
本発明は、一般に、電子回路中に用いられる制御要素に関し、詳細には、本発明は、高圧パワートランジスタを備えた制御要素に関する。
【背景技術】
【０００２】
集積化パワートランジスタを備えた制御要素の設計における主要目標の２つは、費用と性能である。費用については、一般に、電子回路中で必要とされる外部部品の数を少なくし、また、さらに小形で、さらに効率的なパワートランジスタを使用すれば減らすことができる。性能については、効率を高めるさらに効率の良いパワートランジスタを採用し、また、製造によるむらを少なくして、パワートランジスタで伝えられるピーク電流などの重要なパラメータをより適切に制御できるようにすることで高めることができる。
【０００３】
電源は、パワートランジスタを備えた制御要素を利用する電子回路の一例である。或る公知の電源の始動機能は、高圧ＤＣを、ブリッジ整流器から制御回路に供給する抵抗器により果たされる。あいにく、始動機能用抵抗器は、高価であって、かつ電源内に広い領域を必要とし、また、始動機能を完了した後でも、絶えず電力を消費するので、給電の効率を低下させる。公知電源の電流制限機能は、パワートランジスタの電源に直列に入れてある検出抵抗器により実現される。この公知手法の欠点は、パワートランジスタの電源に直列に入れてある検出抵抗器の費用、サイズ、電力消費である。
【０００４】
他の公知電源では、電源チップ内の電圧調整器を使用して、上述の始動機能の抵抗器を取り替える。この電源チップ中の電圧調整器は、始動機能を完了した後ではオフにされ、したがって、上述の電源に固有の余分の電力消費が排除される。しかしながら、電源チップ中の電圧調整器は、電源チップ上で、かなり大きい領域を使用し、さらに、静電放電（ＥＳＤ）や、安全動作領域（ＳＯＡ）での損傷も起こしやすい。
【発明を実施するための最良の形態】
【０００５】
本発明は、限定的ではなく、例示として添付図面に詳細に図示されている。
【０００６】
高圧検出素子を備えた制御回路を利用する新規な回路が開示されている。以下の説明では、本発明を充分理解するために、特定の細部が多数、記述されている。しかしながら、特定の細部を使用して、本発明を実施する必要はないことが、通常の当業者には明らかになろう。他の場合には、本発明を不明瞭にするのを避けるために、周知の材料または方法については、詳しく説明していない。
【０００７】
以下の説明は、電源の例を用いて、本発明の恩恵を例示している。これらの手法は、電源への使用に限定されず、例えば、１００ボルト以上の高圧印加に用いられる制御要素を採用したどんな電子回路にも適用できることは当業者には明らかになろう。
【０００８】
一般に、本発明の実施形態による電源は、制御回路とともに、基板中に組み込まれた高圧検出素子を含む。一実施形態では、この高圧検出素子はタップ要素付きのオフライン・トランジスタでよい。本発明の実施形態により、タップ要素付きのオフライン・トランジスタでもたらされる利点は、このようなタップ要素に利用される領域が、パワートランジスタ上よりも、制御回路上の方が安価であることである。他の利点は、パワートランジスタが簡略化されることである。さらに他の利点は、一緒に実装される２つ以上のチップを含むハイブリッド（混成）用途と、単一のトランジスタ・パッケージを含むディスクリート（個別）用途に、同一のパワートランジスタ設計を使用できることである。
【０００９】
例えば、図１は、外部電圧ＶEXTERNALに接続されている電源制御要素１１５と、パワートランジスタ１２１を示すブロック図である。描かれた実施形態に示されるように、電源制御要素１１５は、制御回路１２９と高圧検出素子１２３が組み込まれている半導体基板１１７を含む。この図示された実施形態では、パワートランジスタ１２１は、外部電圧ＶEXTERNALに接続されており、パワートランジスタ１２１は、制御回路１２９に応答して制御される。高圧検出素子１２３は、外部電圧ＶEXTERNALを検出するように結合され、制御回路１２９は、一実施形態において、高圧検出素子１２３により検出された電圧に応答するように結合されている。
【００１０】
図２は、本発明の一実施形態により、電源制御要素１１５の一実施形態を含む電源１０１の一実施形態の回路図を示している。図示されるように、電源１０１は、交流（ＡＣ）電圧ＶACを受け取って、整流するように結合された整流器１０３を含む。コンデンサ１０５は、整流器１０３の整流された出力をフィリタリングするために、整流器１０３の出力部間に結合されている。一実施形態では、電力伝達要素１０７は、電力整流器１０３とコンデンサ１０５による整流電圧を、一次巻線１０９で受け取るように結合されている。一実施形態では、電力伝達要素１０７は出力巻線１１１とバイアス巻線１１３も含む。電源制御要素１１５に応答して、電力が、一次巻線１０９から、出力巻線１１１とバイアス巻線１１３に、電力伝達要素１０７を横切って伝達される。
【００１１】
作動時に、半導体基板１１７上の制御回路１２９は、駆動信号を生成して、パワートランジスタ１２１のスイッチングを制御して、一次巻線１０９から、出力巻線１１１とバイアス巻線１１３への電力伝達を制御する。一実施形態では、制御回路１２９は、本発明の教示により、電力伝達要素１０７を通しての電力の伝達を調整するために、パルス幅変調（ＰＷＭ）回路、サイクル・スキッピング回路（cycle skipping circuitry）、または、パワートランジスタ１２１のスイッチングを制御するのに適した他の回路を含む。一実施形態では、電源１０１の出力からのフィードバック情報は、ＶBIASで提供され、制御回路１２９により受け取られる。他の実施形態では、本発明の教示により、他の公知手法を用いて、フィードバック情報を基板１１７の回路に提供してもよいことは理解できるであろう。
【００１２】
図２に示される実施形態では、電源制御要素１１５は、別の第２の基板１１９上に設けられたパワートランジスタ１２１とともにパッケージされた第１の基板１１７上に設けられた回路を含むハイブリッド・パッケージとして示されていることに留意する。他の実施形態では、例えば、第２の基板１１９上のパワートランジスタ１２１は、本発明の教示により、第１の基板１１７とは別にパッケージされる。
【００１３】
一実施形態では、第１の基板１１７は、高圧検出デバイスを含む。この高圧検出デバイスは、一実施形態において、パワートランジスタ１２１に接続されている電圧と同じ外部高圧を受け取るために、一次巻線１０９に結合された第１の端子を含むトランジスタ１２３である。図２の実施形態に示されるように、トランジスタ１２３は、駆動回路１５０に結合された第２の端子を含む。駆動回路１５０は、制御回路１２９から信号１５１を受け取るように結合されている。一実施形態では、駆動回路１５０は、信号１５１に応答してトランジスタ１２３の動作を制御する。この描かれた実施形態に示されるように、駆動回路１５０は、さらに接地１５２にも結合されている。この開示の目的では、接地は、このシステムの他のあらゆる電圧または電位を定めるか、あるいは測定するときの基準電圧または基準電位であると解される。トランジスタ１２３の第３の端子は、基板１１７中に設けられた他の回路に電圧を供給する。他の実施形態では、駆動回路１５０は、基板１１７中には含まれず、それゆえ、トランジスタ１２３の第２の端子は、その実施形態では、接地１５２に直結されている。一実施形態では、トランジスタ１２３は、ドレイン端子が一次巻線１０９に結合され、ゲート端子が接地１５２に接続され、さらに、ソース端子が、基板１１７中に設けられた他の回路に電圧を供給するタップ端子として役立つ接合形電界効果トランジスタ（ＪＦＥＴ）である。一実施形態では、トランジスタ１２３のＪＦＥＴは、高圧金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に組み込まれる。
【００１４】
説明されるように、一実施形態においてトランジスタ１２３の第３の端子すなわちタップ端子に供給される電圧は、トランジスタ１２３の第１の端子と第２の端子との間の電圧がトランジスタ１２３のピンチオフ電圧よりも低いときに、トランジスタ１２３の第１の端子と第２の端子との間の電圧にほぼ比例する。一実施形態では、トランジスタ１２３の第３の端子に供給される電圧は、トランジスタ１２３の第１の端子と第２の端子との間の電圧がトランジスタ１２３のピンチオフ電圧よりも高いときに、ほぼ一定であって、かつ、トランジスタ１２３の第１の端子と第２の端子との間の電圧よりも低い。
【００１５】
図２に示されるように、基板１１７上の回路の一実施形態は、トランジスタ１２５と、トランジスタ１２３の第３の端子から電圧を受け取るように結合された抵抗器１２７とを含む。一実施形態では、トランジスタ１２５を通して得られた電流は、制御回路１２９により受け取られるように結合され、動作の間、制御回路１２９に電力を供給し、かつ／または、始動時にコンデンサ１３１を充電する。例えば、一実施形態では、トランジスタ１２５をオン状態にすると、トランジスタ１２３の第１の端子から、トランジスタ１２３の第３の端子に電流を流して、制御回路１２９用の始動機能を与えることができる。同様に、制御回路１２９の動作用の電流を供給するように電流を流し、別の電源が必要とされないように、また、バイアス巻線１１３が排除されるようにしている。一実施形態では、始動後に、一実施形態におけるコンデンサ１３１は、動作の間、電力を制御回路１２９にも供給できる。
【００１６】
一実施形態では、基板１１７上の回路は、一端が、トランジスタ１２３の第３の端子から電圧を受け取るように結合された抵抗器１３５も含む。抵抗器１３５の他端は、トランジスタ１３３に結合されている。トランジスタ１３３は、接地１５２に接続された抵抗器１３７に結合されている。比較器１３９が一方の入力部と他方の入力部を備えている。一方の入力部は、図示されるように、トランジスタ１３３と抵抗器１３７との間のノード（接合点）に結合され、また、他方の入力部は、実施形態に示されるように、基準電圧ＶREFを受け取るように結合されている。一実施形態では、比較器１３９の出力部は、制御回路１２９に結合されている。作動時に、トランジスタ１３３、比較器１３９、抵抗器１３５、抵抗器１３７は、電流制限機能を与えられる。この電流制限機能は、制御回路１２９で利用されて、パワートランジスタ１２１を流れる電流を制限し、かつ制御する。
【００１７】
図２に示される実施形態では、パワートランジスタ１２１は、説明のために、Ｎチャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として図示されていることに留意する。他の実施形態では、例えば、バイポーラ接合形トランジスタ（ＢＪＴ）、絶縁ゲート形電界効果トランジスタ（ＩＧＦＥＴ）、サイリスタ素子などの他のタイプの適切なパワートランジスタを利用することができる。
【００１８】
基板１１９上のパワートランジスタ１２１がオン状態にあるときには、パワートランジスタ１２１のドレイン上の電圧は、パワートランジスタ１２１のオン抵抗により、パワートランジスタ１２１を流れる電流に関係づけられる。トランジスタ１２３の第３の端子の電圧は、パワートランジスタ１２１のドレイン上の電圧に比例し、したがって、パワートランジスタ１２１を流れる電流に比例する。本発明の教示により、トランジスタ１２３の第３の端子で電圧を検出して、その電圧と、基準レベルＶREFを比較することで、電流制限機能が実現される。
【００１９】
一実施形態では、基板１１７上の回路は、トランジスタ１２３の第３の端子からの電圧と接地１５２との間に接続されている、分圧器網を形成する抵抗器１４１と抵抗器１４３も含む。一実施形態では、抵抗器１４１と抵抗器１４３との間のノード（接合点）は、制御回路１２９に結合されていて、ライン検出機能を提供する。ライン検出機能は、制御回路１２９で利用されて、一次巻線１０９のライン電圧を検出する。
【００２０】
図３は、本発明の教示により、電源制御要素１１５の他の実施形態の回路図である。図示の実施形態に示されるように、図３に示される回路は、図２に示される回路と類似点を持っている。図３の実施形態に示されるように、トランジスタ１２３は、ＪＦＥＴ２４５とＭＯＳＦＥＴ２４７を含むオフライン・トランジスタである。トランジスタ１２３の第１の端子は、半導体基板１１７上で、他の制御回路とともに組み立てられている。半導体基板１１７は、パワートランジスタ１２１が組み立てられる半導体基板１１９とは別の半導体基板である。トランジスタ１２３は、パワートランジスタ１２１のドレインと同一の、電力伝達要素１０７からの外部ノードに結合されている。上で図２に示され、かつ説明されるように、トランジスタ１２３は、始動、電流制限、ライン検出を含む（ただし、それらには限定されない）いくつかの機能に用いられる。
【００２１】
一実施形態では、ＭＯＳＦＥＴ２４７は、ゲート、ソース、ボディを、図示されるように互いに結び付けて、つねにオフ状態のままであるように結合されている。それゆえ、ＭＯＳＦＥＴ２４７のソースは、フローティングではなく、代りに、本発明の教示により、接地１５２に結び付けられている。ゲート、ソース、ボディが互いに結び付けられた状態では、トランジスタ１２３の第１の端子は、ＭＯＳＦＥＴ２４７のドレイン端子であり、トランジスタ１２３の第２の端子は、ＭＯＳＦＥＴ２４７のソース端子であり、さらに、トランジスタ１２３の第３の端子は、ＪＦＥＴ２４５をＭＯＳＦＥＴ２４７のドレインに接続することで形成されたタップ端子となっている。
【００２２】
上で説明されたように、一実施形態では、オフライン・トランジスタ１２３の第３の端子すなわちタップ要素の電圧は、或るピンチオフ電圧まで、トランジスタ１２３の第１の端子の電圧に比例する。トランジスタ１２３の第１の端子の電圧が、そのピンチオフ電圧を超えると、タップ要素の電圧は、トランジスタ１２３の第１の端子に現れる可能性のある最大電圧よりもかなり低いと言える電圧で、比較的一定のままである。したがって、トランジスタ１２３のタップ要素は、トランジスタ１２３の第１の端子に現れる高圧から、基板１１７上の他の回路を保護する。
【００２３】
例示される一実施形態では、トランジスタ１２３のピンチオフ電圧は、例えばブレークダウン電圧が１００ボルトよりも低いトランジスタなどの中圧（ＭＶ）トランジスタを使用して、トランジスタ１２３のタップ端子要素を基板１１７上の他の回路素子に結合できるくらい充分低い電圧である。例えば、この例示される実施形態では、トランジスタ１２５とトランジスタ１３３は、高圧トランジスタである必要はない。トランジスタ１２５とトランジスタ１３３は、ブレークダウン電圧が例えば１０ボルト〜１００ボルト程度のＭＶトランジスタであろうが、一方、トランジスタ１２３の第１の端子に現れる電圧は、事実上、それよりも高い場合がある。もちろん、ここで与えられる電圧範囲は、説明のためのものであって、本発明の教示により、他の電圧範囲を持つＭＶトランジスタが利用できるものと理解される。
【００２４】
一実施形態では、トランジスタ１２３は、そのブレークダウン電圧がパワートランジスタ１２１のものよりも高く、この回路中に発生するどんなアバランシェ状態も、パワートランジスタ１２１で処理されるようにしている。さらに、トランジスタ１２３は、本来、通常のオフライン・トランジスタよりも堅牢である。なぜなら、トランジスタ１２３は、普通ならＭＯＳＦＥＴのソース／ボディ接合点に結合されている寄生ＮＰＮトランジスタを持っていないＪＦＥＴ２４５を含むからである。さらに、トランジスタ１２３のゲート、ソース、ボディが互いに結合され、かつ接地１５２に結び付けられている状態では、トランジスタ１２３は、つねにオフ状態にあって、トランジスタ１２３が、トランジスタの堅牢性を劣化させかねないスイッチング過渡動作を絶対に受けないようにしている。
【００２５】
図４は、本発明の教示により、高圧電圧検出デバイスの一実施形態の断面側面図を示す図である。特に、図４は、本発明の教示により、高圧ＪＦＥＴ３２３の断面を示している。第１の端子３４９と第３の端子３５１は、それぞれ第１の端子ドープ領域３５０と第３の端子ドープ領域３５２を介して、Ｐ形基板３５５中のＮウェル領域３５３に接続されている。一実施形態では、第２の端子３５９とＰ形基板３５５は、接地に接続されている。図４の実施形態は、酸化膜層３６１と酸化膜層３６３との間で、第１の端子３４９とＮウェル領域３５３との間の領域の近くにフィールド・プレート３６５を含むことも示している。一実施形態では、１つまたは複数のＰ型領域３５７は、Ｎウェル領域３５３内に埋め込まれている。この実施形態に示されたように、いくつかのＰ形領域３５７が、第１の端子ドープ領域３５０と第３の端子ドープ領域３５２との間のＮウェル領域３５３を横切っている。一実施形態では、Ｐ形領域３５７はＰ形基板３５５に電気的に結合されている。他の実施形態では、Ｎウェル領域３５３中に、Ｐ形領域３５７がただ１つしかないことがある。Ｐ形領域３５７は、Ｎウェル領域３５３中に、または、Ｎウェル領域３５３の表面近くに埋め込まれる。さらに他の実施形態では、Ｐ形領域３５７はまったくないことがある。
【００２６】
一実施形態では、第１の端子３４９と、第２の端子３５９またはＰ形基板３５５（および、Ｐ形領域３５７）との間の電圧が低いときには、電流は、第１の端子３４９から、Ｎウェル領域３５３を通って、第３の端子３５１に流れる。第３の端子３５１の電圧は、第１の端子３４９の電圧から、Ｎウェル領域３５３を流れる電流で発生する電圧降下を引いた値に等しい。第１の端子３４９の電圧が高くなると、Ｎウェル領域３５３中の自由電荷キャリヤ濃度は、Ｐ形基板３５５とＰ形領域３５７への逆バイアスによりなくなる。第１の端末３４９とＰ形基板３５５との間の電圧が、或る電圧（すなわち、ピンチオフ電圧）に達すると、その逆バイアスにより、Ｎウェル領域３５３の少なくとも一部から、自由電荷キャリアが完全になくなる。このピンチオフ電圧を超えると、第１の端子３４９と第３の端子３５１との間のＮウェル領域３５３の抵抗が大幅に大きくなり、本発明の教示により、第３の端子３５１の電圧が、事実上、ピンチオフ電圧に定着するようにしている。
【００２７】
例えば、図５は、本発明の教示により、パワートランジスタの両端の電圧の関数として、高圧検出デバイスの出力電圧の関係の一実施形態を示す図である。特に、曲線４６７は、例えばパワートランジスタ１２１の両端の電圧などのパワートランジスタの両端の電圧が、そのピンチオフ電圧よりも低いときに、例えばトランジスタ１２３の第３の端子の電圧などの高圧検出素子の出力電圧が、パワートランジスタの両端の電圧にほぼ比例することを示している。しかしながら、パワートランジスタの両端の電圧が、そのピンチオフ電圧よりも高いときには、高圧検出素子の電圧出力は、ほぼ一定である（定着している）か、あるいは、トランジスタの両端の電圧上昇とともに、ほんのわずかに上昇する。この例では、そのピンチオフ電圧は、約５０ボルトとして図示されている。もちろん、５０ボルトは、説明のためにのみ与えられたものであり、本発明の教示により、ピンチオフ電圧は、他の実施形態において異なる値を取る場合があると理解される。
【００２８】
上述の詳細な説明では、本発明は、その特定の模範的な実施形態に関して述べられてきた。しかしながら、本発明のさらに広範な精神および範囲から逸脱しなければ、様々な改造および変更を、それらの実施形態に施せることは明白であろう。よって、本明細書および図面は、限定的なものではなくて、例示するものと見なされるべきである。
【図面の簡単な説明】
【００２９】
【図１】本発明の教示により、外部電圧に接続されている電源制御要素と、パワートランジスタの一実施形態を示すブロック図である。
【図２】本発明の教示により、高圧検出デバイスを備えた制御回路を含む電源の一実施形態の回路図である。
【図３】本発明の教示により、高圧検出デバイスを備えた制御回路を含む電源の他の実施形態の回路図である。
【図４】本発明の教示により、高圧検出デバイスの一実施形態の断面側面図を示す図である。
【図５】本発明の教示により、パワートランジスタの両端の電圧の関数として、高圧検出デバイスの出力電圧との関係の一実施形態を示す図である。
【符号の説明】
【００３０】
１１５…電源制御回路、１２１…パワートランジスタ、１２３…高電圧検出要素、１２９…制御回路
【特許請求の範囲】
【請求項１】
第１の端子、第２の端子、第３の端子を持ち、かつ前記第１の端子が外部電圧に接続されている、第１の基板中に設けられた第１のトランジスタと、
前記第１のトランジスタの前記第３の端子に結合されている、前記第１の基板中に設けられた制御回路と、
第１の端子が前記外部電圧に接続されている、第２の基板中に設けられた第２のトランジスタと、
を備える回路であって、
前記第１のトランジスタの前記第１の端子と前記第２の端子との間の電圧が、前記第１のトランジスタのピンチオフ電圧よりも低いときには、前記第１のトランジスタの前記第３の端子に供給される電圧が、前記第１のトランジスタの前記第１の端子と前記第２の端子との間の電圧に比例し、また、前記第１のトランジスタの前記第１の端子と前記第２の端子との間の電圧が、前記第１のトランジスタの前記ピンチオフ電圧よりも高いときには、前記第１のトランジスタの前記第３の端子に供給される電圧が一定で、前記第１のトランジスタの前記第１の端子と前記第２の端子との間の電圧よりも低い回路。
【請求項２】
前記第２のトランジスタの第２の端子が前記制御回路に結合されている請求項１に記載の回路。
【請求項３】
前記第１のトランジスタの動作を制御するために、前記制御回路と前記第１のトラジスタの第２の端子との間に結合された駆動回路をさらに備える請求項１に記載の回路。
【請求項４】
前記第１のトランジスタの前記第３の端子に結合されている、前記第１の基板中に設けられた電流制限機能回路をさらに備える請求項１に記載の回路。
【請求項５】
前記第１のトランジスタの前記第３の端子に結合されている、前記第１の基板中に設けられたライン検出機能回路をさらに備える請求項１に記載の回路。
【請求項６】
前記第１のトランジスタの前記第３の端子から得られた電流が、前記制御回路に電力を供給するように結合されている請求項１に記載の回路。
【請求項７】
前記第１のトランジスタのブレークダウン電圧が、前記第２のトランジスタのブレークダウン電圧よりも高い請求項１に記載の回路。
【請求項８】
前記第１のトランジスタが、接合形電界効果トランジスタ（ＪＦＥＴ）を含む請求項１に記載の回路。
【請求項９】
前記第１のトランジスタが、高圧金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む請求項１に記載の回路。
【請求項１０】
前記ＭＯＳＦＥＴがつねにオフ状態であるように、前記ＭＯＳＦＥＴのゲート端子が前記ＭＯＳＦＥＴのソース端子に結合されている請求項８に記載の回路。
【請求項１１】
第１の基板上に設けられた第１のトランジスタに接続されている外部電圧を検出するステップと、
前記外部電圧が前記第１のトランジスタのピンチオフ電圧よりも低いときには、前記外部電圧にほぼ比例した出力電圧を前記第１のトランジスタから供給し、また、前記外部電圧が、前記第１のトランジスタの前記ピンチオフ電圧よりも高いときには、一定で、前記外部電圧よりも低い出力電圧を前記第１のトランジスタから供給するステップと、
第２の基板上に設けられた第２のトランジスタを、前記第１の基板上に設けられた制御回路でスイッチングするステップと、
を含む方法。
【請求項１２】
前記第１のトランジスタからの出力電圧に応答して、前記制御回路を用いて、前記第２のトランジスタ中の電流を制限するステップをさらに含む請求項１１に記載の方法。
【請求項１３】
前記第２のトランジスタのスイッチングに応答して、電源の出力を調整するステップをさらに含む請求項１１に記載の方法。
【請求項１４】
前記第１のトランジスタの出力電圧から得られた電流を、前記制御回路に供給するステップをさらに含む請求項１１に記載の方法。
【請求項１５】
前記第１のトランジスタの出力電圧から、電源のライン電圧状態を検出するステップをさらに含む請求項１１に記載の方法。
【請求項１】
第１の端子、第２の端子、第３の端子を持ち、かつ前記第１の端子が外部電圧に接続されている、第１の基板中に設けられた第１のトランジスタと、
前記第１のトランジスタの前記第３の端子に結合されている、前記第１の基板中に設けられた制御回路と、
第１の端子が前記外部電圧に接続されている、第２の基板中に設けられた第２のトランジスタと、
を備える回路であって、
前記第１のトランジスタの前記第１の端子と前記第２の端子との間の電圧が、前記第１のトランジスタのピンチオフ電圧よりも低いときには、前記第１のトランジスタの前記第３の端子に供給される電圧が、前記第１のトランジスタの前記第１の端子と前記第２の端子との間の電圧に比例し、また、前記第１のトランジスタの前記第１の端子と前記第２の端子との間の電圧が、前記第１のトランジスタの前記ピンチオフ電圧よりも高いときには、前記第１のトランジスタの前記第３の端子に供給される電圧が一定で、前記第１のトランジスタの前記第１の端子と前記第２の端子との間の電圧よりも低い回路。
【請求項２】
前記第２のトランジスタの第２の端子が前記制御回路に結合されている請求項１に記載の回路。
【請求項３】
前記第１のトランジスタの動作を制御するために、前記制御回路と前記第１のトラジスタの第２の端子との間に結合された駆動回路をさらに備える請求項１に記載の回路。
【請求項４】
前記第１のトランジスタの前記第３の端子に結合されている、前記第１の基板中に設けられた電流制限機能回路をさらに備える請求項１に記載の回路。
【請求項５】
前記第１のトランジスタの前記第３の端子に結合されている、前記第１の基板中に設けられたライン検出機能回路をさらに備える請求項１に記載の回路。
【請求項６】
前記第１のトランジスタの前記第３の端子から得られた電流が、前記制御回路に電力を供給するように結合されている請求項１に記載の回路。
【請求項７】
前記第１のトランジスタのブレークダウン電圧が、前記第２のトランジスタのブレークダウン電圧よりも高い請求項１に記載の回路。
【請求項８】
前記第１のトランジスタが、接合形電界効果トランジスタ（ＪＦＥＴ）を含む請求項１に記載の回路。
【請求項９】
前記第１のトランジスタが、高圧金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む請求項１に記載の回路。
【請求項１０】
前記ＭＯＳＦＥＴがつねにオフ状態であるように、前記ＭＯＳＦＥＴのゲート端子が前記ＭＯＳＦＥＴのソース端子に結合されている請求項８に記載の回路。
【請求項１１】
第１の基板上に設けられた第１のトランジスタに接続されている外部電圧を検出するステップと、
前記外部電圧が前記第１のトランジスタのピンチオフ電圧よりも低いときには、前記外部電圧にほぼ比例した出力電圧を前記第１のトランジスタから供給し、また、前記外部電圧が、前記第１のトランジスタの前記ピンチオフ電圧よりも高いときには、一定で、前記外部電圧よりも低い出力電圧を前記第１のトランジスタから供給するステップと、
第２の基板上に設けられた第２のトランジスタを、前記第１の基板上に設けられた制御回路でスイッチングするステップと、
を含む方法。
【請求項１２】
前記第１のトランジスタからの出力電圧に応答して、前記制御回路を用いて、前記第２のトランジスタ中の電流を制限するステップをさらに含む請求項１１に記載の方法。
【請求項１３】
前記第２のトランジスタのスイッチングに応答して、電源の出力を調整するステップをさらに含む請求項１１に記載の方法。
【請求項１４】
前記第１のトランジスタの出力電圧から得られた電流を、前記制御回路に供給するステップをさらに含む請求項１１に記載の方法。
【請求項１５】
前記第１のトランジスタの出力電圧から、電源のライン電圧状態を検出するステップをさらに含む請求項１１に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−２４９４５（Ｐ２００６−２４９４５Ａ）
【公開日】平成１８年１月２６日（２００６．１．２６）
【国際特許分類】
【出願番号】特願２００５−１９９７０７（Ｐ２００５−１９９７０７）
【出願日】平成１７年７月８日（２００５．７．８）
【出願人】（５０１３１５７８４）パワー・インテグレーションズ・インコーポレーテッド (125)
【Ｆターム（参考）】
【公開日】平成１８年１月２６日（２００６．１．２６）
【国際特許分類】
【出願日】平成１７年７月８日（２００５．７．８）
【出願人】（５０１３１５７８４）パワー・インテグレーションズ・インコーポレーテッド (125)
【Ｆターム（参考）】
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