アクティブマトリクスOLEDディスプレイの製造方法
【課題】 従来の方法より安価なアクティブマトリクスOLEDディスプレイの製造方法を提供する。
【解決手段】 アクティブマトリクスOLEDディスプレイの製造方法において、画素の駆動のために、減少した数のフォトリソグラフィによる構造化段階により、少なくとも2つの薄膜トランジスタ及び記憶コンデンサを設ける。
【解決手段】 アクティブマトリクスOLEDディスプレイの製造方法において、画素の駆動のために、減少した数のフォトリソグラフィによる構造化段階により、少なくとも2つの薄膜トランジスタ及び記憶コンデンサを設ける。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アクティブマトリクスOLEDディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも2つの薄膜トランジスタ及び1つの記憶コンデンサが設けられているものに関する。
【背景技術】
【0002】
アクティブマトリクスOLEDディスプレイ即ち有機発光ダイオード(OLED)を持ちかつ能動的に駆動される画素を持つディスプレイを製造するために、今までは少なくとも5つのフォトリソグラフィによる処理段階が必要とされる。適当な製造方法が例えばE.Persidis他、“LTPS−TFT Process for AMOLED Displays”,ITC International Thin Film Transistor Conference, 2007、米国特許出願公開第2007/0072348号明細書及び米国特許第6515428号明細書に記載されている。
【0003】
しかしAMOLEDの工業的製造の費用は、処理の複雑さ従って特にフォトリソグラフィによる処理段階の数に決定的に関係している。
【発明の開示】
【発明が解決しようとする課題】
【0004】
従って本発明の基礎になっている課題は、公知の方法より安価なアクティブマトリクスOLEDディスプレイの製造方法を提供し、それにより製造されるディスプレイが、従来の方法により製造されるディスプレイの特性に少なくとも定性的に一致するようにすることである。
【課題を解決するための手段】
【0005】
この課題は、アクティブマトリクスOLEDディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも2つの薄膜トランジスタ及び1つの記憶コンデンサが設けられているものにおいて、
a.基板にドレイン−ソース材料及び列材料を堆積し、続いてドレイン−ソース範囲及び 列導線をフォトリソグラフィにより構造化し、
b.ドープ半導体材料を選択的に堆積しかつ真性半導体材料及び誘電体を真空処理により 全面に堆積し、
c.画素回路の両方の薄膜トランジスタ及び駆動トランジスタのドレイン範囲又はソース 範囲を後で堆積されるOLED材料と電気接続するための貫通接続部をフォトリソグ ラフィにより構造化し、
d.ゲート材料及び行材料を設けてフォトリソグラフィにより構造化し、
e.OLED材料及びOLED用上部電極材料を設ける
ことを特徴とする
ことによって解決される。
【0006】
本発明によるこの方法は、3つのフォトリソグラフィによる処理段階だけで足りる。公知の製造方法に比べて2つ又はそれ以上のフォトリソグラフィによるマスキング段階の節減により、アクティブマトリクスOLEDディスプレイを製造するための製造費が著しく減少する。更にドープ半導体層と真性半導体層の堆積との間における真空の中断が回避されるので、処理が非常に有利である。すべての材料の体積は、PECVD(プラズマ援助化学気相堆積法)のような従来の真空処理によって行うことができる。製造過程中に形成される薄膜トランジスタはいわゆるトップゲートトランジスタであり、その使用はLCDディスプレイにおいて問題があると言われているが、本発明により製造されるディスプレイにおいてわかったように、OLEDディスプレイの駆動のためによく使用される。
【0007】
本発明は更にアクティブマトリクスOLEDディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも2つの薄膜トランジスタ及び1つの記憶コンデンサが設けられ、半導体が別々に構造化されているものに関し、
a.基板にドレイン−ソース材料及び列材料を堆積し、続いてドレイン−ソース範囲及び 列導線をフォトリソグラフィにより構造化し、
b.ドープ半導体材料を選択的に堆積かつ真性半導体材料及び第1の誘電体を真空処理に より全面に堆積し、
c.半導体島をフォトリソグラフィにより構造化し、
d.第2の誘電体を真空処理により堆積し、
e.画素回路の両方の薄膜トランジスタ及び駆動トランジスタのドレイン範囲又はソース 範囲を後で堆積されるOLED材料と電気接続するための貫通接続部をフォトリソグ ラフィにより構造化し、
f.ゲート材料及び行材料を設けてフォトリソグラフィにより構造化し、
g.OLED材料及びOLED用上部電極材料を設ける。
【0008】
漏れ電流のさらなる減少が望まれる場合、半導体島の別々の構造化が有利である。更に同時に寄生薄膜トランジスタが回避される。その上誘電体の分割堆積により、薄膜トランジスタの付加的なパッシベーションは必要でない。このような配置は、半導体島を構造化するための別のフォトリソグラフィによる処理段階を必要とする。本発明によりアクティブマトリクスOLEDディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも2つの薄膜トランジスタ及び1つの記憶コンデンサが設けられかつOLEDの下に配置されているものにおいて、
a.基板にドレイン−ソース材料及び列材料を堆積し、続いてドレイン−ソース範囲及び 列導線をフォトリソグラフィにより構造化し、
b.ドープ半導体材料を選択的に堆積し、真性半導体材料及び誘電体を真空処理により全 面に堆積し、
c.画素回路の両方の薄膜トランジスタ及び駆動トランジスタのドレイン−ソース範囲を 後で堆積されるOLEDの下部電極と電気接続するための貫通接続部をフォトリソグ ラフィにより構造化し、
d.ゲート材料及び行材料を設けてフォトリソグラフィにより構造化し、
e.パッシベーション層及び平坦化層を設けてフォトリソグラフィにより構造化し、
f.OLEDの下部電極材料を設けてフォトリソグラフィにより構造化し、
g.OLED材料及びOLED用上部電極材料を全面に設ける
ことを特徴とする。
【0009】
OLEDの下に駆動回路を設けると、画素の口径をできるだけ大きくする時に有利である。このような配置は、OLEDの陽極を構造化するための第5のフォトリソグラフィによる処理段階を必要とする。これに反し完全にOLEDの下に設けられる駆動回路を持つディスプレイの従来の方法による製造は、少なくとも7つのフォトリソグラフィによる構造化を必要とする。
【0010】
これらの方法では、OLED材料及び上部電極材料はなるべくシャドウマスクにより設けられる。従ってこれらの材料の後の構造化は必要でない。
【0011】
基板材料より強くドレイン−ソース材料及び列材料と結合される半導体材料の交互の堆積及びエッチングを行うことによって、ドープ半導体材料を選択的に堆積することができる。半導体材料と基板材料との一層小さい原子結合力によって、基板材料のすぐ上に設けられる半導体材料は、ドレイン−ソース材料及び列材料の上におけるより速くエッチング除去される。従って半導体層の堆積及びエッチングのためのサイクル時間の適当な選択によって、各エッチング段階において基板材料のすぐ上のドープ半導体材料層を完全に再び除去することができ、一方ドレイン−ソース材料及び列材料の上にそれぞれ1つの薄い半導体層が残り、各サイクル段階において更に成長する。
【0012】
微結晶シリコンを真性半導体材料として使用すると、別の利点が生じる。微結晶シリコンは、成長の際特に表面に結晶を形成するので、特にこの個所でこの材料の有利な特性が有効になる。この方法では、トランジスタがトップゲートトランジスタなので、トランジスタのチャネルは真性半導体の表面及びそのすぐ下にある。従ってこの形式のトランジスタに、微結晶シリコンが特に適している。微結晶シリコンにより、材料の結晶化度に基いて、比較的簡単な処理の範囲内で、非常に安定な薄膜トランジスタを製造することができる。更に電極層としてのシリコンの選択堆積が微結晶の形で行われるので、微結晶シリコンの使用が最適である。このために微結晶シリコンは適当な帯構造を持っている。しかし本発明による方法は、他の半導体でも実現される。
【0013】
ドレイン−ソース材料及び列材料として、種々の金属ただしMoTaが特に有利に使用され、この金属により半導体材料の選択堆積が比較的簡単かつ僅かなサイクルで行われる。
【0014】
方法の好ましい変形例では、薄膜トランジスタの重なり容量を記憶コンデンサとして利用することができる。これは画素における電圧を維持するのに充分である。その代りに又はそれに加えて、駆動トランジスタのゲートとドレイン又はソースとの間の増大される重なり範囲により記憶コンデンサを形成することができる。
【0015】
OLEDを全面に設けたい場合、その下にある駆動回路の先行する絶縁が必要である。従ってこの変形方法では、OLED材料及び上部電極材料を設ける前にパッシベーション層及び平坦化層を堆積してフォトリソグラフィにより構造化し、それからOLED材料及び上部電極材料をディスプレイの全面に設ける。従って第4のフォトリソグラフィによる処理段階が必要である。OLED材料及び上部電極材料を設けるために、シャドウマスクは必要でない。
【0016】
本発明による方法は別の有利な構成を可能にする。付加的な貫通接続部及び適合するゲート構造の形成により、ドレイン−ソース構造及び列構造の導線抵抗を減少し、かつ冗長性を生じることが可能である。ドレイン−ソース構造及び列構造を介して、貫通接続部マスクにより、層堆積が除去されるので、この範囲において、続いてゲート材料を堆積して構造化する際、付加的な金属化層がドレイン−ソース構造及び列構造の上に設けられる。この付加的な層は導線抵抗を減少し、それにより生じる個々の構造の冗長性のため、工業的製造における産出量を増大する。同様に特にゲート構造を細分することにより、漏れ電流を最小にすることができる。これに反し細分を回避することにより、画素の口径が増大する。更に寄生薄膜トランジスタの形成を回避できるように、貫通接続部が構造化される。この場合貫通接続部が増大され、かつ/又は付加的な貫通接続部が、後に形成されるゲート構造の範囲に形成される。
【0017】
本発明によるアクティブマトリクスOLEDディスプレイの製造方法の好ましい実施例が、図面により以下に更に説明される。
【図面の簡単な説明】
【0018】
【図1】 アクティブマトリクスOLEDディスプレイの画素の典型的な回路図を示す。
【図2】 アクティブマトリクスOLEDディスプレイの画素の平面図を示す。
【図3a】 第1の製造方法の1つの段階におけるアクティブマトリクスOLEDディスプレイの画素の平面図を示す。
【図3b】 図3aの画素の断面図を示す。
【図3c】 第1の製造方法の別の段階における画素の断面図及び平面図を示す。
【図3d】 第1の製造方法の更に別の段階における画素の断面図及び平面図を示す。
【図3e】 第1の製造方法の更に異なる段階中における画素の断面図及び平面図を示す。
【図4a】 第1の製造方法の変形例におけるディスプレイの画素の平面図を示す。
【図4b】 図4aの画素の断面図を示す。
【図4c】 第1の製造方法の変形例の1つの段階におけるディスプレイの画素の断面図及び平面図を示す。
【図4d】 図4cとは別の段階におけるディスプレイの画素の断面図及び平面図を示す。
【図5a】 第2の製造方法によるアクティブマトリクスOLEDディスプレイの画素の製造の最後の1つの段階における断面図及び平面図を示す。
【図5b】 第2の製造方法によるアクティブマトリクスOLEDディスプレイの画素の製造の最後の別の段階における断面図及び平面図を示す。
【図5c】 パッシベーション層とは別の構造化を行う図5bの画素の平面図を示す。
【図6a】 第3の製造方法の第1の段階におけるアクティブマトリクスOLEDディスプレイの画素の断面図及び平面図を示す。
【図6b】 第3の製造方法の第2の段階における画素の断面図を示す。
【図6c】 第3の製造方法の第3の段階における画素の断面図及び平面図を示す。
【図6d】 第3の製造方法の第4の段階における画素の断面図を示す。
【図6e】 第3の製造方法の第5の段階における画素の断面図及び平面図を示す。
【図6f】 第3の製造方法の第6の段階における画素の断面図及び平面図を示す。
【図6g】 第3の製造方法の第7の段階における画素の断面図及び平面図を示す。
【図7a】 アクティブマトリクスOLEDディスプレイの第4の製造方法の第1の段階における画素の断面図及び平面図を示す。
【図7b】 第4の製造方法の第2の段階における画素の断面図を示す。
【図7c】 第4の製造方法の第3の段階における画素の断面図及び平面図を示す。
【図7d】 第4の製造方法の第4の段階における画素の断面図及び平面図を示す。
【図7e】 第4の製造方法の第5の段階における画素の断面図及び平面図を示す。
【図7f】 第4の製造方法の第6の段階における画素の断面図及び平面図を示す。
【図7g】 第4の製造方法の第7の段階における画素の断面図を示す。
【発明を実施するための形態】
【0019】
図1は2つの薄膜トランジスタTFT1及びTFT2、記憶コンデンサC及び非反転OLEDを持つアクティブマトリクスOLEDディスプレイの画素の典型的な回路図を示す。行信号VrowはトランジスタTFT1(スイッチングトランジスタ)を介して画素を選択し、一方列信号Vcolは第2のトランジスタTFT2(駆動トランジスタ)を介してOLEDの通電を制御する。記憶コンデンサCは、薄膜トランジスタの重なり容量のみによって実現可能である。他の画素回路は、本発明による方法によって同様に実現可能であり、例えば反転OLED又は老化現象を補償する付加的な構成素子を持つ回路である。
【0020】
図2は、図1に記載の回路図を持つ画素のドレイン−ソース材料及び列材料を空白で示し、ゲート材料及び行材料を縞で示す。画素の両方の薄膜トランジスタTFT1及びTFT2と記憶コンデンサは円により示されている。更にOLEDの下部電極が明らかにされている(暗い正方形)。
【0021】
図3a〜3eには、第1の方法によるアクティブマトリクスOLEDディスプレイの4つの画素の製造が示され、画素の記憶コンデンサはここでは薄膜トランジスタの重なり容量のみによって形成される。図3aには、ドレイン−ソース材料及び列材料(空白)の堆積及び構造化が示されている。図3bはドープ半導体材料、真性半導体材料及び誘電体(HL−積層体)の真空処理による選択堆積が断面図で示されている。図3cには、断面図及び平面図で貫通接続部の構造化が示され、それから図3dにおいてゲート材料及び行材料(縞)が堆積されて構造化される。材料が選択的にエッチングされない場合、ゲート材料が列構造及びドレイン−ソース構造の部分を覆わねばならない。これは、列導線がOLED材料に直接接触しないようにするために必要である。最後に図3eにおいて断面図及び平面図で、シャドウマスク(タイル張り)を使用して、OLED材料(けい線)及び上部電極材料(太い縞)の堆積が示される。
【0022】
図4aは、ディスプレイの一層良好な漏れ電流特性を生じるゲート材料の図3dに代わる構造化を示す。図3dによる構造化では、ゲート材料は中断なしに列を越えても延びている。それによりショットキーダイオードを通る望ましくない漏れ電流の生じる可能性がある。これは、図4aによるゲート材料の構造化により最小にされる。
【0023】
図4bには、TFT2のゲート材料とドレイン材料又はソース材料との一層大きい重なり範囲が示され、その結果明白な記憶コンデンサCが形成される、
【0024】
最後に図4cは、図3cに示されている半導体島の構造化を示し、図4dには半導体島の構造化の変形例が示され、特に図4c及び4dの断面図も示すように、寄生TFTsの形成が回避される。図4cにおいてTFT1のソース電極とTFT2のゲートとD−S電極との間に存在する寄生トランジスタは、図4dにおいてはもはや生じない。
【0025】
画素上の全面にOLED材料を堆積させようとすれば、図5a及び5bによる方法を実施することができる。図5aに示すように、OLED材料を堆積する前にパッシベーション層(波状)が設けられ、フォトリソグラフィにより構造化される。続いて図5bに示すように、OLED材料(けい線)及び上部電極材料(太い縞)が全面に堆積される。図5cには、パッシベーション層の図5aに代わる構造化が示され、ディスプレイの漏れ電流特性を改善する。
【0026】
図6a〜6gにはアクティブマトリクスOLEDディスプレイを製造する方法の実施が示され、薄膜トランジスタの半導体島が構造化される。図6a〜6gに示す段階は原理的に図3a〜3cの段階に相当する。図6cに示すように、まず半導体島が構造化され、続いて図6dに示すように、更に誘電体層が全面に堆積される。
【0027】
図7a〜7gには、アクティブマトリクスOLEDディスプレイを製造する方法の実施が示され、画像の駆動回路が完全にOLEDの下に設けられている。図7a〜7dに示す段階は原理的に図3a〜3dの段階に相当しているが、今やOLED用下部電極は構造化されない。続いて図7eによりパッシベーション層(波状のハッチング)が設けられて構造化され、それから図7f及び7gにより、全面にまず下部電極材料が堆積されて、フォトリソグラフィにより構造化され、それから本来のOLED材料が堆積され、最後にOLEDの上部電極材料が設けられる。
【0028】
図7cに示すように、列においても貫通接続部が構造化される。続いて行材料及びゲート材料(図7d)によるこの個所の被覆は、導線抵抗を減少し、冗長性を生じる。列材料の構造化の際欠陥が生じた場合、冗長性が利用され、それにより製造費が増大する。これらの冗長性及び導線抵抗の減少は、列材料及びドレイン−ソース材料が行及びTFTに対して充分大きい間隔をとる所では、どこでも行われる。導線抵抗のこの減少及び冗長性は、3つ又は4つのリソグラフィマスク(図3a〜3c、図4a〜4d、図5a〜5c)による方法でも実現される。
【技術分野】
【0001】
本発明は、アクティブマトリクスOLEDディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも2つの薄膜トランジスタ及び1つの記憶コンデンサが設けられているものに関する。
【背景技術】
【0002】
アクティブマトリクスOLEDディスプレイ即ち有機発光ダイオード(OLED)を持ちかつ能動的に駆動される画素を持つディスプレイを製造するために、今までは少なくとも5つのフォトリソグラフィによる処理段階が必要とされる。適当な製造方法が例えばE.Persidis他、“LTPS−TFT Process for AMOLED Displays”,ITC International Thin Film Transistor Conference, 2007、米国特許出願公開第2007/0072348号明細書及び米国特許第6515428号明細書に記載されている。
【0003】
しかしAMOLEDの工業的製造の費用は、処理の複雑さ従って特にフォトリソグラフィによる処理段階の数に決定的に関係している。
【発明の開示】
【発明が解決しようとする課題】
【0004】
従って本発明の基礎になっている課題は、公知の方法より安価なアクティブマトリクスOLEDディスプレイの製造方法を提供し、それにより製造されるディスプレイが、従来の方法により製造されるディスプレイの特性に少なくとも定性的に一致するようにすることである。
【課題を解決するための手段】
【0005】
この課題は、アクティブマトリクスOLEDディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも2つの薄膜トランジスタ及び1つの記憶コンデンサが設けられているものにおいて、
a.基板にドレイン−ソース材料及び列材料を堆積し、続いてドレイン−ソース範囲及び 列導線をフォトリソグラフィにより構造化し、
b.ドープ半導体材料を選択的に堆積しかつ真性半導体材料及び誘電体を真空処理により 全面に堆積し、
c.画素回路の両方の薄膜トランジスタ及び駆動トランジスタのドレイン範囲又はソース 範囲を後で堆積されるOLED材料と電気接続するための貫通接続部をフォトリソグ ラフィにより構造化し、
d.ゲート材料及び行材料を設けてフォトリソグラフィにより構造化し、
e.OLED材料及びOLED用上部電極材料を設ける
ことを特徴とする
ことによって解決される。
【0006】
本発明によるこの方法は、3つのフォトリソグラフィによる処理段階だけで足りる。公知の製造方法に比べて2つ又はそれ以上のフォトリソグラフィによるマスキング段階の節減により、アクティブマトリクスOLEDディスプレイを製造するための製造費が著しく減少する。更にドープ半導体層と真性半導体層の堆積との間における真空の中断が回避されるので、処理が非常に有利である。すべての材料の体積は、PECVD(プラズマ援助化学気相堆積法)のような従来の真空処理によって行うことができる。製造過程中に形成される薄膜トランジスタはいわゆるトップゲートトランジスタであり、その使用はLCDディスプレイにおいて問題があると言われているが、本発明により製造されるディスプレイにおいてわかったように、OLEDディスプレイの駆動のためによく使用される。
【0007】
本発明は更にアクティブマトリクスOLEDディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも2つの薄膜トランジスタ及び1つの記憶コンデンサが設けられ、半導体が別々に構造化されているものに関し、
a.基板にドレイン−ソース材料及び列材料を堆積し、続いてドレイン−ソース範囲及び 列導線をフォトリソグラフィにより構造化し、
b.ドープ半導体材料を選択的に堆積かつ真性半導体材料及び第1の誘電体を真空処理に より全面に堆積し、
c.半導体島をフォトリソグラフィにより構造化し、
d.第2の誘電体を真空処理により堆積し、
e.画素回路の両方の薄膜トランジスタ及び駆動トランジスタのドレイン範囲又はソース 範囲を後で堆積されるOLED材料と電気接続するための貫通接続部をフォトリソグ ラフィにより構造化し、
f.ゲート材料及び行材料を設けてフォトリソグラフィにより構造化し、
g.OLED材料及びOLED用上部電極材料を設ける。
【0008】
漏れ電流のさらなる減少が望まれる場合、半導体島の別々の構造化が有利である。更に同時に寄生薄膜トランジスタが回避される。その上誘電体の分割堆積により、薄膜トランジスタの付加的なパッシベーションは必要でない。このような配置は、半導体島を構造化するための別のフォトリソグラフィによる処理段階を必要とする。本発明によりアクティブマトリクスOLEDディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも2つの薄膜トランジスタ及び1つの記憶コンデンサが設けられかつOLEDの下に配置されているものにおいて、
a.基板にドレイン−ソース材料及び列材料を堆積し、続いてドレイン−ソース範囲及び 列導線をフォトリソグラフィにより構造化し、
b.ドープ半導体材料を選択的に堆積し、真性半導体材料及び誘電体を真空処理により全 面に堆積し、
c.画素回路の両方の薄膜トランジスタ及び駆動トランジスタのドレイン−ソース範囲を 後で堆積されるOLEDの下部電極と電気接続するための貫通接続部をフォトリソグ ラフィにより構造化し、
d.ゲート材料及び行材料を設けてフォトリソグラフィにより構造化し、
e.パッシベーション層及び平坦化層を設けてフォトリソグラフィにより構造化し、
f.OLEDの下部電極材料を設けてフォトリソグラフィにより構造化し、
g.OLED材料及びOLED用上部電極材料を全面に設ける
ことを特徴とする。
【0009】
OLEDの下に駆動回路を設けると、画素の口径をできるだけ大きくする時に有利である。このような配置は、OLEDの陽極を構造化するための第5のフォトリソグラフィによる処理段階を必要とする。これに反し完全にOLEDの下に設けられる駆動回路を持つディスプレイの従来の方法による製造は、少なくとも7つのフォトリソグラフィによる構造化を必要とする。
【0010】
これらの方法では、OLED材料及び上部電極材料はなるべくシャドウマスクにより設けられる。従ってこれらの材料の後の構造化は必要でない。
【0011】
基板材料より強くドレイン−ソース材料及び列材料と結合される半導体材料の交互の堆積及びエッチングを行うことによって、ドープ半導体材料を選択的に堆積することができる。半導体材料と基板材料との一層小さい原子結合力によって、基板材料のすぐ上に設けられる半導体材料は、ドレイン−ソース材料及び列材料の上におけるより速くエッチング除去される。従って半導体層の堆積及びエッチングのためのサイクル時間の適当な選択によって、各エッチング段階において基板材料のすぐ上のドープ半導体材料層を完全に再び除去することができ、一方ドレイン−ソース材料及び列材料の上にそれぞれ1つの薄い半導体層が残り、各サイクル段階において更に成長する。
【0012】
微結晶シリコンを真性半導体材料として使用すると、別の利点が生じる。微結晶シリコンは、成長の際特に表面に結晶を形成するので、特にこの個所でこの材料の有利な特性が有効になる。この方法では、トランジスタがトップゲートトランジスタなので、トランジスタのチャネルは真性半導体の表面及びそのすぐ下にある。従ってこの形式のトランジスタに、微結晶シリコンが特に適している。微結晶シリコンにより、材料の結晶化度に基いて、比較的簡単な処理の範囲内で、非常に安定な薄膜トランジスタを製造することができる。更に電極層としてのシリコンの選択堆積が微結晶の形で行われるので、微結晶シリコンの使用が最適である。このために微結晶シリコンは適当な帯構造を持っている。しかし本発明による方法は、他の半導体でも実現される。
【0013】
ドレイン−ソース材料及び列材料として、種々の金属ただしMoTaが特に有利に使用され、この金属により半導体材料の選択堆積が比較的簡単かつ僅かなサイクルで行われる。
【0014】
方法の好ましい変形例では、薄膜トランジスタの重なり容量を記憶コンデンサとして利用することができる。これは画素における電圧を維持するのに充分である。その代りに又はそれに加えて、駆動トランジスタのゲートとドレイン又はソースとの間の増大される重なり範囲により記憶コンデンサを形成することができる。
【0015】
OLEDを全面に設けたい場合、その下にある駆動回路の先行する絶縁が必要である。従ってこの変形方法では、OLED材料及び上部電極材料を設ける前にパッシベーション層及び平坦化層を堆積してフォトリソグラフィにより構造化し、それからOLED材料及び上部電極材料をディスプレイの全面に設ける。従って第4のフォトリソグラフィによる処理段階が必要である。OLED材料及び上部電極材料を設けるために、シャドウマスクは必要でない。
【0016】
本発明による方法は別の有利な構成を可能にする。付加的な貫通接続部及び適合するゲート構造の形成により、ドレイン−ソース構造及び列構造の導線抵抗を減少し、かつ冗長性を生じることが可能である。ドレイン−ソース構造及び列構造を介して、貫通接続部マスクにより、層堆積が除去されるので、この範囲において、続いてゲート材料を堆積して構造化する際、付加的な金属化層がドレイン−ソース構造及び列構造の上に設けられる。この付加的な層は導線抵抗を減少し、それにより生じる個々の構造の冗長性のため、工業的製造における産出量を増大する。同様に特にゲート構造を細分することにより、漏れ電流を最小にすることができる。これに反し細分を回避することにより、画素の口径が増大する。更に寄生薄膜トランジスタの形成を回避できるように、貫通接続部が構造化される。この場合貫通接続部が増大され、かつ/又は付加的な貫通接続部が、後に形成されるゲート構造の範囲に形成される。
【0017】
本発明によるアクティブマトリクスOLEDディスプレイの製造方法の好ましい実施例が、図面により以下に更に説明される。
【図面の簡単な説明】
【0018】
【図1】 アクティブマトリクスOLEDディスプレイの画素の典型的な回路図を示す。
【図2】 アクティブマトリクスOLEDディスプレイの画素の平面図を示す。
【図3a】 第1の製造方法の1つの段階におけるアクティブマトリクスOLEDディスプレイの画素の平面図を示す。
【図3b】 図3aの画素の断面図を示す。
【図3c】 第1の製造方法の別の段階における画素の断面図及び平面図を示す。
【図3d】 第1の製造方法の更に別の段階における画素の断面図及び平面図を示す。
【図3e】 第1の製造方法の更に異なる段階中における画素の断面図及び平面図を示す。
【図4a】 第1の製造方法の変形例におけるディスプレイの画素の平面図を示す。
【図4b】 図4aの画素の断面図を示す。
【図4c】 第1の製造方法の変形例の1つの段階におけるディスプレイの画素の断面図及び平面図を示す。
【図4d】 図4cとは別の段階におけるディスプレイの画素の断面図及び平面図を示す。
【図5a】 第2の製造方法によるアクティブマトリクスOLEDディスプレイの画素の製造の最後の1つの段階における断面図及び平面図を示す。
【図5b】 第2の製造方法によるアクティブマトリクスOLEDディスプレイの画素の製造の最後の別の段階における断面図及び平面図を示す。
【図5c】 パッシベーション層とは別の構造化を行う図5bの画素の平面図を示す。
【図6a】 第3の製造方法の第1の段階におけるアクティブマトリクスOLEDディスプレイの画素の断面図及び平面図を示す。
【図6b】 第3の製造方法の第2の段階における画素の断面図を示す。
【図6c】 第3の製造方法の第3の段階における画素の断面図及び平面図を示す。
【図6d】 第3の製造方法の第4の段階における画素の断面図を示す。
【図6e】 第3の製造方法の第5の段階における画素の断面図及び平面図を示す。
【図6f】 第3の製造方法の第6の段階における画素の断面図及び平面図を示す。
【図6g】 第3の製造方法の第7の段階における画素の断面図及び平面図を示す。
【図7a】 アクティブマトリクスOLEDディスプレイの第4の製造方法の第1の段階における画素の断面図及び平面図を示す。
【図7b】 第4の製造方法の第2の段階における画素の断面図を示す。
【図7c】 第4の製造方法の第3の段階における画素の断面図及び平面図を示す。
【図7d】 第4の製造方法の第4の段階における画素の断面図及び平面図を示す。
【図7e】 第4の製造方法の第5の段階における画素の断面図及び平面図を示す。
【図7f】 第4の製造方法の第6の段階における画素の断面図及び平面図を示す。
【図7g】 第4の製造方法の第7の段階における画素の断面図を示す。
【発明を実施するための形態】
【0019】
図1は2つの薄膜トランジスタTFT1及びTFT2、記憶コンデンサC及び非反転OLEDを持つアクティブマトリクスOLEDディスプレイの画素の典型的な回路図を示す。行信号VrowはトランジスタTFT1(スイッチングトランジスタ)を介して画素を選択し、一方列信号Vcolは第2のトランジスタTFT2(駆動トランジスタ)を介してOLEDの通電を制御する。記憶コンデンサCは、薄膜トランジスタの重なり容量のみによって実現可能である。他の画素回路は、本発明による方法によって同様に実現可能であり、例えば反転OLED又は老化現象を補償する付加的な構成素子を持つ回路である。
【0020】
図2は、図1に記載の回路図を持つ画素のドレイン−ソース材料及び列材料を空白で示し、ゲート材料及び行材料を縞で示す。画素の両方の薄膜トランジスタTFT1及びTFT2と記憶コンデンサは円により示されている。更にOLEDの下部電極が明らかにされている(暗い正方形)。
【0021】
図3a〜3eには、第1の方法によるアクティブマトリクスOLEDディスプレイの4つの画素の製造が示され、画素の記憶コンデンサはここでは薄膜トランジスタの重なり容量のみによって形成される。図3aには、ドレイン−ソース材料及び列材料(空白)の堆積及び構造化が示されている。図3bはドープ半導体材料、真性半導体材料及び誘電体(HL−積層体)の真空処理による選択堆積が断面図で示されている。図3cには、断面図及び平面図で貫通接続部の構造化が示され、それから図3dにおいてゲート材料及び行材料(縞)が堆積されて構造化される。材料が選択的にエッチングされない場合、ゲート材料が列構造及びドレイン−ソース構造の部分を覆わねばならない。これは、列導線がOLED材料に直接接触しないようにするために必要である。最後に図3eにおいて断面図及び平面図で、シャドウマスク(タイル張り)を使用して、OLED材料(けい線)及び上部電極材料(太い縞)の堆積が示される。
【0022】
図4aは、ディスプレイの一層良好な漏れ電流特性を生じるゲート材料の図3dに代わる構造化を示す。図3dによる構造化では、ゲート材料は中断なしに列を越えても延びている。それによりショットキーダイオードを通る望ましくない漏れ電流の生じる可能性がある。これは、図4aによるゲート材料の構造化により最小にされる。
【0023】
図4bには、TFT2のゲート材料とドレイン材料又はソース材料との一層大きい重なり範囲が示され、その結果明白な記憶コンデンサCが形成される、
【0024】
最後に図4cは、図3cに示されている半導体島の構造化を示し、図4dには半導体島の構造化の変形例が示され、特に図4c及び4dの断面図も示すように、寄生TFTsの形成が回避される。図4cにおいてTFT1のソース電極とTFT2のゲートとD−S電極との間に存在する寄生トランジスタは、図4dにおいてはもはや生じない。
【0025】
画素上の全面にOLED材料を堆積させようとすれば、図5a及び5bによる方法を実施することができる。図5aに示すように、OLED材料を堆積する前にパッシベーション層(波状)が設けられ、フォトリソグラフィにより構造化される。続いて図5bに示すように、OLED材料(けい線)及び上部電極材料(太い縞)が全面に堆積される。図5cには、パッシベーション層の図5aに代わる構造化が示され、ディスプレイの漏れ電流特性を改善する。
【0026】
図6a〜6gにはアクティブマトリクスOLEDディスプレイを製造する方法の実施が示され、薄膜トランジスタの半導体島が構造化される。図6a〜6gに示す段階は原理的に図3a〜3cの段階に相当する。図6cに示すように、まず半導体島が構造化され、続いて図6dに示すように、更に誘電体層が全面に堆積される。
【0027】
図7a〜7gには、アクティブマトリクスOLEDディスプレイを製造する方法の実施が示され、画像の駆動回路が完全にOLEDの下に設けられている。図7a〜7dに示す段階は原理的に図3a〜3dの段階に相当しているが、今やOLED用下部電極は構造化されない。続いて図7eによりパッシベーション層(波状のハッチング)が設けられて構造化され、それから図7f及び7gにより、全面にまず下部電極材料が堆積されて、フォトリソグラフィにより構造化され、それから本来のOLED材料が堆積され、最後にOLEDの上部電極材料が設けられる。
【0028】
図7cに示すように、列においても貫通接続部が構造化される。続いて行材料及びゲート材料(図7d)によるこの個所の被覆は、導線抵抗を減少し、冗長性を生じる。列材料の構造化の際欠陥が生じた場合、冗長性が利用され、それにより製造費が増大する。これらの冗長性及び導線抵抗の減少は、列材料及びドレイン−ソース材料が行及びTFTに対して充分大きい間隔をとる所では、どこでも行われる。導線抵抗のこの減少及び冗長性は、3つ又は4つのリソグラフィマスク(図3a〜3c、図4a〜4d、図5a〜5c)による方法でも実現される。
【特許請求の範囲】
【請求項1】
アクティブマトリクスOLEDディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも2つの薄膜トランジスタ及び1つの記憶コンデンサが設けられているものにおいて、
a.基板にドレイン−ソース材料及び列材料を堆積し、続いてドレイン−ソース範囲及び 列導線をフォトリソグラフィにより構造化し、
b.ドープ半導体材料を選択的に堆積しかつ真性半導体材料及び誘電体を真空処理により 全面に堆積し、
c.画素回路の両方の薄膜トランジスタ及び駆動トランジスタのドレイン範囲又はソース 範囲を後で堆積されるOLED材料と電気接続するための貫通接続部をフォトリソグ ラフィにより構造化し、
d.ゲート材料及び行材料を設けてフォトリソグラフィにより構造化し、
e.OLED材料及びOLED用上部電極材料を設ける
ことを特徴とする方法。
【請求項2】
アクティブマトリクスOLEDディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも2つの薄膜トランジスタ及び1つの記憶コンデンサが設けられ、半導体が別々に構造化されているものにおいて、
a.基板にドレイン−ソース材料及び列材料を堆積し、続いてドレイン−ソース範囲及び 列導線をフォトリソグラフィにより構造化し、
b.ドープ半導体材料を選択的に堆積しかつ真性半導体材料及び第1の誘電体を真空処理 により全面に堆積し、
c.半導体島をフォトリソグラフィにより構造化し、
d.第2の誘電体を真空処理により堆積し、
e.画素回路の両方の薄膜トランジスタ及び駆動トランジスタのドレイン範囲又はソース 範囲を後で堆積されるOLED材料と電気接続するための貫通接続部をフォトリソグ ラフィにより構造化し、
f.ゲート材料及び行材料を設けてフォトリソグラフィにより構造化し、
g.OLED材料及びOLED用上部電極材料を設ける
ことを特徴とする方法。
【請求項3】
アクティブマトリクスOLEDディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも2つの薄膜トランジスタ及び1つの記憶コンデンサが設けられかつOLEDの下に配置されているものにおいて、
a.基板にドレイン−ソース材料及び列材料を堆積し、続いてドレイン−ソース範囲及び 列導線をフォトリソグラフィにより構造化し、
b.ドープ半導体材料を選択的に堆積し、真性半導体材料及び誘電体を真空処理により全 面に堆積し、
c.画素回路の両方の薄膜トランジスタ及び駆動トランジスタのドレイン−ソース範囲を 後で堆積されるOLEDの下部電極と電気接続するための貫通接続部をフォトリソグ ラフィにより構造化し、
d.ゲート材料及び行材料を設けてフォトリソグラフィにより構造化し、
e.パッシベーション層及び平坦化層を設けてフォトリソグラフィにより構造化し、
f.OLEDの下部電極材料を設けてフォトリソグラフィにより構造化し、
g.OLED材料及びOLED用上部電極材料を全面に設ける
ことを特徴とする方法。
【請求項4】
OLED材料及び上部電極材料をシャドウマスクにより設けることを特徴とする、請求項1〜3の1つに記載の方法。
【請求項5】
基板材料より強くドレイン−ソース材料及び列材料と結合される半導体材料の交互の堆積及びエッチングを行うことによって、ドープ半導体材料を選択的に堆積することを特徴とする、請求項1〜4の1つに記載の方法。
【請求項6】
微結晶シリコンを真性半導体材料として使用することを特徴とする、請求項1〜5の1つに記載の方法。
【請求項7】
ドレイン−ソース材料及び列材料としてMoTaを使用することを特徴とする、請求項1〜6の1つに記載の方法。
【請求項8】
薄膜トランジスタの重なり容量を記憶コンデンサとして利用することを特徴とする、請求項1〜7の1つに記載の方法。
【請求項9】
駆動トランジスタのゲートとドレイン又はソースとの間の増大される重なり範囲により記憶コンデンサを形成することを特徴とする、請求項1〜8の1つに記載の方法。
【請求項10】
OLED材料及び上部電極材料を設ける前にパッシベーション層及び平坦化層を堆積してフォトリソグラフィにより構造化し、それからOLED材料及び上部電極材料をディスプレイの全面に設けることを特徴とする、請求項1又は2又は4〜9の1つに記載の方法。
【請求項11】
付加的な貫通接続部及び適合するゲート構造の形成により、ドレイン−ソース構造及び列構造の導線抵抗を減少し、かつ冗長性を生じることを特徴とする、請求項1〜10の1つに記載の方法。
【請求項12】
増大されかつ/又は付加的な貫通接続部により、寄生薄膜トランジスタの形成を回避することを特徴とする、請求項1〜11の1つに記載の方法。
【請求項1】
アクティブマトリクスOLEDディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも2つの薄膜トランジスタ及び1つの記憶コンデンサが設けられているものにおいて、
a.基板にドレイン−ソース材料及び列材料を堆積し、続いてドレイン−ソース範囲及び 列導線をフォトリソグラフィにより構造化し、
b.ドープ半導体材料を選択的に堆積しかつ真性半導体材料及び誘電体を真空処理により 全面に堆積し、
c.画素回路の両方の薄膜トランジスタ及び駆動トランジスタのドレイン範囲又はソース 範囲を後で堆積されるOLED材料と電気接続するための貫通接続部をフォトリソグ ラフィにより構造化し、
d.ゲート材料及び行材料を設けてフォトリソグラフィにより構造化し、
e.OLED材料及びOLED用上部電極材料を設ける
ことを特徴とする方法。
【請求項2】
アクティブマトリクスOLEDディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも2つの薄膜トランジスタ及び1つの記憶コンデンサが設けられ、半導体が別々に構造化されているものにおいて、
a.基板にドレイン−ソース材料及び列材料を堆積し、続いてドレイン−ソース範囲及び 列導線をフォトリソグラフィにより構造化し、
b.ドープ半導体材料を選択的に堆積しかつ真性半導体材料及び第1の誘電体を真空処理 により全面に堆積し、
c.半導体島をフォトリソグラフィにより構造化し、
d.第2の誘電体を真空処理により堆積し、
e.画素回路の両方の薄膜トランジスタ及び駆動トランジスタのドレイン範囲又はソース 範囲を後で堆積されるOLED材料と電気接続するための貫通接続部をフォトリソグ ラフィにより構造化し、
f.ゲート材料及び行材料を設けてフォトリソグラフィにより構造化し、
g.OLED材料及びOLED用上部電極材料を設ける
ことを特徴とする方法。
【請求項3】
アクティブマトリクスOLEDディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも2つの薄膜トランジスタ及び1つの記憶コンデンサが設けられかつOLEDの下に配置されているものにおいて、
a.基板にドレイン−ソース材料及び列材料を堆積し、続いてドレイン−ソース範囲及び 列導線をフォトリソグラフィにより構造化し、
b.ドープ半導体材料を選択的に堆積し、真性半導体材料及び誘電体を真空処理により全 面に堆積し、
c.画素回路の両方の薄膜トランジスタ及び駆動トランジスタのドレイン−ソース範囲を 後で堆積されるOLEDの下部電極と電気接続するための貫通接続部をフォトリソグ ラフィにより構造化し、
d.ゲート材料及び行材料を設けてフォトリソグラフィにより構造化し、
e.パッシベーション層及び平坦化層を設けてフォトリソグラフィにより構造化し、
f.OLEDの下部電極材料を設けてフォトリソグラフィにより構造化し、
g.OLED材料及びOLED用上部電極材料を全面に設ける
ことを特徴とする方法。
【請求項4】
OLED材料及び上部電極材料をシャドウマスクにより設けることを特徴とする、請求項1〜3の1つに記載の方法。
【請求項5】
基板材料より強くドレイン−ソース材料及び列材料と結合される半導体材料の交互の堆積及びエッチングを行うことによって、ドープ半導体材料を選択的に堆積することを特徴とする、請求項1〜4の1つに記載の方法。
【請求項6】
微結晶シリコンを真性半導体材料として使用することを特徴とする、請求項1〜5の1つに記載の方法。
【請求項7】
ドレイン−ソース材料及び列材料としてMoTaを使用することを特徴とする、請求項1〜6の1つに記載の方法。
【請求項8】
薄膜トランジスタの重なり容量を記憶コンデンサとして利用することを特徴とする、請求項1〜7の1つに記載の方法。
【請求項9】
駆動トランジスタのゲートとドレイン又はソースとの間の増大される重なり範囲により記憶コンデンサを形成することを特徴とする、請求項1〜8の1つに記載の方法。
【請求項10】
OLED材料及び上部電極材料を設ける前にパッシベーション層及び平坦化層を堆積してフォトリソグラフィにより構造化し、それからOLED材料及び上部電極材料をディスプレイの全面に設けることを特徴とする、請求項1又は2又は4〜9の1つに記載の方法。
【請求項11】
付加的な貫通接続部及び適合するゲート構造の形成により、ドレイン−ソース構造及び列構造の導線抵抗を減少し、かつ冗長性を生じることを特徴とする、請求項1〜10の1つに記載の方法。
【請求項12】
増大されかつ/又は付加的な貫通接続部により、寄生薄膜トランジスタの形成を回避することを特徴とする、請求項1〜11の1つに記載の方法。
【図1】
【図2】
【図3a】
【図3b】
【図3c】
【図3d】
【図3e】
【図4a】
【図4b】
【図4c】
【図4d】
【図5a】
【図5b】
【図5c】
【図6a】
【図6b】
【図6c】
【図6d】
【図6e】
【図6f】
【図6g】
【図7a】
【図7b】
【図7c】
【図7d】
【図7e】
【図7f】
【図7g】
【図2】
【図3a】
【図3b】
【図3c】
【図3d】
【図3e】
【図4a】
【図4b】
【図4c】
【図4d】
【図5a】
【図5b】
【図5c】
【図6a】
【図6b】
【図6c】
【図6d】
【図6e】
【図6f】
【図6g】
【図7a】
【図7b】
【図7c】
【図7d】
【図7e】
【図7f】
【図7g】
【公開番号】特開2010−183086(P2010−183086A)
【公開日】平成22年8月19日(2010.8.19)
【国際特許分類】
【出願番号】特願2010−31759(P2010−31759)
【出願日】平成22年1月28日(2010.1.28)
【出願人】(500493551)ユニベルシテート・シユトウツトガルト (5)
【氏名又は名称原語表記】Universitaet Stuttgart
【Fターム(参考)】
【公開日】平成22年8月19日(2010.8.19)
【国際特許分類】
【出願日】平成22年1月28日(2010.1.28)
【出願人】(500493551)ユニベルシテート・シユトウツトガルト (5)
【氏名又は名称原語表記】Universitaet Stuttgart
【Fターム(参考)】
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