キャパシタおよびその製造方法、回路基板、半導体装置
【課題】ビルドアップ基板中に内蔵できるキャパシタを、エアロゾルデポジション法を使って形成する。
【解決手段】金属よりなる第１の基体上に第１のセラミック膜を形成する工程と、金属よりなる第２の基体上に第２のセラミック膜を形成する工程と、前記第１および第２のセラミック膜の一方の表面に銅よりなる第１の電極パタ―ンと第１のビアプラグパタ―ンとを、相互に離間して形成する工程と、前記第１および第２の基体を互いに押圧することにより、前記第１のセラミック膜と前記第２のセラミック膜とを、前記第１の基体と前記第２の基体とが押圧された状態で、前記第１の基体と前記第２の基体との間にパルス電圧を印加することにより、前記第１および第２のセラミック膜を、前記第１の電極パターンおよび前記第１のビアプラグパタ―ンを介して相互に接合する工程と、前記第２の基体を除去する工程と、を含む。
【解決手段】金属よりなる第１の基体上に第１のセラミック膜を形成する工程と、金属よりなる第２の基体上に第２のセラミック膜を形成する工程と、前記第１および第２のセラミック膜の一方の表面に銅よりなる第１の電極パタ―ンと第１のビアプラグパタ―ンとを、相互に離間して形成する工程と、前記第１および第２の基体を互いに押圧することにより、前記第１のセラミック膜と前記第２のセラミック膜とを、前記第１の基体と前記第２の基体とが押圧された状態で、前記第１の基体と前記第２の基体との間にパルス電圧を印加することにより、前記第１および第２のセラミック膜を、前記第１の電極パターンおよび前記第１のビアプラグパタ―ンを介して相互に接合する工程と、前記第２の基体を除去する工程と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタおよびその製造方法、回路基板およびその製造方法、半導体装置に関する。
【背景技術】
【０００２】
電子機器の小型化および性能の向上に対応して、実装技術に関しても小型化および性能の向上が求められている。
【０００３】
現在パーソナルコンピュータやサーバなどの電子装置あるいは情報処理装置に使用されている回路基板では、ＣＰＵなどの論理素子の周りにデカップリングキャパシタを配置し、
電源電圧に変動が生じた場合においても安定な電流供給を可能とし、またノイズの除去などを行っている。最近のＣＰＵの動作速度の向上および電圧動作の低下に伴い, この機能は益々重要になっている。
【０００４】
特にＣＰＵに供給される電圧および電流の変動を高速で補償するためには、 デカップリングキャパシタを含む電源供給系のインピーダンスを抑制することが有効である。このため、大容量で、かつインダクタンスの低いキャパシタ、および回路基板上におけるデカップリングキャパシタへの電源配線の配線長、従ってそのインダクタンスの低減が求められている。
【０００５】
回路基板上においてデカップリングキャパシタへの電源配線のインダクタンスを低減するには、デカップリングキャパシタをＣＰＵの直下に配置するのがもっとも効果的であり、かつ回路基板内にデカップリングキャパシタを内蔵させるのが効果的であると考えられる。またこのような構成により、半導体装置および回路基板の製造費用の低減も期待される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００９−５２４２５９号公報
【特許文献２】特開平５−３４７２２７号公報
【特許文献３】特開２００７−３１８０８９号公報
【非特許文献】
【０００７】
【非特許文献１】Takeuchi, T., etal., J. Mater. Res. Vol.18, No.8, Aug 2003, pp1809-1815
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来デカップリングキャパシタを回路基板に内蔵する方法として、セラミックスのグリーンシート上に電極パターンを印刷し、このようなグリーンシートを重ねて高温で焼成することによりキャパシタ部品を作製し、作製された回路基板に埋め込む方法が提案されている。またビルドアップ回路基板を形成する際、一枚のビルドアップ層の形成毎にキャパシタ誘電体膜を形成し、全体として多数のキャパシタ誘電体膜を積層する方法も提案されている。
【０００９】
さらに最近では、シリコン酸化膜を形成されたシリコン基板上に白金よりなる下部電極を形成し、その上に高誘電体や強誘電体のセラミック誘電体膜をスパッタ法で形成し、その上に白金よりなる上部電極を形成し、前記下部電極および上部電極に、基板上方へと延在する接続電極を設けた構成のキャパシタが提案されている。
【００１０】
しかし完成したキャパシタ部品を内蔵する構成の回路基板では、キャパシタ部品は一般に、有機バインダを多量に含むグリーンシート上に電極パターンを印刷し、これらのグリーンシートを積層して焼成することにより形成されているが、このようなグリーンシートは焼成時に大きく収縮し、微細な電極パターンを形成することが困難である。さらにこのようなキャパシタ部品を回路基板上に実装する際には、高抵抗の半田接合を使用することが避けられず、回路基板全体で電源供給系のインピーダンスが上昇してしまう。
【００１１】
またグリーンシート法で形成されるキャパシタ部品では、グリーンシートからセラミックのキャパシタ誘電体膜を形成する焼成工程を、酸化雰囲気中において高温で行う必要があり、このため従来のキャパシタ部品では、キャパシタ電極やビアプラグとして、ニッケルなどの耐熱金属を使う必要があった。しかしこのような耐熱金属は、ＬＳＩの配線などで使われている銅に比べると比抵抗が高く、インピーダンスの増大を招く。
【００１２】
またキャパシタ電極に白金を使う場合にも、白金の比抵抗が大きいため、かかるキャパシタ素子では、インピーダンスの増加を招いてしまう。さらにスパッタ法により形成されたセラミック誘電体膜は非晶質状態で形成され、結晶化のために熱処理を行うとクラックが発生してリーク電流が流れるなどの問題点を有している。
【００１３】
インピーダンスを低減するためには、キャパシタ部品内部の電極パタ―ンやビアプラグを、比抵抗の低い銅により形成するのが望まれる。しかし銅の融点は１０８４℃であり、これに対し、従来グリーンシートを焼成するには１５００℃程度の温度が必要であったため、セラミック誘電体膜を積層した構成のキャパシタ部品中に銅の電極パタ―ンやビアプラグを設けることは、従来不可能であった。
【００１４】
一方、キャパシタ誘電体膜をビルドアップ基板中に一枚ずつ積層した構成では、キャパシタ全体の厚さが積層ビルドアップ層の全体の厚さに等しくなり、長いビア接続が必要で、やはりインピーダンスが上昇してしまう。またこのような構成では回路基板の絶縁層数が増えるため工数が増え、製造費用が増大するのみならず、回路基板全体の厚さが厚くなるため、信号配線のインピーダンスも増大してしまう問題が生じる。さらにこのようにビルドアップ層毎に形成するキャパシタ誘電体膜は、ビルドアップ層が損傷しないように、スパッタなど低温プロセスにより形成する必要があるが、低温で形成したキャパシタ誘電体膜は、先にも述べたように一般に非晶質になっており、本来なら１０００以上の大きな比誘電率を実現できる高誘電体材料や強誘電体材料を使っても、４０程度の比誘電率しか得られず、満足なキャパシタ部品を実現することはできなかった。また, ビルドアップ基板などには, 樹脂と高誘電率セラミックスとを混合した複合材料を用いることもあるが, この場合も樹脂(通常, エポキシを使用)が有する低誘電率の影響で複合材料の誘電率も50程度しか得られなかった。
【課題を解決するための手段】
【００１５】
第１の観点によるキャパシタの製造方法は、金属よりなる第１の基体上に第１のセラミック膜を形成する工程と、金属よりなる第２の基体上に第２のセラミック膜を形成する工程と、前記第１および第２のセラミック膜の一方の表面に銅よりなる第１の電極パタ―ンと第１のビアプラグパタ―ンとを、相互に離間して形成する工程と、前記第１および第２の基体を、前記第１の電極パタ―ンが前記第１のセラミック膜と前記第２のセラミック膜とに挟持されるように配置し、前記第１および第２の基体を互いに押圧することにより、前記第１のセラミック膜と前記第２のセラミック膜とを、前記第１の電極パタ―ンおよび前記第１のビアプラグパタ―ンを介して互いに押圧し、前記第１の基体と前記第２の基体とが押圧された状態で、前記第１の基体と前記第２の基体との間にパルス電圧を印加することにより、前記第１および第２のセラミック膜を、前記第１の電極パターンおよび前記第１のビアプラグパタ―ンを介して相互に接合する工程と、前記第２の基体を除去する工程と、を含む。
【００１６】
第２の観点によるキャパシタは、金属よりなる基体と、前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、前記複数のキャパシタ誘電体膜に含まれる第１のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第１のキャパシタ誘電体膜に隣接する第２のキャパシタ誘電体膜との間には、銅よりなる第１の電極パターンと銅よりなる第１のビアプラグパタ―ンとが相互に離間して介在し、前記第２のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第２のキャパシタ誘電体膜に前記第１のキャパシタ誘電体膜とは反対の側で隣接する第３のキャパシタ誘電体膜との間には、銅よりなる第２の電極パターンと銅よりなる第２のビアプラグパタ―ンとが相互に離間して介在し、前記第１の電極パターンと前記第２の電極パターンとは、前記第２のキャパシタ誘電体膜を介して対向し、前記第１のビアプラグパタ―ンは前記第２の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された第３のビアプラグパタ―ンを介して電気的に接続され、前記第２のビアプラグパタ―ンは前記第１の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された第４のビアプラグパタ―ンを介して電気的に接続されており、前記第１の電極パターンは第１の端子に、前記第２の電極パターンは第２の端子に電気的に接続されている。
【００１７】
第３の観点による回路基板は、複数の樹脂ビルドアップ膜の積層よりなり、第１の側に電源端子と接地端子を含む複数の外部接続端子を担持し、前記第１の側に対向する第２の側に電源パッドと接地バッドを含む複数の電極パッドを担持した積層回路基板本体と、前記積層回路基板本体中の単一の樹脂ビルドアップ膜中に埋設されたキャパシタと、を含み、前記キャパシタは、銅よりなる基体と、前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、前記複数のキャパシタ誘電体膜に含まれる第１のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第１のキャパシタ誘電体膜に隣接する第２のキャパシタ誘電体膜との間には、銅よりなる第１の電極パターンと銅よりなる第１のビアプラグが相互に離間して介在し、前記第２のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第２のキャパシタ誘電体膜に前記第１のキャパシタ誘電体膜とは反対の側で隣接する第３のキャパシタ誘電体膜との間には、銅よりなる第２の電極パターンと銅よりなる第２のビアプラグとが相互に離間して介在し、前記第１の電極パターンと前記第２の電極パターンとは、前記第２のキャパシタ誘電体膜を介して対向し、前記第１のビアプラグは前記第２の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第３のビアプラグを介して電気的に接続され、前記第２のビアプラグは前記第１の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第４のビアプラグを介して電気的に接続されており、前記第１の電極パターンは第１の端子に、前記第２の電極パターンは第２の端子に電気的に接続されている。
【００１８】
第４の観点による半導体装置は、複数の樹脂ビルドアップ膜の積層よりなり、第１の側に電源端子と接地端子を含む複数の外部接続端子を担持し、前記第１の側に対向する第２の側に電源パッドと接地バッドを含む複数の電極パッドを担持した回路基板と、複数のバンプ電極を有し、前記積層回路基板上に前記複数のバンプ電極を、それぞれ対応する電極パッドに接合されてフリップチップ実装された半導体チップと、前記回路基板中の単一の樹脂ビルドアップ膜中に埋設されたキャパシタと、を含み、前記キャパシタは、銅よりなる基体と、前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、前記複数のキャパシタ誘電体膜に含まれる第１のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第１のキャパシタ誘電体膜に隣接する第２のキャパシタ誘電体膜との間には、銅よりなる第１の電極パターンと銅よりなる第１のビアプラグが相互に離間して介在し、前記第２のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第２のキャパシタ誘電体膜に前記第１のキャパシタ誘電体膜とは反対の側で隣接する第３のキャパシタ誘電体膜との間には、銅よりなる第２の電極パターンと銅よりなる第２のビアプラグとが相互に離間して介在し、前記第１の電極パターンと前記第２の電極パターンとは、前記第２のキャパシタ誘電体膜を介して対向し、前記第１のビアプラグは前記第２の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第３のビアプラグを介して電気的に接続され、前記第２のビアプラグは前記第１の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第４のビアプラグを介して電気的に接続されており、前記第１の電極パターンは第１の端子に、前記第２の電極パターンは第２の端子に電気的に接続されている。
【発明の効果】
【００１９】
開示のキャパシタ素子では、高い比誘電率の誘電体膜を多数積層した構成を有するにもかかわらず、電極パターンやビアプラグパタ―ンなどの内部導体に、比抵抗の低い銅を使うことができ、その結果、キャパシタ素子のインピーダンスを低減することができる。またキャパシタ素子の全体の高さを、ビルドアップ層一層ないし数層分程度の厚さに形成でき、このためキャパシタ素子を回路基板の内部に組み込むことが可能である。開示のキャパシタ素子を内部に組み込んだ回路基板は、全体の厚さを減少させることができ、かかる回路基板上に半導体チップを実装して半導体装置を構成した場合、半導体装置の電源系インピーダンスのみならず、信号配線系のインピーダンスをも、効果的に抑制することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態によるキャパシタ素子の構成を示す断面図である。
【図２Ａ】図１のキャパシタ素子の製造工程を示す図（その１）である。
【図２Ｂ】図１のキャパシタ素子の製造工程を示す図（その２）である。
【図２Ｃ】図１のキャパシタ素子の製造工程を示す図（その３）である。
【図２Ｄ】図１のキャパシタ素子の製造工程を示す図（その４）である。
【図２Ｅ】図１のキャパシタ素子の製造工程を示す図（その５）である。
【図２Ｆ】図１のキャパシタ素子の製造工程を示す図（その６）である。
【図２Ｇ】図１のキャパシタ素子の製造工程を示す図（その７）である。
【図２Ｈ】図１のキャパシタ素子の製造工程を示す図（その８）である。
【図２Ｉ】図１のキャパシタ素子の製造工程を示す図（その９）である。
【図２Ｊ】図１のキャパシタ素子の製造工程を示す図（その１０）である。
【図２Ｋ】図１のキャパシタ素子の製造工程を示す図（その１１）である。
【図２Ｌ】図１のキャパシタ素子の製造工程を示す図（その１２）である。
【図２Ｍ】図１のキャパシタ素子の製造工程を示す図（その１３）である。
【図２Ｎ】図１のキャパシタ素子の製造工程を示す図（その１４）である。
【図２Ｏ】図１のキャパシタ素子の製造工程を示す図（その１５）である。
【図２Ｐ】図１のキャパシタ素子の製造工程を示す図（その１６）である。
【図３Ａ】第１の実施形態の一変形例を示す断面図である。
【図３Ｂ】第１の実施形態の別の変形例を示す断面図である。
【図４Ａ】エアロゾルデポジション装置の概略的構成を示す図である。
【図４Ｂ】図４Ａのエアロゾルデポジション装置を使った成膜の様子を示す図である。
【図４Ｃ】第１の実施形態において、図４Ａのエアロゾルデポジション装置を使って得られた誘電体膜の断面構造を示す透過電子顕微鏡写真である。
【図５Ａ】第２の実施形態によるキャパシタ素子の製造工程を示す図（その１）である。
【図５Ｂ】第２の実施形態によるキャパシタ素子の製造工程を示す図（その２）である。
【図５Ｃ】第２の実施形態によるキャパシタ素子の製造工程を示す図（その３）である。
【図５Ｄ】第２の実施形態によるキャパシタ素子の製造工程を示す図（その４）である。
【図５Ｅ】第２の実施形態によるキャパシタ素子の製造工程を示す図（その５）である。
【図５Ｆ】第２の実施形態によるキャパシタ素子の製造工程を示す図（その６）である。
【図５Ｇ】第２の実施形態によるキャパシタ素子の製造工程を示す図（その７）である。
【図５Ｈ】第２の実施形態によるキャパシタ素子の製造工程を示す図（その８）である。
【図６】第３の実施形態による回路基板の構成を示す断面図である。
【図７】第４の実施形態による半導体装置の構成を示す断面図である。
【図８Ａ】図６の回路基板の製造工程を示す図（その１）である。
【図８Ｂ】図６の回路基板の製造工程を示す図（その２）である。
【図９】図６の回路基板の一変形例を示す断面図である。
【発明を実施するための形態】
【００２１】
（第１の実施形態）
図１は第１の実施形態によるキャパシタ素子１０の構成を示す断面図である。
【００２２】
図１を参照するに前記キャパシタ素子１０は、例えば銅よりなり厚さが１μｍ〜５０μｍ、好ましくは、ビルドアップ回路基板で使われる一層のビルドアップ層の厚さよりも薄い、例えば１６μｍの厚さの基体１１を含み、前記基体１１上には、例えばチタン酸バリウム（ＢａＴｉＯ3）よりなり、厚さが０．３μｍ以上で５μｍ以下、例えば１μｍの誘電体膜１２，１４，１６，１８，２０が、後で詳細に説明するようにエアロゾルデポジション法により順次積層されている。ただし前記誘電体膜１２，１４，１６，１８，２０の各々は銅の融点よりも低い温度で熱処理を施されており、かかる熱処理に伴う焼成の結果、いずれの誘電体膜も、平均粒径が５ｎｍ以上、５００ｎｍ以下のグラニュラー構造を有している。
【００２３】
前記誘電体膜１２と１４の間には銅層１３が、誘電体膜１４と１６の間には銅層１５が、誘電体膜１６と１８の間には銅層１７が、誘電体膜１８と２０の間には銅層１９が、また誘電体膜２０上には最上層の銅層２１が、スパッタ法により、２００ｎｍ〜５００ｎｍの膜厚に形成されている。ただし前記銅層１３，１５，１７，１９，２１の形成はスパッタ法に限定されるものではなく、例えば電解メッキ法や無電解メッキ法により形成することも可能である。前記銅層１３，１５，１７，１９，２１をスパッタ法により形成する場合には、その下の誘電体膜との間に、例えば銅層１３と誘電体膜１２との間に、密着性の向上のためチタン膜やクロム膜を、数十ナノメートルの膜厚で形成してもよい。ただし近年の進歩したスパッタ技術を使う場合には、このような密着膜は省略可能であり、抵抗低減のために省略するのが好ましい。
【００２４】
各々の銅層、例えば銅層１３は電極パターン１３Ａおよび１３Ｂ、およびビアプラグパタ―ン１３Ｃにパターニングされており、前記銅層１３を覆う誘電体膜１４には、前記電極パターン１３Ａおよび１３Ｂ、および前記ビアプラグパタ―ン１３Ｃを露出する開口部１４ａ，１４ｂ，１４ｃがそれぞれ形成され、前記開口部１４ａ，１４ｂ，１４ｃは銅ビアプラグパタ―ン１４Ａ，１４Ｂおよび１４Ｃにより、それぞれ充填されている。前記銅ビアプラグパタ―ン１４Ａ，１４Ｂ，１４Ｃは、例えば銅の電解メッキにより形成することができるが、あるいは金、白金、タングステン、モリブデン、ニッケル、クロム、チタン、パラジウム、鉄などにより形成することも可能である。
【００２５】
前記銅層１５は電極パターン１５Ａ，１５Ｂ，１５Ｃ、およびビアプラグパタ―ン１５Ｄ，１５Ｅにパターニングされており、前記銅層１５を覆う誘電体膜１６には、前記ビアプラグパターン１５Ｄおよび１５Ｅにそれぞれ対応して銅ビアプラグ１６Ａおよび１６Ｂが、また前記電極パターン１５Ｂに対応してビアプラグパタ―ン１６Ｃが形成されている。
【００２６】
さらに銅層１７は電極パターン１７Ａおよび１７Ｂ、およびビアパタ―ン１７Ｃにパターニングされており、前記銅層１７を覆う誘電体膜１８には、前記電極パターン１７Ａおよび１７Ｂ、および前記ビアパタ―ン１７Ｃにそれぞれ対応して銅プラグ１８Ａ，１８Ｂおよび１８Ｃが形成されている。
【００２７】
また前記銅層１９は電極パターン１９Ａ，１９Ｂ，１９Ｃ、およびビアプラグパタ―ン１９Ｄ，１９Ｅにパターニングされており、前記銅層１９を覆う誘電体膜２０には、前記ビアプラグパターン１９Ｄおよび１９Ｅにそれぞれ対応して銅プラグ２０Ａおよび２０Ｂが、また前記電極パターン１９Ｂに対応してビアプラグパタ―ン２０Ｃが形成されている。
【００２８】
さらに前記銅層２１は、前記ビアプラグパタ―ン２０Ａ〜２０Ｃにそれぞれ対応して電極パターン２１Ａ，２１Ｂ，２１Ｃにパターニングされているが、これらの電極パターン２１Ａ、２１Ｂ，２１Ｃはキャパシタ上部において接続用の配線パタ―ンをも兼ねている。
【００２９】
また前記誘電体膜１２には、前記電極パターン１３Ａおよび１３Ｂに対応して銅よりなるビアプラグパタ―ン１２Ａ，１２Ｂが形成されている。
【００３０】
図１のキャパシタ素子１０では、電極パターン１３Ａおよび１７Ａがビアプラグパタ―ン１２Ａ，１４Ａ，１５Ｄ，１６Ａ，１８Ａ，１９Ｄ，２０Ａを介して前記基体１１および電極パターン２１Ａに電気的に接続され、電極パターン１５Ｃ，１９Ｃがビアプラグパタ―ン１３Ｃ，１４Ｃ，１６Ｃ，１７Ｃ，１８Ｃ，２０Ｃを介して電極パターン２１Ｂに電気的に接続されている。また電極パターン１３Ｂおよび１５Ｂがビアプラグパタ―ン１２Ｂ，１４Ｂ，１５Ｅ，１８Ｂ，２０Ｂを介して前記基体１１および電極パターン２１Ｂに電気的に接続されている。
【００３１】
ここで前記電極パターン１３Ａおよび１３Ｃは前記電極パタ―ン１５Ｃと誘電体膜１４を介して対向し、間にキャパシタを形成する。同様に電極パターン１５Ｃは電極パターン１７Ａおよび１７Ｂと誘電体膜１６を介して対向し、間にキャパシタを形成する。さらに電極パターン１７Ａおよび１７Ｂは電極パターン１９Ｃと誘電体膜１８を介して対向し、間にキャパシタを形成する。
【００３２】
そこで、例えば前記基体１１あるいは電極パターン２１Ａおよび２１Ｂに接地電圧を供給し、電極パターン２１Ｃに電源電圧を供給すると、図１のキャパシタ素子１０では、上記多数のキャパシタが電源電圧と接地電圧の間に並列接続され、その結果、図１のキャパシタ素子１０は効果的なデカップリングキャパシタとして動作する。またその際、前記誘電体膜１２〜２０の各々の膜厚は０．３μｍ以上、５μｍ以下と薄く、例えば各々の膜厚を１μｍとした場合、５層の誘電体膜１２〜２０を積層しても、得られる積層体全体の膜厚は５μｍ程度にしかならず、ビアプラグパタ―ン１２Ａ，１４Ａ，１５Ｄ，１６Ａ，１８Ａ，１９Ｄ，２０Ａよりなる電流供給路およびビアプラグパタ―ン１３Ｃ，１４Ｃ，１６Ｃ，１７Ｃ，１８Ｃ，２０Ｃよりなる電流供給路の抵抗およびインダクタンスを低減することができる。
【００３３】
このように図１のキャパシタ素子１０は、前記基体１６まで含めても、全体の厚さをせいぜい２０μｍ程度、あるいはそれ以下に形成することができるため、半導体チップが実装される回路基板を構成する単一の、あるいはせいぜい数層のビルドアップ層中に埋め込むことが可能となる。
【００３４】
図１のキャパシタ素子１０ではビアプラグパタ―ン１２Ａ，１４Ａ，１５Ｄ，１６Ａ，１８Ａ，１９Ｄ，２０Ａよりなる電流路およびビアプラグパタ―ン１２Ｂ，１４Ｂ，１５Ｅ，１８Ｂ，２０Ｂよりなる電流路が基体１１に接続されているため、キャパシタ素子１０を、後の実施形態で説明するように、ビルドアップ基板などの回路基板中に埋め込んだ場合、接地電圧あるいは電源電圧の一方を、回路基板の裏側から、最短距離で供給することができ、回路基板中における寄生インダクタンスの発生を効果的に抑制することができる。
【００３５】
なお本実施形態において前記誘電体膜１２，１４，１６，１８，２０はＢａＴｉＯ3に限定されるものではなく、ＰｂＺｒＴｉＯ3，（Ｂａ，Ｓｒ）ＴｉＯ3，Ｂａ（Ｚｒ，Ｔｉ）Ｏ3，ＫＮｂＯ 3，Ｋ0.5Ｎａ0.5ＮｂＯ3，ＫＮｂＯ3・ＮａＮｂＯ3・ＬｉＮｂＯ3， （Ｂｉ1/2Ｋ1/2)ＴｉＯ3，（Ｂｉ1/2Ｎａ1/2）ＴｉＯ3，ＢｉＦｅＯ3，（Ｓｒ，Ｃａ）2ＮａＮｂ5Ｏ15，（Ｓｒ，Ｂａ）ＮｂＯ6，Ｂａ2（Ｎａ，Ｋ）Ｎｂ5Ｏ15，Ｂｉ4Ｔｉ3Ｏ12，ＳｒＢｉＴｉＴａＯO3，ＳｉＢｉ2Ｔａ2Ｏ9，ＳｒＢｉ2Ｎｂ2Ｏ9，（Ｓｒ，Ｃａ）2Ｂｉ4Ｔｉ5Ｏ18，ＣａＢｉ4Ｔｉ4Ｏ15，ＬｉＮｂＯ3，ＬｉＴａＯ3，ＰｂＮｂ2Ｏ6などをベース組成とした材料、他の高誘電体酸化物あるいは強誘電体酸化物を使うことが可能である。
【００３６】
次に図１のキャパシタ素子１０の製造方法を、図２Ａ〜図２Ｐを参照しながら説明する。
【００３７】
図２Ａを参照するに、厚さが例えば１６μｍの銅よりなる基体１１上にはＢａＴｉＯ3よりなる誘電体膜１２が、図４Ａ〜図４Ｃに示すエアロゾルデポジション装置１６０を使い、例えば１．５μｍの膜厚に形成される。
【００３８】
図４Ａを参照するに前記エアロゾルデポジション装置１６０は排気経路１３３を介してメカニカルブースタポンプ１６２および真空ポンプ１６２Ａにより真空排気される処理容器１６１を備えており、前記処理容器１６１中には、ステージ１６１Ａ上に被処理基板Ｗが、Ｘ−Ｙ−Ｚ−θ駆動機構１３２を使うことによりＸ軸，Ｙ軸，Ｚ軸およびθ軸方向に変位自在に保持される。ここでＺ軸はステージ１６１Ａの面に垂直な方向を、Ｘ軸およびＹ軸は前記Ｚ軸に対して直交し、相互にも直交する軸を表す。またθ軸はＺ軸回りの回転を表す。
【００３９】
前記処理容器１６１中には、前記ステージ１６１Ａ上の被処理基板Ｗに対向してノズル１６１Ｂが設けられており、前記ノズル１６１ＢはＢａＴｉＯ3の原料粉末のエアロゾルを乾燥キャリアガスとともに供給され、これを前記被処理基板Ｗの表面に、ジェット１６１ｃとして吹き付ける。ここでジェット１６１ｃは溶媒などの液体やバインダなどの有機物は含まない。
【００４０】
このようにして前記ノズル１６１Ｂから被処理基板Ｗに吹き付けられたエアロゾルを構成するＢａＴｉＯ3粒子は、図４Ｂに概略的に示すように５０ｎｍ以上３００ｎｍ以下の粒径の大粒径粒子と、１ｎｍ以上２０ｎｍ以下の粒径のナノ粒子の混合物となっており、ノズル１６１Ｂ中においてより大きな原料粒子が相互に衝突して破砕されることにより形成される。このようにしてノズル１６１Ｂ中において破砕により形成されたＢａＴｉＯ3粒子は、破砕の結果生じた非常に活性な表面を特徴としており、前記被処理基板Ｗの表面で効果的に衝撃固化し、前記基体１１上に、９０％以上の高い相対密度の緻密なＢａＴｉＯ3膜を、前記誘電体膜１２として形成する。このようにして形成された誘電体膜１２は、５０ｎｍ以上３００ｎｍ以下の粒径の大粒径粒子１２Ｌと、１ｎｍ以上２０ｎｍ以下の粒径のナノ粒子１２Ｎとより構成されている。
【００４１】
一例では前記ノズル１６１Ｂとして、内径が１０ｍｍで円形断面の搬送用配管部１６１Ｖを、ノズル開口部１６１ｂにおいて徐々に長さが１０ｍｍで幅が０．５ｍｍのスリット形状に変化させる構成の部材を使い、最終的に前記ノズル開口部１６１ｂの排出面に形成された幅が０．５ｍｍで長さが４５ｍｍのスリットからエアロゾルのジェット１６１ｃを噴出させた。例えばこのような構成により、原料粉末としてより大きな粒子を含む、例えば平均粒径が１００ｎｍ〜８００ｎｍの市販のＢａＴｉＯ3原料粉末から、上記の５０ｎｍ以上３００ｎｍ以下の粒径の大粒径粒子と、１ｎｍ以上２０ｎｍ以下の粒径の小粒径ナノ粒子の活性な混合物よりなるエアロゾルのジェットを、前記破砕の結果として得ることができる。
【００４２】
再び図４Ａを参照するに、前記エアロゾルデポジション装置１６０は、前記ノズル１６１Ｂに前記エアロゾルを供給するため、ＢａＴｉＯ3粉末原料１６３ａを保持した原料容器１６３を有し、前記原料容器１６３に不活性ガスや高純度酸素などのキャリアガスを、高圧ガス源１６４から、ライン１６５および質量流量コントローラ１６４Ａを介して供給することにより、前記エアロゾルを発生させる。また図４Ａの前記原料容器１６３は、エアロゾルの発生を促進するため振動台１６３Ａ上に保持されており、エアロゾル発生に先立って、前記排気経路１３３に連通したバルブ１６３Ｂを開くことにより、原料中の水分が前記ポンプ１６２および１６２Ａにより除去される。
【００４３】
より具体的には、本実施形態では前記原料粉末として平均粒径が１００ｎｍ〜８００ｎｍの市販のＢａＴｉＯ3原料粉末を、原料１６３ａとして前記原料容器１６３中に装填し、さらに前記振動台１６３Ａを駆動して前記原料容器１６３の全体に超音波振動を印加し、１５０℃で加熱しながら前記バルブ１６３Ｂを開いて前記原料粉末表面に吸着した水分を真空脱気することにより除去する。
【００４４】
さらに前記バルブ１６３を閉じた後、前記メカニカルブースタポンプ１６２および真空ポンプ１６２Ａを駆動することにより前記処理容器１６０内部の圧力を例えば１０Ｐａ以下に低下させ、前記高圧ガス源１６４から例えば２ｋｇ／ｃｍ2の圧力の高純度酸素ガスを、前記ガスライン１６５および質量流量コントローラ１６４Ａを介して、例えば４リットル／分の流量で前記原料容器１６３に供給し、前記原料容器１６３中において、前記ＢａＴｉＯ3粉末原料のエアロゾルを発生させる。さらに、このようにして発生したエアロゾルを、前記原料容器１６３内部の圧力を２００Ｐａで一定に維持しながら、前記原料容器１６３から前記ノズル１６１Ｂに供給する。
【００４５】
この状態で前記ノズル１６１Ｂから前記被処理基板Ｗに向けてエアロゾルを例えば２分間噴射する。本実施形態ではこのようにして、前記基体１１上への誘電体膜１２の成膜を、例えば１±０．５μｍ／分の成膜速度で行うことができる。
【００４６】
図４Ｃは、このようにして形成されたＢａＴｉＯ3誘電体膜１２の、前記銅基体１１との界面近傍の断面を示す透過電子顕微鏡写真である。
【００４７】
図４Ｃ中、（ａ），（ｂ）の写真よりわかるようにＢａＴｉＯ3誘電体膜１２と銅基体１１との界面にボイドなど欠陥の存在は観察されず、また前記ＢａＴｉＯ3誘電体膜１２の一部の断面を拡大して示す写真（ｃ）−１、およびそのさらに一部を拡大して示す写真（ｃ）−２からも、ＢａＴｉＯ3誘電体膜１２の膜中にボイドなどの欠陥は全く生じていないことがわかる。前記写真（ｃ）−１および（ｃ）−２より、前記ＢａＴｉＯ3膜１２中には粒径が５０ｎｍから３００ｎｍ程度で平均粒径が１００ｎｍ程度の大粒径粒子と、粒径が１ｎｍから２０ｎｍ程度で平均粒径が１０ｎｍ程度の小粒径粒子より構成されており、図４Ｂに模式的に示した断面を有する膜が得られているのがわかる。
【００４８】
特に前記図４Ｃ中、（ｂ）の拡大写真では、銅基体１１とＢａＴｉＯ3誘電体膜１２との界面に、約５００ｎｍの厚さにわたり、銅とＢａＴｉＯ3とがボイドを生じることなくかみ合ったインターロッキング層が形成されているのがわかる。さらに前記図４Ｃ中、写真（ｅ）では、隣接する結晶粒の粒界に１ｎｍ以上の非晶質層が形成されているのがわかる。
【００４９】
さらに前記写真（ｃ）−２の一部を拡大した写真（ｃ）−３および写真（ｃ）−１の一部を拡大した写真（ｅ）では、個々のＢａＴｉＯ3結晶粒の格子像が観察されるのがわかる。
【００５０】
このような格子像から二次元フーリエ変換により逆格子像を求めたところ、形成されているＢａＴｉＯ3結晶は、（１００）面の面間隔が０．４０１ｎｍ，（０１０）面の面間隔が０．３８２ｎｍ，（１１０）面の面間隔が０．２７９ｎｍであり、（１００）面と（０１０）面のなす角度が９１．４°，（１００）面と（１１０）面のなす角度が４７．０°であり、理想的な立方晶ＢａＴｉＯ3結晶、すなわち（１００）面の面間隔が０．４０３１ｎｍ，（０１０）面の面間隔が０．４０３１ｎｍ，（１１０）面の面間隔が０．２８５０ｎｍ，（１００）面と（０１０）面のなす角度が９０．０°，（１００）面と（１１０）面のなす角度が４５．０°、に近いことが確認された。
【００５１】
再び図２Ａを参照するに、このようにして前記基体１１上に形成されたＢａＴｉＯ3誘電体膜１２は、銅の融点である１０８４℃よりも低い、例えば１０００℃の温度において熱処理され、その結果、前記誘電体膜１２中のＢａＴｉＯ3結晶が焼結する。通常のＢａＴｉＯ3膜の焼結では、１５００℃以上の温度が必要となるが、エアロゾルデポジションにより形成されたＢａＴｉＯ3膜は、上記のように非常に小さなナノ粒子１２Ｎを含んでおり、このため１０００℃程度の温度でも焼結する。焼結の結果、前記誘電体膜１２中においては粒成長が生じ、ＢａＴｉＯ3膜の微構造は、平均粒径が５ｎｍ以上、５００ｎｍ以下のグラニュラー構造に変化する。このような焼結を行っても、前記ＢａＴｉＯ3誘電体膜１２は、エアロゾルデポジション直後の状態において既に９０％を超える相対密度を有しているため、ほとんど収縮することはなく、厚さ方向に例えば０．５μｍ程度収縮することがあっても、膜の面内での収縮は生じない。
【００５２】
次に図２Ｂを参照するに、前記誘電体膜１２中にビアホール１２ａ，１２ｂを、前記ビアプラグ１２Ａ，１２Ｂに対応して、フォトリソグラフィを使ったレジストプロセスおよびドライエッチングにより形成し（もしくは, レジストプロセスでビアホール部分を開口させ, この部分を５％ふっ硝酸にてケミカルエッチングを施し, ビアホールを形成する）、前記ビアホール１２ａ，１２ｂ中に無電解メッキにより銅シード層（図示せず）を形成し、さらに電解メッキを行うことにより前記ビアホール１２ａ，１２ｂを銅により充填することにより、前記銅プラグ１２Ａ，１２Ｂを形成する。図２Ｂは、その後無電解メッキ膜をウェットエッチングなどで除去した状態を示している。もしくは, 基材である銅箔をシード層として電解めっきを用いて, ビアホール中に銅のビアプラグを形成する。
【００５３】
本実施形態では、前記図２Ａ〜図２Ｃの工程と平行して、あるいは相前後して、図２Ｄに示すように銅よりなる第２の基体４１を準備し、前記基体４１上に図２Ｅに示すように、前記ビアプラグパタ―ン１４Ａ〜１４Ｄにそれぞれ対応してビアホール１４ａ〜１４ｃを形成する。
【００５４】
さらに前記図２Ｃで説明したのと同様にして、図２Ｆに示すように、前記ビアホール１４ａ〜１４ｃに銅プラグパタ―ン１４Ａ〜１４Ｃを形成する。なお前記ビアホール１２ａ，１２ｂ、およびビアホール１４ａ〜１４ｃの形成は、レーザビームの照射により行うことも可能である。レーザビームを使った場合、ビアホールの底に下層の銅層が露出した時点でレーザビームが反射され、ビアホールの形成は自動的に停止する。
これらのビアホール形成・ビアプラグ形成は, 熱処理を施したエアロゾルデポジション膜に対して行ってもいいが, 熱処理を施さないエアロゾルデポジション膜に対して行ってもよい。
【００５５】
エアロゾルデポジションのビアホールの形成については,
堆積直後の状態および熱処理後の状態いずれでも構わない。また, ビアホールの形成は, ふっ硝酸によるケミカルエッチング, ＩＣＰエッチャー，ＲＩＥ，イオンミリング, レーザなどドライエッチングも適用できるとともに, レジスト形成後, 成膜し, レジストを除去するリフトオフプロセスも適用可能である。
【００５６】
さらに図２Ｇに示すように、前記誘電体膜１４上に銅層１３を、例えばスパッタ法により、２００ｎｍ〜５００ｎｍの膜厚に形成する。ただし前記銅層１３の形成はスパッタ法に限定されるものではなく、無電解メッキ法あるいは電解メッキ法を使うことも可能である。
【００５７】
なお前記銅層１３をスパッタ法で形成する場合、先にも述べたように銅層１３の形成前に前記誘電体膜１４上にチタン膜やクロム膜を密着層として、数十ナノメートルの膜厚に形成することもできるが、このような密着層は抵抗の要因となるため、省略するのが好ましい。
【００５８】
さらに図２Ｈに示すように、前記銅層１３をパターニングし、前記電極パターン１３Ａ，１３Ｂおよびビアプラグパタ―ン１３Ｃを、それぞれ前記ビアプラグパタ―ン１４Ａ，１４Ｂおよび１４Ｃ上に形成し、図２Ｉに示すように前記基体４１およびその上に形成された構造を反転させ、前記図２Ｃにおいて得られた構造に対向させ、前記電極パターン１３Ａおよびビアプラグパタ―ン１４Ａがビアプラグパタ―ン１２Ａに、前記電極パターン１３Ｂおよびビアプラグパタ―ン１４Ｂがビアプラグパタ―ン１２Ｂに対応するように、位置合わせする。
【００５９】
さらに図２Ｊに示すように前記誘電体膜１２および１４を、上記の通り位置合わせしたまま、間に前記銅パターン１３Ａ〜１３Ｃを介して接するように配置し、窒素雰囲気などの不活性雰囲気中もしくは真空中において前記基体１１および基体４１を、モリブデン、タングステン、チタン、あるいはそれらの合金などの耐熱金属、あるいは黒鉛よりなる治具５１および５２により、図２Ｊ中に矢印で示すように互いに１ＭＰａ〜５０ＭＰａ、例えば５ＭＰａの圧力で押圧し、前記誘電体膜１４を誘電体膜１２に、前記銅パターン１３Ａ〜１３Ｃを介して押圧する。
【００６０】
さらにこの状態で、図２Ｊに示すように前記治具５１および５２の間に例えば１２Ｖの直流パルス電圧を、高出力パルス電源５３により例えば１ｋＨｚの周波数で繰り返し供給し、１００Ａ〜１５００Ａ程度の電流を通電し、パルス通電接合を行う。前記治具５１，５２のいずれかには、前記基体１１あるいは４１の温度を測定する熱電対５２Ａが設けられており、前記パルス通電接合は、前記熱電対５２Ａにより測定された基体１１あるいは４１の温度を１０００℃程度に維持しながら３０分間実行される。このようなパルス通電接合の結果、前記銅電極パターン１３Ａおよび１３Ｂが、対応するビアプラグ１２Ａおよび１２Ｂ、および前記ＢａＴｉＯ3誘電体膜１２に、また銅ビアプラグパターン１３Ｃが前記ＢａＴｉＯ3誘電体膜１２に接合し、図２Ｋに示す構造が得られる。
【００６１】
その際、図２Ｋ中に破線で囲んだ部分は、図２Ｊの状態では隙間が生じていたが、図２Ｋの状態では、前記ＢａＴｉＯ3誘電体膜１４により充填されており、またＢａＴｉＯ3誘電体膜１２はＢａＴｉＯ3誘電体膜１４に対して接合しており、膜１２と膜１４の境界が消滅しているのが観察された。この理由は現時点では十分に解明されてはいないが、パルス電流が、スパークプラズマシンタリング（ＳＰＳ）と同様な機構によって誘電体膜１２，１４の粒界に沿って流れ、粒界が局所的に溶融・反応・拡散した結果、前記治具５１，５２により印加された応力を緩和するようにＢａＴｉＯ3粒子の移動が生じたものと考えられる。
【００６２】
かかるパルス通電接合の結果、図２Ｋで得られた構造では、前記ＢａＴｉＯ3誘電体膜１２とＢａＴｉＯ3誘電体膜１４とが、間に介在する銅パターン１３Ａ，１３Ｂ，１３Ｃを介して強固に接合される。
【００６３】
次に図２Ｌに示すように前記基体４１を、例えばウェットエッチングにより除去し、前記誘電体膜１４の表面を露出させた後、図２Ｍに示すように前記誘電体膜１４の表面上に銅層１５（図１参照）を形成し、これをパターニングして、前記電極パターン１３Ａ，１３Ｂに前記誘電体膜１４を介してそれぞれ対向する電極パターン１５Ａ，１５Ｂを、また前記ビアプラグ１４Ｃ上に電極パターン１５Ｃを、さらに前記ビアプラグパタ―ン１４Ａおよび１４Ｂ上にビアプラグパタ―ン１５Ｄ，１５Ｅを、それぞれ形成する。
【００６４】
図２Ａ〜図２Ｍの工程により、前記キャパシタ素子１０の一層目のキャパシタ構造が得られる。
【００６５】
さらに同様な工程を繰り返すことにより、前記図２Ｍのキャパシタ構造上に、次の層のキャパシタ構造を形成することができる。
【００６６】
すなわち図２Ｎに示すように、ビアプラグパタ―ン１６Ａ〜１６Ｃを含むＢａＴｉＯ3誘電体膜１６を、前記基体４１と同様な基体４２上に、前記図２Ｄ〜図２Ｆの工程と同様にして形成し、得られた構造を前記図２Ｍの構造上に上下反転させて配置し、先の図２Ｊと同様な加圧下でのパルス通電接合を行い、さらに前記基体４２をエッチング除去することにより、図２Ｏに示す構造を得る。
【００６７】
さらに図２Ｐに示すように前記誘電体膜１６上に電極パターン１７Ａ，１７Ｂおよび１７Ｃを、それぞれ前記ビアプラグ１６Ａ，１６Ｂ，１６Ｃ上に形成することにより、前記図２Ｍのキャパシタ構造上に、二層目のキャパシタ構造が形成される。
【００６８】
さらに同様な工程を繰り返すことにより、前記キャパシタ素子１０を任意の層数に形成することができる。
【００６９】
なお図２Ｉ，図２Ｊよりわかるように、前記銅パターン１３Ａ〜１３Ｃは、前記誘電体膜１４の代わりに誘電体膜１２上に形成してもよいことは明らかである。
【００７０】
なお前記銅基体１１および４１は、図２Ａあるいは図２Ｄのエアロゾルデポジション工程に先立って、３００℃以上、６００℃以下の温度で熱処理をしておくと、膜応力による基材１１，４１の反りの問題や、表面の劣化の問題を回避することができる。これに対し前記熱処理温度が３００℃未満だとエアロゾルデポジションを行った場合に基体１１あるいは４１が反って、図１のキャパシタ素子１０のような積層構造を形成する際、パタ―ンの位置合わせがずれてしまうおそれがあり、また熱処理温度が６００℃を超えると、基体１１や４１の強度が低下して、表面に部分的な凹凸が発生してしまう問題が発生する場合がある。但し, コスト低減を図るために, 銅基体１１を構成する銅箔の反りが, パターン精度に対して無視できる範囲の場合は, 前記銅基体１１は, 熱処理を施す必要はない。
【００７１】
本実施形態において前記基体４１として銅を使う場合には、例えば図２Ｌの工程において前記基体４１を完全には除去せず、その膜厚を低減させた上でパターニングし、図２Ｍにおける電極パターン１５Ａ〜１５Ｃおよびビアパタ―ン１５Ｄ，１５Ｅを形成することも可能である。
【００７２】
なお本実施形態において、図３Ａの変形例１０Ｍに示すように前記誘電体膜１２中のビアプラグ１２Ａ，１２Ｂを省略することも可能である。ただしこの場合には、前記キャパシタ素子１０を回路基板に実装した場合に、電源電圧および接地電圧の一方を電極パターン２１Ａおよび２１Ｂに供給し、他方を電極パターン２１Ｃに供給する必要がある。
【００７３】
また本実施形態において、図３Ｂの変形例１０Ｎに示すように、前記図２Ａ〜図２Ｐの工程によりキャパシタ１０を形成した後で、基体１１を除去することも可能である。ただし図３Ｂの実施例では、このように基体１１を除去した後、露出された誘電体膜１２の表面に露出したビアプラグ１２Ａ，１２Ｂに対応して電極パターン１１Ａ，１１Ｂが形成されており、また前記電極パターン１３Ｃに対応してビアプラグ１２Ｃが形成されている。さらに前記誘電体膜１２上には前記ビアプラグ１２Ｃに対応して電極パターン１１Ｃが形成されている。
【００７４】
なお本実施形態においては、前記図２Ｊの接合工程に先立って、前記誘電体膜１２の表面に、接合界面の状態を向上させるため、ＬｉＦやＰｂ5Ｇｅ3Ｏ11，Ｂｉ2Ｏ3，Ｌｉ2Ｂｉ2Ｏ5など、ＬｉやＢｉあるいはＧｅを含む化合物の層を、焼結助剤として１００ｎｍ程度の膜厚に界面部分に形成しておいてもよい。このような焼結助剤は、特に図２Ｉや図２Ｎの例に示すように接合工程の直前に、エアロゾルデポジション法やスパッタ法などにより、電極パターン１３Ａ，１３Ｂとビアパタ―ン１３Ｃの間の隙間、あるいは電極パターン１５Ａ〜１５Ｃおよびビアパタ―ン１５Ｃ，１５Ｅの間の隙間に形成するのが好ましい。この場合、前記１３Ａ，１３Ｂとビアパタ―ン１３Ｃあるいは電極パターン１５Ａ〜１５Ｃおよびビアパタ―ン１５Ｃ，１５Ｅの表面に堆積した焼結助剤は、研磨などにより、接合工程前に除去するのが好ましい。
【００７５】
さらに本実施形態において前記誘電体膜１２，１４，１６，１８，２０は、図２Ａや図２Ｄのエアロゾルデポジション工程のたびに熱処理し,１層毎にＳＰＳを用いて接合を繰り返すことで多層化してもよい。また, エアロゾルデポジション工程後, 熱処理せずに, ＳＰＳで接合する際に, 熱処理を施してもよいし, エアロゾルデポジション工程のたびに熱処理した膜を多数枚設置して, 一括してＳＰＳで各層を接合してもよいし, さらに, エアロゾルデポジション工程後, 熱処理を行わず, 各膜を多数枚用意して, 位置合わせ後, 全体をＳＰＳで熱処理を行い, 各々の膜中でＢａＴｉＯ3を焼結させてもよい（あるいは積層してキャパシタ素子１０の構造配置が完成した段階で熱処理を行ってもよい）。この場合には熱処理工程が一回ですみ、製造の効率が向上する。
【００７６】
本実施形態では、前記誘電体膜１２，１４，１６，１８，２０を熱処理することにより、誘電体膜中には、先にも述べたように平均粒径が５ｎｍ以上、５００ｎｍ以下のグラニュラー構造が出現しているが、このようなグラニュラー構造のセラミック膜では、スパッタ法により形成したセラミック膜を熱処理した場合に頻繁に出現する柱状構造と異なり、結晶粒界がセラミック膜の一方の側から他方の側まで連続することがなく、このため結晶粒界に沿ったリーク電流の電流路が遮断され、信頼性の高いキャパシタ素子を得ることができる。
【００７７】
本実施形態において積層層数には限界はなく, 百層以上の多層化も可能である。
【実施例１】
【００７８】
前記誘電体膜１２〜２０に対応するＢａＴｉＯ3誘電体膜を、先に説明した条件で２０層〜５０層積層して図１と同様なキャパシタ素子を形成する実験を行った。その結果、各々の誘電体膜と、これに接する銅電極パタ―ンあるいはビアパタ―ンとの間には、欠陥のない強固な接合が得られることが確認された。
【００７９】
このようにして得られたキャパシタ素子１０を構成する誘電体膜について比誘電率を測定したところ、１０００〜１５００の値が得られた。またキャパシタンスおよびインダクタンスを測定したところ、キャパシタンスとしては１７μＦ／ｃｍ2〜６５μＦ／ｃｍ2と、非常に大きな値が得られ、インダクタンスとしては、いずれの試料でも、３ｐＨの非常に小さな値が得られた。この小さなインダクタンスは、明らかに銅を電極パターンおよびビアプラグパタ―ンに使った効果であると考えられる。ただし実施例１の実験ではキャパシタ素子中に、径が５０μｍのビアプラグを１５０μｍのピッチで形成している。
【００８０】
このようにして得られたキャパシタ素子１０を、後で図６において説明する積層回路基板６０の内部に、半田バンプを使わず、ビアプラグを電解メッキにより接続することで実装し、キャパシタ部のインピーダンスを１ＧＨｚの周波数において測定したところ、０．１ｍΩという、非常に低い値が得られた。これに対し、同じキャパシタを同じ積層回路基板上に半田バンプを介して実装して測定した場合には、インピーダンスの値は、同じ測定条件で５ｍΩに増加した。
【００８１】
［比較例１］
比較例１では、実施例１と同じ構造のキャパシタ素子を、同じ条件で、ただし図２Ｊで説明した通電接合法の代わりにホットプレス法を使って形成した。この比較例１の場合には、銅電極パターンあるいはビアパタ―ンを介した誘電体膜同士の接合が分離してしまい、安定なキャパシタ素子を形成できないことが確認された。
【００８２】
［比較例２］
比較例２では、実施例１と同じ構造のキャパシタ素子を、同じ条件で、ただし図２Ｊで説明したパルス通電接合法の代わりに、連続的に直流電圧を印加して接合を行って形成した。この比較例２の場合にも、銅電極パターンあるいはビアパタ―ンを介した誘電体膜同士の接合が分離してしまい、やはり安定なキャパシタ素子を形成できないことが確認された。このことは、図２Ｊで説明したパルス通電接合の際、パルスの立ち上がりおよび立ち下がりにおいて接合しようとしている誘電体膜中に、おそらくは結晶粒界に沿って電流が瞬間的に流れ、その結果、例えば誘電体膜１２と銅電極パターン１３Ａ，１３Ｂあるいはビアプラグパタ―ン１３Ｃとの間に接合が生じることを示していると考えられる。
【００８３】
［比較例３］
比較例３では、前記実施例１と同じ構造のキャパシタ素子を、同じ条件で、ただし各誘電体膜のエアロゾルデポジションによる形成の際、平均粒径１０μｍのＢａＴｉＯ3粒子を原料として前記図４Ａの原料容器１６３に充填して使って形成した。この比較例３の場合にも、銅電極パターンあるいはビアパタ―ンを介した誘電体膜同士の接合が分離してしまい、安定なキャパシタ素子を形成できないことが確認された。
【００８４】
比較例３の結果より、本実施形態においてエアロゾルデポジションプロセスは、平均粒径が１０μｍ未満の原料粒子を使って行うのが好ましいことが結論される。
【００８５】
［比較例４］
形式は異なるが、グリーンシート法により、ＢａＴｉＯ3よりなる誘電体膜を２０層積層したキャパシタ素子を、１００μｍのビアプラグ径および３５０μｍのビアピッチで作製したところ、一層の誘電体膜の膜厚は５μｍとなり、また個々の誘電体膜の比誘電率は３０００と、非常に大きな値を示したものの、得られたキャパシタは１０μＦ／ｃｍ2にしかならず、一方キャパシタ全体でのインダクタンスは８ｐＨと、上記実施例１に比べて大幅に増加することが見出された。なお比較例４では、電極パターンとして、耐熱金属である抵抗値の大きいニッケルを使っている。
【００８６】
［比較例５］
形式は異なるが、シリコン酸化膜で覆われたシリコン基板上に、スパッタ法によりＢａＴｉＯ3よりなる誘電体膜を積層したキャパシタを、前記実施例１と同じビアプラグ径および同じビアピッチで作製した。この比較例では、キャパシタ電極として白金を使っている。かかる形式のキャパシタ素子では、スパッタ法を使っているため、個々の誘電体膜の膜厚が２００ｎｍ〜３００ｎｍ程度にしかならず、誘電体膜内部において焼結のための熱処理（大気もしくは, 酸素を含むガス雰囲気中で）に伴ってクラックが発生し、このため、誘電体膜を多数積層しようとしても、３層の積層が限界であった。また得られたキャパシタンスは３．５〜４．５μＦ／ｃｍ2程度、誘電体膜の比誘電率は２００〜３００程度にしかならず、さらに、このようにして得られたキャパシタのインダクタンスは１０ｐＨに達するのが確認された。
【００８７】
なお上記実施例１において、前記図２Ｊのパルス通電接合を、前記治具５１，５２としてモリブデンあるいはタングステンよりなる治具を使って実験したところ、得られたＢａＴｉＯ3誘電体膜１３および１４は、１０12Ωｃｍの非常に大きな絶縁抵抗を有していることが確認された。このような非常に大きな絶縁抵抗を有する誘電体膜を図１のキャパシタ素子１０において使うことにより、本実施形態ではキャパシタ素子のリーク電流を効果的に低減することができる。
【００８８】
一方、前記図２Ｊのパルス通電接合を、前記治具５１，５２として黒鉛よりなる治具を使って実験したところ、得られたＢａＴｉＯ3誘電体膜１３および１４は、１０9Ωｃｍのより低い絶縁抵抗を示すことがわかった。これは、窒素などの不活性雰囲気中において前記パルス通電接合を行う際、黒鉛治具が雰囲気ガス中の微量の酸素を消費してしまい、酸素分圧が極端に低下する結果、誘電体膜中の酸素原子が雰囲気ガスを通じて脱離してしまい、組成が一般にＢａＴｉＯ3-xで表される非化学量論組成の誘電体膜が得られることによるものと考えられる。
【００８９】
このことから、本実施形態において図２Ｊに示すパルス通電接合を行う場合、黒鉛治具の使用が排除されることはないが、モリブデンあるいはタングステンよりなる治具を、前記治具５１，５２として使うのが、より好ましいことがわかる。
【００９０】
（第２の実施形態）
図５Ａ〜図５Ｇは、前記図１のキャパシタ素子１０の、第２の実施形態による製造方法を示す図である。
【００９１】
図５Ａを参照するに、本実施形態でも前記基体１１上にＢａＴｉＯ3よりなる誘電体膜１２が先の実施形態の場合と同様に形成され、さらに前記誘電体膜１２上に銅電極パターン１３Ａ，１３Ｂおよび銅ビアプラグパタ―ン１３Ｃが形成される。本実施形態では、前記誘電体膜１２中にビアプラグパタ―ン１２Ａ，１２Ｂは形成されない。
【００９２】
また図５Ａの工程に平行して、あるいは相前後して、前記基体４１上にＢａＴｉＯ3よりなる誘電体膜１４が、先の実施形態の場合と同様に形成される。本実施形態では前記図５Ｂの状態では、前記誘電体膜１４中にはビアプラグパタ―ン１４Ａ〜１４Ｃは形成されていない。
【００９３】
さらに図５Ｃに示すように図５Ｂの構造を図５Ａの構造上に上下反転して、前記誘電体膜１４が前記誘電体膜１２上の電極パターン１３Ａ，１３Ｂおよびビアプラグパタ―ン１３Ｃに対面するように配置し、図５Ｄに示すように前記基体１１と４１とをそれぞれの治具５１，５２で相互に押圧し、前記図２Ｊの工程と同様なパルス通電接合を行い、図５Ｅに示す構造を得る。
【００９４】
さらに図５Ｆに示すように基体４１を除去した後、前記誘電体膜１４中にビアホール１４ａ〜１４ｃを、それぞれ前記電極パターン１３Ａ，１３Ｂ、およびビアプラグパタ―ン１３Ｃに対応して形成し、図５Ｇに示すように前記ビアホール１４ａ〜１４ｃに、銅よりなるビアプラグ１４Ａ〜１４Ｃを、それぞれ形成する。
【００９５】
さらに図５Ｈに示すように前記誘電体膜１４上に電極パターン１５Ａ〜１５Ｃおよびビアプラグパタ―ン１５Ｄ，１５Ｅを形成することにより、前記図２Ｍと同様な構造を得ることができる。
【００９６】
本実施形態では、図５Ｄのパルス通電接合の際、基体１１から基体４１に貫通する導体パターンが存在しておらず、電流が特定の電流路に集中せず、また消費電力を低減することができる。
【００９７】
（第３の実施形態）
図６は、ビルドアップ層６１〜６５を積層した樹脂積層体中に先の実施形態のキャパシタ１０を実装した積層回路基板６０を、また図７は前記積層回路基板６０上に半導体チップ７１をフリップチップ実装した半導体装置７０を示す断面図である。
【００９８】
図６を参照するに、前記積層回路基板６０の上面、すなわち表側には、半導体チップ７１との接続のための多数の銅よりなる電極パッド６５Ｔ1〜６５Ｔ7が形成されており、また前記積層回路基板６０の下面、すなわち裏側には、配線基板との接続のための銅よりなる外部接続端子６１Ｔ1〜６１Ｔ9が形成されている。
【００９９】
各々のビルドアップ層６１〜６５は、典型的には, シリカ粒子を含有したエポキシ膜やガラスクロスで補強されたエポキシ樹脂膜よりなり、例えば２０μｍ程度の厚さを有しており、例えば前記電極パッド６５Ｔ1，６５Ｔ2，６５Ｔ6，６５Ｔ7を対応する外部接続端子６１Ｔ1〜６１Ｔ2，６１Ｔ7〜６１Ｔ9のいずれかに電気的に接続する配線構造を担持している。例えばかかる配線構造は、前記ビルドアップ層６１中に形成された銅よりなるビアプラグ６１Ａ〜６１Ｂ，６１Ｆ〜６１Ｈ，前記ビルドアップ層６２中に形成された銅よりなるビアプラグ６２Ａ〜６２Ｃ，前記ビルドアップ層６３中に形成された銅よりなるビアプラグ６３Ａ〜６３Ｂ，前記ビルドアップ層６４中に形成された銅よりなるビアプラグ６４Ａ，６４Ｂ，前記ビルドアップ層６５中に形成された銅よりなるビアプラグ６５Ａ，６５Ｃ〜６５Ｄ、さらに前記ビルドアップ層６１上に形成されビルドアップ層６２で覆われた銅よりなる配線パタ―ン６１Ｐ1〜６１Ｐ3，前記ビルドアップ層６２上に形成されビルドアップ層６３で覆われた銅よりなる配線パタ―ン６２Ｐ1〜６２Ｐ3，前記ビルドアップ層６３上に形成されビルドアップ層６４で覆われた銅よりなる配線パタ―ン６３Ｐ1〜６３Ｐ3，前記ビルドアップ層６４上に形成されビルドアップ層６５で覆われた銅よりなる配線パタ―ン６４Ｐ1〜６４Ｐ5などを含む。
【０１００】
例えば前記外部接続端子６１Ｔ2は、前記ビアプラグ６１Ｂ，６２Ａ，配線パタ―ン６２Ｐ1，ビアプラグ６３Ａ，配線パタ―ン６３Ｐ1，ビアプラグ６４Ａ，配線パタ―ン６４Ｐ1およびビアプラグ６５Ａを経て前記電極端子６５Ｔ1に電気的に接続されている。また前記外部接続端子６１Ｔ8は、前記ビアプラグ６１Ｇ，６２Ｃ，配線パタ―ン６２Ｐ3，ビアプラグ６３Ｂ，配線パタ―ン６３Ｐ3，ビアプラグ６４Ｂ，配線パタ―ン６４Ｐ4およびビアプラグ６５Ｄを経て前記電極端子６５Ｔ7に電気的に接続されている。
【０１０１】
また前記図６においてキャパシタ素子１０中のビアプラグ１０Ａは、前記ビアプラグパタ―ン１２Ａ，１４Ａ，１５Ｄ，１６Ａ，１８Ａ，１９Ｄ，２０Ａが形成する電流路を表しており、これがビルドアップ層６５を貫通する貫通ビアＶT1により、電極パッド６５Ｔ3に接続されている。また前記図６においてキャパシタ素子１０中のビアプラグ１０Ｂは、前記ビアプラグパタ―ン１２Ｂ，１４Ｂ，１５Ｅ，１６Ｂ，１８Ｂ，１９Ｅ，２０Ｂが形成する電流路を表しており、これがビルドアップ層６５を貫通する貫通ビアＶT2により、電極パッド６５Ｔ5に接続されている。これにより、前記電極パッド６５Ｔ3および６５Ｔtに、接地電圧ＶGが、前記キャパシタ素子１０によりノイズを除去された状態で現れる。
【０１０２】
さらに図６においてキャパシタ素子１０中のビアプラグ１０Ｃは、前記ビアプラグパタ―ン１３Ｃ，１４Ｃ，１６Ｃ，１７Ｃ，１８Ｃ，２０Ｃが形成する電流路を表しており、これがビルドアップ層６５を貫通する貫通ビアＶT3により、電極パッド６５Ｔ4に接続されている。
【０１０３】
前記積層回路基板６０では、外部接続端子６１Ｔ3は電源電圧ＶVが供給される電源端子であり、前記外部接続端子６１Ｔ3には、前記ビルドアップ層６１〜６５を貫通するビアプラグＶT4が接続されている。前記ビアプラグＶT4は、前記ビルドアップ層６３上にビルドアップ層６４で覆われて形成された配線パタ―ン６３Ｐ2に電気的に接続されており、前記配線パタ―ン６３Ｐ2は前記ビルドアップ層６３上を延在して前記貫通ビアプラグ６５Ｔ4に電気的に接続される。これにより、前記電極パッド６５Ｔ4に電源電圧ＶVが、前記キャパシタ素子１０によりノイズを除去された状態で現れる。
【０１０４】
そこで、図７に示すように電極パッド７１Ａ〜７１Ｇを有する半導体チップ７１を、前記積層回路基板６０の表側、すなわち上面に、それぞれの電極パッド７１Ａ〜７１Ｇが対応する電極パッド６５Ｔ1〜６５Ｔ7にコンタクトするように、半田バンプ７２Ａ〜７２Ｇによりフリップチップ実装することにより、半導体チップ７１に、ノイズを効果的に除去した電源電圧ＶGおよびＶVを供給できる半導体装置７０が得られる。
【０１０５】
なお前記ビアプラグ６１Ａ〜６１Ｂ，６１Ｄ〜６１Ｈ，６２Ａ〜６２Ｃ，６３Ａ〜６３Ｂ，６４Ａ，６４Ｂ，６５Ａ〜６５Ｄなどは、例えば電解メッキ法により形成することができ、配線パタ―ン６１Ｐ1〜６１Ｐ3，６２Ｐ1〜６１Ｐ3，６３Ｐ1および６３Ｐ3，６４Ｐ1〜６４Ｐ4などは、例えばスパッタ法により形成することができる。
【０１０６】
さらに前記積層回路基板６０において、前記外部接続端子６１Ｔ4および６１Ｔ5は接地電圧ＶGが供給される電源端子であり、それぞれビアプラグ６１Ｄおよび６１Ｅにより、前記キャパシタ素子１０の基体１１に電気的に接続されている。
【０１０７】
図８Ａ〜図８Ｂは、前記図６の積層回路基板６０の製造方法を、特にキャパシタ１０の実装工程について説明する断面図である。
【０１０８】
図８Ａを参照するに、前記ビルドアップ層６３上には配線パタ―ン６１Ｐ1，６１Ｐ2および６１Ｐ3がスパッタ法により形成されており、前記ビルドアップ層６１上には前記配線パタ―ン６１Ｐ1，６１Ｐ2および６１Ｐ3を覆ってビルドアップ層６４が形成されている。ただし図８Ａでは、ビルドアップ層６３より下の部分の図示は省略している。
【０１０９】
前記ビルドアップ層６４中には、前記キャパシタ素子１０に対応した開口部６４Ａｐが形成されており、前記ビルドアップ層６３上には前記開口部６２Ａｐを介してキャパシタ素子１０が、矢印で示すように実装され、図示をしない接着剤層により接着される。あるいは、前記キャパシタ素子１０を先に前記ビルドアップ層６３上に接着しておき、その後でビルドアップ層６４をビルドアップ層６３上に積層してもよい。
【０１１０】
さらに、このようにして形成されたビルドアップ層６４上に、ビルドアップ層６５を、それぞれの配線パタ―ンおよびビアプラグとともに順次積層することにより、図８Ｂに示す構造が得られる。
【０１１１】
前記積層回路基板６０では、ビルドアップ層６２中に埋め込まれたキャパシタ素子１０への貫通ビアプラグＶT1，ＶT2，ＶT3、および貫通ビアプラグＶT4の接続を、電解メッキ法により、半田バンプを使うことなく行うことができるため、積層回路基板６０内における寄生抵抗の発生を低減でき、寄生インピーダンスを低減することが可能である。
【０１１２】
図９は、図６の回路基板の一変形例による回路基板を示す断面図である。ただし図９中、図６で説明した部分には同一の参照符号を付し、説明を省略する。
【０１１３】
図９の回路基板はビルドアップ層６１〜６３の積層よりなり、先に図３Ｂの変形例で説明したキャパシタ１０Ｎが実装されている。
【０１１４】
図９で使われるキャパシタ１０Ｎは、多数の誘電体膜および電極パターン、ビアパタ―ンを繰り返し積層した結果、回路基板の全体の厚さに対応する厚さを有しており、またビアプラグ１０Ａ〜１０Ｃに加えて、前記ビアプラグ１０Ｂに隣接して、前記ビアプラグ１０Ｃと同様なビアプラグ１０Ｄを有している。また前記ビアプラグ１０Ａ〜１０Ｄにそれぞれ対応して、電極パッド６３Ｔ１〜Ｔ４が形成されている。
【０１１５】
このような構成の回路基板を使って前記図７と同様な半導体装置を構成した場合、半導体チップ７１に伝達される電源系のノイズを効果的に遮断することが可能となる。
【０１１６】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
金属よりなる第１の基体上に第１のセラミック膜を形成する工程と、
金属よりなる第２の基体上に第２のセラミック膜を形成する工程と、
前記第１および第２のセラミック膜の一方の表面に銅よりなる第１の電極パタ―ンと第１のビアプラグパタ―ンとを、相互に離間して形成する工程と、
前記第１および第２の基体を、前記第１の電極パタ―ンが前記第１のセラミック膜と前記第２のセラミック膜とに挟持されるように配置し、前記第１および第２の基体を互いに押圧することにより、前記第１のセラミック膜と前記第２のセラミック膜とを、前記第１の電極パタ―ンおよび前記第１のビアプラグパタ―ンを介して互いに押圧し、前記第１の基体と前記第２の基体とが押圧された状態で、前記第１の基体と前記第２の基体との間にパルス電圧を印加することにより、前記第１および第２のセラミック膜を、前記第１の電極パターンおよび前記第１のビアプラグパタ―ンを介して相互に接合する工程と、
前記第２の基体を除去する工程と、を含むキャパシタの製造方法
（付記２）
前記第１のセラミック膜を形成する工程および第２のセラミック膜を形成する工程は、前記第１および第２のセラミック膜がいずれも５０ｎｍ以上３００ｎｍ以下の粒径の大粒径粒子と、１ｎｍ以上２０ｎｍ以下の粒径の小粒径粒子とにより構成されるように、それぞれエアロゾルデポジションプロセスにより実行される、付記１記載のキャパシタの製造方法。
（付記３）
前記第１のセラミック膜を形成する工程および前記第２のセラミック膜を形成する工程は、平均粒径が１０μｍ未満の原料粉末の混合物を原料に使ってそれぞれエアロゾルデポジションプロセスにより実行される、請求項１記載のキャパシタの製造方法。
（付記４）
前記第１のセラミック膜を形成する工程および前記第２のセラミック膜を形成する工程は、平均粒径が１ｎｍ〜１００ｎｍの原料粉末と平均粒径が１００〜８００ｎｍの原料粉末の混合物か、もしくは平均粒径１００ｎｍ〜８００ｎｍの原料のみを使って、それぞれエアロゾルデポジションプロセスにより実行される、付記１〜３のうち、いずれか一項記載のキャパシタの製造方法。
（付記５）
前記それぞれのエアロゾルデポジションプロセスは、先端部がスリット状に絞られた形状のノズルを使って実行される、付記３または４記載のキャパシタの製造方法。
（付記６）
前記第１および第２のセラミック膜を接合する工程の前に、前記第１および第２のセラミック層をそれぞれ、銅の融点未満の温度で焼結する工程を含む、付記１〜５のうち、いずれか一項記載のキャパシタの製造方法。
（付記７）
前記第１および第２のセラミック膜を接合する工程の後に、前記第１および第２のセラミック膜を、同時に銅の融点未満の温度で焼結する工程を含む、付記１〜５のうち、いずれか一項記載のキャパシタの製造方法。
（付記８）
前記第１および第２のセラミック膜を接合する工程は、前記第１および第２の基体の間に１０Ｈｚ〜３００ｋＨｚの電圧パルスを繰り返し印加することにより実行される、付記１〜７のうち、いずれか一項記載のキャパシタの製造方法。
（付記９）
前記第１および第２のセラミック膜を接合する工程は、前記第１および第２の基体を、モリブデン、タングステン、チタン、あるいはそれらの合金よりなる治具により押圧しながら実行される、付記１〜８のうち、いずれか一項記載のキャパシタの製造方法。
（付記１０）
前記第１のセラミック膜と前記第２のセラミック膜を接合する工程の前に、前記第１の電極パターンおよび第１のビアプラグパタ―ンにそれぞれ対応して、前記第２のセラミック膜に第２および第３のビアプラグパタ―ンを形成する工程を含む、付記１〜９のうち、いずれか一項記載のキャパシタの製造方法。
（付記１１）
前記第１のセラミック膜と前記第２のセラミック膜を接合する工程の後に、前記第１の電極パターンおよび第１のビアプラグパタ―ンに対応して、前記第２のセラミック膜に第２および第３のビアプラグパタ―ンをそれぞれ形成する工程を含む、付記１〜９のうち、いずれか一項記載のキャパシタの製造方法。
（付記１２）
前記第１および第２のセラミック膜の接合する工程の後、前記第２のセラミック膜のうち、前記第１のセラミック膜に対面する側と反対側の表面に、前記第２のビアプラグに対応して第４のビアプラグを、また前記第３のビアプラグに対応して第２の電極パターンを、相互に離間して、また前記第２の電極パターンが前記第１の電極パターンと、前記第２のセラミック膜を介して対向するように形成することを含む付記１０または１１記載のキャパシタの製造方法。
（付記１３）
金属よりなる基体と、
前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、
前記複数のキャパシタ誘電体膜に含まれる第１のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第１のキャパシタ誘電体膜に隣接する第２のキャパシタ誘電体膜との間には、銅よりなる第１の電極パターンと銅よりなる第１のビアプラグパタ―ンとが相互に離間して介在し、
前記第２のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第２のキャパシタ誘電体膜に前記第１のキャパシタ誘電体膜とは反対の側で隣接する第３のキャパシタ誘電体膜との間には、銅よりなる第２の電極パターンと銅よりなる第２のビアプラグパタ―ンとが相互に離間して介在し、
前記第１の電極パターンと前記第２の電極パターンとは、前記第２のキャパシタ誘電体膜を介して対向し、
前記第１のビアプラグパタ―ンは前記第２の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された第３のビアプラグパタ―ンを介して電気的に接続され、前記第２のビアプラグパタ―ンは前記第１の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された第４のビアプラグパタ―ンを介して電気的に接続されており、
前記第１の電極パターンは第１の端子に、前記第２の電極パターンは第２の端子に電気的に接続されているキャパシタ。
（付記１４）
前記複数のキャパシタ誘電体膜は、平均粒径が５ｎｍ以上で５００ｎｍ以下のグラニュラー構造を有する付記１３記載のキャパシタ。
（付記１５）
前記第１の電極パタ―ンと前記第１のビアプラグ、および前記第２の電極パタ―ンと前記第２のビアプラグの間は、前記セラミックにより充填されている付記１３または１４記載のキャパシタ。
（付記１６）
前記セラミックはＢａＴｉＯ3，ＳｒＢａＴｉＯ3，ＰｂＴｉＺｒＯ3，（Ｂａ，Ｓｒ）ＴｉＯ3，Ｂａ（Ｚｒ，Ｔｉ）Ｏ3，ＫＮｂＯ 3，Ｋ0.5Ｎａ0.5ＮｂＯ3，ＫＮｂＯ3・ＮａＮｂＯ3・ＬｉＮｂＯ3， （Ｂｉ1/2Ｋ1/2)ＴｉＯ3，（Ｂｉ1/2Ｎａ1/2）ＴｉＯ3，ＢｉＦｅＯ3，（Ｓｒ，Ｃａ）2ＮａＮｂ5Ｏ15，（Ｓｒ，Ｂａ）ＮｂＯ6，Ｂａ2（Ｎａ，Ｋ）Ｎｂ5Ｏ15，Ｂｉ4Ｔｉ3Ｏ12，ＳｒＢｉＴｉＴａＯ3，ＳｉＢｉ2Ｔａ2Ｏ9，ＳｒＢｉ2Ｎｂ2Ｏ9，（Ｓｒ，Ｃａ）2Ｂｉ4Ｔｉ5Ｏ18，ＣａＢｉ4Ｔｉ4Ｏ15，ＬｉＮｂＯ3，ＬｉＴａＯ3，ＰｂＮｂ2Ｏ6のいずれかをベース組成とした材料よりなる付記１３〜１５のうち、いずれか一項記載のキャパシタ。
（付記１７）
前記複数のキャパシタ誘電体膜の各々は、０．３μｍ以上で５μｍ以下の膜厚を有する付記１３〜１６のうち、いずれか一項記載のキャパシタ。
（付記１８）
前記キャパシタは、８０μｍ厚以下であり, 望ましくは２０μｍ以下の厚さを有することを特徴とする付記１３〜１７のうち、いずれか一項記載のキャパシタ。
（付記１９）
複数の樹脂ビルドアップ膜の積層よりなり、第１の側に電源端子と接地端子を含む複数の外部接続端子を担持し、前記第１の側に対向する第２の側に電源パッドと接地バッドを含む複数の電極パッドを担持した積層回路基板本体と、
前記積層回路基板本体中の単一の樹脂ビルドアップ膜中に埋設されたキャパシタと、
を含み、
前記キャパシタは、銅よりなる基体と、前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、前記複数のキャパシタ誘電体膜に含まれる第１のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第１のキャパシタ誘電体膜に隣接する第２のキャパシタ誘電体膜との間には、銅よりなる第１の電極パターンと銅よりなる第１のビアプラグが相互に離間して介在し、前記第２のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第２のキャパシタ誘電体膜に前記第１のキャパシタ誘電体膜とは反対の側で隣接する第３のキャパシタ誘電体膜との間には、銅よりなる第２の電極パターンと銅よりなる第２のビアプラグとが相互に離間して介在し、前記第１の電極パターンと前記第２の電極パターンとは、前記第２のキャパシタ誘電体膜を介して対向し、前記第１のビアプラグは前記第２の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第３のビアプラグを介して電気的に接続され、前記第２のビアプラグは前記第１の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第４のビアプラグを介して電気的に接続されており、前記第１の電極パターンは第１の端子に、前記第２の電極パターンは第２の端子に電気的に接続されている回路基板。
（付記２０）
複数の樹脂ビルドアップ膜の積層よりなり、第１の側に電源端子と接地端子を含む複数の外部接続端子を担持し、前記第１の側に対向する第２の側に電源パッドと接地バッドを含む複数の電極パッドを担持した回路基板と、
複数のバンプ電極を有し、前記積層回路基板上に前記複数のバンプ電極を、それぞれ対応する電極パッドに接合されてフリップチップ実装された半導体チップと、
前記回路基板中の単一の樹脂ビルドアップ膜中に埋設されたキャパシタと、
を含み、
前記キャパシタは、銅よりなる基体と、前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、前記複数のキャパシタ誘電体膜に含まれる第１のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第１のキャパシタ誘電体膜に隣接する第２のキャパシタ誘電体膜との間には、銅よりなる第１の電極パターンと銅よりなる第１のビアプラグが相互に離間して介在し、前記第２のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第２のキャパシタ誘電体膜に前記第１のキャパシタ誘電体膜とは反対の側で隣接する第３のキャパシタ誘電体膜との間には、銅よりなる第２の電極パターンと銅よりなる第２のビアプラグとが相互に離間して介在し、前記第１の電極パターンと前記第２の電極パターンとは、前記第２のキャパシタ誘電体膜を介して対向し、前記第１のビアプラグは前記第２の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第３のビアプラグを介して電気的に接続され、前記第２のビアプラグは前記第１の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第４のビアプラグを介して電気的に接続されており、前記第１の電極パターンは第１の端子に、前記第２の電極パターンは第２の端子に電気的に接続されている半導体装置。
【符号の説明】
【０１１７】
１０，１０Ｍ キャパシタ素子
１０Ａ，１０Ｂ，１０Ｃ ビアプラグ
１１，４１，４２ 基体
１２，１４，１６，１８，２０ セラミック誘電体膜
１２Ａ，１２Ｂ，１４Ａ，１４Ｂ，１４Ｃ，１６Ａ，１６Ｂ，１６Ｃ，１７Ａ，１７Ｂ，１７Ｃ，１８Ａ，１８Ｂ，１８Ｃ，２０Ａ，２０Ｂ，２０Ｃ ビアプラグパタ―ン
１２Ｌ 大粒径粒子
１２Ｎ ナノ粒子
１２ａ，１２ｂ，１４ａ，１４ｂ，１４ｃ ビアホール
１３Ａ，１３Ｂ，１５Ａ，１５Ｂ，１５Ｃ，１７Ａ，１７Ｂ，１９Ａ，１９Ｂ，１９Ｃ，２１Ａ，２１Ｂ，２１Ｃ 銅電極パターン
１３Ｃ，１５Ｄ，１５Ｅ，１７Ｃ，１９Ｄ，１９Ｅ 銅ビアプラグパタ―ン
５１，５２ 治具
５２Ａ 熱電対
６０ 積層回路基板
６１，６２，６３，６４，６５ ビルドアップ層
６１Ａ，６１Ｂ，６１Ｄ，６１Ｅ，６１Ｆ，６１Ｇ，６１Ｈ，６２Ａ，６２Ｂ，６２Ｃ，６３Ａ，６３Ｂ，６４Ａ，６４Ｂ，６５Ａ，６５Ｎ．６５Ｃ，６５Ｆ ビアプラグ
６１Ｐ１，６１Ｐ２，６１Ｐ３，６２Ｐ１，６２Ｐ２，６２Ｐ３，６３Ｐ１，６３Ｐ２，６３Ｐ３，６４Ｐ１，６４Ｐ２，６４Ｐ３，６４Ｐ４ 配線パタ―ン
６１ａ〜６１ｃ，６５ａ〜６５ｇ ビアホール
６２Ａｐ 開口部
６５Ｔ１，６５Ｔ２，６５Ｔ３，６５Ｔ４，６５Ｔ５，６５Ｔ６，６５Ｔ７ 電極パッド
７０ 半導体装置
７１ 半導体チップ
７１Ａ〜７１Ｇ 電極パッド
７２Ａ〜７２Ｇ 半田バンプ
１３２ ステージ駆動機構
１３３ 排気経路
１６０ エアロゾルデポジション装置
１６１ 処理容器
１６１Ａ ステージ
１６１Ｂ ノズル
１６１Ｖ 搬送用配管部
１６１ｂ ノズル開口部
１６１ｃ エアロゾルジェット
１６２，１６２Ａ 真空ポンプ
１６３ 原料容器
１６３Ａ 振動台
１６３Ｂ バルブ
１６３ａ 原料
１６４ 高圧ガス源
１６４Ａ 質量流量コントローラ
ＶT1，ＶT2，ＶT3，ＶT4 貫通ビアプラグ
【技術分野】
【０００１】
本発明は、キャパシタおよびその製造方法、回路基板およびその製造方法、半導体装置に関する。
【背景技術】
【０００２】
電子機器の小型化および性能の向上に対応して、実装技術に関しても小型化および性能の向上が求められている。
【０００３】
現在パーソナルコンピュータやサーバなどの電子装置あるいは情報処理装置に使用されている回路基板では、ＣＰＵなどの論理素子の周りにデカップリングキャパシタを配置し、
電源電圧に変動が生じた場合においても安定な電流供給を可能とし、またノイズの除去などを行っている。最近のＣＰＵの動作速度の向上および電圧動作の低下に伴い, この機能は益々重要になっている。
【０００４】
特にＣＰＵに供給される電圧および電流の変動を高速で補償するためには、 デカップリングキャパシタを含む電源供給系のインピーダンスを抑制することが有効である。このため、大容量で、かつインダクタンスの低いキャパシタ、および回路基板上におけるデカップリングキャパシタへの電源配線の配線長、従ってそのインダクタンスの低減が求められている。
【０００５】
回路基板上においてデカップリングキャパシタへの電源配線のインダクタンスを低減するには、デカップリングキャパシタをＣＰＵの直下に配置するのがもっとも効果的であり、かつ回路基板内にデカップリングキャパシタを内蔵させるのが効果的であると考えられる。またこのような構成により、半導体装置および回路基板の製造費用の低減も期待される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００９−５２４２５９号公報
【特許文献２】特開平５−３４７２２７号公報
【特許文献３】特開２００７−３１８０８９号公報
【非特許文献】
【０００７】
【非特許文献１】Takeuchi, T., etal., J. Mater. Res. Vol.18, No.8, Aug 2003, pp1809-1815
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来デカップリングキャパシタを回路基板に内蔵する方法として、セラミックスのグリーンシート上に電極パターンを印刷し、このようなグリーンシートを重ねて高温で焼成することによりキャパシタ部品を作製し、作製された回路基板に埋め込む方法が提案されている。またビルドアップ回路基板を形成する際、一枚のビルドアップ層の形成毎にキャパシタ誘電体膜を形成し、全体として多数のキャパシタ誘電体膜を積層する方法も提案されている。
【０００９】
さらに最近では、シリコン酸化膜を形成されたシリコン基板上に白金よりなる下部電極を形成し、その上に高誘電体や強誘電体のセラミック誘電体膜をスパッタ法で形成し、その上に白金よりなる上部電極を形成し、前記下部電極および上部電極に、基板上方へと延在する接続電極を設けた構成のキャパシタが提案されている。
【００１０】
しかし完成したキャパシタ部品を内蔵する構成の回路基板では、キャパシタ部品は一般に、有機バインダを多量に含むグリーンシート上に電極パターンを印刷し、これらのグリーンシートを積層して焼成することにより形成されているが、このようなグリーンシートは焼成時に大きく収縮し、微細な電極パターンを形成することが困難である。さらにこのようなキャパシタ部品を回路基板上に実装する際には、高抵抗の半田接合を使用することが避けられず、回路基板全体で電源供給系のインピーダンスが上昇してしまう。
【００１１】
またグリーンシート法で形成されるキャパシタ部品では、グリーンシートからセラミックのキャパシタ誘電体膜を形成する焼成工程を、酸化雰囲気中において高温で行う必要があり、このため従来のキャパシタ部品では、キャパシタ電極やビアプラグとして、ニッケルなどの耐熱金属を使う必要があった。しかしこのような耐熱金属は、ＬＳＩの配線などで使われている銅に比べると比抵抗が高く、インピーダンスの増大を招く。
【００１２】
またキャパシタ電極に白金を使う場合にも、白金の比抵抗が大きいため、かかるキャパシタ素子では、インピーダンスの増加を招いてしまう。さらにスパッタ法により形成されたセラミック誘電体膜は非晶質状態で形成され、結晶化のために熱処理を行うとクラックが発生してリーク電流が流れるなどの問題点を有している。
【００１３】
インピーダンスを低減するためには、キャパシタ部品内部の電極パタ―ンやビアプラグを、比抵抗の低い銅により形成するのが望まれる。しかし銅の融点は１０８４℃であり、これに対し、従来グリーンシートを焼成するには１５００℃程度の温度が必要であったため、セラミック誘電体膜を積層した構成のキャパシタ部品中に銅の電極パタ―ンやビアプラグを設けることは、従来不可能であった。
【００１４】
一方、キャパシタ誘電体膜をビルドアップ基板中に一枚ずつ積層した構成では、キャパシタ全体の厚さが積層ビルドアップ層の全体の厚さに等しくなり、長いビア接続が必要で、やはりインピーダンスが上昇してしまう。またこのような構成では回路基板の絶縁層数が増えるため工数が増え、製造費用が増大するのみならず、回路基板全体の厚さが厚くなるため、信号配線のインピーダンスも増大してしまう問題が生じる。さらにこのようにビルドアップ層毎に形成するキャパシタ誘電体膜は、ビルドアップ層が損傷しないように、スパッタなど低温プロセスにより形成する必要があるが、低温で形成したキャパシタ誘電体膜は、先にも述べたように一般に非晶質になっており、本来なら１０００以上の大きな比誘電率を実現できる高誘電体材料や強誘電体材料を使っても、４０程度の比誘電率しか得られず、満足なキャパシタ部品を実現することはできなかった。また, ビルドアップ基板などには, 樹脂と高誘電率セラミックスとを混合した複合材料を用いることもあるが, この場合も樹脂(通常, エポキシを使用)が有する低誘電率の影響で複合材料の誘電率も50程度しか得られなかった。
【課題を解決するための手段】
【００１５】
第１の観点によるキャパシタの製造方法は、金属よりなる第１の基体上に第１のセラミック膜を形成する工程と、金属よりなる第２の基体上に第２のセラミック膜を形成する工程と、前記第１および第２のセラミック膜の一方の表面に銅よりなる第１の電極パタ―ンと第１のビアプラグパタ―ンとを、相互に離間して形成する工程と、前記第１および第２の基体を、前記第１の電極パタ―ンが前記第１のセラミック膜と前記第２のセラミック膜とに挟持されるように配置し、前記第１および第２の基体を互いに押圧することにより、前記第１のセラミック膜と前記第２のセラミック膜とを、前記第１の電極パタ―ンおよび前記第１のビアプラグパタ―ンを介して互いに押圧し、前記第１の基体と前記第２の基体とが押圧された状態で、前記第１の基体と前記第２の基体との間にパルス電圧を印加することにより、前記第１および第２のセラミック膜を、前記第１の電極パターンおよび前記第１のビアプラグパタ―ンを介して相互に接合する工程と、前記第２の基体を除去する工程と、を含む。
【００１６】
第２の観点によるキャパシタは、金属よりなる基体と、前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、前記複数のキャパシタ誘電体膜に含まれる第１のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第１のキャパシタ誘電体膜に隣接する第２のキャパシタ誘電体膜との間には、銅よりなる第１の電極パターンと銅よりなる第１のビアプラグパタ―ンとが相互に離間して介在し、前記第２のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第２のキャパシタ誘電体膜に前記第１のキャパシタ誘電体膜とは反対の側で隣接する第３のキャパシタ誘電体膜との間には、銅よりなる第２の電極パターンと銅よりなる第２のビアプラグパタ―ンとが相互に離間して介在し、前記第１の電極パターンと前記第２の電極パターンとは、前記第２のキャパシタ誘電体膜を介して対向し、前記第１のビアプラグパタ―ンは前記第２の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された第３のビアプラグパタ―ンを介して電気的に接続され、前記第２のビアプラグパタ―ンは前記第１の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された第４のビアプラグパタ―ンを介して電気的に接続されており、前記第１の電極パターンは第１の端子に、前記第２の電極パターンは第２の端子に電気的に接続されている。
【００１７】
第３の観点による回路基板は、複数の樹脂ビルドアップ膜の積層よりなり、第１の側に電源端子と接地端子を含む複数の外部接続端子を担持し、前記第１の側に対向する第２の側に電源パッドと接地バッドを含む複数の電極パッドを担持した積層回路基板本体と、前記積層回路基板本体中の単一の樹脂ビルドアップ膜中に埋設されたキャパシタと、を含み、前記キャパシタは、銅よりなる基体と、前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、前記複数のキャパシタ誘電体膜に含まれる第１のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第１のキャパシタ誘電体膜に隣接する第２のキャパシタ誘電体膜との間には、銅よりなる第１の電極パターンと銅よりなる第１のビアプラグが相互に離間して介在し、前記第２のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第２のキャパシタ誘電体膜に前記第１のキャパシタ誘電体膜とは反対の側で隣接する第３のキャパシタ誘電体膜との間には、銅よりなる第２の電極パターンと銅よりなる第２のビアプラグとが相互に離間して介在し、前記第１の電極パターンと前記第２の電極パターンとは、前記第２のキャパシタ誘電体膜を介して対向し、前記第１のビアプラグは前記第２の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第３のビアプラグを介して電気的に接続され、前記第２のビアプラグは前記第１の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第４のビアプラグを介して電気的に接続されており、前記第１の電極パターンは第１の端子に、前記第２の電極パターンは第２の端子に電気的に接続されている。
【００１８】
第４の観点による半導体装置は、複数の樹脂ビルドアップ膜の積層よりなり、第１の側に電源端子と接地端子を含む複数の外部接続端子を担持し、前記第１の側に対向する第２の側に電源パッドと接地バッドを含む複数の電極パッドを担持した回路基板と、複数のバンプ電極を有し、前記積層回路基板上に前記複数のバンプ電極を、それぞれ対応する電極パッドに接合されてフリップチップ実装された半導体チップと、前記回路基板中の単一の樹脂ビルドアップ膜中に埋設されたキャパシタと、を含み、前記キャパシタは、銅よりなる基体と、前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、前記複数のキャパシタ誘電体膜に含まれる第１のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第１のキャパシタ誘電体膜に隣接する第２のキャパシタ誘電体膜との間には、銅よりなる第１の電極パターンと銅よりなる第１のビアプラグが相互に離間して介在し、前記第２のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第２のキャパシタ誘電体膜に前記第１のキャパシタ誘電体膜とは反対の側で隣接する第３のキャパシタ誘電体膜との間には、銅よりなる第２の電極パターンと銅よりなる第２のビアプラグとが相互に離間して介在し、前記第１の電極パターンと前記第２の電極パターンとは、前記第２のキャパシタ誘電体膜を介して対向し、前記第１のビアプラグは前記第２の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第３のビアプラグを介して電気的に接続され、前記第２のビアプラグは前記第１の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第４のビアプラグを介して電気的に接続されており、前記第１の電極パターンは第１の端子に、前記第２の電極パターンは第２の端子に電気的に接続されている。
【発明の効果】
【００１９】
開示のキャパシタ素子では、高い比誘電率の誘電体膜を多数積層した構成を有するにもかかわらず、電極パターンやビアプラグパタ―ンなどの内部導体に、比抵抗の低い銅を使うことができ、その結果、キャパシタ素子のインピーダンスを低減することができる。またキャパシタ素子の全体の高さを、ビルドアップ層一層ないし数層分程度の厚さに形成でき、このためキャパシタ素子を回路基板の内部に組み込むことが可能である。開示のキャパシタ素子を内部に組み込んだ回路基板は、全体の厚さを減少させることができ、かかる回路基板上に半導体チップを実装して半導体装置を構成した場合、半導体装置の電源系インピーダンスのみならず、信号配線系のインピーダンスをも、効果的に抑制することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態によるキャパシタ素子の構成を示す断面図である。
【図２Ａ】図１のキャパシタ素子の製造工程を示す図（その１）である。
【図２Ｂ】図１のキャパシタ素子の製造工程を示す図（その２）である。
【図２Ｃ】図１のキャパシタ素子の製造工程を示す図（その３）である。
【図２Ｄ】図１のキャパシタ素子の製造工程を示す図（その４）である。
【図２Ｅ】図１のキャパシタ素子の製造工程を示す図（その５）である。
【図２Ｆ】図１のキャパシタ素子の製造工程を示す図（その６）である。
【図２Ｇ】図１のキャパシタ素子の製造工程を示す図（その７）である。
【図２Ｈ】図１のキャパシタ素子の製造工程を示す図（その８）である。
【図２Ｉ】図１のキャパシタ素子の製造工程を示す図（その９）である。
【図２Ｊ】図１のキャパシタ素子の製造工程を示す図（その１０）である。
【図２Ｋ】図１のキャパシタ素子の製造工程を示す図（その１１）である。
【図２Ｌ】図１のキャパシタ素子の製造工程を示す図（その１２）である。
【図２Ｍ】図１のキャパシタ素子の製造工程を示す図（その１３）である。
【図２Ｎ】図１のキャパシタ素子の製造工程を示す図（その１４）である。
【図２Ｏ】図１のキャパシタ素子の製造工程を示す図（その１５）である。
【図２Ｐ】図１のキャパシタ素子の製造工程を示す図（その１６）である。
【図３Ａ】第１の実施形態の一変形例を示す断面図である。
【図３Ｂ】第１の実施形態の別の変形例を示す断面図である。
【図４Ａ】エアロゾルデポジション装置の概略的構成を示す図である。
【図４Ｂ】図４Ａのエアロゾルデポジション装置を使った成膜の様子を示す図である。
【図４Ｃ】第１の実施形態において、図４Ａのエアロゾルデポジション装置を使って得られた誘電体膜の断面構造を示す透過電子顕微鏡写真である。
【図５Ａ】第２の実施形態によるキャパシタ素子の製造工程を示す図（その１）である。
【図５Ｂ】第２の実施形態によるキャパシタ素子の製造工程を示す図（その２）である。
【図５Ｃ】第２の実施形態によるキャパシタ素子の製造工程を示す図（その３）である。
【図５Ｄ】第２の実施形態によるキャパシタ素子の製造工程を示す図（その４）である。
【図５Ｅ】第２の実施形態によるキャパシタ素子の製造工程を示す図（その５）である。
【図５Ｆ】第２の実施形態によるキャパシタ素子の製造工程を示す図（その６）である。
【図５Ｇ】第２の実施形態によるキャパシタ素子の製造工程を示す図（その７）である。
【図５Ｈ】第２の実施形態によるキャパシタ素子の製造工程を示す図（その８）である。
【図６】第３の実施形態による回路基板の構成を示す断面図である。
【図７】第４の実施形態による半導体装置の構成を示す断面図である。
【図８Ａ】図６の回路基板の製造工程を示す図（その１）である。
【図８Ｂ】図６の回路基板の製造工程を示す図（その２）である。
【図９】図６の回路基板の一変形例を示す断面図である。
【発明を実施するための形態】
【００２１】
（第１の実施形態）
図１は第１の実施形態によるキャパシタ素子１０の構成を示す断面図である。
【００２２】
図１を参照するに前記キャパシタ素子１０は、例えば銅よりなり厚さが１μｍ〜５０μｍ、好ましくは、ビルドアップ回路基板で使われる一層のビルドアップ層の厚さよりも薄い、例えば１６μｍの厚さの基体１１を含み、前記基体１１上には、例えばチタン酸バリウム（ＢａＴｉＯ3）よりなり、厚さが０．３μｍ以上で５μｍ以下、例えば１μｍの誘電体膜１２，１４，１６，１８，２０が、後で詳細に説明するようにエアロゾルデポジション法により順次積層されている。ただし前記誘電体膜１２，１４，１６，１８，２０の各々は銅の融点よりも低い温度で熱処理を施されており、かかる熱処理に伴う焼成の結果、いずれの誘電体膜も、平均粒径が５ｎｍ以上、５００ｎｍ以下のグラニュラー構造を有している。
【００２３】
前記誘電体膜１２と１４の間には銅層１３が、誘電体膜１４と１６の間には銅層１５が、誘電体膜１６と１８の間には銅層１７が、誘電体膜１８と２０の間には銅層１９が、また誘電体膜２０上には最上層の銅層２１が、スパッタ法により、２００ｎｍ〜５００ｎｍの膜厚に形成されている。ただし前記銅層１３，１５，１７，１９，２１の形成はスパッタ法に限定されるものではなく、例えば電解メッキ法や無電解メッキ法により形成することも可能である。前記銅層１３，１５，１７，１９，２１をスパッタ法により形成する場合には、その下の誘電体膜との間に、例えば銅層１３と誘電体膜１２との間に、密着性の向上のためチタン膜やクロム膜を、数十ナノメートルの膜厚で形成してもよい。ただし近年の進歩したスパッタ技術を使う場合には、このような密着膜は省略可能であり、抵抗低減のために省略するのが好ましい。
【００２４】
各々の銅層、例えば銅層１３は電極パターン１３Ａおよび１３Ｂ、およびビアプラグパタ―ン１３Ｃにパターニングされており、前記銅層１３を覆う誘電体膜１４には、前記電極パターン１３Ａおよび１３Ｂ、および前記ビアプラグパタ―ン１３Ｃを露出する開口部１４ａ，１４ｂ，１４ｃがそれぞれ形成され、前記開口部１４ａ，１４ｂ，１４ｃは銅ビアプラグパタ―ン１４Ａ，１４Ｂおよび１４Ｃにより、それぞれ充填されている。前記銅ビアプラグパタ―ン１４Ａ，１４Ｂ，１４Ｃは、例えば銅の電解メッキにより形成することができるが、あるいは金、白金、タングステン、モリブデン、ニッケル、クロム、チタン、パラジウム、鉄などにより形成することも可能である。
【００２５】
前記銅層１５は電極パターン１５Ａ，１５Ｂ，１５Ｃ、およびビアプラグパタ―ン１５Ｄ，１５Ｅにパターニングされており、前記銅層１５を覆う誘電体膜１６には、前記ビアプラグパターン１５Ｄおよび１５Ｅにそれぞれ対応して銅ビアプラグ１６Ａおよび１６Ｂが、また前記電極パターン１５Ｂに対応してビアプラグパタ―ン１６Ｃが形成されている。
【００２６】
さらに銅層１７は電極パターン１７Ａおよび１７Ｂ、およびビアパタ―ン１７Ｃにパターニングされており、前記銅層１７を覆う誘電体膜１８には、前記電極パターン１７Ａおよび１７Ｂ、および前記ビアパタ―ン１７Ｃにそれぞれ対応して銅プラグ１８Ａ，１８Ｂおよび１８Ｃが形成されている。
【００２７】
また前記銅層１９は電極パターン１９Ａ，１９Ｂ，１９Ｃ、およびビアプラグパタ―ン１９Ｄ，１９Ｅにパターニングされており、前記銅層１９を覆う誘電体膜２０には、前記ビアプラグパターン１９Ｄおよび１９Ｅにそれぞれ対応して銅プラグ２０Ａおよび２０Ｂが、また前記電極パターン１９Ｂに対応してビアプラグパタ―ン２０Ｃが形成されている。
【００２８】
さらに前記銅層２１は、前記ビアプラグパタ―ン２０Ａ〜２０Ｃにそれぞれ対応して電極パターン２１Ａ，２１Ｂ，２１Ｃにパターニングされているが、これらの電極パターン２１Ａ、２１Ｂ，２１Ｃはキャパシタ上部において接続用の配線パタ―ンをも兼ねている。
【００２９】
また前記誘電体膜１２には、前記電極パターン１３Ａおよび１３Ｂに対応して銅よりなるビアプラグパタ―ン１２Ａ，１２Ｂが形成されている。
【００３０】
図１のキャパシタ素子１０では、電極パターン１３Ａおよび１７Ａがビアプラグパタ―ン１２Ａ，１４Ａ，１５Ｄ，１６Ａ，１８Ａ，１９Ｄ，２０Ａを介して前記基体１１および電極パターン２１Ａに電気的に接続され、電極パターン１５Ｃ，１９Ｃがビアプラグパタ―ン１３Ｃ，１４Ｃ，１６Ｃ，１７Ｃ，１８Ｃ，２０Ｃを介して電極パターン２１Ｂに電気的に接続されている。また電極パターン１３Ｂおよび１５Ｂがビアプラグパタ―ン１２Ｂ，１４Ｂ，１５Ｅ，１８Ｂ，２０Ｂを介して前記基体１１および電極パターン２１Ｂに電気的に接続されている。
【００３１】
ここで前記電極パターン１３Ａおよび１３Ｃは前記電極パタ―ン１５Ｃと誘電体膜１４を介して対向し、間にキャパシタを形成する。同様に電極パターン１５Ｃは電極パターン１７Ａおよび１７Ｂと誘電体膜１６を介して対向し、間にキャパシタを形成する。さらに電極パターン１７Ａおよび１７Ｂは電極パターン１９Ｃと誘電体膜１８を介して対向し、間にキャパシタを形成する。
【００３２】
そこで、例えば前記基体１１あるいは電極パターン２１Ａおよび２１Ｂに接地電圧を供給し、電極パターン２１Ｃに電源電圧を供給すると、図１のキャパシタ素子１０では、上記多数のキャパシタが電源電圧と接地電圧の間に並列接続され、その結果、図１のキャパシタ素子１０は効果的なデカップリングキャパシタとして動作する。またその際、前記誘電体膜１２〜２０の各々の膜厚は０．３μｍ以上、５μｍ以下と薄く、例えば各々の膜厚を１μｍとした場合、５層の誘電体膜１２〜２０を積層しても、得られる積層体全体の膜厚は５μｍ程度にしかならず、ビアプラグパタ―ン１２Ａ，１４Ａ，１５Ｄ，１６Ａ，１８Ａ，１９Ｄ，２０Ａよりなる電流供給路およびビアプラグパタ―ン１３Ｃ，１４Ｃ，１６Ｃ，１７Ｃ，１８Ｃ，２０Ｃよりなる電流供給路の抵抗およびインダクタンスを低減することができる。
【００３３】
このように図１のキャパシタ素子１０は、前記基体１６まで含めても、全体の厚さをせいぜい２０μｍ程度、あるいはそれ以下に形成することができるため、半導体チップが実装される回路基板を構成する単一の、あるいはせいぜい数層のビルドアップ層中に埋め込むことが可能となる。
【００３４】
図１のキャパシタ素子１０ではビアプラグパタ―ン１２Ａ，１４Ａ，１５Ｄ，１６Ａ，１８Ａ，１９Ｄ，２０Ａよりなる電流路およびビアプラグパタ―ン１２Ｂ，１４Ｂ，１５Ｅ，１８Ｂ，２０Ｂよりなる電流路が基体１１に接続されているため、キャパシタ素子１０を、後の実施形態で説明するように、ビルドアップ基板などの回路基板中に埋め込んだ場合、接地電圧あるいは電源電圧の一方を、回路基板の裏側から、最短距離で供給することができ、回路基板中における寄生インダクタンスの発生を効果的に抑制することができる。
【００３５】
なお本実施形態において前記誘電体膜１２，１４，１６，１８，２０はＢａＴｉＯ3に限定されるものではなく、ＰｂＺｒＴｉＯ3，（Ｂａ，Ｓｒ）ＴｉＯ3，Ｂａ（Ｚｒ，Ｔｉ）Ｏ3，ＫＮｂＯ 3，Ｋ0.5Ｎａ0.5ＮｂＯ3，ＫＮｂＯ3・ＮａＮｂＯ3・ＬｉＮｂＯ3， （Ｂｉ1/2Ｋ1/2)ＴｉＯ3，（Ｂｉ1/2Ｎａ1/2）ＴｉＯ3，ＢｉＦｅＯ3，（Ｓｒ，Ｃａ）2ＮａＮｂ5Ｏ15，（Ｓｒ，Ｂａ）ＮｂＯ6，Ｂａ2（Ｎａ，Ｋ）Ｎｂ5Ｏ15，Ｂｉ4Ｔｉ3Ｏ12，ＳｒＢｉＴｉＴａＯO3，ＳｉＢｉ2Ｔａ2Ｏ9，ＳｒＢｉ2Ｎｂ2Ｏ9，（Ｓｒ，Ｃａ）2Ｂｉ4Ｔｉ5Ｏ18，ＣａＢｉ4Ｔｉ4Ｏ15，ＬｉＮｂＯ3，ＬｉＴａＯ3，ＰｂＮｂ2Ｏ6などをベース組成とした材料、他の高誘電体酸化物あるいは強誘電体酸化物を使うことが可能である。
【００３６】
次に図１のキャパシタ素子１０の製造方法を、図２Ａ〜図２Ｐを参照しながら説明する。
【００３７】
図２Ａを参照するに、厚さが例えば１６μｍの銅よりなる基体１１上にはＢａＴｉＯ3よりなる誘電体膜１２が、図４Ａ〜図４Ｃに示すエアロゾルデポジション装置１６０を使い、例えば１．５μｍの膜厚に形成される。
【００３８】
図４Ａを参照するに前記エアロゾルデポジション装置１６０は排気経路１３３を介してメカニカルブースタポンプ１６２および真空ポンプ１６２Ａにより真空排気される処理容器１６１を備えており、前記処理容器１６１中には、ステージ１６１Ａ上に被処理基板Ｗが、Ｘ−Ｙ−Ｚ−θ駆動機構１３２を使うことによりＸ軸，Ｙ軸，Ｚ軸およびθ軸方向に変位自在に保持される。ここでＺ軸はステージ１６１Ａの面に垂直な方向を、Ｘ軸およびＹ軸は前記Ｚ軸に対して直交し、相互にも直交する軸を表す。またθ軸はＺ軸回りの回転を表す。
【００３９】
前記処理容器１６１中には、前記ステージ１６１Ａ上の被処理基板Ｗに対向してノズル１６１Ｂが設けられており、前記ノズル１６１ＢはＢａＴｉＯ3の原料粉末のエアロゾルを乾燥キャリアガスとともに供給され、これを前記被処理基板Ｗの表面に、ジェット１６１ｃとして吹き付ける。ここでジェット１６１ｃは溶媒などの液体やバインダなどの有機物は含まない。
【００４０】
このようにして前記ノズル１６１Ｂから被処理基板Ｗに吹き付けられたエアロゾルを構成するＢａＴｉＯ3粒子は、図４Ｂに概略的に示すように５０ｎｍ以上３００ｎｍ以下の粒径の大粒径粒子と、１ｎｍ以上２０ｎｍ以下の粒径のナノ粒子の混合物となっており、ノズル１６１Ｂ中においてより大きな原料粒子が相互に衝突して破砕されることにより形成される。このようにしてノズル１６１Ｂ中において破砕により形成されたＢａＴｉＯ3粒子は、破砕の結果生じた非常に活性な表面を特徴としており、前記被処理基板Ｗの表面で効果的に衝撃固化し、前記基体１１上に、９０％以上の高い相対密度の緻密なＢａＴｉＯ3膜を、前記誘電体膜１２として形成する。このようにして形成された誘電体膜１２は、５０ｎｍ以上３００ｎｍ以下の粒径の大粒径粒子１２Ｌと、１ｎｍ以上２０ｎｍ以下の粒径のナノ粒子１２Ｎとより構成されている。
【００４１】
一例では前記ノズル１６１Ｂとして、内径が１０ｍｍで円形断面の搬送用配管部１６１Ｖを、ノズル開口部１６１ｂにおいて徐々に長さが１０ｍｍで幅が０．５ｍｍのスリット形状に変化させる構成の部材を使い、最終的に前記ノズル開口部１６１ｂの排出面に形成された幅が０．５ｍｍで長さが４５ｍｍのスリットからエアロゾルのジェット１６１ｃを噴出させた。例えばこのような構成により、原料粉末としてより大きな粒子を含む、例えば平均粒径が１００ｎｍ〜８００ｎｍの市販のＢａＴｉＯ3原料粉末から、上記の５０ｎｍ以上３００ｎｍ以下の粒径の大粒径粒子と、１ｎｍ以上２０ｎｍ以下の粒径の小粒径ナノ粒子の活性な混合物よりなるエアロゾルのジェットを、前記破砕の結果として得ることができる。
【００４２】
再び図４Ａを参照するに、前記エアロゾルデポジション装置１６０は、前記ノズル１６１Ｂに前記エアロゾルを供給するため、ＢａＴｉＯ3粉末原料１６３ａを保持した原料容器１６３を有し、前記原料容器１６３に不活性ガスや高純度酸素などのキャリアガスを、高圧ガス源１６４から、ライン１６５および質量流量コントローラ１６４Ａを介して供給することにより、前記エアロゾルを発生させる。また図４Ａの前記原料容器１６３は、エアロゾルの発生を促進するため振動台１６３Ａ上に保持されており、エアロゾル発生に先立って、前記排気経路１３３に連通したバルブ１６３Ｂを開くことにより、原料中の水分が前記ポンプ１６２および１６２Ａにより除去される。
【００４３】
より具体的には、本実施形態では前記原料粉末として平均粒径が１００ｎｍ〜８００ｎｍの市販のＢａＴｉＯ3原料粉末を、原料１６３ａとして前記原料容器１６３中に装填し、さらに前記振動台１６３Ａを駆動して前記原料容器１６３の全体に超音波振動を印加し、１５０℃で加熱しながら前記バルブ１６３Ｂを開いて前記原料粉末表面に吸着した水分を真空脱気することにより除去する。
【００４４】
さらに前記バルブ１６３を閉じた後、前記メカニカルブースタポンプ１６２および真空ポンプ１６２Ａを駆動することにより前記処理容器１６０内部の圧力を例えば１０Ｐａ以下に低下させ、前記高圧ガス源１６４から例えば２ｋｇ／ｃｍ2の圧力の高純度酸素ガスを、前記ガスライン１６５および質量流量コントローラ１６４Ａを介して、例えば４リットル／分の流量で前記原料容器１６３に供給し、前記原料容器１６３中において、前記ＢａＴｉＯ3粉末原料のエアロゾルを発生させる。さらに、このようにして発生したエアロゾルを、前記原料容器１６３内部の圧力を２００Ｐａで一定に維持しながら、前記原料容器１６３から前記ノズル１６１Ｂに供給する。
【００４５】
この状態で前記ノズル１６１Ｂから前記被処理基板Ｗに向けてエアロゾルを例えば２分間噴射する。本実施形態ではこのようにして、前記基体１１上への誘電体膜１２の成膜を、例えば１±０．５μｍ／分の成膜速度で行うことができる。
【００４６】
図４Ｃは、このようにして形成されたＢａＴｉＯ3誘電体膜１２の、前記銅基体１１との界面近傍の断面を示す透過電子顕微鏡写真である。
【００４７】
図４Ｃ中、（ａ），（ｂ）の写真よりわかるようにＢａＴｉＯ3誘電体膜１２と銅基体１１との界面にボイドなど欠陥の存在は観察されず、また前記ＢａＴｉＯ3誘電体膜１２の一部の断面を拡大して示す写真（ｃ）−１、およびそのさらに一部を拡大して示す写真（ｃ）−２からも、ＢａＴｉＯ3誘電体膜１２の膜中にボイドなどの欠陥は全く生じていないことがわかる。前記写真（ｃ）−１および（ｃ）−２より、前記ＢａＴｉＯ3膜１２中には粒径が５０ｎｍから３００ｎｍ程度で平均粒径が１００ｎｍ程度の大粒径粒子と、粒径が１ｎｍから２０ｎｍ程度で平均粒径が１０ｎｍ程度の小粒径粒子より構成されており、図４Ｂに模式的に示した断面を有する膜が得られているのがわかる。
【００４８】
特に前記図４Ｃ中、（ｂ）の拡大写真では、銅基体１１とＢａＴｉＯ3誘電体膜１２との界面に、約５００ｎｍの厚さにわたり、銅とＢａＴｉＯ3とがボイドを生じることなくかみ合ったインターロッキング層が形成されているのがわかる。さらに前記図４Ｃ中、写真（ｅ）では、隣接する結晶粒の粒界に１ｎｍ以上の非晶質層が形成されているのがわかる。
【００４９】
さらに前記写真（ｃ）−２の一部を拡大した写真（ｃ）−３および写真（ｃ）−１の一部を拡大した写真（ｅ）では、個々のＢａＴｉＯ3結晶粒の格子像が観察されるのがわかる。
【００５０】
このような格子像から二次元フーリエ変換により逆格子像を求めたところ、形成されているＢａＴｉＯ3結晶は、（１００）面の面間隔が０．４０１ｎｍ，（０１０）面の面間隔が０．３８２ｎｍ，（１１０）面の面間隔が０．２７９ｎｍであり、（１００）面と（０１０）面のなす角度が９１．４°，（１００）面と（１１０）面のなす角度が４７．０°であり、理想的な立方晶ＢａＴｉＯ3結晶、すなわち（１００）面の面間隔が０．４０３１ｎｍ，（０１０）面の面間隔が０．４０３１ｎｍ，（１１０）面の面間隔が０．２８５０ｎｍ，（１００）面と（０１０）面のなす角度が９０．０°，（１００）面と（１１０）面のなす角度が４５．０°、に近いことが確認された。
【００５１】
再び図２Ａを参照するに、このようにして前記基体１１上に形成されたＢａＴｉＯ3誘電体膜１２は、銅の融点である１０８４℃よりも低い、例えば１０００℃の温度において熱処理され、その結果、前記誘電体膜１２中のＢａＴｉＯ3結晶が焼結する。通常のＢａＴｉＯ3膜の焼結では、１５００℃以上の温度が必要となるが、エアロゾルデポジションにより形成されたＢａＴｉＯ3膜は、上記のように非常に小さなナノ粒子１２Ｎを含んでおり、このため１０００℃程度の温度でも焼結する。焼結の結果、前記誘電体膜１２中においては粒成長が生じ、ＢａＴｉＯ3膜の微構造は、平均粒径が５ｎｍ以上、５００ｎｍ以下のグラニュラー構造に変化する。このような焼結を行っても、前記ＢａＴｉＯ3誘電体膜１２は、エアロゾルデポジション直後の状態において既に９０％を超える相対密度を有しているため、ほとんど収縮することはなく、厚さ方向に例えば０．５μｍ程度収縮することがあっても、膜の面内での収縮は生じない。
【００５２】
次に図２Ｂを参照するに、前記誘電体膜１２中にビアホール１２ａ，１２ｂを、前記ビアプラグ１２Ａ，１２Ｂに対応して、フォトリソグラフィを使ったレジストプロセスおよびドライエッチングにより形成し（もしくは, レジストプロセスでビアホール部分を開口させ, この部分を５％ふっ硝酸にてケミカルエッチングを施し, ビアホールを形成する）、前記ビアホール１２ａ，１２ｂ中に無電解メッキにより銅シード層（図示せず）を形成し、さらに電解メッキを行うことにより前記ビアホール１２ａ，１２ｂを銅により充填することにより、前記銅プラグ１２Ａ，１２Ｂを形成する。図２Ｂは、その後無電解メッキ膜をウェットエッチングなどで除去した状態を示している。もしくは, 基材である銅箔をシード層として電解めっきを用いて, ビアホール中に銅のビアプラグを形成する。
【００５３】
本実施形態では、前記図２Ａ〜図２Ｃの工程と平行して、あるいは相前後して、図２Ｄに示すように銅よりなる第２の基体４１を準備し、前記基体４１上に図２Ｅに示すように、前記ビアプラグパタ―ン１４Ａ〜１４Ｄにそれぞれ対応してビアホール１４ａ〜１４ｃを形成する。
【００５４】
さらに前記図２Ｃで説明したのと同様にして、図２Ｆに示すように、前記ビアホール１４ａ〜１４ｃに銅プラグパタ―ン１４Ａ〜１４Ｃを形成する。なお前記ビアホール１２ａ，１２ｂ、およびビアホール１４ａ〜１４ｃの形成は、レーザビームの照射により行うことも可能である。レーザビームを使った場合、ビアホールの底に下層の銅層が露出した時点でレーザビームが反射され、ビアホールの形成は自動的に停止する。
これらのビアホール形成・ビアプラグ形成は, 熱処理を施したエアロゾルデポジション膜に対して行ってもいいが, 熱処理を施さないエアロゾルデポジション膜に対して行ってもよい。
【００５５】
エアロゾルデポジションのビアホールの形成については,
堆積直後の状態および熱処理後の状態いずれでも構わない。また, ビアホールの形成は, ふっ硝酸によるケミカルエッチング, ＩＣＰエッチャー，ＲＩＥ，イオンミリング, レーザなどドライエッチングも適用できるとともに, レジスト形成後, 成膜し, レジストを除去するリフトオフプロセスも適用可能である。
【００５６】
さらに図２Ｇに示すように、前記誘電体膜１４上に銅層１３を、例えばスパッタ法により、２００ｎｍ〜５００ｎｍの膜厚に形成する。ただし前記銅層１３の形成はスパッタ法に限定されるものではなく、無電解メッキ法あるいは電解メッキ法を使うことも可能である。
【００５７】
なお前記銅層１３をスパッタ法で形成する場合、先にも述べたように銅層１３の形成前に前記誘電体膜１４上にチタン膜やクロム膜を密着層として、数十ナノメートルの膜厚に形成することもできるが、このような密着層は抵抗の要因となるため、省略するのが好ましい。
【００５８】
さらに図２Ｈに示すように、前記銅層１３をパターニングし、前記電極パターン１３Ａ，１３Ｂおよびビアプラグパタ―ン１３Ｃを、それぞれ前記ビアプラグパタ―ン１４Ａ，１４Ｂおよび１４Ｃ上に形成し、図２Ｉに示すように前記基体４１およびその上に形成された構造を反転させ、前記図２Ｃにおいて得られた構造に対向させ、前記電極パターン１３Ａおよびビアプラグパタ―ン１４Ａがビアプラグパタ―ン１２Ａに、前記電極パターン１３Ｂおよびビアプラグパタ―ン１４Ｂがビアプラグパタ―ン１２Ｂに対応するように、位置合わせする。
【００５９】
さらに図２Ｊに示すように前記誘電体膜１２および１４を、上記の通り位置合わせしたまま、間に前記銅パターン１３Ａ〜１３Ｃを介して接するように配置し、窒素雰囲気などの不活性雰囲気中もしくは真空中において前記基体１１および基体４１を、モリブデン、タングステン、チタン、あるいはそれらの合金などの耐熱金属、あるいは黒鉛よりなる治具５１および５２により、図２Ｊ中に矢印で示すように互いに１ＭＰａ〜５０ＭＰａ、例えば５ＭＰａの圧力で押圧し、前記誘電体膜１４を誘電体膜１２に、前記銅パターン１３Ａ〜１３Ｃを介して押圧する。
【００６０】
さらにこの状態で、図２Ｊに示すように前記治具５１および５２の間に例えば１２Ｖの直流パルス電圧を、高出力パルス電源５３により例えば１ｋＨｚの周波数で繰り返し供給し、１００Ａ〜１５００Ａ程度の電流を通電し、パルス通電接合を行う。前記治具５１，５２のいずれかには、前記基体１１あるいは４１の温度を測定する熱電対５２Ａが設けられており、前記パルス通電接合は、前記熱電対５２Ａにより測定された基体１１あるいは４１の温度を１０００℃程度に維持しながら３０分間実行される。このようなパルス通電接合の結果、前記銅電極パターン１３Ａおよび１３Ｂが、対応するビアプラグ１２Ａおよび１２Ｂ、および前記ＢａＴｉＯ3誘電体膜１２に、また銅ビアプラグパターン１３Ｃが前記ＢａＴｉＯ3誘電体膜１２に接合し、図２Ｋに示す構造が得られる。
【００６１】
その際、図２Ｋ中に破線で囲んだ部分は、図２Ｊの状態では隙間が生じていたが、図２Ｋの状態では、前記ＢａＴｉＯ3誘電体膜１４により充填されており、またＢａＴｉＯ3誘電体膜１２はＢａＴｉＯ3誘電体膜１４に対して接合しており、膜１２と膜１４の境界が消滅しているのが観察された。この理由は現時点では十分に解明されてはいないが、パルス電流が、スパークプラズマシンタリング（ＳＰＳ）と同様な機構によって誘電体膜１２，１４の粒界に沿って流れ、粒界が局所的に溶融・反応・拡散した結果、前記治具５１，５２により印加された応力を緩和するようにＢａＴｉＯ3粒子の移動が生じたものと考えられる。
【００６２】
かかるパルス通電接合の結果、図２Ｋで得られた構造では、前記ＢａＴｉＯ3誘電体膜１２とＢａＴｉＯ3誘電体膜１４とが、間に介在する銅パターン１３Ａ，１３Ｂ，１３Ｃを介して強固に接合される。
【００６３】
次に図２Ｌに示すように前記基体４１を、例えばウェットエッチングにより除去し、前記誘電体膜１４の表面を露出させた後、図２Ｍに示すように前記誘電体膜１４の表面上に銅層１５（図１参照）を形成し、これをパターニングして、前記電極パターン１３Ａ，１３Ｂに前記誘電体膜１４を介してそれぞれ対向する電極パターン１５Ａ，１５Ｂを、また前記ビアプラグ１４Ｃ上に電極パターン１５Ｃを、さらに前記ビアプラグパタ―ン１４Ａおよび１４Ｂ上にビアプラグパタ―ン１５Ｄ，１５Ｅを、それぞれ形成する。
【００６４】
図２Ａ〜図２Ｍの工程により、前記キャパシタ素子１０の一層目のキャパシタ構造が得られる。
【００６５】
さらに同様な工程を繰り返すことにより、前記図２Ｍのキャパシタ構造上に、次の層のキャパシタ構造を形成することができる。
【００６６】
すなわち図２Ｎに示すように、ビアプラグパタ―ン１６Ａ〜１６Ｃを含むＢａＴｉＯ3誘電体膜１６を、前記基体４１と同様な基体４２上に、前記図２Ｄ〜図２Ｆの工程と同様にして形成し、得られた構造を前記図２Ｍの構造上に上下反転させて配置し、先の図２Ｊと同様な加圧下でのパルス通電接合を行い、さらに前記基体４２をエッチング除去することにより、図２Ｏに示す構造を得る。
【００６７】
さらに図２Ｐに示すように前記誘電体膜１６上に電極パターン１７Ａ，１７Ｂおよび１７Ｃを、それぞれ前記ビアプラグ１６Ａ，１６Ｂ，１６Ｃ上に形成することにより、前記図２Ｍのキャパシタ構造上に、二層目のキャパシタ構造が形成される。
【００６８】
さらに同様な工程を繰り返すことにより、前記キャパシタ素子１０を任意の層数に形成することができる。
【００６９】
なお図２Ｉ，図２Ｊよりわかるように、前記銅パターン１３Ａ〜１３Ｃは、前記誘電体膜１４の代わりに誘電体膜１２上に形成してもよいことは明らかである。
【００７０】
なお前記銅基体１１および４１は、図２Ａあるいは図２Ｄのエアロゾルデポジション工程に先立って、３００℃以上、６００℃以下の温度で熱処理をしておくと、膜応力による基材１１，４１の反りの問題や、表面の劣化の問題を回避することができる。これに対し前記熱処理温度が３００℃未満だとエアロゾルデポジションを行った場合に基体１１あるいは４１が反って、図１のキャパシタ素子１０のような積層構造を形成する際、パタ―ンの位置合わせがずれてしまうおそれがあり、また熱処理温度が６００℃を超えると、基体１１や４１の強度が低下して、表面に部分的な凹凸が発生してしまう問題が発生する場合がある。但し, コスト低減を図るために, 銅基体１１を構成する銅箔の反りが, パターン精度に対して無視できる範囲の場合は, 前記銅基体１１は, 熱処理を施す必要はない。
【００７１】
本実施形態において前記基体４１として銅を使う場合には、例えば図２Ｌの工程において前記基体４１を完全には除去せず、その膜厚を低減させた上でパターニングし、図２Ｍにおける電極パターン１５Ａ〜１５Ｃおよびビアパタ―ン１５Ｄ，１５Ｅを形成することも可能である。
【００７２】
なお本実施形態において、図３Ａの変形例１０Ｍに示すように前記誘電体膜１２中のビアプラグ１２Ａ，１２Ｂを省略することも可能である。ただしこの場合には、前記キャパシタ素子１０を回路基板に実装した場合に、電源電圧および接地電圧の一方を電極パターン２１Ａおよび２１Ｂに供給し、他方を電極パターン２１Ｃに供給する必要がある。
【００７３】
また本実施形態において、図３Ｂの変形例１０Ｎに示すように、前記図２Ａ〜図２Ｐの工程によりキャパシタ１０を形成した後で、基体１１を除去することも可能である。ただし図３Ｂの実施例では、このように基体１１を除去した後、露出された誘電体膜１２の表面に露出したビアプラグ１２Ａ，１２Ｂに対応して電極パターン１１Ａ，１１Ｂが形成されており、また前記電極パターン１３Ｃに対応してビアプラグ１２Ｃが形成されている。さらに前記誘電体膜１２上には前記ビアプラグ１２Ｃに対応して電極パターン１１Ｃが形成されている。
【００７４】
なお本実施形態においては、前記図２Ｊの接合工程に先立って、前記誘電体膜１２の表面に、接合界面の状態を向上させるため、ＬｉＦやＰｂ5Ｇｅ3Ｏ11，Ｂｉ2Ｏ3，Ｌｉ2Ｂｉ2Ｏ5など、ＬｉやＢｉあるいはＧｅを含む化合物の層を、焼結助剤として１００ｎｍ程度の膜厚に界面部分に形成しておいてもよい。このような焼結助剤は、特に図２Ｉや図２Ｎの例に示すように接合工程の直前に、エアロゾルデポジション法やスパッタ法などにより、電極パターン１３Ａ，１３Ｂとビアパタ―ン１３Ｃの間の隙間、あるいは電極パターン１５Ａ〜１５Ｃおよびビアパタ―ン１５Ｃ，１５Ｅの間の隙間に形成するのが好ましい。この場合、前記１３Ａ，１３Ｂとビアパタ―ン１３Ｃあるいは電極パターン１５Ａ〜１５Ｃおよびビアパタ―ン１５Ｃ，１５Ｅの表面に堆積した焼結助剤は、研磨などにより、接合工程前に除去するのが好ましい。
【００７５】
さらに本実施形態において前記誘電体膜１２，１４，１６，１８，２０は、図２Ａや図２Ｄのエアロゾルデポジション工程のたびに熱処理し,１層毎にＳＰＳを用いて接合を繰り返すことで多層化してもよい。また, エアロゾルデポジション工程後, 熱処理せずに, ＳＰＳで接合する際に, 熱処理を施してもよいし, エアロゾルデポジション工程のたびに熱処理した膜を多数枚設置して, 一括してＳＰＳで各層を接合してもよいし, さらに, エアロゾルデポジション工程後, 熱処理を行わず, 各膜を多数枚用意して, 位置合わせ後, 全体をＳＰＳで熱処理を行い, 各々の膜中でＢａＴｉＯ3を焼結させてもよい（あるいは積層してキャパシタ素子１０の構造配置が完成した段階で熱処理を行ってもよい）。この場合には熱処理工程が一回ですみ、製造の効率が向上する。
【００７６】
本実施形態では、前記誘電体膜１２，１４，１６，１８，２０を熱処理することにより、誘電体膜中には、先にも述べたように平均粒径が５ｎｍ以上、５００ｎｍ以下のグラニュラー構造が出現しているが、このようなグラニュラー構造のセラミック膜では、スパッタ法により形成したセラミック膜を熱処理した場合に頻繁に出現する柱状構造と異なり、結晶粒界がセラミック膜の一方の側から他方の側まで連続することがなく、このため結晶粒界に沿ったリーク電流の電流路が遮断され、信頼性の高いキャパシタ素子を得ることができる。
【００７７】
本実施形態において積層層数には限界はなく, 百層以上の多層化も可能である。
【実施例１】
【００７８】
前記誘電体膜１２〜２０に対応するＢａＴｉＯ3誘電体膜を、先に説明した条件で２０層〜５０層積層して図１と同様なキャパシタ素子を形成する実験を行った。その結果、各々の誘電体膜と、これに接する銅電極パタ―ンあるいはビアパタ―ンとの間には、欠陥のない強固な接合が得られることが確認された。
【００７９】
このようにして得られたキャパシタ素子１０を構成する誘電体膜について比誘電率を測定したところ、１０００〜１５００の値が得られた。またキャパシタンスおよびインダクタンスを測定したところ、キャパシタンスとしては１７μＦ／ｃｍ2〜６５μＦ／ｃｍ2と、非常に大きな値が得られ、インダクタンスとしては、いずれの試料でも、３ｐＨの非常に小さな値が得られた。この小さなインダクタンスは、明らかに銅を電極パターンおよびビアプラグパタ―ンに使った効果であると考えられる。ただし実施例１の実験ではキャパシタ素子中に、径が５０μｍのビアプラグを１５０μｍのピッチで形成している。
【００８０】
このようにして得られたキャパシタ素子１０を、後で図６において説明する積層回路基板６０の内部に、半田バンプを使わず、ビアプラグを電解メッキにより接続することで実装し、キャパシタ部のインピーダンスを１ＧＨｚの周波数において測定したところ、０．１ｍΩという、非常に低い値が得られた。これに対し、同じキャパシタを同じ積層回路基板上に半田バンプを介して実装して測定した場合には、インピーダンスの値は、同じ測定条件で５ｍΩに増加した。
【００８１】
［比較例１］
比較例１では、実施例１と同じ構造のキャパシタ素子を、同じ条件で、ただし図２Ｊで説明した通電接合法の代わりにホットプレス法を使って形成した。この比較例１の場合には、銅電極パターンあるいはビアパタ―ンを介した誘電体膜同士の接合が分離してしまい、安定なキャパシタ素子を形成できないことが確認された。
【００８２】
［比較例２］
比較例２では、実施例１と同じ構造のキャパシタ素子を、同じ条件で、ただし図２Ｊで説明したパルス通電接合法の代わりに、連続的に直流電圧を印加して接合を行って形成した。この比較例２の場合にも、銅電極パターンあるいはビアパタ―ンを介した誘電体膜同士の接合が分離してしまい、やはり安定なキャパシタ素子を形成できないことが確認された。このことは、図２Ｊで説明したパルス通電接合の際、パルスの立ち上がりおよび立ち下がりにおいて接合しようとしている誘電体膜中に、おそらくは結晶粒界に沿って電流が瞬間的に流れ、その結果、例えば誘電体膜１２と銅電極パターン１３Ａ，１３Ｂあるいはビアプラグパタ―ン１３Ｃとの間に接合が生じることを示していると考えられる。
【００８３】
［比較例３］
比較例３では、前記実施例１と同じ構造のキャパシタ素子を、同じ条件で、ただし各誘電体膜のエアロゾルデポジションによる形成の際、平均粒径１０μｍのＢａＴｉＯ3粒子を原料として前記図４Ａの原料容器１６３に充填して使って形成した。この比較例３の場合にも、銅電極パターンあるいはビアパタ―ンを介した誘電体膜同士の接合が分離してしまい、安定なキャパシタ素子を形成できないことが確認された。
【００８４】
比較例３の結果より、本実施形態においてエアロゾルデポジションプロセスは、平均粒径が１０μｍ未満の原料粒子を使って行うのが好ましいことが結論される。
【００８５】
［比較例４］
形式は異なるが、グリーンシート法により、ＢａＴｉＯ3よりなる誘電体膜を２０層積層したキャパシタ素子を、１００μｍのビアプラグ径および３５０μｍのビアピッチで作製したところ、一層の誘電体膜の膜厚は５μｍとなり、また個々の誘電体膜の比誘電率は３０００と、非常に大きな値を示したものの、得られたキャパシタは１０μＦ／ｃｍ2にしかならず、一方キャパシタ全体でのインダクタンスは８ｐＨと、上記実施例１に比べて大幅に増加することが見出された。なお比較例４では、電極パターンとして、耐熱金属である抵抗値の大きいニッケルを使っている。
【００８６】
［比較例５］
形式は異なるが、シリコン酸化膜で覆われたシリコン基板上に、スパッタ法によりＢａＴｉＯ3よりなる誘電体膜を積層したキャパシタを、前記実施例１と同じビアプラグ径および同じビアピッチで作製した。この比較例では、キャパシタ電極として白金を使っている。かかる形式のキャパシタ素子では、スパッタ法を使っているため、個々の誘電体膜の膜厚が２００ｎｍ〜３００ｎｍ程度にしかならず、誘電体膜内部において焼結のための熱処理（大気もしくは, 酸素を含むガス雰囲気中で）に伴ってクラックが発生し、このため、誘電体膜を多数積層しようとしても、３層の積層が限界であった。また得られたキャパシタンスは３．５〜４．５μＦ／ｃｍ2程度、誘電体膜の比誘電率は２００〜３００程度にしかならず、さらに、このようにして得られたキャパシタのインダクタンスは１０ｐＨに達するのが確認された。
【００８７】
なお上記実施例１において、前記図２Ｊのパルス通電接合を、前記治具５１，５２としてモリブデンあるいはタングステンよりなる治具を使って実験したところ、得られたＢａＴｉＯ3誘電体膜１３および１４は、１０12Ωｃｍの非常に大きな絶縁抵抗を有していることが確認された。このような非常に大きな絶縁抵抗を有する誘電体膜を図１のキャパシタ素子１０において使うことにより、本実施形態ではキャパシタ素子のリーク電流を効果的に低減することができる。
【００８８】
一方、前記図２Ｊのパルス通電接合を、前記治具５１，５２として黒鉛よりなる治具を使って実験したところ、得られたＢａＴｉＯ3誘電体膜１３および１４は、１０9Ωｃｍのより低い絶縁抵抗を示すことがわかった。これは、窒素などの不活性雰囲気中において前記パルス通電接合を行う際、黒鉛治具が雰囲気ガス中の微量の酸素を消費してしまい、酸素分圧が極端に低下する結果、誘電体膜中の酸素原子が雰囲気ガスを通じて脱離してしまい、組成が一般にＢａＴｉＯ3-xで表される非化学量論組成の誘電体膜が得られることによるものと考えられる。
【００８９】
このことから、本実施形態において図２Ｊに示すパルス通電接合を行う場合、黒鉛治具の使用が排除されることはないが、モリブデンあるいはタングステンよりなる治具を、前記治具５１，５２として使うのが、より好ましいことがわかる。
【００９０】
（第２の実施形態）
図５Ａ〜図５Ｇは、前記図１のキャパシタ素子１０の、第２の実施形態による製造方法を示す図である。
【００９１】
図５Ａを参照するに、本実施形態でも前記基体１１上にＢａＴｉＯ3よりなる誘電体膜１２が先の実施形態の場合と同様に形成され、さらに前記誘電体膜１２上に銅電極パターン１３Ａ，１３Ｂおよび銅ビアプラグパタ―ン１３Ｃが形成される。本実施形態では、前記誘電体膜１２中にビアプラグパタ―ン１２Ａ，１２Ｂは形成されない。
【００９２】
また図５Ａの工程に平行して、あるいは相前後して、前記基体４１上にＢａＴｉＯ3よりなる誘電体膜１４が、先の実施形態の場合と同様に形成される。本実施形態では前記図５Ｂの状態では、前記誘電体膜１４中にはビアプラグパタ―ン１４Ａ〜１４Ｃは形成されていない。
【００９３】
さらに図５Ｃに示すように図５Ｂの構造を図５Ａの構造上に上下反転して、前記誘電体膜１４が前記誘電体膜１２上の電極パターン１３Ａ，１３Ｂおよびビアプラグパタ―ン１３Ｃに対面するように配置し、図５Ｄに示すように前記基体１１と４１とをそれぞれの治具５１，５２で相互に押圧し、前記図２Ｊの工程と同様なパルス通電接合を行い、図５Ｅに示す構造を得る。
【００９４】
さらに図５Ｆに示すように基体４１を除去した後、前記誘電体膜１４中にビアホール１４ａ〜１４ｃを、それぞれ前記電極パターン１３Ａ，１３Ｂ、およびビアプラグパタ―ン１３Ｃに対応して形成し、図５Ｇに示すように前記ビアホール１４ａ〜１４ｃに、銅よりなるビアプラグ１４Ａ〜１４Ｃを、それぞれ形成する。
【００９５】
さらに図５Ｈに示すように前記誘電体膜１４上に電極パターン１５Ａ〜１５Ｃおよびビアプラグパタ―ン１５Ｄ，１５Ｅを形成することにより、前記図２Ｍと同様な構造を得ることができる。
【００９６】
本実施形態では、図５Ｄのパルス通電接合の際、基体１１から基体４１に貫通する導体パターンが存在しておらず、電流が特定の電流路に集中せず、また消費電力を低減することができる。
【００９７】
（第３の実施形態）
図６は、ビルドアップ層６１〜６５を積層した樹脂積層体中に先の実施形態のキャパシタ１０を実装した積層回路基板６０を、また図７は前記積層回路基板６０上に半導体チップ７１をフリップチップ実装した半導体装置７０を示す断面図である。
【００９８】
図６を参照するに、前記積層回路基板６０の上面、すなわち表側には、半導体チップ７１との接続のための多数の銅よりなる電極パッド６５Ｔ1〜６５Ｔ7が形成されており、また前記積層回路基板６０の下面、すなわち裏側には、配線基板との接続のための銅よりなる外部接続端子６１Ｔ1〜６１Ｔ9が形成されている。
【００９９】
各々のビルドアップ層６１〜６５は、典型的には, シリカ粒子を含有したエポキシ膜やガラスクロスで補強されたエポキシ樹脂膜よりなり、例えば２０μｍ程度の厚さを有しており、例えば前記電極パッド６５Ｔ1，６５Ｔ2，６５Ｔ6，６５Ｔ7を対応する外部接続端子６１Ｔ1〜６１Ｔ2，６１Ｔ7〜６１Ｔ9のいずれかに電気的に接続する配線構造を担持している。例えばかかる配線構造は、前記ビルドアップ層６１中に形成された銅よりなるビアプラグ６１Ａ〜６１Ｂ，６１Ｆ〜６１Ｈ，前記ビルドアップ層６２中に形成された銅よりなるビアプラグ６２Ａ〜６２Ｃ，前記ビルドアップ層６３中に形成された銅よりなるビアプラグ６３Ａ〜６３Ｂ，前記ビルドアップ層６４中に形成された銅よりなるビアプラグ６４Ａ，６４Ｂ，前記ビルドアップ層６５中に形成された銅よりなるビアプラグ６５Ａ，６５Ｃ〜６５Ｄ、さらに前記ビルドアップ層６１上に形成されビルドアップ層６２で覆われた銅よりなる配線パタ―ン６１Ｐ1〜６１Ｐ3，前記ビルドアップ層６２上に形成されビルドアップ層６３で覆われた銅よりなる配線パタ―ン６２Ｐ1〜６２Ｐ3，前記ビルドアップ層６３上に形成されビルドアップ層６４で覆われた銅よりなる配線パタ―ン６３Ｐ1〜６３Ｐ3，前記ビルドアップ層６４上に形成されビルドアップ層６５で覆われた銅よりなる配線パタ―ン６４Ｐ1〜６４Ｐ5などを含む。
【０１００】
例えば前記外部接続端子６１Ｔ2は、前記ビアプラグ６１Ｂ，６２Ａ，配線パタ―ン６２Ｐ1，ビアプラグ６３Ａ，配線パタ―ン６３Ｐ1，ビアプラグ６４Ａ，配線パタ―ン６４Ｐ1およびビアプラグ６５Ａを経て前記電極端子６５Ｔ1に電気的に接続されている。また前記外部接続端子６１Ｔ8は、前記ビアプラグ６１Ｇ，６２Ｃ，配線パタ―ン６２Ｐ3，ビアプラグ６３Ｂ，配線パタ―ン６３Ｐ3，ビアプラグ６４Ｂ，配線パタ―ン６４Ｐ4およびビアプラグ６５Ｄを経て前記電極端子６５Ｔ7に電気的に接続されている。
【０１０１】
また前記図６においてキャパシタ素子１０中のビアプラグ１０Ａは、前記ビアプラグパタ―ン１２Ａ，１４Ａ，１５Ｄ，１６Ａ，１８Ａ，１９Ｄ，２０Ａが形成する電流路を表しており、これがビルドアップ層６５を貫通する貫通ビアＶT1により、電極パッド６５Ｔ3に接続されている。また前記図６においてキャパシタ素子１０中のビアプラグ１０Ｂは、前記ビアプラグパタ―ン１２Ｂ，１４Ｂ，１５Ｅ，１６Ｂ，１８Ｂ，１９Ｅ，２０Ｂが形成する電流路を表しており、これがビルドアップ層６５を貫通する貫通ビアＶT2により、電極パッド６５Ｔ5に接続されている。これにより、前記電極パッド６５Ｔ3および６５Ｔtに、接地電圧ＶGが、前記キャパシタ素子１０によりノイズを除去された状態で現れる。
【０１０２】
さらに図６においてキャパシタ素子１０中のビアプラグ１０Ｃは、前記ビアプラグパタ―ン１３Ｃ，１４Ｃ，１６Ｃ，１７Ｃ，１８Ｃ，２０Ｃが形成する電流路を表しており、これがビルドアップ層６５を貫通する貫通ビアＶT3により、電極パッド６５Ｔ4に接続されている。
【０１０３】
前記積層回路基板６０では、外部接続端子６１Ｔ3は電源電圧ＶVが供給される電源端子であり、前記外部接続端子６１Ｔ3には、前記ビルドアップ層６１〜６５を貫通するビアプラグＶT4が接続されている。前記ビアプラグＶT4は、前記ビルドアップ層６３上にビルドアップ層６４で覆われて形成された配線パタ―ン６３Ｐ2に電気的に接続されており、前記配線パタ―ン６３Ｐ2は前記ビルドアップ層６３上を延在して前記貫通ビアプラグ６５Ｔ4に電気的に接続される。これにより、前記電極パッド６５Ｔ4に電源電圧ＶVが、前記キャパシタ素子１０によりノイズを除去された状態で現れる。
【０１０４】
そこで、図７に示すように電極パッド７１Ａ〜７１Ｇを有する半導体チップ７１を、前記積層回路基板６０の表側、すなわち上面に、それぞれの電極パッド７１Ａ〜７１Ｇが対応する電極パッド６５Ｔ1〜６５Ｔ7にコンタクトするように、半田バンプ７２Ａ〜７２Ｇによりフリップチップ実装することにより、半導体チップ７１に、ノイズを効果的に除去した電源電圧ＶGおよびＶVを供給できる半導体装置７０が得られる。
【０１０５】
なお前記ビアプラグ６１Ａ〜６１Ｂ，６１Ｄ〜６１Ｈ，６２Ａ〜６２Ｃ，６３Ａ〜６３Ｂ，６４Ａ，６４Ｂ，６５Ａ〜６５Ｄなどは、例えば電解メッキ法により形成することができ、配線パタ―ン６１Ｐ1〜６１Ｐ3，６２Ｐ1〜６１Ｐ3，６３Ｐ1および６３Ｐ3，６４Ｐ1〜６４Ｐ4などは、例えばスパッタ法により形成することができる。
【０１０６】
さらに前記積層回路基板６０において、前記外部接続端子６１Ｔ4および６１Ｔ5は接地電圧ＶGが供給される電源端子であり、それぞれビアプラグ６１Ｄおよび６１Ｅにより、前記キャパシタ素子１０の基体１１に電気的に接続されている。
【０１０７】
図８Ａ〜図８Ｂは、前記図６の積層回路基板６０の製造方法を、特にキャパシタ１０の実装工程について説明する断面図である。
【０１０８】
図８Ａを参照するに、前記ビルドアップ層６３上には配線パタ―ン６１Ｐ1，６１Ｐ2および６１Ｐ3がスパッタ法により形成されており、前記ビルドアップ層６１上には前記配線パタ―ン６１Ｐ1，６１Ｐ2および６１Ｐ3を覆ってビルドアップ層６４が形成されている。ただし図８Ａでは、ビルドアップ層６３より下の部分の図示は省略している。
【０１０９】
前記ビルドアップ層６４中には、前記キャパシタ素子１０に対応した開口部６４Ａｐが形成されており、前記ビルドアップ層６３上には前記開口部６２Ａｐを介してキャパシタ素子１０が、矢印で示すように実装され、図示をしない接着剤層により接着される。あるいは、前記キャパシタ素子１０を先に前記ビルドアップ層６３上に接着しておき、その後でビルドアップ層６４をビルドアップ層６３上に積層してもよい。
【０１１０】
さらに、このようにして形成されたビルドアップ層６４上に、ビルドアップ層６５を、それぞれの配線パタ―ンおよびビアプラグとともに順次積層することにより、図８Ｂに示す構造が得られる。
【０１１１】
前記積層回路基板６０では、ビルドアップ層６２中に埋め込まれたキャパシタ素子１０への貫通ビアプラグＶT1，ＶT2，ＶT3、および貫通ビアプラグＶT4の接続を、電解メッキ法により、半田バンプを使うことなく行うことができるため、積層回路基板６０内における寄生抵抗の発生を低減でき、寄生インピーダンスを低減することが可能である。
【０１１２】
図９は、図６の回路基板の一変形例による回路基板を示す断面図である。ただし図９中、図６で説明した部分には同一の参照符号を付し、説明を省略する。
【０１１３】
図９の回路基板はビルドアップ層６１〜６３の積層よりなり、先に図３Ｂの変形例で説明したキャパシタ１０Ｎが実装されている。
【０１１４】
図９で使われるキャパシタ１０Ｎは、多数の誘電体膜および電極パターン、ビアパタ―ンを繰り返し積層した結果、回路基板の全体の厚さに対応する厚さを有しており、またビアプラグ１０Ａ〜１０Ｃに加えて、前記ビアプラグ１０Ｂに隣接して、前記ビアプラグ１０Ｃと同様なビアプラグ１０Ｄを有している。また前記ビアプラグ１０Ａ〜１０Ｄにそれぞれ対応して、電極パッド６３Ｔ１〜Ｔ４が形成されている。
【０１１５】
このような構成の回路基板を使って前記図７と同様な半導体装置を構成した場合、半導体チップ７１に伝達される電源系のノイズを効果的に遮断することが可能となる。
【０１１６】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
金属よりなる第１の基体上に第１のセラミック膜を形成する工程と、
金属よりなる第２の基体上に第２のセラミック膜を形成する工程と、
前記第１および第２のセラミック膜の一方の表面に銅よりなる第１の電極パタ―ンと第１のビアプラグパタ―ンとを、相互に離間して形成する工程と、
前記第１および第２の基体を、前記第１の電極パタ―ンが前記第１のセラミック膜と前記第２のセラミック膜とに挟持されるように配置し、前記第１および第２の基体を互いに押圧することにより、前記第１のセラミック膜と前記第２のセラミック膜とを、前記第１の電極パタ―ンおよび前記第１のビアプラグパタ―ンを介して互いに押圧し、前記第１の基体と前記第２の基体とが押圧された状態で、前記第１の基体と前記第２の基体との間にパルス電圧を印加することにより、前記第１および第２のセラミック膜を、前記第１の電極パターンおよび前記第１のビアプラグパタ―ンを介して相互に接合する工程と、
前記第２の基体を除去する工程と、を含むキャパシタの製造方法
（付記２）
前記第１のセラミック膜を形成する工程および第２のセラミック膜を形成する工程は、前記第１および第２のセラミック膜がいずれも５０ｎｍ以上３００ｎｍ以下の粒径の大粒径粒子と、１ｎｍ以上２０ｎｍ以下の粒径の小粒径粒子とにより構成されるように、それぞれエアロゾルデポジションプロセスにより実行される、付記１記載のキャパシタの製造方法。
（付記３）
前記第１のセラミック膜を形成する工程および前記第２のセラミック膜を形成する工程は、平均粒径が１０μｍ未満の原料粉末の混合物を原料に使ってそれぞれエアロゾルデポジションプロセスにより実行される、請求項１記載のキャパシタの製造方法。
（付記４）
前記第１のセラミック膜を形成する工程および前記第２のセラミック膜を形成する工程は、平均粒径が１ｎｍ〜１００ｎｍの原料粉末と平均粒径が１００〜８００ｎｍの原料粉末の混合物か、もしくは平均粒径１００ｎｍ〜８００ｎｍの原料のみを使って、それぞれエアロゾルデポジションプロセスにより実行される、付記１〜３のうち、いずれか一項記載のキャパシタの製造方法。
（付記５）
前記それぞれのエアロゾルデポジションプロセスは、先端部がスリット状に絞られた形状のノズルを使って実行される、付記３または４記載のキャパシタの製造方法。
（付記６）
前記第１および第２のセラミック膜を接合する工程の前に、前記第１および第２のセラミック層をそれぞれ、銅の融点未満の温度で焼結する工程を含む、付記１〜５のうち、いずれか一項記載のキャパシタの製造方法。
（付記７）
前記第１および第２のセラミック膜を接合する工程の後に、前記第１および第２のセラミック膜を、同時に銅の融点未満の温度で焼結する工程を含む、付記１〜５のうち、いずれか一項記載のキャパシタの製造方法。
（付記８）
前記第１および第２のセラミック膜を接合する工程は、前記第１および第２の基体の間に１０Ｈｚ〜３００ｋＨｚの電圧パルスを繰り返し印加することにより実行される、付記１〜７のうち、いずれか一項記載のキャパシタの製造方法。
（付記９）
前記第１および第２のセラミック膜を接合する工程は、前記第１および第２の基体を、モリブデン、タングステン、チタン、あるいはそれらの合金よりなる治具により押圧しながら実行される、付記１〜８のうち、いずれか一項記載のキャパシタの製造方法。
（付記１０）
前記第１のセラミック膜と前記第２のセラミック膜を接合する工程の前に、前記第１の電極パターンおよび第１のビアプラグパタ―ンにそれぞれ対応して、前記第２のセラミック膜に第２および第３のビアプラグパタ―ンを形成する工程を含む、付記１〜９のうち、いずれか一項記載のキャパシタの製造方法。
（付記１１）
前記第１のセラミック膜と前記第２のセラミック膜を接合する工程の後に、前記第１の電極パターンおよび第１のビアプラグパタ―ンに対応して、前記第２のセラミック膜に第２および第３のビアプラグパタ―ンをそれぞれ形成する工程を含む、付記１〜９のうち、いずれか一項記載のキャパシタの製造方法。
（付記１２）
前記第１および第２のセラミック膜の接合する工程の後、前記第２のセラミック膜のうち、前記第１のセラミック膜に対面する側と反対側の表面に、前記第２のビアプラグに対応して第４のビアプラグを、また前記第３のビアプラグに対応して第２の電極パターンを、相互に離間して、また前記第２の電極パターンが前記第１の電極パターンと、前記第２のセラミック膜を介して対向するように形成することを含む付記１０または１１記載のキャパシタの製造方法。
（付記１３）
金属よりなる基体と、
前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、
前記複数のキャパシタ誘電体膜に含まれる第１のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第１のキャパシタ誘電体膜に隣接する第２のキャパシタ誘電体膜との間には、銅よりなる第１の電極パターンと銅よりなる第１のビアプラグパタ―ンとが相互に離間して介在し、
前記第２のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第２のキャパシタ誘電体膜に前記第１のキャパシタ誘電体膜とは反対の側で隣接する第３のキャパシタ誘電体膜との間には、銅よりなる第２の電極パターンと銅よりなる第２のビアプラグパタ―ンとが相互に離間して介在し、
前記第１の電極パターンと前記第２の電極パターンとは、前記第２のキャパシタ誘電体膜を介して対向し、
前記第１のビアプラグパタ―ンは前記第２の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された第３のビアプラグパタ―ンを介して電気的に接続され、前記第２のビアプラグパタ―ンは前記第１の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された第４のビアプラグパタ―ンを介して電気的に接続されており、
前記第１の電極パターンは第１の端子に、前記第２の電極パターンは第２の端子に電気的に接続されているキャパシタ。
（付記１４）
前記複数のキャパシタ誘電体膜は、平均粒径が５ｎｍ以上で５００ｎｍ以下のグラニュラー構造を有する付記１３記載のキャパシタ。
（付記１５）
前記第１の電極パタ―ンと前記第１のビアプラグ、および前記第２の電極パタ―ンと前記第２のビアプラグの間は、前記セラミックにより充填されている付記１３または１４記載のキャパシタ。
（付記１６）
前記セラミックはＢａＴｉＯ3，ＳｒＢａＴｉＯ3，ＰｂＴｉＺｒＯ3，（Ｂａ，Ｓｒ）ＴｉＯ3，Ｂａ（Ｚｒ，Ｔｉ）Ｏ3，ＫＮｂＯ 3，Ｋ0.5Ｎａ0.5ＮｂＯ3，ＫＮｂＯ3・ＮａＮｂＯ3・ＬｉＮｂＯ3， （Ｂｉ1/2Ｋ1/2)ＴｉＯ3，（Ｂｉ1/2Ｎａ1/2）ＴｉＯ3，ＢｉＦｅＯ3，（Ｓｒ，Ｃａ）2ＮａＮｂ5Ｏ15，（Ｓｒ，Ｂａ）ＮｂＯ6，Ｂａ2（Ｎａ，Ｋ）Ｎｂ5Ｏ15，Ｂｉ4Ｔｉ3Ｏ12，ＳｒＢｉＴｉＴａＯ3，ＳｉＢｉ2Ｔａ2Ｏ9，ＳｒＢｉ2Ｎｂ2Ｏ9，（Ｓｒ，Ｃａ）2Ｂｉ4Ｔｉ5Ｏ18，ＣａＢｉ4Ｔｉ4Ｏ15，ＬｉＮｂＯ3，ＬｉＴａＯ3，ＰｂＮｂ2Ｏ6のいずれかをベース組成とした材料よりなる付記１３〜１５のうち、いずれか一項記載のキャパシタ。
（付記１７）
前記複数のキャパシタ誘電体膜の各々は、０．３μｍ以上で５μｍ以下の膜厚を有する付記１３〜１６のうち、いずれか一項記載のキャパシタ。
（付記１８）
前記キャパシタは、８０μｍ厚以下であり, 望ましくは２０μｍ以下の厚さを有することを特徴とする付記１３〜１７のうち、いずれか一項記載のキャパシタ。
（付記１９）
複数の樹脂ビルドアップ膜の積層よりなり、第１の側に電源端子と接地端子を含む複数の外部接続端子を担持し、前記第１の側に対向する第２の側に電源パッドと接地バッドを含む複数の電極パッドを担持した積層回路基板本体と、
前記積層回路基板本体中の単一の樹脂ビルドアップ膜中に埋設されたキャパシタと、
を含み、
前記キャパシタは、銅よりなる基体と、前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、前記複数のキャパシタ誘電体膜に含まれる第１のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第１のキャパシタ誘電体膜に隣接する第２のキャパシタ誘電体膜との間には、銅よりなる第１の電極パターンと銅よりなる第１のビアプラグが相互に離間して介在し、前記第２のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第２のキャパシタ誘電体膜に前記第１のキャパシタ誘電体膜とは反対の側で隣接する第３のキャパシタ誘電体膜との間には、銅よりなる第２の電極パターンと銅よりなる第２のビアプラグとが相互に離間して介在し、前記第１の電極パターンと前記第２の電極パターンとは、前記第２のキャパシタ誘電体膜を介して対向し、前記第１のビアプラグは前記第２の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第３のビアプラグを介して電気的に接続され、前記第２のビアプラグは前記第１の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第４のビアプラグを介して電気的に接続されており、前記第１の電極パターンは第１の端子に、前記第２の電極パターンは第２の端子に電気的に接続されている回路基板。
（付記２０）
複数の樹脂ビルドアップ膜の積層よりなり、第１の側に電源端子と接地端子を含む複数の外部接続端子を担持し、前記第１の側に対向する第２の側に電源パッドと接地バッドを含む複数の電極パッドを担持した回路基板と、
複数のバンプ電極を有し、前記積層回路基板上に前記複数のバンプ電極を、それぞれ対応する電極パッドに接合されてフリップチップ実装された半導体チップと、
前記回路基板中の単一の樹脂ビルドアップ膜中に埋設されたキャパシタと、
を含み、
前記キャパシタは、銅よりなる基体と、前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、前記複数のキャパシタ誘電体膜に含まれる第１のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第１のキャパシタ誘電体膜に隣接する第２のキャパシタ誘電体膜との間には、銅よりなる第１の電極パターンと銅よりなる第１のビアプラグが相互に離間して介在し、前記第２のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第２のキャパシタ誘電体膜に前記第１のキャパシタ誘電体膜とは反対の側で隣接する第３のキャパシタ誘電体膜との間には、銅よりなる第２の電極パターンと銅よりなる第２のビアプラグとが相互に離間して介在し、前記第１の電極パターンと前記第２の電極パターンとは、前記第２のキャパシタ誘電体膜を介して対向し、前記第１のビアプラグは前記第２の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第３のビアプラグを介して電気的に接続され、前記第２のビアプラグは前記第１の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第４のビアプラグを介して電気的に接続されており、前記第１の電極パターンは第１の端子に、前記第２の電極パターンは第２の端子に電気的に接続されている半導体装置。
【符号の説明】
【０１１７】
１０，１０Ｍ キャパシタ素子
１０Ａ，１０Ｂ，１０Ｃ ビアプラグ
１１，４１，４２ 基体
１２，１４，１６，１８，２０ セラミック誘電体膜
１２Ａ，１２Ｂ，１４Ａ，１４Ｂ，１４Ｃ，１６Ａ，１６Ｂ，１６Ｃ，１７Ａ，１７Ｂ，１７Ｃ，１８Ａ，１８Ｂ，１８Ｃ，２０Ａ，２０Ｂ，２０Ｃ ビアプラグパタ―ン
１２Ｌ 大粒径粒子
１２Ｎ ナノ粒子
１２ａ，１２ｂ，１４ａ，１４ｂ，１４ｃ ビアホール
１３Ａ，１３Ｂ，１５Ａ，１５Ｂ，１５Ｃ，１７Ａ，１７Ｂ，１９Ａ，１９Ｂ，１９Ｃ，２１Ａ，２１Ｂ，２１Ｃ 銅電極パターン
１３Ｃ，１５Ｄ，１５Ｅ，１７Ｃ，１９Ｄ，１９Ｅ 銅ビアプラグパタ―ン
５１，５２ 治具
５２Ａ 熱電対
６０ 積層回路基板
６１，６２，６３，６４，６５ ビルドアップ層
６１Ａ，６１Ｂ，６１Ｄ，６１Ｅ，６１Ｆ，６１Ｇ，６１Ｈ，６２Ａ，６２Ｂ，６２Ｃ，６３Ａ，６３Ｂ，６４Ａ，６４Ｂ，６５Ａ，６５Ｎ．６５Ｃ，６５Ｆ ビアプラグ
６１Ｐ１，６１Ｐ２，６１Ｐ３，６２Ｐ１，６２Ｐ２，６２Ｐ３，６３Ｐ１，６３Ｐ２，６３Ｐ３，６４Ｐ１，６４Ｐ２，６４Ｐ３，６４Ｐ４ 配線パタ―ン
６１ａ〜６１ｃ，６５ａ〜６５ｇ ビアホール
６２Ａｐ 開口部
６５Ｔ１，６５Ｔ２，６５Ｔ３，６５Ｔ４，６５Ｔ５，６５Ｔ６，６５Ｔ７ 電極パッド
７０ 半導体装置
７１ 半導体チップ
７１Ａ〜７１Ｇ 電極パッド
７２Ａ〜７２Ｇ 半田バンプ
１３２ ステージ駆動機構
１３３ 排気経路
１６０ エアロゾルデポジション装置
１６１ 処理容器
１６１Ａ ステージ
１６１Ｂ ノズル
１６１Ｖ 搬送用配管部
１６１ｂ ノズル開口部
１６１ｃ エアロゾルジェット
１６２，１６２Ａ 真空ポンプ
１６３ 原料容器
１６３Ａ 振動台
１６３Ｂ バルブ
１６３ａ 原料
１６４ 高圧ガス源
１６４Ａ 質量流量コントローラ
ＶT1，ＶT2，ＶT3，ＶT4 貫通ビアプラグ
【特許請求の範囲】
【請求項１】
金属よりなる第１の基体上に第１のセラミック膜を形成する工程と、
金属よりなる第２の基体上に第２のセラミック膜を形成する工程と、
前記第１および第２のセラミック膜の一方の表面に銅よりなる第１の電極パタ―ンと第１のビアプラグパタ―ンとを、相互に離間して形成する工程と、
前記第１および第２の基体を、前記第１の電極パタ―ンが前記第１のセラミック膜と前記第２のセラミック膜とに挟持されるように配置し、前記第１および第２の基体を互いに押圧することにより、前記第１のセラミック膜と前記第２のセラミック膜とを、前記第１の電極パタ―ンおよび前記第１のビアプラグパタ―ンを介して互いに押圧し、前記第１の基体と前記第２の基体とが押圧された状態で、前記第１の基体と前記第２の基体との間にパルス電圧を印加することにより、前記第１および第２のセラミック膜を、前記第１の電極パターンおよび前記第１のビアプラグパタ―ンを介して相互に接合する工程と、
前記第２の基体を除去する工程と、を含むキャパシタの製造方法。
【請求項２】
前記第１のセラミック膜を形成する工程および前記第２のセラミック膜を形成する工程は、平均粒径が１０μｍ未満の原料粉末の混合物を原料に使ってそれぞれエアロゾルデポジションプロセスにより実行される、請求項１記載のキャパシタの製造方法。
【請求項３】
前記第１および第２のセラミック膜を接合する工程は、前記第１および第２の基体の間に１０Ｈｚ〜３００ｋＨｚの電圧パルスを繰り返し印加することにより実行される、請求項１または２記載のキャパシタの製造方法。
【請求項４】
前記第１のセラミック膜と前記第２のセラミック膜を接合する工程の前に、前記第１の電極パターンおよび第１のビアプラグパタ―ンにそれぞれ対応して、前記第２のセラミック膜に第２および第３のビアプラグパタ―ンを形成する工程を含む、請求項１〜３のうち、いずれか一項記載のキャパシタの製造方法。
【請求項５】
前記第１のセラミック膜と前記第２のセラミック膜を接合する工程の後に、前記第１の電極パターンおよび第１のビアプラグパタ―ンに対応して、前記第２のセラミック膜に第２および第３のビアプラグパタ―ンをそれぞれ形成する工程を含む、請求項１〜３のうち、いずれか一項記載のキャパシタの製造方法。
【請求項６】
前記第１および第２のセラミック膜の接合する工程の後、前記第２のセラミック膜のうち、前記第１のセラミック膜に対面する側と反対側の表面に、前記第２のビアプラグに対応して第４のビアプラグを、また前記第３のビアプラグに対応して第２の電極パターンを、相互に離間して、また前記第２の電極パターンが前記第１の電極パターンと、前記第２のセラミック膜を介して対向するように形成することを含む請求項４または５記載のキャパシタの製造方法。
【請求項７】
金属よりなる基体と、
前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、
前記複数のキャパシタ誘電体膜に含まれる第１のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第１のキャパシタ誘電体膜に隣接する第２のキャパシタ誘電体膜との間には、銅よりなる第１の電極パターンと銅よりなる第１のビアプラグパタ―ンとが相互に離間して介在し、
前記第２のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第２のキャパシタ誘電体膜に前記第１のキャパシタ誘電体膜とは反対の側で隣接する第３のキャパシタ誘電体膜との間には、銅よりなる第２の電極パターンと銅よりなる第２のビアプラグパタ―ンとが相互に離間して介在し、
前記第１の電極パターンと前記第２の電極パターンとは、前記第２のキャパシタ誘電体膜を介して対向し、
前記第１のビアプラグパタ―ンは前記第２の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された第３のビアプラグパタ―ンを介して電気的に接続され、前記第２のビアプラグパタ―ンは前記第１の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された第４のビアプラグパタ―ンを介して電気的に接続されており、
前記第１の電極パターンは第１の端子に、前記第２の電極パターンは第２の端子に電気的に接続されているキャパシタ。
【請求項８】
前記複数のキャパシタ誘電体膜は、平均粒径が５ｎｍ以上で５００ｎｍ以下のグラニュラー構造を有する請求項７記載のキャパシタ。
【請求項９】
複数の樹脂ビルドアップ膜の積層よりなり、第１の側に電源端子と接地端子を含む複数の外部接続端子を担持し、前記第１の側に対向する第２の側に電源パッドと接地バッドを含む複数の電極パッドを担持した積層回路基板本体と、
前記積層回路基板本体中の単一の樹脂ビルドアップ膜中に埋設されたキャパシタと、
を含み、
前記キャパシタは、銅よりなる基体と、前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、前記複数のキャパシタ誘電体膜に含まれる第１のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第１のキャパシタ誘電体膜に隣接する第２のキャパシタ誘電体膜との間には、銅よりなる第１の電極パターンと銅よりなる第１のビアプラグが相互に離間して介在し、前記第２のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第２のキャパシタ誘電体膜に前記第１のキャパシタ誘電体膜とは反対の側で隣接する第３のキャパシタ誘電体膜との間には、銅よりなる第２の電極パターンと銅よりなる第２のビアプラグとが相互に離間して介在し、前記第１の電極パターンと前記第２の電極パターンとは、前記第２のキャパシタ誘電体膜を介して対向し、前記第１のビアプラグは前記第２の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第３のビアプラグを介して電気的に接続され、前記第２のビアプラグは前記第１の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第４のビアプラグを介して電気的に接続されており、前記第１の電極パターンは第１の端子に、前記第２の電極パターンは第２の端子に電気的に接続されている回路基板。
【請求項１０】
複数の樹脂ビルドアップ膜の積層よりなり、第１の側に電源端子と接地端子を含む複数の外部接続端子を担持し、前記第１の側に対向する第２の側に電源パッドと接地バッドを含む複数の電極パッドを担持した回路基板と、
複数のバンプ電極を有し、前記積層回路基板上に前記複数のバンプ電極を、それぞれ対応する電極パッドに接合されてフリップチップ実装された半導体チップと、
前記回路基板中の単一の樹脂ビルドアップ膜中に埋設されたキャパシタと、
を含み、
前記キャパシタは、銅よりなる基体と、前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、前記複数のキャパシタ誘電体膜に含まれる第１のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第１のキャパシタ誘電体膜に隣接する第２のキャパシタ誘電体膜との間には、銅よりなる第１の電極パターンと銅よりなる第１のビアプラグが相互に離間して介在し、前記第２のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第２のキャパシタ誘電体膜に前記第１のキャパシタ誘電体膜とは反対の側で隣接する第３のキャパシタ誘電体膜との間には、銅よりなる第２の電極パターンと銅よりなる第２のビアプラグとが相互に離間して介在し、前記第１の電極パターンと前記第２の電極パターンとは、前記第２のキャパシタ誘電体膜を介して対向し、前記第１のビアプラグは前記第２の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第３のビアプラグを介して電気的に接続され、前記第２のビアプラグは前記第１の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第４のビアプラグを介して電気的に接続されており、前記第１の電極パターンは第１の端子に、前記第２の電極パターンは第２の端子に電気的に接続されている半導体装置。
【請求項１】
金属よりなる第１の基体上に第１のセラミック膜を形成する工程と、
金属よりなる第２の基体上に第２のセラミック膜を形成する工程と、
前記第１および第２のセラミック膜の一方の表面に銅よりなる第１の電極パタ―ンと第１のビアプラグパタ―ンとを、相互に離間して形成する工程と、
前記第１および第２の基体を、前記第１の電極パタ―ンが前記第１のセラミック膜と前記第２のセラミック膜とに挟持されるように配置し、前記第１および第２の基体を互いに押圧することにより、前記第１のセラミック膜と前記第２のセラミック膜とを、前記第１の電極パタ―ンおよび前記第１のビアプラグパタ―ンを介して互いに押圧し、前記第１の基体と前記第２の基体とが押圧された状態で、前記第１の基体と前記第２の基体との間にパルス電圧を印加することにより、前記第１および第２のセラミック膜を、前記第１の電極パターンおよび前記第１のビアプラグパタ―ンを介して相互に接合する工程と、
前記第２の基体を除去する工程と、を含むキャパシタの製造方法。
【請求項２】
前記第１のセラミック膜を形成する工程および前記第２のセラミック膜を形成する工程は、平均粒径が１０μｍ未満の原料粉末の混合物を原料に使ってそれぞれエアロゾルデポジションプロセスにより実行される、請求項１記載のキャパシタの製造方法。
【請求項３】
前記第１および第２のセラミック膜を接合する工程は、前記第１および第２の基体の間に１０Ｈｚ〜３００ｋＨｚの電圧パルスを繰り返し印加することにより実行される、請求項１または２記載のキャパシタの製造方法。
【請求項４】
前記第１のセラミック膜と前記第２のセラミック膜を接合する工程の前に、前記第１の電極パターンおよび第１のビアプラグパタ―ンにそれぞれ対応して、前記第２のセラミック膜に第２および第３のビアプラグパタ―ンを形成する工程を含む、請求項１〜３のうち、いずれか一項記載のキャパシタの製造方法。
【請求項５】
前記第１のセラミック膜と前記第２のセラミック膜を接合する工程の後に、前記第１の電極パターンおよび第１のビアプラグパタ―ンに対応して、前記第２のセラミック膜に第２および第３のビアプラグパタ―ンをそれぞれ形成する工程を含む、請求項１〜３のうち、いずれか一項記載のキャパシタの製造方法。
【請求項６】
前記第１および第２のセラミック膜の接合する工程の後、前記第２のセラミック膜のうち、前記第１のセラミック膜に対面する側と反対側の表面に、前記第２のビアプラグに対応して第４のビアプラグを、また前記第３のビアプラグに対応して第２の電極パターンを、相互に離間して、また前記第２の電極パターンが前記第１の電極パターンと、前記第２のセラミック膜を介して対向するように形成することを含む請求項４または５記載のキャパシタの製造方法。
【請求項７】
金属よりなる基体と、
前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、
前記複数のキャパシタ誘電体膜に含まれる第１のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第１のキャパシタ誘電体膜に隣接する第２のキャパシタ誘電体膜との間には、銅よりなる第１の電極パターンと銅よりなる第１のビアプラグパタ―ンとが相互に離間して介在し、
前記第２のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第２のキャパシタ誘電体膜に前記第１のキャパシタ誘電体膜とは反対の側で隣接する第３のキャパシタ誘電体膜との間には、銅よりなる第２の電極パターンと銅よりなる第２のビアプラグパタ―ンとが相互に離間して介在し、
前記第１の電極パターンと前記第２の電極パターンとは、前記第２のキャパシタ誘電体膜を介して対向し、
前記第１のビアプラグパタ―ンは前記第２の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された第３のビアプラグパタ―ンを介して電気的に接続され、前記第２のビアプラグパタ―ンは前記第１の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された第４のビアプラグパタ―ンを介して電気的に接続されており、
前記第１の電極パターンは第１の端子に、前記第２の電極パターンは第２の端子に電気的に接続されているキャパシタ。
【請求項８】
前記複数のキャパシタ誘電体膜は、平均粒径が５ｎｍ以上で５００ｎｍ以下のグラニュラー構造を有する請求項７記載のキャパシタ。
【請求項９】
複数の樹脂ビルドアップ膜の積層よりなり、第１の側に電源端子と接地端子を含む複数の外部接続端子を担持し、前記第１の側に対向する第２の側に電源パッドと接地バッドを含む複数の電極パッドを担持した積層回路基板本体と、
前記積層回路基板本体中の単一の樹脂ビルドアップ膜中に埋設されたキャパシタと、
を含み、
前記キャパシタは、銅よりなる基体と、前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、前記複数のキャパシタ誘電体膜に含まれる第１のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第１のキャパシタ誘電体膜に隣接する第２のキャパシタ誘電体膜との間には、銅よりなる第１の電極パターンと銅よりなる第１のビアプラグが相互に離間して介在し、前記第２のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第２のキャパシタ誘電体膜に前記第１のキャパシタ誘電体膜とは反対の側で隣接する第３のキャパシタ誘電体膜との間には、銅よりなる第２の電極パターンと銅よりなる第２のビアプラグとが相互に離間して介在し、前記第１の電極パターンと前記第２の電極パターンとは、前記第２のキャパシタ誘電体膜を介して対向し、前記第１のビアプラグは前記第２の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第３のビアプラグを介して電気的に接続され、前記第２のビアプラグは前記第１の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第４のビアプラグを介して電気的に接続されており、前記第１の電極パターンは第１の端子に、前記第２の電極パターンは第２の端子に電気的に接続されている回路基板。
【請求項１０】
複数の樹脂ビルドアップ膜の積層よりなり、第１の側に電源端子と接地端子を含む複数の外部接続端子を担持し、前記第１の側に対向する第２の側に電源パッドと接地バッドを含む複数の電極パッドを担持した回路基板と、
複数のバンプ電極を有し、前記積層回路基板上に前記複数のバンプ電極を、それぞれ対応する電極パッドに接合されてフリップチップ実装された半導体チップと、
前記回路基板中の単一の樹脂ビルドアップ膜中に埋設されたキャパシタと、
を含み、
前記キャパシタは、銅よりなる基体と、前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、前記複数のキャパシタ誘電体膜に含まれる第１のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第１のキャパシタ誘電体膜に隣接する第２のキャパシタ誘電体膜との間には、銅よりなる第１の電極パターンと銅よりなる第１のビアプラグが相互に離間して介在し、前記第２のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第２のキャパシタ誘電体膜に前記第１のキャパシタ誘電体膜とは反対の側で隣接する第３のキャパシタ誘電体膜との間には、銅よりなる第２の電極パターンと銅よりなる第２のビアプラグとが相互に離間して介在し、前記第１の電極パターンと前記第２の電極パターンとは、前記第２のキャパシタ誘電体膜を介して対向し、前記第１のビアプラグは前記第２の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第３のビアプラグを介して電気的に接続され、前記第２のビアプラグは前記第１の電極パターンに、前記第２のキャパシタ誘電体膜中に形成された銅よりなる第４のビアプラグを介して電気的に接続されており、前記第１の電極パターンは第１の端子に、前記第２の電極パターンは第２の端子に電気的に接続されている半導体装置。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図２Ｍ】
【図２Ｎ】
【図２Ｏ】
【図２Ｐ】
【図３Ａ】
【図３Ｂ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図４Ａ】
【図４Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図２Ｍ】
【図２Ｎ】
【図２Ｏ】
【図２Ｐ】
【図３Ａ】
【図３Ｂ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図４Ａ】
【図４Ｃ】
【公開番号】特開２０１２−６００３４（Ｐ２０１２−６００３４Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２０３６３７（Ｐ２０１０−２０３６３７）
【出願日】平成２２年９月１０日（２０１０．９．１０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月１０日（２０１０．９．１０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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