トンネル障壁の上に電界分布層を有する電荷捕獲装置
【課題】チャネル幅寸法に沿った電荷捕獲構造の電荷密度が一様でない場合でもチャネル幅寸法に沿ってしきい値電圧を一様に維持したフラッシュメモリセルおよびフラッシュメモリセルの製造方法を提供する。
【解決手段】ソース領域及びドレイン領域を有する表面を有し、前記ソース領域及び前記ドレイン領域がチャネル領域によって分離された半導体基板と、前記チャネル領域の上の前記基板の表面上に配置された3nmを超える実質的なゲート絶縁膜厚を有するトンネル障壁絶縁体構造105、前記トンネル障壁絶縁体構造及び前記チャネル領域の上に配置された導電層101、前記導電層及び前記チャネル領域の上に配置された電子捕獲構造106、並びに前記電子捕獲構造及び前記チャネル領域の上に配置された上側絶縁体構造107を有する、前記チャネル上の多層スタックと、前記上側絶縁体構造及び前記チャネル領域の上に配置された上側導電層108とを具える。
【解決手段】ソース領域及びドレイン領域を有する表面を有し、前記ソース領域及び前記ドレイン領域がチャネル領域によって分離された半導体基板と、前記チャネル領域の上の前記基板の表面上に配置された3nmを超える実質的なゲート絶縁膜厚を有するトンネル障壁絶縁体構造105、前記トンネル障壁絶縁体構造及び前記チャネル領域の上に配置された導電層101、前記導電層及び前記チャネル領域の上に配置された電子捕獲構造106、並びに前記電子捕獲構造及び前記チャネル領域の上に配置された上側絶縁体構造107を有する、前記チャネル上の多層スタックと、前記上側絶縁体構造及び前記チャネル領域の上に配置された上側導電層108とを具える。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、2006年11月21日に出願された米国仮出願第60/866,661号及び2006年11月20日に出願された米国仮出願第60/866,569号の利益を主張する。
【0002】
本発明は、一般に不揮発性メモリに関し、特にフラッシュメモリセル及びフラッシュメモリの製造方法に関する。
【背景技術】
【0003】
フラッシュメモリ技術は、電界効果トランジスタのチャネルとゲートとの間に電荷を蓄積するメモリセルを含む。蓄積された電荷は、トランジスタのしきい値に悪影響を及ぼし、蓄積された電荷に起因するしきい値の変化は、データを表すよう検知されることがある。
【0004】
広範囲に亘るアプリケーションにおける電荷蓄積型メモリセルの一つは、フローティングゲートメモリセルとして知られている。フローティングゲートメモリセルにおいて、ポリシリコンのような導電材料のフローティングゲートは、トンネル絶縁体の上に形成され、共重合絶縁体は、メモリセルのワード線又は制御ゲートから分離するためにフローティングゲートの上に形成される。フローティングゲートの幾何学的配置は、フローティングゲートとチャネルとの間の電圧に対して高結合比を確立するために操作され、その結果、制御ゲートに電圧を印加することによって、トンネル絶縁体の電界は共重合誘電体に比べて強くなる。例えば、フローティングゲートは、T形状又はU形状を用いて実現され、その結果、制御ゲートとフローティングゲートとの間の表面エリアがフローティングゲートとチャネルとの間の表面エリアより大きくなり、これによって、フローティングゲートと制御ゲートとの間の容量が更に大きくなる。この技術は大いに成功したが、メモリセルのサイズ及びこれらの間の距離は小さくなるので、フローティングゲート技術は、隣接するフローティングゲート間の妨害のために見劣りし始めている。
【0005】
電界効果トランジスタのチャネルとゲートとの間の電荷の蓄積に基づく他のタイプのメモリセルは、絶縁電荷捕獲構造を用いる。このタイプのメモリセルにおいて、絶縁電荷捕獲構造は、絶縁電荷捕獲構造をチャネルから分離するトンネル絶縁体の上に形成され、上側絶縁層は、ワード線又はゲートから分離するために電荷捕獲構造の上に形成される。典型的な装置は、SONOS(silicon-oxide-nitride-oxide-silicon)セルとして知られている。
【0006】
絶縁性電荷捕獲構造を用いるメモリセルにおいて、装置は平坦である。その理由は、設計に伴う結合比の操作がないからである。電荷捕獲構造で電荷が捕獲されないときの電界は、トンネル絶縁体及び上側絶縁体において等しくなる。平坦構造であるとともに隣接するセル間の結合がほとんどないので、絶縁性電荷捕獲構造は、製造工程の最小形状が約45nmより下になるのでフローティングゲートメモリセルを追い越すことが予測される。
【0007】
製造工程の最小形状が約45nmより下になると、SONOS型のメモリセルでもパフォーマンスが低下することがある。特に、フリンジ電界のために電荷捕獲構造のチャネル幅に沿って電荷が一様に注入されない結果、メモリの端部に沿った領域のしきい値電圧が実質的に低くなるとともに、チャネルの中央に向かう領域のしきい値電圧が実質的にたかくなる。端部沿いの領域のしきい値が低くなる結果、パフォーマンスが劣化する。
【0008】
したがって、チャネル幅寸法に沿った電荷捕獲構造の電荷密度が一様でない場合でもチャネル幅寸法に沿ってしきい値電圧を一様に維持するのが望ましい。
【発明の概要】
【0009】
本発明は、不揮発性メモリに関し、更に詳しくは、チャネル間の捕獲した電荷の分布が一様でないことがある、トンネル絶縁体と絶縁電荷捕獲構造との間に導電層を有する不揮発性メモリに関する。導電層は、絶縁電荷捕獲層で捕獲された電子によって悪影響が及ぼされる電界を、チャネル間で更に一様に分布させ、その結果、チャネル幅寸法に沿った電荷捕獲構造に一様でない電荷密度が存在する場合でも、チャネル幅寸法に沿った導電層の下のしきい値電圧が一定になる。
【0010】
したがって、ここで説明する例は、基板の表面の付近にソース領域及びドレイン領域を有するとともにこれらソース領域及びドレイン領域がチャネル領域によって分離されるメモリセルと、チャネル領域の上に配置され、約3nmより大きい実質的なゲート酸化膜厚EOT(この場合、EOTは、二酸化シリコンの誘電率と材料の誘電率との比によって増減されるトンネル障壁絶縁体構造の材料の実際の厚さによって決定される。)を有することによって基板から電荷捕獲層への直接のトンネリングを抑制するのに十分な厚さ及び絶縁特性を有するトンネル障壁絶縁体構造と、トンネル障壁絶縁体構造の上に配置され、チャネル領域を部分的にカバーし、好適にはチャネル幅寸法を完全にカバーし、更に好適にはチャネル幅とチャネル長寸法の両方をカバーする導電層と、導電層の上に配置された絶縁電子捕獲構造と、電子捕獲構造の上に配置された上側誘電体構造と、上側誘電体構造の上に配置された上側導電層とを有するメモリセルを有する。送電層は、チャネル及びトンネル絶縁体の表面を問う電位にするとともに電子捕獲層で捕獲された電荷によって悪影響が及ぼされた電界を分布させることによって電子捕獲層の均一でない電荷分布を解消するよう作用する。
【0011】
一部の実施の形態において、トンネル障壁誘電体構造は、酸化シリコン又は窒化シリコンを含む。一部の実施の形態において、トンネル障壁誘電体構造は、バンドギャップが操作されたトンネル障壁構造を具える。一部の実施の形態において、バンドギャップ操作されたトンネル障壁構造は複数層を具え、その一例は、第1の酸化シリコン層と、第1の酸化シリコン層の上に配置された窒化シリコン層と、窒化シリコン層の上に配置された第2の酸化シリコン層とを具える。ここで説明する実施の形態において、トンネル障壁誘電体構造は、無視しうる捕獲効率を有する。
【0012】
導電層を、2〜6nm厚のドープされたポリシリコン、又はチャネル領域の上に電界を分布させるよう作用するのに十分な導電率を有する他の同様な導電材料とすることができる。導電層は、絶縁材料により装置の他の導電材料から分離される。
【0013】
種々の実施の形態の電荷捕獲構造は、窒化シリコン、ナノ粒子が組み込まれた絶縁体、又はAl2O3,Hf2O3のような高誘電率(High-K)酸化金属を含む他の材料を含む。ここで説明するメモリセルの一部の実施の形態において、導電層の上の電子捕獲構造は、多層を具え、その一例は、下側絶縁層と、下側絶縁層の上に配置された電子捕獲層とを具える。
【0014】
上記のように実現されるメモリセルを有する集積回路記憶装置も記載する。
【0015】
ここで説明するメモリセルの製造方法は、半導体基板の表面上にトンネル障壁絶縁構造を形成し、トンネル障壁絶縁構造の上に導電層を形成し、導電層の上に電子捕獲構造を形成し、電子捕獲構造の上に上側絶縁構造を形成し、絶縁構造の上に上側導電層を形成し、半導体基板にドーパントを注入することによってソース領域及びドレイン領域を形成して、ソース領域及びドレイン領域をチャネルによって分離するとともにチャネルをトンネル障壁絶縁構造の下になるようにする。
【0016】
所定の実施の形態において、製造方法は、メモリセル間への絶縁材料の複数の分離構造の形成を有する。
【0017】
本発明の他の態様及び利点を、図面、詳細な説明及び特許請求の範囲から明らかにすることができる。
【図面の簡単な説明】
【0018】
【図1】図1は、従来のSONOS型メモリセルの基本構造を示す。
【図2】図2は、NANDアレイ形態のワード線に平行なチャネル幅寸法沿いの従来のSONOS型メモリセルの断面図を示す。
【図3】図3は、チャネルが下側絶縁体、電荷捕獲層及び上側絶縁体の組合せの実質的なゲート酸化膜厚に比べて減少している図2と同様な構造を示す。
【図4】、図4は、従来のメモリセルのチャネル幅寸法に沿った電荷捕獲層の均一でない電荷捕獲分布を示す。
【図5】図5は、チャネル幅寸法に沿ったメモリセルの実質的なしきい値電圧の分布となる図4に示す不均一な電荷捕獲分布を示す。
【図6】図6は、不均一な電荷分布の影響が及ぼされるSONOS型セルのゲート電圧に対するチャネルを流れるドレイン電流のI−V特性を示す。
【図7】図7は、一実施の形態によるトンネル障壁構造の上の導電層を含む絶縁性の電荷捕獲メモリセルのチャネル長寸法に沿った断面図を示す。
【図8】図8は、一実施の形態によるチャネル幅寸法に沿った図7に示すようなメモリセルのアレイの断面図を示す。
【図9】図9は、図8に示すような導電層を有する絶縁体電荷捕獲メモリセルのチャネル幅寸法間の電荷密度の例を示す。
【図10】図10は、導電層の定電位及び定電位の影響がチャネル幅寸法のしきい値で夏の分布に影響を及ぼすことを示す。
【図11】図11は、一実施の形態による電荷捕獲構造において一様でない電荷分布となる導電層を有する絶縁体電荷捕獲メモリセルのドレイン電流に対するゲート電圧のI−V特性を示す。
【図12】図12は、一実施の形態による下側絶縁体構造がバンドギャップ操作されたトンネル障壁構造を具える、導電層を有する絶縁体電荷捕獲メモリセルのチャネル幅寸法に沿った断面図を示す。
【図13】図13は、一実施の形態による電荷捕獲構造が絶縁体層上の電荷捕獲層を具える、導電層を有する絶縁体電荷捕獲メモリセルのチャネル幅寸法に沿った断面図を示す。
【図14】図14は、一実施の形態による半導体基板上に形成された材料のスタックを具えるメモリアレイの製造方法の段階を示す。
【図15】図15は、一実施の形態による分離トレンチのエッチング並びに全ての層及び全ての構造を貫く分離トレンチ及び基板上への絶縁材料の堆積を具えるメモリアレイの製造方法の段階を示す。
【図16】図16は、一実施の形態による分離トレンチ堆積ステップからの余分な酸化物の除去、ハードマスク層の剥離及び上側導電層からの酸化物の除去を具えるメモリアレイの製造方法の段階を示す。
【図17】図17は、一実施の形態によるワード線規定のための図16の構造の上側導電層への追加の上側層の導電材料の形成を具えるメモリアレイの製造方法の段階を示す。
【図18】図18は、一実施の形態による行に沿って配置されたワード線を有するメモリセルの行を形成するためのトンネル障壁絶縁体構造並びにトンネル障壁絶縁体構造の上の全ての層及び全ての構造のエッチングを具えるメモリアレイの製造方法の段階を示す。
【図19】図19は、電荷捕獲メモリセルのアレイ及び制御回路を有する集積回路の一実施の形態による単純化した図である。
【発明を実施するための形態】
【0019】
種々の実施の形態の詳細な説明を、図1〜19を参照して行う。
【0020】
図1は、従来のSONOS型メモリセルの基本構造を示す。セルは、第1ドープ領域11がソース端子としての役割を果たすとともに第2ドープ領域12がドレイン端子としての役割を果たす半導体基板10の上に形成される。制御ゲート13は、電子捕獲構造上に形成され、電子捕獲構造は、下側トンネル障壁絶縁体14と、絶縁性電子捕獲層15と、上側絶縁体16とを有する。メモリセルのチャネルは、ソース端子11とドレイン端子12との間の基板10の領域である。図1に示す寸法Lは、典型的にはチャネル長Lと称される。その理由は、電流がソースとドレインとの間でこのチャネルの寸法に沿って流れるからである。図1に示すSONOS型メモリセルはしばしばNANDアレイ形態で形成され、この場合、アレイの列は、グランドコンタクトと広域ビット線コンタクトとの間で直列に配置される。
【0021】
図2は、NANDアレイ形態のワード線13に平行なチャネル幅寸法沿いの従来のSONOS型メモリセルの断面図を示す。透視図のため、ソース端子及びドレイン端子は、図2の面の上下に配置される。メモリセルの個別の列は、浅いトレンチ分離(STI)構造20のような分離構造によって分離される。このようにして、メモリセルの列を、装置を製造するのに用いられる技術の最小形状Fのオーダとすることができる浅いトレンチ分離構造の幅によって密なアレイで配置することができる。同様に、チャネル幅Wを、図示したようなNANDアレイ形態の最小形状Fのオーダとすることができる。図2において、チャネルとワード線13との間の絶縁体層を貫く電界線を示し、それは、チャネルの端の電界線21及び22を含む。電界線21及び22は、フリンジ電界を表し、これによって、電荷捕獲層15の端における電荷捕獲の効率を減少する。図2に示す実施の形態において、(典型的には20nmのオーダである)下側絶縁体14、電荷捕獲層15及び上側絶縁体16の組合せのEOTは、チャネル幅Wより著しく小さく、フリンジ電界は、装置の動作をほとんど妨害しない。EOTは、層の材料の誘電率に対する酸化シリコンの誘電率の比によって設定される絶縁体層の厚さに等しくなるように規定される。
【0022】
SONOS型メモリセルが約45nmより下の最小形状になるとパフォーマンスが低下することが確認されている。例えば、図3は、チャネル幅Wが下側絶縁体54、電荷捕獲層55及び上側絶縁体56の組合せのEOTに比べて減少している図2と同様な構造を示す。この例では、メモリセルは、STI構造60によって分離されたセルの列を有するポリシリコンワード線53を有する。この例では、フリンジ電界線を表す電界線61及び62は、電荷捕獲層55の効率に十分なインパクトを有しうる。特に、フリンジ電界のためにチャネル幅に沿った電荷捕獲層への電荷の一様でない注入の結果、チャネルの端に行くに従って領域の実質的なしきい値電圧が低くなり、チャネルの中央に向かうに従って領域の実質的なしきい値電圧が高くなる。
【0023】
図4は、従来のメモリセルのチャネル幅寸法に沿った電荷捕獲層の均一でない電荷捕獲分布を示す。図4からわかるように、チャネルの左側において、電荷捕獲層の電荷の密度は、チャネルの中央付近の密度に比べて低くなっている。チャネルの右側においても、電荷捕獲層の電荷の密度は、チャネルの中央付近の密度に比べて低くなっている。図5は、チャネル幅寸法に沿ったメモリセルの実質的なしきい値電圧の分布となる図4に示す不均一な電荷捕獲分布を示す。したがって、高いしきい値状態となるようにプログラムされたメモリセルは、セルの端に沿って低いしきい値で領域を有することがある。図6は、フリンジ効果によって生じた不均一な電荷分布の影響が及ぼされるSONOS型セルのゲート電圧Vgに対するチャネルを流れるドレイン電流IdのI−V特性を示す。左側の軌跡50は、プログラムされなかった「フレッシュ」なセルの良好なI−V特性を示す。プログラミングが進行して電荷捕獲層に捕獲される電荷が増大すると、軌跡51,52,53に示すようにI−V特性が特にサブスレシュド領域で劣化する。電荷捕獲構造の端部で電荷を捕獲できないので、サブスレシュド電流は、図中の破線の楕円によって示すように固定される。
【0024】
図7は、一実施の形態によるトンネル障壁構造105の上の導電層を含む絶縁性の電荷捕獲メモリセル100のチャネル長寸法Lに沿った断面図を示す。図7に示す実施の形態において、メモリセル100は、ソース及びドレインとしてそれぞれ作用するドープ領域102及びドープ領域103を有する基板104を有し、ドープ領域102及びドープ領域103はチャネルによって分離される。図7に示す実施の形態において、チャネルの上にある基板104の表面の上に、本例では単一絶縁体層であるトンネル障壁絶縁体構造105が存在する。図7に示す実施の形態において、メモリセル100は、トンネル障壁絶縁体構造105の上に配置された導電層101と、導電層101の上に配置された電荷捕獲構造106と、電荷捕獲構造106の上に配置された上側絶縁体構造107と、上側絶縁体構造107の上に配置された上側導電層108とを更に有する。所定の実施の形態において、トンネル障壁構造105は、酸化シリコン又は窒化シリコンを含むことができる。所定の実施の形態において、トンネル障壁絶縁体構造105は、4〜6nmのオーダの厚さを有する酸化シリコンを含む。所定の実施の形態において、電荷捕獲構造106は、窒化シリコン、ナノ粒子が組み込まれた絶縁体、又はAl2O3,Hf2O3のような高誘電率(High-K)酸化金属を含む他の材料を含む。所定の実施の形態において、電荷捕獲構造106は、5〜7nmのオーダの厚さを有する窒化シリコンを含む。所定の実施の形態において、上側絶縁体構造107は、酸化シリコン、又はAl2O3,Hf2O3等の高誘電率(High-K)酸化金属のような他の材料を含む。所定の実施の形態において、上側絶縁体構造107は、5〜9nmのオーダの厚さを有する酸化シリコンを含む。また、所定の実施の形態において、導電層101は、p型ポリシリコン、n型ポリシリコン、他のドープした半導体材料、又はアルミニウム、銅、タングステン等の金属を含むことができる。典型的な実施の形態において、導電層101は、約2〜6nmの厚さを有するドープされたポリシリコンを含む。好適な実施の形態では、導電層101は肉薄であり、隣接するセルの導電層間の電界によって生じる妨害は小さく、メモリセルのパフォーマンスに影響を及ぼさないが、電界分布を与える層を信頼性を以って形成するのに十分肉厚である。所定の実施の形態において、上側導電層108は、p型ポリシリコン、n型ポリシリコン、他のドープされた半導体材料、又はアルミニウム、銅、タングステン等の金属を含むことができる。これらの実施の形態で選択した材料は、簡単に製造される材料の典型である。多様な他の材料及び組合せもメモリセル層及び構造に用いることができる。
【0025】
図8は、一実施の形態によるチャネル幅寸法に沿った図7に示すようなメモリセルのアレイの断面図を示す。図8に示す実施の形態において、メモリセルは、トレンチ分離構造110によって分離される。図8に示す実施の形態において、チャネル幅Wは、メモリセルのトンネル障壁絶縁体構造105、電荷捕獲構造106及び上側絶縁体構造107のEOTのサイズに匹敵する。導電層101は、メモリセルのEOTに悪影響を及ぼさない。その理由は、導電層が絶縁体でないからである。導電層101の特徴の一つは、フローティングゲートメモリセルのような大きな結合比を導入する操作が課されないからである。チャネルの領域に対するチャネル上に配置された導電層101の領域の比を、チャネルの上に配置された導電層101の領域に対するチャネルの上に配置された上側導電層108の領域の比にほぼ等しくすることができる。このようにして、導電層101の上の電界は、導電層101の下の電界にほぼ等しくなる。一部の電子が導電層101で捕獲される場合であっても、プログラム中に印加される大きな電界は、電子のほとんど又は全てを電荷捕獲層106に引き込む。
【0026】
図8に示すように、フリンジ電界111,112,113は、定電位の導電層101によって終了する。したがって、電荷捕獲構造106のフリンジ電界の影響は減少する。さらに、図8に示すようなメモリセルに一様でない電荷の分布が生じる範囲においては、定電位の導電層101は、トンネル障壁絶縁体構造105に一様でない電界を分布するとともに、チャネルのしきい値電圧の有効な分布をチャネル幅寸法において更に一様にする。
【0027】
図9は、図8に示すような導電層を有する絶縁体電荷捕獲メモリセルのチャネル幅寸法間の電荷密度の例を示す。例えば、図8に示すようなメモリセルのようなメモリセルの電荷密度の分布は、既に説明したSONOS型メモリセルと同一である。図10は、導電層101がチャネル幅寸法のしきい値電圧VTの分布に及ぼしうる影響を示す。図10に示すように、導電層101を定電位にした結果、チャネル幅寸法のしきい値電圧が一様な分布となる。したがって、電荷捕獲構造106の電荷の分布が一様でないとしても、メモリセルのパフォーマンスはほとんど劣化しない。
【0028】
図11は、一実施の形態による電荷捕獲構造において一様でない電荷分布となる導電層を有する絶縁体電荷捕獲メモリセルのドレイン電流Idに対するゲート電圧VgのI−V特性を示す。左側のトレース80は、プログラムされていないセルに対して良好なI−V特性を示し、「フレッシュ」である。プログラムが進行するとともに電荷捕獲構造で捕獲された電荷が増大すると、軌跡81及び82は、I−V特性が劣化しないことを示す。サブスレッシュド電流の応答は、しきい値電圧が増大するので安定している。
【0029】
図12は、導電層を有する絶縁体電荷捕獲メモリセルの他の実施の形態のチャネル幅寸法に沿った断面図を示す。図12に示す実施の形態において、メモリセル211は基板207を有し、基板207は、チャネルと、トレンチ分離構造209,210によって隣接する装置から切り離されたソース及びドレインとして作用するドープ領域とを有する。図12に示す実施の形態において、チャネルの上にある基板207の表面にトンネル障壁絶縁体構造200が存在し、トンネル障壁絶縁体構造200は、本例では肉薄の酸化シリコン層201、肉薄の窒化シリコン層202及び肉薄の酸化シリコン層203からなるバンドギャップが調整されたトンネル障壁構造を具える。図12に示す実施の形態において、メモリセル211は、トンネル障壁絶縁体構造200の上に配置された導電層204と、導電層204の上に配置された電荷捕獲構造205と、電荷捕獲構造205の上に配置された上側絶縁体構造206と、上側絶縁体層206の上に配置された上側導体層208とを更に有する。所定の実施の形態において、導電層204は、p型シリコン、n型シリコン、他のドープされた半導体材料、又はアルミニウム、銅、タングステン等の金属を含むことができる。好適な実施の形態では、導電層204は肉薄であり、隣接するセルの導電層間の電界によって生じる妨害は小さく、メモリセルのパフォーマンスに影響を及ぼさないが、電界分布を与える層を信頼性を以って形成するのに十分肉厚である。所定の実施の形態において、電荷捕獲構造205は、窒化シリコン、ナノ粒子が組み込まれた絶縁体、又はAl2O3,Hf2O3のような高誘電率(High-K)酸化金属を含む他の材料を含む。所定の実施の形態において、電荷捕獲構造206は、5〜7nmのオーダの厚さを有する窒化シリコンを含む。所定の実施の形態において、上側絶縁体構造206は、酸化シリコン、又はAl2O3,Hf2O3等の高誘電率(High-K)酸化金属のような他の材料を含む。所定の実施の形態において、上側絶縁体構造208は、5〜9nmのオーダの厚さを有する酸化シリコンを含む。また、所定の実施の形態において、上側導電層206は、p型ポリシリコン、n型ポリシリコン、他のドープした半導体材料、又はアルミニウム、銅、タングステン等の金属を含むことができる。これらの実施の形態で選択した材料は、簡単に製造される材料の典型である。多様な他の材料及び組合せもメモリセル層及び構造に用いることができる。バンドギャップ操作されたトンネル障壁構造を有する図12の実施の形態を、ホールのトンネリングが生じるバイアス配置を用いて有効に消去を行うことができる。
【0030】
図13は、導電層251を有する絶縁体の電荷捕獲メモリセル259の他の実施の形態のチャネル幅寸法に沿った断面図を示す。図13に示す実施の形態において、メモリセル259は基板257を有し、基板257は、チャネルと、トレンチ分離構造255,256によって隣接する装置から切り離されたソース及びドレインとして作用するドープ領域とを有する。図13に示す実施の形態において、チャネルの上に配置された基板257の表面において、本例では約3nmより大きいEOTを有する単一の絶縁体層であるトンネル障壁絶縁体構造250が存在する。図13に示す実施の形態において、メモリセル259は、トンネル障壁絶縁体構造250の上に配置された導電層251と、導電層251の上に配置され、本例では下側絶縁体層252及び下側絶縁体層252の上に配置された電荷捕獲層253を具える電荷捕獲構造と、電荷捕獲層253の上に配置された上側絶縁体構造254と、上側絶縁体構造254の上に配置された上側導電層258とを更に有する。所定の実施の形態において、トンネル障壁構造250は、酸化シリコン又は窒化シリコンを具えることができる。所定の実施の形態において、下側絶縁体層252は酸化シリコンを含む。所定の実施の形態において、電荷捕獲構造253は、窒化シリコン、ナノ粒子が組み込まれた絶縁体、又はAl2O3,Hf2O3のような高誘電率(High-K)酸化金属を含む他の材料を含む。所定の実施の形態において、上側絶縁体構造254は、酸化シリコン、又はAl2O3,Hf2O3等の高誘電率(High-K)酸化金属のような他の材料を含む。所定の実施の形態において、導電層251は、p型シリコン、n型シリコン、他のドープされた半導体材料、又はアルミニウム、銅、タングステン等の金属を含むことができる。好適な実施の形態では、導電層251は肉薄であり、隣接するセルの導電層間の電界によって生じる妨害は小さく、メモリセルのパフォーマンスに影響を及ぼさないが、電界分布を与える層を信頼性を以って形成するのに十分肉厚である。所定の実施の形態において、上側導電層258は、p型ポリシリコン、n型ポリシリコン、他のドープした半導体材料、又はアルミニウム、銅、タングステン等の金属を含むことができる。これらの実施の形態で選択した材料は、簡単に製造される材料の典型である。多様な他の材料及び組合せを、上側絶縁体構造254、トンネル障壁絶縁体構造250及び下側絶縁体層252に用いることができる。下側絶縁体構造252は、導電層251と電荷捕獲層253との間のあり得る導通を遮断することができる。
【0031】
導電層及び絶縁体の電荷捕獲構造を有するここで説明したメモリセルを、種々のバイアス配置を用いて消去することができる。例えば、セルを、ゲートとチャネルとの間に負電圧を印加することによって、下側トンネル障壁絶縁体層のFowler Nordhiemトンネル効果による電荷捕獲構造からの電子の解放(de-trapping)を誘導するようバイアスをかけることができる。他の実施の形態、特に、トンネル障壁絶縁体構造としてバンドギャップ操作したトンネル障壁絶縁体を用いる図12の実施の形態において、基板にホールトンネル効果が生じるようバイアス配置を適用することができる。メモリセルを、Fowler Nordhiemトンネル効果によって電子を電荷捕獲構造に注入するようゲートからチャネルに負電圧を印加するバイアス構造又は他のバイアス構造を用いてプログラムすることができる。
【0032】
図14〜18は、ここで説明するような電荷分布層を有する絶縁体の電荷捕獲メモリセルを用いるNANDフラッシュメモリアレイを製造する処理フローの実施の形態を示す。製造工程の一実施の形態による第1段階を、半導体基板300の上に材料の堆積が形成される図14に示す。先ず、本例で絵はトンネル障壁絶縁体層を具えるトンネル障壁絶縁体構造301を、基板300の表面に形成される。次に、導体層302をトンネル障壁絶縁体構造301の上に形成する。次に、本例では電子捕獲層を具える電子捕獲構造303を導電層302の上に形成する。次に、本例では上側絶縁体層とする上側絶縁体構造304を、上側電荷捕獲構造303の上に形成する。次に、上側絶縁体層305を、上側絶縁体構造304の上に形成する。図14に示す実施の形態において、次に、ハードマスク層306を上側絶縁体層305の上に形成する。トンネル障壁絶縁体構造301が酸化シリコンを含む所定の実施の形態において、酸化シリコンの厚さを3〜6nmの範囲とすることができる。導電層302がポリシリコンを含む所定の実施の形態において、ポリシリコンの厚さを2〜6nmの範囲にすることができる。電荷捕獲構造303が窒化シリコンを含む所定の実施の形態において、窒化シリコンの厚さを4〜8nmの範囲とすることができる。上側絶縁体構造304が酸化シリコンを含む所定の実施の形態において、酸化シリコンの厚さを5〜9nmの範囲とすることができる。上側導電層305がポリシリコンを含む所定の実施の形態において、ポリシリコンの厚さを約50nmとすることができる。ハードマスク層306が窒化シリコンを含む所定の実施の形態において、窒化シリコンの厚さを約100nmとすることができる。製造工程のこの第1段階で堆積された層を、既に説明した図12及び13の実施の形態又は他の実施の形態の実現の際に変更することができる。
【0033】
図15は、工程の一実施の形態による製造工程の次の段階を示す。この段階において、ホトリソグラフィック工程又は他のパターン規定工程を用いて、トレンチ分離構造の位置を規定することができる。トレンチをパターンに従ってエッチングする。エッチングは、ハードマスク層306、上側導電層305、上側絶縁体構造304、電荷補足構造303、導電層302、トンネル障壁構造301及び基板300に進行して、メモリセルの行を分離する基板トレンチを規定する。次に、例えば、高密度プラズマHDP化学的蒸着技術を用いてギャップに酸化シリコン又は他の絶縁材料を充填して、帽子形状構造310,311をトレンチ間のハードマスク層の上に形成するとともに、基板300に延在するトレンチ分離構造312,313,314を形成する。所定の実施の形態において、トレンチ分離構造は、約200nmだけ基板に延在する。
【0034】
図16は、製造工程の次の段階を示す。図16に示す実施の形態は、例えば化学機械的な研磨CMPによってトレンチ分離堆積プロセスからの余分な酸化物の除去、ハードマスク層の剥離、及び例えば湿式のフッ化水素溶液の浸漬エッチングを用いた酸化物の上側導電層305からの除去とを具える。
【0035】
図17は、製造工程の次の段階を示す。この段階において、上側導電層材料の追加の層315を、ワード線を規定するために図16の構造に形成する。所定の実施の形態において、追加の層315はポリシリコン又は他の導体を含む。追加の層315を、アレイのワード線を規定するリソグラフィックステップ又は他のパターニングステップの準備をするためにクリーニングする。ワード線のパターンは、メモリセルの行を形成するために少なくとも導電層302まで又は図18に示すような基板300までエッチングされる。
【0036】
図18は、メモリセルの行に沿って配置された第1ワード線315−1及び第2ワード線315−2を有する結果的に得られる構造の一部を示す。ソース端子及びドレイン端子を、ワード線間にドーパントを注入し、ワード線の反対側にソース領域及びドレイン領域を規定し、セルの導電層を分離するためにワード線間に絶縁体を充填することによって形成し、装置を完成するために金属層のパターニングなどを行う。
【0037】
図18に示すように実現されるセルのチャネル領域は、典型的には注入工程中のドーパントの拡散によって減少する、ワード線315−1の幅によって規定される(図示しない)ソース領域とドレイン領域との間の長さを有する。チャネルの幅Wは、STI構造312,313間のスペースによって規定される。ここで規定されるようなチャネルの長さ及び幅は、ワード線315−1の幅にSTI構造間のスペースを乗算したもの以下のチャネルのアクティブ領域のエリアを確立する。
【0038】
図示した構造の導電層302は、ほぼ平坦であり、上側表面及び下側表面でほぼ等しいエリアを有する。導電層302のエリアは、STI構造間のスペース及びワード線の幅を設定するエッチング工程によって規定される。したがって、導電層302の上側表面及び下側表面のエリアは互いにほぼ等しくなり、ワード線の幅とSTI構造間のスペースとの積にほぼ等しくなる。同様に、本実施の形態のセルの上側コンタクトのエリアは、STI構造間のスペース及びワード線の幅を設定するエッチング工程によって規定される。したがって、セルの上側コンタクトとして作用するワード線の下側表面のエリアは、ワード線の幅とSTI構造間のスペースとの積によって規定される導電層の上側表面のエリアにほぼ等しくなる。
【0039】
図18の斜視図からわかるように、45nm未満の重要な特徴を規定する工程によって製造されたここで説明するような典型的なメモリセルのチャネル領域は、45nm未満のソース−ドレイン間の長さ及び45nm未満の長さに垂直な幅を有する。
【0040】
30nm未満の重要な特徴を規定する工程によって製造される典型的な実施の形態において、30nm未満のソース−ドレイン間の長さ及び30nm未満の長さに垂直な幅を有し、多層スタックは、約20nm未満の実質的なゲート酸化膜厚を有し、チャネル領域は、多層スタックの実質的なゲート酸化膜厚の1.5倍未満の長さに垂直な幅を有する。
【0041】
典型的な実施の形態において、メモリセルのチャネル幅Wを45nm未満とする。メモリセルの実質的なゲート酸化膜厚は、電荷捕獲構造の絶縁体層に基づき、一実施の形態では15〜25nmのオーダに基づく。この構造を有するメモリセルに対して、チャネル幅を、トンネル障壁絶縁体、電荷捕獲構造及び上側絶縁体層の組合せのEOTとして計算されるメモリセルの実質的なゲート酸化膜厚の約1.5倍未満とすることができ、更に好適には、メモリセルの実質的なゲート酸化膜厚にほぼ等しくすることができる。20nm以下及びメモリセルのEOT未満のチャネル幅を有する実施の形態を、ホトレジストトリミング技術、位相シフトマスキング又は他のサブリソグラフィックパターニング技術を用いて実現することができる。
【0042】
所定の実施の形態において、メモリセルを、45nm未満、好適には多層スタックのEOTのオーダのチャネル幅を有するNANDアレイで形成することができる。肉薄導電層は、トンネル障壁絶縁体構造の上に存在し、チャネルの上の電界分布を均一にするために等電位層を提供する。トンネル障壁絶縁体構造を、酸化シリコン又は窒化シリコンの層から構成することができる。トンネル障壁を多層構造によって構成することもできる。ここで説明するメモリセルの実施の形態において、トンネル障壁絶縁体構造の実質的なゲート酸化膜厚は、単一層であるか多層構造であるかに関係なく3nmより大きくなり、その結果、導電層はトンネル障壁の一部ではなくなる。ゲート制御機能は、チャネル幅を20nmより小さくする装置を提供する非常に狭いチャネル幅(W<EOT)の装置に対して維持される。
【0043】
図19は、既に説明した電界分布層をトンネル障壁絶縁体と電荷捕獲構造との間に有する電荷捕獲メモリセルのアレイを有する集積回路の簡単化した図である。集積回路1950は、導電層を用いるここで説明するような不揮発性メモリセルを用いて半導体基板上で実現される。アレイ1900のメモリセルを、並列、直列又は仮想的なグランドアレイによって相互接続することができる。行デコーダ1901は、メモリアレイ1900の行に沿って配置された複数のワード線1902に結合される。ここで説明するメモリセルを、NANDアレイ、NORアレイ又は他のタイプのアレイ構造で構成することができる。例デコーダ1903は、メモリアレイ1900の列に沿って配置された複数のビット線1904に結合される。バス1905上のアドレスは、行デコーダ1903及び列デコーダ1905に供給される。ブロック1906のセンス増幅器及びデータイン構造は、データバス1907を通じて列デコーダ1903に結合される。データインライン1911を通じたデータは、集積回路1950の入力/出力ポート又は集積回路1950の内部若しくは外部の他のデータ源からブロック1906のデータイン構造に供給される。データアウトライン1915を通じたデータは、ブロック1906のセンス増幅器から集積回路1950の入力/出力ポート又は集積回路1950の内部若しくは外部の他のデータ源に供給される。バイアス配置状態マシン1909は、消去検証電圧やプログラム検証電圧のようなバイアス配置電源1908の印加と、バンド間電流のようなメモリセルのプログラム、消去及び読出しの配置を制御する。アレイを、プロセッサ、他のメモリアレイ、プログラマブル論理、専用の論理等の他のモージュールと集積回路上で結合することができる。
【0044】
本発明を好適な実施の形態及び既に説明した例を参照して開示したが、これらの例は、説明のためのものであり、制限する意図はない。ここで説明した製造工程及び構造は、完全な集積回路の製造の完全な処理フローをカバーしない。本発明を、従来の又は開発された種々の集積回路製造技術と関連して実施することができる。変更及び変形は当業者によって容易に実現され、これらの変更及び変形は、本発明の範囲内にある。
【技術分野】
【0001】
本願は、2006年11月21日に出願された米国仮出願第60/866,661号及び2006年11月20日に出願された米国仮出願第60/866,569号の利益を主張する。
【0002】
本発明は、一般に不揮発性メモリに関し、特にフラッシュメモリセル及びフラッシュメモリの製造方法に関する。
【背景技術】
【0003】
フラッシュメモリ技術は、電界効果トランジスタのチャネルとゲートとの間に電荷を蓄積するメモリセルを含む。蓄積された電荷は、トランジスタのしきい値に悪影響を及ぼし、蓄積された電荷に起因するしきい値の変化は、データを表すよう検知されることがある。
【0004】
広範囲に亘るアプリケーションにおける電荷蓄積型メモリセルの一つは、フローティングゲートメモリセルとして知られている。フローティングゲートメモリセルにおいて、ポリシリコンのような導電材料のフローティングゲートは、トンネル絶縁体の上に形成され、共重合絶縁体は、メモリセルのワード線又は制御ゲートから分離するためにフローティングゲートの上に形成される。フローティングゲートの幾何学的配置は、フローティングゲートとチャネルとの間の電圧に対して高結合比を確立するために操作され、その結果、制御ゲートに電圧を印加することによって、トンネル絶縁体の電界は共重合誘電体に比べて強くなる。例えば、フローティングゲートは、T形状又はU形状を用いて実現され、その結果、制御ゲートとフローティングゲートとの間の表面エリアがフローティングゲートとチャネルとの間の表面エリアより大きくなり、これによって、フローティングゲートと制御ゲートとの間の容量が更に大きくなる。この技術は大いに成功したが、メモリセルのサイズ及びこれらの間の距離は小さくなるので、フローティングゲート技術は、隣接するフローティングゲート間の妨害のために見劣りし始めている。
【0005】
電界効果トランジスタのチャネルとゲートとの間の電荷の蓄積に基づく他のタイプのメモリセルは、絶縁電荷捕獲構造を用いる。このタイプのメモリセルにおいて、絶縁電荷捕獲構造は、絶縁電荷捕獲構造をチャネルから分離するトンネル絶縁体の上に形成され、上側絶縁層は、ワード線又はゲートから分離するために電荷捕獲構造の上に形成される。典型的な装置は、SONOS(silicon-oxide-nitride-oxide-silicon)セルとして知られている。
【0006】
絶縁性電荷捕獲構造を用いるメモリセルにおいて、装置は平坦である。その理由は、設計に伴う結合比の操作がないからである。電荷捕獲構造で電荷が捕獲されないときの電界は、トンネル絶縁体及び上側絶縁体において等しくなる。平坦構造であるとともに隣接するセル間の結合がほとんどないので、絶縁性電荷捕獲構造は、製造工程の最小形状が約45nmより下になるのでフローティングゲートメモリセルを追い越すことが予測される。
【0007】
製造工程の最小形状が約45nmより下になると、SONOS型のメモリセルでもパフォーマンスが低下することがある。特に、フリンジ電界のために電荷捕獲構造のチャネル幅に沿って電荷が一様に注入されない結果、メモリの端部に沿った領域のしきい値電圧が実質的に低くなるとともに、チャネルの中央に向かう領域のしきい値電圧が実質的にたかくなる。端部沿いの領域のしきい値が低くなる結果、パフォーマンスが劣化する。
【0008】
したがって、チャネル幅寸法に沿った電荷捕獲構造の電荷密度が一様でない場合でもチャネル幅寸法に沿ってしきい値電圧を一様に維持するのが望ましい。
【発明の概要】
【0009】
本発明は、不揮発性メモリに関し、更に詳しくは、チャネル間の捕獲した電荷の分布が一様でないことがある、トンネル絶縁体と絶縁電荷捕獲構造との間に導電層を有する不揮発性メモリに関する。導電層は、絶縁電荷捕獲層で捕獲された電子によって悪影響が及ぼされる電界を、チャネル間で更に一様に分布させ、その結果、チャネル幅寸法に沿った電荷捕獲構造に一様でない電荷密度が存在する場合でも、チャネル幅寸法に沿った導電層の下のしきい値電圧が一定になる。
【0010】
したがって、ここで説明する例は、基板の表面の付近にソース領域及びドレイン領域を有するとともにこれらソース領域及びドレイン領域がチャネル領域によって分離されるメモリセルと、チャネル領域の上に配置され、約3nmより大きい実質的なゲート酸化膜厚EOT(この場合、EOTは、二酸化シリコンの誘電率と材料の誘電率との比によって増減されるトンネル障壁絶縁体構造の材料の実際の厚さによって決定される。)を有することによって基板から電荷捕獲層への直接のトンネリングを抑制するのに十分な厚さ及び絶縁特性を有するトンネル障壁絶縁体構造と、トンネル障壁絶縁体構造の上に配置され、チャネル領域を部分的にカバーし、好適にはチャネル幅寸法を完全にカバーし、更に好適にはチャネル幅とチャネル長寸法の両方をカバーする導電層と、導電層の上に配置された絶縁電子捕獲構造と、電子捕獲構造の上に配置された上側誘電体構造と、上側誘電体構造の上に配置された上側導電層とを有するメモリセルを有する。送電層は、チャネル及びトンネル絶縁体の表面を問う電位にするとともに電子捕獲層で捕獲された電荷によって悪影響が及ぼされた電界を分布させることによって電子捕獲層の均一でない電荷分布を解消するよう作用する。
【0011】
一部の実施の形態において、トンネル障壁誘電体構造は、酸化シリコン又は窒化シリコンを含む。一部の実施の形態において、トンネル障壁誘電体構造は、バンドギャップが操作されたトンネル障壁構造を具える。一部の実施の形態において、バンドギャップ操作されたトンネル障壁構造は複数層を具え、その一例は、第1の酸化シリコン層と、第1の酸化シリコン層の上に配置された窒化シリコン層と、窒化シリコン層の上に配置された第2の酸化シリコン層とを具える。ここで説明する実施の形態において、トンネル障壁誘電体構造は、無視しうる捕獲効率を有する。
【0012】
導電層を、2〜6nm厚のドープされたポリシリコン、又はチャネル領域の上に電界を分布させるよう作用するのに十分な導電率を有する他の同様な導電材料とすることができる。導電層は、絶縁材料により装置の他の導電材料から分離される。
【0013】
種々の実施の形態の電荷捕獲構造は、窒化シリコン、ナノ粒子が組み込まれた絶縁体、又はAl2O3,Hf2O3のような高誘電率(High-K)酸化金属を含む他の材料を含む。ここで説明するメモリセルの一部の実施の形態において、導電層の上の電子捕獲構造は、多層を具え、その一例は、下側絶縁層と、下側絶縁層の上に配置された電子捕獲層とを具える。
【0014】
上記のように実現されるメモリセルを有する集積回路記憶装置も記載する。
【0015】
ここで説明するメモリセルの製造方法は、半導体基板の表面上にトンネル障壁絶縁構造を形成し、トンネル障壁絶縁構造の上に導電層を形成し、導電層の上に電子捕獲構造を形成し、電子捕獲構造の上に上側絶縁構造を形成し、絶縁構造の上に上側導電層を形成し、半導体基板にドーパントを注入することによってソース領域及びドレイン領域を形成して、ソース領域及びドレイン領域をチャネルによって分離するとともにチャネルをトンネル障壁絶縁構造の下になるようにする。
【0016】
所定の実施の形態において、製造方法は、メモリセル間への絶縁材料の複数の分離構造の形成を有する。
【0017】
本発明の他の態様及び利点を、図面、詳細な説明及び特許請求の範囲から明らかにすることができる。
【図面の簡単な説明】
【0018】
【図1】図1は、従来のSONOS型メモリセルの基本構造を示す。
【図2】図2は、NANDアレイ形態のワード線に平行なチャネル幅寸法沿いの従来のSONOS型メモリセルの断面図を示す。
【図3】図3は、チャネルが下側絶縁体、電荷捕獲層及び上側絶縁体の組合せの実質的なゲート酸化膜厚に比べて減少している図2と同様な構造を示す。
【図4】、図4は、従来のメモリセルのチャネル幅寸法に沿った電荷捕獲層の均一でない電荷捕獲分布を示す。
【図5】図5は、チャネル幅寸法に沿ったメモリセルの実質的なしきい値電圧の分布となる図4に示す不均一な電荷捕獲分布を示す。
【図6】図6は、不均一な電荷分布の影響が及ぼされるSONOS型セルのゲート電圧に対するチャネルを流れるドレイン電流のI−V特性を示す。
【図7】図7は、一実施の形態によるトンネル障壁構造の上の導電層を含む絶縁性の電荷捕獲メモリセルのチャネル長寸法に沿った断面図を示す。
【図8】図8は、一実施の形態によるチャネル幅寸法に沿った図7に示すようなメモリセルのアレイの断面図を示す。
【図9】図9は、図8に示すような導電層を有する絶縁体電荷捕獲メモリセルのチャネル幅寸法間の電荷密度の例を示す。
【図10】図10は、導電層の定電位及び定電位の影響がチャネル幅寸法のしきい値で夏の分布に影響を及ぼすことを示す。
【図11】図11は、一実施の形態による電荷捕獲構造において一様でない電荷分布となる導電層を有する絶縁体電荷捕獲メモリセルのドレイン電流に対するゲート電圧のI−V特性を示す。
【図12】図12は、一実施の形態による下側絶縁体構造がバンドギャップ操作されたトンネル障壁構造を具える、導電層を有する絶縁体電荷捕獲メモリセルのチャネル幅寸法に沿った断面図を示す。
【図13】図13は、一実施の形態による電荷捕獲構造が絶縁体層上の電荷捕獲層を具える、導電層を有する絶縁体電荷捕獲メモリセルのチャネル幅寸法に沿った断面図を示す。
【図14】図14は、一実施の形態による半導体基板上に形成された材料のスタックを具えるメモリアレイの製造方法の段階を示す。
【図15】図15は、一実施の形態による分離トレンチのエッチング並びに全ての層及び全ての構造を貫く分離トレンチ及び基板上への絶縁材料の堆積を具えるメモリアレイの製造方法の段階を示す。
【図16】図16は、一実施の形態による分離トレンチ堆積ステップからの余分な酸化物の除去、ハードマスク層の剥離及び上側導電層からの酸化物の除去を具えるメモリアレイの製造方法の段階を示す。
【図17】図17は、一実施の形態によるワード線規定のための図16の構造の上側導電層への追加の上側層の導電材料の形成を具えるメモリアレイの製造方法の段階を示す。
【図18】図18は、一実施の形態による行に沿って配置されたワード線を有するメモリセルの行を形成するためのトンネル障壁絶縁体構造並びにトンネル障壁絶縁体構造の上の全ての層及び全ての構造のエッチングを具えるメモリアレイの製造方法の段階を示す。
【図19】図19は、電荷捕獲メモリセルのアレイ及び制御回路を有する集積回路の一実施の形態による単純化した図である。
【発明を実施するための形態】
【0019】
種々の実施の形態の詳細な説明を、図1〜19を参照して行う。
【0020】
図1は、従来のSONOS型メモリセルの基本構造を示す。セルは、第1ドープ領域11がソース端子としての役割を果たすとともに第2ドープ領域12がドレイン端子としての役割を果たす半導体基板10の上に形成される。制御ゲート13は、電子捕獲構造上に形成され、電子捕獲構造は、下側トンネル障壁絶縁体14と、絶縁性電子捕獲層15と、上側絶縁体16とを有する。メモリセルのチャネルは、ソース端子11とドレイン端子12との間の基板10の領域である。図1に示す寸法Lは、典型的にはチャネル長Lと称される。その理由は、電流がソースとドレインとの間でこのチャネルの寸法に沿って流れるからである。図1に示すSONOS型メモリセルはしばしばNANDアレイ形態で形成され、この場合、アレイの列は、グランドコンタクトと広域ビット線コンタクトとの間で直列に配置される。
【0021】
図2は、NANDアレイ形態のワード線13に平行なチャネル幅寸法沿いの従来のSONOS型メモリセルの断面図を示す。透視図のため、ソース端子及びドレイン端子は、図2の面の上下に配置される。メモリセルの個別の列は、浅いトレンチ分離(STI)構造20のような分離構造によって分離される。このようにして、メモリセルの列を、装置を製造するのに用いられる技術の最小形状Fのオーダとすることができる浅いトレンチ分離構造の幅によって密なアレイで配置することができる。同様に、チャネル幅Wを、図示したようなNANDアレイ形態の最小形状Fのオーダとすることができる。図2において、チャネルとワード線13との間の絶縁体層を貫く電界線を示し、それは、チャネルの端の電界線21及び22を含む。電界線21及び22は、フリンジ電界を表し、これによって、電荷捕獲層15の端における電荷捕獲の効率を減少する。図2に示す実施の形態において、(典型的には20nmのオーダである)下側絶縁体14、電荷捕獲層15及び上側絶縁体16の組合せのEOTは、チャネル幅Wより著しく小さく、フリンジ電界は、装置の動作をほとんど妨害しない。EOTは、層の材料の誘電率に対する酸化シリコンの誘電率の比によって設定される絶縁体層の厚さに等しくなるように規定される。
【0022】
SONOS型メモリセルが約45nmより下の最小形状になるとパフォーマンスが低下することが確認されている。例えば、図3は、チャネル幅Wが下側絶縁体54、電荷捕獲層55及び上側絶縁体56の組合せのEOTに比べて減少している図2と同様な構造を示す。この例では、メモリセルは、STI構造60によって分離されたセルの列を有するポリシリコンワード線53を有する。この例では、フリンジ電界線を表す電界線61及び62は、電荷捕獲層55の効率に十分なインパクトを有しうる。特に、フリンジ電界のためにチャネル幅に沿った電荷捕獲層への電荷の一様でない注入の結果、チャネルの端に行くに従って領域の実質的なしきい値電圧が低くなり、チャネルの中央に向かうに従って領域の実質的なしきい値電圧が高くなる。
【0023】
図4は、従来のメモリセルのチャネル幅寸法に沿った電荷捕獲層の均一でない電荷捕獲分布を示す。図4からわかるように、チャネルの左側において、電荷捕獲層の電荷の密度は、チャネルの中央付近の密度に比べて低くなっている。チャネルの右側においても、電荷捕獲層の電荷の密度は、チャネルの中央付近の密度に比べて低くなっている。図5は、チャネル幅寸法に沿ったメモリセルの実質的なしきい値電圧の分布となる図4に示す不均一な電荷捕獲分布を示す。したがって、高いしきい値状態となるようにプログラムされたメモリセルは、セルの端に沿って低いしきい値で領域を有することがある。図6は、フリンジ効果によって生じた不均一な電荷分布の影響が及ぼされるSONOS型セルのゲート電圧Vgに対するチャネルを流れるドレイン電流IdのI−V特性を示す。左側の軌跡50は、プログラムされなかった「フレッシュ」なセルの良好なI−V特性を示す。プログラミングが進行して電荷捕獲層に捕獲される電荷が増大すると、軌跡51,52,53に示すようにI−V特性が特にサブスレシュド領域で劣化する。電荷捕獲構造の端部で電荷を捕獲できないので、サブスレシュド電流は、図中の破線の楕円によって示すように固定される。
【0024】
図7は、一実施の形態によるトンネル障壁構造105の上の導電層を含む絶縁性の電荷捕獲メモリセル100のチャネル長寸法Lに沿った断面図を示す。図7に示す実施の形態において、メモリセル100は、ソース及びドレインとしてそれぞれ作用するドープ領域102及びドープ領域103を有する基板104を有し、ドープ領域102及びドープ領域103はチャネルによって分離される。図7に示す実施の形態において、チャネルの上にある基板104の表面の上に、本例では単一絶縁体層であるトンネル障壁絶縁体構造105が存在する。図7に示す実施の形態において、メモリセル100は、トンネル障壁絶縁体構造105の上に配置された導電層101と、導電層101の上に配置された電荷捕獲構造106と、電荷捕獲構造106の上に配置された上側絶縁体構造107と、上側絶縁体構造107の上に配置された上側導電層108とを更に有する。所定の実施の形態において、トンネル障壁構造105は、酸化シリコン又は窒化シリコンを含むことができる。所定の実施の形態において、トンネル障壁絶縁体構造105は、4〜6nmのオーダの厚さを有する酸化シリコンを含む。所定の実施の形態において、電荷捕獲構造106は、窒化シリコン、ナノ粒子が組み込まれた絶縁体、又はAl2O3,Hf2O3のような高誘電率(High-K)酸化金属を含む他の材料を含む。所定の実施の形態において、電荷捕獲構造106は、5〜7nmのオーダの厚さを有する窒化シリコンを含む。所定の実施の形態において、上側絶縁体構造107は、酸化シリコン、又はAl2O3,Hf2O3等の高誘電率(High-K)酸化金属のような他の材料を含む。所定の実施の形態において、上側絶縁体構造107は、5〜9nmのオーダの厚さを有する酸化シリコンを含む。また、所定の実施の形態において、導電層101は、p型ポリシリコン、n型ポリシリコン、他のドープした半導体材料、又はアルミニウム、銅、タングステン等の金属を含むことができる。典型的な実施の形態において、導電層101は、約2〜6nmの厚さを有するドープされたポリシリコンを含む。好適な実施の形態では、導電層101は肉薄であり、隣接するセルの導電層間の電界によって生じる妨害は小さく、メモリセルのパフォーマンスに影響を及ぼさないが、電界分布を与える層を信頼性を以って形成するのに十分肉厚である。所定の実施の形態において、上側導電層108は、p型ポリシリコン、n型ポリシリコン、他のドープされた半導体材料、又はアルミニウム、銅、タングステン等の金属を含むことができる。これらの実施の形態で選択した材料は、簡単に製造される材料の典型である。多様な他の材料及び組合せもメモリセル層及び構造に用いることができる。
【0025】
図8は、一実施の形態によるチャネル幅寸法に沿った図7に示すようなメモリセルのアレイの断面図を示す。図8に示す実施の形態において、メモリセルは、トレンチ分離構造110によって分離される。図8に示す実施の形態において、チャネル幅Wは、メモリセルのトンネル障壁絶縁体構造105、電荷捕獲構造106及び上側絶縁体構造107のEOTのサイズに匹敵する。導電層101は、メモリセルのEOTに悪影響を及ぼさない。その理由は、導電層が絶縁体でないからである。導電層101の特徴の一つは、フローティングゲートメモリセルのような大きな結合比を導入する操作が課されないからである。チャネルの領域に対するチャネル上に配置された導電層101の領域の比を、チャネルの上に配置された導電層101の領域に対するチャネルの上に配置された上側導電層108の領域の比にほぼ等しくすることができる。このようにして、導電層101の上の電界は、導電層101の下の電界にほぼ等しくなる。一部の電子が導電層101で捕獲される場合であっても、プログラム中に印加される大きな電界は、電子のほとんど又は全てを電荷捕獲層106に引き込む。
【0026】
図8に示すように、フリンジ電界111,112,113は、定電位の導電層101によって終了する。したがって、電荷捕獲構造106のフリンジ電界の影響は減少する。さらに、図8に示すようなメモリセルに一様でない電荷の分布が生じる範囲においては、定電位の導電層101は、トンネル障壁絶縁体構造105に一様でない電界を分布するとともに、チャネルのしきい値電圧の有効な分布をチャネル幅寸法において更に一様にする。
【0027】
図9は、図8に示すような導電層を有する絶縁体電荷捕獲メモリセルのチャネル幅寸法間の電荷密度の例を示す。例えば、図8に示すようなメモリセルのようなメモリセルの電荷密度の分布は、既に説明したSONOS型メモリセルと同一である。図10は、導電層101がチャネル幅寸法のしきい値電圧VTの分布に及ぼしうる影響を示す。図10に示すように、導電層101を定電位にした結果、チャネル幅寸法のしきい値電圧が一様な分布となる。したがって、電荷捕獲構造106の電荷の分布が一様でないとしても、メモリセルのパフォーマンスはほとんど劣化しない。
【0028】
図11は、一実施の形態による電荷捕獲構造において一様でない電荷分布となる導電層を有する絶縁体電荷捕獲メモリセルのドレイン電流Idに対するゲート電圧VgのI−V特性を示す。左側のトレース80は、プログラムされていないセルに対して良好なI−V特性を示し、「フレッシュ」である。プログラムが進行するとともに電荷捕獲構造で捕獲された電荷が増大すると、軌跡81及び82は、I−V特性が劣化しないことを示す。サブスレッシュド電流の応答は、しきい値電圧が増大するので安定している。
【0029】
図12は、導電層を有する絶縁体電荷捕獲メモリセルの他の実施の形態のチャネル幅寸法に沿った断面図を示す。図12に示す実施の形態において、メモリセル211は基板207を有し、基板207は、チャネルと、トレンチ分離構造209,210によって隣接する装置から切り離されたソース及びドレインとして作用するドープ領域とを有する。図12に示す実施の形態において、チャネルの上にある基板207の表面にトンネル障壁絶縁体構造200が存在し、トンネル障壁絶縁体構造200は、本例では肉薄の酸化シリコン層201、肉薄の窒化シリコン層202及び肉薄の酸化シリコン層203からなるバンドギャップが調整されたトンネル障壁構造を具える。図12に示す実施の形態において、メモリセル211は、トンネル障壁絶縁体構造200の上に配置された導電層204と、導電層204の上に配置された電荷捕獲構造205と、電荷捕獲構造205の上に配置された上側絶縁体構造206と、上側絶縁体層206の上に配置された上側導体層208とを更に有する。所定の実施の形態において、導電層204は、p型シリコン、n型シリコン、他のドープされた半導体材料、又はアルミニウム、銅、タングステン等の金属を含むことができる。好適な実施の形態では、導電層204は肉薄であり、隣接するセルの導電層間の電界によって生じる妨害は小さく、メモリセルのパフォーマンスに影響を及ぼさないが、電界分布を与える層を信頼性を以って形成するのに十分肉厚である。所定の実施の形態において、電荷捕獲構造205は、窒化シリコン、ナノ粒子が組み込まれた絶縁体、又はAl2O3,Hf2O3のような高誘電率(High-K)酸化金属を含む他の材料を含む。所定の実施の形態において、電荷捕獲構造206は、5〜7nmのオーダの厚さを有する窒化シリコンを含む。所定の実施の形態において、上側絶縁体構造206は、酸化シリコン、又はAl2O3,Hf2O3等の高誘電率(High-K)酸化金属のような他の材料を含む。所定の実施の形態において、上側絶縁体構造208は、5〜9nmのオーダの厚さを有する酸化シリコンを含む。また、所定の実施の形態において、上側導電層206は、p型ポリシリコン、n型ポリシリコン、他のドープした半導体材料、又はアルミニウム、銅、タングステン等の金属を含むことができる。これらの実施の形態で選択した材料は、簡単に製造される材料の典型である。多様な他の材料及び組合せもメモリセル層及び構造に用いることができる。バンドギャップ操作されたトンネル障壁構造を有する図12の実施の形態を、ホールのトンネリングが生じるバイアス配置を用いて有効に消去を行うことができる。
【0030】
図13は、導電層251を有する絶縁体の電荷捕獲メモリセル259の他の実施の形態のチャネル幅寸法に沿った断面図を示す。図13に示す実施の形態において、メモリセル259は基板257を有し、基板257は、チャネルと、トレンチ分離構造255,256によって隣接する装置から切り離されたソース及びドレインとして作用するドープ領域とを有する。図13に示す実施の形態において、チャネルの上に配置された基板257の表面において、本例では約3nmより大きいEOTを有する単一の絶縁体層であるトンネル障壁絶縁体構造250が存在する。図13に示す実施の形態において、メモリセル259は、トンネル障壁絶縁体構造250の上に配置された導電層251と、導電層251の上に配置され、本例では下側絶縁体層252及び下側絶縁体層252の上に配置された電荷捕獲層253を具える電荷捕獲構造と、電荷捕獲層253の上に配置された上側絶縁体構造254と、上側絶縁体構造254の上に配置された上側導電層258とを更に有する。所定の実施の形態において、トンネル障壁構造250は、酸化シリコン又は窒化シリコンを具えることができる。所定の実施の形態において、下側絶縁体層252は酸化シリコンを含む。所定の実施の形態において、電荷捕獲構造253は、窒化シリコン、ナノ粒子が組み込まれた絶縁体、又はAl2O3,Hf2O3のような高誘電率(High-K)酸化金属を含む他の材料を含む。所定の実施の形態において、上側絶縁体構造254は、酸化シリコン、又はAl2O3,Hf2O3等の高誘電率(High-K)酸化金属のような他の材料を含む。所定の実施の形態において、導電層251は、p型シリコン、n型シリコン、他のドープされた半導体材料、又はアルミニウム、銅、タングステン等の金属を含むことができる。好適な実施の形態では、導電層251は肉薄であり、隣接するセルの導電層間の電界によって生じる妨害は小さく、メモリセルのパフォーマンスに影響を及ぼさないが、電界分布を与える層を信頼性を以って形成するのに十分肉厚である。所定の実施の形態において、上側導電層258は、p型ポリシリコン、n型ポリシリコン、他のドープした半導体材料、又はアルミニウム、銅、タングステン等の金属を含むことができる。これらの実施の形態で選択した材料は、簡単に製造される材料の典型である。多様な他の材料及び組合せを、上側絶縁体構造254、トンネル障壁絶縁体構造250及び下側絶縁体層252に用いることができる。下側絶縁体構造252は、導電層251と電荷捕獲層253との間のあり得る導通を遮断することができる。
【0031】
導電層及び絶縁体の電荷捕獲構造を有するここで説明したメモリセルを、種々のバイアス配置を用いて消去することができる。例えば、セルを、ゲートとチャネルとの間に負電圧を印加することによって、下側トンネル障壁絶縁体層のFowler Nordhiemトンネル効果による電荷捕獲構造からの電子の解放(de-trapping)を誘導するようバイアスをかけることができる。他の実施の形態、特に、トンネル障壁絶縁体構造としてバンドギャップ操作したトンネル障壁絶縁体を用いる図12の実施の形態において、基板にホールトンネル効果が生じるようバイアス配置を適用することができる。メモリセルを、Fowler Nordhiemトンネル効果によって電子を電荷捕獲構造に注入するようゲートからチャネルに負電圧を印加するバイアス構造又は他のバイアス構造を用いてプログラムすることができる。
【0032】
図14〜18は、ここで説明するような電荷分布層を有する絶縁体の電荷捕獲メモリセルを用いるNANDフラッシュメモリアレイを製造する処理フローの実施の形態を示す。製造工程の一実施の形態による第1段階を、半導体基板300の上に材料の堆積が形成される図14に示す。先ず、本例で絵はトンネル障壁絶縁体層を具えるトンネル障壁絶縁体構造301を、基板300の表面に形成される。次に、導体層302をトンネル障壁絶縁体構造301の上に形成する。次に、本例では電子捕獲層を具える電子捕獲構造303を導電層302の上に形成する。次に、本例では上側絶縁体層とする上側絶縁体構造304を、上側電荷捕獲構造303の上に形成する。次に、上側絶縁体層305を、上側絶縁体構造304の上に形成する。図14に示す実施の形態において、次に、ハードマスク層306を上側絶縁体層305の上に形成する。トンネル障壁絶縁体構造301が酸化シリコンを含む所定の実施の形態において、酸化シリコンの厚さを3〜6nmの範囲とすることができる。導電層302がポリシリコンを含む所定の実施の形態において、ポリシリコンの厚さを2〜6nmの範囲にすることができる。電荷捕獲構造303が窒化シリコンを含む所定の実施の形態において、窒化シリコンの厚さを4〜8nmの範囲とすることができる。上側絶縁体構造304が酸化シリコンを含む所定の実施の形態において、酸化シリコンの厚さを5〜9nmの範囲とすることができる。上側導電層305がポリシリコンを含む所定の実施の形態において、ポリシリコンの厚さを約50nmとすることができる。ハードマスク層306が窒化シリコンを含む所定の実施の形態において、窒化シリコンの厚さを約100nmとすることができる。製造工程のこの第1段階で堆積された層を、既に説明した図12及び13の実施の形態又は他の実施の形態の実現の際に変更することができる。
【0033】
図15は、工程の一実施の形態による製造工程の次の段階を示す。この段階において、ホトリソグラフィック工程又は他のパターン規定工程を用いて、トレンチ分離構造の位置を規定することができる。トレンチをパターンに従ってエッチングする。エッチングは、ハードマスク層306、上側導電層305、上側絶縁体構造304、電荷補足構造303、導電層302、トンネル障壁構造301及び基板300に進行して、メモリセルの行を分離する基板トレンチを規定する。次に、例えば、高密度プラズマHDP化学的蒸着技術を用いてギャップに酸化シリコン又は他の絶縁材料を充填して、帽子形状構造310,311をトレンチ間のハードマスク層の上に形成するとともに、基板300に延在するトレンチ分離構造312,313,314を形成する。所定の実施の形態において、トレンチ分離構造は、約200nmだけ基板に延在する。
【0034】
図16は、製造工程の次の段階を示す。図16に示す実施の形態は、例えば化学機械的な研磨CMPによってトレンチ分離堆積プロセスからの余分な酸化物の除去、ハードマスク層の剥離、及び例えば湿式のフッ化水素溶液の浸漬エッチングを用いた酸化物の上側導電層305からの除去とを具える。
【0035】
図17は、製造工程の次の段階を示す。この段階において、上側導電層材料の追加の層315を、ワード線を規定するために図16の構造に形成する。所定の実施の形態において、追加の層315はポリシリコン又は他の導体を含む。追加の層315を、アレイのワード線を規定するリソグラフィックステップ又は他のパターニングステップの準備をするためにクリーニングする。ワード線のパターンは、メモリセルの行を形成するために少なくとも導電層302まで又は図18に示すような基板300までエッチングされる。
【0036】
図18は、メモリセルの行に沿って配置された第1ワード線315−1及び第2ワード線315−2を有する結果的に得られる構造の一部を示す。ソース端子及びドレイン端子を、ワード線間にドーパントを注入し、ワード線の反対側にソース領域及びドレイン領域を規定し、セルの導電層を分離するためにワード線間に絶縁体を充填することによって形成し、装置を完成するために金属層のパターニングなどを行う。
【0037】
図18に示すように実現されるセルのチャネル領域は、典型的には注入工程中のドーパントの拡散によって減少する、ワード線315−1の幅によって規定される(図示しない)ソース領域とドレイン領域との間の長さを有する。チャネルの幅Wは、STI構造312,313間のスペースによって規定される。ここで規定されるようなチャネルの長さ及び幅は、ワード線315−1の幅にSTI構造間のスペースを乗算したもの以下のチャネルのアクティブ領域のエリアを確立する。
【0038】
図示した構造の導電層302は、ほぼ平坦であり、上側表面及び下側表面でほぼ等しいエリアを有する。導電層302のエリアは、STI構造間のスペース及びワード線の幅を設定するエッチング工程によって規定される。したがって、導電層302の上側表面及び下側表面のエリアは互いにほぼ等しくなり、ワード線の幅とSTI構造間のスペースとの積にほぼ等しくなる。同様に、本実施の形態のセルの上側コンタクトのエリアは、STI構造間のスペース及びワード線の幅を設定するエッチング工程によって規定される。したがって、セルの上側コンタクトとして作用するワード線の下側表面のエリアは、ワード線の幅とSTI構造間のスペースとの積によって規定される導電層の上側表面のエリアにほぼ等しくなる。
【0039】
図18の斜視図からわかるように、45nm未満の重要な特徴を規定する工程によって製造されたここで説明するような典型的なメモリセルのチャネル領域は、45nm未満のソース−ドレイン間の長さ及び45nm未満の長さに垂直な幅を有する。
【0040】
30nm未満の重要な特徴を規定する工程によって製造される典型的な実施の形態において、30nm未満のソース−ドレイン間の長さ及び30nm未満の長さに垂直な幅を有し、多層スタックは、約20nm未満の実質的なゲート酸化膜厚を有し、チャネル領域は、多層スタックの実質的なゲート酸化膜厚の1.5倍未満の長さに垂直な幅を有する。
【0041】
典型的な実施の形態において、メモリセルのチャネル幅Wを45nm未満とする。メモリセルの実質的なゲート酸化膜厚は、電荷捕獲構造の絶縁体層に基づき、一実施の形態では15〜25nmのオーダに基づく。この構造を有するメモリセルに対して、チャネル幅を、トンネル障壁絶縁体、電荷捕獲構造及び上側絶縁体層の組合せのEOTとして計算されるメモリセルの実質的なゲート酸化膜厚の約1.5倍未満とすることができ、更に好適には、メモリセルの実質的なゲート酸化膜厚にほぼ等しくすることができる。20nm以下及びメモリセルのEOT未満のチャネル幅を有する実施の形態を、ホトレジストトリミング技術、位相シフトマスキング又は他のサブリソグラフィックパターニング技術を用いて実現することができる。
【0042】
所定の実施の形態において、メモリセルを、45nm未満、好適には多層スタックのEOTのオーダのチャネル幅を有するNANDアレイで形成することができる。肉薄導電層は、トンネル障壁絶縁体構造の上に存在し、チャネルの上の電界分布を均一にするために等電位層を提供する。トンネル障壁絶縁体構造を、酸化シリコン又は窒化シリコンの層から構成することができる。トンネル障壁を多層構造によって構成することもできる。ここで説明するメモリセルの実施の形態において、トンネル障壁絶縁体構造の実質的なゲート酸化膜厚は、単一層であるか多層構造であるかに関係なく3nmより大きくなり、その結果、導電層はトンネル障壁の一部ではなくなる。ゲート制御機能は、チャネル幅を20nmより小さくする装置を提供する非常に狭いチャネル幅(W<EOT)の装置に対して維持される。
【0043】
図19は、既に説明した電界分布層をトンネル障壁絶縁体と電荷捕獲構造との間に有する電荷捕獲メモリセルのアレイを有する集積回路の簡単化した図である。集積回路1950は、導電層を用いるここで説明するような不揮発性メモリセルを用いて半導体基板上で実現される。アレイ1900のメモリセルを、並列、直列又は仮想的なグランドアレイによって相互接続することができる。行デコーダ1901は、メモリアレイ1900の行に沿って配置された複数のワード線1902に結合される。ここで説明するメモリセルを、NANDアレイ、NORアレイ又は他のタイプのアレイ構造で構成することができる。例デコーダ1903は、メモリアレイ1900の列に沿って配置された複数のビット線1904に結合される。バス1905上のアドレスは、行デコーダ1903及び列デコーダ1905に供給される。ブロック1906のセンス増幅器及びデータイン構造は、データバス1907を通じて列デコーダ1903に結合される。データインライン1911を通じたデータは、集積回路1950の入力/出力ポート又は集積回路1950の内部若しくは外部の他のデータ源からブロック1906のデータイン構造に供給される。データアウトライン1915を通じたデータは、ブロック1906のセンス増幅器から集積回路1950の入力/出力ポート又は集積回路1950の内部若しくは外部の他のデータ源に供給される。バイアス配置状態マシン1909は、消去検証電圧やプログラム検証電圧のようなバイアス配置電源1908の印加と、バンド間電流のようなメモリセルのプログラム、消去及び読出しの配置を制御する。アレイを、プロセッサ、他のメモリアレイ、プログラマブル論理、専用の論理等の他のモージュールと集積回路上で結合することができる。
【0044】
本発明を好適な実施の形態及び既に説明した例を参照して開示したが、これらの例は、説明のためのものであり、制限する意図はない。ここで説明した製造工程及び構造は、完全な集積回路の製造の完全な処理フローをカバーしない。本発明を、従来の又は開発された種々の集積回路製造技術と関連して実施することができる。変更及び変形は当業者によって容易に実現され、これらの変更及び変形は、本発明の範囲内にある。
【特許請求の範囲】
【請求項1】
ソース領域及びドレイン領域を有する表面を有し、前記ソース領域及び前記ドレイン領域がチャネル領域によって分離された半導体基板と、
前記チャネル領域の上の前記基板の表面上に配置された3nmを超える実質的なゲート絶縁膜厚を有するトンネル障壁絶縁体構造、前記トンネル障壁絶縁体構造及び前記チャネル領域の上に配置された導電層、前記導電層及び前記チャネル領域の上に配置された電子捕獲構造、並びに前記電子捕獲構造及び前記チャネル領域の上に配置された上側絶縁体構造を有する、前記チャネル上の多層スタックと、
前記上側絶縁体構造及び前記チャネル領域の上に配置された上側導電層とを具えるメモリセル。
【請求項2】
請求項1記載のメモリセルにおいて、前記チャネル領域が、ソース−ドレイン間の長さ及び45nm未満の長さに垂直な幅を有することを特徴とするメモリセル。
【請求項3】
請求項1記載のメモリセルにおいて、前記多層スタックが実質的なゲート絶縁膜厚を有し、前記チャネル領域が、ソース−ドレイン間の長さ及び前記多層スタックの実質的なゲート絶縁膜厚保の1.5倍未満の長さに垂直な幅を有することを特徴とするメモリセル。
【請求項4】
請求項1記載のメモリセルにおいて、前記チャネル領域が、ソース−ドレイン間の長さ及び前記長さに垂直な幅を有する有効エリアを有し、前記導電層が、前記チャネル領域の有効エリアの幅にほぼ等しい幅を有することを特徴とするメモリセル。
【請求項5】
請求項1記載のメモリセルにおいて、前記トンネル障壁絶縁体構造が酸化シリコンを含むことを特徴とするメモリセル。
【請求項6】
請求項1記載のメモリセルにおいて、前記トンネル障壁絶縁体構造が窒化シリコンを含むことを特徴とするメモリセル。
【請求項7】
請求項1記載のメモリセルにおいて、前記トンネル障壁絶縁体構造が、バンドギャップ操作されたトンネル障壁構造を具えることを特徴とするメモリセル。
【請求項8】
請求項1記載のメモリセルにおいて、前記導電層が、ドープされた半導体材料を含むことを特徴とするメモリセル。
【請求項9】
請求項1記載のメモリセルにおいて、前記導電層が、6nm未満の厚さを有するドープされたポリシリコンを含むことを特徴とするメモリセル。
【請求項10】
請求項1記載のメモリセルにおいて、前記導電層が金属を含むことを特徴とするメモリセル。
【請求項11】
請求項1記載のメモリセルにおいて、前記電荷捕獲構造が窒化シリコンを含むことを特徴とするメモリセル。
【請求項12】
請求項1記載のメモリセルにおいて、前記電荷捕獲構造が、酸化シリコン層と、前記酸化シリコン層の上に配置された窒化シリコン層とを具えることを特徴とするメモリセル。
【請求項13】
半導体基板上のメモリセルのアレイと、
前記基板においてチャネル領域によって分離されるソース領域及びドレイン領域と、前記チャネル領域の上に配置された3μmを超える実質的なゲート酸化膜厚を有するトンネル障壁絶縁体構造と、前記トンネル障壁絶縁体構造及び前記チャネル領域の上に配置された導電層と、前記導電層及び前記チャネル領域の上に配置された電荷捕獲構造と、前記電荷捕獲構造の上に配置された上側絶縁体構造と、前記上側絶縁体構造及び前記チャネル領域の上に配置された上側導電層とを具えるメモリセルと、
行デコーダと、
列デコーダと、
センス増幅器と、
少なくとも一つの入力ポートと、
少なくとも一つの出力ポートと、
データイン構造と、
バイアス配置状態マシンとを具える記憶装置。
【請求項14】
半導体基板の表面上に3nmを超える実質的なゲート酸化膜厚を有するトンネル障壁絶縁体構造を形成し、前記トンネル障壁絶縁体構造の上に導電層を形成し、前記導電層の上に電荷捕獲構造を形成し、前記電荷捕獲構造の上に上側絶縁体構造を形成し、前記上側絶縁体構造の上に上側導電層を形成し、
前記半導体基板の表面にドーパントを注入してソース領域及びドレイン領域を形成して、前記チャネル領域を分離するとともに、前記チャネル領域を前記トンネル障壁絶縁体構造より下にする、メモリセルの製造方法。
【請求項15】
請求項14記載の方法において、複数のメモリセルを具えるメモリセルを形成することを特徴とするメモリセルの製造方法。
【請求項16】
請求項14記載の方法において、前記トンネル障壁絶縁体構造が、3〜6nmの範囲の厚さを有する酸化シリコンを含むことを特徴とするメモリセルの製造方法。
【請求項17】
請求項14記載の方法において、前記トンネル障壁絶縁体構造の形成が、複数の絶縁体層を形成することによるバンドギャップ操作されたトンネル障壁構造の形成を具えることを特徴とするメモリセルの製造方法。
【請求項18】
請求項14記載の方法において、前記導電層が、6nm未満の厚さを有するポリシリコンを含むことを特徴とするメモリセルの製造方法。
【請求項19】
請求項14記載の方法において、前記電子捕獲構造が、4〜8nmの範囲の厚さを有する窒化シリコンを含むことを特徴とするメモリセルの製造方法。
【請求項20】
請求項14記載の方法において、前記トンネル絶縁体構造の形成が、絶縁体層の形成及び前記絶縁体層上の電子捕獲層の形成を具えることを特徴とするメモリセルの製造方法。
【請求項21】
請求項14記載の方法において、前記上側絶縁体構造が、5〜9nmの範囲の厚さを有する酸化シリコンを含むことを特徴とするメモリセルの製造方法。
【請求項22】
請求項14記載の方法において、前記上側導電層が、約50nmの厚さを有するポリシリコンを含むことを特徴とするメモリセルの製造方法。
【請求項23】
3nm未満の大きさの実質的なゲート酸化膜厚を有するトンネル障壁絶縁体構造を半導体基板の表面上に形成し、前記トンネル障壁絶縁体構造の上に導電層を形成し、前記導電層の上に電荷捕獲構造を形成し、前記電子捕獲構造の上に上側絶縁体構造を形成し、前記上側絶縁体構造の上に上側導電層を形成し、前記上側導電層の上にハードマスク層を形成し、
全ての層及び全ての構造を貫く複数のメモリセル間並びに基板に絶縁材料の複数の絶縁構造を形成し、
前記ハードマスク層を剥離し、
前記トンネル障壁絶縁体構造並びに前記トンネル障壁絶縁体構造の上に配置された全ての層及び全ての構造をエッチングすることによってメモリセルの複数の行を形成し、
前記半導体基板の表面にドーパントを注入することによってソース領域及びドレイン領域を形成して、前記ソース領域及び前記ドレイン領域の対をメモリセルチャネル領域によって分離するとともに、前記チャネル領域を前記トンネル障壁絶縁体構造より下にすることを特徴とするメモリセルのアレイの製造方法。
【請求項24】
請求項23記載のメモリセルのアレイの製造方法において、前記ハードマスク層が、約100nmの厚さを有する窒化シリコンを含むことを特徴とするメモリセルのアレイの製造方法。
【請求項25】
請求項23記載のメモリセルのアレイの製造方法において、絶縁材料の分離構造が酸化シリコンを含むことを特徴とするメモリセルのアレイの製造方法。
【請求項26】
請求項23記載のメモリセルのアレイの製造方法において、複数の分離構造の形成による余分な酸化物の除去が化学機械研磨を含むことを特徴とするメモリセルのアレイの製造方法。
【請求項27】
請求項23記載のメモリセルのアレイの製造方法において、前記ハードマスク層の剥離後の前記上側導電層からの酸化物の除去が、湿式のフッ化水素溶液の浸漬エッチングを具えることを特徴とするメモリセルのアレイの製造方法。
【請求項1】
ソース領域及びドレイン領域を有する表面を有し、前記ソース領域及び前記ドレイン領域がチャネル領域によって分離された半導体基板と、
前記チャネル領域の上の前記基板の表面上に配置された3nmを超える実質的なゲート絶縁膜厚を有するトンネル障壁絶縁体構造、前記トンネル障壁絶縁体構造及び前記チャネル領域の上に配置された導電層、前記導電層及び前記チャネル領域の上に配置された電子捕獲構造、並びに前記電子捕獲構造及び前記チャネル領域の上に配置された上側絶縁体構造を有する、前記チャネル上の多層スタックと、
前記上側絶縁体構造及び前記チャネル領域の上に配置された上側導電層とを具えるメモリセル。
【請求項2】
請求項1記載のメモリセルにおいて、前記チャネル領域が、ソース−ドレイン間の長さ及び45nm未満の長さに垂直な幅を有することを特徴とするメモリセル。
【請求項3】
請求項1記載のメモリセルにおいて、前記多層スタックが実質的なゲート絶縁膜厚を有し、前記チャネル領域が、ソース−ドレイン間の長さ及び前記多層スタックの実質的なゲート絶縁膜厚保の1.5倍未満の長さに垂直な幅を有することを特徴とするメモリセル。
【請求項4】
請求項1記載のメモリセルにおいて、前記チャネル領域が、ソース−ドレイン間の長さ及び前記長さに垂直な幅を有する有効エリアを有し、前記導電層が、前記チャネル領域の有効エリアの幅にほぼ等しい幅を有することを特徴とするメモリセル。
【請求項5】
請求項1記載のメモリセルにおいて、前記トンネル障壁絶縁体構造が酸化シリコンを含むことを特徴とするメモリセル。
【請求項6】
請求項1記載のメモリセルにおいて、前記トンネル障壁絶縁体構造が窒化シリコンを含むことを特徴とするメモリセル。
【請求項7】
請求項1記載のメモリセルにおいて、前記トンネル障壁絶縁体構造が、バンドギャップ操作されたトンネル障壁構造を具えることを特徴とするメモリセル。
【請求項8】
請求項1記載のメモリセルにおいて、前記導電層が、ドープされた半導体材料を含むことを特徴とするメモリセル。
【請求項9】
請求項1記載のメモリセルにおいて、前記導電層が、6nm未満の厚さを有するドープされたポリシリコンを含むことを特徴とするメモリセル。
【請求項10】
請求項1記載のメモリセルにおいて、前記導電層が金属を含むことを特徴とするメモリセル。
【請求項11】
請求項1記載のメモリセルにおいて、前記電荷捕獲構造が窒化シリコンを含むことを特徴とするメモリセル。
【請求項12】
請求項1記載のメモリセルにおいて、前記電荷捕獲構造が、酸化シリコン層と、前記酸化シリコン層の上に配置された窒化シリコン層とを具えることを特徴とするメモリセル。
【請求項13】
半導体基板上のメモリセルのアレイと、
前記基板においてチャネル領域によって分離されるソース領域及びドレイン領域と、前記チャネル領域の上に配置された3μmを超える実質的なゲート酸化膜厚を有するトンネル障壁絶縁体構造と、前記トンネル障壁絶縁体構造及び前記チャネル領域の上に配置された導電層と、前記導電層及び前記チャネル領域の上に配置された電荷捕獲構造と、前記電荷捕獲構造の上に配置された上側絶縁体構造と、前記上側絶縁体構造及び前記チャネル領域の上に配置された上側導電層とを具えるメモリセルと、
行デコーダと、
列デコーダと、
センス増幅器と、
少なくとも一つの入力ポートと、
少なくとも一つの出力ポートと、
データイン構造と、
バイアス配置状態マシンとを具える記憶装置。
【請求項14】
半導体基板の表面上に3nmを超える実質的なゲート酸化膜厚を有するトンネル障壁絶縁体構造を形成し、前記トンネル障壁絶縁体構造の上に導電層を形成し、前記導電層の上に電荷捕獲構造を形成し、前記電荷捕獲構造の上に上側絶縁体構造を形成し、前記上側絶縁体構造の上に上側導電層を形成し、
前記半導体基板の表面にドーパントを注入してソース領域及びドレイン領域を形成して、前記チャネル領域を分離するとともに、前記チャネル領域を前記トンネル障壁絶縁体構造より下にする、メモリセルの製造方法。
【請求項15】
請求項14記載の方法において、複数のメモリセルを具えるメモリセルを形成することを特徴とするメモリセルの製造方法。
【請求項16】
請求項14記載の方法において、前記トンネル障壁絶縁体構造が、3〜6nmの範囲の厚さを有する酸化シリコンを含むことを特徴とするメモリセルの製造方法。
【請求項17】
請求項14記載の方法において、前記トンネル障壁絶縁体構造の形成が、複数の絶縁体層を形成することによるバンドギャップ操作されたトンネル障壁構造の形成を具えることを特徴とするメモリセルの製造方法。
【請求項18】
請求項14記載の方法において、前記導電層が、6nm未満の厚さを有するポリシリコンを含むことを特徴とするメモリセルの製造方法。
【請求項19】
請求項14記載の方法において、前記電子捕獲構造が、4〜8nmの範囲の厚さを有する窒化シリコンを含むことを特徴とするメモリセルの製造方法。
【請求項20】
請求項14記載の方法において、前記トンネル絶縁体構造の形成が、絶縁体層の形成及び前記絶縁体層上の電子捕獲層の形成を具えることを特徴とするメモリセルの製造方法。
【請求項21】
請求項14記載の方法において、前記上側絶縁体構造が、5〜9nmの範囲の厚さを有する酸化シリコンを含むことを特徴とするメモリセルの製造方法。
【請求項22】
請求項14記載の方法において、前記上側導電層が、約50nmの厚さを有するポリシリコンを含むことを特徴とするメモリセルの製造方法。
【請求項23】
3nm未満の大きさの実質的なゲート酸化膜厚を有するトンネル障壁絶縁体構造を半導体基板の表面上に形成し、前記トンネル障壁絶縁体構造の上に導電層を形成し、前記導電層の上に電荷捕獲構造を形成し、前記電子捕獲構造の上に上側絶縁体構造を形成し、前記上側絶縁体構造の上に上側導電層を形成し、前記上側導電層の上にハードマスク層を形成し、
全ての層及び全ての構造を貫く複数のメモリセル間並びに基板に絶縁材料の複数の絶縁構造を形成し、
前記ハードマスク層を剥離し、
前記トンネル障壁絶縁体構造並びに前記トンネル障壁絶縁体構造の上に配置された全ての層及び全ての構造をエッチングすることによってメモリセルの複数の行を形成し、
前記半導体基板の表面にドーパントを注入することによってソース領域及びドレイン領域を形成して、前記ソース領域及び前記ドレイン領域の対をメモリセルチャネル領域によって分離するとともに、前記チャネル領域を前記トンネル障壁絶縁体構造より下にすることを特徴とするメモリセルのアレイの製造方法。
【請求項24】
請求項23記載のメモリセルのアレイの製造方法において、前記ハードマスク層が、約100nmの厚さを有する窒化シリコンを含むことを特徴とするメモリセルのアレイの製造方法。
【請求項25】
請求項23記載のメモリセルのアレイの製造方法において、絶縁材料の分離構造が酸化シリコンを含むことを特徴とするメモリセルのアレイの製造方法。
【請求項26】
請求項23記載のメモリセルのアレイの製造方法において、複数の分離構造の形成による余分な酸化物の除去が化学機械研磨を含むことを特徴とするメモリセルのアレイの製造方法。
【請求項27】
請求項23記載のメモリセルのアレイの製造方法において、前記ハードマスク層の剥離後の前記上側導電層からの酸化物の除去が、湿式のフッ化水素溶液の浸漬エッチングを具えることを特徴とするメモリセルのアレイの製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公開番号】特開2012−216876(P2012−216876A)
【公開日】平成24年11月8日(2012.11.8)
【国際特許分類】
【外国語出願】
【出願番号】特願2012−177071(P2012−177071)
【出願日】平成24年8月9日(2012.8.9)
【分割の表示】特願2007−217239(P2007−217239)の分割
【原出願日】平成19年8月23日(2007.8.23)
【出願人】(503337416)旺宏電子股▲ふん▼有限公司 (2)
【Fターム(参考)】
【公開日】平成24年11月8日(2012.11.8)
【国際特許分類】
【出願番号】特願2012−177071(P2012−177071)
【出願日】平成24年8月9日(2012.8.9)
【分割の表示】特願2007−217239(P2007−217239)の分割
【原出願日】平成19年8月23日(2007.8.23)
【出願人】(503337416)旺宏電子股▲ふん▼有限公司 (2)
【Fターム(参考)】
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