フィン型不揮発性メモリ素子
【課題】不揮発性メモリ素子は小型化や低消費電力化の要求がある。不揮発性メモリ素子をフィン型とすれば小型化できるが、バルク領域に正しく電位を印加できないので正しく情報の書き込みと消去とができなかった。
【解決手段】本発明のフィン型不揮発性メモリ素子は、不揮発性メモリ素子のゲート電極とは別に、バルク領域に直接電位を印加するバルク電極を設けた。これにより、バルク領域の電位を自由に印加できるようになり、正しく情報が書き込み及び消去できるようになる。また、バルク電位を自由に可変できるので、書き込みや消去にかかる電圧を低下させることもでき、低消費電力化を行える。
【解決手段】本発明のフィン型不揮発性メモリ素子は、不揮発性メモリ素子のゲート電極とは別に、バルク領域に直接電位を印加するバルク電極を設けた。これにより、バルク領域の電位を自由に印加できるようになり、正しく情報が書き込み及び消去できるようになる。また、バルク電位を自由に可変できるので、書き込みや消去にかかる電圧を低下させることもでき、低消費電力化を行える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子に関し、特に電気的な書き込み及び消去が可能な不揮発性メモリ素子に関する。
【背景技術】
【０００２】
不揮発性メモリ素子では、ゲート電極から印加する書き込み電圧によって、チャネル領域と平面的に重なるメモリ絶縁膜の内部に設けている電荷蓄積層に、電荷（電子またはホール）を注入させることで情報の書き込みを行う。
電荷蓄積層に注入された電荷によって、不揮発性メモリ素子のしきい値電圧が変化する。これを利用して、書き込み状態や、あるいは消去状態を判定する。
例えば、電子を注入することで書き込み状態と設定したしきい値にし、ホールを注入することで消去状態と設定したしきい値にするのである。換言すると、設定したしきい値になるように電荷を注入するのである。
【０００３】
一般的な不揮発性メモリ素子は、半導体基板（以下、バルク領域と記載する）内部に設けるチャネル領域の上部にメモリ絶縁膜を備え、このメモリ絶縁膜の上部にゲート電極を備え、ゲート電極とバルクとが整合する両端部にソース領域とドレイン領域とを備えた、ＭＯＳＦＥＴ（電界効果トランジスタ）構造を有している。
【０００４】
近年、不揮発性メモリ素子を備えた半導体装置は、大容量化、小型化のためにゲート電極の縮小を始めとする微細化が進められている。また、電荷蓄積層を形成する積層膜の材料の改良により、情報の記憶量を増大させている。
【０００５】
不揮発性メモリ素子の電荷蓄積層は、導電膜と絶縁膜とを用いる場合がある。前者の代表的な例は、フローティングゲート型メモリ素子が知られており、後者の一例としてＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型メモリ素子がある。
【０００６】
フローティングゲート型メモリ素子のうちで代表的なものは、フラッシュメモリ素子がある。フラッシュメモリ素子は、電荷蓄積層として導電型の材料、例えばポリシリコンを用いている。
【０００７】
フラッシュメモリ素子のメモリ絶縁膜は、半導体基板側に、電荷を選択的にチャネル領域からトンネリングさせる第１の絶縁膜（トンネル絶縁膜）を設けており、その上部に電荷蓄積層がある。そしてその上部に、ゲート電極からの不必要な電荷の注入を防止する第２の絶縁膜（トップ絶縁膜）を設けており、これら２つの絶縁膜で導電性の電荷蓄積膜を囲う構成となっている。
【０００８】
フラッシュメモリ素子は、電荷蓄積層が導電型であるため、第１の絶縁膜（トンネル絶縁膜）に少しでも欠陥があると、半導体基板側にすぐさま電荷が逃げてしまう。このため、電荷を保持する特性を向上させるためには第１の絶縁膜の膜厚を増大しなければならない。
【０００９】
しかし、第１の絶縁膜の膜厚の増加は、情報の書き込みの際に、バルク領域のチャネルから電荷蓄積層に電荷をトンネリングさせる確率を低下させてしまうため、書き込み電圧や消去電圧を高電圧にする必要がある。このため、小型化、低消費電流化（低電圧化）には不利である。
【００１０】
ＭＯＮＯＳ型メモリ素子は、電荷蓄積層に絶縁膜であるシリコン窒化膜を用いている。電荷蓄積層が絶縁膜であるから、第１の絶縁膜に少しの欠陥があったとしても、半導体基板側にすべての電荷が逃げてしまうことはない。このため、第１の絶縁膜の膜厚を必要以上に増大させる必要がない。
【００１１】
このため、比較低電圧で情報の書き込みと消去とを行えるメモリ素子として注目を集めている。このような電荷蓄積層を持つＭＯＮＯＳ型メモリ素子のメモリ絶縁膜は、第１の絶縁膜（トンネル絶縁膜）、電荷蓄積層、第２の絶縁膜（トップ絶縁膜）を積層した構造である。
【００１２】
このようにＭＯＮＯＳ型メモリ素子は優れた特徴があり、様々なＭＯＮＯＳ型メモリ素子が提案されている（例えば、特許文献１参照。）。
特許文献１に示した従来技術は、電荷蓄積層を２層構造としたものである。このようにすることによって、不揮発性メモリ素子としてのデータ保持特性を向上させることができる。
【００１３】
ところで、近年の電子機器はさらに小型化や低消費電力化する流れがあり、搭載する半導体装置も低消費電力化は必要不可欠となっている。このため、さらになる小型化や低消費電力化を可能とした新たな半導体素子が提案されてきている。そのような新たな半導体素子の代表的なものの１つとして、フィン型電界効果トランジスタが提案されている（例えば、特許文献２参照。）。
【００１４】
フィン型電界効果トランジスタとは、起立型のチャネル領域を有するＭＯＳＦＥＴである。半導体基板の上部に絶縁膜を設け、その上部に形成する半導体層（単結晶シリコン材料）に、ソース領域やドレイン領域、バルク領域（この中にチャネル領域を形成する）を備える。この半導体層の形状が魚のヒレに似ていることからフィン型電界効果トランジスタと呼ばれている。
【００１５】
フィン型電界効果トランジスタは、このように半導体基板の上部に起立した半導体層を有しているため、半導体基板内にチャネル領域を有する通常のＭＯＳＦＥＴと比べて小型化できるという特徴がある。また、半導体層が半導体基板と分離されている構造に起因して、リーク電流が少ないという特徴もある。
【００１６】
特許文献２に示した従来技術も同様であり、さらに高性能化を目指し、ソース領域やドレイン領域のコンタクト抵抗を低減させる構造を提案している。抵抗が下がれば高速スイッチングが可能になるとと共に、低消費電力化もできる。このように、フィン型電界効果トランジスタは、小型化、高性能化の提案も盛んであり、近年注目されている技術である。
【００１７】
そして近年では、不揮発性メモリ素子もこのようなフィン型電界効果トランジスタで構成する試みがなされている。このような構成は、不揮発性メモリ素子の更なる小型化への試みとして注目されている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００６−２２９２３３号公報（第１０項、第３図）
【特許文献２】特開２００６−１９６８２２号公報（第５項、第２図）
【発明の概要】
【発明が解決しようとする課題】
【００１９】
確かに不揮発性メモリ素子をフィン型電界効果トランジスタで構成すると、従来知られている不揮発性メモリ素子に比べて小型化できるという利点がある。
しかし、フィン型電界効果トランジスタは、ソース領域やドレイン領域、バルク領域といった構成が、半導体基板上に起立した半導体層に設けているため、不揮発性メモリ素子に情報を書き込んだり消去したりするときに、バルク領域の電位を固定できないという問題がある。
【００２０】
これでは、書き込み電圧や消去電圧をゲート電極から印加しても、バルク領域との間で電位差が安定せず、正しい書き込みや消去を行わせることができない。
【００２１】
本発明は、上述のような課題を解決するためになされたものであって、高集積化と、安定した書き込み及び消去とを実現する不揮発性メモリ素子を提供するものである。
【課題を解決するための手段】
【００２２】
上記課題を解決するために本発明の半導体装置は次のような構成を採用する。
【００２３】
半導体基板上に設ける絶縁膜と、この絶縁膜上に設ける半導体層と、を備え、半導体層の所定の部分にバルク領域、ソース領域、チャネル領域、ドレイン領域を備え、チャネル領域の半導体層表面に第１の絶縁膜と電荷蓄積層と第２の絶縁膜との積層膜であるメモリ絶縁膜を備え、このメモリ絶縁膜を介してチャネル領域に電界を印加するためのゲート電極を備え、バルク領域に所定の電位を印加するためのバルク電極を、ゲート電極と別に備えることを特徴とする。
【００２４】
このような構成にすることで、小型で、正しく情報の書き込み及び消去ができるフィン型不揮発性メモリ素子を構成できる。
【００２５】
バルク領域は、ゲート電極と平面的に重ならない部分にも設けるようにしてもよい。
【００２６】
このような構成にすることにより、バルク電極をゲート電極と平面的に並べて配置できるので、配線のレイアウトがし易くなる。
【発明の効果】
【００２７】
本発明のフィン型不揮発性メモリ素子は、バルク領域に所定の電圧を印加するためのバルク電極を有しているため、フィン型電界効果トランジスタの不揮発性メモリ素子であっても、正しく情報の書き込みや消去ができる。
【００２８】
さらに、バルク電極を備えるため、単一電圧でも書き込みや消去が可能となり、情報の書き込みや消去のために複数の電圧発生手段が不要とすることもできる。このため、回路規模を縮小でき、半導体装置のチップサイズの縮小も可能となる。
【図面の簡単な説明】
【００２９】
【図１】本発明のフィン型不揮発性メモリ素子の第１の実施形態を説明する平面図である。
【図２】本発明のフィン型不揮発性メモリ素子の第１の実施形態を説明する鳥瞰図及び平面図である。
【図３】本発明のフィン型不揮発性メモリ素子の第１の実施形態を説明する断面図である。
【図４】本発明のフィン型不揮発性メモリ素子の第２の実施形態を説明する平面図である。
【図５】本発明のフィン型不揮発性メモリ素子の第２の実施形態を説明する断面図である。
【発明を実施するための形態】
【００３０】
本名発明のフィン型不揮発性メモリ素子の特徴は、不揮発性メモリ素子のゲート電極とは別に、バルク領域に直接電位を印加するバルク電極を設けることにより、情報の書き込み及び消去時にバルク領域の電位を任意に固定することができるのである。バルク領域に絶縁膜などの他の膜を介して電界を印加するのではなく、バルク電極をベルク領域に接触させ、直接電圧を印加するのである。
【００３１】
以下、本発明のフィン型不揮発性メモリ素子の２つの実施形態を、図面を用いて説明する。
第１の実施形態は、ゲート電極と半導体層とがオーバーラップしない部分にもバルク領域を設ける例である。第２の実施形態は、ゲート電極と半導体層とがオーバーラップしない部分にはバルク領域を設けない例である。説明にあっては、不揮発性メモリ素子をＭＯＮＯＳ型のメモリ素子を用いる例で説明する。そして、各図は、発明に関係ない部分を省略した模式図とする。そして説明にあっては同じ機能を有するものには同じ番号を付与している。
【実施例１】
【００３２】
［第１の実施形態の構成の説明：図１、図２、図３］
フィン型不揮発性メモリ素子の第１の実施形態を図１、図２、図３を用いて説明する。図１は不揮発性メモリ素子の平面図、図２はこの不揮発性メモリ素子の鳥瞰図及び平面図、図３は、図２に示す２つ切断線で切断したそれぞれの様子を示す断面図である。
【００３３】
図１は不揮発性メモリ素子の平面図である。図１（ａ）と図１（ｂ）との違いは、バルク領域の形状である。
【００３４】
図２は、図１（ｂ）に示す構成を例にして鳥瞰図及び平面図としたものである。図２（ａ）は、図１（ｂ）の構成の鳥瞰図である。図面手前側がソース領域となっている。この図は、説明しやすいように、ゲート電極の下部のメモリ絶縁膜を示している。
図２（ｂ）は、図２（ａ）に示すゲート電極の上面から見た平面図であり、２つの切断線の様子を説明するための図である。
図２に示す例でも、ソース電極やドレイン電極、コンタクトホールなどは省略している。
【００３５】
図３は、図２（ｂ）の切断線の断面の様子を示す断面図であり、図３（ａ）は、図２（ｂ）の切断線Ａ−Ａ´によるものであり、図３（ｂ）は、図２（ｂ）の切断線Ｂ−Ｂ´によるものである。
【００３６】
まず、第１の実施形態の構成を説明する。
図１から図３において、１０は半導体基板、１１は絶縁膜、１２はバルク領域（例えば、Ｐ型）、１３，１３ａ，１３ｂはソース領域（例えば、Ｎ型）、１４，１４ａ，１４ｂはドレイン領域（例えば、Ｎ型）、１６は半導体基板１上の絶縁膜１１の上部に起立した半導体層、２１は第１の絶縁膜（トンネル絶縁膜）、２２は第２の絶縁膜（トップ絶縁膜）、２３は電荷蓄積層、２４はメモリ絶縁膜、２５はゲート電極である。３０はバルク電極、４１はソース電極、４２はドレイン電極、３２はコンタクトホールである。
【００３７】
図１及び図２に示すように、例えば、シリコンなどの半導体基板１０の上部にシリコン酸化膜などの絶縁膜１１が形成されている。この絶縁膜１１の所定の領域、フィン型不揮
発性メモリ素子を形成したい部分に単結晶シリコンなどの半導体層１６を設けている。
【００３８】
このような構成は、例えば、絶縁膜１１の上部に知られているＣＶＤ法を用いてアモルファスシリコン膜を形成し、熱処理を施して単結晶シリコンの半導体膜を形成し、その後この半導体膜を所定の形状にエッチング加工して半導体層１６を形成する。
【００３９】
また、例えば、知られているＳＯＩ基板を用いることもできる。ＳＯＩ基板を用いると、シリコン半導体基板の上部にシリコン酸化膜があり、その上部（表面）にシリコン単結晶が形成されているから、これを所定の形状にエッチング加工するなどして、半導体層１６を形成する。
【００４０】
半導体層１６の表面に、トンネル絶縁膜となる第１の絶縁膜２１、電荷をトラップするための電荷蓄積層２３、トップ絶縁膜である第２の絶縁膜２２を順次積層して、メモリ絶縁膜２４を形成している。この構造によりＭＯＮＯＳ型のメモリ絶縁膜となる。
このメモリ絶縁膜２４は、例えば、半導体基板１０の表面全面に形成し、半導体層１６の所定の部分のみに残すように構成する。そして、このメモリ絶縁膜２４を覆うようにゲート電極２５を設けている。ゲート電極２５やメモリ絶縁膜２４は、半導体層１６に直交してこれを跨ぐようになっている。
【００４１】
半導体層１６は、ゲート電極２５（及びメモリ絶縁膜２４）がオーバーラップしている部分がバルク領域１２となっている。このゲート電極２５で分かつ半導体層１６に、ソース領域（１３，１３ａ，１３ｂ）とドレイン領域（１４，１４ａ，１４ｂ）とを設けている。
そして、図１及び図２に示すように、このソース領域やドレイン領域の側にバルク領域１２を延在して設けている。この第１の実施形態は、ゲート電極２５と半導体層１６とがオーバーラップしない部分にもバルク領域１２を設けている。
図１（ａ）に示す例では、平面的にバルク領域１２は「Ｔ」字型に形成しており、図１（ｂ）に示す例では、「＋」字型に形成している。
【００４２】
図１（ａ）に示す例のような構成にすることで、ソース領域及びドレイン領域の面積を小さくできるため、フィン型不揮発性メモリ素子の高集積化に有利となる。図１（ｂ）に示す例のような構成にすることで、ソース領域及びドレイン領域を複数設けることにより、フィン型不揮発性メモリ素子が動作する時の駆動電流を大きくすることができ、動作が安定するという利点がある。
【００４３】
図１（ａ）と図１（ｂ）とに例示した構成は、フィン型不揮発性メモリ素子の使用条件により選択すればよいが、いずれの例もこのような構成であれば、バルク電極３０をゲート電極２５と平面的に並べて配置できるので、配線のレイアウトがし易くなるという特徴もある。
【００４４】
図３（ａ）に示すように、半導体層１６の上部のゲート電極２５と対向するバルク領域１２には、チャネル領域１５が形成され、このチャネル領域１５を介して、ソース領域とドレイン領域とが導通する。詳しくは、半導体層１２の上面のゲート電極２４（及びメモリ絶縁膜２４）側のバルク領域１２の表面に、チャネル領域１５が形成される。
【００４５】
図２に示す切断線Ｂ−Ｂ´は、ソース領域１３ａとバルク領域１２とドレイン領域１４ａ（図２には図示しない）とを切る線であるから、図３（ｂ）に示すように、半導体層１６の図面中央がバルク領域１２となり、その左右にソース領域１３ａとドレイン領域１４ａとが配置している。バルク領域１２に形成されるチャネル領域１５は、ゲート電極２５に印加する電圧により発生するものである。この図２（ｂ）については省略している。
【００４６】
［第１の実施形態の動作の説明］
図１から図３に示す不揮発性メモリ素子に情報を書き込む場合を説明する。
情報の書き込み及び消去の動作は、図１（ａ）と図１（ｂ）とに示す例では変わりがないが、図１（ａ）に示す例で説明する。
不揮発性メモリ素子への情報の書き込みや消去方法は様々な手法がある。不揮発性メモリ素子がＰ型チャネルなのかＮ型チャネルなのか、ソース領域、ドレイン領域、バルク領域の不純物濃度などによって変わる。ここでは、一例を説明する。
【００４７】
情報の書き込みは、例えば、ゲート電極２５に９Ｖ、バルク領域１２とソース領域１３とドレイン領域１４とに０Ｖを印加する。バルク電極３０により、バルク領域１２には直接０Ｖが印加されているから、この領域の電位は安定する。これにより、このバルク領域１２に対してゲート電極２５には、９Ｖの電位差が加わることになる。ゲート電極２５からの正の電界により、チャネル領域１５から電子が第１の絶縁膜２１を貫通して電荷蓄積層２３に注入される。これにより、情報が書き込まれたことになる。
【００４８】
情報の消去は、例えば、ゲート電極２５に−３Ｖ、バルク電極３０とソース電極４１とに０Ｖ、ドレイン電極４２に＋６Ｖを印加する。このようにすると、電荷蓄積層２３にチャネル領域１５よりホールを注入することができる。電荷蓄積層２３に捕獲されていた電子は、注入されたホールで中和される。これにより、情報が消去されたことになる。
【００４９】
このような書き込みや消去方法は、バルク領域１２の電位を固定することができたので実現可能である。すでに説明したように、不揮発性メモリ素子の構成を単にフィン型電界効果トランジスタとしただけでは実現できないのである。
【００５０】
以上説明した情報の書き込みや消去の手法は一例である。バルク電極によりバルク領域に対して電位を自由にそして直接印加できるため、バルク領域に印加する電圧のみならず、ゲート電極に印加する電圧、ドレイン電極やソース電極に印加する電圧などを変えることで、より低い電圧で書き込みや消去を行えるようになる。
【００５１】
例えば、情報の書き込みの際は、ゲート電極２５に０Ｖ、バルク電極３０に−７Ｖ、ソース電極４１に−７Ｖ、ドレイン電極４２に０Ｖを印加するのである。これによりバルク領域１２に対してゲート電極２５には、７Ｖの電位差が加わることになる。
【００５２】
また、例えば情報の消去は、ゲート電極２５に−７Ｖ、バルク電極３０に０Ｖ、ソース電極４１に０Ｖ、ドレイン電極４２に０Ｖを印加するのである。このようにすれば、単一電圧でも書き込みや消去が可能となり、情報の書き込みや消去のために複数の電圧発生手段が不要とすることもできる。
【実施例２】
【００５３】
［第２の実施形態の構成の説明：図４、図５］
次に、フィン型不揮発性メモリ素子の第２の実施形態を図４、図５を用いて説明する。図４は、不揮発性メモリ素子の平面図、図５は、図４に示す切断線Ｃ−Ｃ´で切断した様子を示す断面図である。図５において、３１は層間絶縁膜である。なお、図５は、図面左右方向を短縮して表示している。
【００５４】
第２の実施形態は、ゲート電極と半導体層とがオーバーラップしない部分にはバルク領域を設けない例である。この例では、バルク領域は、半導体層のゲート電極の直下の部分となっている。
【００５５】
図４及び図５に示すように、半導体層１６に直交してこれを跨ぐようにゲート電極２５が配置されているが、このゲート電極２５を分割し、その間半導体層１６のバルク領域１２と接続できるように、バルク電極３０を設けている。
ゲート電極２５を分割しているため、ゲート電極に限っていえば、配線は分割したゲート電極を接続する必要があり、その分は配線がし難くなる場合があるかもしれないが、このようにすれば、さらにソース領域とドレイン領域（要するに、フィン部分）を小さくできるので、不揮発性メモリ素子全体とすればさらに小型化することができる。
なお、第２の実施形態の動作については、第１の実施形態と同様であるので説明を省略する。
【００５６】
以上説明したフィン型不揮発性メモリ素子は、ＭＯＮＯＳ型の不揮発性メモリ素子を用いる例である。すでに説明しているように、ＭＯＮＯＳ型の不揮発性メモリ素子は、比較的低電圧で情報の書き込み及び消去ができることから、不揮発性メモリ素子として使い勝手がよい素子であるが、もちろんそれに限定するものではない。フローティングゲート型メモリ素子を用いてもよいことは、無論である。
【産業上の利用可能性】
【００５７】
本発明のフィン型不揮発性メモリ素子は、不揮発性メモリ素子の高集積化と、安定した書き込み及び消去とを実現できるから、小型で低消費電力化の要求が強い携帯機器や電子機器に搭載する半導体装置として好適である。
【符号の説明】
【００５８】
１０ 半導体基板
１１ 絶縁膜
１２ バルク領域
１３，１３ａ，１３ｂ ソース領域
１４，１４ａ，１４ｂ ドレイン領域
１５ チャネル領域
１６ 半導体層
２１ 第１の絶縁膜（トンネル絶縁膜）
２２ 第２の絶縁膜（トップ絶縁膜）
２３ 電荷蓄積層
２４ メモリ絶縁膜
２５ ゲート電極
３０ バルク電極
４１ ソース電極
４２ ドレイン電極
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子に関し、特に電気的な書き込み及び消去が可能な不揮発性メモリ素子に関する。
【背景技術】
【０００２】
不揮発性メモリ素子では、ゲート電極から印加する書き込み電圧によって、チャネル領域と平面的に重なるメモリ絶縁膜の内部に設けている電荷蓄積層に、電荷（電子またはホール）を注入させることで情報の書き込みを行う。
電荷蓄積層に注入された電荷によって、不揮発性メモリ素子のしきい値電圧が変化する。これを利用して、書き込み状態や、あるいは消去状態を判定する。
例えば、電子を注入することで書き込み状態と設定したしきい値にし、ホールを注入することで消去状態と設定したしきい値にするのである。換言すると、設定したしきい値になるように電荷を注入するのである。
【０００３】
一般的な不揮発性メモリ素子は、半導体基板（以下、バルク領域と記載する）内部に設けるチャネル領域の上部にメモリ絶縁膜を備え、このメモリ絶縁膜の上部にゲート電極を備え、ゲート電極とバルクとが整合する両端部にソース領域とドレイン領域とを備えた、ＭＯＳＦＥＴ（電界効果トランジスタ）構造を有している。
【０００４】
近年、不揮発性メモリ素子を備えた半導体装置は、大容量化、小型化のためにゲート電極の縮小を始めとする微細化が進められている。また、電荷蓄積層を形成する積層膜の材料の改良により、情報の記憶量を増大させている。
【０００５】
不揮発性メモリ素子の電荷蓄積層は、導電膜と絶縁膜とを用いる場合がある。前者の代表的な例は、フローティングゲート型メモリ素子が知られており、後者の一例としてＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型メモリ素子がある。
【０００６】
フローティングゲート型メモリ素子のうちで代表的なものは、フラッシュメモリ素子がある。フラッシュメモリ素子は、電荷蓄積層として導電型の材料、例えばポリシリコンを用いている。
【０００７】
フラッシュメモリ素子のメモリ絶縁膜は、半導体基板側に、電荷を選択的にチャネル領域からトンネリングさせる第１の絶縁膜（トンネル絶縁膜）を設けており、その上部に電荷蓄積層がある。そしてその上部に、ゲート電極からの不必要な電荷の注入を防止する第２の絶縁膜（トップ絶縁膜）を設けており、これら２つの絶縁膜で導電性の電荷蓄積膜を囲う構成となっている。
【０００８】
フラッシュメモリ素子は、電荷蓄積層が導電型であるため、第１の絶縁膜（トンネル絶縁膜）に少しでも欠陥があると、半導体基板側にすぐさま電荷が逃げてしまう。このため、電荷を保持する特性を向上させるためには第１の絶縁膜の膜厚を増大しなければならない。
【０００９】
しかし、第１の絶縁膜の膜厚の増加は、情報の書き込みの際に、バルク領域のチャネルから電荷蓄積層に電荷をトンネリングさせる確率を低下させてしまうため、書き込み電圧や消去電圧を高電圧にする必要がある。このため、小型化、低消費電流化（低電圧化）には不利である。
【００１０】
ＭＯＮＯＳ型メモリ素子は、電荷蓄積層に絶縁膜であるシリコン窒化膜を用いている。電荷蓄積層が絶縁膜であるから、第１の絶縁膜に少しの欠陥があったとしても、半導体基板側にすべての電荷が逃げてしまうことはない。このため、第１の絶縁膜の膜厚を必要以上に増大させる必要がない。
【００１１】
このため、比較低電圧で情報の書き込みと消去とを行えるメモリ素子として注目を集めている。このような電荷蓄積層を持つＭＯＮＯＳ型メモリ素子のメモリ絶縁膜は、第１の絶縁膜（トンネル絶縁膜）、電荷蓄積層、第２の絶縁膜（トップ絶縁膜）を積層した構造である。
【００１２】
このようにＭＯＮＯＳ型メモリ素子は優れた特徴があり、様々なＭＯＮＯＳ型メモリ素子が提案されている（例えば、特許文献１参照。）。
特許文献１に示した従来技術は、電荷蓄積層を２層構造としたものである。このようにすることによって、不揮発性メモリ素子としてのデータ保持特性を向上させることができる。
【００１３】
ところで、近年の電子機器はさらに小型化や低消費電力化する流れがあり、搭載する半導体装置も低消費電力化は必要不可欠となっている。このため、さらになる小型化や低消費電力化を可能とした新たな半導体素子が提案されてきている。そのような新たな半導体素子の代表的なものの１つとして、フィン型電界効果トランジスタが提案されている（例えば、特許文献２参照。）。
【００１４】
フィン型電界効果トランジスタとは、起立型のチャネル領域を有するＭＯＳＦＥＴである。半導体基板の上部に絶縁膜を設け、その上部に形成する半導体層（単結晶シリコン材料）に、ソース領域やドレイン領域、バルク領域（この中にチャネル領域を形成する）を備える。この半導体層の形状が魚のヒレに似ていることからフィン型電界効果トランジスタと呼ばれている。
【００１５】
フィン型電界効果トランジスタは、このように半導体基板の上部に起立した半導体層を有しているため、半導体基板内にチャネル領域を有する通常のＭＯＳＦＥＴと比べて小型化できるという特徴がある。また、半導体層が半導体基板と分離されている構造に起因して、リーク電流が少ないという特徴もある。
【００１６】
特許文献２に示した従来技術も同様であり、さらに高性能化を目指し、ソース領域やドレイン領域のコンタクト抵抗を低減させる構造を提案している。抵抗が下がれば高速スイッチングが可能になるとと共に、低消費電力化もできる。このように、フィン型電界効果トランジスタは、小型化、高性能化の提案も盛んであり、近年注目されている技術である。
【００１７】
そして近年では、不揮発性メモリ素子もこのようなフィン型電界効果トランジスタで構成する試みがなされている。このような構成は、不揮発性メモリ素子の更なる小型化への試みとして注目されている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００６−２２９２３３号公報（第１０項、第３図）
【特許文献２】特開２００６−１９６８２２号公報（第５項、第２図）
【発明の概要】
【発明が解決しようとする課題】
【００１９】
確かに不揮発性メモリ素子をフィン型電界効果トランジスタで構成すると、従来知られている不揮発性メモリ素子に比べて小型化できるという利点がある。
しかし、フィン型電界効果トランジスタは、ソース領域やドレイン領域、バルク領域といった構成が、半導体基板上に起立した半導体層に設けているため、不揮発性メモリ素子に情報を書き込んだり消去したりするときに、バルク領域の電位を固定できないという問題がある。
【００２０】
これでは、書き込み電圧や消去電圧をゲート電極から印加しても、バルク領域との間で電位差が安定せず、正しい書き込みや消去を行わせることができない。
【００２１】
本発明は、上述のような課題を解決するためになされたものであって、高集積化と、安定した書き込み及び消去とを実現する不揮発性メモリ素子を提供するものである。
【課題を解決するための手段】
【００２２】
上記課題を解決するために本発明の半導体装置は次のような構成を採用する。
【００２３】
半導体基板上に設ける絶縁膜と、この絶縁膜上に設ける半導体層と、を備え、半導体層の所定の部分にバルク領域、ソース領域、チャネル領域、ドレイン領域を備え、チャネル領域の半導体層表面に第１の絶縁膜と電荷蓄積層と第２の絶縁膜との積層膜であるメモリ絶縁膜を備え、このメモリ絶縁膜を介してチャネル領域に電界を印加するためのゲート電極を備え、バルク領域に所定の電位を印加するためのバルク電極を、ゲート電極と別に備えることを特徴とする。
【００２４】
このような構成にすることで、小型で、正しく情報の書き込み及び消去ができるフィン型不揮発性メモリ素子を構成できる。
【００２５】
バルク領域は、ゲート電極と平面的に重ならない部分にも設けるようにしてもよい。
【００２６】
このような構成にすることにより、バルク電極をゲート電極と平面的に並べて配置できるので、配線のレイアウトがし易くなる。
【発明の効果】
【００２７】
本発明のフィン型不揮発性メモリ素子は、バルク領域に所定の電圧を印加するためのバルク電極を有しているため、フィン型電界効果トランジスタの不揮発性メモリ素子であっても、正しく情報の書き込みや消去ができる。
【００２８】
さらに、バルク電極を備えるため、単一電圧でも書き込みや消去が可能となり、情報の書き込みや消去のために複数の電圧発生手段が不要とすることもできる。このため、回路規模を縮小でき、半導体装置のチップサイズの縮小も可能となる。
【図面の簡単な説明】
【００２９】
【図１】本発明のフィン型不揮発性メモリ素子の第１の実施形態を説明する平面図である。
【図２】本発明のフィン型不揮発性メモリ素子の第１の実施形態を説明する鳥瞰図及び平面図である。
【図３】本発明のフィン型不揮発性メモリ素子の第１の実施形態を説明する断面図である。
【図４】本発明のフィン型不揮発性メモリ素子の第２の実施形態を説明する平面図である。
【図５】本発明のフィン型不揮発性メモリ素子の第２の実施形態を説明する断面図である。
【発明を実施するための形態】
【００３０】
本名発明のフィン型不揮発性メモリ素子の特徴は、不揮発性メモリ素子のゲート電極とは別に、バルク領域に直接電位を印加するバルク電極を設けることにより、情報の書き込み及び消去時にバルク領域の電位を任意に固定することができるのである。バルク領域に絶縁膜などの他の膜を介して電界を印加するのではなく、バルク電極をベルク領域に接触させ、直接電圧を印加するのである。
【００３１】
以下、本発明のフィン型不揮発性メモリ素子の２つの実施形態を、図面を用いて説明する。
第１の実施形態は、ゲート電極と半導体層とがオーバーラップしない部分にもバルク領域を設ける例である。第２の実施形態は、ゲート電極と半導体層とがオーバーラップしない部分にはバルク領域を設けない例である。説明にあっては、不揮発性メモリ素子をＭＯＮＯＳ型のメモリ素子を用いる例で説明する。そして、各図は、発明に関係ない部分を省略した模式図とする。そして説明にあっては同じ機能を有するものには同じ番号を付与している。
【実施例１】
【００３２】
［第１の実施形態の構成の説明：図１、図２、図３］
フィン型不揮発性メモリ素子の第１の実施形態を図１、図２、図３を用いて説明する。図１は不揮発性メモリ素子の平面図、図２はこの不揮発性メモリ素子の鳥瞰図及び平面図、図３は、図２に示す２つ切断線で切断したそれぞれの様子を示す断面図である。
【００３３】
図１は不揮発性メモリ素子の平面図である。図１（ａ）と図１（ｂ）との違いは、バルク領域の形状である。
【００３４】
図２は、図１（ｂ）に示す構成を例にして鳥瞰図及び平面図としたものである。図２（ａ）は、図１（ｂ）の構成の鳥瞰図である。図面手前側がソース領域となっている。この図は、説明しやすいように、ゲート電極の下部のメモリ絶縁膜を示している。
図２（ｂ）は、図２（ａ）に示すゲート電極の上面から見た平面図であり、２つの切断線の様子を説明するための図である。
図２に示す例でも、ソース電極やドレイン電極、コンタクトホールなどは省略している。
【００３５】
図３は、図２（ｂ）の切断線の断面の様子を示す断面図であり、図３（ａ）は、図２（ｂ）の切断線Ａ−Ａ´によるものであり、図３（ｂ）は、図２（ｂ）の切断線Ｂ−Ｂ´によるものである。
【００３６】
まず、第１の実施形態の構成を説明する。
図１から図３において、１０は半導体基板、１１は絶縁膜、１２はバルク領域（例えば、Ｐ型）、１３，１３ａ，１３ｂはソース領域（例えば、Ｎ型）、１４，１４ａ，１４ｂはドレイン領域（例えば、Ｎ型）、１６は半導体基板１上の絶縁膜１１の上部に起立した半導体層、２１は第１の絶縁膜（トンネル絶縁膜）、２２は第２の絶縁膜（トップ絶縁膜）、２３は電荷蓄積層、２４はメモリ絶縁膜、２５はゲート電極である。３０はバルク電極、４１はソース電極、４２はドレイン電極、３２はコンタクトホールである。
【００３７】
図１及び図２に示すように、例えば、シリコンなどの半導体基板１０の上部にシリコン酸化膜などの絶縁膜１１が形成されている。この絶縁膜１１の所定の領域、フィン型不揮
発性メモリ素子を形成したい部分に単結晶シリコンなどの半導体層１６を設けている。
【００３８】
このような構成は、例えば、絶縁膜１１の上部に知られているＣＶＤ法を用いてアモルファスシリコン膜を形成し、熱処理を施して単結晶シリコンの半導体膜を形成し、その後この半導体膜を所定の形状にエッチング加工して半導体層１６を形成する。
【００３９】
また、例えば、知られているＳＯＩ基板を用いることもできる。ＳＯＩ基板を用いると、シリコン半導体基板の上部にシリコン酸化膜があり、その上部（表面）にシリコン単結晶が形成されているから、これを所定の形状にエッチング加工するなどして、半導体層１６を形成する。
【００４０】
半導体層１６の表面に、トンネル絶縁膜となる第１の絶縁膜２１、電荷をトラップするための電荷蓄積層２３、トップ絶縁膜である第２の絶縁膜２２を順次積層して、メモリ絶縁膜２４を形成している。この構造によりＭＯＮＯＳ型のメモリ絶縁膜となる。
このメモリ絶縁膜２４は、例えば、半導体基板１０の表面全面に形成し、半導体層１６の所定の部分のみに残すように構成する。そして、このメモリ絶縁膜２４を覆うようにゲート電極２５を設けている。ゲート電極２５やメモリ絶縁膜２４は、半導体層１６に直交してこれを跨ぐようになっている。
【００４１】
半導体層１６は、ゲート電極２５（及びメモリ絶縁膜２４）がオーバーラップしている部分がバルク領域１２となっている。このゲート電極２５で分かつ半導体層１６に、ソース領域（１３，１３ａ，１３ｂ）とドレイン領域（１４，１４ａ，１４ｂ）とを設けている。
そして、図１及び図２に示すように、このソース領域やドレイン領域の側にバルク領域１２を延在して設けている。この第１の実施形態は、ゲート電極２５と半導体層１６とがオーバーラップしない部分にもバルク領域１２を設けている。
図１（ａ）に示す例では、平面的にバルク領域１２は「Ｔ」字型に形成しており、図１（ｂ）に示す例では、「＋」字型に形成している。
【００４２】
図１（ａ）に示す例のような構成にすることで、ソース領域及びドレイン領域の面積を小さくできるため、フィン型不揮発性メモリ素子の高集積化に有利となる。図１（ｂ）に示す例のような構成にすることで、ソース領域及びドレイン領域を複数設けることにより、フィン型不揮発性メモリ素子が動作する時の駆動電流を大きくすることができ、動作が安定するという利点がある。
【００４３】
図１（ａ）と図１（ｂ）とに例示した構成は、フィン型不揮発性メモリ素子の使用条件により選択すればよいが、いずれの例もこのような構成であれば、バルク電極３０をゲート電極２５と平面的に並べて配置できるので、配線のレイアウトがし易くなるという特徴もある。
【００４４】
図３（ａ）に示すように、半導体層１６の上部のゲート電極２５と対向するバルク領域１２には、チャネル領域１５が形成され、このチャネル領域１５を介して、ソース領域とドレイン領域とが導通する。詳しくは、半導体層１２の上面のゲート電極２４（及びメモリ絶縁膜２４）側のバルク領域１２の表面に、チャネル領域１５が形成される。
【００４５】
図２に示す切断線Ｂ−Ｂ´は、ソース領域１３ａとバルク領域１２とドレイン領域１４ａ（図２には図示しない）とを切る線であるから、図３（ｂ）に示すように、半導体層１６の図面中央がバルク領域１２となり、その左右にソース領域１３ａとドレイン領域１４ａとが配置している。バルク領域１２に形成されるチャネル領域１５は、ゲート電極２５に印加する電圧により発生するものである。この図２（ｂ）については省略している。
【００４６】
［第１の実施形態の動作の説明］
図１から図３に示す不揮発性メモリ素子に情報を書き込む場合を説明する。
情報の書き込み及び消去の動作は、図１（ａ）と図１（ｂ）とに示す例では変わりがないが、図１（ａ）に示す例で説明する。
不揮発性メモリ素子への情報の書き込みや消去方法は様々な手法がある。不揮発性メモリ素子がＰ型チャネルなのかＮ型チャネルなのか、ソース領域、ドレイン領域、バルク領域の不純物濃度などによって変わる。ここでは、一例を説明する。
【００４７】
情報の書き込みは、例えば、ゲート電極２５に９Ｖ、バルク領域１２とソース領域１３とドレイン領域１４とに０Ｖを印加する。バルク電極３０により、バルク領域１２には直接０Ｖが印加されているから、この領域の電位は安定する。これにより、このバルク領域１２に対してゲート電極２５には、９Ｖの電位差が加わることになる。ゲート電極２５からの正の電界により、チャネル領域１５から電子が第１の絶縁膜２１を貫通して電荷蓄積層２３に注入される。これにより、情報が書き込まれたことになる。
【００４８】
情報の消去は、例えば、ゲート電極２５に−３Ｖ、バルク電極３０とソース電極４１とに０Ｖ、ドレイン電極４２に＋６Ｖを印加する。このようにすると、電荷蓄積層２３にチャネル領域１５よりホールを注入することができる。電荷蓄積層２３に捕獲されていた電子は、注入されたホールで中和される。これにより、情報が消去されたことになる。
【００４９】
このような書き込みや消去方法は、バルク領域１２の電位を固定することができたので実現可能である。すでに説明したように、不揮発性メモリ素子の構成を単にフィン型電界効果トランジスタとしただけでは実現できないのである。
【００５０】
以上説明した情報の書き込みや消去の手法は一例である。バルク電極によりバルク領域に対して電位を自由にそして直接印加できるため、バルク領域に印加する電圧のみならず、ゲート電極に印加する電圧、ドレイン電極やソース電極に印加する電圧などを変えることで、より低い電圧で書き込みや消去を行えるようになる。
【００５１】
例えば、情報の書き込みの際は、ゲート電極２５に０Ｖ、バルク電極３０に−７Ｖ、ソース電極４１に−７Ｖ、ドレイン電極４２に０Ｖを印加するのである。これによりバルク領域１２に対してゲート電極２５には、７Ｖの電位差が加わることになる。
【００５２】
また、例えば情報の消去は、ゲート電極２５に−７Ｖ、バルク電極３０に０Ｖ、ソース電極４１に０Ｖ、ドレイン電極４２に０Ｖを印加するのである。このようにすれば、単一電圧でも書き込みや消去が可能となり、情報の書き込みや消去のために複数の電圧発生手段が不要とすることもできる。
【実施例２】
【００５３】
［第２の実施形態の構成の説明：図４、図５］
次に、フィン型不揮発性メモリ素子の第２の実施形態を図４、図５を用いて説明する。図４は、不揮発性メモリ素子の平面図、図５は、図４に示す切断線Ｃ−Ｃ´で切断した様子を示す断面図である。図５において、３１は層間絶縁膜である。なお、図５は、図面左右方向を短縮して表示している。
【００５４】
第２の実施形態は、ゲート電極と半導体層とがオーバーラップしない部分にはバルク領域を設けない例である。この例では、バルク領域は、半導体層のゲート電極の直下の部分となっている。
【００５５】
図４及び図５に示すように、半導体層１６に直交してこれを跨ぐようにゲート電極２５が配置されているが、このゲート電極２５を分割し、その間半導体層１６のバルク領域１２と接続できるように、バルク電極３０を設けている。
ゲート電極２５を分割しているため、ゲート電極に限っていえば、配線は分割したゲート電極を接続する必要があり、その分は配線がし難くなる場合があるかもしれないが、このようにすれば、さらにソース領域とドレイン領域（要するに、フィン部分）を小さくできるので、不揮発性メモリ素子全体とすればさらに小型化することができる。
なお、第２の実施形態の動作については、第１の実施形態と同様であるので説明を省略する。
【００５６】
以上説明したフィン型不揮発性メモリ素子は、ＭＯＮＯＳ型の不揮発性メモリ素子を用いる例である。すでに説明しているように、ＭＯＮＯＳ型の不揮発性メモリ素子は、比較的低電圧で情報の書き込み及び消去ができることから、不揮発性メモリ素子として使い勝手がよい素子であるが、もちろんそれに限定するものではない。フローティングゲート型メモリ素子を用いてもよいことは、無論である。
【産業上の利用可能性】
【００５７】
本発明のフィン型不揮発性メモリ素子は、不揮発性メモリ素子の高集積化と、安定した書き込み及び消去とを実現できるから、小型で低消費電力化の要求が強い携帯機器や電子機器に搭載する半導体装置として好適である。
【符号の説明】
【００５８】
１０ 半導体基板
１１ 絶縁膜
１２ バルク領域
１３，１３ａ，１３ｂ ソース領域
１４，１４ａ，１４ｂ ドレイン領域
１５ チャネル領域
１６ 半導体層
２１ 第１の絶縁膜（トンネル絶縁膜）
２２ 第２の絶縁膜（トップ絶縁膜）
２３ 電荷蓄積層
２４ メモリ絶縁膜
２５ ゲート電極
３０ バルク電極
４１ ソース電極
４２ ドレイン電極
【特許請求の範囲】
【請求項１】
半導体基板上に設ける絶縁膜と、
前記絶縁膜上に設ける半導体層と、を備え、
前記半導体層の所定の部分にバルク領域、ソース領域、チャネル領域、ドレイン領域を備え、
前記チャネル領域の前記半導体層表面に第１の絶縁膜と電荷蓄積層と第２の絶縁膜との積層膜であるメモリ絶縁膜を備え、
前記メモリ絶縁膜を介して前記チャネル領域に電界を印加するためのゲート電極を備え、
前記バルク領域に所定の電位を印加するためのバルク電極を、前記ゲート電極と別に備えることを特徴とするフィン型不揮発性メモリ素子。
【請求項２】
前記バルク領域は、前記ゲート電極と平面的に重ならない部分にも設けることを特徴とする請求項１に記載のフィン型不揮発性メモリ素子。
【請求項１】
半導体基板上に設ける絶縁膜と、
前記絶縁膜上に設ける半導体層と、を備え、
前記半導体層の所定の部分にバルク領域、ソース領域、チャネル領域、ドレイン領域を備え、
前記チャネル領域の前記半導体層表面に第１の絶縁膜と電荷蓄積層と第２の絶縁膜との積層膜であるメモリ絶縁膜を備え、
前記メモリ絶縁膜を介して前記チャネル領域に電界を印加するためのゲート電極を備え、
前記バルク領域に所定の電位を印加するためのバルク電極を、前記ゲート電極と別に備えることを特徴とするフィン型不揮発性メモリ素子。
【請求項２】
前記バルク領域は、前記ゲート電極と平面的に重ならない部分にも設けることを特徴とする請求項１に記載のフィン型不揮発性メモリ素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−２０９３３６（Ｐ２０１２−２０９３３６Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１１−７２２８９（Ｐ２０１１−７２２８９）
【出願日】平成２３年３月２９日（２０１１．３．２９）
【出願人】（０００００１９６０）シチズンホールディングス株式会社 (1,939)
【出願人】（３０７０２３３７３）シチズン時計株式会社 (227)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２３年３月２９日（２０１１．３．２９）
【出願人】（０００００１９６０）シチズンホールディングス株式会社 (1,939)
【出願人】（３０７０２３３７３）シチズン時計株式会社 (227)
【Ｆターム（参考）】
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