メモリ欠陥検出および自己修復技術
いくつかの実施例によれば、複数の記憶ユニットを有するメモリ・デバイスは、１つまたはそれ以上の予備記憶ユニットを含む。欠陥のある記憶ユニットを示す電気特性を検出すると、予備記憶ユニットの１つが欠陥記憶ユニットを交換するために用いられる。欠陥記憶ユニットの検出は、電流、電圧、および／または抵抗を監視することによって行われる。監視された電気特性が予め定められた閾値を越えたとき、記憶ユニットは欠陥があるとみなされる。欠陥記憶ユニットは、さらなる使用から除去される。予備記憶ユニットは、除去された記憶ユニットのメモリ・アドレスでアクセス可能になるようにプログラムされる。交換は、自動的に（すなわち、ユーザが介入することなしに）生じる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ欠陥検出および自己修復技術に関する。
【背景技術】
【０００２】
フラッシュ・メモリは、最初に古いデータを消去した後に回路内で再書込みを行なう不揮発性の高速アクセス格納媒体装置を提供する。フラッシュ・メモリ・セルは、例えば、変更された金属酸化膜半導体（ＭＯＳ）トランジスタ構造を用いた小さな記憶ユニットである。電荷は、トランジスタの選択したゲートとチャネルとの間に位置する絶縁ゲート上に格納される。読取り動作中のデータ状態となる絶縁ゲート上の電荷は、トランジスタの閾値電圧（Ｖｔ）を変化させる。フラッシュ・メモリ・セルは、電気的に消去され得る。
【０００３】
フラッシュ・メモリ・ブロックは、個々にアドレス可能なフラッシュ・メモリ・セルをグループ化したものである。フラッシュ・メモリの特性により、データはブロック内で消去されるが、それは、典型的には８キロバイト（ＫＢ）と２５６ＫＢとの間のサイズである。一旦データが特定のバイト位置に書き込まれると、データを変更するときには必ず最初にバイトを消去することが必要であるが、それにはバイトが位置するブロック全体を消去することが要求される。ブロックを消去するためには、消去パルスが印加される。ブロックが完全に消去されなかった場合には、再度消去パルスが印加される。
【０００４】
選別できない潜在的な製造欠陥が、装置の組立て中に導入されることがある。これらの欠陥は故障の原因となり、また、顧客の使用中にフラッシュ・メモリ・アレイ内に短絡を引き起こし、例えばブロック消去動作ができなくなる。現在の解決法は、シリコン処理工程中および製造中に、これらの潜在的欠陥密度を最小限にすることを試みる。現在の解決法はコストが嵩むので、大部分は、これらの欠陥を単に部分的に低減するに留まっている。
【０００５】
本発明は、添付図面を参照することによってよりよく理解され、また、その多くの特徴および利点が当業者にとって明らかになるであろう。
【０００６】
異なる図面中の同じ参照記号の使用は、同一または類似の項目を示す。
【発明の開示】
【０００７】
いくつかの実施例によれば、複数の記憶ユニットを有するメモリ・デバイスは、１つまたはそれ以上の予備の記憶ユニットを含む。欠陥のある記憶ユニットを示す電気特性が検出されると、予備の記憶ユニットの１つが、欠陥のある記憶ユニットとの交換のために使用される。欠陥記憶ユニットの検出は、電流、電圧、および／または抵抗を監視することによって行われる。監視された電気特性が予め定められた閾値を越えた場合には、記憶ユニットは欠陥があるとみなされる。欠陥記憶ユニットは、さらなる使用から除去される。予備の記憶ユニットは、除去された記憶ユニットのメモリ・アドレスでアクセス可能になるようにプログラムされる。交換は、自動的に（すなわちユーザが介入することなく）生じる。
【０００８】
下記説明では、多くの特定の詳細事項が述べられる。しかしながら、本発明の実施例は、これらの特定の詳細事項がなくても実施できることを理解すべきである。他の実施例では、周知の方法、構造および技術は、この説明の理解を不明瞭にしないために詳細には示されていない。
【０００９】
「一実施例」、「実施例」、「実施の例」、「様々な実施例」などの表示は、本発明の実施例が特定の機能、構造または特性を含むが、あらゆる実施例がその特定の機能、構造または特性を必ず含むとは限らないことを示す。さらに、「ある実施例において」なる句の繰り返しの使用は必ずしも同じ実施例を参照するものではない。
【００１０】
ここに使用されるように、別段の定めがない限り、共通の対象を表わす「第１」、「第２」、「第３」などの順序を示す形容詞の使用は、類似の対象の異なる例が引用されていることを単に示すに過ぎず、その対象が一時的にも、空間的に、格付的にも、あるいは他の方法においても、与えられた順序でなければならないことを意図するものではない。
【００１１】
他に特に述べられない限り、次の議論から明らかなように、「処理する」、「演算する」、「計算する」などのような用語を利用する議論は、明細書全体にわたって、コンピュータ、コンピュータ・システムまたは類似の電子計算機装置の動作または処理に関連するものであり、それは電子、量子などの物理量として表わされるデータを物理量として同じように表わされる他のデータへ操作または変換することとして理解される。
【００１２】
同様に、「プロセッサ」なる用語は、任意の装置またはレジスタおよび／またはメモリからの電子データを処理し、その電子データをレジスタおよび／またはメモリに格納できる他の電子データに変形するあらゆる装置または装置の一部に関するものである。「計算機プラットフォーム」は、１つまたはそれ以上のプロセッサを含んでいてもよい。
【００１３】
図１は、本発明の実施例に従って計算機システム１００の一部分を示す。プロセッサ１０２は、バス１０６を介してメモリ・システム１０４へコマンドおよびデータを送出する。メモリ・コントローラ１０８は、コマンドを受け取り、アドレス・インディケータを格納し、制御信号を形成し、ブロック１１０（１）〜（Ｎ）から選択されたブロック上でブロック消去を実行する。ブロック１１０の１つまたはそれ以上のブロックは、メモリ・コントローラ１０８によって直ぐにはアドレス可能にならない。これらのアドレス不可能なブロックは、口語的に予備ブロックと称される。予備メモリ・ブロックは、アクセス可能なブロック１１０のどの１つとでも交換することができる。アクセス可能なブロック内で欠陥が検出されたとき、予備ブロックは自動的に、すなわち、ユーザが介入することなく欠陥のあるブロックとスワップされる。スワッピングは、例えば予備ブロックと欠陥ブロックとのアクセス・アドレスを変更することにより実行される。欠陥ブロックはアクセス不可能になり、予備ブロックは欠陥ブロックのアドレス位置でアクセス可能になる。したがって、予備ブロックは、製品を故障したままにせず、欠陥ブロックを交換するために使用される。
【００１４】
本発明の実施例よれば、ブロックの交換はメモリ・システム１０４の使用中に生じる。他の実施例では、ブロックの交換は、装置の修理を自動化するための製造テスト中に生じる。
【００１５】
ブロックの消去の他にも、書込みデータ、読取りデータ、読取りステータスなどのような、バス１０６を介してプロセッサ１０２からメモリ・システム１０４へ送出される多様な他のコマンドがあることが理解されるであろう。これらのほとんどは本発明の一部でなく、また、少なくとも１つの実施例において従来方法で動作し続ける。さらに、欠陥の検出は、ブロックの消去中だけでなく、あるいはこれに代わって、これらの他のコマンド中にも実行される。
【００１６】
メモリ・システム１０４は、例えば、フラッシュ・メモリ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＲＯＭ、強磁性デジタル・メモリ、位相変化メモリ、高分子メモリ、ＲＡＭ、および／またはこれらと同様のものを含む。
【００１７】
計算機システム１００は、少しの例を挙げれば、メインフレーム、ミニコンピュータ、サーバー、ワークステーション、パーソナル・コンピュータ、ノートパッド、個人用デジタル情報処理端末、１つまたはそれ以上のアンテナ１１２および埋込みシステムを含む多様なワイヤレス通信装置を含む任意の数の演算および通信システムを表わすことを意図しているが、これらに限定されない。
【００１８】
図２は、本発明の実施例に従ったメモリ・システム１０４の一部分のブロック図を示す。メモリ・システム１０４は、複数のメモリ・ブロック２０２（１）〜（Ｎ）、１つまたはそれ以上の予備メモリ・ブロック２０４（１）〜（Ｎ）、欠陥検出装置２０６、および予備ブロック・スワップ・ユニット２０８を含む。メモリ・ブロック２０２は、現在アドレス可能なブロックである。予備メモリ・ブロック２０４は、現在アドレス可能なブロックではなく、消去状態にある。
【００１９】
欠陥検出装置２０６は、欠陥ブロックを識別するために、１つまたはそれ以上の電気特性に対してメモリ・ブロック２０２を監視する。欠陥検出装置２０６は、動作中、例えばブロック消去中に、例えばメモリ・ブロックの電流、電圧、および／または抵抗をテストするために、メモリ・ブロック２０２の少なくとも１つのサブセットをテストする回路２１０を含む。例えば電流は、メモリ・ブロックの消去中に、使用中の内部電源上で検出される。ブロック消去の欠陥は、システムの内部電源上の固有負荷を通って消去動作中に検出され、それは潜在的欠陥が最終的に故障を引き起こすが、ハード上の短絡となったときに生じる。任意の数の電気特性監視回路を使用することができるが、ここではさらなる説明の必要はない。
【００２０】
本発明の一実施例において、欠陥検出装置２０６は、失敗した消去試行の数をカウントするための回路２１２あるいはソフトウェア／ファームウェア・ルーチンを含む。例えば、失敗消去試行の閾値、例えば４回を越えると、そのブロックが欠陥を有することが判明する。
【００２１】
欠陥が消去動作中に検出されたとき、予備ブロック・スワップ・ユニット２０８は自動的に利用可能な予備ブロック２０４を有効にし、欠陥ブロックをさらなる使用から退去させる。欠陥検出装置２０６の出力および消去動作の持続時間の両方は、ブロック消去中に監視される。
【００２２】
一実施例において、マイクロコードは、１セットの予備ブロック不揮発性ステータス・ビット（図３参照）をプログラムすることにより、自動的に欠陥ブロックを未使用の予備ブロックと交換する。
【００２３】
欠陥検出装置２０６および／または予備ブロック・スワップ・ユニット２０８は、メモリ・コントローラ１０８の一部である。あるいは、欠陥検出装置２０６および／または予備ブロック・スワップ・ユニット２０８は、欠陥ブロックの検出によってイネーブルになる、プロセッサ１０２またはメモリ・コントローラ１０８上で動作するソフトウェア・ルーチンである。
【００２４】
一連の関連する要素または同様の要素（例えば、メモリ・ブロック２０２［１］〜２０２［Ｎ］、予備メモリ・ブロック２０４［１］〜２０４［Ｎ］など）の最後の要素（例えば、メモリ・ブロック２０２［Ｎ］、予備メモリ・ブロック２０４［Ｎ］など）をより単純に指定するために、変数記号「Ｎ」が図２および他の図中のいくつかの例において用いられる（および、「ｍ」、「ｘ」、「ｋ」等のその他の変数が以下で用いられる）ことに注意されたい。かかる変数記号を繰り返し使用することは、かかる一連の要素のサイズ間における相関関係を意味することを目的としない。かかる変数記号の使用は、一連の要素のそれぞれが、同じ変数記号によって範囲を定められた他の一連の要素と同じ数の要素を有することを要求するものではない。より正確に言えば、各使用例において、「Ｎ」（または「ｍ」、「ｘ」、「ｋ」その他）によって識別される変数は、同じ変数名の他の例と比べて同じまたは異なる値を有する保持する場合がある。例えば、メモリ・ブロック２０２［Ｎ］は、一連のフラッシュ・メモリ・ブロック内の１０番目のメモリ・ブロックであることがあるが、予備メモリ・ブロック［Ｎ］は、一連の予備メモリ・ブロックの２番目の予備メモリ・ブロックである場合がある。
【００２５】
図３は、本発明の実施例に従った予備メモリ・ブロックの一部分を示す。予備メモリ・ブロック２０４［Ｘ］は、メモリ・セルのアレイ３０２、および１つまたはそれ以上のステータス・ビットのセット、例えばアドレス・ステータス・ビット３０４、使用ステータス・ビット３０６、および工場試験合格ステータス・ビット３０８を含む。ステータス・ビットは、プログラム可能な装置、例えばフラッシュ・メモリ・セル、ヒューズ、またはそれらと同種のものである。他の実施例では、アドレス・ステータス・ビット３０４、使用ステータス・ビット３０６、および／または工場試験合格ステータス・ビット３０８は、予備メモリ・ブロック２０４［Ｘ］に結合され、必ずしも予備メモリ・ブロック２０４［Ｘ］内にある必要はない。
【００２６】
アドレス・ステータス・ビット３０４は、欠陥メモリ・ブロック、すなわち予備メモリ・ブロック２０４［Ｘ］と交換しようとしている欠陥のあるメモリ・ブロックのアドレスを格納するために使用される。メモリ・ブロックの消去欠陥の場合には、アドレス・ステータス・ビット３０４が、例えばマイクロコードによって自動的にプログラムされる。
【００２７】
使用ステータス・ビット３０６は、予備メモリ・ブロック２０４［Ｘ］が使用されたことがあるかどうかを記録するために使用される。使用ステータス・ビット３０６は、予備ブロック・スワップ・ユニット２０８が、欠陥ブロックと予備メモリ・ブロック２０４［Ｘ］をスワップしたこと、または、予備ブロックが、以前、例えば製造テスト中に、修理のために使用されたことを示すためにプログラムされる。
【００２８】
工場試験合格ステータス・ビット３０８は、予備メモリ・ブロック２０４［Ｘ］が、製造中にテストに合格したかどうか示すために使用される。工場試験合格ステータス・ビット３０８は、マイクロコードによってチェックされ、未使用の予備メモリ・ブロックが欠陥ブロックを交換するために使用される前に、それが機能しうるかどうかを判断する。
【００２９】
本発明の一実施例によれば、１つまたはそれ以上の予備ブロックは、ブロックの消去欠陥以外の理由で欠陥ブロックを交換するために使用することができる。例えば、あらゆる検出された短絡または書込み欠陥に対して、ブロック交換を用いることができる。
【００３０】
図４は、本発明の実施例に従って予備ブロック・スワップのフローチャートを示す。消去パルスが印加される（４０２）。欠陥が検出されたかどうかの判断がなされる（４０４）。例えば、電流、電圧、および／または抵抗テストの結果が確認される。欠陥が検出されない場合は、例えばブロックを読取ることにより消去が確認される（４０６）。欠陥が検出された場合は、利用可能な(available)予備ブロックがあるかどうかの判断がなされる（４０８）。例えば、使用ステータス・ビットが設定されていない場合、予備ブロックは利用可能である。予備ブロックが利用可能でない場合は、消去が確認される（４０６）。予備ブロックが利用可能な場合は、予備ブロックが使用可能(usable)どうかの判断がなされる（４１０）。例えば、工場試験合格ステータス・ビットが設定されている場合、予備ブロックは使用可能である。予備ブロックが使用可能でない場合は、消去が確認される（４０６）。予備ブロックが使用可能な場合、欠陥ブロックは、例えば予備ブロック・ステータス・ビットをプログラムすることによって、予備ブロックと交換される（４１２）。例えば、アドレス・ステータス・ビットおよび使用ステータス・ビットがプログラムされてもよい。ブロック交換の後、プロセスは消去成功状態で終了する（４１４）。消去を確認した後（４０６）、消去が失敗したかどうかの判断がなされる（４１６）。消去が失敗しなかった場合、プロセスは消去成功状態で終了する（４１４）。消去が失敗した場合、最大数の消去パルスが印加されたかどうかの判断がなされる（４１８）。印加されていない場合は、４０２に戻って、追加の消去パルスが印加される。消去パルスの最大数が印加された場合、ブロック・スワップが試行されたかどうかの判断がなされる（４２０）。試行されていない場合は、プロセスが４０８に進む。ブロック交換が既に試行された場合、プロセスは消去失敗状態で終了する（４２２）。
【００３１】
他の一実施例では、最大数の消去パルスが印加されたかどうかの判断（４１８）に加えて、あるいはその判断の代わりに、固定消去パルス計数の後に消去率の測定に従って判断がなされ、例えば、そのブロックが期待された率で消去状態に近づいているかどうかが判断される。
【００３２】
ここで引用された動作は、モジュールまたはモジュールの部分（例えば、ソフトウェア、ファームウェア、またはハードウェア・モジュール）である。例えば、ここで述べられたソフトウェア・モジュールは、スクリプト、バッチ、または他の実行可能なファイル、あるいはこれらの組合せ、および／またはこのようなファイルの部分を含む。ソフトウェア・モジュールは、コンピュータにより読取り可能な媒体上でエンコードされたコンピュータ・プログラムまたはサブルーチンを含む。
【００３３】
さらに、当業者は、モジュール間の境界は単なる例示であり、他の実施例では、モジュールを組合せ、または、モジュールの機能を別々に分解することもできることを理解するであろう。例えば、ここで記述されたモジュールは、複数のコンピュータ・プロセスとして実行されるサブ・モジュールに分解することができる。例えば、判断４０８，４１０は、１つの判断、例えば、使用可能な(usable)予備ブロックが利用可能(available)かどうかの判断として組み合わせることができる。さらに、他の実施例では、特定のモジュールまたはサブ・モジュールの複数の例を組み合わせることができる。更に、当業者は、多様な実施例に記述された動作が単なる例示であることを理解するであろう。本発明に従って、動作は組み合わせることができ、あるいは、動作の機能は、付加的な動作に分散することもできる。
【００３４】
さらに、他の実施例は、本発明から逸脱することなく、機能的に均等なプロセスを含む。例えばブロック・スワップが既に試行されたかどうかを判断する（４２０）代わりに、使用できる予備ブロックが利用可能かどうかを判断する。
【００３５】
本発明の多様な実施例は、回路内で、または方法として実行される。本発明の実施例もまた、機械読取り可能な媒体上に格納された命令として実行され、それは、ここに記述された機能を実行するために少なくとも１つのプロセッサによって読取られ実行される。機械読取り可能な媒体は、マシン、例えばコンピュータによって判読可能な形式で情報を格納し、または送信するための任意のメカニズムを含む。コンピュータで読取り可能な媒体は、システム１００または他のシステムに、永久的または取り外しできるように、あるいは遠隔的に結合される。コンピュータで読取り可能な媒体は、例えば、任意の数の以下の媒体、すなわち、ディスクおよびテープ格納媒体を含む磁気格納媒体、コンパクト・ディスク媒体（例えばＣＤ−ＲＯＭ、ＣＤ−Ｒなど）およびデジタル・ビデオ・ディスク格納媒体のような光格納媒体、ホログラフィック・メモリ、例えばフラッシュ・メモリ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＲＯＭのような半導体ベースの記憶ユニットを含む不揮発性メモリ格納媒体、強磁性デジタル・メモリ、位相変化メモリ、高分子メモリ、レジスタ、バッファまたはキャッシュ、メインメモリ、ＲＡＭなどを含む揮発性格納媒体、および、永久的および断続的なコンピュータネットワーク、ポイント−ツー−ポイント通信装置、搬送波送信媒体、インターネットなどを含むデータ伝送媒体、を含むが、これらに制限されない。他の新規かつ多様なタイプのコンピュータで読取り可能な媒体が、ここに述べられたソフトウェア・モジュールを格納され、および／または送信するために使用される。
【００３６】
本発明に従った具体化が、特定の実施例に関連して記述された。これらの実施例は例示を目的としており、制限するものではない。多くの変更、修正、追加、および改良が可能である。従って、複数の実例は、単一の実例として、ここに記述されたコンポーネントに提供することができる。多様なコンポーネント、動作、およびデータ・ストア間の境界は多少任意であり、また、特定の動作は、特定の実例となる構成に関して示される。機能の他の配置は構想されており、添付の請求項の範囲内である。最後に、多様な構成において個別のコンポーネントとして示された構造および機能は、組み合わされた構造またはコンポーネントとして実行することができる。これらおよび他の変更、修正、追加、および改良は、添付の請求項で定義されるような本発明の範囲内である。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施例に従ってシステムの一部分を示す。
【図２】本発明の実施例に従ってメモリ・システムの一部分のブロック図を示す。
【図３】本発明の実施例に従って予備メモリ・ブロックの部分を示す。
【図４】本発明の実施例に従って予備ブロック・スワップのフローチャートを示す。
【技術分野】
【０００１】
本発明は、メモリ欠陥検出および自己修復技術に関する。
【背景技術】
【０００２】
フラッシュ・メモリは、最初に古いデータを消去した後に回路内で再書込みを行なう不揮発性の高速アクセス格納媒体装置を提供する。フラッシュ・メモリ・セルは、例えば、変更された金属酸化膜半導体（ＭＯＳ）トランジスタ構造を用いた小さな記憶ユニットである。電荷は、トランジスタの選択したゲートとチャネルとの間に位置する絶縁ゲート上に格納される。読取り動作中のデータ状態となる絶縁ゲート上の電荷は、トランジスタの閾値電圧（Ｖｔ）を変化させる。フラッシュ・メモリ・セルは、電気的に消去され得る。
【０００３】
フラッシュ・メモリ・ブロックは、個々にアドレス可能なフラッシュ・メモリ・セルをグループ化したものである。フラッシュ・メモリの特性により、データはブロック内で消去されるが、それは、典型的には８キロバイト（ＫＢ）と２５６ＫＢとの間のサイズである。一旦データが特定のバイト位置に書き込まれると、データを変更するときには必ず最初にバイトを消去することが必要であるが、それにはバイトが位置するブロック全体を消去することが要求される。ブロックを消去するためには、消去パルスが印加される。ブロックが完全に消去されなかった場合には、再度消去パルスが印加される。
【０００４】
選別できない潜在的な製造欠陥が、装置の組立て中に導入されることがある。これらの欠陥は故障の原因となり、また、顧客の使用中にフラッシュ・メモリ・アレイ内に短絡を引き起こし、例えばブロック消去動作ができなくなる。現在の解決法は、シリコン処理工程中および製造中に、これらの潜在的欠陥密度を最小限にすることを試みる。現在の解決法はコストが嵩むので、大部分は、これらの欠陥を単に部分的に低減するに留まっている。
【０００５】
本発明は、添付図面を参照することによってよりよく理解され、また、その多くの特徴および利点が当業者にとって明らかになるであろう。
【０００６】
異なる図面中の同じ参照記号の使用は、同一または類似の項目を示す。
【発明の開示】
【０００７】
いくつかの実施例によれば、複数の記憶ユニットを有するメモリ・デバイスは、１つまたはそれ以上の予備の記憶ユニットを含む。欠陥のある記憶ユニットを示す電気特性が検出されると、予備の記憶ユニットの１つが、欠陥のある記憶ユニットとの交換のために使用される。欠陥記憶ユニットの検出は、電流、電圧、および／または抵抗を監視することによって行われる。監視された電気特性が予め定められた閾値を越えた場合には、記憶ユニットは欠陥があるとみなされる。欠陥記憶ユニットは、さらなる使用から除去される。予備の記憶ユニットは、除去された記憶ユニットのメモリ・アドレスでアクセス可能になるようにプログラムされる。交換は、自動的に（すなわちユーザが介入することなく）生じる。
【０００８】
下記説明では、多くの特定の詳細事項が述べられる。しかしながら、本発明の実施例は、これらの特定の詳細事項がなくても実施できることを理解すべきである。他の実施例では、周知の方法、構造および技術は、この説明の理解を不明瞭にしないために詳細には示されていない。
【０００９】
「一実施例」、「実施例」、「実施の例」、「様々な実施例」などの表示は、本発明の実施例が特定の機能、構造または特性を含むが、あらゆる実施例がその特定の機能、構造または特性を必ず含むとは限らないことを示す。さらに、「ある実施例において」なる句の繰り返しの使用は必ずしも同じ実施例を参照するものではない。
【００１０】
ここに使用されるように、別段の定めがない限り、共通の対象を表わす「第１」、「第２」、「第３」などの順序を示す形容詞の使用は、類似の対象の異なる例が引用されていることを単に示すに過ぎず、その対象が一時的にも、空間的に、格付的にも、あるいは他の方法においても、与えられた順序でなければならないことを意図するものではない。
【００１１】
他に特に述べられない限り、次の議論から明らかなように、「処理する」、「演算する」、「計算する」などのような用語を利用する議論は、明細書全体にわたって、コンピュータ、コンピュータ・システムまたは類似の電子計算機装置の動作または処理に関連するものであり、それは電子、量子などの物理量として表わされるデータを物理量として同じように表わされる他のデータへ操作または変換することとして理解される。
【００１２】
同様に、「プロセッサ」なる用語は、任意の装置またはレジスタおよび／またはメモリからの電子データを処理し、その電子データをレジスタおよび／またはメモリに格納できる他の電子データに変形するあらゆる装置または装置の一部に関するものである。「計算機プラットフォーム」は、１つまたはそれ以上のプロセッサを含んでいてもよい。
【００１３】
図１は、本発明の実施例に従って計算機システム１００の一部分を示す。プロセッサ１０２は、バス１０６を介してメモリ・システム１０４へコマンドおよびデータを送出する。メモリ・コントローラ１０８は、コマンドを受け取り、アドレス・インディケータを格納し、制御信号を形成し、ブロック１１０（１）〜（Ｎ）から選択されたブロック上でブロック消去を実行する。ブロック１１０の１つまたはそれ以上のブロックは、メモリ・コントローラ１０８によって直ぐにはアドレス可能にならない。これらのアドレス不可能なブロックは、口語的に予備ブロックと称される。予備メモリ・ブロックは、アクセス可能なブロック１１０のどの１つとでも交換することができる。アクセス可能なブロック内で欠陥が検出されたとき、予備ブロックは自動的に、すなわち、ユーザが介入することなく欠陥のあるブロックとスワップされる。スワッピングは、例えば予備ブロックと欠陥ブロックとのアクセス・アドレスを変更することにより実行される。欠陥ブロックはアクセス不可能になり、予備ブロックは欠陥ブロックのアドレス位置でアクセス可能になる。したがって、予備ブロックは、製品を故障したままにせず、欠陥ブロックを交換するために使用される。
【００１４】
本発明の実施例よれば、ブロックの交換はメモリ・システム１０４の使用中に生じる。他の実施例では、ブロックの交換は、装置の修理を自動化するための製造テスト中に生じる。
【００１５】
ブロックの消去の他にも、書込みデータ、読取りデータ、読取りステータスなどのような、バス１０６を介してプロセッサ１０２からメモリ・システム１０４へ送出される多様な他のコマンドがあることが理解されるであろう。これらのほとんどは本発明の一部でなく、また、少なくとも１つの実施例において従来方法で動作し続ける。さらに、欠陥の検出は、ブロックの消去中だけでなく、あるいはこれに代わって、これらの他のコマンド中にも実行される。
【００１６】
メモリ・システム１０４は、例えば、フラッシュ・メモリ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＲＯＭ、強磁性デジタル・メモリ、位相変化メモリ、高分子メモリ、ＲＡＭ、および／またはこれらと同様のものを含む。
【００１７】
計算機システム１００は、少しの例を挙げれば、メインフレーム、ミニコンピュータ、サーバー、ワークステーション、パーソナル・コンピュータ、ノートパッド、個人用デジタル情報処理端末、１つまたはそれ以上のアンテナ１１２および埋込みシステムを含む多様なワイヤレス通信装置を含む任意の数の演算および通信システムを表わすことを意図しているが、これらに限定されない。
【００１８】
図２は、本発明の実施例に従ったメモリ・システム１０４の一部分のブロック図を示す。メモリ・システム１０４は、複数のメモリ・ブロック２０２（１）〜（Ｎ）、１つまたはそれ以上の予備メモリ・ブロック２０４（１）〜（Ｎ）、欠陥検出装置２０６、および予備ブロック・スワップ・ユニット２０８を含む。メモリ・ブロック２０２は、現在アドレス可能なブロックである。予備メモリ・ブロック２０４は、現在アドレス可能なブロックではなく、消去状態にある。
【００１９】
欠陥検出装置２０６は、欠陥ブロックを識別するために、１つまたはそれ以上の電気特性に対してメモリ・ブロック２０２を監視する。欠陥検出装置２０６は、動作中、例えばブロック消去中に、例えばメモリ・ブロックの電流、電圧、および／または抵抗をテストするために、メモリ・ブロック２０２の少なくとも１つのサブセットをテストする回路２１０を含む。例えば電流は、メモリ・ブロックの消去中に、使用中の内部電源上で検出される。ブロック消去の欠陥は、システムの内部電源上の固有負荷を通って消去動作中に検出され、それは潜在的欠陥が最終的に故障を引き起こすが、ハード上の短絡となったときに生じる。任意の数の電気特性監視回路を使用することができるが、ここではさらなる説明の必要はない。
【００２０】
本発明の一実施例において、欠陥検出装置２０６は、失敗した消去試行の数をカウントするための回路２１２あるいはソフトウェア／ファームウェア・ルーチンを含む。例えば、失敗消去試行の閾値、例えば４回を越えると、そのブロックが欠陥を有することが判明する。
【００２１】
欠陥が消去動作中に検出されたとき、予備ブロック・スワップ・ユニット２０８は自動的に利用可能な予備ブロック２０４を有効にし、欠陥ブロックをさらなる使用から退去させる。欠陥検出装置２０６の出力および消去動作の持続時間の両方は、ブロック消去中に監視される。
【００２２】
一実施例において、マイクロコードは、１セットの予備ブロック不揮発性ステータス・ビット（図３参照）をプログラムすることにより、自動的に欠陥ブロックを未使用の予備ブロックと交換する。
【００２３】
欠陥検出装置２０６および／または予備ブロック・スワップ・ユニット２０８は、メモリ・コントローラ１０８の一部である。あるいは、欠陥検出装置２０６および／または予備ブロック・スワップ・ユニット２０８は、欠陥ブロックの検出によってイネーブルになる、プロセッサ１０２またはメモリ・コントローラ１０８上で動作するソフトウェア・ルーチンである。
【００２４】
一連の関連する要素または同様の要素（例えば、メモリ・ブロック２０２［１］〜２０２［Ｎ］、予備メモリ・ブロック２０４［１］〜２０４［Ｎ］など）の最後の要素（例えば、メモリ・ブロック２０２［Ｎ］、予備メモリ・ブロック２０４［Ｎ］など）をより単純に指定するために、変数記号「Ｎ」が図２および他の図中のいくつかの例において用いられる（および、「ｍ」、「ｘ」、「ｋ」等のその他の変数が以下で用いられる）ことに注意されたい。かかる変数記号を繰り返し使用することは、かかる一連の要素のサイズ間における相関関係を意味することを目的としない。かかる変数記号の使用は、一連の要素のそれぞれが、同じ変数記号によって範囲を定められた他の一連の要素と同じ数の要素を有することを要求するものではない。より正確に言えば、各使用例において、「Ｎ」（または「ｍ」、「ｘ」、「ｋ」その他）によって識別される変数は、同じ変数名の他の例と比べて同じまたは異なる値を有する保持する場合がある。例えば、メモリ・ブロック２０２［Ｎ］は、一連のフラッシュ・メモリ・ブロック内の１０番目のメモリ・ブロックであることがあるが、予備メモリ・ブロック［Ｎ］は、一連の予備メモリ・ブロックの２番目の予備メモリ・ブロックである場合がある。
【００２５】
図３は、本発明の実施例に従った予備メモリ・ブロックの一部分を示す。予備メモリ・ブロック２０４［Ｘ］は、メモリ・セルのアレイ３０２、および１つまたはそれ以上のステータス・ビットのセット、例えばアドレス・ステータス・ビット３０４、使用ステータス・ビット３０６、および工場試験合格ステータス・ビット３０８を含む。ステータス・ビットは、プログラム可能な装置、例えばフラッシュ・メモリ・セル、ヒューズ、またはそれらと同種のものである。他の実施例では、アドレス・ステータス・ビット３０４、使用ステータス・ビット３０６、および／または工場試験合格ステータス・ビット３０８は、予備メモリ・ブロック２０４［Ｘ］に結合され、必ずしも予備メモリ・ブロック２０４［Ｘ］内にある必要はない。
【００２６】
アドレス・ステータス・ビット３０４は、欠陥メモリ・ブロック、すなわち予備メモリ・ブロック２０４［Ｘ］と交換しようとしている欠陥のあるメモリ・ブロックのアドレスを格納するために使用される。メモリ・ブロックの消去欠陥の場合には、アドレス・ステータス・ビット３０４が、例えばマイクロコードによって自動的にプログラムされる。
【００２７】
使用ステータス・ビット３０６は、予備メモリ・ブロック２０４［Ｘ］が使用されたことがあるかどうかを記録するために使用される。使用ステータス・ビット３０６は、予備ブロック・スワップ・ユニット２０８が、欠陥ブロックと予備メモリ・ブロック２０４［Ｘ］をスワップしたこと、または、予備ブロックが、以前、例えば製造テスト中に、修理のために使用されたことを示すためにプログラムされる。
【００２８】
工場試験合格ステータス・ビット３０８は、予備メモリ・ブロック２０４［Ｘ］が、製造中にテストに合格したかどうか示すために使用される。工場試験合格ステータス・ビット３０８は、マイクロコードによってチェックされ、未使用の予備メモリ・ブロックが欠陥ブロックを交換するために使用される前に、それが機能しうるかどうかを判断する。
【００２９】
本発明の一実施例によれば、１つまたはそれ以上の予備ブロックは、ブロックの消去欠陥以外の理由で欠陥ブロックを交換するために使用することができる。例えば、あらゆる検出された短絡または書込み欠陥に対して、ブロック交換を用いることができる。
【００３０】
図４は、本発明の実施例に従って予備ブロック・スワップのフローチャートを示す。消去パルスが印加される（４０２）。欠陥が検出されたかどうかの判断がなされる（４０４）。例えば、電流、電圧、および／または抵抗テストの結果が確認される。欠陥が検出されない場合は、例えばブロックを読取ることにより消去が確認される（４０６）。欠陥が検出された場合は、利用可能な(available)予備ブロックがあるかどうかの判断がなされる（４０８）。例えば、使用ステータス・ビットが設定されていない場合、予備ブロックは利用可能である。予備ブロックが利用可能でない場合は、消去が確認される（４０６）。予備ブロックが利用可能な場合は、予備ブロックが使用可能(usable)どうかの判断がなされる（４１０）。例えば、工場試験合格ステータス・ビットが設定されている場合、予備ブロックは使用可能である。予備ブロックが使用可能でない場合は、消去が確認される（４０６）。予備ブロックが使用可能な場合、欠陥ブロックは、例えば予備ブロック・ステータス・ビットをプログラムすることによって、予備ブロックと交換される（４１２）。例えば、アドレス・ステータス・ビットおよび使用ステータス・ビットがプログラムされてもよい。ブロック交換の後、プロセスは消去成功状態で終了する（４１４）。消去を確認した後（４０６）、消去が失敗したかどうかの判断がなされる（４１６）。消去が失敗しなかった場合、プロセスは消去成功状態で終了する（４１４）。消去が失敗した場合、最大数の消去パルスが印加されたかどうかの判断がなされる（４１８）。印加されていない場合は、４０２に戻って、追加の消去パルスが印加される。消去パルスの最大数が印加された場合、ブロック・スワップが試行されたかどうかの判断がなされる（４２０）。試行されていない場合は、プロセスが４０８に進む。ブロック交換が既に試行された場合、プロセスは消去失敗状態で終了する（４２２）。
【００３１】
他の一実施例では、最大数の消去パルスが印加されたかどうかの判断（４１８）に加えて、あるいはその判断の代わりに、固定消去パルス計数の後に消去率の測定に従って判断がなされ、例えば、そのブロックが期待された率で消去状態に近づいているかどうかが判断される。
【００３２】
ここで引用された動作は、モジュールまたはモジュールの部分（例えば、ソフトウェア、ファームウェア、またはハードウェア・モジュール）である。例えば、ここで述べられたソフトウェア・モジュールは、スクリプト、バッチ、または他の実行可能なファイル、あるいはこれらの組合せ、および／またはこのようなファイルの部分を含む。ソフトウェア・モジュールは、コンピュータにより読取り可能な媒体上でエンコードされたコンピュータ・プログラムまたはサブルーチンを含む。
【００３３】
さらに、当業者は、モジュール間の境界は単なる例示であり、他の実施例では、モジュールを組合せ、または、モジュールの機能を別々に分解することもできることを理解するであろう。例えば、ここで記述されたモジュールは、複数のコンピュータ・プロセスとして実行されるサブ・モジュールに分解することができる。例えば、判断４０８，４１０は、１つの判断、例えば、使用可能な(usable)予備ブロックが利用可能(available)かどうかの判断として組み合わせることができる。さらに、他の実施例では、特定のモジュールまたはサブ・モジュールの複数の例を組み合わせることができる。更に、当業者は、多様な実施例に記述された動作が単なる例示であることを理解するであろう。本発明に従って、動作は組み合わせることができ、あるいは、動作の機能は、付加的な動作に分散することもできる。
【００３４】
さらに、他の実施例は、本発明から逸脱することなく、機能的に均等なプロセスを含む。例えばブロック・スワップが既に試行されたかどうかを判断する（４２０）代わりに、使用できる予備ブロックが利用可能かどうかを判断する。
【００３５】
本発明の多様な実施例は、回路内で、または方法として実行される。本発明の実施例もまた、機械読取り可能な媒体上に格納された命令として実行され、それは、ここに記述された機能を実行するために少なくとも１つのプロセッサによって読取られ実行される。機械読取り可能な媒体は、マシン、例えばコンピュータによって判読可能な形式で情報を格納し、または送信するための任意のメカニズムを含む。コンピュータで読取り可能な媒体は、システム１００または他のシステムに、永久的または取り外しできるように、あるいは遠隔的に結合される。コンピュータで読取り可能な媒体は、例えば、任意の数の以下の媒体、すなわち、ディスクおよびテープ格納媒体を含む磁気格納媒体、コンパクト・ディスク媒体（例えばＣＤ−ＲＯＭ、ＣＤ−Ｒなど）およびデジタル・ビデオ・ディスク格納媒体のような光格納媒体、ホログラフィック・メモリ、例えばフラッシュ・メモリ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＲＯＭのような半導体ベースの記憶ユニットを含む不揮発性メモリ格納媒体、強磁性デジタル・メモリ、位相変化メモリ、高分子メモリ、レジスタ、バッファまたはキャッシュ、メインメモリ、ＲＡＭなどを含む揮発性格納媒体、および、永久的および断続的なコンピュータネットワーク、ポイント−ツー−ポイント通信装置、搬送波送信媒体、インターネットなどを含むデータ伝送媒体、を含むが、これらに制限されない。他の新規かつ多様なタイプのコンピュータで読取り可能な媒体が、ここに述べられたソフトウェア・モジュールを格納され、および／または送信するために使用される。
【００３６】
本発明に従った具体化が、特定の実施例に関連して記述された。これらの実施例は例示を目的としており、制限するものではない。多くの変更、修正、追加、および改良が可能である。従って、複数の実例は、単一の実例として、ここに記述されたコンポーネントに提供することができる。多様なコンポーネント、動作、およびデータ・ストア間の境界は多少任意であり、また、特定の動作は、特定の実例となる構成に関して示される。機能の他の配置は構想されており、添付の請求項の範囲内である。最後に、多様な構成において個別のコンポーネントとして示された構造および機能は、組み合わされた構造またはコンポーネントとして実行することができる。これらおよび他の変更、修正、追加、および改良は、添付の請求項で定義されるような本発明の範囲内である。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施例に従ってシステムの一部分を示す。
【図２】本発明の実施例に従ってメモリ・システムの一部分のブロック図を示す。
【図３】本発明の実施例に従って予備メモリ・ブロックの部分を示す。
【図４】本発明の実施例に従って予備ブロック・スワップのフローチャートを示す。
【特許請求の範囲】
【請求項１】
電気特性を検出して記憶ユニット内の欠陥を識別する段階と、
前記記憶ユニットを代替記憶ユニットと交換する段階であって、前記交換は、前記記憶ユニットおよび前記代替記憶ユニットを有する装置をユーザが動作している間に実行される、段階と、
から成ることを特徴とする方法。
【請求項２】
前記電気特性を検出する段階は、
消去の試行中に電流を監視する段階と、
前記電流が予め定められた電流の閾値を越えたときに、前記欠陥を識別する段階と、
を含むことを特徴とする請求項１記載の方法。
【請求項３】
前記電気特性を検出する段階は、
消去の試行中に電圧を監視する段階と、
前記電圧が予め定められた電圧の閾値を越えたときに、前記欠陥を識別する段階と、
を含むことを特徴とする請求項１記載の方法。
【請求項４】
前記電気特性を検出する段階は、
消去の試行中に抵抗を監視する段階と、
前記抵抗が予め定められた抵抗の閾値を越えたときに、前記欠陥を識別する段階と、
を含むことを特徴とする請求項１記載の方法。
【請求項５】
前記監視は、消去動作中に実行されることを特徴とする請求項１記載の方法。
【請求項６】
前記記憶ユニットを前記代替記憶ユニットと交換する段階は、
前記記憶ユニットをメモリ・アドレスでアクセス不可能にする段階と、
前記代替の記憶ユニットを前記メモリ・アドレスでアクセス可能にする段階と、
を含むことを特徴とする請求項１記載の方法。
【請求項７】
前記代替記憶ユニットをアクセス可能にする段階は、
前記代替記憶ユニットのアドレス・ステータス・ビットを前記メモリ・アドレスでプログラムする段階を含むことを特徴とする請求項６記載の方法。
【請求項８】
前記アドレス・ステータス・ビットは、不揮発性メモリを含むことを特徴とする請求項７記載の方法。
【請求項９】
前記アドレス・ステータス・ビットは、プログラム可能なヒューズを含むことを特徴とする請求項７記載の方法。
【請求項１０】
前記代替記憶ユニットをアクセス可能にする段階は、
前記代替記憶ユニットの使用ステータス・ビットを設定する段階を含むことを特徴とする請求項６記載の方法。
【請求項１１】
前記記憶ユニットは、フラッシュ・メモリ・ブロックであることを特徴とする請求項１記載の方法。
【請求項１２】
前記記憶ユニットは、フラッシュ・メモリの行であることを特徴とする請求項１記載の方法。
【請求項１３】
前記記憶ユニットは、高分子メモリの行であることを特徴とする請求項１記載の方法。
【請求項１４】
複数のアクセス可能な記憶ユニットと、
１つまたはそれ以上の予備記憶ユニットと、
前記複数のアクセス可能な記憶ユニットに結合され、前記複数のアクセス可能な記憶ユニット内の電気特性を監視し、かつ前記複数のアクセス可能な記憶ユニットの１つが有する欠陥を識別する電気特性を検出するために形成された、欠陥検出ユニットと、
前記複数のアクセス可能な記憶ユニットおよび前記１つまたはそれ以上の予備記憶ユニットに結合された予備ブロック・スワップ・ユニットであって、前記複数のアクセス可能な記憶ユニットの１つを前記１つまたはそれ以上の予備記憶ユニットの１つと交換するために形成された前記予備ブロック・スワップ・ユニットと、
から構成されることを特徴とする装置。
【請求項１５】
前記欠陥検出ユニットは、消去動作中に電流を検出するための電流検出ユニットを含むことを特徴とする請求項１４記載の装置。
【請求項１６】
前記欠陥検出ユニットは、消去動作中に電圧を検出するための電圧検出ユニットを含むことを特徴とする請求項１４記載の装置。
【請求項１７】
前記欠陥検出ユニットは、消去動作中に抵抗を検出するための抵抗検出ユニットを含むことを特徴とする請求項１４記載の装置。
【請求項１８】
前記１つまたはそれ以上の予備記憶ユニットのそれぞれは、
複数のメモリ・セルと、
アドレス・ステータス・ビットと、
使用ステータス・ビットと、を含み、
前記予備ブロック・スワップ・ユニットは、前記複数のメモリ・セルがアクセス可能になるように前記アドレス・ステータス・ビットおよび前記使用ステータス・ビットをプログラムするために形成されることを特徴とする請求項１４記載の装置。
【請求項１９】
前記１つまたはそれ以上の予備記憶ユニットのそれぞれは、複数メモリ・セルを含み、前記装置は、
アドレス・ステータス・ビットと、
使用ステータス・ビットと、をさらに含み、
前記予備ブロック・スワップ・ユニットは、前記複数のメモリ・セルがアクセス可能になるように前記アドレス・ステータス・ビットおよび前記使用ステータス・ビットをプログラムするために形成されることを特徴とする請求項１４記載の装置。
【請求項２０】
プロセッサと、
前記プロセッサに結合されたアンテナと、
前記プロセッサに結合されたメモリ・デバイスと、
から構成されるシステムであって、前記メモリ・デバイスは、
複数のアクセス可能な記憶ユニットと、
１つまたはそれ以上の予備記憶ユニットと、
前記複数のアクセス可能な記憶ユニットに結合され、前記複数のアクセス可能な記憶ユニット内の電気特性を監視し、かつ、前記複数のアクセス可能な記憶ユニットの１つが有する欠陥を識別する電気特性を検出するために形成された欠陥検出ユニットと、
前記アクセス可能な記憶ユニットおよび前記１つまたはそれ以上の予備記憶ユニットに結合された予備ブロック・スワップ・ユニットであって、前記複数のアクセス可能な記憶ユニットの１つを前記１つまたはそれ以上の予備記憶ユニットの１つと交換するために形成された前記予備ブロック・スワップ・ユニットと、
を含むことを特徴とするシステム。
【請求項２１】
前記欠陥検出ユニットは、消去動作中に前記複数のアクセス可能な記憶ユニットの１つにおける電流を検出するための電流検出ユニットを含むことを特徴とする請求項２０記載のシステム。
【請求項２２】
前記１つまたはそれ以上の予備記憶ユニットのそれぞれは、
複数のメモリ・セルと、
アドレス・ステータス・ビットと、
使用ステータス・ビットと、を含み、
前記予備ブロック・スワップ・ユニットは、前記複数のメモリ・セルがアクセス可能になるように前記アドレス・ステータス・ビットおよび前記使用ステータス・ビットをプログラムするために形成される、
ことを特徴とする請求項２１記載のシステム。
【請求項２３】
前記１つまたはそれ以上の予備記憶ユニットのそれぞれは、複数のメモリ・セルを含み、前記メモリ・デバイスは、
アドレス・ステータス・ビットと、
使用ステータス・ビットと、をさらに含み、
前記予備ブロック・スワップ・ユニットは、前記複数のメモリ・セルがアクセス可能になるように、前記アドレス・ステータス・ビットおよび前記使用ステータス・ビットをプログラムするために形成される、
ことを特徴とする請求項２０記載のシステム。
【請求項２４】
コンピュータ読取り可能な媒体と、
前記コンピュータ読取り可能な媒体上に格納された命令であって、
記憶ユニット内の欠陥を識別する電気特性を検出し、
前記記憶ユニットを代替記憶ユニットと交換し、その交換は前記記憶ユニットおよび前記代替記憶ユニットを有する装置をユーザが動作する間に実行される、命令と、
から構成されることを特徴とする装置。
【請求項２５】
前記電気特性を検出するための前記命令は、
電流を監視し、および、
前記電流が予め定められた電流の閾値を越えたときに欠陥を識別するための命令を含むことを特徴とする請求項２４記載の装置。
【請求項２６】
前記電気特性を検出するための前記命令は、
消去の試行中に電圧を監視し、および、
前記電圧が予め定められた電圧の閾値を越えたときに欠陥を識別するための命令を含むことを特徴とする請求項２４記載の装置。
【請求項２７】
前記電気特性は、消去動作中に検出されることを特徴とする請求項２４記載の装置。
【請求項２８】
前記記憶ユニットを代替記憶ユニットと交換する前記命令は、
メモリ・アドレスで前記記憶ユニットをアクセス不可能にし、および、
前記メモリ・アドレスで前記代替記憶ユニットをアクセス可能にするための命令を含むことを特徴とする請求項２４記載の装置。
【請求項２９】
前記代替記憶ユニットをアクセス可能にするための前記命令は、
前記代替記憶ユニットのアドレス・ステータス・ビットを前記メモリ・アドレスでプログラムするための命令を含むことを特徴とする請求項２８記載の装置。
【請求項３０】
前記代替記憶ユニットをアクセス可能にするための前記命令は、
前記代替記憶ユニットの使用ステータス・ビットを設定するための命令を含むことを特徴とする請求項２８記載の装置。
【請求項３１】
前記記憶ユニットは、フラッシュ・ブロックであることを特徴とする請求項２４記載の装置。
【請求項１】
電気特性を検出して記憶ユニット内の欠陥を識別する段階と、
前記記憶ユニットを代替記憶ユニットと交換する段階であって、前記交換は、前記記憶ユニットおよび前記代替記憶ユニットを有する装置をユーザが動作している間に実行される、段階と、
から成ることを特徴とする方法。
【請求項２】
前記電気特性を検出する段階は、
消去の試行中に電流を監視する段階と、
前記電流が予め定められた電流の閾値を越えたときに、前記欠陥を識別する段階と、
を含むことを特徴とする請求項１記載の方法。
【請求項３】
前記電気特性を検出する段階は、
消去の試行中に電圧を監視する段階と、
前記電圧が予め定められた電圧の閾値を越えたときに、前記欠陥を識別する段階と、
を含むことを特徴とする請求項１記載の方法。
【請求項４】
前記電気特性を検出する段階は、
消去の試行中に抵抗を監視する段階と、
前記抵抗が予め定められた抵抗の閾値を越えたときに、前記欠陥を識別する段階と、
を含むことを特徴とする請求項１記載の方法。
【請求項５】
前記監視は、消去動作中に実行されることを特徴とする請求項１記載の方法。
【請求項６】
前記記憶ユニットを前記代替記憶ユニットと交換する段階は、
前記記憶ユニットをメモリ・アドレスでアクセス不可能にする段階と、
前記代替の記憶ユニットを前記メモリ・アドレスでアクセス可能にする段階と、
を含むことを特徴とする請求項１記載の方法。
【請求項７】
前記代替記憶ユニットをアクセス可能にする段階は、
前記代替記憶ユニットのアドレス・ステータス・ビットを前記メモリ・アドレスでプログラムする段階を含むことを特徴とする請求項６記載の方法。
【請求項８】
前記アドレス・ステータス・ビットは、不揮発性メモリを含むことを特徴とする請求項７記載の方法。
【請求項９】
前記アドレス・ステータス・ビットは、プログラム可能なヒューズを含むことを特徴とする請求項７記載の方法。
【請求項１０】
前記代替記憶ユニットをアクセス可能にする段階は、
前記代替記憶ユニットの使用ステータス・ビットを設定する段階を含むことを特徴とする請求項６記載の方法。
【請求項１１】
前記記憶ユニットは、フラッシュ・メモリ・ブロックであることを特徴とする請求項１記載の方法。
【請求項１２】
前記記憶ユニットは、フラッシュ・メモリの行であることを特徴とする請求項１記載の方法。
【請求項１３】
前記記憶ユニットは、高分子メモリの行であることを特徴とする請求項１記載の方法。
【請求項１４】
複数のアクセス可能な記憶ユニットと、
１つまたはそれ以上の予備記憶ユニットと、
前記複数のアクセス可能な記憶ユニットに結合され、前記複数のアクセス可能な記憶ユニット内の電気特性を監視し、かつ前記複数のアクセス可能な記憶ユニットの１つが有する欠陥を識別する電気特性を検出するために形成された、欠陥検出ユニットと、
前記複数のアクセス可能な記憶ユニットおよび前記１つまたはそれ以上の予備記憶ユニットに結合された予備ブロック・スワップ・ユニットであって、前記複数のアクセス可能な記憶ユニットの１つを前記１つまたはそれ以上の予備記憶ユニットの１つと交換するために形成された前記予備ブロック・スワップ・ユニットと、
から構成されることを特徴とする装置。
【請求項１５】
前記欠陥検出ユニットは、消去動作中に電流を検出するための電流検出ユニットを含むことを特徴とする請求項１４記載の装置。
【請求項１６】
前記欠陥検出ユニットは、消去動作中に電圧を検出するための電圧検出ユニットを含むことを特徴とする請求項１４記載の装置。
【請求項１７】
前記欠陥検出ユニットは、消去動作中に抵抗を検出するための抵抗検出ユニットを含むことを特徴とする請求項１４記載の装置。
【請求項１８】
前記１つまたはそれ以上の予備記憶ユニットのそれぞれは、
複数のメモリ・セルと、
アドレス・ステータス・ビットと、
使用ステータス・ビットと、を含み、
前記予備ブロック・スワップ・ユニットは、前記複数のメモリ・セルがアクセス可能になるように前記アドレス・ステータス・ビットおよび前記使用ステータス・ビットをプログラムするために形成されることを特徴とする請求項１４記載の装置。
【請求項１９】
前記１つまたはそれ以上の予備記憶ユニットのそれぞれは、複数メモリ・セルを含み、前記装置は、
アドレス・ステータス・ビットと、
使用ステータス・ビットと、をさらに含み、
前記予備ブロック・スワップ・ユニットは、前記複数のメモリ・セルがアクセス可能になるように前記アドレス・ステータス・ビットおよび前記使用ステータス・ビットをプログラムするために形成されることを特徴とする請求項１４記載の装置。
【請求項２０】
プロセッサと、
前記プロセッサに結合されたアンテナと、
前記プロセッサに結合されたメモリ・デバイスと、
から構成されるシステムであって、前記メモリ・デバイスは、
複数のアクセス可能な記憶ユニットと、
１つまたはそれ以上の予備記憶ユニットと、
前記複数のアクセス可能な記憶ユニットに結合され、前記複数のアクセス可能な記憶ユニット内の電気特性を監視し、かつ、前記複数のアクセス可能な記憶ユニットの１つが有する欠陥を識別する電気特性を検出するために形成された欠陥検出ユニットと、
前記アクセス可能な記憶ユニットおよび前記１つまたはそれ以上の予備記憶ユニットに結合された予備ブロック・スワップ・ユニットであって、前記複数のアクセス可能な記憶ユニットの１つを前記１つまたはそれ以上の予備記憶ユニットの１つと交換するために形成された前記予備ブロック・スワップ・ユニットと、
を含むことを特徴とするシステム。
【請求項２１】
前記欠陥検出ユニットは、消去動作中に前記複数のアクセス可能な記憶ユニットの１つにおける電流を検出するための電流検出ユニットを含むことを特徴とする請求項２０記載のシステム。
【請求項２２】
前記１つまたはそれ以上の予備記憶ユニットのそれぞれは、
複数のメモリ・セルと、
アドレス・ステータス・ビットと、
使用ステータス・ビットと、を含み、
前記予備ブロック・スワップ・ユニットは、前記複数のメモリ・セルがアクセス可能になるように前記アドレス・ステータス・ビットおよび前記使用ステータス・ビットをプログラムするために形成される、
ことを特徴とする請求項２１記載のシステム。
【請求項２３】
前記１つまたはそれ以上の予備記憶ユニットのそれぞれは、複数のメモリ・セルを含み、前記メモリ・デバイスは、
アドレス・ステータス・ビットと、
使用ステータス・ビットと、をさらに含み、
前記予備ブロック・スワップ・ユニットは、前記複数のメモリ・セルがアクセス可能になるように、前記アドレス・ステータス・ビットおよび前記使用ステータス・ビットをプログラムするために形成される、
ことを特徴とする請求項２０記載のシステム。
【請求項２４】
コンピュータ読取り可能な媒体と、
前記コンピュータ読取り可能な媒体上に格納された命令であって、
記憶ユニット内の欠陥を識別する電気特性を検出し、
前記記憶ユニットを代替記憶ユニットと交換し、その交換は前記記憶ユニットおよび前記代替記憶ユニットを有する装置をユーザが動作する間に実行される、命令と、
から構成されることを特徴とする装置。
【請求項２５】
前記電気特性を検出するための前記命令は、
電流を監視し、および、
前記電流が予め定められた電流の閾値を越えたときに欠陥を識別するための命令を含むことを特徴とする請求項２４記載の装置。
【請求項２６】
前記電気特性を検出するための前記命令は、
消去の試行中に電圧を監視し、および、
前記電圧が予め定められた電圧の閾値を越えたときに欠陥を識別するための命令を含むことを特徴とする請求項２４記載の装置。
【請求項２７】
前記電気特性は、消去動作中に検出されることを特徴とする請求項２４記載の装置。
【請求項２８】
前記記憶ユニットを代替記憶ユニットと交換する前記命令は、
メモリ・アドレスで前記記憶ユニットをアクセス不可能にし、および、
前記メモリ・アドレスで前記代替記憶ユニットをアクセス可能にするための命令を含むことを特徴とする請求項２４記載の装置。
【請求項２９】
前記代替記憶ユニットをアクセス可能にするための前記命令は、
前記代替記憶ユニットのアドレス・ステータス・ビットを前記メモリ・アドレスでプログラムするための命令を含むことを特徴とする請求項２８記載の装置。
【請求項３０】
前記代替記憶ユニットをアクセス可能にするための前記命令は、
前記代替記憶ユニットの使用ステータス・ビットを設定するための命令を含むことを特徴とする請求項２８記載の装置。
【請求項３１】
前記記憶ユニットは、フラッシュ・ブロックであることを特徴とする請求項２４記載の装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公表番号】特表２００７−５２３４３９（Ｐ２００７−５２３４３９Ａ）
【公表日】平成１９年８月１６日（２００７．８．１６）
【国際特許分類】
【出願番号】特願２００７−５００８４８（Ｐ２００７−５００８４８）
【出願日】平成１７年２月２日（２００５．２．２）
【国際出願番号】ＰＣＴ／ＵＳ２００５／００３４３６
【国際公開番号】ＷＯ２００５／０９３７６２
【国際公開日】平成１７年１０月６日（２００５．１０．６）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
【公表日】平成１９年８月１６日（２００７．８．１６）
【国際特許分類】
【出願日】平成１７年２月２日（２００５．２．２）
【国際出願番号】ＰＣＴ／ＵＳ２００５／００３４３６
【国際公開番号】ＷＯ２００５／０９３７６２
【国際公開日】平成１７年１０月６日（２００５．１０．６）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
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