半導体基板の製造方法及び半導体基板
【課題】格子緩和又は一部格子緩和した歪緩和ＳｉＧｅ層の形成を可能にし、これによって転位欠陥を少なくするようにした半導体基板の製造方法及び半導体基板を提供する。
【解決手段】Ｓｉ基板１０上に絶縁層１１を介してＳｉＧｅ層を備えた半導体基板の製造方法である。Ｓｉ基板上に前記絶縁層１１を介してＳｉ層１２を備えたＳＯＩ基板１３のＳｉ層１２上に、第１のＳｉＧｅ層１４を形成するＳｉＧｅ成膜工程と、ＳｉＧｅ成膜工程後、熱処理を施し、第１のＳｉＧｅ層１４中のＧｅをＳｉ層１２中に拡散・濃縮させ、ＳｉＧｅ層となる第２のＳｉＧｅ層１６を形成する拡散工程と、を有する。第１のＳｉＧｅ層形成工程では、第１のＳｉＧｅ層１４中のＧｅ濃度を５％以下にする。
【解決手段】Ｓｉ基板１０上に絶縁層１１を介してＳｉＧｅ層を備えた半導体基板の製造方法である。Ｓｉ基板上に前記絶縁層１１を介してＳｉ層１２を備えたＳＯＩ基板１３のＳｉ層１２上に、第１のＳｉＧｅ層１４を形成するＳｉＧｅ成膜工程と、ＳｉＧｅ成膜工程後、熱処理を施し、第１のＳｉＧｅ層１４中のＧｅをＳｉ層１２中に拡散・濃縮させ、ＳｉＧｅ層となる第２のＳｉＧｅ層１６を形成する拡散工程と、を有する。第１のＳｉＧｅ層形成工程では、第１のＳｉＧｅ層１４中のＧｅ濃度を５％以下にする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び半導体基板に関する。
【背景技術】
【０００２】
従来、シリコンＭＯＳデバイスでは、スケーリング則に従った微細化や動作電圧の低減化を行うことにより、高速化と低消費電力化とを両立してきた。しかし、ゲート長が１００ｎｍ以下の領域になると、高速化と低消費電力化との両立が困難になる。このため、近年ではＳＯＩウェーハ（ＳＯＩ基板）及び歪みシリコンの導入が検討され、特にＳＯＩウェーハ上に歪シリコン（歪Ｓｉ）を導入した基板が究極の基板と考えられ、研究が進められている。
【０００３】
ＳＯＩウェーハ上に歪シリコンを導入した基板の製造方法として、第１の方法としては、ＳＯＩウェーハにＳｉＧｅエピタキシャル技術を組み合わせた方法が知られている。例えば、特許文献１には、既存のＳＯＩウェーハ上にＳｉＧｅエピタキシャル層を形成して歪緩和を起こし、歪緩和したＳｉＧｅ膜上にＳｉ膜を形成し、歪Ｓｉとする方法が開示されている。
また、第２の方法として、特許文献２には、酸素イオン注入分離法（ＳＩＭＯＸ法）によってＳｉＧｅ層中に埋め込み酸化膜を形成し、この埋め込み酸化膜上に位置する歪緩和ＳｉＧｅ層の上に、歪みシリコン（歪Ｓｉ）を形成する方法が開示されている。
【０００４】
第３の方法として、特許文献３には、ＳＯＩウェーハ上にＳｉＧｅ膜を形成し、次いで熱処理によってＳｉＧｅ層を溶融し、その後、Ｇｅを拡散させつつＳｉＧｅ層を固化させることにより、歪緩和を行う方法が開示されている。
また、特許文献４には、ＳＯＩ基板でなく通常のシリコン基板を用いる方法として、酸素が添加されたＳｉ基板上にＳｉＧｅ膜を形成し、その後、酸化雰囲気下での熱処理によってＧｅを拡散させつつ、歪緩和を行う方法が開示されている。
【特許文献１】特開平７−１６９９２６号公報
【特許文献２】特開平９−３２１３０７号公報
【特許文献３】特開２００３−３１４９５号公報
【特許文献４】特開２０００−２４３９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、前記したようにＳｉＧｅエピタキシャル技術を組み合わせて歪シリコンを導入する基板においては、高速化と低消費電力化とをより十分に両立させるため、均一かつ高濃度にＧｅを含有することで格子緩和または一部格子緩和した歪緩和ＳｉＧｅ層を形成し、これによって転位欠陥をより少なくすることが重要である。
したがって、本発明は、格子緩和または一部格子緩和した歪緩和ＳｉＧｅ層の形成を可能にし、これによって転位欠陥を少なくするようにした半導体基板の製造方法と、この製造方法によって得られる半導体基板を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明の半導体基板の製造方法は、Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板の製造方法であって、前記Ｓｉ基板上に前記絶縁層を介してＳｉ層を備えたＳＯＩ基板の前記Ｓｉ層上に、第１のＳｉＧｅ層を形成するＳｉＧｅ成膜工程と、前記ＳｉＧｅ成膜工程後、熱処理を施し、前記第１のＳｉＧｅ層中のＧｅを前記Ｓｉ層中に拡散・濃縮させ、前記ＳｉＧｅ層となる第２のＳｉＧｅ層を形成する拡散工程と、を有し、前記第１のＳｉＧｅ層形成工程では、該第１のＳｉＧｅ層中のＧｅ濃度を５％以下にすることを特徴としている。
また、本発明の半導体基板は、Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板であって、前記の製造方法によって作製されたことを特徴としている。
【０００７】
前記半導体基板の製造方法によれば、第１のＳｉＧｅ層中のＧｅ濃度を５％以下にしているので、拡散工程での熱処理により、該第１のＳｉＧｅ層中のＧｅの拡散をゆるやかに起こさせ、したがって形成される第２のＳｉＧｅ層中のＧｅ濃度をゆるやかに高め、濃縮することができる。よって、形成される第２のＳｉＧｅ層中に急激なＧｅ濃度勾配が生じるのを抑え、このＳｉＧｅ層中に部分的緩和を起こさせることにより、転位欠陥の発生を抑制することができる。
また、前記半導体基板によれば、前記製造方法によって作製されたことにより、転位欠陥の発生が抑制されたＳｉＧｅ層を備えたものとなる。
【０００８】
また、前記拡散工程では、第２のＳｉＧｅ層中におけるＧｅ濃度を１０％以上２０％以下にするのが好ましい。
Ｇｅ濃度を１０％以上とすることにより、第２のＳｉＧｅ層は十分に格子緩和がなされるようになる。また、２０％以下とすることにより、比較的短時間で拡散工程を終了させることができ、かつ、第２のＳｉＧｅ層中に急激なＧｅ濃度勾配が生じるのを抑えることができる。
【０００９】
また、前記拡散工程では、第２のＳｉＧｅ層の膜厚を６０ｎｍ以下にするのが好ましい。
第２のＳｉＧｅ層の膜厚を６０ｎｍ以下の薄厚にすることにより、熱処理によって形成する第２のＳｉＧｅ層の、表層側と下層側との格子緩和率の不均一性を小さくすることができ、これによってこの格子緩和率の不均一性に起因する転位欠陥の発生を抑制することができる。
【００１０】
また、前記拡散工程における熱処理を、酸化雰囲気下にて行うのが好ましい。
このようにすれば、第１のＳｉＧｅ層中のＧｅをＳｉ層中に良好に拡散させることができ、したがって形成する第２のＳｉＧｅ層のＧｅ濃度を所望の高濃度にまで容易に濃縮することができる。
【００１１】
また、前記ＳｉＧｅ成膜工程と前記拡散工程との間に、前記第１のＳｉＧｅ層中のＧｅの蒸発を防止する蒸発防止層を、該第１のＳｉＧｅ層上に形成するのが好ましい。
このようにすれば、拡散工程における熱処理の際、第１のＳｉＧｅ層中のＧｅが前記Ｓｉ層中に拡散することなく、蒸発して排出されてしまうことを防止することができる。
【００１２】
また、前記拡散工程の後、例えば熱処理によって形成された酸化膜を除去して前記第２のＳｉＧｅ層を露出させた状態のもとで、該第２のＳｉＧｅ層上に歪Ｓｉ層をエピタキシャル成長させるのが好ましい。
このようにすれば、転位欠陥の発生が抑制された第２のＳｉＧｅ層（ＳｉＧｅ層）上に歪Ｓｉ層が形成されるので、得られる歪Ｓｉ層も欠陥密度が小さい良好なものとなる。
【００１３】
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、前記したように、第２のＳｉＧｅ層上に歪Ｓｉ層をエピタキシャル成長させるようにした製造方法によって作製されたことを特徴としている。
この半導体基板によれば、前記製造方法によって作製されたことにより、欠陥密度が小さい良好な歪Ｓｉ層を備えたものとなる。
【発明の効果】
【００１４】
本発明の半導体基板の製造方法によれば、ＳｉＧｅ層中に部分的緩和を起こさせることにより、転位欠陥の発生を抑制することができる。したがって、このＳｉＧｅ層上に歪Ｓｉ層をエピタキシャル成長させることにより、欠陥密度が小さい良好な歪Ｓｉ層を形成することができる。
また、本発明の半導体基板によれば、転位欠陥の発生が抑制されたＳｉＧｅ層を備えたものとなり、したがってこのＳｉＧｅ層上に歪Ｓｉ層がエピタキシャル成長させられることにより、欠陥密度が小さい良好な歪Ｓｉ層が備えたものとなる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明を詳しく説明する。
図１（ａ）〜（ｄ）は、本発明の半導体ウェーハ（半導体基板）の製造方法を工程順に示す側断面図であり、図２（ａ）、（ｂ）は、本発明に係る半導体ウェーハ（半導体基板）の構造を示す側断面図である。
本発明の半導体ウェーハ（半導体基板）の製造方法では、まず、図１（ａ）に示すように、Ｓｉ基板１０上に絶縁層（例えば、ＳｉＯ２）であるＢＯＸ層１１を介して設けられた、単結晶ＳｉからなるＳＯＩ層（Ｓｉ層）１２を有するＳＯＩ基板１３を作製する。本実施形態では、ＢＯＸ層１１の膜厚を例えば１４０ｎｍ程度に、また、ＳＯＩ層１２の膜厚を例えば７０ｎｍ程度に形成する。
【００１６】
このＳＯＩ基板１３の製造方法としては、前記構成を得ることができれば、従来公知の種々の製造方法を採用することができる。
例えば、ＳＯＩ基板の作製方法のうち代表的なものとして、従来、いわゆる基板貼り合わせ技術と、ＳＩＭＯＸ(Separation by Implanted Oxygen)法による技術とが知られている。
【００１７】
基板貼り合わせ技術は、２枚の基板の片方又は両方に酸化膜を形成しておき、酸化膜を間に２枚の基板を貼り合わせる方法である。貼り合わせは、２枚の基板を機械的に密着させて熱処理すること等によって行い、ＳＯＩ層は、貼り合わせた基板を研削及び研磨により鏡面加工して作製する。
【００１８】
また、基板貼り合わせ技術として、水素イオン剥離法（スマートカット法とも呼ばれる）という手法も開発されている。この技術は、二枚のＳｉ基板のうち酸化膜を形成した一方の上面から水素イオンを注入した後、イオン注入面を酸化膜を介して他方の基板に密着させ、その後熱処理を加えることによって基板内部に微小気泡層を形成させ、微小気泡層を劈開面として一方の基板を薄膜状に剥離し、さらに熱処理を加えて強固に結合したＳＯＩ基板とするものである。
【００１９】
また、シリコン基板表面に多孔質Ｓｉ層及びＳｉ単結晶層を介してＳｉＯ２層を形成し、このシリコン基板をＳｉＯ２層を重ね合わせ面として支持基板に貼り合わせ、さらに前記シリコン基板及び多孔質Ｓｉ層を高圧水流ではぎ取る高圧水流分離法による技術なども知られている。
一方、ＳＩＭＯＸ法による技術は、Ｓｉウェーハに酸素をイオン注入し、高温で熱処理することにより、酸素が過飽和に含まれている領域を酸化膜に変換するもので、ＢＯＸ層上にＳｉ薄膜を残し、ＳＯＩを形成する技術である。
【００２０】
次に、前記ＳＯＩ層１２上に、図１（ｂ）に示すように、第１のＳｉＧｅ層１４を減圧ＣＶＤ法によってエピタキシャル成長させる（ＳｉＧｅ成膜工程）。なお、この減圧ＣＶＤ法による成膜は、例えばキャリアガスとしてＨ２を用い、ソースガスとしてＳｉＨ４及びＧｅＨ４を用いて行う。
【００２１】
ここで、本発明においては、この第１のＳｉＧｅ層１４中のＧｅ濃度を、原子比で５％以下とし、好ましくは２％以上にする。原子比で５％以下にするのは、後述する拡散工程において、該第１のＳｉＧｅ層１４中のＧｅを前記ＳＯＩ層１２に向けてゆるやかに拡散させるためである。なお、特に限定されないものの、原子比で２％未満になると、後述する拡散工程において所望の拡散を行うために長時間を要するようになり、生産性を低下させてしまうことから、２％以上にするのが好ましい。
また、この第１のＳｉＧｅ層１４の膜厚については、特に限定されることないものの、後述するように拡散工程で形成する第２のＳｉＧｅ層の膜厚に対応する厚さ、すなわち、拡散工程において拡散・濃縮を行うことで所望の膜厚の第２のＳｉＧｅ層が得られるような厚さとする。
【００２２】
次いで、前記第１のＳｉＧｅ層１４上に、図１（ｃ）に示すようにＳｉをＣＶＤ法等によって成膜し、蒸発防止層１５を形成する（蒸発防止層形成工程）。この蒸発防止層１５は、後述する拡散工程において前記第１のＳｉＧｅ層１４中のＧｅが蒸発し、Ｓｉ基板１０上から外に排出されるのを防止するためのものである。したがって、この蒸発防止層１５の厚さとしては、前記の蒸発を防止できる厚さ、例えば２０ｎｍ以下程度であればよく、本実施形態では１２ｎｍ程度に形成する。
【００２３】
次いで、蒸発防止層１５を形成したＳｉ基板１０を熱処理炉に入れ、酸化雰囲気下にて例えば１２５０℃の温度で熱酸化処理を施し、前記第１のＳｉＧｅ層１４中のＧｅを前記ＳＯＩ層１２中に拡散・濃縮させる（拡散工程）。このように酸化雰囲気下にて熱処理（熱酸化処理）を行うと、前記の蒸発防止層１５であるＳｉ層は酸化されてＳｉＯ２層となる。すると、第１のＳｉＧｅ層１４中のＧｅはこのＳｉＯ２層（蒸発防止層１５）に拡散せず、ＳＯＩ層１２側にのみ選択的に拡散するようになる。これにより、ＳＯＩ層１２はＧｅが拡散して所望の高濃度にまで濃縮され、図１（ｄ）に示すように第２のＳｉＧｅ層１６となる。
【００２４】
なお、このようにして第１のＳｉＧｅ層１４中のＧｅを拡散させると、この第１のＳｉＧｅ層１４中からＧｅから抜けることにより、該第１のＳｉＧｅ層１４はほとんどＧｅが存在せず、したがって実質的にＳｉ層となる。そして、前記蒸発防止層１５が酸化されてＳｉＯ２層となることにより、この第１のＳｉＧｅ層１４からなるＳｉ層も酸化されてＳｉＯ２層となる。これにより、前記蒸発防止層１５と第１のＳｉＧｅ層１４とは、図１（ｄ）に示すように同じＳｉＯ２層１７となる。
【００２５】
ここで、このような拡散工程で形成する第２のＳｉＧｅ層１６については、そのＧｅ濃度を、原子比で１０％以上２０％以下にするのが好ましい。Ｇｅ濃度を１０％以上とすることにより、第２のＳｉＧｅ層１６は十分に格子緩和がなされるようになるからである。また、２０％以下とすることにより、比較的短時間で拡散工程を終了させることができ、さらに、第２のＳｉＧｅ層１６中に急激なＧｅ濃度勾配が生じるのを抑えることができるからである。
【００２６】
また、この第２のＳｉＧｅ層１６については、その膜厚を６０ｎｍ以下で、好ましくは３０ｎｍ以上にするのが好ましい。６０ｎｍ以下の薄厚にすることにより、熱処理によって形成する第２のＳｉＧｅ層１６の、表層側と下層側との格子緩和率の不均一性を小さくすることができ、これによってこの格子緩和率の不均一性に起因する転位欠陥の発生を抑制することができる。なお、特に限定されないものの、３０ｎｍ未満にするには、拡散工程において濃縮を行うために長時間を要するようになり、生産性を低下させてしまうことから、３０ｎｍ以上にするのが好ましい。
【００２７】
また、前記の酸化雰囲気については、酸素１００％の雰囲気とするのが、蒸発防止層１５等の酸化をより速くすることができ、好ましいものの、酸素と、窒素やアルゴンなどの不活性ガスとの混合雰囲気、例えば大気を採用してもよい。
また、この拡散工程における熱酸化処理時間については、第２のＳｉＧｅ層１４が所望の膜厚になり、かつ、所望のＧｅ濃度となる時間を予め実験やシミュレーションなどによって求めておき、求められた時間で行う。
【００２８】
次いで、前記のＳｉＯ２層１７をフッ酸水溶液（ＨＦ水溶液）によりエッチングして除去し、前記第２のＳｉＧｅ層１６の表面を露出させる。これにより、図２（ａ）に示すようにＳｉ基板１０上にＢＯＸ層（絶縁層）１１を介してＳｉＧｅ層（第２のＳｉＧｅ層１６）を備えた、本発明に係る第１の半導体ウェーハ（半導体基板）１８が得られる。
このようにして得られた第１の半導体ウェーハ１８は、前記したように転位欠陥の発生が抑制されたＳｉＧｅ層（第２のＳｉＧｅ層１６）を備えたものとなる。
【００２９】
その後、この露出させた第２のＳｉＧｅ層１６上にＳｉをＣＶＤ法等によってエピタキシャル成長させ、図２（ｂ）に示すように厚さ１２ｎｍ程度の歪Ｓｉ層１９を形成する。これにより、Ｓｉ基板１０上にＢＯＸ層（絶縁層）１１を介してＳｉＧｅ層（第２のＳｉＧｅ層１６）を形成し、さらにこのＳｉＧｅ層１６上に歪Ｓｉ層１９を形成した、本発明に係る第２の半導体ウェーハ（半導体基板）２０が得られる。
このようにして得られた第２の半導体ウェーハ２０は、転位欠陥の発生が抑制されたＳｉＧｅ層（第２のＳｉＧｅ層１６）上に歪Ｓｉ層１９が形成されているので、得られる歪Ｓｉ層１９も欠陥密度が小さい良好なものとなる。
【００３０】
よって、本発明の製造方法によれば、特に第１のＳｉＧｅ層１４のＧｅ濃度を５％以下にすることにより、転位欠陥の発生が抑制されたＳｉＧｅ層（第２のＳｉＧｅ層１６）を備えた第１の半導体ウェーハ１８を形成することができる。そして、このようなＳｉＧｅ層（第２のＳｉＧｅ層１６）上に歪Ｓｉ層１９を形成することにより、欠陥密度が小さい良好な歪Ｓｉ層１９を備えた第２の半導体ウェーハ２０を形成することができる。
【００３１】
次に、本発明に係る製造方法によって半導体ウェーハ（半導体基板）を製造し、得られた半導体ウェーハの評価を以下のようにして行った。
［実験例１］
まず、第１のＳｉＧｅ層１４中のＧｅ濃度を変え、得られる半導体ウェーハ２０の性能を評価した。
【００３２】
（試料１）
本発明に係る試料１として、まず、図１（ｃ）に示す構造のウェーハを、第１のＳｉＧｅ層１４のＧｅ濃度が５％（原子比）となり、かつ、その膜厚が２４０ｎｍとなるように形成した。なお、ＳＯＩ基板１３におけるＢＯＸ層１１の厚さは１４０ｎｍに、ＳＯＩ層１２の厚さは７０ｎｍにそれぞれ形成した。また、蒸発防止層１５の厚さは１２ｎｍに形成した。
そして、拡散工程として、酸素１００％の酸化雰囲気下にて熱酸化処理を行い、Ｇｅ濃度が２０％（原子比）、厚さが６０ｎｍの第２のＳｉＧｅ層１６を形成した。続いて、この第２のＳｉＧｅ層１６上に形成されたＳｉＯ２層１７をフッ酸水溶液（ＨＦ水溶液）でエッチング除去し、その後、露出した第２のＳｉＧｅ層１６（ＳｉＧｅ層）上に歪Ｓｉ層１９を厚さ１２ｎｍに形成した。
【００３３】
（試料２）
試料２として、図１（ｃ）に示す構造のウェーハを、第１のＳｉＧｅ層１４のＧｅ濃度が３％（原子比）となり、かつ、その膜厚が４００ｎｍとなるように形成した。なお、ＳＯＩ基板１３におけるＢＯＸ層１１、ＳＯＩ層１２、及び蒸発防止層１５の厚さは試料１と同一にした。
そして、拡散工程として、酸素１００％の酸化雰囲気下にて熱酸化処理を行い、Ｇｅ濃度が２０％（原子比）、厚さが６０ｎｍの第２のＳｉＧｅ層１６を形成した。続いて、この第２のＳｉＧｅ層１６上に形成されたＳｉＯ２層１７をフッ酸水溶液（ＨＦ水溶液）でエッチング除去し、その後、露出した第２のＳｉＧｅ層１６（ＳｉＧｅ層）上に歪Ｓｉ層１９を厚さ１２ｎｍに形成した。
【００３４】
（試料３）
試料３として、図１（ｃ）に示す構造のウェーハを、第１のＳｉＧｅ層１４のＧｅ濃度が１０％（原子比）となり、かつ、その膜厚が１２０ｎｍとなるように形成した。なお、ＳＯＩ基板１３におけるＢＯＸ層１１、ＳＯＩ層１２、及び蒸発防止層１５の厚さは試料１と同一にした。
そして、拡散工程として、酸素１００％の酸化雰囲気下にて熱酸化処理を行い、Ｇｅ濃度が２０％（原子比）、厚さが６０ｎｍの第２のＳｉＧｅ層１６を形成した。続いて、この第２のＳｉＧｅ層１６上に形成されたＳｉＯ２層１７をフッ酸水溶液（ＨＦ水溶液）でエッチング除去し、その後、露出した第２のＳｉＧｅ層１６（ＳｉＧｅ層）上に歪Ｓｉ層１９を厚さ１２ｎｍに形成した。
【００３５】
このようにして形成した各試料について、その欠陥密度を測定し、性能を評価した。欠陥密度の測定は、歪Ｓｉ層１９を選択エッチング処理した後、微分干渉顕微鏡観察によるピットカウントで行った。このピットカウントの結果を図３に示す。
図３に示したように、欠陥密度は、試料１では３．８８×１０４／ｃｍ２となり、試料２では２．５０×１０３／ｃｍ２となり、試料３では３．５２×１０５／ｃｍ２となった。
【００３６】
したがって、第１のＳｉＧｅ層１４のＧｅ濃度を５％以下にした試料１、試料２は、Ｇｅ濃度を１０％にした試料３に比べ、欠陥密度が少なくなっており、これによって良好な歪Ｓｉ層１９が得られることが確認された。また、試料１に比べて試料２の方が欠陥密度が少なくなっており、これによって第１のＳｉＧｅ層１４のＧｅ濃度が低くなると、より欠陥密度が少なくなる傾向になることが分かった。
【００３７】
［実験例２］
次に、拡散工程で形成する第２のＳｉＧｅ層１６の膜厚を変え、得られる半導体ウェーハ２０の性能を評価した。
【００３８】
（試料１）
前記試料１を、そのまま実験例２に用いた。すなわち、この試料１では、拡散工程として、酸素１００％の酸化雰囲気下にて熱酸化処理を行い、Ｇｅ濃度が２０％（原子比）、厚さが６０ｎｍの第２のＳｉＧｅ層１６を形成した。
【００３９】
（試料４）
試料４として、図１（ｃ）に示す構造のウェーハを、第１のＳｉＧｅ層１４のＧｅ濃度が５％（原子比）となり、かつ、その膜厚が２８０ｎｍとなるように形成した。なお、ＳＯＩ基板１３におけるＢＯＸ層１１、ＳＯＩ層１２、及び蒸発防止層１５の厚さは試料１と同一にした。
そして、拡散工程として、酸素１００％の酸化雰囲気下にて熱酸化処理を行い、Ｇｅ濃度が２０％（原子比）、厚さが７０ｎｍの第２のＳｉＧｅ層１６を形成した。続いて、この第２のＳｉＧｅ層１６上に形成されたＳｉＯ２層１７をフッ酸水溶液（ＨＦ水溶液）でエッチング除去し、その後、露出した第２のＳｉＧｅ層１６（ＳｉＧｅ層）上に歪Ｓｉ層１９を厚さ１２ｎｍに形成した。
【００４０】
このようにして形成した試料４について、前記試料１〜３と同様にしてその欠陥密度を測定した。得られたピットカウントの結果を、試料１の結果と併記して図４に示す。
図４に示したように、試料４の欠陥密度は４．１２×１０５／ｃｍ２となり、試料１の欠陥密度が３．８８×１０４／ｃｍ２であるのに比べ多くなった。
このように、第２のＳｉＧｅ層１６の膜厚を６０ｎｍにした試料１は、７０ｎｍにした試料４に比べて欠陥密度が少なく、したがって第２のＳｉＧｅ層１６の膜厚を６０ｎｍ以下にすることが、欠陥密度の低減化に有効であることが確認された。
【００４１】
次に、前記歪Ｓｉ層１９を備えた本発明に係る第２の半導体ウェーハ２０の応用例として、この第２の半導体ウェーハ２０を用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）について、その製造プロセスと合わせて図５を参照して説明する。
【００４２】
図５は、本発明の電界効果型トランジスタの概略的な構造を示すものである。この電界効果型トランジスタを製造するには、前記の製造工程で作製した第２の半導体ウェーハ２０表面の歪Ｓｉ層１９上にＳｉＯ２からなるゲート酸化膜２１及びゲートポリシリコン膜２２を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜２２上にゲート電極（図示略）をパターニングして形成する。
【００４３】
次に、ゲート酸化膜２１もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪Ｓｉ層１９及び第２のＳｉＧｅ層１６（ＳｉＧｅ層）にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。その後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成し、歪Ｓｉ層１９がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴを製造する。
【００４４】
このようにして作製されたＭＯＳＦＥＴでは、前記第２の半導体ウェーハ２０の歪Ｓｉ層１９にチャネル領域が形成されるので、十分な歪効果が得られるとともに、欠陥密度が少ない良好な膜質の歪Ｓｉ層１９によって動作特性に優れたものとなる。また、第２の半導体ウェーハ２０を用いることにより、動作特性に優れたＭＯＳＦＥＴを高歩留まりで得ることができる。
【００４５】
なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、前記実施形態では、拡散工程によって第２のＳｉＧｅ層１６を形成し、この第２のＳｉＧｅ層１６上のＳｉＯ２層１７を除去して該第２のＳｉＧｅ層１６を露出させ、その後この第２のＳｉＧｅ層１６上に直接歪Ｓｉ層１９を形成したが、第２のＳｉＧｅ層１６上にさらに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を介して歪Ｓｉ層１９をエピタキシャル成長させてもよい。
また、歪Ｓｉ層１９上に、さらに別のＳｉＧｅ層を成膜するようにしてもよい。
【図面の簡単な説明】
【００４６】
【図１】（ａ）〜（ｄ）は本発明に係る半導体基板の製造方法の一実施形態を、製造工程順に説明するための側断面図である。
【図２】（ａ）、（ｂ）は本発明に係る半導体基板の構造を示す側断面図である。
【図３】実験結果を示すグラフである。
【図４】実験結果を示すグラフである。
【図５】本発明に係るＭＯＳＦＥＴの概略構成を示す側断面図である。
【符号の説明】
【００４７】
１０…Ｓｉ基板、１１…ＢＯＸ層（絶縁層）、１２…ＳＯＩ層（Ｓｉ層）、１３…ＳＯＩ基板、１４…第１のＳｉＧｅ層、１５…蒸発防止層、１６…第２のＳｉＧｅ層（ＳｉＧｅ層）、１７…ＳｉＯ２、１８…第１の半導体ウェーハ（半導体基板）、１９…歪Ｓｉ層、２０…第２の半導体ウェーハ（半導体基板）
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び半導体基板に関する。
【背景技術】
【０００２】
従来、シリコンＭＯＳデバイスでは、スケーリング則に従った微細化や動作電圧の低減化を行うことにより、高速化と低消費電力化とを両立してきた。しかし、ゲート長が１００ｎｍ以下の領域になると、高速化と低消費電力化との両立が困難になる。このため、近年ではＳＯＩウェーハ（ＳＯＩ基板）及び歪みシリコンの導入が検討され、特にＳＯＩウェーハ上に歪シリコン（歪Ｓｉ）を導入した基板が究極の基板と考えられ、研究が進められている。
【０００３】
ＳＯＩウェーハ上に歪シリコンを導入した基板の製造方法として、第１の方法としては、ＳＯＩウェーハにＳｉＧｅエピタキシャル技術を組み合わせた方法が知られている。例えば、特許文献１には、既存のＳＯＩウェーハ上にＳｉＧｅエピタキシャル層を形成して歪緩和を起こし、歪緩和したＳｉＧｅ膜上にＳｉ膜を形成し、歪Ｓｉとする方法が開示されている。
また、第２の方法として、特許文献２には、酸素イオン注入分離法（ＳＩＭＯＸ法）によってＳｉＧｅ層中に埋め込み酸化膜を形成し、この埋め込み酸化膜上に位置する歪緩和ＳｉＧｅ層の上に、歪みシリコン（歪Ｓｉ）を形成する方法が開示されている。
【０００４】
第３の方法として、特許文献３には、ＳＯＩウェーハ上にＳｉＧｅ膜を形成し、次いで熱処理によってＳｉＧｅ層を溶融し、その後、Ｇｅを拡散させつつＳｉＧｅ層を固化させることにより、歪緩和を行う方法が開示されている。
また、特許文献４には、ＳＯＩ基板でなく通常のシリコン基板を用いる方法として、酸素が添加されたＳｉ基板上にＳｉＧｅ膜を形成し、その後、酸化雰囲気下での熱処理によってＧｅを拡散させつつ、歪緩和を行う方法が開示されている。
【特許文献１】特開平７−１６９９２６号公報
【特許文献２】特開平９−３２１３０７号公報
【特許文献３】特開２００３−３１４９５号公報
【特許文献４】特開２０００−２４３９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、前記したようにＳｉＧｅエピタキシャル技術を組み合わせて歪シリコンを導入する基板においては、高速化と低消費電力化とをより十分に両立させるため、均一かつ高濃度にＧｅを含有することで格子緩和または一部格子緩和した歪緩和ＳｉＧｅ層を形成し、これによって転位欠陥をより少なくすることが重要である。
したがって、本発明は、格子緩和または一部格子緩和した歪緩和ＳｉＧｅ層の形成を可能にし、これによって転位欠陥を少なくするようにした半導体基板の製造方法と、この製造方法によって得られる半導体基板を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明の半導体基板の製造方法は、Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板の製造方法であって、前記Ｓｉ基板上に前記絶縁層を介してＳｉ層を備えたＳＯＩ基板の前記Ｓｉ層上に、第１のＳｉＧｅ層を形成するＳｉＧｅ成膜工程と、前記ＳｉＧｅ成膜工程後、熱処理を施し、前記第１のＳｉＧｅ層中のＧｅを前記Ｓｉ層中に拡散・濃縮させ、前記ＳｉＧｅ層となる第２のＳｉＧｅ層を形成する拡散工程と、を有し、前記第１のＳｉＧｅ層形成工程では、該第１のＳｉＧｅ層中のＧｅ濃度を５％以下にすることを特徴としている。
また、本発明の半導体基板は、Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板であって、前記の製造方法によって作製されたことを特徴としている。
【０００７】
前記半導体基板の製造方法によれば、第１のＳｉＧｅ層中のＧｅ濃度を５％以下にしているので、拡散工程での熱処理により、該第１のＳｉＧｅ層中のＧｅの拡散をゆるやかに起こさせ、したがって形成される第２のＳｉＧｅ層中のＧｅ濃度をゆるやかに高め、濃縮することができる。よって、形成される第２のＳｉＧｅ層中に急激なＧｅ濃度勾配が生じるのを抑え、このＳｉＧｅ層中に部分的緩和を起こさせることにより、転位欠陥の発生を抑制することができる。
また、前記半導体基板によれば、前記製造方法によって作製されたことにより、転位欠陥の発生が抑制されたＳｉＧｅ層を備えたものとなる。
【０００８】
また、前記拡散工程では、第２のＳｉＧｅ層中におけるＧｅ濃度を１０％以上２０％以下にするのが好ましい。
Ｇｅ濃度を１０％以上とすることにより、第２のＳｉＧｅ層は十分に格子緩和がなされるようになる。また、２０％以下とすることにより、比較的短時間で拡散工程を終了させることができ、かつ、第２のＳｉＧｅ層中に急激なＧｅ濃度勾配が生じるのを抑えることができる。
【０００９】
また、前記拡散工程では、第２のＳｉＧｅ層の膜厚を６０ｎｍ以下にするのが好ましい。
第２のＳｉＧｅ層の膜厚を６０ｎｍ以下の薄厚にすることにより、熱処理によって形成する第２のＳｉＧｅ層の、表層側と下層側との格子緩和率の不均一性を小さくすることができ、これによってこの格子緩和率の不均一性に起因する転位欠陥の発生を抑制することができる。
【００１０】
また、前記拡散工程における熱処理を、酸化雰囲気下にて行うのが好ましい。
このようにすれば、第１のＳｉＧｅ層中のＧｅをＳｉ層中に良好に拡散させることができ、したがって形成する第２のＳｉＧｅ層のＧｅ濃度を所望の高濃度にまで容易に濃縮することができる。
【００１１】
また、前記ＳｉＧｅ成膜工程と前記拡散工程との間に、前記第１のＳｉＧｅ層中のＧｅの蒸発を防止する蒸発防止層を、該第１のＳｉＧｅ層上に形成するのが好ましい。
このようにすれば、拡散工程における熱処理の際、第１のＳｉＧｅ層中のＧｅが前記Ｓｉ層中に拡散することなく、蒸発して排出されてしまうことを防止することができる。
【００１２】
また、前記拡散工程の後、例えば熱処理によって形成された酸化膜を除去して前記第２のＳｉＧｅ層を露出させた状態のもとで、該第２のＳｉＧｅ層上に歪Ｓｉ層をエピタキシャル成長させるのが好ましい。
このようにすれば、転位欠陥の発生が抑制された第２のＳｉＧｅ層（ＳｉＧｅ層）上に歪Ｓｉ層が形成されるので、得られる歪Ｓｉ層も欠陥密度が小さい良好なものとなる。
【００１３】
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、前記したように、第２のＳｉＧｅ層上に歪Ｓｉ層をエピタキシャル成長させるようにした製造方法によって作製されたことを特徴としている。
この半導体基板によれば、前記製造方法によって作製されたことにより、欠陥密度が小さい良好な歪Ｓｉ層を備えたものとなる。
【発明の効果】
【００１４】
本発明の半導体基板の製造方法によれば、ＳｉＧｅ層中に部分的緩和を起こさせることにより、転位欠陥の発生を抑制することができる。したがって、このＳｉＧｅ層上に歪Ｓｉ層をエピタキシャル成長させることにより、欠陥密度が小さい良好な歪Ｓｉ層を形成することができる。
また、本発明の半導体基板によれば、転位欠陥の発生が抑制されたＳｉＧｅ層を備えたものとなり、したがってこのＳｉＧｅ層上に歪Ｓｉ層がエピタキシャル成長させられることにより、欠陥密度が小さい良好な歪Ｓｉ層が備えたものとなる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明を詳しく説明する。
図１（ａ）〜（ｄ）は、本発明の半導体ウェーハ（半導体基板）の製造方法を工程順に示す側断面図であり、図２（ａ）、（ｂ）は、本発明に係る半導体ウェーハ（半導体基板）の構造を示す側断面図である。
本発明の半導体ウェーハ（半導体基板）の製造方法では、まず、図１（ａ）に示すように、Ｓｉ基板１０上に絶縁層（例えば、ＳｉＯ２）であるＢＯＸ層１１を介して設けられた、単結晶ＳｉからなるＳＯＩ層（Ｓｉ層）１２を有するＳＯＩ基板１３を作製する。本実施形態では、ＢＯＸ層１１の膜厚を例えば１４０ｎｍ程度に、また、ＳＯＩ層１２の膜厚を例えば７０ｎｍ程度に形成する。
【００１６】
このＳＯＩ基板１３の製造方法としては、前記構成を得ることができれば、従来公知の種々の製造方法を採用することができる。
例えば、ＳＯＩ基板の作製方法のうち代表的なものとして、従来、いわゆる基板貼り合わせ技術と、ＳＩＭＯＸ(Separation by Implanted Oxygen)法による技術とが知られている。
【００１７】
基板貼り合わせ技術は、２枚の基板の片方又は両方に酸化膜を形成しておき、酸化膜を間に２枚の基板を貼り合わせる方法である。貼り合わせは、２枚の基板を機械的に密着させて熱処理すること等によって行い、ＳＯＩ層は、貼り合わせた基板を研削及び研磨により鏡面加工して作製する。
【００１８】
また、基板貼り合わせ技術として、水素イオン剥離法（スマートカット法とも呼ばれる）という手法も開発されている。この技術は、二枚のＳｉ基板のうち酸化膜を形成した一方の上面から水素イオンを注入した後、イオン注入面を酸化膜を介して他方の基板に密着させ、その後熱処理を加えることによって基板内部に微小気泡層を形成させ、微小気泡層を劈開面として一方の基板を薄膜状に剥離し、さらに熱処理を加えて強固に結合したＳＯＩ基板とするものである。
【００１９】
また、シリコン基板表面に多孔質Ｓｉ層及びＳｉ単結晶層を介してＳｉＯ２層を形成し、このシリコン基板をＳｉＯ２層を重ね合わせ面として支持基板に貼り合わせ、さらに前記シリコン基板及び多孔質Ｓｉ層を高圧水流ではぎ取る高圧水流分離法による技術なども知られている。
一方、ＳＩＭＯＸ法による技術は、Ｓｉウェーハに酸素をイオン注入し、高温で熱処理することにより、酸素が過飽和に含まれている領域を酸化膜に変換するもので、ＢＯＸ層上にＳｉ薄膜を残し、ＳＯＩを形成する技術である。
【００２０】
次に、前記ＳＯＩ層１２上に、図１（ｂ）に示すように、第１のＳｉＧｅ層１４を減圧ＣＶＤ法によってエピタキシャル成長させる（ＳｉＧｅ成膜工程）。なお、この減圧ＣＶＤ法による成膜は、例えばキャリアガスとしてＨ２を用い、ソースガスとしてＳｉＨ４及びＧｅＨ４を用いて行う。
【００２１】
ここで、本発明においては、この第１のＳｉＧｅ層１４中のＧｅ濃度を、原子比で５％以下とし、好ましくは２％以上にする。原子比で５％以下にするのは、後述する拡散工程において、該第１のＳｉＧｅ層１４中のＧｅを前記ＳＯＩ層１２に向けてゆるやかに拡散させるためである。なお、特に限定されないものの、原子比で２％未満になると、後述する拡散工程において所望の拡散を行うために長時間を要するようになり、生産性を低下させてしまうことから、２％以上にするのが好ましい。
また、この第１のＳｉＧｅ層１４の膜厚については、特に限定されることないものの、後述するように拡散工程で形成する第２のＳｉＧｅ層の膜厚に対応する厚さ、すなわち、拡散工程において拡散・濃縮を行うことで所望の膜厚の第２のＳｉＧｅ層が得られるような厚さとする。
【００２２】
次いで、前記第１のＳｉＧｅ層１４上に、図１（ｃ）に示すようにＳｉをＣＶＤ法等によって成膜し、蒸発防止層１５を形成する（蒸発防止層形成工程）。この蒸発防止層１５は、後述する拡散工程において前記第１のＳｉＧｅ層１４中のＧｅが蒸発し、Ｓｉ基板１０上から外に排出されるのを防止するためのものである。したがって、この蒸発防止層１５の厚さとしては、前記の蒸発を防止できる厚さ、例えば２０ｎｍ以下程度であればよく、本実施形態では１２ｎｍ程度に形成する。
【００２３】
次いで、蒸発防止層１５を形成したＳｉ基板１０を熱処理炉に入れ、酸化雰囲気下にて例えば１２５０℃の温度で熱酸化処理を施し、前記第１のＳｉＧｅ層１４中のＧｅを前記ＳＯＩ層１２中に拡散・濃縮させる（拡散工程）。このように酸化雰囲気下にて熱処理（熱酸化処理）を行うと、前記の蒸発防止層１５であるＳｉ層は酸化されてＳｉＯ２層となる。すると、第１のＳｉＧｅ層１４中のＧｅはこのＳｉＯ２層（蒸発防止層１５）に拡散せず、ＳＯＩ層１２側にのみ選択的に拡散するようになる。これにより、ＳＯＩ層１２はＧｅが拡散して所望の高濃度にまで濃縮され、図１（ｄ）に示すように第２のＳｉＧｅ層１６となる。
【００２４】
なお、このようにして第１のＳｉＧｅ層１４中のＧｅを拡散させると、この第１のＳｉＧｅ層１４中からＧｅから抜けることにより、該第１のＳｉＧｅ層１４はほとんどＧｅが存在せず、したがって実質的にＳｉ層となる。そして、前記蒸発防止層１５が酸化されてＳｉＯ２層となることにより、この第１のＳｉＧｅ層１４からなるＳｉ層も酸化されてＳｉＯ２層となる。これにより、前記蒸発防止層１５と第１のＳｉＧｅ層１４とは、図１（ｄ）に示すように同じＳｉＯ２層１７となる。
【００２５】
ここで、このような拡散工程で形成する第２のＳｉＧｅ層１６については、そのＧｅ濃度を、原子比で１０％以上２０％以下にするのが好ましい。Ｇｅ濃度を１０％以上とすることにより、第２のＳｉＧｅ層１６は十分に格子緩和がなされるようになるからである。また、２０％以下とすることにより、比較的短時間で拡散工程を終了させることができ、さらに、第２のＳｉＧｅ層１６中に急激なＧｅ濃度勾配が生じるのを抑えることができるからである。
【００２６】
また、この第２のＳｉＧｅ層１６については、その膜厚を６０ｎｍ以下で、好ましくは３０ｎｍ以上にするのが好ましい。６０ｎｍ以下の薄厚にすることにより、熱処理によって形成する第２のＳｉＧｅ層１６の、表層側と下層側との格子緩和率の不均一性を小さくすることができ、これによってこの格子緩和率の不均一性に起因する転位欠陥の発生を抑制することができる。なお、特に限定されないものの、３０ｎｍ未満にするには、拡散工程において濃縮を行うために長時間を要するようになり、生産性を低下させてしまうことから、３０ｎｍ以上にするのが好ましい。
【００２７】
また、前記の酸化雰囲気については、酸素１００％の雰囲気とするのが、蒸発防止層１５等の酸化をより速くすることができ、好ましいものの、酸素と、窒素やアルゴンなどの不活性ガスとの混合雰囲気、例えば大気を採用してもよい。
また、この拡散工程における熱酸化処理時間については、第２のＳｉＧｅ層１４が所望の膜厚になり、かつ、所望のＧｅ濃度となる時間を予め実験やシミュレーションなどによって求めておき、求められた時間で行う。
【００２８】
次いで、前記のＳｉＯ２層１７をフッ酸水溶液（ＨＦ水溶液）によりエッチングして除去し、前記第２のＳｉＧｅ層１６の表面を露出させる。これにより、図２（ａ）に示すようにＳｉ基板１０上にＢＯＸ層（絶縁層）１１を介してＳｉＧｅ層（第２のＳｉＧｅ層１６）を備えた、本発明に係る第１の半導体ウェーハ（半導体基板）１８が得られる。
このようにして得られた第１の半導体ウェーハ１８は、前記したように転位欠陥の発生が抑制されたＳｉＧｅ層（第２のＳｉＧｅ層１６）を備えたものとなる。
【００２９】
その後、この露出させた第２のＳｉＧｅ層１６上にＳｉをＣＶＤ法等によってエピタキシャル成長させ、図２（ｂ）に示すように厚さ１２ｎｍ程度の歪Ｓｉ層１９を形成する。これにより、Ｓｉ基板１０上にＢＯＸ層（絶縁層）１１を介してＳｉＧｅ層（第２のＳｉＧｅ層１６）を形成し、さらにこのＳｉＧｅ層１６上に歪Ｓｉ層１９を形成した、本発明に係る第２の半導体ウェーハ（半導体基板）２０が得られる。
このようにして得られた第２の半導体ウェーハ２０は、転位欠陥の発生が抑制されたＳｉＧｅ層（第２のＳｉＧｅ層１６）上に歪Ｓｉ層１９が形成されているので、得られる歪Ｓｉ層１９も欠陥密度が小さい良好なものとなる。
【００３０】
よって、本発明の製造方法によれば、特に第１のＳｉＧｅ層１４のＧｅ濃度を５％以下にすることにより、転位欠陥の発生が抑制されたＳｉＧｅ層（第２のＳｉＧｅ層１６）を備えた第１の半導体ウェーハ１８を形成することができる。そして、このようなＳｉＧｅ層（第２のＳｉＧｅ層１６）上に歪Ｓｉ層１９を形成することにより、欠陥密度が小さい良好な歪Ｓｉ層１９を備えた第２の半導体ウェーハ２０を形成することができる。
【００３１】
次に、本発明に係る製造方法によって半導体ウェーハ（半導体基板）を製造し、得られた半導体ウェーハの評価を以下のようにして行った。
［実験例１］
まず、第１のＳｉＧｅ層１４中のＧｅ濃度を変え、得られる半導体ウェーハ２０の性能を評価した。
【００３２】
（試料１）
本発明に係る試料１として、まず、図１（ｃ）に示す構造のウェーハを、第１のＳｉＧｅ層１４のＧｅ濃度が５％（原子比）となり、かつ、その膜厚が２４０ｎｍとなるように形成した。なお、ＳＯＩ基板１３におけるＢＯＸ層１１の厚さは１４０ｎｍに、ＳＯＩ層１２の厚さは７０ｎｍにそれぞれ形成した。また、蒸発防止層１５の厚さは１２ｎｍに形成した。
そして、拡散工程として、酸素１００％の酸化雰囲気下にて熱酸化処理を行い、Ｇｅ濃度が２０％（原子比）、厚さが６０ｎｍの第２のＳｉＧｅ層１６を形成した。続いて、この第２のＳｉＧｅ層１６上に形成されたＳｉＯ２層１７をフッ酸水溶液（ＨＦ水溶液）でエッチング除去し、その後、露出した第２のＳｉＧｅ層１６（ＳｉＧｅ層）上に歪Ｓｉ層１９を厚さ１２ｎｍに形成した。
【００３３】
（試料２）
試料２として、図１（ｃ）に示す構造のウェーハを、第１のＳｉＧｅ層１４のＧｅ濃度が３％（原子比）となり、かつ、その膜厚が４００ｎｍとなるように形成した。なお、ＳＯＩ基板１３におけるＢＯＸ層１１、ＳＯＩ層１２、及び蒸発防止層１５の厚さは試料１と同一にした。
そして、拡散工程として、酸素１００％の酸化雰囲気下にて熱酸化処理を行い、Ｇｅ濃度が２０％（原子比）、厚さが６０ｎｍの第２のＳｉＧｅ層１６を形成した。続いて、この第２のＳｉＧｅ層１６上に形成されたＳｉＯ２層１７をフッ酸水溶液（ＨＦ水溶液）でエッチング除去し、その後、露出した第２のＳｉＧｅ層１６（ＳｉＧｅ層）上に歪Ｓｉ層１９を厚さ１２ｎｍに形成した。
【００３４】
（試料３）
試料３として、図１（ｃ）に示す構造のウェーハを、第１のＳｉＧｅ層１４のＧｅ濃度が１０％（原子比）となり、かつ、その膜厚が１２０ｎｍとなるように形成した。なお、ＳＯＩ基板１３におけるＢＯＸ層１１、ＳＯＩ層１２、及び蒸発防止層１５の厚さは試料１と同一にした。
そして、拡散工程として、酸素１００％の酸化雰囲気下にて熱酸化処理を行い、Ｇｅ濃度が２０％（原子比）、厚さが６０ｎｍの第２のＳｉＧｅ層１６を形成した。続いて、この第２のＳｉＧｅ層１６上に形成されたＳｉＯ２層１７をフッ酸水溶液（ＨＦ水溶液）でエッチング除去し、その後、露出した第２のＳｉＧｅ層１６（ＳｉＧｅ層）上に歪Ｓｉ層１９を厚さ１２ｎｍに形成した。
【００３５】
このようにして形成した各試料について、その欠陥密度を測定し、性能を評価した。欠陥密度の測定は、歪Ｓｉ層１９を選択エッチング処理した後、微分干渉顕微鏡観察によるピットカウントで行った。このピットカウントの結果を図３に示す。
図３に示したように、欠陥密度は、試料１では３．８８×１０４／ｃｍ２となり、試料２では２．５０×１０３／ｃｍ２となり、試料３では３．５２×１０５／ｃｍ２となった。
【００３６】
したがって、第１のＳｉＧｅ層１４のＧｅ濃度を５％以下にした試料１、試料２は、Ｇｅ濃度を１０％にした試料３に比べ、欠陥密度が少なくなっており、これによって良好な歪Ｓｉ層１９が得られることが確認された。また、試料１に比べて試料２の方が欠陥密度が少なくなっており、これによって第１のＳｉＧｅ層１４のＧｅ濃度が低くなると、より欠陥密度が少なくなる傾向になることが分かった。
【００３７】
［実験例２］
次に、拡散工程で形成する第２のＳｉＧｅ層１６の膜厚を変え、得られる半導体ウェーハ２０の性能を評価した。
【００３８】
（試料１）
前記試料１を、そのまま実験例２に用いた。すなわち、この試料１では、拡散工程として、酸素１００％の酸化雰囲気下にて熱酸化処理を行い、Ｇｅ濃度が２０％（原子比）、厚さが６０ｎｍの第２のＳｉＧｅ層１６を形成した。
【００３９】
（試料４）
試料４として、図１（ｃ）に示す構造のウェーハを、第１のＳｉＧｅ層１４のＧｅ濃度が５％（原子比）となり、かつ、その膜厚が２８０ｎｍとなるように形成した。なお、ＳＯＩ基板１３におけるＢＯＸ層１１、ＳＯＩ層１２、及び蒸発防止層１５の厚さは試料１と同一にした。
そして、拡散工程として、酸素１００％の酸化雰囲気下にて熱酸化処理を行い、Ｇｅ濃度が２０％（原子比）、厚さが７０ｎｍの第２のＳｉＧｅ層１６を形成した。続いて、この第２のＳｉＧｅ層１６上に形成されたＳｉＯ２層１７をフッ酸水溶液（ＨＦ水溶液）でエッチング除去し、その後、露出した第２のＳｉＧｅ層１６（ＳｉＧｅ層）上に歪Ｓｉ層１９を厚さ１２ｎｍに形成した。
【００４０】
このようにして形成した試料４について、前記試料１〜３と同様にしてその欠陥密度を測定した。得られたピットカウントの結果を、試料１の結果と併記して図４に示す。
図４に示したように、試料４の欠陥密度は４．１２×１０５／ｃｍ２となり、試料１の欠陥密度が３．８８×１０４／ｃｍ２であるのに比べ多くなった。
このように、第２のＳｉＧｅ層１６の膜厚を６０ｎｍにした試料１は、７０ｎｍにした試料４に比べて欠陥密度が少なく、したがって第２のＳｉＧｅ層１６の膜厚を６０ｎｍ以下にすることが、欠陥密度の低減化に有効であることが確認された。
【００４１】
次に、前記歪Ｓｉ層１９を備えた本発明に係る第２の半導体ウェーハ２０の応用例として、この第２の半導体ウェーハ２０を用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）について、その製造プロセスと合わせて図５を参照して説明する。
【００４２】
図５は、本発明の電界効果型トランジスタの概略的な構造を示すものである。この電界効果型トランジスタを製造するには、前記の製造工程で作製した第２の半導体ウェーハ２０表面の歪Ｓｉ層１９上にＳｉＯ２からなるゲート酸化膜２１及びゲートポリシリコン膜２２を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜２２上にゲート電極（図示略）をパターニングして形成する。
【００４３】
次に、ゲート酸化膜２１もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪Ｓｉ層１９及び第２のＳｉＧｅ層１６（ＳｉＧｅ層）にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。その後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成し、歪Ｓｉ層１９がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴを製造する。
【００４４】
このようにして作製されたＭＯＳＦＥＴでは、前記第２の半導体ウェーハ２０の歪Ｓｉ層１９にチャネル領域が形成されるので、十分な歪効果が得られるとともに、欠陥密度が少ない良好な膜質の歪Ｓｉ層１９によって動作特性に優れたものとなる。また、第２の半導体ウェーハ２０を用いることにより、動作特性に優れたＭＯＳＦＥＴを高歩留まりで得ることができる。
【００４５】
なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、前記実施形態では、拡散工程によって第２のＳｉＧｅ層１６を形成し、この第２のＳｉＧｅ層１６上のＳｉＯ２層１７を除去して該第２のＳｉＧｅ層１６を露出させ、その後この第２のＳｉＧｅ層１６上に直接歪Ｓｉ層１９を形成したが、第２のＳｉＧｅ層１６上にさらに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を介して歪Ｓｉ層１９をエピタキシャル成長させてもよい。
また、歪Ｓｉ層１９上に、さらに別のＳｉＧｅ層を成膜するようにしてもよい。
【図面の簡単な説明】
【００４６】
【図１】（ａ）〜（ｄ）は本発明に係る半導体基板の製造方法の一実施形態を、製造工程順に説明するための側断面図である。
【図２】（ａ）、（ｂ）は本発明に係る半導体基板の構造を示す側断面図である。
【図３】実験結果を示すグラフである。
【図４】実験結果を示すグラフである。
【図５】本発明に係るＭＯＳＦＥＴの概略構成を示す側断面図である。
【符号の説明】
【００４７】
１０…Ｓｉ基板、１１…ＢＯＸ層（絶縁層）、１２…ＳＯＩ層（Ｓｉ層）、１３…ＳＯＩ基板、１４…第１のＳｉＧｅ層、１５…蒸発防止層、１６…第２のＳｉＧｅ層（ＳｉＧｅ層）、１７…ＳｉＯ２、１８…第１の半導体ウェーハ（半導体基板）、１９…歪Ｓｉ層、２０…第２の半導体ウェーハ（半導体基板）
【特許請求の範囲】
【請求項１】
Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板の製造方法であって、
前記Ｓｉ基板上に前記絶縁層を介してＳｉ層を備えたＳＯＩ基板の前記Ｓｉ層上に、第１のＳｉＧｅ層を形成するＳｉＧｅ成膜工程と、
前記ＳｉＧｅ成膜工程後、熱処理を施し、前記第１のＳｉＧｅ層中のＧｅを前記Ｓｉ層中に拡散・濃縮させ、前記ＳｉＧｅ層となる第２のＳｉＧｅ層を形成する拡散工程と、を有し、
前記第１のＳｉＧｅ層形成工程では、該第１のＳｉＧｅ層中のＧｅ濃度を５％以下にすることを特徴とする半導体基板の製造方法。
【請求項２】
前記拡散工程では、第２のＳｉＧｅ層中におけるＧｅ濃度を１０％以上２０％以下にすることを特徴とする請求項１記載の半導体基板の製造方法。
【請求項３】
前記拡散工程では、第２のＳｉＧｅ層の膜厚を６０ｎｍ以下にすることを特徴とする請求項１又は２に記載の半導体基板の製造方法。
【請求項４】
前記拡散工程における熱処理を、酸化雰囲気下にて行うことを特徴とする請求項１〜３のいずれか一項に記載の半導体基板の製造方法。
【請求項５】
前記ＳｉＧｅ成膜工程と前記拡散工程との間に、前記第１のＳｉＧｅ層中のＧｅの蒸発を防止する蒸発防止層を、該第１のＳｉＧｅ層上に形成することを特徴とする請求項１〜４のいずれか一項に記載の半導体基板の製造方法。
【請求項６】
前記拡散工程の後、前記第２のＳｉＧｅ層を露出させた状態のもとで、該第２のＳｉＧｅ層上に歪Ｓｉ層をエピタキシャル成長させることを特徴とする請求項１〜５のいずれか一項に記載の半導体基板の製造方法。
【請求項７】
Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板であって、
請求項１〜５のいずれか一項に記載の半導体基板の製造方法により作製されたことを特徴とする半導体基板。
【請求項８】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、
請求項６に記載の半導体基板の製造方法により作製されたことを特徴とする半導体基板。
【請求項１】
Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板の製造方法であって、
前記Ｓｉ基板上に前記絶縁層を介してＳｉ層を備えたＳＯＩ基板の前記Ｓｉ層上に、第１のＳｉＧｅ層を形成するＳｉＧｅ成膜工程と、
前記ＳｉＧｅ成膜工程後、熱処理を施し、前記第１のＳｉＧｅ層中のＧｅを前記Ｓｉ層中に拡散・濃縮させ、前記ＳｉＧｅ層となる第２のＳｉＧｅ層を形成する拡散工程と、を有し、
前記第１のＳｉＧｅ層形成工程では、該第１のＳｉＧｅ層中のＧｅ濃度を５％以下にすることを特徴とする半導体基板の製造方法。
【請求項２】
前記拡散工程では、第２のＳｉＧｅ層中におけるＧｅ濃度を１０％以上２０％以下にすることを特徴とする請求項１記載の半導体基板の製造方法。
【請求項３】
前記拡散工程では、第２のＳｉＧｅ層の膜厚を６０ｎｍ以下にすることを特徴とする請求項１又は２に記載の半導体基板の製造方法。
【請求項４】
前記拡散工程における熱処理を、酸化雰囲気下にて行うことを特徴とする請求項１〜３のいずれか一項に記載の半導体基板の製造方法。
【請求項５】
前記ＳｉＧｅ成膜工程と前記拡散工程との間に、前記第１のＳｉＧｅ層中のＧｅの蒸発を防止する蒸発防止層を、該第１のＳｉＧｅ層上に形成することを特徴とする請求項１〜４のいずれか一項に記載の半導体基板の製造方法。
【請求項６】
前記拡散工程の後、前記第２のＳｉＧｅ層を露出させた状態のもとで、該第２のＳｉＧｅ層上に歪Ｓｉ層をエピタキシャル成長させることを特徴とする請求項１〜５のいずれか一項に記載の半導体基板の製造方法。
【請求項７】
Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板であって、
請求項１〜５のいずれか一項に記載の半導体基板の製造方法により作製されたことを特徴とする半導体基板。
【請求項８】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、
請求項６に記載の半導体基板の製造方法により作製されたことを特徴とする半導体基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−４０９３１（Ｐ２０１０−４０９３１Ａ）
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願番号】特願２００８−２０４４７６（Ｐ２００８−２０４４７６）
【出願日】平成２０年８月７日（２００８．８．７）
【出願人】（３０２００６８５４）株式会社ＳＵＭＣＯ (1,197)
【Ｆターム（参考）】
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願日】平成２０年８月７日（２００８．８．７）
【出願人】（３０２００６８５４）株式会社ＳＵＭＣＯ (1,197)
【Ｆターム（参考）】
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