半導体素子およびその製造方法、表示装置ならびに電子機器
【課題】信頼性を向上させることが可能な半導体素子およびその製造方法等を提供する。
【解決手段】半導体素子は、有機半導体層と、この有機半導体層と接するように配設された電極と、この電極とは別体として形成され、かつ電極と電気的に接続された配線層とを備えている。半導体素子の製造方法は、基板上に、有機半導体層およびこの有機半導体層と接する電極を形成する工程と、この電極と電気的に接続された配線層を形成する工程とを含んでいる。
【解決手段】半導体素子は、有機半導体層と、この有機半導体層と接するように配設された電極と、この電極とは別体として形成され、かつ電極と電気的に接続された配線層とを備えている。半導体素子の製造方法は、基板上に、有機半導体層およびこの有機半導体層と接する電極を形成する工程と、この電極と電気的に接続された配線層を形成する工程とを含んでいる。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、有機半導体層を有する半導体素子およびその製造方法、ならびにそのような半導体素子を備えた表示装置および電子機器に関する。
【背景技術】
【０００２】
近年、有機ＴＦＴ（Thin Film Transistor；薄膜トランジスタ）などの有機半導体を用いた半導体素子の開発が進められている（例えば、非特許文献１参照）。この有機半導体を用いた半導体素子は、フレキシブル有機ＥＬ（Electro Luminescence）ディスプレイあるいはフレキシブル電子ペーパーなどの表示装置、またはフレキシブルプリント基板、有機薄膜太陽電池、タッチパネルなどの電子機器への応用が想定されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】C.D.Dimitrakopoulos and P.R.L.Malenfant，Adv.Mater.２００２，１４，Ｎｏ２，ｐ．９９
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記のような有機半導体を用いた半導体素子では、有機半導体層上に電極（例えば、ソース電極やドレイン電極）および配線層を形成する際に、例えば有機半導体層の端部（半導体島のエッジ部分）付近などにおいて、配線層の断線が生じてしまう場合があった。また、電極上に有機半導体層を形成する場合には、それらの間の接触抵抗や配線抵抗が増加してしまうおそれがある。このような配線層の断線や抵抗値の増大は製造不良の要因となることから、信頼性を向上させる手法の提案が望まれる。
【０００５】
本開示はかかる問題点に鑑みてなされたもので、その目的は、信頼性を向上させることが可能な半導体素子およびその製造方法、ならびに表示装置および電子機器を提供することである。
【課題を解決するための手段】
【０００６】
本開示の半導体素子は、有機半導体層と、この有機半導体層と接するように配設された電極と、この電極とは別体として形成され、かつ電極と電気的に接続された配線層とを備えたものである。
【０００７】
本開示の表示装置は、上記本開示の半導体素子と、表示層とを備えたものである。
【０００８】
本開示の電子機器は、上記本開示の表示装置を備えたものである。
【０００９】
本開示の半導体素子、表示装置および電子機器では、有機半導体層と接するように配設された電極と、この電極と電気的に接続された配線層とが、別体として形成されている。これにより、これらの電極と配線層とが一体的に形成されている場合と比べ、例えば、有機半導体層の端部（半導体島のエッジ部分）付近での配線層の断線が生じにくくなったり、有機半導体層と電極との間の接触抵抗を抑えつつ配線抵抗を低減することができる。
【００１０】
本開示の半導体素子の製造方法は、基板上に、有機半導体層およびこの有機半導体層と接する電極を形成する工程と、この電極と電気的に接続された配線層を形成する工程とを含むようにしたものである。
【００１１】
本開示の半導体素子の製造方法では、有機半導体層と接する電極が形成され、この電極と電気的に接続された配線層が形成される。これにより、これらの電極と配線層とが一体的に（同一工程で）形成される場合と比べ、例えば、有機半導体層の端部（半導体島のエッジ部分）付近での配線層の断線が生じにくくなったり、有機半導体層と電極との間の接触抵抗を抑えつつ配線抵抗を低減することができる。
【発明の効果】
【００１２】
本開示の半導体素子、表示装置および電子機器によれば、有機半導体層上に接するように配設された電極と、この電極と電気的に接続された配線層とが別体として形成されているようにしたので、例えば有機半導体層の端部付近での配線層の断線を生じにくくしたり、接触抵抗を抑えつつ配線抵抗を低減することができる。よって、信頼性を向上させることが可能となる。
【００１３】
本開示の半導体素子の製造方法によれば、有機半導体層上に接するように電極を形成した後に、この電極と電気的に接続された配線層を形成するようにしたので、例えば有機半導体層の端部付近での配線層の断線を生じにくくしたり、接触抵抗を抑えつつ配線抵抗を低減することができる。よって、信頼性を向上させることが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本開示の第１の実施の形態に係る半導体素子としての薄膜トランジスタの構成例を表す図である。
【図２】ソース・ドレイン電極におけるアライメントずれ吸収領域について説明するための模式図である。
【図３】有機半導体層、ソース・ドレイン電極および保護膜の配置および形状について説明するための模式図である。
【図４】図３に示した凸部および凹部の詳細について説明するための模式図である。
【図５】第１の実施の形態に係る薄膜トランジスタの他の構成例を表す断面図である。
【図６】第１の実施の形態に係る薄膜トランジスタの製造方法を工程順に表す平面図である。
【図７】比較例２，３に係る薄膜トランジスタにおける問題点について説明するための模式図である。
【図８】ゲート電極、ゲート絶縁膜、有機半導体層、ソース・ドレイン電極および保護膜の配置関係について説明するための模式図である。
【図９】ゲート電極と有機半導体層との配置関係について説明するための模式図である。
【図１０】第２の実施の形態に係る薄膜トランジスタの構成例および製造方法を工程順に表す平面図である。
【図１１】第３の実施の形態に係る薄膜トランジスタの構成例および製造方法を工程順に表す平面図である。
【図１２】第４の実施の形態に係る薄膜トランジスタの構成例および製造方法を工程順に表す平面図である。
【図１３】第５の実施の形態に係る薄膜トランジスタの構成例を表す図である。
【図１４】第５の実施の形態に係る薄膜トランジスタの製造方法を工程順に表す平面図である。
【図１５】図１４に続く工程を表す平面図である。
【図１６】図１５に続く工程を表す平面図である。
【図１７】バンクの形成位置とソース・ドレイン電極の形状との関係について説明するための平面図である。
【図１８】変形例１に係る薄膜トランジスタの製造方法を工程順に表す平面図である。
【図１９】図１８に続く工程を表す平面図である。
【図２０】変形例２に係る薄膜トランジスタの製造方法を工程順に表す平面図である。
【図２１】図２０に続く工程を表す平面図である。
【図２２】変形例３に係るバンクの構成およびこのバンクを用いたソース・ドレイン電極の形成方法について説明するための平面図である。
【図２３】バンクの形状と、ソース・ドレイン電極および配線層間のコンタクトとの関係について説明するための断面図である。
【図２４】第６の実施の形態に係る薄膜トランジスタの構成例を表す断面図である。
【図２５】第６の実施の形態に係る薄膜トランジスタの製造方法を工程順に表す平面図である。
【図２６】比較例４，５に係る薄膜トランジスタの構成を表す断面図である。
【図２７】各実施の形態および各変形例の薄膜トランジスタの表示装置への適用例を表す図である。
【図２８】図２７に示した表示装置の電子機器への適用例１の外観を表す斜視図である。
【図２９】適用例２の外観を表す斜視図である。
【図３０】（Ａ）は適用例３の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図３１】適用例４の外観を表す斜視図である。
【図３２】適用例５の外観を表す斜視図である。
【図３３】（Ａ）は適用例６の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００１５】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（ソース・ドレイン電極：印刷形成、配線層：真空成膜形成の例）
２．第２の実施の形態（ソース・ドレイン電極および配線層：印刷形成の例）
３．第３の実施の形態（ソース・ドレイン電極：真空成膜形成、配線層：印刷形成の例）
４．第４の実施の形態（ソース・ドレイン電極および配線層：真空成膜形成の例）
５．第５の実施の形態（バンクを用いてソース・ドレイン電極を形成する例）
６．第５の実施の形態の変形例（変形例１〜３）
７．第６の実施の形態（ボトムコンタクト型の例）
８．適用例（表示装置，電子機器への適用例）
９．その他の変形例
【００１６】
＜第１の実施の形態＞
［薄膜トランジスタ１の全体構成］
図１は、本開示の第１の実施の形態に係る半導体素子（薄膜トランジスタ１）の概略構成を模式的に表したものである。具体的には、図１（Ａ）は平面構成（Ｘ−Ｙ平面構成）を、図１（Ｂ）は、図１（Ａ）におけるＩＩ−ＩＩ線に沿った矢視断面構成（Ｙ−Ｚ断面構成）を、それぞれ示している。この薄膜トランジスタ１は、例えば表示装置のアクティブマトリクス回路などに用いられるトップコンタクト・スタッガード型のものである。薄膜トランジスタ１は、例えば、基板１１上に、ゲート電極１２、ゲート絶縁膜１３、有機半導体層１４、一対のソース・ドレイン電極１５Ａ，１５Ｂ（電極）、保護膜１６および一対の配線層１７Ａ，１７Ｂがこの順に積層された構造を有している。すなわち、この薄膜トランジスタ１は、有機半導体を用いた有機ＴＦＴである。
【００１７】
基板１１は、例えば、ガラス，石英，シリコン，ガリウム砒素等の無機材料、金属材料、あるいはプラスチック材料等からなる。金属材料としては、例えば、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）またはステンレスなどが挙げられる。プラスチック材料としては、ポリイミド，ポリエチレンテレフタレート（ＰＥＴ），ポリエチレンナフタレート（ＰＥＮ），ポリメチルメタクリレート（ＰＭＭＡ），ポリカーボネート（ＰＣ），ポリエーテルスルホン（ＰＥＳ），ポリエチルエーテルケトン（ＰＥＥＫ），芳香族ポリエステル（液晶ポリマー）等が挙げられる。この基板１１は、ウェハなどの剛性の基板であってもよく、薄層ガラスやフィルム、紙（一般紙）などの可撓性基板（フレキシブル基板）であってもよい。なお、基板１１の表面には、例えば、密着性を確保するためのバッファ層またはガス放出を防止するためのガスバリア層などの各種層が設けられていてもよい。
【００１８】
ゲート電極１２は、薄膜トランジスタ１のゲート電極として機能するものであり、ここではＹ軸方向に沿って延在するゲート配線１２Ｌと電気的に接続されている。このゲート電極１２は、基板１１の上に設けられており、例えば、金属材料、無機導電性材料、有機導電性材料または炭素材料のいずれか１種類または２種類以上により構成されている。金属材料は、例えば、アルミニウム、銅（Ｃｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ニッケル、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）またはそれらを含む合金などである。無機導電性材料は、例えば、酸化インジウム（Ｉｎ2Ｏ3）、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）または酸化亜鉛（ＺｎＯ）などである。有機導電性材料は、例えば、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）またはポリスチレンスルホン酸（ＰＳＳ）などである。炭素材料は、例えば、グラファイトなどである。なお、ゲート電極１２は、上記した各種材料の層が２層以上積層されたものでもよい。
【００１９】
ゲート絶縁膜１３は、ゲート電極１２およびゲート配線１２Ｌを覆っていると共に、例えば、無機絶縁性材料または有機絶縁性材料のいずれか１種類または２種類以上により構成されている。無機絶縁性材料は、例えば、酸化ケイ素（ＳｉＯx）、窒化ケイ素（ＳｉＮx）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタン（ＴｉＯ2）、酸化ハフニウム（ＨｆＯx）またはチタン酸バリウム（ＢａＴｉＯ3）などである。有機絶縁性材料は、例えば、ポリビニルフェノール（ＰＶＰ）、ポリイミド、ポリメタクリル酸アクリレート、感光性ポリイミド、感光性ノボラック樹脂またはポリパラキシリレンなどである。なお、ゲート絶縁膜１３は、上記した各種材料の層が２層以上積層されたものでもよい。
【００２０】
有機半導体層１４は、薄膜トランジスタ１の形成領域において島状に形成されており、例えば、ＰＸＸ（peri-xanthenoxanthene）誘導体により構成されている。また、この有機半導体層１４は、例えば、ペンタセン（Ｃ22Ｈ14），ポリチオフェンなどの他の有機半導体材料により構成されていてもよい。
【００２１】
ソース・ドレイン電極１５Ａ，１５Ｂは、有機半導体層１４上において、この有機半導体層１４と接するように配設された電極であり、ここでは平面形状（Ｘ−Ｙ平面形状）が櫛型となっている。ただし、ソース・ドレイン電極１５Ａ，１５Ｂの形状は、これには限られない。これらのソース・ドレイン電極１５Ａ，１５Ｂは、導電性材料、特に、そのまま有機半導体層１４とオーミック接触を与えうる金属、金属酸化物、導電性高分子または炭素等により構成されていることが好ましい。そのような金属としては、例えば、金（Ａｕ），銅（Ｃｕ），銀（Ａｇ），ニッケル（Ｎｉ）またはチタン（Ｔｉ）が挙げられる。また、例えば、厚み２０ｎｍのチタン（Ｔｉ）層と、厚み２００ｎｍのアルミニウム（Ａｌ）層と、厚み２０ｎｍのチタン（Ｔｉ）層とをこの順に積層した積層構造となっていてもよい。上記した金属酸化物としては、例えば、ＣｕＯx，ＮｉＯx，ＴｉＯx，ＩＴＯ（Indium Tin Oxide；酸化インジウムスズ）またはＭｏＯx，ＷＯxが挙げられる。また、上記した導電性高分子としては、例えば、水溶性ＰＥＤＯＴ−ＰＳＳが挙げられる。
【００２２】
保護膜１６は、ソース・ドレイン電極１５Ａ，１５Ｂおよび配線層１７Ａ，１７Ｂの少なくとも一部を覆うように配設されており、例えば（Ｃ6Ｆ10）nなどのフッ素樹脂により構成されている。この保護膜１６は、有機半導体層１４にダメージを与えない溶媒で溶解された樹脂であることが好ましい。なお、そのような樹脂としては、上記したフッ素樹脂の他、ＰＶＡ（ポリビニルアルコール；水溶性），パリレン樹脂等が挙げられる。
【００２３】
配線層１７Ａ，１７Ｂはそれぞれ、ソース・ドレイン電極１５Ａ，１５Ｂとは別体として（別工程により）形成されたものであると共に、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続されている。具体的には、配線層１７Ａは、ソース・ドレイン電極１５Ａと電気的に接続され、配線層１７Ｂは、ソース・ドレイン電極１５Ｂと電気的に接続されている。これらの配線層１７Ａ，１７Ｂは、例えば上記したソース・ドレイン電極１５Ａ，１５Ｂと同様の材料により構成されており、ここではＸ軸方向に沿って延在している。
【００２４】
［有機半導体層１４、ソース・ドレイン電極１５Ａ，１５Ｂ、保護膜１６等の詳細構成］
ここで本実施の形態では、例えば図２（Ａ）〜（Ｃ）に示したように、ソース・ドレイン電極１５Ａ，１５Ｂの電極端（ここではＹ軸方向の電極端）にはそれぞれ、アライメントずれ吸収領域１５０が設けられている。このアライメントずれ吸収領域１５０は、Ｘ軸方向およびＹ軸方向の各々に沿った位置合わせマージン（アライメントずれマージン）Δｘ，Δｙを考慮した領域（ここでは矩形状の領域）であり、ソース・ドレイン電極１５Ａ，１５Ｂが個別に含まれるように配置されている。すなわち、例えば図２（Ｄ）に示した比較例１のように、一のアライメントずれ吸収領域１５０内に一対のソース・ドレイン電極１５Ａ，１５Ｂの双方が配置されるのではなく、一のアライメントずれ吸収領域１５０内には、一対のソース・ドレイン電極１５Ａ，１５Ｂのいずれか一方のみが配設されている。これにより詳細は後述するが、ソース・ドレイン電極１５Ａ，１５Ｂを印刷形成する際の位置合わせずれ（アライメントずれ）が吸収され、製造不良の発生が抑えられるようになっている。
【００２５】
また、例えば図１（Ａ）、図３（Ａ）および図４（Ａ）に示したように、有機半導体層１４には、保護膜１６の形成領域の外部に、ソース・ドレイン電極１５Ａ，１５Ｂとの重畳領域としての凸部１４０が設けられている。具体的には、この凸部１４０は、Ｙ軸方向に沿って保護膜１６の形成領域からはみ出すように形成されており、ソース・ドレイン電極１５Ａ，１５Ｂのうちの上記したアライメントずれ吸収領域１５０と重なるように配置されている（図１（Ｂ）および図４（Ａ）中の符号Ｐ１１参照）。これにより詳細は後述するが、有機半導体層１４の端部（半導体島のエッジ部分）付近での配線層１７Ａ，１７Ｂの断線（段切れ）が生じにくくなる（望ましくは、そのような断線の発生が回避される）。
【００２６】
あるいは、図３（Ｂ）、図４（Ｂ）および図５（図３（Ｂ）におけるＩＩＩ−ＩＩＩ線に沿った矢視断面図）に示したように、保護膜１６において切り欠き領域としての凹部１６０が設けられているようにしてもよい。具体的には、この切り欠き領域（凹部１６０）はＹ軸方向に沿って形成されており、この切り欠き領域において有機半導体層１４とソース・ドレイン電極１５Ａ，１５Ｂとが重畳されている（図４（Ｂ）および図５中の符号Ｐ１２参照）。ただし、ソース・ドレイン電極１５Ａ，１５Ｂのうちの上記したアライメントずれ吸収領域１５０は、この凹部１６０とは重ならないように配置されている。このような凹部１６０を設けた場合にも、詳細は後述するが、有機半導体層１４の端部（半導体島のエッジ部分）付近での配線層１７Ａ，１７Ｂの断線（段切れ）が生じにくくなる（望ましくは、そのような断線の発生が回避される）。
【００２７】
［薄膜トランジスタ１の製造方法］
この薄膜トランジスタ１は、例えば次のようにして製造することができる。図６（Ａ）〜（Ｅ）は、本実施の形態の薄膜トランジスタ１の製造方法における主要な工程例を、工程順に平面図（Ｘ−Ｙ平面図）で表わしたものである。
【００２８】
まず、図６（Ａ）に示したように、基板１１上にゲート電極１２およびゲート配線１２Ｌを形成し、これらのゲート電極１２およびゲート配線１２Ｌの上に図示しないゲート絶縁膜１３を形成する。
【００２９】
具体的には、まず、上述した材料よりなる基板１１を用意し、この基板１１に、例えば真空成膜法、塗布法またはめっき法により、上述した金属材料よりなるゲート電極材料膜（図示せず）を形成する。真空成膜法は、例えば、真空蒸着法、フラッシュ蒸着法、スパッタリング法、物理的気相成長法（ＰＶＤ）、化学的気相成長法（ＣＶＤ）、パルスレーザ堆積法（ＰＬＤ）またはアーク放電法などである。塗布法は、例えば、スピンコート法、スリットコート法、バーコート法またはスプレーコート法などである。めっき法は、例えば、電解めっき法または無電解めっき法などである。
【００３０】
次いで、このゲート電極材料膜の上に、レジストパターンなどのマスク（図示せず）を形成する。続いて、マスクを用いてゲート電極材料膜をエッチングしたのち、アッシング法またはエッチング法などを用いてマスクを除去する。これにより、図６（Ａ）に示したように、基板１１上にゲート電極１２およびゲート配線１２Ｌが形成される。ここで、レジストパターンを形成する場合には、例えば、フォトレジストを塗布してフォトレジスト膜を形成したのち、フォトリソグラフィ法、レーザ描画法、電子線描画法またはＸ線描画法などを用いてフォトレジスト膜をパターニングする。ただし、レジスト転写法などを用いてレジストパターンを形成してもよい。ゲート電極材料膜のエッチング方法は、例えば、ドライエッチング法、またはエッチャント溶液を用いたウェットエッチング法であり、そのドライエッチング法は、例えば、イオンミリングまたは反応性イオンエッチング（ＲＩＥ）などである。マスクを除去するためのエッチング方法も同様である。
【００３１】
なお、ゲート電極１２等の形成方法は、例えば、インクジェット法、スクリーン印刷法、グラビア印刷法またはグラビアオフセット印刷法などの印刷法でもよい。また、レーザアブレーション法、マスク蒸着法またはレーザ転写法などを用いて、マスクとしてレジストパターンの代わりに金属パターンを形成してもよい。もちろん、ゲート電極１２等を形成するために、金属材料の代わりに上述した無機導電性材料、有機導電性材料または炭素材料などを用いることも可能である。
【００３２】
続いて、これらのゲート電極１２およびゲート配線１２Ｌを覆うように、ゲート絶縁膜１３を形成する。このゲート絶縁膜１３の形成手順は、例えば、その形成材料により異なる。無機絶縁性材料を用いる場合の形成手順は、例えば、塗布法がゾル・ゲル法などでもよいことを除き、ゲート電極１２等を形成する場合と同様である。有機絶縁性材料を用いる場合の形成手順は、例えば、フォトリソグラフィ法などを用いて感光性材料をパターニングしてもよいことを除き、ゲート電極１２等を形成した場合と同様である。
【００３３】
次いで、図６（Ｂ）に示したように、図示しないゲート絶縁膜１３上に、例えば塗布法や蒸着法を用いて、有機半導体層１４を形成する。ここでは一例として、有機半導体層１４に上述した凸部１４０を設ける場合について説明する。
【００３４】
具体的には、まず、例えば上述した有機半導体材料、例えばＰＸＸ誘導体を有機溶剤などの溶媒に分散または溶解させた溶液（混合溶液）を調製し、この混合溶液をゲート絶縁膜１３の上面に塗布し、加熱（焼成）する。これにより、ゲート絶縁膜１３上に、上述した有機半導体材料、例えばＰＸＸ誘導体よりなる有機半導体材料膜を形成する。溶媒としては、例えば、トルエン、キシレン、メシチレンまたはテトラリンなどを用いることが可能である。
【００３５】
次いで、このようにして形成した有機半導体材料膜を基に、例えばレーザアブレーション法を用いて素子分離を行い、前述した島形状からなる有機半導体層１４を形成する。ただし、素子分離の方法としてはレーザアブレーション法には限られず、金属保護膜層による方法や、感光性フッ素樹脂へのパターニング法を用いてもよい。あるいは、有機半導体層１４を印刷法によって直接パターン形成し、この素子分離工程を省略するようにしてもよい。ただし、有機半導体層１４の表面に与えるダメージを極力低減させるためには、レーザアブレーション法を用いるのが望ましい。
【００３６】
続いて、図６（Ｃ）に示したように、有機半導体層１４上にこの有機半導体層１４と接するように、前述した形状からなるソース・ドレイン電極１５Ａ，１５Ｂを形成する。具体的には、本実施の形態では、これらのソース・ドレイン電極１５Ａ，１５Ｂを、印刷法（印刷プロセス）を用いて形成する。詳細には、有機半導体層１４上において、例えば反転オフセット印刷法を用いて水溶性ＰＥＤＯＴ−ＰＳＳを直接パターニングし、その後、例えば１４０℃の温度で１時間程度加熱処理を行うことにより、ソース・ドレイン電極１５Ａ，１５Ｂを形成する。ただし、電極材料としてはＰＥＤＯＴ−ＰＳＳには限られず、例えばＡｇナノインクやＣｕナノインク等をインク材料として用いることにより、ＡｇやＣｕを電極材料としてもよい。あるいは、グラフェン，カーボンナノチューブ等のカーボン系材料（炭素材料）を、電極材料として用いてもよい。また、印刷法の種類としても、上記した反転オフセット印刷法には限られず、他の印刷法を用いてもよい。
【００３７】
次に、図６（Ｄ）に示したように、有機半導体層１４およびソース・ドレイン電極１５Ａ，１５Ｂの上に、上述した材料からなる保護膜１６を形成する。具体的には、例えば（Ｃ6Ｆ10）nなどのフッ素樹脂を全面塗布した後、その膜上に一般的なフォトレジストを塗布し、フォトリソグラフィ技術を用いて所望のパターンを形成することにより、保護膜１６を形成する。このフォトリソグラフィ技術を用いたパターン形成の際には、例えば酸素プラズマを用いて、フッ素樹脂膜をドライエッチング加工する。このドライエッチングでは、ソース・ドレイン電極１５Ａ，１５Ｂにおいて前述したアライメントずれ吸収領域１５０が露出するまで行う。そして、エッチング加工後は、フォトレジストを除去する。なお、感光性フッ素樹脂を用いた、フォトリソグラフィ技術によるパターン形成も可能である。また、ここでは、フォトリソグラフィ技術を用いたパターン形成を例に挙げて説明したが、これには限られない。更に、例えば反転オフセット印刷法等の印刷法を用いて、有機半導体層１４を直接的にパターン形成することも可能である。
【００３８】
続いて、図６（Ｅ）に示したように、ソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂを形成する。具体的には、本実施の形態では、これらの配線層１７Ａ，１７Ｂを、真空成膜プロセスおよびフォトリソグラフィ技術を用いて形成する（真空成膜形成する）。このようにして、上記したソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとを、別体として（別工程により）形成する。
【００３９】
詳細には、まず、厚み２０ｎｍのＴｉ層、厚み２００ｎｍのＡｌ層および厚み２０ｎｍのＴｉ層をこの順に積層した積層膜を、例えばスパッタ法を用いた全面成膜する。そののち、一般的なフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いて所望のパターンを形成する。続いて、例えば硝酸・フッ酸・燐酸の混酸を用いて、上記した積層膜をウェットエッチング加工し、その後フォトレジスト膜を溶解・除去することにより、配線層１７Ａ，１７Ｂを形成する。以上により、図１（Ａ），（Ｂ）に示した薄膜トランジスタ１が完成する。
【００４０】
なお、ここでは、配線層１７Ａ，１７Ｂの材料として、Ｔｉ／Ａｌ／Ｔｉを例に挙げて説明したが、これには限られず、前述した種々の材料を用いることが可能である。ただし、材料が安価であること、配線抵抗が小さいこと、基板と配線との付着性が良好であること、およびウェットエッチング加工が容易であることなどから、Ｔｉ／Ａｌ，Ｔｉを用いるのが好ましいと言える。また、ここでは、成膜方法としてスパッタ法を例に挙げて説明したが、これには限られず、例えば抵抗加熱真空蒸着、電子線加熱真空蒸着、ＣＶＤ法等の種々の成膜方法が適用可能であり、以下同様である。更に、ここでは、パターニング方法として、フォトリソグラフィ技術を用いた例を挙げているが、これには限られず、例えばレーザアブレーション法を用いてパターニングを行うようにしてもよく、以下同様である。加えて、ここではウェットエッチング加工を例に挙げて説明したが、これには限られず、塩素、あるいは塩素と四フッ化炭素との混合ガスを用いたリアクティブイオンエッチングによって、配線層１７Ａ，１７Ｂの加工を行うようにしてもよい。
【００４１】
ここで、最終的に形成された薄膜トランジスタ１では、有機半導体層１４の外縁部分（半導体島のエッジ部分）が、保護膜１６または配線層１７Ａ，１７Ｂによって完全に被覆されている。これにより本実施の形態では、図６（Ｅ）以降の工程において、有機溶剤に溶解された樹脂を塗布形成することが可能となる。仮に、この段階で有機半導体層１４の外縁部分（半導体島のエッジ部分）の一部が露出されている場合には、その端面を覆う工程（例えば、フッ素樹脂の塗布およびそのパターニング工程）を設ける必要が生じ、工程数の増加や製造コストの増加につながる。したがって、このような事態を避けるため、図６（Ｅ）のように形成するのが望ましいと言える。
【００４２】
［薄膜トランジスタ１の作用・効果］
この薄膜トランジスタ１では、ゲート配線１２Ｌを介してゲート電極１２に所定の閾値電圧以上の電圧（ゲート電圧）が印加されると、有機半導体層１４内にチャネルが形成される。これにより、ソース・ドレイン電極１５Ａ，１５Ｂ間に電流（ドレイン電流）が流れ、トランジスタ（有機ＴＦＴ）として機能する。
【００４３】
（１．従来の手法の問題点）
ところで、このような有機ＴＦＴでは、従来、有機半導体層上に金属層を直性成膜してエッチング加工することにより、ソース・ドレイン電極を形成する手法が用いられている。ところがこの手法では、有機半導体と電極金属との組合せによっては、有機半導体の表面にダメージが生じ、特性劣化をもたらすおそれがある。
【００４４】
これに対して、印刷プロセス（印刷法）を用いて、トップコンタクト型のソース・ドレイン電極を直接パターン形成する場合、理想的には、チャネル上の有機半導体層の表面に何も触れることなく、ソース・ドレイン電極を形成することができる。したがって、有機半導体層へのダメージを抑えつつトップコンタクト構造を形成することができ、良好なトランジスタ特性が得られる。つまり、印刷法は、ボトムゲート・スタッガード型の有機ＴＦＴを製造する際に、ソース・ドレイン電極の形成方法として好適な手法であると言える。また、このような印刷法による電極形成技術の中でも、反転オフセット印刷法による配線形成技術は、精細度において優れた成果を収めている。
【００４５】
ここで、ボトムゲート・スタッガード型の有機ＴＦＴを用いて、集積回路を製造する場合について考える。特に、ソース・ドレイン電極および配線層をそれぞれ、反転オフセット印刷法を用いて形成する場合について考える。この場合において、これらのソース・ドレイン電極と配線層とを、印刷法（反転オフセット印刷法）を用いて一括形成（同一工程にて形成）すると、特にボトムゲート・スタッガード型の有機ＴＦＴを集積化する際には、以下の問題が生じてしまう。
【００４６】
第１の問題点として、有機半導体層上に電極（ソース電極やドレイン電極）および配線層を形成する際に、例えば有機半導体層の端部（半導体島のエッジ部分）付近などにおいて、配線層の断線（段切れ）が生じるおそれがある。これは、被印刷面である島状の有機半導体層の表面は平坦面ではなく、段差は数十ｎｍ程度と小さいものの、エッジ近傍で配線が切れやすいことに起因している。このような有機半導体層の端部付近などでの配線層の断線（段切れ）は、ボトムコンタクト型の有機ＴＦＴを製造する際には生じず、トップコンタクト型の有機ＴＦＴに特有の問題である。このような配線層の断線は製造不良の要因となることから、製造不良を低減することが望まれる。
【００４７】
また、第２の問題点として、パターンの位置合わせ精度が不十分であることが挙げられる。これは、以下の理由によるものである。すなわち、まず、印刷装置の機械精度、更にはブランケットの歪みにより、印刷されるパターンは、本来あるべき位置からずれてしまう場合がある。そのため、集積回路パターンは，この印刷位置精度を考慮した冗長なパターンとなる。すると、ステッパ等を使用したフォトリソグラフィ技術によるパターン形成法（高い位置精度：位置ズレが±１μｍ程度未満）を想定した集積回路パターンと比較して、トランジスタの集積化密度は小さくなってしまう。
【００４８】
更に、第３の問題点として、材料面での問題がいくつか挙げられる。まず、現在のところ印刷配線用材料として一般的なものは、有機分子でその周辺が修飾されたＡｇナノ粒子である。ところが、Ａｇ配線は高湿度中の通電により、エレクトロマイグレーションが引起されることが知られている。そのため、Ａｇ配線を有する電気回路においてその信頼性を確保するためには、外部からの水分侵入を阻止するための強固なバリア層（例えばガラス）が必要になる。これは，有機ＴＦＴを用いてフレキシブル回路を作製するうえでの障壁となってしまう。
【００４９】
なお、このようなＡｇ配線の欠点を解消し得る、Ｃｕナノインクも近年開発されている。しかしながら、Ｃｕの酸化し易い性質に起因してインクの保存期間が短期であることや、還元雰囲気中において焼成する要請から、そのための特殊加熱設備を必要とする等、Ｃｕインクには未だ実用上の欠点がある。
【００５０】
また、金属ナノ粒子のインク以外では、ＰＥＤＯＴ−ＰＳＳ等の導電性高分子や、グラフェン，カーボンナノチューブ等のカーボン系材料も、配線材料となり得る。どちらの材料においてもイオン化ポテンシャル（あるいは仕事関数）が５ｅＶ程度であり、有機半導体との電気的障壁が比較的小さい材料である。また、カーボン系材料は、その仕様によっては金属ナノ粒子インクに比べて安価である。しかしながら、いずれもシート抵抗が高いため、長い配線に使用することは難しいと言える。
【００５１】
以上説明した３つの問題点により、ボトムゲート・スタッガード型の有機ＴＦＴでは、特にその集積回路を作製する際に、ソース・ドレイン電極と配線層とを印刷法（例えば反転オフセット印刷法）を用いて一括形成（同一工程にて形成）することは、加工面および材料面の両面からみて困難を伴う。
【００５２】
（２．本実施の形態の作用）
そこで本実施の形態では、以下説明するようにして、上記した３つの問題点を解消している。具体的には、まず、本実施の形態の薄膜トランジスタ１では、有機半導体層１４上に接するように配設されたソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂとが、別体として形成されている。換言すると、この薄膜トランジスタ１を製造する際に、有機半導体層１４上に接するようにソース・ドレイン電極１５Ａ，１５Ｂが形成された後に、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂが形成される。これにより、これらのソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとが一体的に形成される（同一工程で形成される）場合と比べ、例えば有機半導体層１４の端部（半導体島のエッジ部分）付近での配線層１７Ａ，１７Ｂの断線が生じにくくなる。
【００５３】
また、本実施の形態では、例えば図３（Ａ）等に示した凸部１４０、あるいは図３（Ｂ）等に示した凹部１６０が、有機半導体層１４または保護膜１６に設けられている。これにより、例えば図４（Ａ），（Ｂ）に中の斜線で示した領域（符号Ｐ１１，Ｐ１２参照）において、ソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとが、確実に電気的に接続される（接触される）ことになる。その結果、例えば図１（Ｂ）および図５に示したように、配線層１７Ａ，１７Ｂにおける断線（段切れ）の発生が回避され、より確実な電気的接続が確保される。
【００５４】
すなわち、例えば図３（Ｃ）および図７（Ａ）に示した比較例２の薄膜トランジスタ（薄膜トランジスタ２０１）では、有機半導体層１４および保護膜１６のいずれにおいても、凸部１４０や凹部１６０が設けられていない。このことから、例えば図７（Ａ）中の符号Ｐ２０１で示したように、ゲート電極１２とソース・ドレイン電極１５Ａ，１５Ｂ（または配線層１７Ａ，１７Ｂ）との層間にゲート絶縁膜１３だけが設けられている領域が存在することになる。このような領域は、ゲート電極１２とソース・ドレイン電極１５Ａ，１５Ｂとの間のリーク箇所となる可能性が高く、大規模な集積回路を作製した場合には、回路としての性能を示さなくなるおそれが生じてしまう。
【００５５】
このことから、本実施の形態の薄膜トランジスタ１では、例えば図８（Ａ），（Ｂ）に示したように、ゲート電極１２とソース・ドレイン電極１５Ａ，１５Ｂ（配線層１７Ａ，１７Ｂ）との重畳領域に、有機半導体層１４および保護膜１６のうちの少なくとも一方が配設されているようにするのが望ましいと言える。換言すると、例えば図８（Ｃ）に示した比較例２の薄膜トランジスタ２０１のように、ゲート電極１２とソース・ドレイン電極１５Ａ，１５Ｂ（配線層１７Ａ，１７Ｂ）との重畳領域に、有機半導体層１４および保護膜１６のいずれもが配設されていないのは望ましくないということである。
【００５６】
また、例えば図７（Ｂ）に示した比較例３の薄膜トランジスタ（薄膜トランジスタ３０１）では、配線層１７Ａ，１７Ｂ同士を結ぶ領域において、ゲート電極１２の外形線よりも有機半導体層１４の外形線のほうが外側に配置されている。このことから、例えば図７（Ｂ）中の符号Ｐ３０１で示したように、ゲート電極１２に印加されるゲート電圧によって変調されない半導体領域が、ソース・ドレイン電極１５Ａ，１５Ｂ間（配線層１７Ａ，１７Ｂ間）に存在することになる。このような半導体領域は、ゲート電極１２とソース・ドレイン電極１５Ａ，１５Ｂとの間のリーク箇所となる可能性が高いため、前述した理由から望ましくない領域であると言える。
【００５７】
このことから、本実施の形態の薄膜トランジスタ１では、例えば図９に示したように、配線層１７Ａ，１７Ｂ同士を結ぶ領域において、ゲート電極１２の外形線よりも有機半導体層１４の外形線のほうが内側に配置されているのが望ましいと言える。また、それとともに、以下の理由により、配線層１７Ａ，１７Ｂ同士を結ぶ方向（Ｙ軸方向）では、逆に、ゲート電極１２の外形線よりも有機半導体層１４の外形線のほうが外側に配置されているのが望ましいと言える。すなわち、有機半導体層１４の半導体島における外形線付近（ソース・ドレイン電極１５Ａ，１５Ｂ）の領域でのＺ方向（厚み方向）の積層状況を考えると、以下のことが言える。まず、ゲート電極１２の外形線よりも有機半導体層１４の外形線のほうが外側に配置されている場合、上記した領域での積層構造は、ゲート電極１２／ゲート絶縁膜１３／有機半導体層１４／配線層１７Ａ，１７Ｂの順に積層されたものとなる。一方、ゲート電極１２の外形線よりも有機半導体層１４の外形線のほうが内側に配置されている場合、上記した領域での積層構造は、ゲート電極１２／ゲート絶縁膜１３／配線層１７Ａ，１７Ｂの順に積層されたものとなる。つまり、後者（内側に配置された場合）と比べて前者（外側に配置された場合）のほうが、有機半導体層１４の分だけ、積層数が１層多いことになる。このようにして１層分積層数が多いことにより、後者と比べて前者のほうが、ゲート配線・ソース配線間またはゲート配線・ドレイン配線間における層間リークの発生確率が低減すると言える。
【００５８】
以上のように本実施の形態では、有機半導体層１４上に接するように配設されたソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂとが、別体として形成されている。換言すると、この薄膜トランジスタ１を製造する際に、有機半導体層１４上に接するようにソース・ドレイン電極１５Ａ，１５Ｂを形成した後に、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂを形成する。これにより、これらのソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとが一体的に形成される（同一工程で形成される）場合と比べ、例えば有機半導体層１４の端部（半導体島のエッジ部分）付近での配線層１７Ａ，１７Ｂの断線を生じにくくすることができ、信頼性を向上させる（製造不良を低減する）ことが可能となる。これにより、例えばボトムゲート・スタッガード型の有機ＴＦＴを含む大規模な集積回路を、高い再現性をもって製造することが可能となる。
【００５９】
また、ソース・ドレイン電極１５Ａ，１５Ｂを、印刷法を用いて直接的にパターニング形成するため、良好な特性を示すボトムゲート・スタッガード型の有機ＴＦＴを得ることができる。これは、ソース・ドレイン電極１５Ａ，１５Ｂ間（チャネル直上の有機半導体層１４の表面）にダメージを与えることなく、トップコンタクトを形成することができるからである。
【００６０】
更に、ソース・ドレイン電極１５Ａ，１５Ｂとして使用可能な材料の選択肢を広げることが可能となる。例えば、導電性高分子やカーボン系材料といった、有機半導体との電気的接続が良好でかつ安価な材料を選択できるようになる。これは、仮に高いシート抵抗の材料だとしても、配線層１７Ａ，１７Ｂを一般的な金属（シート抵抗が比較的低い金属）により構成すれば、配線抵抗が増大してしまうという問題が生じないためである。
【００６１】
加えて、ソース・ドレイン電極１５Ａ，１５Ｂの電極端にそれぞれ、アライメントずれ吸収領域１５０を設けるようにしたので、ソース・ドレイン電極１５Ａ，１５Ｂを印刷形成する際の位置合わせずれ（アライメントずれ）を吸収することができ（許容されるようになり）、信頼性を更に向上させる（製造不良を更に低減する）ことが可能となる。
【００６２】
また、薄膜トランジスタ１において、有機半導体層１４の外縁部分（半導体島のエッジ部分）が、保護膜１６または配線層１７Ａ，１７Ｂによって完全に被覆されているようにしたので、以下の利点も得られる。すなわち、まず、真空成膜の手法において、選択の自由度を向上させることができる。例えば、スパッタ法やＣＶＤ法等，飛着粒子が高エネルギーとなる金属成膜方法も選択することができるようになる。これは、有機半導体層１４の表面へのダメージを懸念する必要が無いからである。また、配線層１７Ａ，１７Ｂの加工の際に、ある程度の強酸や強塩基を使用することが可能になり、タクト性の向上や低コスト化を図ることが可能となる。
【００６３】
以下、本開示の他の実施の形態（第２〜第６の実施の形態）について説明する。なお、上記第１の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【００６４】
＜第２の実施の形態＞
［薄膜トランジスタ１Ａの構成および製造方法］
図１０（Ａ）〜（Ｆ）は、第２の実施の形態に係る半導体素子（薄膜トランジスタ１Ａ）の構成例および製造方法における主要な工程例を、工程順に平面図（Ｘ−Ｙ平面図）で表したものである。
【００６５】
本実施の形態の薄膜トランジスタ１Ａは、後述するコンタクト部１８が設けられていることを除いては、基本的には薄膜トランジスタ１と同様の構成となっている。ただし、この薄膜トランジスタ１Ａでは、以下詳述するように、ソース・ドレイン電極１５Ａ，１５Ｂおよび配線部１７Ａ，１７Ｂの双方が、印刷プロセス（印刷法）により形成されている。
【００６６】
また、この薄膜トランジスタ１Ａでは、薄膜トランジスタ１とは異なり、基板１１上に、ゲート電極１２、ゲート絶縁膜１３、有機半導体層１４、一対のソース・ドレイン電極１５Ａ，１５Ｂ、一対の配線層１７Ａ，１７Ｂおよび保護膜１６がこの順に積層されている。これは、保護膜１６を形成した後に印刷法によって配線層１７Ａ，１７Ｂを形成する手法は、表面の凹凸が大きすぎて印刷するのが困難となってしまうからである。
【００６７】
本実施の形態では、まず、図１０（Ａ）〜（Ｃ）に示したように、第１の実施の形態と同様にして、基板１１上にゲート電極１２およびゲート配線１２Ｌを形成し、これらのゲート電極１２およびゲート配線１２Ｌの上に図示しないゲート絶縁膜１３を形成する。そして、第１の実施の形態と同様にして、このゲート絶縁膜１３上に島状の有機半導体層１４を形成する。ただし、第１の実施の形態とは異なり、この有機半導体層１４を形成する際に、前述したリーク電流の発生を回避するため、ゲート配線１２Ｌと配線層１７Ａ，１７Ｂとの交差部分にも、島状の有機半導体層１４を形成しておくようにする。
【００６８】
次いで、例えば図１０（Ｄ）に示したように、例えば反転オフセット印刷法等の印刷法を用いて、配線層１７Ａ，１７Ｂを形成する。具体的には、例えばＡｇを直接パターニングした後、例えば１４０℃の温度条件で１時間程度の加熱処理を行う。なお、配線層１７Ａ，１７Ｂの材料および印刷法の種類については、これには限られない。
【００６９】
続いて、例えば図１０（Ｅ）に示したように、第１の実施の形態と同様にして、保護膜１６を形成する。ただし、次の図１０（Ｆ）に示した工程を考慮すると、この保護膜１６の形状としては、前述した凹部１６０を有する形状であることが望ましい。以下の図１０（Ｆ）の工程において、インクジェット法を用いてソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとのコンタクト部分にインクを滴下する際に、この凹部１６０によって、微小液滴の横方向（Ｘ軸方向）への広がりが抑制されるからである。
【００７０】
そののち、本実施の形態では、例えば図１０（Ｆ）に示したように、ソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとのコンタクト部１８を、例えばインクジェット法を用いて形成する。具体的には、インクジェット法を用いて、ソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとのコンタクト部分にＡｇナノインクを滴下し、そのインク滴下後に、例えば１４０℃の温度条件で１時間程度の加熱処理を行うことにより、コンタクト部１８を形成する。これにより、ソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとの良好な電気的接続が確保されるようになる。以上により、本実施の形態の薄膜トランジスタ１Ａが完成する。
【００７１】
［薄膜トランジスタ１Ａの作用・効果］
この薄膜トランジスタ１Ａにおいても、薄膜トランジスタ１と同様に、有機半導体層１４上に接するように配設されたソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂとが、別体として形成されている。換言すると、この薄膜トランジスタ１Ａを製造する際に、有機半導体層１４上に接するようにソース・ドレイン電極１５Ａ，１５Ｂを形成した後に、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂを形成する。したがって、本実施の形態においても、第１の実施の形態と同様の作用により同様の効果を得ることが可能である。
【００７２】
なお、本実施の形態では、配線層１７Ａ，１７Ｂを形成するためのインク材料として、Ａｇインクを使用する場合には、配線層１７Ａ，１７Ｂに水分が浸入することを防ぐため、強力なシールをする必要がある（例えばガラス封止）。そのような場合、フレキシブル回路の実現は不可能となる。一方、インク材料としてＡｇ以外の高抵抗材料を用いた場合には、配線長の短い回路であれば適用することが可能であると考えられる。
【００７３】
また、本実施の形態において、ソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとを別工程で形成することの利点は、第１の実施の形態で述べたように、有機半導体層１４の端部付近での配線層１７Ａ，１７Ｂの断線を生じにくくするということである。また、ソース・ドレイン電極１５Ａ，１５Ｂおよび配線層１７Ａ，１７Ｂを印刷プロセスのみで形成することにより、フォトリソグラフィ技術およびエッチング加工を用いて形成する場合と比べ、工程数を削減することができる。例えば、ソース・ドレイン電極１５Ａ，１５ＢはＰＥＤＯＴ−ＰＳＳ等の導電性高分子により構成し、配線層１７Ａ，１７ＢはＡｇにより構成するといったように、別種のインクを使用することも可能である。好適な電極材料が必ずしも好適な配線材料になるとは限らないため、別々の工程で形成することにはそれなりに意義が生じる場面があると考えられる。
【００７４】
＜第３の実施の形態＞
［薄膜トランジスタ１Ｂの構成および製造方法］
図１１（Ａ）〜（Ｅ）は、第３の実施の形態に係る半導体素子（薄膜トランジスタ１Ｂ）の構成例および製造方法における主要な工程例を、工程順に平面図（Ｘ−Ｙ平面図）で表したものである。
【００７５】
本実施の形態の薄膜トランジスタ１Ｂは、基本的には薄膜トランジスタ１と同様の構成となっている。ただし、この薄膜トランジスタ１Ｂでは、以下詳述するように、ソース・ドレイン電極１５Ａ，１５Ｂは真空成膜プロセスおよびフォトリソグラフィ技術を用いて形成される（真空成膜形成）一方、配線部１７Ａ，１７Ｂは印刷プロセス（印刷法）により形成されている。このようにして、配線層１７Ａ，１７Ｂのパターン形成は全て印刷法により行っているため、フォトリソグラフィ技術を用いる場合と比べて工程数を削減することができる。
【００７６】
また、この薄膜トランジスタ１Ｂにおいても、第２の実施の形態と同様の理由により、基板１１上に、ゲート電極１２、ゲート絶縁膜１３、有機半導体層１４、一対のソース・ドレイン電極１５Ａ，１５Ｂ、一対の配線層１７Ａ，１７Ｂおよび保護膜１６がこの順に積層されている。
【００７７】
本実施の形態では、まず、図１１（Ａ），（Ｂ）に示したように、第２の実施の形態と同様にして、基板１１上にゲート電極１２およびゲート配線１２Ｌを形成し、これらのゲート電極１２およびゲート配線１２Ｌの上に図示しないゲート絶縁膜１３を形成する。そして、第２の実施の形態と同様にして、このゲート絶縁膜１３上に島状の有機半導体層１４を形成する。
【００７８】
次いで、例えば図１１（Ｃ）に示したように、真空成膜プロセスおよびフォトリソグラフィ技術を用いて、ソース・ドレイン電極１５Ａ，１５Ｂを形成する。具体的には、まず、ソース電極・ドレイン電極１５Ａ，１５Ｂとなる金属膜として、Ａｇを抵抗加熱蒸着し、その後、フォトレジスト材料を反転オフセット印刷法によって印刷することにより、ソース・ドレイン電極１５Ａ，１５Ｂのパターンを形成する。続いて、例えばヨウ化カリウム水溶液によってエッチングした後、フォトレジストを除去する。
【００７９】
続いて、例えば図１１（Ｄ），（Ｅ）に示したように、第２の実施の形態と同様にして、配線層１７Ａ，１７Ｂおよび保護膜１６を形成する。以上により、本実施の形態の薄膜トランジスタ１Ｂが完成する。
【００８０】
［薄膜トランジスタ１Ｂの作用・効果］
この薄膜トランジスタ１Ｂにおいても、薄膜トランジスタ１と同様に、有機半導体層１４上に接するように配設されたソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂとが、別体として形成されている。換言すると、この薄膜トランジスタ１Ｂを製造する際に、有機半導体層１４上に接するようにソース・ドレイン電極１５Ａ，１５Ｂを形成した後に、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂを形成する。したがって、本実施の形態においても、第１の実施の形態と同様の作用により同様の効果を得ることが可能である。
【００８１】
また、本実施の形態では、ソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとを別工程で形成することの利点は、第１の実施の形態で述べたことに加え、以下のことが言える。すなわち、例えばソース・ドレイン電極１５Ａ，１５Ｂの材料としてＡｕを使用した場合、Ａｕをソース・ドレイン電極１５Ａ，１５Ｂに限定的に使用することによって、高価なＡｕの使用量を削減することができる。
【００８２】
＜第４の実施の形態＞
［薄膜トランジスタ１Ｃの構成および製造方法］
図１２（Ａ）〜（Ｅ）は、第４の実施の形態に係る半導体素子（薄膜トランジスタ１Ｃ）の構成例および製造方法における主要な工程例を、工程順に平面図（Ｘ−Ｙ平面図）で表したものである。
【００８３】
本実施の形態の薄膜トランジスタ１Ｃは、基本的には薄膜トランジスタ１と同様の構成となっている。ただし、この薄膜トランジスタ１Ｂでは、以下詳述するように、ソース・ドレイン電極１５Ａ，１５Ｂおよび配線層１７Ａ，１７Ｂの双方が、真空成膜プロセスおよびフォトリソグラフィ技術を用いて形成されている（真空成膜形成）。
【００８４】
すなわち、まず、図１２（Ａ）〜（Ｃ）に示したように、第３の実施の形態と同様にして、基板１１上にゲート電極１２およびゲート配線１２Ｌを形成し、これらのゲート電極１２およびゲート配線１２Ｌの上に図示しないゲート絶縁膜１３を形成する。そして、第３の実施の形態と同様にして、このゲート絶縁膜１３上に島状の有機半導体層１４を形成した後、ソース・ドレイン電極１５Ａ，１５Ｂを形成する。
【００８５】
次いで、例えば図１２（Ｄ）に示したように、第１の実施の形態と同様にして配線層１７Ａ，１７Ｂを形成し、そののち、例えば図１２（Ｅ）に示したように、第３の実施の形態と同様にして保護膜１６を形成する。以上により、本実施の形態の薄膜トランジスタ１Ｃが完成する。
【００８６】
［薄膜トランジスタ１Ｃの作用・効果］
この薄膜トランジスタ１Ｃにおいても、薄膜トランジスタ１と同様に、有機半導体層１４上に接するように配設されたソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂとが、別体として形成されている。換言すると、この薄膜トランジスタ１Ｃを製造する際に、有機半導体層１４上に接するようにソース・ドレイン電極１５Ａ，１５Ｂを形成した後に、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂを形成する。したがって、本実施の形態においても、第１の実施の形態と同様の作用により同様の効果を得ることが可能である。
【００８７】
＜第５の実施の形態＞
［薄膜トランジスタ１Ｄの全体構成］
図１３は、第５の実施の形態に係る半導体素子（薄膜トランジスタ１Ｄ）の概略構成を模式的に表したものである。具体的には、図１３（Ａ）は平面構成（Ｘ−Ｙ平面構成）を、図１３（Ｂ）は、図１３（Ａ）におけるＩＶ−ＩＶ線に沿った矢視断面構成（Ｚ−Ｘ断面構成）を、それぞれ示している。この薄膜トランジスタ１Ｄもまた、これまで説明した薄膜トランジスタ１，１Ａ〜１Ｃと同様に、トップコンタクト・スタッガード型の有機ＴＦＴである。
【００８８】
薄膜トランジスタ１Ｄでは、例えば、基板１１上に、ゲート電極１２、ゲート絶縁膜１３、有機半導体層１４、一対のソース・ドレイン電極１５Ａ，１５Ｂおよびバンク（エッチングストッパ層）１９、ならびに一対の配線層１７Ａ，１７Ｂが、この順に積層されている。
【００８９】
バンク１９は、ソース・ドレイン電極１５Ａ，１５Ｂの各周囲の少なくとも一部分を囲むようにして設けられており、ここでは、個々の薄膜トランジスタ１Ｄごと（素子の形成領域ごと）に個別に設けられている。すなわち、各バンク１９は、各薄膜トランジスタ１Ｄの形成領域付近にのみ配設されている。換言すると、バンク１９は、基板１１上において非連続に（薄膜トランジスタ１Ｄの形成領域ごとに分離して）設けられている。
【００９０】
また、このバンク１９は、ここでは、一対のソース・ドレイン電極１５Ａ，１５Ｂ同士を分離する形状となっているとともに、これらソース・ドレイン電極１５Ａ，１５Ｂの周囲のうちの配線１７Ａ，１７Ｂ側に開口部１９０を有している。つまり、ここではバンク１９は、図１３（Ａ）に示したように、「工」の字状となっている。換言すると、ここでは、バンク１９の形成領域と配線層１７Ａ，１７Ｂの形成領域とが、互いに重畳していない（オーバーラップしていない）。そして、ソース・ドレイン電極１５Ａ，１５Ｂの各端部（一方の端部）が、バンク１９内から開口部１９０を介して配線部１７Ａ，１７Ｂ側へ突出している（はみ出している）ことにより、ソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとが電気的に接続されている。なお、このようなソース・ドレイン電極１５Ａ，１５Ｂにおける突出部（はみ出し部）は、後述するソース・ドレイン電極１５Ａ，１５Ｂの形成の際に自然にもしくは意図的に形成されるようになっている。
【００９１】
このような形状のバンク１９を用いることにより、後述するように、ソース・ドレイン電極１５Ａ，１５Ｂがそれぞれ自己整合的に形成されるようになっている（セルフ・アライメント形成）。また、このバンク１９は、有機半導体層１４におけるチャネル部分に対するエッチングストッパ層としても機能するようになっている。なお、このようなバンク１９は、例えばフッ素（Ｆ）系の樹脂材料（（Ｃ6Ｆ10）n等）などの撥液性材料により構成されているのが望ましい。
【００９２】
［薄膜トランジスタ１Ｄの製造方法］
この薄膜トランジスタ１Ｄは、例えば次のようにして製造することができる。図１４（Ａ）〜（Ｄ），図１５（Ａ）〜（Ｃ），図１６（Ａ）〜（Ｃ）はそれぞれ、本実施の形態の薄膜トランジスタ１Ｄの製造方法における主要な工程例を、工程順に平面図（Ｘ−Ｙ平面図）で表わしたものである。なお、ここでは、薄膜トランジスタ１Ｄとともに容量素子が形成される場合を例に説明する。
【００９３】
まず、図１４（Ａ）に示したように、基板１１上にゲート電極１２およびゲート配線１２Ｌを形成したのち、図１４（Ｂ）に示したように、これらのゲート電極１２およびゲート配線１２Ｌの上にゲート絶縁膜１３を形成する。続いて、図１４（Ｃ），（Ｄ）に示したように、第１〜４の実施の形態と同様にして、ゲート絶縁膜１３上に島状の有機半導体層１４を形成する。
【００９４】
次いで、図１５（Ａ）に示したように、ゲート絶縁膜１３および島状の有機半導体層１４の上に、前述したようにエッチングストッパ層としても機能するバンク１９を、例えば反転オフセット印刷を用いて形成する。具体的には、例えばフッ素系樹脂等の撥液性材料を用いた反転オフセット印刷を行ったのち、例えば１２０℃の温度で５分間の加熱乾燥を行うことにより、バンク１９を形成する。なお、この例では、容量素子（例えば補助容量素子）の形成領域の周囲にも、バンク１９を形成するようにしている。このようにして、以下説明するように容量素子の電極（上部電極）をも印刷法を用いて形成するようにした場合、後述する配線層１７Ａ，１７Ｂの印刷法（ここではグラビア印刷）による形成が容易になる。これは、グラビア印刷では、単純なパターンの印刷は容易であるものの、例えば直交する直線同士や四角形と直線とが混在したパターンなどの印刷が難しいためである。
【００９５】
次に、図１５（Ｂ）中の符号Ｐ４で示したように、印刷プロセス（ここではインクジェット法）を用いて、バンク１９内に、ソース・ドレイン電極１５Ａ，１５Ｂ（および容量素子の電極）の構成材料からなるインクを滴下して充填する。これにより、例えば図１５（Ｃ）に示したように、バンク１９内に滴下されたインクが濡れ広がることにより、ソース・ドレイン電極１５Ａ，１５Ｂ等がバンク１９を用いて自己整合的に形成される。またこのとき、ここでは、ソース・ドレイン電極１５Ａの端部（一方の端部）が、バンク１９内から開口部１９０を介して、配線部１７Ａの形成予定領域側へ突出する（はみ出す）。このような突出部（はみ出し部）が、ソース・ドレイン電極１５Ａと配線部１７Ａとの電気的接続部分（コンタクト部）として機能するようになる。なお、このとき、ソース・ドレイン電極１５Ａ，１５Ｂとエッチングストッパ層としても機能するバンク１９によって、島状の有機半導体層１４の全体が完全に覆われているようにするのが望ましい。以降の配線層１７Ａ，１７Ｂの形成の際に、チャネル部分が保護されるようにするためである。
【００９６】
続いて、図１６（Ａ）に示したように、例えばスパッタ法等を用いて配線層１７０を全面に成膜する。そののち、図１６（Ｂ）に示したように、レジスト膜８を配線層１７Ａ，１７Ｂの形状にパターン印刷する。続いて、例えば硝酸・フッ酸・燐酸の混酸を用いて、配線層１７０をウェットエッチング加工し、その後レジスト膜８を溶解・除去することにより、図１６（Ｃ）に示したように配線層１７Ａ，１７Ｂが形成される。以上により、図１３（Ａ），（Ｂ）に示した薄膜トランジスタ１Ｄ等が完成する。
【００９７】
［薄膜トランジスタ１Ｄの作用・効果］
この薄膜トランジスタ１Ｄにおいても、薄膜トランジスタ１と同様に、有機半導体層１４上に接するように配設されたソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂとが、別体として形成されている。換言すると、この薄膜トランジスタ１Ｄを製造する際に、有機半導体層１４上に接するようにソース・ドレイン電極１５Ａ，１５Ｂを形成した後に、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂを形成する。したがって、本実施の形態においても、第１の実施の形態と同様の作用により同様の効果を得ることが可能である。
【００９８】
また、本実施の形態では、バンク１９を利用したインクジェット印刷によって、ソース・ドレイン電極１５Ａ，１５Ｂが自己整合的に形成されるため、インクを滴下する際の位置を制御しつつ、インクジェット印刷の採用による材料のコスト削減効果が得られる。つまり、製造コストを削減しつつも、微細なパターンからなる素子の製造が可能となる。また、インクを滴下する方法であることから、基板１１上に凹凸があったとしても、配線層１７Ａ，１７Ｂ等の断線のおそれが低減する。加えて、ここでは、バンク１９がエッチングストッパ層としても機能することから、そのようなバンク１９を専用に設けるわけではない（バンク１９の形成工程が事実上省略される）ため、更なる製造コストの削減が図られる。また、例えば、ソース・ドレイン電極１５Ａ，１５Ｂだけでなく、配線層１７Ａ，１７Ｂ等についても印刷形成した場合には、ソース・ドレイン電極１５Ａ，１５Ｂおよび配線層１７Ａ，１７Ｂ等をフォトリソグラフィ技術を用いることなく形成することができ、より一層の製造コスト削減効果が得られる。
【００９９】
更に本実施の形態では、バンク１９が、個々の薄膜トランジスタ１Ｄごと（素子の形成領域ごと）に個別に設けられている。すなわち、各バンク１９は、各薄膜トランジスタ１Ｄの形成領域付近にのみ配設されている。換言すると、バンク１９は、基板１１上において非連続に（薄膜トランジスタ１Ｄの形成領域ごとに分離して）設けられている。そして、バンク１９が前述した撥液性材料からなる場合には、以下の効果も得られる。すなわち、撥液性のバンク１９が薄膜トランジスタ１Ｄの近傍のみに存在するため、ソース・ドレイン電極１５Ａ，１５Ｂおよび配線層１７Ａ，１７Ｂ以降の層構造を形成する際に特別な親水処理が不要となるため、工程削減の効果が得られる。また、基板１１全体に撥液性のバンク１９となる薄膜が存在する場合と比べ、基板１１上の電気回路全体の構造的な信頼性が向上する。これは、撥液性のバンク１９が基板１１表面に広く存在すると、その上に塗布膜（層間絶縁膜等）を形成することが困難となるためである。また、仮に塗布膜を形成できたとしても、その層間絶縁膜等と撥液性のバンク１９における膜との付着力は一般的に弱いため、その界面で膜が剥れ易くなり、構造的に脆弱となってしまうからである。
【０１００】
加えて、位置合わせ精度が特に要求される、エッチングストッパ層とソース・ドレイン電極１５Ａ，１５Ｂとのアライメントが自己整合的になされるため、印刷機械におけるアライメント精度不足の問題が緩和される。なお、エッチングストッパ層としても機能するバンク１９とソース・ドレイン電極１５Ａ，１５Ｂとの間のアライメントが正しく行われた場合には、例えば図１７（Ａ）に示したように、ソース・ドレイン電極１５Ａ，１５Ｂ同士での短絡（ショート）のおそれが回避される。これに対して、例えば図１７（Ｂ）に示したように、バンク１９とソース・ドレイン電極１５Ａ，１５Ｂとの間のアライメントがずれた場合には、ソース・ドレイン電極１５Ａ，１５Ｂをインクジェット印刷により形成した際に、ソース・ドレイン電極１５Ａ，１５Ｂ同士での短絡のおそれが生じる。
【０１０１】
＜第５の実施の形態の変形例＞
以下、上記第５の実施の形態の変形例（変形例１〜３）について説明する。これらの変形例１〜３のうちの変形例１，２では、ソース・ドレイン電極１５Ａ，１５Ｂや配線１７Ａ，１７Ｂ等の形成方法が、第５の実施の形態とは異なっている。つまり、薄膜トランジスタ１Ｄの構成自体は、基本的には第５の実施の形態で説明した薄膜トランジスタ１Ｄと同様となっている。なお、第５の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【０１０２】
［変形例１］
図１８（Ａ）〜（Ｃ），図１９（Ａ）〜（Ｃ）はそれぞれ、変形例１に係る薄膜トランジスタ１Ｄの製造方法における主要な工程例を、工程順に平面図（Ｘ−Ｙ平面図）で表したものである。本変形例では、反転オフセット印刷によるレジストパターン形成を用いて配線層１７Ａ，１７Ｂを形成した後に、インクジェット印刷を用いてソース・ドレイン電極１５Ａ，１５Ｂを形成するようにしている。インクジェット印刷を用いたソース・ドレイン電極１５Ａ，１５Ｂの形成を、配線層１７Ａ，１７Ｂの形成後に行っているのは、反転オフセット印刷法では凹凸面上への印刷が難しいためである。
【０１０３】
本変形例では、まず図１８（Ａ）に示したように、第５の実施の形態と同様にして、基板１１上にゲート電極１２およびゲート配線１２Ｌを形成したのち、これらのゲート電極１２およびゲート配線１２Ｌの上に、ゲート絶縁膜１３、島状の有機半導体層１４およびバンク１９を形成する。
【０１０４】
次いで、図１８（Ａ）に示したように、例えばスパッタ法等を用いて配線層１７０を全面に成膜する。そののち、図１８（Ｃ）に示したように、レジスト膜８を配線層１７Ａ，１７Ｂの形状にパターン印刷する。続いて、例えば硝酸・フッ酸・燐酸の混酸を用いて、配線層１７０をウェットエッチング加工し、その後レジスト膜８を溶解・除去することにより、図１９（Ａ）に示したように配線層１７Ａ，１７Ｂが形成される。
【０１０５】
次に、図１９（Ｂ）中の符号Ｐ４で示したように、印刷プロセス（ここではインクジェット法）を用いて、バンク１９内に、ソース・ドレイン電極１５Ａ，１５Ｂの構成材料からなるインクを滴下して充填する。これにより、例えば図１９（Ｂ）に示したように、バンク１９内に滴下されたインクが濡れ広がることにより、ソース・ドレイン電極１５Ａ，１５Ｂがバンク１９を用いて自己整合的に形成される。またこのとき、ここでは、ソース・ドレイン電極１５Ａ，１５Ｂの各端部（一方の端部）が、バンク１９内から開口部１９０を介して、配線部１７Ａ，１７Ｂ側へ突出する（はみ出す）。このような突出部（はみ出し部）が、ソース・ドレイン電極１５Ａ，１５Ｂと配線部１７Ａ，１７Ｂとの電気的接続部分（コンタクト部）として機能する。
【０１０６】
このような製造方法を用いた本変形例においても、上記第５の実施の形態と同様の作用により同様の効果を得ることが可能である。
【０１０７】
［変形例２］
図２０（Ａ）〜（Ｃ），図２１（Ａ）〜（Ｂ）はそれぞれ、変形例２に係る薄膜トランジスタ１Ｄの製造方法における主要な工程例を、工程順に平面図（Ｘ−Ｙ平面図）で表したものである。本変形例では、インクジェット印刷を用いてソース・ドレイン電極１５Ａ，１５Ｂを形成した後、レーザアブレーション法を用いて配線層１７Ａ，１７Ｂを形成するようにしている。
【０１０８】
本変形例では、まず図２０（Ａ）に示したように、第５の実施の形態と同様にして、基板１１上にゲート電極１２およびゲート配線１２Ｌを形成したのち、これらのゲート電極１２およびゲート配線１２Ｌの上に、ゲート絶縁膜１３、島状の有機半導体層１４およびバンク１９を形成する。
【０１０９】
次いで、図２０（Ｂ）中の符号Ｐ４で示したように、印刷プロセス（ここではインクジェット法）を用いて、バンク１９内に、ソース・ドレイン電極１５Ａ，１５Ｂの構成材料からなるインクを滴下して充填する。これにより、例えば図２０（Ｃ）に示したように、バンク１９内に滴下されたインクが濡れ広がることにより、ソース・ドレイン電極１５Ａ，１５Ｂがバンク１９を用いて自己整合的に形成される。またこのとき、ここでは、ソース・ドレイン電極１５Ａ，１５Ｂの各端部（一方の端部）が、バンク１９内から開口部１９０を介して、配線部１７Ａ，１７Ｂの形成予定領域へ突出する（はみ出す）。このような突出部（はみ出し部）が、ソース・ドレイン電極１５Ａ，１５Ｂと配線部１７Ａ，１７Ｂとの電気的接続部分（コンタクト部）として機能するようになる。
【０１１０】
続いて、図２１（Ａ）に示したように、例えばスパッタ法等を用いて配線層１７０を全面に成膜する。そののち、レーザアブレーション法を用いて配線層１７０をパターン加工することにより、図２１（Ｂ）に示したように配線層１７Ａ，１７Ｂが形成される。
【０１１１】
このような製造方法を用いた本変形例においても、上記第５の実施の形態と同様の作用により同様の効果を得ることが可能である。
【０１１２】
［変形例３］
図２２（Ａ）〜（Ｃ）は、変形例３に係る薄膜トランジスタにおけるバンク１９Ａの構成例、およびこのバンク１９Ａを用いた薄膜トランジスタの製造方法における主要な工程例を、工程順に平面図（Ｘ−Ｙ平面図）で表したものである。
【０１１３】
本変形例においても第５の実施の形態と同様に、エッチングストッパ層としても機能するバンク１９Ａを利用したインクジェット印刷によって、ソース・ドレイン電極１５Ａ，１５Ｂが自己整合的に形成されるようになっている。ただし、本変形例のバンク１９Ａでは、これまで説明したバンク１９とは異なり、開口部１９０が設けられていない。すなわち、このバンク１９Ａは、ソース・ドレイン電極１５Ａ，１５Ｂの各周囲の全ての部分を囲むようにして設けられている。なお、バンク１９Ａもバンク１９と同様に、個々の薄膜トランジスタごと（素子の形成領域ごと）に個別に設けられている。
【０１１４】
このような形状からなるバンク１９Ａを用いた本変形例においても、上記第５の実施の形態と同様の作用により同様の効果を得ることが可能である。
【０１１５】
ただし、このような形状のバンク１９Ａを用いた場合、例えば図２３（Ａ）に示したように、バンク１９Ａの形成領域と配線層１７Ａ，１７Ｂの形成領域とが、バンク１９Ａの端部において互いに重畳する（オーバーラップする）こととなる。そして、ソース・ドレイン電極１５Ａ，１５Ｂの各端部（一方の端部）が、バンク１９内（上記した重畳領域）において配線層１７Ａ，１７Ｂと電気的に接続されるようになる（図中の矢印Ｐ５１参照）。ところがこの場合、例えば図中の符号Ｐ６で示したように、配線層１７Ａ，１７Ｂのエッジ部分において、バンク１９およびその内部のソース・ドレイン電極１５Ａ，１５Ｂに段差が形成されることとなる。このような段差部分では、ソース・ドレイン電極１５Ａ，１５Ｂの断線が生じ易くなるため、信頼性の観点からは段差が生じるのは望ましくないと言える。
【０１１６】
これに対して第５の実施の形態のバンク１９では、例えば図２３（Ｂ）に示したように、このバンク１９の形成領域と配線層１７Ａ，１７Ｂの形成領域とが、互いに重畳していない（オーバーラップしていない）。そして、ソース・ドレイン電極１５Ａ，１５Ｂの各端部（一方の端部）が、バンク１９内から開口部１９０を介して配線部１７Ａ，１７Ｂ側へ突出している（はみ出している）ことにより、ソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとが電気的に接続されている（図中の符号Ｐ５２参照）。このように、バンク１９を用いた場合にはソース・ドレイン電極１５Ａ，１５Ｂに段差が形成されないことから、図２３（Ａ）のようにバンク１９Ａを用いた場合と比べ、信頼性を向上させることが可能になると言える。
【０１１７】
＜第６の実施の形態＞
［薄膜トランジスタ１Ｅの全体構成］
図２４は、第６の実施の形態に係る半導体素子（薄膜トランジスタ１Ｅ）の概略構成（Ｚ−Ｘ断面構成）を模式的に表したものである。この薄膜トランジスタ１Ｅは、これまで説明した薄膜トランジスタ１，１Ａ〜１Ｄとは異なり、ボトムコンタクト・スタッガード型の有機ＴＦＴである。
【０１１８】
すなわち、薄膜トランジスタ１Ｅでは、基板１１上に、ゲート電極１２、ゲート絶縁膜１３、一対のソース・ドレイン電極１５Ａ，１５Ｂ、ならびに、有機半導体層１４および一対の配線層１７Ａ，１７Ｂが、この順に積層されている。
【０１１９】
ここで、この薄膜トランジスタ１Ｅにおいても薄膜トランジスタ１，１Ａ〜１Ｄと同様に、有機半導体層１４と接するソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂとが、別体として形成されている。ただし、薄膜トランジスタ１，１Ａ〜１Ｄでは、ソース・ドレイン電極１５Ａ，１５Ｂは有機半導体層１４上でこの有機半導体層１４と接しているのに対し、薄膜トランジスタ１Ｅでは、ソース・ドレイン電極１５Ａ，１５Ｂは有機半導体層１４の下層でこの有機半導体層１４と接している。
【０１２０】
また、この薄膜トランジスタ１Ｅでは、ソース・ドレイン電極１５Ａ，１５Ｂはそれぞれ、所定形状のバンク（バンク１９またはバンク１９Ａ）内にソース・ドレイン電極１５Ａ，１５Ｂの構成材料（インク）が滴下されて充填されることにより形成されたものとなっている。そして、薄膜トランジスタ１Ｅでは、有機半導体層１４０は、上記したバンクの除去後にソース・ドレイン電極１５Ａ，１５Ｂ上に形成されたものとなっている。すなわち、薄膜トランジスタ１Ｅでは薄膜トランジスタ１，１Ａ〜１Ｄとは異なり、最終的にバンクが除去されて残存しないようになっている。ただし、このようにバンクを用いてソース・ドレイン電極１５Ａ，１５Ｂを形成する場合には限られず、バンクを用いずにソース・ドレイン電極１５Ａを形成するようにしてもよい。
【０１２１】
［薄膜トランジスタ１Ｅの製造方法］
この薄膜トランジスタ１Ｅは、例えば次のようにして製造することができる。図２５（Ａ）〜（Ｄ）は、本実施の形態の薄膜トランジスタ１Ｅの製造方法における主要な工程例を、工程順に平面図（Ｘ−Ｙ平面図）で表わしたものである。
【０１２２】
まず、図２５（Ａ）に示したように、基板１１上にゲート電極１２およびゲート配線１２Ｌを形成し、これらのゲート電極１２およびゲート配線１２Ｌの上にゲート絶縁膜１３を形成する。そして、このゲート絶縁膜１３上に、例えば上記したバンクを用いた印刷プロセス（インクジェット印刷）により、ソース・ドレイン電極１５Ａ，１５Ｂを形成する。なお、このようにバンクを用いてソース・ドレイン電極１５Ａ，１５Ｂを形成した場合には、その後にバンクを除去するようにする。
【０１２３】
続いて、図２５（Ｂ）に示したように、ゲート絶縁膜１３およびソース・ドレイン電極１５Ａ，１５Ｂの上に、例えばフレキソ印刷等の印刷法を用いて、島状の有機半導体層１４を形成する。次に、図２５（Ｃ）に示したように、この有機半導体層１４の全面を覆うようにして、例えば反転オフセット印刷等の印刷法を用いて、フッ素系樹脂等からなるエッチングストッパ層１９Ｂを形成する。
【０１２４】
そののち、例えばスパッタ法等を用いて配線層１７０を全面に成膜し、例えばレジスト膜８を配線層１７Ａ，１７Ｂの形状にパターン印刷する。続いて、例えば硝酸・フッ酸・燐酸の混酸を用いて、配線層１７０をウェットエッチング加工し、その後レジスト膜８を溶解・除去することにより、図２５（Ｄ）に示したように配線層１７Ａ，１７Ｂが形成される。以上により、本実施の形態の薄膜トランジスタ１Ｅが完成する。
【０１２５】
［薄膜トランジスタ１Ｅの作用・効果］
この薄膜トランジスタ１Ｅにおいても、薄膜トランジスタ１，１Ａ〜１Ｄと同様に、有機半導体層１４と接するように配設されたソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂとが、別体として形成されている。換言すると、この薄膜トランジスタ１Ｅを製造する際に、有機半導体層１４と接するソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂとが、別工程により形成される。
【０１２６】
これにより本実施の形態では、これらのソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとが一体的（同一工程）に形成されている場合と比べ、例えば以下説明するように、有機半導体層１４とソース・ドレイン電極１５Ａ，１５Ｂとの間の接触抵抗を抑えつつ、配線層１７Ａ，１７Ｂにおける配線抵抗を低減することができる。よって、本実施の形態においても第１〜第５の実施の形態等と同様に、信頼性を向上させる（製造不良を低減する）ことが可能となる。
【０１２７】
具体的には、例えば図２６（Ａ）に示した比較例４に係る薄膜トランジスタ４０１では、配線層１７Ａ，１７Ｂとしても機能しているソース・ドレイン電極１５Ａ，１５Ｂの膜厚が大きくなっていることから、これらの配線抵抗が低く抑えられている。しかしながら、図中の符号Ｐ７１に示したソース・ドレイン電極１５Ａ，１５Ｂの段差部分において、有機半導体層１４における半導体の結晶が乱れるなどして、接触抵抗が増大して信頼性が低下する（製造不良が増大する）おそれがある。
【０１２８】
一方、例えば図２６（Ｂ）に示した比較例５に係る薄膜トランジスタ５０１では、図中の符号Ｐ７２で示したように、配線層１７Ａ，１７Ｂとしても機能しているソース・ドレイン電極１５Ａ，１５Ｂの膜厚が小さくなっている。このため、上記比較例４と比べ、ソース・ドレイン電極１５Ａ，１５Ｂの段差部分における接触抵抗が低く抑えられ、その点では信頼性が向上する（製造不良が低減する）。しかしながら、配線層１７Ａ，１７Ｂとしても機能しているソース・ドレイン電極１５Ａ，１５Ｂの膜厚が小さいということは、上記比較例４と比べて配線抵抗が増大してしまい、この点では信頼性に問題が生じるおそれがある。
【０１２９】
これらの比較例４，５に対し、本実施の形態では、配線層１７Ａ，１７Ｂの膜厚を大きくしつつ、これらとは別体であるソース・ドレイン電極１５Ａ，１５Ｂの膜厚を小さくすることができるため、上記したように、接触抵抗を抑えつつ配線抵抗を低減することができるのである。
【０１３０】
＜適用例＞
続いて、上記各実施の形態および各変形例で説明した半導体素子（薄膜トランジスタ１，１Ａ〜１Ｅ）の適用例（表示装置および電子機器への適用例）について説明する。
【０１３１】
［表示装置］
図２７は、上記各実施の形態等の半導体素子（薄膜トランジスタ１，１Ａ〜１Ｅ）を備えた表示装置（表示装置２）の概略構成を模式的に表したものである。具体的には、図２７（Ｂ）は平面構成（Ｘ−Ｙ平面構成）を、図２７（Ａ）は、図２７（Ｂ）におけるＶＩ−ＶＩ線に沿った矢視断面構成（Ｚ−Ｘ断面構成）を、それぞれ示している。
【０１３２】
この表示装置１は、基板１１、ＴＦＴ層２２、表示層２３および透明基板２４をこの順に積層したものである。具体的には、基板１１における表示領域２０Ａ上には、ＴＦＴ層２２、表示層２３および透明基板２４が積層される一方、基板１１における額縁領域（非表示領域）２０Ｂ上には、これらのＴＦＴ層２２、表示層２３および透明基板２４は積層されていない。
【０１３３】
ＴＦＴ層２２は、薄膜（金属膜等の導電膜や、絶縁膜など）を含む複数のデバイスを含む層である。このデバイスしては、画素を選択するためのスイッチング素子としてのＴＦＴの他、容量素子（保持容量素子など）、配線（走査線，信号線など）および電極（画素電極など）等が挙げられる。ここで、上記したＴＦＴが、チャネル層として有機半導体層１４を用いた、上記各実施の形態等の薄膜トランジスタ（有機ＴＦＴ）により構成されている。
【０１３４】
表示層２３は、例えば画素電極と共通電極との間に、電気泳動粒子や液晶層、有機ＥＬ（Electro Luminescence）層あるいは無機ＥＬ層などを含んで構成されている。すなわち、表示層２３は、電気泳動素子や液晶素子、有機ＥＬ素子あるいは無機ＥＬ素子等を用いて構成されている。なお、画素電極はＴＦＴ層２２に画素ごとに設けられ、共通電極は透明基板２４の一面に亘り設けられている。
【０１３５】
透明基板２４は、例えば、基板１１と同様の材料を用いて構成されている。なお、この透明基板２４上に、更に表示層２３への水分の浸入を防止する防湿膜および外光の表示面への映り込みを防止するための光学機能膜を設けるようにしてもよい。
【０１３６】
［電子機器］
次に、図２８〜図３３を参照して、上記表示装置２の適用例について説明する。この表示装置２は、テレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、表示装置２は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。
【０１３７】
（適用例１）
図２８（Ａ）および図２８（Ｂ）はそれぞれ、表示装置２が適用される電子ブックの外観を表したものである。この電子ブックは、例えば、表示部２１０および非表示部２２０を有しており、この表示部２１０が表示装置２により構成されている。
【０１３８】
（適用例２）
図２９は、表示装置２が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００が表示装置２により構成されている。
【０１３９】
（適用例３）
図３０は、表示装置２が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、この表示部４２０が表示装置２により構成されている。
【０１４０】
（適用例４）
図３１は、表示装置２が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、この表示部５３０が表示装置２により構成されている。
【０１４１】
（適用例５）
図３２は、表示装置２が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有している。そして、この表示部６４０が表示装置２により構成されている。
【０１４２】
（適用例６）
図３３は、表示装置２が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そして、これらのうちのディスプレイ７４０またはサブディスプレイ７５０が、表示装置２により構成されている。
【０１４３】
＜その他の変形例＞
以上、いくつかの実施の形態、変形例および適用例を挙げて本開示の技術を説明したが、本技術はこれらの実施の形態等に限定されず、種々の変形が可能である。
【０１４４】
例えば、上記実施の形態等において説明した各層の材料および厚み、または成膜方法および成膜条件等は限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。また、上記実施の形態等では、表示装置の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【０１４５】
また、上記実施の形態等では、上記実施の形態等では、本開示の半導体素子の一例として、有機半導体層、ゲート電極、一対のソース・ドレイン電極および配線層を備えた薄膜トランジスタ（有機ＴＦＴ）を挙げて説明したが、これには限られない。すなわち、例えば、有機半導体層、一対の電極（アノード電極およびカソード電極）ならびに配線層を備えたダイオード（整流素子）等の他の半導体素子に対しても、本技術を適当することが可能である。
【０１４６】
更に、本開示の半導体素子は、上記実施の形態等で説明した表示装置には限られず、例えば、受光素子（センサ）や太陽電池等の他のデバイス、およびそれらのデバイスを備えた電子機器などにも適用することが可能である。
【０１４７】
なお、本技術は以下のような構成を取ることも可能である。
（１）
有機半導体層と、
前記有機半導体層と接するように配設された電極と、
前記電極とは別体として形成され、かつ前記電極と電気的に接続された配線層と
を備えた半導体素子。
（２）
前記電極は、前記有機半導体層上でこの有機半導体層と接している
上記（１）に記載の半導体素子。
（３）
前記電極の周囲の少なくとも一部分を囲むバンクが設けられている
上記（２）に記載の半導体素子。
（４）
前記バンクが、素子の形成領域ごとに個別に設けられている
上記（３）に記載の半導体素子。
（５）
前記バンクの形成領域と前記配線層の形成領域とが、互いに重畳していない
上記（４）に記載の半導体素子。
（６）
前記バンクは、前記電極の周囲のうちの前記配線層側に開口部を有し、
前記電極の端部が、前記バンク内から前記開口部を介して前記配線層側に突出していることにより、前記電極と前記配線層とが電気的に接続されている
上記（５）に記載の半導体素子。
（７）
前記バンクが、撥液性材料からなる
上記（３）ないし（６）のいずれかに記載の半導体素子。
（８）
前記有機半導体層と、ゲート電極と、前記電極としての一対のソース・ドレイン電極と、前記配線層とを備え、薄膜トランジスタとして構成されている
上記（１）ないし（７）のいずれかに記載の半導体素子。
（９）
ゲート絶縁膜および保護膜を備え、
基板上に、前記ゲート電極、前記ゲート絶縁膜、前記有機半導体層、前記ソース・ドレイン電極、前記保護膜および前記配線層の順に積層されている
上記（８）に記載の半導体素子。
（１０）
前記有機半導体層は、前記保護膜の形成領域の外部に、前記ソース・ドレイン電極との重畳領域としての凸部を有する
上記（９）に記載の半導体素子。
（１１）
前記保護膜は、切り欠き領域としての凹部を有し、
前記切り欠き領域において、前記有機半導体層と前記ソース・ドレイン電極とが重畳されている
上記（９）に記載の半導体素子。
（１２）
前記ゲート電極と前記配線層との重畳領域に、前記有機半導体層および前記保護膜のうちの少なくとも一方が配設されている
上記（９）ないし（１１）のいずれかに記載の半導体素子。
（１３）
前記一対のソース・ドレイン電極にそれぞれ接続された前記配線層同士を結ぶ領域では、前記ゲート電極の外形線よりも前記有機半導体層の外形線のほうが内側に配置されている
上記（９）ないし（１２）のいずれかに記載の半導体素子。
（１４）
前記一対のソース・ドレイン電極は、これらのソース・ドレイン電極が個別に含まれるように形成された、アライメントずれ吸収領域を有する
上記（８）ないし（１３）のいずれかに記載の半導体素子。
（１５）
前記電極は、前記有機半導体層の下層でこの有機半導体層と接している
上記（１）に記載の半導体素子。
（１６）
前記電極は、所定形状のバンク内にこの電極の構成材料が充填されることにより形成されたものであり、
前記有機半導体層は、前記バンクの除去後に前記電極上に形成されたものである
上記（１５）に記載の半導体素子。
（１７）
半導体素子と表示層とを備え、
前記半導体素子は、
有機半導体層と、
前記有機半導体層と接するように配設された電極と、
前記電極とは別体として形成され、かつ前記電極と電気的に接続された配線層と
を有する表示装置。
（１８）
半導体素子と表示層とを有する表示装置を備え、
前記半導体素子は、
有機半導体層と、
前記有機半導体層と接するように配設された電極と、
前記電極とは別体として形成され、かつ前記電極と電気的に接続された配線層と
を有する電子機器。
（１９）
基板上に、有機半導体層およびこの有機半導体層と接する電極を形成する工程と、
前記電極と電気的に接続された配線層を形成する工程と
を含む半導体素子の製造方法。
（２０）
前記電極を、印刷プロセスを用いて形成し、
前記配線層を、真空成膜プロセスを用いて形成する
上記（１９）に記載の半導体素子の製造方法。
（２１）
前記有機半導体層および前記電極を形成する工程では、
前記有機半導体層上に所定形状のバンクを形成した後に、前記印刷プロセスを用いて前記バンク内に前記電極の構成材料を充填することにより、前記有機半導体層上に前記電極を形成する
上記（２０）に記載の半導体素子の製造方法。
（２２）
前記有機半導体層および前記電極を形成する工程は、
前記基板上に所定形状のバンクを形成した後に、前記印刷プロセスを用いて前記バンク内に前記電極の構成材料を充填することにより、前記電極を形成する工程と、
前記バンクを除去した後に、前記電極上に前記有機半導体層を形成する工程と
を含む上記（２０）に記載の半導体素子の製造方法。
【符号の説明】
【０１４８】
１，１Ａ〜１Ｅ…薄膜トランジスタ、１１…基板、１２…ゲート電極、１２Ｌ…ゲート配線、１３…ゲート絶縁膜、１４…有機半導体層、１４０…凸部、１５Ａ，１５Ｂ…ソース・ドレイン電極、１５０…アライメントずれ吸収領域、１６…保護膜、１６０…凹部、１７Ａ，１７Ｂ，１７０…配線層、１８…コンタクト部、１９，１９Ａ…バンク（エッチングストッパ層）、１９Ｂ…エッチングストッパ層、１９０…開口部、２…表示装置、２０Ａ…表示領域、２０Ｂ…額縁領域、２２…ＴＦＴ層、２３…表示層、２４…透明基板、８…レジスト層。
【技術分野】
【０００１】
本開示は、有機半導体層を有する半導体素子およびその製造方法、ならびにそのような半導体素子を備えた表示装置および電子機器に関する。
【背景技術】
【０００２】
近年、有機ＴＦＴ（Thin Film Transistor；薄膜トランジスタ）などの有機半導体を用いた半導体素子の開発が進められている（例えば、非特許文献１参照）。この有機半導体を用いた半導体素子は、フレキシブル有機ＥＬ（Electro Luminescence）ディスプレイあるいはフレキシブル電子ペーパーなどの表示装置、またはフレキシブルプリント基板、有機薄膜太陽電池、タッチパネルなどの電子機器への応用が想定されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】C.D.Dimitrakopoulos and P.R.L.Malenfant，Adv.Mater.２００２，１４，Ｎｏ２，ｐ．９９
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記のような有機半導体を用いた半導体素子では、有機半導体層上に電極（例えば、ソース電極やドレイン電極）および配線層を形成する際に、例えば有機半導体層の端部（半導体島のエッジ部分）付近などにおいて、配線層の断線が生じてしまう場合があった。また、電極上に有機半導体層を形成する場合には、それらの間の接触抵抗や配線抵抗が増加してしまうおそれがある。このような配線層の断線や抵抗値の増大は製造不良の要因となることから、信頼性を向上させる手法の提案が望まれる。
【０００５】
本開示はかかる問題点に鑑みてなされたもので、その目的は、信頼性を向上させることが可能な半導体素子およびその製造方法、ならびに表示装置および電子機器を提供することである。
【課題を解決するための手段】
【０００６】
本開示の半導体素子は、有機半導体層と、この有機半導体層と接するように配設された電極と、この電極とは別体として形成され、かつ電極と電気的に接続された配線層とを備えたものである。
【０００７】
本開示の表示装置は、上記本開示の半導体素子と、表示層とを備えたものである。
【０００８】
本開示の電子機器は、上記本開示の表示装置を備えたものである。
【０００９】
本開示の半導体素子、表示装置および電子機器では、有機半導体層と接するように配設された電極と、この電極と電気的に接続された配線層とが、別体として形成されている。これにより、これらの電極と配線層とが一体的に形成されている場合と比べ、例えば、有機半導体層の端部（半導体島のエッジ部分）付近での配線層の断線が生じにくくなったり、有機半導体層と電極との間の接触抵抗を抑えつつ配線抵抗を低減することができる。
【００１０】
本開示の半導体素子の製造方法は、基板上に、有機半導体層およびこの有機半導体層と接する電極を形成する工程と、この電極と電気的に接続された配線層を形成する工程とを含むようにしたものである。
【００１１】
本開示の半導体素子の製造方法では、有機半導体層と接する電極が形成され、この電極と電気的に接続された配線層が形成される。これにより、これらの電極と配線層とが一体的に（同一工程で）形成される場合と比べ、例えば、有機半導体層の端部（半導体島のエッジ部分）付近での配線層の断線が生じにくくなったり、有機半導体層と電極との間の接触抵抗を抑えつつ配線抵抗を低減することができる。
【発明の効果】
【００１２】
本開示の半導体素子、表示装置および電子機器によれば、有機半導体層上に接するように配設された電極と、この電極と電気的に接続された配線層とが別体として形成されているようにしたので、例えば有機半導体層の端部付近での配線層の断線を生じにくくしたり、接触抵抗を抑えつつ配線抵抗を低減することができる。よって、信頼性を向上させることが可能となる。
【００１３】
本開示の半導体素子の製造方法によれば、有機半導体層上に接するように電極を形成した後に、この電極と電気的に接続された配線層を形成するようにしたので、例えば有機半導体層の端部付近での配線層の断線を生じにくくしたり、接触抵抗を抑えつつ配線抵抗を低減することができる。よって、信頼性を向上させることが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本開示の第１の実施の形態に係る半導体素子としての薄膜トランジスタの構成例を表す図である。
【図２】ソース・ドレイン電極におけるアライメントずれ吸収領域について説明するための模式図である。
【図３】有機半導体層、ソース・ドレイン電極および保護膜の配置および形状について説明するための模式図である。
【図４】図３に示した凸部および凹部の詳細について説明するための模式図である。
【図５】第１の実施の形態に係る薄膜トランジスタの他の構成例を表す断面図である。
【図６】第１の実施の形態に係る薄膜トランジスタの製造方法を工程順に表す平面図である。
【図７】比較例２，３に係る薄膜トランジスタにおける問題点について説明するための模式図である。
【図８】ゲート電極、ゲート絶縁膜、有機半導体層、ソース・ドレイン電極および保護膜の配置関係について説明するための模式図である。
【図９】ゲート電極と有機半導体層との配置関係について説明するための模式図である。
【図１０】第２の実施の形態に係る薄膜トランジスタの構成例および製造方法を工程順に表す平面図である。
【図１１】第３の実施の形態に係る薄膜トランジスタの構成例および製造方法を工程順に表す平面図である。
【図１２】第４の実施の形態に係る薄膜トランジスタの構成例および製造方法を工程順に表す平面図である。
【図１３】第５の実施の形態に係る薄膜トランジスタの構成例を表す図である。
【図１４】第５の実施の形態に係る薄膜トランジスタの製造方法を工程順に表す平面図である。
【図１５】図１４に続く工程を表す平面図である。
【図１６】図１５に続く工程を表す平面図である。
【図１７】バンクの形成位置とソース・ドレイン電極の形状との関係について説明するための平面図である。
【図１８】変形例１に係る薄膜トランジスタの製造方法を工程順に表す平面図である。
【図１９】図１８に続く工程を表す平面図である。
【図２０】変形例２に係る薄膜トランジスタの製造方法を工程順に表す平面図である。
【図２１】図２０に続く工程を表す平面図である。
【図２２】変形例３に係るバンクの構成およびこのバンクを用いたソース・ドレイン電極の形成方法について説明するための平面図である。
【図２３】バンクの形状と、ソース・ドレイン電極および配線層間のコンタクトとの関係について説明するための断面図である。
【図２４】第６の実施の形態に係る薄膜トランジスタの構成例を表す断面図である。
【図２５】第６の実施の形態に係る薄膜トランジスタの製造方法を工程順に表す平面図である。
【図２６】比較例４，５に係る薄膜トランジスタの構成を表す断面図である。
【図２７】各実施の形態および各変形例の薄膜トランジスタの表示装置への適用例を表す図である。
【図２８】図２７に示した表示装置の電子機器への適用例１の外観を表す斜視図である。
【図２９】適用例２の外観を表す斜視図である。
【図３０】（Ａ）は適用例３の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図３１】適用例４の外観を表す斜視図である。
【図３２】適用例５の外観を表す斜視図である。
【図３３】（Ａ）は適用例６の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００１５】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（ソース・ドレイン電極：印刷形成、配線層：真空成膜形成の例）
２．第２の実施の形態（ソース・ドレイン電極および配線層：印刷形成の例）
３．第３の実施の形態（ソース・ドレイン電極：真空成膜形成、配線層：印刷形成の例）
４．第４の実施の形態（ソース・ドレイン電極および配線層：真空成膜形成の例）
５．第５の実施の形態（バンクを用いてソース・ドレイン電極を形成する例）
６．第５の実施の形態の変形例（変形例１〜３）
７．第６の実施の形態（ボトムコンタクト型の例）
８．適用例（表示装置，電子機器への適用例）
９．その他の変形例
【００１６】
＜第１の実施の形態＞
［薄膜トランジスタ１の全体構成］
図１は、本開示の第１の実施の形態に係る半導体素子（薄膜トランジスタ１）の概略構成を模式的に表したものである。具体的には、図１（Ａ）は平面構成（Ｘ−Ｙ平面構成）を、図１（Ｂ）は、図１（Ａ）におけるＩＩ−ＩＩ線に沿った矢視断面構成（Ｙ−Ｚ断面構成）を、それぞれ示している。この薄膜トランジスタ１は、例えば表示装置のアクティブマトリクス回路などに用いられるトップコンタクト・スタッガード型のものである。薄膜トランジスタ１は、例えば、基板１１上に、ゲート電極１２、ゲート絶縁膜１３、有機半導体層１４、一対のソース・ドレイン電極１５Ａ，１５Ｂ（電極）、保護膜１６および一対の配線層１７Ａ，１７Ｂがこの順に積層された構造を有している。すなわち、この薄膜トランジスタ１は、有機半導体を用いた有機ＴＦＴである。
【００１７】
基板１１は、例えば、ガラス，石英，シリコン，ガリウム砒素等の無機材料、金属材料、あるいはプラスチック材料等からなる。金属材料としては、例えば、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）またはステンレスなどが挙げられる。プラスチック材料としては、ポリイミド，ポリエチレンテレフタレート（ＰＥＴ），ポリエチレンナフタレート（ＰＥＮ），ポリメチルメタクリレート（ＰＭＭＡ），ポリカーボネート（ＰＣ），ポリエーテルスルホン（ＰＥＳ），ポリエチルエーテルケトン（ＰＥＥＫ），芳香族ポリエステル（液晶ポリマー）等が挙げられる。この基板１１は、ウェハなどの剛性の基板であってもよく、薄層ガラスやフィルム、紙（一般紙）などの可撓性基板（フレキシブル基板）であってもよい。なお、基板１１の表面には、例えば、密着性を確保するためのバッファ層またはガス放出を防止するためのガスバリア層などの各種層が設けられていてもよい。
【００１８】
ゲート電極１２は、薄膜トランジスタ１のゲート電極として機能するものであり、ここではＹ軸方向に沿って延在するゲート配線１２Ｌと電気的に接続されている。このゲート電極１２は、基板１１の上に設けられており、例えば、金属材料、無機導電性材料、有機導電性材料または炭素材料のいずれか１種類または２種類以上により構成されている。金属材料は、例えば、アルミニウム、銅（Ｃｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ニッケル、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）またはそれらを含む合金などである。無機導電性材料は、例えば、酸化インジウム（Ｉｎ2Ｏ3）、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）または酸化亜鉛（ＺｎＯ）などである。有機導電性材料は、例えば、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）またはポリスチレンスルホン酸（ＰＳＳ）などである。炭素材料は、例えば、グラファイトなどである。なお、ゲート電極１２は、上記した各種材料の層が２層以上積層されたものでもよい。
【００１９】
ゲート絶縁膜１３は、ゲート電極１２およびゲート配線１２Ｌを覆っていると共に、例えば、無機絶縁性材料または有機絶縁性材料のいずれか１種類または２種類以上により構成されている。無機絶縁性材料は、例えば、酸化ケイ素（ＳｉＯx）、窒化ケイ素（ＳｉＮx）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタン（ＴｉＯ2）、酸化ハフニウム（ＨｆＯx）またはチタン酸バリウム（ＢａＴｉＯ3）などである。有機絶縁性材料は、例えば、ポリビニルフェノール（ＰＶＰ）、ポリイミド、ポリメタクリル酸アクリレート、感光性ポリイミド、感光性ノボラック樹脂またはポリパラキシリレンなどである。なお、ゲート絶縁膜１３は、上記した各種材料の層が２層以上積層されたものでもよい。
【００２０】
有機半導体層１４は、薄膜トランジスタ１の形成領域において島状に形成されており、例えば、ＰＸＸ（peri-xanthenoxanthene）誘導体により構成されている。また、この有機半導体層１４は、例えば、ペンタセン（Ｃ22Ｈ14），ポリチオフェンなどの他の有機半導体材料により構成されていてもよい。
【００２１】
ソース・ドレイン電極１５Ａ，１５Ｂは、有機半導体層１４上において、この有機半導体層１４と接するように配設された電極であり、ここでは平面形状（Ｘ−Ｙ平面形状）が櫛型となっている。ただし、ソース・ドレイン電極１５Ａ，１５Ｂの形状は、これには限られない。これらのソース・ドレイン電極１５Ａ，１５Ｂは、導電性材料、特に、そのまま有機半導体層１４とオーミック接触を与えうる金属、金属酸化物、導電性高分子または炭素等により構成されていることが好ましい。そのような金属としては、例えば、金（Ａｕ），銅（Ｃｕ），銀（Ａｇ），ニッケル（Ｎｉ）またはチタン（Ｔｉ）が挙げられる。また、例えば、厚み２０ｎｍのチタン（Ｔｉ）層と、厚み２００ｎｍのアルミニウム（Ａｌ）層と、厚み２０ｎｍのチタン（Ｔｉ）層とをこの順に積層した積層構造となっていてもよい。上記した金属酸化物としては、例えば、ＣｕＯx，ＮｉＯx，ＴｉＯx，ＩＴＯ（Indium Tin Oxide；酸化インジウムスズ）またはＭｏＯx，ＷＯxが挙げられる。また、上記した導電性高分子としては、例えば、水溶性ＰＥＤＯＴ−ＰＳＳが挙げられる。
【００２２】
保護膜１６は、ソース・ドレイン電極１５Ａ，１５Ｂおよび配線層１７Ａ，１７Ｂの少なくとも一部を覆うように配設されており、例えば（Ｃ6Ｆ10）nなどのフッ素樹脂により構成されている。この保護膜１６は、有機半導体層１４にダメージを与えない溶媒で溶解された樹脂であることが好ましい。なお、そのような樹脂としては、上記したフッ素樹脂の他、ＰＶＡ（ポリビニルアルコール；水溶性），パリレン樹脂等が挙げられる。
【００２３】
配線層１７Ａ，１７Ｂはそれぞれ、ソース・ドレイン電極１５Ａ，１５Ｂとは別体として（別工程により）形成されたものであると共に、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続されている。具体的には、配線層１７Ａは、ソース・ドレイン電極１５Ａと電気的に接続され、配線層１７Ｂは、ソース・ドレイン電極１５Ｂと電気的に接続されている。これらの配線層１７Ａ，１７Ｂは、例えば上記したソース・ドレイン電極１５Ａ，１５Ｂと同様の材料により構成されており、ここではＸ軸方向に沿って延在している。
【００２４】
［有機半導体層１４、ソース・ドレイン電極１５Ａ，１５Ｂ、保護膜１６等の詳細構成］
ここで本実施の形態では、例えば図２（Ａ）〜（Ｃ）に示したように、ソース・ドレイン電極１５Ａ，１５Ｂの電極端（ここではＹ軸方向の電極端）にはそれぞれ、アライメントずれ吸収領域１５０が設けられている。このアライメントずれ吸収領域１５０は、Ｘ軸方向およびＹ軸方向の各々に沿った位置合わせマージン（アライメントずれマージン）Δｘ，Δｙを考慮した領域（ここでは矩形状の領域）であり、ソース・ドレイン電極１５Ａ，１５Ｂが個別に含まれるように配置されている。すなわち、例えば図２（Ｄ）に示した比較例１のように、一のアライメントずれ吸収領域１５０内に一対のソース・ドレイン電極１５Ａ，１５Ｂの双方が配置されるのではなく、一のアライメントずれ吸収領域１５０内には、一対のソース・ドレイン電極１５Ａ，１５Ｂのいずれか一方のみが配設されている。これにより詳細は後述するが、ソース・ドレイン電極１５Ａ，１５Ｂを印刷形成する際の位置合わせずれ（アライメントずれ）が吸収され、製造不良の発生が抑えられるようになっている。
【００２５】
また、例えば図１（Ａ）、図３（Ａ）および図４（Ａ）に示したように、有機半導体層１４には、保護膜１６の形成領域の外部に、ソース・ドレイン電極１５Ａ，１５Ｂとの重畳領域としての凸部１４０が設けられている。具体的には、この凸部１４０は、Ｙ軸方向に沿って保護膜１６の形成領域からはみ出すように形成されており、ソース・ドレイン電極１５Ａ，１５Ｂのうちの上記したアライメントずれ吸収領域１５０と重なるように配置されている（図１（Ｂ）および図４（Ａ）中の符号Ｐ１１参照）。これにより詳細は後述するが、有機半導体層１４の端部（半導体島のエッジ部分）付近での配線層１７Ａ，１７Ｂの断線（段切れ）が生じにくくなる（望ましくは、そのような断線の発生が回避される）。
【００２６】
あるいは、図３（Ｂ）、図４（Ｂ）および図５（図３（Ｂ）におけるＩＩＩ−ＩＩＩ線に沿った矢視断面図）に示したように、保護膜１６において切り欠き領域としての凹部１６０が設けられているようにしてもよい。具体的には、この切り欠き領域（凹部１６０）はＹ軸方向に沿って形成されており、この切り欠き領域において有機半導体層１４とソース・ドレイン電極１５Ａ，１５Ｂとが重畳されている（図４（Ｂ）および図５中の符号Ｐ１２参照）。ただし、ソース・ドレイン電極１５Ａ，１５Ｂのうちの上記したアライメントずれ吸収領域１５０は、この凹部１６０とは重ならないように配置されている。このような凹部１６０を設けた場合にも、詳細は後述するが、有機半導体層１４の端部（半導体島のエッジ部分）付近での配線層１７Ａ，１７Ｂの断線（段切れ）が生じにくくなる（望ましくは、そのような断線の発生が回避される）。
【００２７】
［薄膜トランジスタ１の製造方法］
この薄膜トランジスタ１は、例えば次のようにして製造することができる。図６（Ａ）〜（Ｅ）は、本実施の形態の薄膜トランジスタ１の製造方法における主要な工程例を、工程順に平面図（Ｘ−Ｙ平面図）で表わしたものである。
【００２８】
まず、図６（Ａ）に示したように、基板１１上にゲート電極１２およびゲート配線１２Ｌを形成し、これらのゲート電極１２およびゲート配線１２Ｌの上に図示しないゲート絶縁膜１３を形成する。
【００２９】
具体的には、まず、上述した材料よりなる基板１１を用意し、この基板１１に、例えば真空成膜法、塗布法またはめっき法により、上述した金属材料よりなるゲート電極材料膜（図示せず）を形成する。真空成膜法は、例えば、真空蒸着法、フラッシュ蒸着法、スパッタリング法、物理的気相成長法（ＰＶＤ）、化学的気相成長法（ＣＶＤ）、パルスレーザ堆積法（ＰＬＤ）またはアーク放電法などである。塗布法は、例えば、スピンコート法、スリットコート法、バーコート法またはスプレーコート法などである。めっき法は、例えば、電解めっき法または無電解めっき法などである。
【００３０】
次いで、このゲート電極材料膜の上に、レジストパターンなどのマスク（図示せず）を形成する。続いて、マスクを用いてゲート電極材料膜をエッチングしたのち、アッシング法またはエッチング法などを用いてマスクを除去する。これにより、図６（Ａ）に示したように、基板１１上にゲート電極１２およびゲート配線１２Ｌが形成される。ここで、レジストパターンを形成する場合には、例えば、フォトレジストを塗布してフォトレジスト膜を形成したのち、フォトリソグラフィ法、レーザ描画法、電子線描画法またはＸ線描画法などを用いてフォトレジスト膜をパターニングする。ただし、レジスト転写法などを用いてレジストパターンを形成してもよい。ゲート電極材料膜のエッチング方法は、例えば、ドライエッチング法、またはエッチャント溶液を用いたウェットエッチング法であり、そのドライエッチング法は、例えば、イオンミリングまたは反応性イオンエッチング（ＲＩＥ）などである。マスクを除去するためのエッチング方法も同様である。
【００３１】
なお、ゲート電極１２等の形成方法は、例えば、インクジェット法、スクリーン印刷法、グラビア印刷法またはグラビアオフセット印刷法などの印刷法でもよい。また、レーザアブレーション法、マスク蒸着法またはレーザ転写法などを用いて、マスクとしてレジストパターンの代わりに金属パターンを形成してもよい。もちろん、ゲート電極１２等を形成するために、金属材料の代わりに上述した無機導電性材料、有機導電性材料または炭素材料などを用いることも可能である。
【００３２】
続いて、これらのゲート電極１２およびゲート配線１２Ｌを覆うように、ゲート絶縁膜１３を形成する。このゲート絶縁膜１３の形成手順は、例えば、その形成材料により異なる。無機絶縁性材料を用いる場合の形成手順は、例えば、塗布法がゾル・ゲル法などでもよいことを除き、ゲート電極１２等を形成する場合と同様である。有機絶縁性材料を用いる場合の形成手順は、例えば、フォトリソグラフィ法などを用いて感光性材料をパターニングしてもよいことを除き、ゲート電極１２等を形成した場合と同様である。
【００３３】
次いで、図６（Ｂ）に示したように、図示しないゲート絶縁膜１３上に、例えば塗布法や蒸着法を用いて、有機半導体層１４を形成する。ここでは一例として、有機半導体層１４に上述した凸部１４０を設ける場合について説明する。
【００３４】
具体的には、まず、例えば上述した有機半導体材料、例えばＰＸＸ誘導体を有機溶剤などの溶媒に分散または溶解させた溶液（混合溶液）を調製し、この混合溶液をゲート絶縁膜１３の上面に塗布し、加熱（焼成）する。これにより、ゲート絶縁膜１３上に、上述した有機半導体材料、例えばＰＸＸ誘導体よりなる有機半導体材料膜を形成する。溶媒としては、例えば、トルエン、キシレン、メシチレンまたはテトラリンなどを用いることが可能である。
【００３５】
次いで、このようにして形成した有機半導体材料膜を基に、例えばレーザアブレーション法を用いて素子分離を行い、前述した島形状からなる有機半導体層１４を形成する。ただし、素子分離の方法としてはレーザアブレーション法には限られず、金属保護膜層による方法や、感光性フッ素樹脂へのパターニング法を用いてもよい。あるいは、有機半導体層１４を印刷法によって直接パターン形成し、この素子分離工程を省略するようにしてもよい。ただし、有機半導体層１４の表面に与えるダメージを極力低減させるためには、レーザアブレーション法を用いるのが望ましい。
【００３６】
続いて、図６（Ｃ）に示したように、有機半導体層１４上にこの有機半導体層１４と接するように、前述した形状からなるソース・ドレイン電極１５Ａ，１５Ｂを形成する。具体的には、本実施の形態では、これらのソース・ドレイン電極１５Ａ，１５Ｂを、印刷法（印刷プロセス）を用いて形成する。詳細には、有機半導体層１４上において、例えば反転オフセット印刷法を用いて水溶性ＰＥＤＯＴ−ＰＳＳを直接パターニングし、その後、例えば１４０℃の温度で１時間程度加熱処理を行うことにより、ソース・ドレイン電極１５Ａ，１５Ｂを形成する。ただし、電極材料としてはＰＥＤＯＴ−ＰＳＳには限られず、例えばＡｇナノインクやＣｕナノインク等をインク材料として用いることにより、ＡｇやＣｕを電極材料としてもよい。あるいは、グラフェン，カーボンナノチューブ等のカーボン系材料（炭素材料）を、電極材料として用いてもよい。また、印刷法の種類としても、上記した反転オフセット印刷法には限られず、他の印刷法を用いてもよい。
【００３７】
次に、図６（Ｄ）に示したように、有機半導体層１４およびソース・ドレイン電極１５Ａ，１５Ｂの上に、上述した材料からなる保護膜１６を形成する。具体的には、例えば（Ｃ6Ｆ10）nなどのフッ素樹脂を全面塗布した後、その膜上に一般的なフォトレジストを塗布し、フォトリソグラフィ技術を用いて所望のパターンを形成することにより、保護膜１６を形成する。このフォトリソグラフィ技術を用いたパターン形成の際には、例えば酸素プラズマを用いて、フッ素樹脂膜をドライエッチング加工する。このドライエッチングでは、ソース・ドレイン電極１５Ａ，１５Ｂにおいて前述したアライメントずれ吸収領域１５０が露出するまで行う。そして、エッチング加工後は、フォトレジストを除去する。なお、感光性フッ素樹脂を用いた、フォトリソグラフィ技術によるパターン形成も可能である。また、ここでは、フォトリソグラフィ技術を用いたパターン形成を例に挙げて説明したが、これには限られない。更に、例えば反転オフセット印刷法等の印刷法を用いて、有機半導体層１４を直接的にパターン形成することも可能である。
【００３８】
続いて、図６（Ｅ）に示したように、ソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂを形成する。具体的には、本実施の形態では、これらの配線層１７Ａ，１７Ｂを、真空成膜プロセスおよびフォトリソグラフィ技術を用いて形成する（真空成膜形成する）。このようにして、上記したソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとを、別体として（別工程により）形成する。
【００３９】
詳細には、まず、厚み２０ｎｍのＴｉ層、厚み２００ｎｍのＡｌ層および厚み２０ｎｍのＴｉ層をこの順に積層した積層膜を、例えばスパッタ法を用いた全面成膜する。そののち、一般的なフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いて所望のパターンを形成する。続いて、例えば硝酸・フッ酸・燐酸の混酸を用いて、上記した積層膜をウェットエッチング加工し、その後フォトレジスト膜を溶解・除去することにより、配線層１７Ａ，１７Ｂを形成する。以上により、図１（Ａ），（Ｂ）に示した薄膜トランジスタ１が完成する。
【００４０】
なお、ここでは、配線層１７Ａ，１７Ｂの材料として、Ｔｉ／Ａｌ／Ｔｉを例に挙げて説明したが、これには限られず、前述した種々の材料を用いることが可能である。ただし、材料が安価であること、配線抵抗が小さいこと、基板と配線との付着性が良好であること、およびウェットエッチング加工が容易であることなどから、Ｔｉ／Ａｌ，Ｔｉを用いるのが好ましいと言える。また、ここでは、成膜方法としてスパッタ法を例に挙げて説明したが、これには限られず、例えば抵抗加熱真空蒸着、電子線加熱真空蒸着、ＣＶＤ法等の種々の成膜方法が適用可能であり、以下同様である。更に、ここでは、パターニング方法として、フォトリソグラフィ技術を用いた例を挙げているが、これには限られず、例えばレーザアブレーション法を用いてパターニングを行うようにしてもよく、以下同様である。加えて、ここではウェットエッチング加工を例に挙げて説明したが、これには限られず、塩素、あるいは塩素と四フッ化炭素との混合ガスを用いたリアクティブイオンエッチングによって、配線層１７Ａ，１７Ｂの加工を行うようにしてもよい。
【００４１】
ここで、最終的に形成された薄膜トランジスタ１では、有機半導体層１４の外縁部分（半導体島のエッジ部分）が、保護膜１６または配線層１７Ａ，１７Ｂによって完全に被覆されている。これにより本実施の形態では、図６（Ｅ）以降の工程において、有機溶剤に溶解された樹脂を塗布形成することが可能となる。仮に、この段階で有機半導体層１４の外縁部分（半導体島のエッジ部分）の一部が露出されている場合には、その端面を覆う工程（例えば、フッ素樹脂の塗布およびそのパターニング工程）を設ける必要が生じ、工程数の増加や製造コストの増加につながる。したがって、このような事態を避けるため、図６（Ｅ）のように形成するのが望ましいと言える。
【００４２】
［薄膜トランジスタ１の作用・効果］
この薄膜トランジスタ１では、ゲート配線１２Ｌを介してゲート電極１２に所定の閾値電圧以上の電圧（ゲート電圧）が印加されると、有機半導体層１４内にチャネルが形成される。これにより、ソース・ドレイン電極１５Ａ，１５Ｂ間に電流（ドレイン電流）が流れ、トランジスタ（有機ＴＦＴ）として機能する。
【００４３】
（１．従来の手法の問題点）
ところで、このような有機ＴＦＴでは、従来、有機半導体層上に金属層を直性成膜してエッチング加工することにより、ソース・ドレイン電極を形成する手法が用いられている。ところがこの手法では、有機半導体と電極金属との組合せによっては、有機半導体の表面にダメージが生じ、特性劣化をもたらすおそれがある。
【００４４】
これに対して、印刷プロセス（印刷法）を用いて、トップコンタクト型のソース・ドレイン電極を直接パターン形成する場合、理想的には、チャネル上の有機半導体層の表面に何も触れることなく、ソース・ドレイン電極を形成することができる。したがって、有機半導体層へのダメージを抑えつつトップコンタクト構造を形成することができ、良好なトランジスタ特性が得られる。つまり、印刷法は、ボトムゲート・スタッガード型の有機ＴＦＴを製造する際に、ソース・ドレイン電極の形成方法として好適な手法であると言える。また、このような印刷法による電極形成技術の中でも、反転オフセット印刷法による配線形成技術は、精細度において優れた成果を収めている。
【００４５】
ここで、ボトムゲート・スタッガード型の有機ＴＦＴを用いて、集積回路を製造する場合について考える。特に、ソース・ドレイン電極および配線層をそれぞれ、反転オフセット印刷法を用いて形成する場合について考える。この場合において、これらのソース・ドレイン電極と配線層とを、印刷法（反転オフセット印刷法）を用いて一括形成（同一工程にて形成）すると、特にボトムゲート・スタッガード型の有機ＴＦＴを集積化する際には、以下の問題が生じてしまう。
【００４６】
第１の問題点として、有機半導体層上に電極（ソース電極やドレイン電極）および配線層を形成する際に、例えば有機半導体層の端部（半導体島のエッジ部分）付近などにおいて、配線層の断線（段切れ）が生じるおそれがある。これは、被印刷面である島状の有機半導体層の表面は平坦面ではなく、段差は数十ｎｍ程度と小さいものの、エッジ近傍で配線が切れやすいことに起因している。このような有機半導体層の端部付近などでの配線層の断線（段切れ）は、ボトムコンタクト型の有機ＴＦＴを製造する際には生じず、トップコンタクト型の有機ＴＦＴに特有の問題である。このような配線層の断線は製造不良の要因となることから、製造不良を低減することが望まれる。
【００４７】
また、第２の問題点として、パターンの位置合わせ精度が不十分であることが挙げられる。これは、以下の理由によるものである。すなわち、まず、印刷装置の機械精度、更にはブランケットの歪みにより、印刷されるパターンは、本来あるべき位置からずれてしまう場合がある。そのため、集積回路パターンは，この印刷位置精度を考慮した冗長なパターンとなる。すると、ステッパ等を使用したフォトリソグラフィ技術によるパターン形成法（高い位置精度：位置ズレが±１μｍ程度未満）を想定した集積回路パターンと比較して、トランジスタの集積化密度は小さくなってしまう。
【００４８】
更に、第３の問題点として、材料面での問題がいくつか挙げられる。まず、現在のところ印刷配線用材料として一般的なものは、有機分子でその周辺が修飾されたＡｇナノ粒子である。ところが、Ａｇ配線は高湿度中の通電により、エレクトロマイグレーションが引起されることが知られている。そのため、Ａｇ配線を有する電気回路においてその信頼性を確保するためには、外部からの水分侵入を阻止するための強固なバリア層（例えばガラス）が必要になる。これは，有機ＴＦＴを用いてフレキシブル回路を作製するうえでの障壁となってしまう。
【００４９】
なお、このようなＡｇ配線の欠点を解消し得る、Ｃｕナノインクも近年開発されている。しかしながら、Ｃｕの酸化し易い性質に起因してインクの保存期間が短期であることや、還元雰囲気中において焼成する要請から、そのための特殊加熱設備を必要とする等、Ｃｕインクには未だ実用上の欠点がある。
【００５０】
また、金属ナノ粒子のインク以外では、ＰＥＤＯＴ−ＰＳＳ等の導電性高分子や、グラフェン，カーボンナノチューブ等のカーボン系材料も、配線材料となり得る。どちらの材料においてもイオン化ポテンシャル（あるいは仕事関数）が５ｅＶ程度であり、有機半導体との電気的障壁が比較的小さい材料である。また、カーボン系材料は、その仕様によっては金属ナノ粒子インクに比べて安価である。しかしながら、いずれもシート抵抗が高いため、長い配線に使用することは難しいと言える。
【００５１】
以上説明した３つの問題点により、ボトムゲート・スタッガード型の有機ＴＦＴでは、特にその集積回路を作製する際に、ソース・ドレイン電極と配線層とを印刷法（例えば反転オフセット印刷法）を用いて一括形成（同一工程にて形成）することは、加工面および材料面の両面からみて困難を伴う。
【００５２】
（２．本実施の形態の作用）
そこで本実施の形態では、以下説明するようにして、上記した３つの問題点を解消している。具体的には、まず、本実施の形態の薄膜トランジスタ１では、有機半導体層１４上に接するように配設されたソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂとが、別体として形成されている。換言すると、この薄膜トランジスタ１を製造する際に、有機半導体層１４上に接するようにソース・ドレイン電極１５Ａ，１５Ｂが形成された後に、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂが形成される。これにより、これらのソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとが一体的に形成される（同一工程で形成される）場合と比べ、例えば有機半導体層１４の端部（半導体島のエッジ部分）付近での配線層１７Ａ，１７Ｂの断線が生じにくくなる。
【００５３】
また、本実施の形態では、例えば図３（Ａ）等に示した凸部１４０、あるいは図３（Ｂ）等に示した凹部１６０が、有機半導体層１４または保護膜１６に設けられている。これにより、例えば図４（Ａ），（Ｂ）に中の斜線で示した領域（符号Ｐ１１，Ｐ１２参照）において、ソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとが、確実に電気的に接続される（接触される）ことになる。その結果、例えば図１（Ｂ）および図５に示したように、配線層１７Ａ，１７Ｂにおける断線（段切れ）の発生が回避され、より確実な電気的接続が確保される。
【００５４】
すなわち、例えば図３（Ｃ）および図７（Ａ）に示した比較例２の薄膜トランジスタ（薄膜トランジスタ２０１）では、有機半導体層１４および保護膜１６のいずれにおいても、凸部１４０や凹部１６０が設けられていない。このことから、例えば図７（Ａ）中の符号Ｐ２０１で示したように、ゲート電極１２とソース・ドレイン電極１５Ａ，１５Ｂ（または配線層１７Ａ，１７Ｂ）との層間にゲート絶縁膜１３だけが設けられている領域が存在することになる。このような領域は、ゲート電極１２とソース・ドレイン電極１５Ａ，１５Ｂとの間のリーク箇所となる可能性が高く、大規模な集積回路を作製した場合には、回路としての性能を示さなくなるおそれが生じてしまう。
【００５５】
このことから、本実施の形態の薄膜トランジスタ１では、例えば図８（Ａ），（Ｂ）に示したように、ゲート電極１２とソース・ドレイン電極１５Ａ，１５Ｂ（配線層１７Ａ，１７Ｂ）との重畳領域に、有機半導体層１４および保護膜１６のうちの少なくとも一方が配設されているようにするのが望ましいと言える。換言すると、例えば図８（Ｃ）に示した比較例２の薄膜トランジスタ２０１のように、ゲート電極１２とソース・ドレイン電極１５Ａ，１５Ｂ（配線層１７Ａ，１７Ｂ）との重畳領域に、有機半導体層１４および保護膜１６のいずれもが配設されていないのは望ましくないということである。
【００５６】
また、例えば図７（Ｂ）に示した比較例３の薄膜トランジスタ（薄膜トランジスタ３０１）では、配線層１７Ａ，１７Ｂ同士を結ぶ領域において、ゲート電極１２の外形線よりも有機半導体層１４の外形線のほうが外側に配置されている。このことから、例えば図７（Ｂ）中の符号Ｐ３０１で示したように、ゲート電極１２に印加されるゲート電圧によって変調されない半導体領域が、ソース・ドレイン電極１５Ａ，１５Ｂ間（配線層１７Ａ，１７Ｂ間）に存在することになる。このような半導体領域は、ゲート電極１２とソース・ドレイン電極１５Ａ，１５Ｂとの間のリーク箇所となる可能性が高いため、前述した理由から望ましくない領域であると言える。
【００５７】
このことから、本実施の形態の薄膜トランジスタ１では、例えば図９に示したように、配線層１７Ａ，１７Ｂ同士を結ぶ領域において、ゲート電極１２の外形線よりも有機半導体層１４の外形線のほうが内側に配置されているのが望ましいと言える。また、それとともに、以下の理由により、配線層１７Ａ，１７Ｂ同士を結ぶ方向（Ｙ軸方向）では、逆に、ゲート電極１２の外形線よりも有機半導体層１４の外形線のほうが外側に配置されているのが望ましいと言える。すなわち、有機半導体層１４の半導体島における外形線付近（ソース・ドレイン電極１５Ａ，１５Ｂ）の領域でのＺ方向（厚み方向）の積層状況を考えると、以下のことが言える。まず、ゲート電極１２の外形線よりも有機半導体層１４の外形線のほうが外側に配置されている場合、上記した領域での積層構造は、ゲート電極１２／ゲート絶縁膜１３／有機半導体層１４／配線層１７Ａ，１７Ｂの順に積層されたものとなる。一方、ゲート電極１２の外形線よりも有機半導体層１４の外形線のほうが内側に配置されている場合、上記した領域での積層構造は、ゲート電極１２／ゲート絶縁膜１３／配線層１７Ａ，１７Ｂの順に積層されたものとなる。つまり、後者（内側に配置された場合）と比べて前者（外側に配置された場合）のほうが、有機半導体層１４の分だけ、積層数が１層多いことになる。このようにして１層分積層数が多いことにより、後者と比べて前者のほうが、ゲート配線・ソース配線間またはゲート配線・ドレイン配線間における層間リークの発生確率が低減すると言える。
【００５８】
以上のように本実施の形態では、有機半導体層１４上に接するように配設されたソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂとが、別体として形成されている。換言すると、この薄膜トランジスタ１を製造する際に、有機半導体層１４上に接するようにソース・ドレイン電極１５Ａ，１５Ｂを形成した後に、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂを形成する。これにより、これらのソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとが一体的に形成される（同一工程で形成される）場合と比べ、例えば有機半導体層１４の端部（半導体島のエッジ部分）付近での配線層１７Ａ，１７Ｂの断線を生じにくくすることができ、信頼性を向上させる（製造不良を低減する）ことが可能となる。これにより、例えばボトムゲート・スタッガード型の有機ＴＦＴを含む大規模な集積回路を、高い再現性をもって製造することが可能となる。
【００５９】
また、ソース・ドレイン電極１５Ａ，１５Ｂを、印刷法を用いて直接的にパターニング形成するため、良好な特性を示すボトムゲート・スタッガード型の有機ＴＦＴを得ることができる。これは、ソース・ドレイン電極１５Ａ，１５Ｂ間（チャネル直上の有機半導体層１４の表面）にダメージを与えることなく、トップコンタクトを形成することができるからである。
【００６０】
更に、ソース・ドレイン電極１５Ａ，１５Ｂとして使用可能な材料の選択肢を広げることが可能となる。例えば、導電性高分子やカーボン系材料といった、有機半導体との電気的接続が良好でかつ安価な材料を選択できるようになる。これは、仮に高いシート抵抗の材料だとしても、配線層１７Ａ，１７Ｂを一般的な金属（シート抵抗が比較的低い金属）により構成すれば、配線抵抗が増大してしまうという問題が生じないためである。
【００６１】
加えて、ソース・ドレイン電極１５Ａ，１５Ｂの電極端にそれぞれ、アライメントずれ吸収領域１５０を設けるようにしたので、ソース・ドレイン電極１５Ａ，１５Ｂを印刷形成する際の位置合わせずれ（アライメントずれ）を吸収することができ（許容されるようになり）、信頼性を更に向上させる（製造不良を更に低減する）ことが可能となる。
【００６２】
また、薄膜トランジスタ１において、有機半導体層１４の外縁部分（半導体島のエッジ部分）が、保護膜１６または配線層１７Ａ，１７Ｂによって完全に被覆されているようにしたので、以下の利点も得られる。すなわち、まず、真空成膜の手法において、選択の自由度を向上させることができる。例えば、スパッタ法やＣＶＤ法等，飛着粒子が高エネルギーとなる金属成膜方法も選択することができるようになる。これは、有機半導体層１４の表面へのダメージを懸念する必要が無いからである。また、配線層１７Ａ，１７Ｂの加工の際に、ある程度の強酸や強塩基を使用することが可能になり、タクト性の向上や低コスト化を図ることが可能となる。
【００６３】
以下、本開示の他の実施の形態（第２〜第６の実施の形態）について説明する。なお、上記第１の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【００６４】
＜第２の実施の形態＞
［薄膜トランジスタ１Ａの構成および製造方法］
図１０（Ａ）〜（Ｆ）は、第２の実施の形態に係る半導体素子（薄膜トランジスタ１Ａ）の構成例および製造方法における主要な工程例を、工程順に平面図（Ｘ−Ｙ平面図）で表したものである。
【００６５】
本実施の形態の薄膜トランジスタ１Ａは、後述するコンタクト部１８が設けられていることを除いては、基本的には薄膜トランジスタ１と同様の構成となっている。ただし、この薄膜トランジスタ１Ａでは、以下詳述するように、ソース・ドレイン電極１５Ａ，１５Ｂおよび配線部１７Ａ，１７Ｂの双方が、印刷プロセス（印刷法）により形成されている。
【００６６】
また、この薄膜トランジスタ１Ａでは、薄膜トランジスタ１とは異なり、基板１１上に、ゲート電極１２、ゲート絶縁膜１３、有機半導体層１４、一対のソース・ドレイン電極１５Ａ，１５Ｂ、一対の配線層１７Ａ，１７Ｂおよび保護膜１６がこの順に積層されている。これは、保護膜１６を形成した後に印刷法によって配線層１７Ａ，１７Ｂを形成する手法は、表面の凹凸が大きすぎて印刷するのが困難となってしまうからである。
【００６７】
本実施の形態では、まず、図１０（Ａ）〜（Ｃ）に示したように、第１の実施の形態と同様にして、基板１１上にゲート電極１２およびゲート配線１２Ｌを形成し、これらのゲート電極１２およびゲート配線１２Ｌの上に図示しないゲート絶縁膜１３を形成する。そして、第１の実施の形態と同様にして、このゲート絶縁膜１３上に島状の有機半導体層１４を形成する。ただし、第１の実施の形態とは異なり、この有機半導体層１４を形成する際に、前述したリーク電流の発生を回避するため、ゲート配線１２Ｌと配線層１７Ａ，１７Ｂとの交差部分にも、島状の有機半導体層１４を形成しておくようにする。
【００６８】
次いで、例えば図１０（Ｄ）に示したように、例えば反転オフセット印刷法等の印刷法を用いて、配線層１７Ａ，１７Ｂを形成する。具体的には、例えばＡｇを直接パターニングした後、例えば１４０℃の温度条件で１時間程度の加熱処理を行う。なお、配線層１７Ａ，１７Ｂの材料および印刷法の種類については、これには限られない。
【００６９】
続いて、例えば図１０（Ｅ）に示したように、第１の実施の形態と同様にして、保護膜１６を形成する。ただし、次の図１０（Ｆ）に示した工程を考慮すると、この保護膜１６の形状としては、前述した凹部１６０を有する形状であることが望ましい。以下の図１０（Ｆ）の工程において、インクジェット法を用いてソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとのコンタクト部分にインクを滴下する際に、この凹部１６０によって、微小液滴の横方向（Ｘ軸方向）への広がりが抑制されるからである。
【００７０】
そののち、本実施の形態では、例えば図１０（Ｆ）に示したように、ソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとのコンタクト部１８を、例えばインクジェット法を用いて形成する。具体的には、インクジェット法を用いて、ソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとのコンタクト部分にＡｇナノインクを滴下し、そのインク滴下後に、例えば１４０℃の温度条件で１時間程度の加熱処理を行うことにより、コンタクト部１８を形成する。これにより、ソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとの良好な電気的接続が確保されるようになる。以上により、本実施の形態の薄膜トランジスタ１Ａが完成する。
【００７１】
［薄膜トランジスタ１Ａの作用・効果］
この薄膜トランジスタ１Ａにおいても、薄膜トランジスタ１と同様に、有機半導体層１４上に接するように配設されたソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂとが、別体として形成されている。換言すると、この薄膜トランジスタ１Ａを製造する際に、有機半導体層１４上に接するようにソース・ドレイン電極１５Ａ，１５Ｂを形成した後に、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂを形成する。したがって、本実施の形態においても、第１の実施の形態と同様の作用により同様の効果を得ることが可能である。
【００７２】
なお、本実施の形態では、配線層１７Ａ，１７Ｂを形成するためのインク材料として、Ａｇインクを使用する場合には、配線層１７Ａ，１７Ｂに水分が浸入することを防ぐため、強力なシールをする必要がある（例えばガラス封止）。そのような場合、フレキシブル回路の実現は不可能となる。一方、インク材料としてＡｇ以外の高抵抗材料を用いた場合には、配線長の短い回路であれば適用することが可能であると考えられる。
【００７３】
また、本実施の形態において、ソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとを別工程で形成することの利点は、第１の実施の形態で述べたように、有機半導体層１４の端部付近での配線層１７Ａ，１７Ｂの断線を生じにくくするということである。また、ソース・ドレイン電極１５Ａ，１５Ｂおよび配線層１７Ａ，１７Ｂを印刷プロセスのみで形成することにより、フォトリソグラフィ技術およびエッチング加工を用いて形成する場合と比べ、工程数を削減することができる。例えば、ソース・ドレイン電極１５Ａ，１５ＢはＰＥＤＯＴ−ＰＳＳ等の導電性高分子により構成し、配線層１７Ａ，１７ＢはＡｇにより構成するといったように、別種のインクを使用することも可能である。好適な電極材料が必ずしも好適な配線材料になるとは限らないため、別々の工程で形成することにはそれなりに意義が生じる場面があると考えられる。
【００７４】
＜第３の実施の形態＞
［薄膜トランジスタ１Ｂの構成および製造方法］
図１１（Ａ）〜（Ｅ）は、第３の実施の形態に係る半導体素子（薄膜トランジスタ１Ｂ）の構成例および製造方法における主要な工程例を、工程順に平面図（Ｘ−Ｙ平面図）で表したものである。
【００７５】
本実施の形態の薄膜トランジスタ１Ｂは、基本的には薄膜トランジスタ１と同様の構成となっている。ただし、この薄膜トランジスタ１Ｂでは、以下詳述するように、ソース・ドレイン電極１５Ａ，１５Ｂは真空成膜プロセスおよびフォトリソグラフィ技術を用いて形成される（真空成膜形成）一方、配線部１７Ａ，１７Ｂは印刷プロセス（印刷法）により形成されている。このようにして、配線層１７Ａ，１７Ｂのパターン形成は全て印刷法により行っているため、フォトリソグラフィ技術を用いる場合と比べて工程数を削減することができる。
【００７６】
また、この薄膜トランジスタ１Ｂにおいても、第２の実施の形態と同様の理由により、基板１１上に、ゲート電極１２、ゲート絶縁膜１３、有機半導体層１４、一対のソース・ドレイン電極１５Ａ，１５Ｂ、一対の配線層１７Ａ，１７Ｂおよび保護膜１６がこの順に積層されている。
【００７７】
本実施の形態では、まず、図１１（Ａ），（Ｂ）に示したように、第２の実施の形態と同様にして、基板１１上にゲート電極１２およびゲート配線１２Ｌを形成し、これらのゲート電極１２およびゲート配線１２Ｌの上に図示しないゲート絶縁膜１３を形成する。そして、第２の実施の形態と同様にして、このゲート絶縁膜１３上に島状の有機半導体層１４を形成する。
【００７８】
次いで、例えば図１１（Ｃ）に示したように、真空成膜プロセスおよびフォトリソグラフィ技術を用いて、ソース・ドレイン電極１５Ａ，１５Ｂを形成する。具体的には、まず、ソース電極・ドレイン電極１５Ａ，１５Ｂとなる金属膜として、Ａｇを抵抗加熱蒸着し、その後、フォトレジスト材料を反転オフセット印刷法によって印刷することにより、ソース・ドレイン電極１５Ａ，１５Ｂのパターンを形成する。続いて、例えばヨウ化カリウム水溶液によってエッチングした後、フォトレジストを除去する。
【００７９】
続いて、例えば図１１（Ｄ），（Ｅ）に示したように、第２の実施の形態と同様にして、配線層１７Ａ，１７Ｂおよび保護膜１６を形成する。以上により、本実施の形態の薄膜トランジスタ１Ｂが完成する。
【００８０】
［薄膜トランジスタ１Ｂの作用・効果］
この薄膜トランジスタ１Ｂにおいても、薄膜トランジスタ１と同様に、有機半導体層１４上に接するように配設されたソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂとが、別体として形成されている。換言すると、この薄膜トランジスタ１Ｂを製造する際に、有機半導体層１４上に接するようにソース・ドレイン電極１５Ａ，１５Ｂを形成した後に、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂを形成する。したがって、本実施の形態においても、第１の実施の形態と同様の作用により同様の効果を得ることが可能である。
【００８１】
また、本実施の形態では、ソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとを別工程で形成することの利点は、第１の実施の形態で述べたことに加え、以下のことが言える。すなわち、例えばソース・ドレイン電極１５Ａ，１５Ｂの材料としてＡｕを使用した場合、Ａｕをソース・ドレイン電極１５Ａ，１５Ｂに限定的に使用することによって、高価なＡｕの使用量を削減することができる。
【００８２】
＜第４の実施の形態＞
［薄膜トランジスタ１Ｃの構成および製造方法］
図１２（Ａ）〜（Ｅ）は、第４の実施の形態に係る半導体素子（薄膜トランジスタ１Ｃ）の構成例および製造方法における主要な工程例を、工程順に平面図（Ｘ−Ｙ平面図）で表したものである。
【００８３】
本実施の形態の薄膜トランジスタ１Ｃは、基本的には薄膜トランジスタ１と同様の構成となっている。ただし、この薄膜トランジスタ１Ｂでは、以下詳述するように、ソース・ドレイン電極１５Ａ，１５Ｂおよび配線層１７Ａ，１７Ｂの双方が、真空成膜プロセスおよびフォトリソグラフィ技術を用いて形成されている（真空成膜形成）。
【００８４】
すなわち、まず、図１２（Ａ）〜（Ｃ）に示したように、第３の実施の形態と同様にして、基板１１上にゲート電極１２およびゲート配線１２Ｌを形成し、これらのゲート電極１２およびゲート配線１２Ｌの上に図示しないゲート絶縁膜１３を形成する。そして、第３の実施の形態と同様にして、このゲート絶縁膜１３上に島状の有機半導体層１４を形成した後、ソース・ドレイン電極１５Ａ，１５Ｂを形成する。
【００８５】
次いで、例えば図１２（Ｄ）に示したように、第１の実施の形態と同様にして配線層１７Ａ，１７Ｂを形成し、そののち、例えば図１２（Ｅ）に示したように、第３の実施の形態と同様にして保護膜１６を形成する。以上により、本実施の形態の薄膜トランジスタ１Ｃが完成する。
【００８６】
［薄膜トランジスタ１Ｃの作用・効果］
この薄膜トランジスタ１Ｃにおいても、薄膜トランジスタ１と同様に、有機半導体層１４上に接するように配設されたソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂとが、別体として形成されている。換言すると、この薄膜トランジスタ１Ｃを製造する際に、有機半導体層１４上に接するようにソース・ドレイン電極１５Ａ，１５Ｂを形成した後に、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂを形成する。したがって、本実施の形態においても、第１の実施の形態と同様の作用により同様の効果を得ることが可能である。
【００８７】
＜第５の実施の形態＞
［薄膜トランジスタ１Ｄの全体構成］
図１３は、第５の実施の形態に係る半導体素子（薄膜トランジスタ１Ｄ）の概略構成を模式的に表したものである。具体的には、図１３（Ａ）は平面構成（Ｘ−Ｙ平面構成）を、図１３（Ｂ）は、図１３（Ａ）におけるＩＶ−ＩＶ線に沿った矢視断面構成（Ｚ−Ｘ断面構成）を、それぞれ示している。この薄膜トランジスタ１Ｄもまた、これまで説明した薄膜トランジスタ１，１Ａ〜１Ｃと同様に、トップコンタクト・スタッガード型の有機ＴＦＴである。
【００８８】
薄膜トランジスタ１Ｄでは、例えば、基板１１上に、ゲート電極１２、ゲート絶縁膜１３、有機半導体層１４、一対のソース・ドレイン電極１５Ａ，１５Ｂおよびバンク（エッチングストッパ層）１９、ならびに一対の配線層１７Ａ，１７Ｂが、この順に積層されている。
【００８９】
バンク１９は、ソース・ドレイン電極１５Ａ，１５Ｂの各周囲の少なくとも一部分を囲むようにして設けられており、ここでは、個々の薄膜トランジスタ１Ｄごと（素子の形成領域ごと）に個別に設けられている。すなわち、各バンク１９は、各薄膜トランジスタ１Ｄの形成領域付近にのみ配設されている。換言すると、バンク１９は、基板１１上において非連続に（薄膜トランジスタ１Ｄの形成領域ごとに分離して）設けられている。
【００９０】
また、このバンク１９は、ここでは、一対のソース・ドレイン電極１５Ａ，１５Ｂ同士を分離する形状となっているとともに、これらソース・ドレイン電極１５Ａ，１５Ｂの周囲のうちの配線１７Ａ，１７Ｂ側に開口部１９０を有している。つまり、ここではバンク１９は、図１３（Ａ）に示したように、「工」の字状となっている。換言すると、ここでは、バンク１９の形成領域と配線層１７Ａ，１７Ｂの形成領域とが、互いに重畳していない（オーバーラップしていない）。そして、ソース・ドレイン電極１５Ａ，１５Ｂの各端部（一方の端部）が、バンク１９内から開口部１９０を介して配線部１７Ａ，１７Ｂ側へ突出している（はみ出している）ことにより、ソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとが電気的に接続されている。なお、このようなソース・ドレイン電極１５Ａ，１５Ｂにおける突出部（はみ出し部）は、後述するソース・ドレイン電極１５Ａ，１５Ｂの形成の際に自然にもしくは意図的に形成されるようになっている。
【００９１】
このような形状のバンク１９を用いることにより、後述するように、ソース・ドレイン電極１５Ａ，１５Ｂがそれぞれ自己整合的に形成されるようになっている（セルフ・アライメント形成）。また、このバンク１９は、有機半導体層１４におけるチャネル部分に対するエッチングストッパ層としても機能するようになっている。なお、このようなバンク１９は、例えばフッ素（Ｆ）系の樹脂材料（（Ｃ6Ｆ10）n等）などの撥液性材料により構成されているのが望ましい。
【００９２】
［薄膜トランジスタ１Ｄの製造方法］
この薄膜トランジスタ１Ｄは、例えば次のようにして製造することができる。図１４（Ａ）〜（Ｄ），図１５（Ａ）〜（Ｃ），図１６（Ａ）〜（Ｃ）はそれぞれ、本実施の形態の薄膜トランジスタ１Ｄの製造方法における主要な工程例を、工程順に平面図（Ｘ−Ｙ平面図）で表わしたものである。なお、ここでは、薄膜トランジスタ１Ｄとともに容量素子が形成される場合を例に説明する。
【００９３】
まず、図１４（Ａ）に示したように、基板１１上にゲート電極１２およびゲート配線１２Ｌを形成したのち、図１４（Ｂ）に示したように、これらのゲート電極１２およびゲート配線１２Ｌの上にゲート絶縁膜１３を形成する。続いて、図１４（Ｃ），（Ｄ）に示したように、第１〜４の実施の形態と同様にして、ゲート絶縁膜１３上に島状の有機半導体層１４を形成する。
【００９４】
次いで、図１５（Ａ）に示したように、ゲート絶縁膜１３および島状の有機半導体層１４の上に、前述したようにエッチングストッパ層としても機能するバンク１９を、例えば反転オフセット印刷を用いて形成する。具体的には、例えばフッ素系樹脂等の撥液性材料を用いた反転オフセット印刷を行ったのち、例えば１２０℃の温度で５分間の加熱乾燥を行うことにより、バンク１９を形成する。なお、この例では、容量素子（例えば補助容量素子）の形成領域の周囲にも、バンク１９を形成するようにしている。このようにして、以下説明するように容量素子の電極（上部電極）をも印刷法を用いて形成するようにした場合、後述する配線層１７Ａ，１７Ｂの印刷法（ここではグラビア印刷）による形成が容易になる。これは、グラビア印刷では、単純なパターンの印刷は容易であるものの、例えば直交する直線同士や四角形と直線とが混在したパターンなどの印刷が難しいためである。
【００９５】
次に、図１５（Ｂ）中の符号Ｐ４で示したように、印刷プロセス（ここではインクジェット法）を用いて、バンク１９内に、ソース・ドレイン電極１５Ａ，１５Ｂ（および容量素子の電極）の構成材料からなるインクを滴下して充填する。これにより、例えば図１５（Ｃ）に示したように、バンク１９内に滴下されたインクが濡れ広がることにより、ソース・ドレイン電極１５Ａ，１５Ｂ等がバンク１９を用いて自己整合的に形成される。またこのとき、ここでは、ソース・ドレイン電極１５Ａの端部（一方の端部）が、バンク１９内から開口部１９０を介して、配線部１７Ａの形成予定領域側へ突出する（はみ出す）。このような突出部（はみ出し部）が、ソース・ドレイン電極１５Ａと配線部１７Ａとの電気的接続部分（コンタクト部）として機能するようになる。なお、このとき、ソース・ドレイン電極１５Ａ，１５Ｂとエッチングストッパ層としても機能するバンク１９によって、島状の有機半導体層１４の全体が完全に覆われているようにするのが望ましい。以降の配線層１７Ａ，１７Ｂの形成の際に、チャネル部分が保護されるようにするためである。
【００９６】
続いて、図１６（Ａ）に示したように、例えばスパッタ法等を用いて配線層１７０を全面に成膜する。そののち、図１６（Ｂ）に示したように、レジスト膜８を配線層１７Ａ，１７Ｂの形状にパターン印刷する。続いて、例えば硝酸・フッ酸・燐酸の混酸を用いて、配線層１７０をウェットエッチング加工し、その後レジスト膜８を溶解・除去することにより、図１６（Ｃ）に示したように配線層１７Ａ，１７Ｂが形成される。以上により、図１３（Ａ），（Ｂ）に示した薄膜トランジスタ１Ｄ等が完成する。
【００９７】
［薄膜トランジスタ１Ｄの作用・効果］
この薄膜トランジスタ１Ｄにおいても、薄膜トランジスタ１と同様に、有機半導体層１４上に接するように配設されたソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂとが、別体として形成されている。換言すると、この薄膜トランジスタ１Ｄを製造する際に、有機半導体層１４上に接するようにソース・ドレイン電極１５Ａ，１５Ｂを形成した後に、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂを形成する。したがって、本実施の形態においても、第１の実施の形態と同様の作用により同様の効果を得ることが可能である。
【００９８】
また、本実施の形態では、バンク１９を利用したインクジェット印刷によって、ソース・ドレイン電極１５Ａ，１５Ｂが自己整合的に形成されるため、インクを滴下する際の位置を制御しつつ、インクジェット印刷の採用による材料のコスト削減効果が得られる。つまり、製造コストを削減しつつも、微細なパターンからなる素子の製造が可能となる。また、インクを滴下する方法であることから、基板１１上に凹凸があったとしても、配線層１７Ａ，１７Ｂ等の断線のおそれが低減する。加えて、ここでは、バンク１９がエッチングストッパ層としても機能することから、そのようなバンク１９を専用に設けるわけではない（バンク１９の形成工程が事実上省略される）ため、更なる製造コストの削減が図られる。また、例えば、ソース・ドレイン電極１５Ａ，１５Ｂだけでなく、配線層１７Ａ，１７Ｂ等についても印刷形成した場合には、ソース・ドレイン電極１５Ａ，１５Ｂおよび配線層１７Ａ，１７Ｂ等をフォトリソグラフィ技術を用いることなく形成することができ、より一層の製造コスト削減効果が得られる。
【００９９】
更に本実施の形態では、バンク１９が、個々の薄膜トランジスタ１Ｄごと（素子の形成領域ごと）に個別に設けられている。すなわち、各バンク１９は、各薄膜トランジスタ１Ｄの形成領域付近にのみ配設されている。換言すると、バンク１９は、基板１１上において非連続に（薄膜トランジスタ１Ｄの形成領域ごとに分離して）設けられている。そして、バンク１９が前述した撥液性材料からなる場合には、以下の効果も得られる。すなわち、撥液性のバンク１９が薄膜トランジスタ１Ｄの近傍のみに存在するため、ソース・ドレイン電極１５Ａ，１５Ｂおよび配線層１７Ａ，１７Ｂ以降の層構造を形成する際に特別な親水処理が不要となるため、工程削減の効果が得られる。また、基板１１全体に撥液性のバンク１９となる薄膜が存在する場合と比べ、基板１１上の電気回路全体の構造的な信頼性が向上する。これは、撥液性のバンク１９が基板１１表面に広く存在すると、その上に塗布膜（層間絶縁膜等）を形成することが困難となるためである。また、仮に塗布膜を形成できたとしても、その層間絶縁膜等と撥液性のバンク１９における膜との付着力は一般的に弱いため、その界面で膜が剥れ易くなり、構造的に脆弱となってしまうからである。
【０１００】
加えて、位置合わせ精度が特に要求される、エッチングストッパ層とソース・ドレイン電極１５Ａ，１５Ｂとのアライメントが自己整合的になされるため、印刷機械におけるアライメント精度不足の問題が緩和される。なお、エッチングストッパ層としても機能するバンク１９とソース・ドレイン電極１５Ａ，１５Ｂとの間のアライメントが正しく行われた場合には、例えば図１７（Ａ）に示したように、ソース・ドレイン電極１５Ａ，１５Ｂ同士での短絡（ショート）のおそれが回避される。これに対して、例えば図１７（Ｂ）に示したように、バンク１９とソース・ドレイン電極１５Ａ，１５Ｂとの間のアライメントがずれた場合には、ソース・ドレイン電極１５Ａ，１５Ｂをインクジェット印刷により形成した際に、ソース・ドレイン電極１５Ａ，１５Ｂ同士での短絡のおそれが生じる。
【０１０１】
＜第５の実施の形態の変形例＞
以下、上記第５の実施の形態の変形例（変形例１〜３）について説明する。これらの変形例１〜３のうちの変形例１，２では、ソース・ドレイン電極１５Ａ，１５Ｂや配線１７Ａ，１７Ｂ等の形成方法が、第５の実施の形態とは異なっている。つまり、薄膜トランジスタ１Ｄの構成自体は、基本的には第５の実施の形態で説明した薄膜トランジスタ１Ｄと同様となっている。なお、第５の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【０１０２】
［変形例１］
図１８（Ａ）〜（Ｃ），図１９（Ａ）〜（Ｃ）はそれぞれ、変形例１に係る薄膜トランジスタ１Ｄの製造方法における主要な工程例を、工程順に平面図（Ｘ−Ｙ平面図）で表したものである。本変形例では、反転オフセット印刷によるレジストパターン形成を用いて配線層１７Ａ，１７Ｂを形成した後に、インクジェット印刷を用いてソース・ドレイン電極１５Ａ，１５Ｂを形成するようにしている。インクジェット印刷を用いたソース・ドレイン電極１５Ａ，１５Ｂの形成を、配線層１７Ａ，１７Ｂの形成後に行っているのは、反転オフセット印刷法では凹凸面上への印刷が難しいためである。
【０１０３】
本変形例では、まず図１８（Ａ）に示したように、第５の実施の形態と同様にして、基板１１上にゲート電極１２およびゲート配線１２Ｌを形成したのち、これらのゲート電極１２およびゲート配線１２Ｌの上に、ゲート絶縁膜１３、島状の有機半導体層１４およびバンク１９を形成する。
【０１０４】
次いで、図１８（Ａ）に示したように、例えばスパッタ法等を用いて配線層１７０を全面に成膜する。そののち、図１８（Ｃ）に示したように、レジスト膜８を配線層１７Ａ，１７Ｂの形状にパターン印刷する。続いて、例えば硝酸・フッ酸・燐酸の混酸を用いて、配線層１７０をウェットエッチング加工し、その後レジスト膜８を溶解・除去することにより、図１９（Ａ）に示したように配線層１７Ａ，１７Ｂが形成される。
【０１０５】
次に、図１９（Ｂ）中の符号Ｐ４で示したように、印刷プロセス（ここではインクジェット法）を用いて、バンク１９内に、ソース・ドレイン電極１５Ａ，１５Ｂの構成材料からなるインクを滴下して充填する。これにより、例えば図１９（Ｂ）に示したように、バンク１９内に滴下されたインクが濡れ広がることにより、ソース・ドレイン電極１５Ａ，１５Ｂがバンク１９を用いて自己整合的に形成される。またこのとき、ここでは、ソース・ドレイン電極１５Ａ，１５Ｂの各端部（一方の端部）が、バンク１９内から開口部１９０を介して、配線部１７Ａ，１７Ｂ側へ突出する（はみ出す）。このような突出部（はみ出し部）が、ソース・ドレイン電極１５Ａ，１５Ｂと配線部１７Ａ，１７Ｂとの電気的接続部分（コンタクト部）として機能する。
【０１０６】
このような製造方法を用いた本変形例においても、上記第５の実施の形態と同様の作用により同様の効果を得ることが可能である。
【０１０７】
［変形例２］
図２０（Ａ）〜（Ｃ），図２１（Ａ）〜（Ｂ）はそれぞれ、変形例２に係る薄膜トランジスタ１Ｄの製造方法における主要な工程例を、工程順に平面図（Ｘ−Ｙ平面図）で表したものである。本変形例では、インクジェット印刷を用いてソース・ドレイン電極１５Ａ，１５Ｂを形成した後、レーザアブレーション法を用いて配線層１７Ａ，１７Ｂを形成するようにしている。
【０１０８】
本変形例では、まず図２０（Ａ）に示したように、第５の実施の形態と同様にして、基板１１上にゲート電極１２およびゲート配線１２Ｌを形成したのち、これらのゲート電極１２およびゲート配線１２Ｌの上に、ゲート絶縁膜１３、島状の有機半導体層１４およびバンク１９を形成する。
【０１０９】
次いで、図２０（Ｂ）中の符号Ｐ４で示したように、印刷プロセス（ここではインクジェット法）を用いて、バンク１９内に、ソース・ドレイン電極１５Ａ，１５Ｂの構成材料からなるインクを滴下して充填する。これにより、例えば図２０（Ｃ）に示したように、バンク１９内に滴下されたインクが濡れ広がることにより、ソース・ドレイン電極１５Ａ，１５Ｂがバンク１９を用いて自己整合的に形成される。またこのとき、ここでは、ソース・ドレイン電極１５Ａ，１５Ｂの各端部（一方の端部）が、バンク１９内から開口部１９０を介して、配線部１７Ａ，１７Ｂの形成予定領域へ突出する（はみ出す）。このような突出部（はみ出し部）が、ソース・ドレイン電極１５Ａ，１５Ｂと配線部１７Ａ，１７Ｂとの電気的接続部分（コンタクト部）として機能するようになる。
【０１１０】
続いて、図２１（Ａ）に示したように、例えばスパッタ法等を用いて配線層１７０を全面に成膜する。そののち、レーザアブレーション法を用いて配線層１７０をパターン加工することにより、図２１（Ｂ）に示したように配線層１７Ａ，１７Ｂが形成される。
【０１１１】
このような製造方法を用いた本変形例においても、上記第５の実施の形態と同様の作用により同様の効果を得ることが可能である。
【０１１２】
［変形例３］
図２２（Ａ）〜（Ｃ）は、変形例３に係る薄膜トランジスタにおけるバンク１９Ａの構成例、およびこのバンク１９Ａを用いた薄膜トランジスタの製造方法における主要な工程例を、工程順に平面図（Ｘ−Ｙ平面図）で表したものである。
【０１１３】
本変形例においても第５の実施の形態と同様に、エッチングストッパ層としても機能するバンク１９Ａを利用したインクジェット印刷によって、ソース・ドレイン電極１５Ａ，１５Ｂが自己整合的に形成されるようになっている。ただし、本変形例のバンク１９Ａでは、これまで説明したバンク１９とは異なり、開口部１９０が設けられていない。すなわち、このバンク１９Ａは、ソース・ドレイン電極１５Ａ，１５Ｂの各周囲の全ての部分を囲むようにして設けられている。なお、バンク１９Ａもバンク１９と同様に、個々の薄膜トランジスタごと（素子の形成領域ごと）に個別に設けられている。
【０１１４】
このような形状からなるバンク１９Ａを用いた本変形例においても、上記第５の実施の形態と同様の作用により同様の効果を得ることが可能である。
【０１１５】
ただし、このような形状のバンク１９Ａを用いた場合、例えば図２３（Ａ）に示したように、バンク１９Ａの形成領域と配線層１７Ａ，１７Ｂの形成領域とが、バンク１９Ａの端部において互いに重畳する（オーバーラップする）こととなる。そして、ソース・ドレイン電極１５Ａ，１５Ｂの各端部（一方の端部）が、バンク１９内（上記した重畳領域）において配線層１７Ａ，１７Ｂと電気的に接続されるようになる（図中の矢印Ｐ５１参照）。ところがこの場合、例えば図中の符号Ｐ６で示したように、配線層１７Ａ，１７Ｂのエッジ部分において、バンク１９およびその内部のソース・ドレイン電極１５Ａ，１５Ｂに段差が形成されることとなる。このような段差部分では、ソース・ドレイン電極１５Ａ，１５Ｂの断線が生じ易くなるため、信頼性の観点からは段差が生じるのは望ましくないと言える。
【０１１６】
これに対して第５の実施の形態のバンク１９では、例えば図２３（Ｂ）に示したように、このバンク１９の形成領域と配線層１７Ａ，１７Ｂの形成領域とが、互いに重畳していない（オーバーラップしていない）。そして、ソース・ドレイン電極１５Ａ，１５Ｂの各端部（一方の端部）が、バンク１９内から開口部１９０を介して配線部１７Ａ，１７Ｂ側へ突出している（はみ出している）ことにより、ソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとが電気的に接続されている（図中の符号Ｐ５２参照）。このように、バンク１９を用いた場合にはソース・ドレイン電極１５Ａ，１５Ｂに段差が形成されないことから、図２３（Ａ）のようにバンク１９Ａを用いた場合と比べ、信頼性を向上させることが可能になると言える。
【０１１７】
＜第６の実施の形態＞
［薄膜トランジスタ１Ｅの全体構成］
図２４は、第６の実施の形態に係る半導体素子（薄膜トランジスタ１Ｅ）の概略構成（Ｚ−Ｘ断面構成）を模式的に表したものである。この薄膜トランジスタ１Ｅは、これまで説明した薄膜トランジスタ１，１Ａ〜１Ｄとは異なり、ボトムコンタクト・スタッガード型の有機ＴＦＴである。
【０１１８】
すなわち、薄膜トランジスタ１Ｅでは、基板１１上に、ゲート電極１２、ゲート絶縁膜１３、一対のソース・ドレイン電極１５Ａ，１５Ｂ、ならびに、有機半導体層１４および一対の配線層１７Ａ，１７Ｂが、この順に積層されている。
【０１１９】
ここで、この薄膜トランジスタ１Ｅにおいても薄膜トランジスタ１，１Ａ〜１Ｄと同様に、有機半導体層１４と接するソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂとが、別体として形成されている。ただし、薄膜トランジスタ１，１Ａ〜１Ｄでは、ソース・ドレイン電極１５Ａ，１５Ｂは有機半導体層１４上でこの有機半導体層１４と接しているのに対し、薄膜トランジスタ１Ｅでは、ソース・ドレイン電極１５Ａ，１５Ｂは有機半導体層１４の下層でこの有機半導体層１４と接している。
【０１２０】
また、この薄膜トランジスタ１Ｅでは、ソース・ドレイン電極１５Ａ，１５Ｂはそれぞれ、所定形状のバンク（バンク１９またはバンク１９Ａ）内にソース・ドレイン電極１５Ａ，１５Ｂの構成材料（インク）が滴下されて充填されることにより形成されたものとなっている。そして、薄膜トランジスタ１Ｅでは、有機半導体層１４０は、上記したバンクの除去後にソース・ドレイン電極１５Ａ，１５Ｂ上に形成されたものとなっている。すなわち、薄膜トランジスタ１Ｅでは薄膜トランジスタ１，１Ａ〜１Ｄとは異なり、最終的にバンクが除去されて残存しないようになっている。ただし、このようにバンクを用いてソース・ドレイン電極１５Ａ，１５Ｂを形成する場合には限られず、バンクを用いずにソース・ドレイン電極１５Ａを形成するようにしてもよい。
【０１２１】
［薄膜トランジスタ１Ｅの製造方法］
この薄膜トランジスタ１Ｅは、例えば次のようにして製造することができる。図２５（Ａ）〜（Ｄ）は、本実施の形態の薄膜トランジスタ１Ｅの製造方法における主要な工程例を、工程順に平面図（Ｘ−Ｙ平面図）で表わしたものである。
【０１２２】
まず、図２５（Ａ）に示したように、基板１１上にゲート電極１２およびゲート配線１２Ｌを形成し、これらのゲート電極１２およびゲート配線１２Ｌの上にゲート絶縁膜１３を形成する。そして、このゲート絶縁膜１３上に、例えば上記したバンクを用いた印刷プロセス（インクジェット印刷）により、ソース・ドレイン電極１５Ａ，１５Ｂを形成する。なお、このようにバンクを用いてソース・ドレイン電極１５Ａ，１５Ｂを形成した場合には、その後にバンクを除去するようにする。
【０１２３】
続いて、図２５（Ｂ）に示したように、ゲート絶縁膜１３およびソース・ドレイン電極１５Ａ，１５Ｂの上に、例えばフレキソ印刷等の印刷法を用いて、島状の有機半導体層１４を形成する。次に、図２５（Ｃ）に示したように、この有機半導体層１４の全面を覆うようにして、例えば反転オフセット印刷等の印刷法を用いて、フッ素系樹脂等からなるエッチングストッパ層１９Ｂを形成する。
【０１２４】
そののち、例えばスパッタ法等を用いて配線層１７０を全面に成膜し、例えばレジスト膜８を配線層１７Ａ，１７Ｂの形状にパターン印刷する。続いて、例えば硝酸・フッ酸・燐酸の混酸を用いて、配線層１７０をウェットエッチング加工し、その後レジスト膜８を溶解・除去することにより、図２５（Ｄ）に示したように配線層１７Ａ，１７Ｂが形成される。以上により、本実施の形態の薄膜トランジスタ１Ｅが完成する。
【０１２５】
［薄膜トランジスタ１Ｅの作用・効果］
この薄膜トランジスタ１Ｅにおいても、薄膜トランジスタ１，１Ａ〜１Ｄと同様に、有機半導体層１４と接するように配設されたソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂとが、別体として形成されている。換言すると、この薄膜トランジスタ１Ｅを製造する際に、有機半導体層１４と接するソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂと電気的に接続された配線層１７Ａ，１７Ｂとが、別工程により形成される。
【０１２６】
これにより本実施の形態では、これらのソース・ドレイン電極１５Ａ，１５Ｂと配線層１７Ａ，１７Ｂとが一体的（同一工程）に形成されている場合と比べ、例えば以下説明するように、有機半導体層１４とソース・ドレイン電極１５Ａ，１５Ｂとの間の接触抵抗を抑えつつ、配線層１７Ａ，１７Ｂにおける配線抵抗を低減することができる。よって、本実施の形態においても第１〜第５の実施の形態等と同様に、信頼性を向上させる（製造不良を低減する）ことが可能となる。
【０１２７】
具体的には、例えば図２６（Ａ）に示した比較例４に係る薄膜トランジスタ４０１では、配線層１７Ａ，１７Ｂとしても機能しているソース・ドレイン電極１５Ａ，１５Ｂの膜厚が大きくなっていることから、これらの配線抵抗が低く抑えられている。しかしながら、図中の符号Ｐ７１に示したソース・ドレイン電極１５Ａ，１５Ｂの段差部分において、有機半導体層１４における半導体の結晶が乱れるなどして、接触抵抗が増大して信頼性が低下する（製造不良が増大する）おそれがある。
【０１２８】
一方、例えば図２６（Ｂ）に示した比較例５に係る薄膜トランジスタ５０１では、図中の符号Ｐ７２で示したように、配線層１７Ａ，１７Ｂとしても機能しているソース・ドレイン電極１５Ａ，１５Ｂの膜厚が小さくなっている。このため、上記比較例４と比べ、ソース・ドレイン電極１５Ａ，１５Ｂの段差部分における接触抵抗が低く抑えられ、その点では信頼性が向上する（製造不良が低減する）。しかしながら、配線層１７Ａ，１７Ｂとしても機能しているソース・ドレイン電極１５Ａ，１５Ｂの膜厚が小さいということは、上記比較例４と比べて配線抵抗が増大してしまい、この点では信頼性に問題が生じるおそれがある。
【０１２９】
これらの比較例４，５に対し、本実施の形態では、配線層１７Ａ，１７Ｂの膜厚を大きくしつつ、これらとは別体であるソース・ドレイン電極１５Ａ，１５Ｂの膜厚を小さくすることができるため、上記したように、接触抵抗を抑えつつ配線抵抗を低減することができるのである。
【０１３０】
＜適用例＞
続いて、上記各実施の形態および各変形例で説明した半導体素子（薄膜トランジスタ１，１Ａ〜１Ｅ）の適用例（表示装置および電子機器への適用例）について説明する。
【０１３１】
［表示装置］
図２７は、上記各実施の形態等の半導体素子（薄膜トランジスタ１，１Ａ〜１Ｅ）を備えた表示装置（表示装置２）の概略構成を模式的に表したものである。具体的には、図２７（Ｂ）は平面構成（Ｘ−Ｙ平面構成）を、図２７（Ａ）は、図２７（Ｂ）におけるＶＩ−ＶＩ線に沿った矢視断面構成（Ｚ−Ｘ断面構成）を、それぞれ示している。
【０１３２】
この表示装置１は、基板１１、ＴＦＴ層２２、表示層２３および透明基板２４をこの順に積層したものである。具体的には、基板１１における表示領域２０Ａ上には、ＴＦＴ層２２、表示層２３および透明基板２４が積層される一方、基板１１における額縁領域（非表示領域）２０Ｂ上には、これらのＴＦＴ層２２、表示層２３および透明基板２４は積層されていない。
【０１３３】
ＴＦＴ層２２は、薄膜（金属膜等の導電膜や、絶縁膜など）を含む複数のデバイスを含む層である。このデバイスしては、画素を選択するためのスイッチング素子としてのＴＦＴの他、容量素子（保持容量素子など）、配線（走査線，信号線など）および電極（画素電極など）等が挙げられる。ここで、上記したＴＦＴが、チャネル層として有機半導体層１４を用いた、上記各実施の形態等の薄膜トランジスタ（有機ＴＦＴ）により構成されている。
【０１３４】
表示層２３は、例えば画素電極と共通電極との間に、電気泳動粒子や液晶層、有機ＥＬ（Electro Luminescence）層あるいは無機ＥＬ層などを含んで構成されている。すなわち、表示層２３は、電気泳動素子や液晶素子、有機ＥＬ素子あるいは無機ＥＬ素子等を用いて構成されている。なお、画素電極はＴＦＴ層２２に画素ごとに設けられ、共通電極は透明基板２４の一面に亘り設けられている。
【０１３５】
透明基板２４は、例えば、基板１１と同様の材料を用いて構成されている。なお、この透明基板２４上に、更に表示層２３への水分の浸入を防止する防湿膜および外光の表示面への映り込みを防止するための光学機能膜を設けるようにしてもよい。
【０１３６】
［電子機器］
次に、図２８〜図３３を参照して、上記表示装置２の適用例について説明する。この表示装置２は、テレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、表示装置２は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。
【０１３７】
（適用例１）
図２８（Ａ）および図２８（Ｂ）はそれぞれ、表示装置２が適用される電子ブックの外観を表したものである。この電子ブックは、例えば、表示部２１０および非表示部２２０を有しており、この表示部２１０が表示装置２により構成されている。
【０１３８】
（適用例２）
図２９は、表示装置２が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００が表示装置２により構成されている。
【０１３９】
（適用例３）
図３０は、表示装置２が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、この表示部４２０が表示装置２により構成されている。
【０１４０】
（適用例４）
図３１は、表示装置２が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、この表示部５３０が表示装置２により構成されている。
【０１４１】
（適用例５）
図３２は、表示装置２が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有している。そして、この表示部６４０が表示装置２により構成されている。
【０１４２】
（適用例６）
図３３は、表示装置２が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そして、これらのうちのディスプレイ７４０またはサブディスプレイ７５０が、表示装置２により構成されている。
【０１４３】
＜その他の変形例＞
以上、いくつかの実施の形態、変形例および適用例を挙げて本開示の技術を説明したが、本技術はこれらの実施の形態等に限定されず、種々の変形が可能である。
【０１４４】
例えば、上記実施の形態等において説明した各層の材料および厚み、または成膜方法および成膜条件等は限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。また、上記実施の形態等では、表示装置の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【０１４５】
また、上記実施の形態等では、上記実施の形態等では、本開示の半導体素子の一例として、有機半導体層、ゲート電極、一対のソース・ドレイン電極および配線層を備えた薄膜トランジスタ（有機ＴＦＴ）を挙げて説明したが、これには限られない。すなわち、例えば、有機半導体層、一対の電極（アノード電極およびカソード電極）ならびに配線層を備えたダイオード（整流素子）等の他の半導体素子に対しても、本技術を適当することが可能である。
【０１４６】
更に、本開示の半導体素子は、上記実施の形態等で説明した表示装置には限られず、例えば、受光素子（センサ）や太陽電池等の他のデバイス、およびそれらのデバイスを備えた電子機器などにも適用することが可能である。
【０１４７】
なお、本技術は以下のような構成を取ることも可能である。
（１）
有機半導体層と、
前記有機半導体層と接するように配設された電極と、
前記電極とは別体として形成され、かつ前記電極と電気的に接続された配線層と
を備えた半導体素子。
（２）
前記電極は、前記有機半導体層上でこの有機半導体層と接している
上記（１）に記載の半導体素子。
（３）
前記電極の周囲の少なくとも一部分を囲むバンクが設けられている
上記（２）に記載の半導体素子。
（４）
前記バンクが、素子の形成領域ごとに個別に設けられている
上記（３）に記載の半導体素子。
（５）
前記バンクの形成領域と前記配線層の形成領域とが、互いに重畳していない
上記（４）に記載の半導体素子。
（６）
前記バンクは、前記電極の周囲のうちの前記配線層側に開口部を有し、
前記電極の端部が、前記バンク内から前記開口部を介して前記配線層側に突出していることにより、前記電極と前記配線層とが電気的に接続されている
上記（５）に記載の半導体素子。
（７）
前記バンクが、撥液性材料からなる
上記（３）ないし（６）のいずれかに記載の半導体素子。
（８）
前記有機半導体層と、ゲート電極と、前記電極としての一対のソース・ドレイン電極と、前記配線層とを備え、薄膜トランジスタとして構成されている
上記（１）ないし（７）のいずれかに記載の半導体素子。
（９）
ゲート絶縁膜および保護膜を備え、
基板上に、前記ゲート電極、前記ゲート絶縁膜、前記有機半導体層、前記ソース・ドレイン電極、前記保護膜および前記配線層の順に積層されている
上記（８）に記載の半導体素子。
（１０）
前記有機半導体層は、前記保護膜の形成領域の外部に、前記ソース・ドレイン電極との重畳領域としての凸部を有する
上記（９）に記載の半導体素子。
（１１）
前記保護膜は、切り欠き領域としての凹部を有し、
前記切り欠き領域において、前記有機半導体層と前記ソース・ドレイン電極とが重畳されている
上記（９）に記載の半導体素子。
（１２）
前記ゲート電極と前記配線層との重畳領域に、前記有機半導体層および前記保護膜のうちの少なくとも一方が配設されている
上記（９）ないし（１１）のいずれかに記載の半導体素子。
（１３）
前記一対のソース・ドレイン電極にそれぞれ接続された前記配線層同士を結ぶ領域では、前記ゲート電極の外形線よりも前記有機半導体層の外形線のほうが内側に配置されている
上記（９）ないし（１２）のいずれかに記載の半導体素子。
（１４）
前記一対のソース・ドレイン電極は、これらのソース・ドレイン電極が個別に含まれるように形成された、アライメントずれ吸収領域を有する
上記（８）ないし（１３）のいずれかに記載の半導体素子。
（１５）
前記電極は、前記有機半導体層の下層でこの有機半導体層と接している
上記（１）に記載の半導体素子。
（１６）
前記電極は、所定形状のバンク内にこの電極の構成材料が充填されることにより形成されたものであり、
前記有機半導体層は、前記バンクの除去後に前記電極上に形成されたものである
上記（１５）に記載の半導体素子。
（１７）
半導体素子と表示層とを備え、
前記半導体素子は、
有機半導体層と、
前記有機半導体層と接するように配設された電極と、
前記電極とは別体として形成され、かつ前記電極と電気的に接続された配線層と
を有する表示装置。
（１８）
半導体素子と表示層とを有する表示装置を備え、
前記半導体素子は、
有機半導体層と、
前記有機半導体層と接するように配設された電極と、
前記電極とは別体として形成され、かつ前記電極と電気的に接続された配線層と
を有する電子機器。
（１９）
基板上に、有機半導体層およびこの有機半導体層と接する電極を形成する工程と、
前記電極と電気的に接続された配線層を形成する工程と
を含む半導体素子の製造方法。
（２０）
前記電極を、印刷プロセスを用いて形成し、
前記配線層を、真空成膜プロセスを用いて形成する
上記（１９）に記載の半導体素子の製造方法。
（２１）
前記有機半導体層および前記電極を形成する工程では、
前記有機半導体層上に所定形状のバンクを形成した後に、前記印刷プロセスを用いて前記バンク内に前記電極の構成材料を充填することにより、前記有機半導体層上に前記電極を形成する
上記（２０）に記載の半導体素子の製造方法。
（２２）
前記有機半導体層および前記電極を形成する工程は、
前記基板上に所定形状のバンクを形成した後に、前記印刷プロセスを用いて前記バンク内に前記電極の構成材料を充填することにより、前記電極を形成する工程と、
前記バンクを除去した後に、前記電極上に前記有機半導体層を形成する工程と
を含む上記（２０）に記載の半導体素子の製造方法。
【符号の説明】
【０１４８】
１，１Ａ〜１Ｅ…薄膜トランジスタ、１１…基板、１２…ゲート電極、１２Ｌ…ゲート配線、１３…ゲート絶縁膜、１４…有機半導体層、１４０…凸部、１５Ａ，１５Ｂ…ソース・ドレイン電極、１５０…アライメントずれ吸収領域、１６…保護膜、１６０…凹部、１７Ａ，１７Ｂ，１７０…配線層、１８…コンタクト部、１９，１９Ａ…バンク（エッチングストッパ層）、１９Ｂ…エッチングストッパ層、１９０…開口部、２…表示装置、２０Ａ…表示領域、２０Ｂ…額縁領域、２２…ＴＦＴ層、２３…表示層、２４…透明基板、８…レジスト層。
【特許請求の範囲】
【請求項１】
有機半導体層と、
前記有機半導体層と接するように配設された電極と、
前記電極とは別体として形成され、かつ前記電極と電気的に接続された配線層と
を備えた半導体素子。
【請求項２】
前記電極は、前記有機半導体層上でこの有機半導体層と接している
請求項１に記載の半導体素子。
【請求項３】
前記電極の周囲の少なくとも一部分を囲むバンクが設けられている
請求項２に記載の半導体素子。
【請求項４】
前記バンクが、素子の形成領域ごとに個別に設けられている
請求項３に記載の半導体素子。
【請求項５】
前記バンクの形成領域と前記配線層の形成領域とが、互いに重畳していない
請求項４に記載の半導体素子。
【請求項６】
前記バンクは、前記電極の周囲のうちの前記配線層側に開口部を有し、
前記電極の端部が、前記バンク内から前記開口部を介して前記配線層側に突出していることにより、前記電極と前記配線層とが電気的に接続されている
請求項５に記載の半導体素子。
【請求項７】
前記バンクが、撥液性材料からなる
請求項３に記載の半導体素子。
【請求項８】
前記有機半導体層と、ゲート電極と、前記電極としての一対のソース・ドレイン電極と、前記配線層とを備え、薄膜トランジスタとして構成されている
請求項１に記載の半導体素子。
【請求項９】
ゲート絶縁膜および保護膜を備え、
基板上に、前記ゲート電極、前記ゲート絶縁膜、前記有機半導体層、前記ソース・ドレイン電極、前記保護膜および前記配線層の順に積層されている
請求項８に記載の半導体素子。
【請求項１０】
前記有機半導体層は、前記保護膜の形成領域の外部に、前記ソース・ドレイン電極との重畳領域としての凸部を有する
請求項９に記載の半導体素子。
【請求項１１】
前記保護膜は、切り欠き領域としての凹部を有し、
前記切り欠き領域において、前記有機半導体層と前記ソース・ドレイン電極とが重畳されている
請求項９に記載の半導体素子。
【請求項１２】
前記ゲート電極と前記配線層との重畳領域に、前記有機半導体層および前記保護膜のうちの少なくとも一方が配設されている
請求項９に記載の半導体素子。
【請求項１３】
前記一対のソース・ドレイン電極にそれぞれ接続された前記配線層同士を結ぶ領域では、前記ゲート電極の外形線よりも前記有機半導体層の外形線のほうが内側に配置されている
請求項９に記載の半導体素子。
【請求項１４】
前記一対のソース・ドレイン電極は、これらのソース・ドレイン電極が個別に含まれるように形成された、アライメントずれ吸収領域を有する
請求項８に記載の半導体素子。
【請求項１５】
前記電極は、前記有機半導体層の下層でこの有機半導体層と接している
請求項１に記載の半導体素子。
【請求項１６】
前記電極は、所定形状のバンク内にこの電極の構成材料が充填されることにより形成されたものであり、
前記有機半導体層は、前記バンクの除去後に前記電極上に形成されたものである
請求項１５に記載の半導体素子。
【請求項１７】
半導体素子と表示層とを備え、
前記半導体素子は、
有機半導体層と、
前記有機半導体層と接するように配設された電極と、
前記電極とは別体として形成され、かつ前記電極と電気的に接続された配線層と
を有する表示装置。
【請求項１８】
半導体素子と表示層とを有する表示装置を備え、
前記半導体素子は、
有機半導体層と、
前記有機半導体層と接するように配設された電極と、
前記電極とは別体として形成され、かつ前記電極と電気的に接続された配線層と
を有する電子機器。
【請求項１９】
基板上に、有機半導体層およびこの有機半導体層と接する電極を形成する工程と、
前記電極と電気的に接続された配線層を形成する工程と
を含む半導体素子の製造方法。
【請求項２０】
前記電極を、印刷プロセスを用いて形成し、
前記配線層を、真空成膜プロセスを用いて形成する
請求項１９に記載の半導体素子の製造方法。
【請求項２１】
前記有機半導体層および前記電極を形成する工程では、
前記有機半導体層上に所定形状のバンクを形成した後に、前記印刷プロセスを用いて前記バンク内に前記電極の構成材料を充填することにより、前記有機半導体層上に前記電極を形成する
請求項２０に記載の半導体素子の製造方法。
【請求項２２】
前記有機半導体層および前記電極を形成する工程は、
前記基板上に所定形状のバンクを形成した後に、前記印刷プロセスを用いて前記バンク内に前記電極の構成材料を充填することにより、前記電極を形成する工程と、
前記バンクを除去した後に、前記電極上に前記有機半導体層を形成する工程と
を含む請求項２０に記載の半導体素子の製造方法。
【請求項１】
有機半導体層と、
前記有機半導体層と接するように配設された電極と、
前記電極とは別体として形成され、かつ前記電極と電気的に接続された配線層と
を備えた半導体素子。
【請求項２】
前記電極は、前記有機半導体層上でこの有機半導体層と接している
請求項１に記載の半導体素子。
【請求項３】
前記電極の周囲の少なくとも一部分を囲むバンクが設けられている
請求項２に記載の半導体素子。
【請求項４】
前記バンクが、素子の形成領域ごとに個別に設けられている
請求項３に記載の半導体素子。
【請求項５】
前記バンクの形成領域と前記配線層の形成領域とが、互いに重畳していない
請求項４に記載の半導体素子。
【請求項６】
前記バンクは、前記電極の周囲のうちの前記配線層側に開口部を有し、
前記電極の端部が、前記バンク内から前記開口部を介して前記配線層側に突出していることにより、前記電極と前記配線層とが電気的に接続されている
請求項５に記載の半導体素子。
【請求項７】
前記バンクが、撥液性材料からなる
請求項３に記載の半導体素子。
【請求項８】
前記有機半導体層と、ゲート電極と、前記電極としての一対のソース・ドレイン電極と、前記配線層とを備え、薄膜トランジスタとして構成されている
請求項１に記載の半導体素子。
【請求項９】
ゲート絶縁膜および保護膜を備え、
基板上に、前記ゲート電極、前記ゲート絶縁膜、前記有機半導体層、前記ソース・ドレイン電極、前記保護膜および前記配線層の順に積層されている
請求項８に記載の半導体素子。
【請求項１０】
前記有機半導体層は、前記保護膜の形成領域の外部に、前記ソース・ドレイン電極との重畳領域としての凸部を有する
請求項９に記載の半導体素子。
【請求項１１】
前記保護膜は、切り欠き領域としての凹部を有し、
前記切り欠き領域において、前記有機半導体層と前記ソース・ドレイン電極とが重畳されている
請求項９に記載の半導体素子。
【請求項１２】
前記ゲート電極と前記配線層との重畳領域に、前記有機半導体層および前記保護膜のうちの少なくとも一方が配設されている
請求項９に記載の半導体素子。
【請求項１３】
前記一対のソース・ドレイン電極にそれぞれ接続された前記配線層同士を結ぶ領域では、前記ゲート電極の外形線よりも前記有機半導体層の外形線のほうが内側に配置されている
請求項９に記載の半導体素子。
【請求項１４】
前記一対のソース・ドレイン電極は、これらのソース・ドレイン電極が個別に含まれるように形成された、アライメントずれ吸収領域を有する
請求項８に記載の半導体素子。
【請求項１５】
前記電極は、前記有機半導体層の下層でこの有機半導体層と接している
請求項１に記載の半導体素子。
【請求項１６】
前記電極は、所定形状のバンク内にこの電極の構成材料が充填されることにより形成されたものであり、
前記有機半導体層は、前記バンクの除去後に前記電極上に形成されたものである
請求項１５に記載の半導体素子。
【請求項１７】
半導体素子と表示層とを備え、
前記半導体素子は、
有機半導体層と、
前記有機半導体層と接するように配設された電極と、
前記電極とは別体として形成され、かつ前記電極と電気的に接続された配線層と
を有する表示装置。
【請求項１８】
半導体素子と表示層とを有する表示装置を備え、
前記半導体素子は、
有機半導体層と、
前記有機半導体層と接するように配設された電極と、
前記電極とは別体として形成され、かつ前記電極と電気的に接続された配線層と
を有する電子機器。
【請求項１９】
基板上に、有機半導体層およびこの有機半導体層と接する電極を形成する工程と、
前記電極と電気的に接続された配線層を形成する工程と
を含む半導体素子の製造方法。
【請求項２０】
前記電極を、印刷プロセスを用いて形成し、
前記配線層を、真空成膜プロセスを用いて形成する
請求項１９に記載の半導体素子の製造方法。
【請求項２１】
前記有機半導体層および前記電極を形成する工程では、
前記有機半導体層上に所定形状のバンクを形成した後に、前記印刷プロセスを用いて前記バンク内に前記電極の構成材料を充填することにより、前記有機半導体層上に前記電極を形成する
請求項２０に記載の半導体素子の製造方法。
【請求項２２】
前記有機半導体層および前記電極を形成する工程は、
前記基板上に所定形状のバンクを形成した後に、前記印刷プロセスを用いて前記バンク内に前記電極の構成材料を充填することにより、前記電極を形成する工程と、
前記バンクを除去した後に、前記電極上に前記有機半導体層を形成する工程と
を含む請求項２０に記載の半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【公開番号】特開２０１３−３０７３０（Ｐ２０１３−３０７３０Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２０１１−２７９２４０（Ｐ２０１１−２７９２４０）
【出願日】平成２３年１２月２１日（２０１１．１２．２１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願日】平成２３年１２月２１日（２０１１．１２．２１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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