半導体素子のパターン形成方法
【課題】２重露光を用いた超微細パターン形成方法を提供する。
【解決手段】基板１１０の上部に第１のハードマスク層１２０、第２のハードマスク層１３０．第３のハードマスク層１４０、第４のハードマスク層１５０を形成し、ライン／スペースマスクで第４のハードマスク層１５０と第３のハードマスク層１４０とを選択食刻して上部水平幅が下部より狭い第４のハードマスク層パターンと第３のハードマスク層パターンとを形成し、第４のハードマスク層パターン及び第３のハードマスク層パターンを埋め込む絶縁膜を形成し、絶縁膜を食刻マスクに第４のハードマスク層パターン及び下部の第３のハードマスク層パターンを選択食刻して第３のハードマスク層パターンと該下部に第４のハードマスク層パターンとを形成し、絶縁膜と第４のハードマスク層パターンとを除去し、第３のハードマスク層パターンを食刻マスクに半導体基板をパターニングしてパターンを形成する。
【解決手段】基板１１０の上部に第１のハードマスク層１２０、第２のハードマスク層１３０．第３のハードマスク層１４０、第４のハードマスク層１５０を形成し、ライン／スペースマスクで第４のハードマスク層１５０と第３のハードマスク層１４０とを選択食刻して上部水平幅が下部より狭い第４のハードマスク層パターンと第３のハードマスク層パターンとを形成し、第４のハードマスク層パターン及び第３のハードマスク層パターンを埋め込む絶縁膜を形成し、絶縁膜を食刻マスクに第４のハードマスク層パターン及び下部の第３のハードマスク層パターンを選択食刻して第３のハードマスク層パターンと該下部に第４のハードマスク層パターンとを形成し、絶縁膜と第４のハードマスク層パターンとを除去し、第３のハードマスク層パターンを食刻マスクに半導体基板をパターニングしてパターンを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関するものである。特に、本発明は自己整合的二重露光技術（Self Aligned Double Exposure Technology）を適用した半導体素子のパターン形成方法に関するものである。
【背景技術】
【０００２】
一般に、ディーラム（Dynamic Random Access Memory：ＤＲＡＭ）のような半導体素子は多数の微細パターンからなっている。このような微細パターン等はフォトリソグラフィ（Photolithography）工程を介し形成される。フォトリソグラフィ工程を利用してパターンを形成するためには、パターニングしようとする対象層の上部にフォトレジスト（Photoresist：ＰＲ）膜をコーティングする。次に、露光工程を行ない感光膜の一部分に対する溶解度を変化させる。以後、現像工程を行ない対象層を露出する感光膜パターンを形成する。したがって、溶解度が変化したか、変化していない部分を除去することにより、感光膜パターンを形成する。以後、感光膜パターンを食刻マスクに露出した対象層を食刻した後、感光膜パターンをストリップ（Strip）することにより対象層パターンを形成する。
このようなフォトリソグラフィ工程において、解像度（Resolution）と焦点深度（Depth of Focus：ＤＯＦ）は２つの重要な核心要素（issue）である。これらのうち解像度（Ｒ）は下記の式（１）のように表わすことができる。
【数１】
ここで、ｋ１が感光膜種類、厚さ等により決定される常数で、lが光源の波長であり、ＮＡ（Numerical Aperture）が露光装備の開口数を意味する。
【０００３】
式（１）によれば、ウェーハ上に形成されたパターンの微細化は光源の波長（λ）に反比例し、露光装備の開口数（ＮＡ）に比例する。しかし、用いる光源の波長（λ）と露光装備の開口数（ＮＡ）は、半導体素子の集積度の速やかな上昇を追随することができない。したがって、解像度と焦点深度を向上させようとする解像度増大技術（Resolution Enhancement Technology：ＲＥＴ）が多様な方法と結合して適用されている。例えば、解像度増大技術には位相反転マスク（Phase Shift Mask：ＰＳＭ）、変形照明計（Off-Axis Illumination：ＯＡＩ）、光学的近接補正（Optical Proximity Correction：ＯＰＣ）等が含まれる。さらに、ウェーハ上に非常に小さいパターンを具現することができるようにする二重露光技術（Double Exposure Technique：ＤＥＴ）と呼ばれる技術がある。一方、二重露光技術（ＤＥＴ）においてＣＤ均一性（Uniformity）は、第１の露光マスクと第２の露光マスクのオーバーレイ正確度（Overlay Accuracy）により依存される。
しかし、第１の露光マスクと第２の露光マスクのオーバーレイ（Overlay）を誤差範囲内に調節するのが困難である。さらに、露光装備の向上も技術的な限界により達成し難い。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は改良された半導体素子のパターン形成方法に関するものである。一実施形態によれば、半導体素子の微細パターン形成方法は自己整合的二重露光技術を利用する。
【課題を解決するための手段】
【０００５】
本発明の一実施形態に係る半導体素子の製造方法は、
半導体基板の上部に第１のハードマスク層と前記第１のハードマスク層の上部に第２のハードマスク層を形成する段階と、ライン／スペースマスクで第２のハードマスク層と第１のハードマスク層とを選択食刻して第２のハードマスク層パターンと第１のハードマスク層パターンとを形成するものの、第２のハードマスク層パターンの上部水平幅は下部より狭く形成する段階と、第２のハードマスク層パターン及び第１のハードマスク層パターンを埋め込む絶縁膜を形成する段階と、絶縁膜を食刻マスクに第２のハードマスク層パターン及び該下部の第１のハードマスク層パターンを選択食刻して第３のハードマスク層パターンと該下部に第４のハードマスク層パターンとを形成する段階と、絶縁膜と第３のハードマスク層パターンとを除去する段階と、第４のハードマスク層パターンを食刻マスクに半導体基板をパターニングしてパターンを形成する段階とを含むことを特徴とする。
【発明の効果】
【０００６】
本発明に係る半導体素子の微細パターン形成方法は、露光装備に対するオーバーレイ正確度（Overlay Accuracy）と係わりなく均一なＣＤを有する微細パターンを形成することができる。したがって、素子の集積度と歩留りを向上させることができるという長所がある。さらに、二重露光技術において１つの露光マスクを利用することにより工程を単純化し、工程コストを低減させることができるという利点がある。
【発明を実施するための最良の形態】
【０００７】
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図１ａ〜図１ｋは、本発明の一実施形態に係る半導体素子のパターン形成方法を示す図である。被食刻層（図示省略）を備えた半導体基板１１０の上部に第１のハードマスク層１２０、第２のハードマスク層１３０、第３のハードマスク層（請求項１における第１のハードマスク層）１４０及び第４のハードマスク層（請求項１における第２のハードマスク層）１５０を形成する。第４のハードマスク層１５０の上部に感光膜（図示省略）を形成する。感光膜をライン／スペース露光マスク（図示省略）で露光及び現像して感光膜パターン１６０を形成する。感光膜パターン１６０を食刻マスクに第４のハードマスク層１５０と第３のハードマスク層１４０とを選択食刻して第４のハードマスク層パターン（請求項１における第２のハードマスク層パターン）１５２と第３のハードマスク層パターン（請求項１における第１のハードマスク層パターン）１４２とを形成する。
【０００８】
本発明の一実施形態によれば、第１のハードマスク層１２０は非晶質炭素（Amorphous Carbon）膜で形成するのが好ましい。第２のハードマスク層１３０はシリコン窒酸化（ＳｉＯＮ）膜で形成するのが好ましい。第３のハードマスク層１４０は、ポリシリコン層またはシリコン窒化（Ｓｉ３Ｎ４）膜で形成するのが好ましい。第４のハードマスク層１５０は、酸化（ＳｉＯ２）膜で形成するのが好ましい。他の実施形態によれば、感光膜パターン１６０の線幅１６０ａと隣接した感光膜パターン１６０の間に画成されたスペース１６０ｂの線幅の比は２．５：１．５〜３．５：０．５であるのが好ましい。さらに、線幅１６０ａとスペース１６０ｂの線幅の比は大凡３：１であるのが好ましい。本発明の他の実施形態によれば、第３のハードマスク層１４０と第４のハードマスク層１５０に対する選択食刻工程は、異方性乾式食刻方法で行なわれるのが好ましい。
【０００９】
図１ｃ〜図１ｆに示されているように、感光膜パターン１６０を食刻マスクに第４のハードマスク層パターン１５２を選択食刻して第５のハードマスク層パターン１５４を形成する。感光膜パターン１６０を除去する。半導体基板１１０の上部に絶縁膜１７０を形成して第５のハードマスク層パターン１５４と第３のハードマスク層パターン１４２とを埋め込む。第５のハードマスク層パターン１５４の上部表面を露出するまで絶縁膜１７０を食刻する（図１ｆを参照）。
【００１０】
本発明の一実施形態によれば、第４のハードマスク層パターン１５２に対する選択食刻工程は、等方性湿式食刻方法で行なわれるのが好ましい。さらに、等方性湿式食刻工程は第５のハードマスク層パターン１５４の上部（例えば、１５４ｂ）水平幅１５４ａが図１ｂに示した感光膜パターン１６０の間に画成されたスペース１６０ｂの線幅と同じくするよう調節することができる（図１ｄを参照）。本発明の他の実施形態によれば、第５のハードマスク層パターン１５４において上部（例えば、１５４ｂ）水平線幅１５４ａと下部（例えば、１５４ｄ）水平線幅１５４ｃの比は１．５：２．５〜０．５：３．５であるのが好ましい。さらに、線幅１５４ａと線幅１５４ｃの比は大凡１：３であるのが好ましい。本発明の他の実施形態によれば、絶縁膜１７０は上部が下部より広く食刻された第５のハードマスク層パターン１５４を埋め込むようＳＯＣ（Spin-on-Carbon）膜で形成する。さらに、絶縁膜１７０に対する食刻工程は酸素（Ｏ２）を含むガスを利用したエッチバック方法で行なわれるのが好ましい。
【００１１】
図１ｇ〜図１ｉに示されているように、絶縁膜１７０を食刻マスクに露出した第５のハードマスク層パターン１５４と該下部の第３のハードマスク層パターン１４２とを選択食刻して第２のハードマスク層１３０を露出する第７のハードマスク層パターン（請求項１における第３のハードマスク層パターン）１５６と第６のハードマスク層パターン（請求項１における第４のハードマスク層パターン）１４４を形成する（図１ｈを参照）。絶縁膜１７０を除去する。第７のハードマスク層パターン１５６を除去する（図１ｉを参照）。
【００１２】
本発明の一実施形態によれば、第５の半導体素子層パターン１５４と該下部の第３のハードマスク層パターン１４２に対する選択食刻工程は、異方性乾式食刻工程で行なわれるのが好ましい。絶縁膜１７０に対する除去工程は、酸素（Ｏ２）を含むガスを利用したプラズマ食刻方法で行なわれるのが好ましい。さらに、バッファ層としての第２のハードマスク層１３０はシリコン窒酸化（ＳｉＯＮ）膜で形成され、プラズマ食刻方法に対する食刻防止膜に用いられて第１のハードマスク層１２０の食刻を防止することができる。
【００１３】
本発明の他の実施形態によれば、第７のハードマスク層パターン１５６に対する除去工程はＢＯＥ（Buffer Oxide Etchant）溶液を利用した湿式食刻方法で行なわれるのが好ましい。ＢＯＥ溶液を利用した湿式食刻方法において、第６のハードマスク層パターン１４４と第２のハードマスク層１３０とが食刻されないので、シリコン酸化（ＳｉＯ２）膜で形成された第７のハードマスク層パターン１５６が選択的に除去され得る。本発明の他の実施形態によれば、第６のハードマスク層パターン１４４の水平線幅１４４ａと隣接した第６のハードマスク層パターン１４４の間に画成されたスペース１４４ｂの線幅比が大凡１：１であるのが好ましい（図１ｉを参照）。例えば、各パターン要素の各線幅はそれらの間のスペースの線幅と同じであり得る。
【００１４】
図１ｊ及び図１ｋに示されているように、第６のハードマスク層パターン１４４を食刻マスクに第２のハードマスク層１３０を食刻して第８のハードマスク層パターン１３２を形成する。第８のハードマスク層パターン１３２を食刻マスクに第１のハードマスク層１２０を食刻して第９のハードマスク層パターン１２２を形成する。第９のハードマスク層パターン１２２を食刻マスクに被食刻層をパターニングして微細パターンを形成する。したがって、１つのマスクで自己整合的二重露光技術を具現した半導体素子の微細パターンを形成することができる。
【００１５】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更なども、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００１６】
【図１ａ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｂ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｃ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｄ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｅ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｆ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｇ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｈ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｉ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｊ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｋ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【符号の説明】
【００１７】
１１０ 半導体基板
１２０ 第１のハードマスク層
１２２ 第９のハードマスク層パターン
１３０ 第２のハードマスク層
１３２ 第８のハードマスク層パターン
１４０ 第３のハードマスク層
１４２ 第３のハードマスク層パターン
１４４ 第６のハードマスク層パターン
１４４ａ 水平線幅
１４４ｂ スペース
１５０ 第４のハードマスク層
１５２ 第４のハードマスク層パターン
１５４ 第５のハードマスク層パターン
１５４ａ 水平幅
１５４ｂ 上部
１５４ｃ 水平線幅
１５４ｄ 下部
１５６ 第７のハードマスク層パターン
１６０ 感光膜パターン
１６０ａ 線幅
１６０ｂ スペース
１７０ 絶縁膜
【技術分野】
【０００１】
本発明は半導体素子に関するものである。特に、本発明は自己整合的二重露光技術（Self Aligned Double Exposure Technology）を適用した半導体素子のパターン形成方法に関するものである。
【背景技術】
【０００２】
一般に、ディーラム（Dynamic Random Access Memory：ＤＲＡＭ）のような半導体素子は多数の微細パターンからなっている。このような微細パターン等はフォトリソグラフィ（Photolithography）工程を介し形成される。フォトリソグラフィ工程を利用してパターンを形成するためには、パターニングしようとする対象層の上部にフォトレジスト（Photoresist：ＰＲ）膜をコーティングする。次に、露光工程を行ない感光膜の一部分に対する溶解度を変化させる。以後、現像工程を行ない対象層を露出する感光膜パターンを形成する。したがって、溶解度が変化したか、変化していない部分を除去することにより、感光膜パターンを形成する。以後、感光膜パターンを食刻マスクに露出した対象層を食刻した後、感光膜パターンをストリップ（Strip）することにより対象層パターンを形成する。
このようなフォトリソグラフィ工程において、解像度（Resolution）と焦点深度（Depth of Focus：ＤＯＦ）は２つの重要な核心要素（issue）である。これらのうち解像度（Ｒ）は下記の式（１）のように表わすことができる。
【数１】
ここで、ｋ１が感光膜種類、厚さ等により決定される常数で、lが光源の波長であり、ＮＡ（Numerical Aperture）が露光装備の開口数を意味する。
【０００３】
式（１）によれば、ウェーハ上に形成されたパターンの微細化は光源の波長（λ）に反比例し、露光装備の開口数（ＮＡ）に比例する。しかし、用いる光源の波長（λ）と露光装備の開口数（ＮＡ）は、半導体素子の集積度の速やかな上昇を追随することができない。したがって、解像度と焦点深度を向上させようとする解像度増大技術（Resolution Enhancement Technology：ＲＥＴ）が多様な方法と結合して適用されている。例えば、解像度増大技術には位相反転マスク（Phase Shift Mask：ＰＳＭ）、変形照明計（Off-Axis Illumination：ＯＡＩ）、光学的近接補正（Optical Proximity Correction：ＯＰＣ）等が含まれる。さらに、ウェーハ上に非常に小さいパターンを具現することができるようにする二重露光技術（Double Exposure Technique：ＤＥＴ）と呼ばれる技術がある。一方、二重露光技術（ＤＥＴ）においてＣＤ均一性（Uniformity）は、第１の露光マスクと第２の露光マスクのオーバーレイ正確度（Overlay Accuracy）により依存される。
しかし、第１の露光マスクと第２の露光マスクのオーバーレイ（Overlay）を誤差範囲内に調節するのが困難である。さらに、露光装備の向上も技術的な限界により達成し難い。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は改良された半導体素子のパターン形成方法に関するものである。一実施形態によれば、半導体素子の微細パターン形成方法は自己整合的二重露光技術を利用する。
【課題を解決するための手段】
【０００５】
本発明の一実施形態に係る半導体素子の製造方法は、
半導体基板の上部に第１のハードマスク層と前記第１のハードマスク層の上部に第２のハードマスク層を形成する段階と、ライン／スペースマスクで第２のハードマスク層と第１のハードマスク層とを選択食刻して第２のハードマスク層パターンと第１のハードマスク層パターンとを形成するものの、第２のハードマスク層パターンの上部水平幅は下部より狭く形成する段階と、第２のハードマスク層パターン及び第１のハードマスク層パターンを埋め込む絶縁膜を形成する段階と、絶縁膜を食刻マスクに第２のハードマスク層パターン及び該下部の第１のハードマスク層パターンを選択食刻して第３のハードマスク層パターンと該下部に第４のハードマスク層パターンとを形成する段階と、絶縁膜と第３のハードマスク層パターンとを除去する段階と、第４のハードマスク層パターンを食刻マスクに半導体基板をパターニングしてパターンを形成する段階とを含むことを特徴とする。
【発明の効果】
【０００６】
本発明に係る半導体素子の微細パターン形成方法は、露光装備に対するオーバーレイ正確度（Overlay Accuracy）と係わりなく均一なＣＤを有する微細パターンを形成することができる。したがって、素子の集積度と歩留りを向上させることができるという長所がある。さらに、二重露光技術において１つの露光マスクを利用することにより工程を単純化し、工程コストを低減させることができるという利点がある。
【発明を実施するための最良の形態】
【０００７】
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図１ａ〜図１ｋは、本発明の一実施形態に係る半導体素子のパターン形成方法を示す図である。被食刻層（図示省略）を備えた半導体基板１１０の上部に第１のハードマスク層１２０、第２のハードマスク層１３０、第３のハードマスク層（請求項１における第１のハードマスク層）１４０及び第４のハードマスク層（請求項１における第２のハードマスク層）１５０を形成する。第４のハードマスク層１５０の上部に感光膜（図示省略）を形成する。感光膜をライン／スペース露光マスク（図示省略）で露光及び現像して感光膜パターン１６０を形成する。感光膜パターン１６０を食刻マスクに第４のハードマスク層１５０と第３のハードマスク層１４０とを選択食刻して第４のハードマスク層パターン（請求項１における第２のハードマスク層パターン）１５２と第３のハードマスク層パターン（請求項１における第１のハードマスク層パターン）１４２とを形成する。
【０００８】
本発明の一実施形態によれば、第１のハードマスク層１２０は非晶質炭素（Amorphous Carbon）膜で形成するのが好ましい。第２のハードマスク層１３０はシリコン窒酸化（ＳｉＯＮ）膜で形成するのが好ましい。第３のハードマスク層１４０は、ポリシリコン層またはシリコン窒化（Ｓｉ３Ｎ４）膜で形成するのが好ましい。第４のハードマスク層１５０は、酸化（ＳｉＯ２）膜で形成するのが好ましい。他の実施形態によれば、感光膜パターン１６０の線幅１６０ａと隣接した感光膜パターン１６０の間に画成されたスペース１６０ｂの線幅の比は２．５：１．５〜３．５：０．５であるのが好ましい。さらに、線幅１６０ａとスペース１６０ｂの線幅の比は大凡３：１であるのが好ましい。本発明の他の実施形態によれば、第３のハードマスク層１４０と第４のハードマスク層１５０に対する選択食刻工程は、異方性乾式食刻方法で行なわれるのが好ましい。
【０００９】
図１ｃ〜図１ｆに示されているように、感光膜パターン１６０を食刻マスクに第４のハードマスク層パターン１５２を選択食刻して第５のハードマスク層パターン１５４を形成する。感光膜パターン１６０を除去する。半導体基板１１０の上部に絶縁膜１７０を形成して第５のハードマスク層パターン１５４と第３のハードマスク層パターン１４２とを埋め込む。第５のハードマスク層パターン１５４の上部表面を露出するまで絶縁膜１７０を食刻する（図１ｆを参照）。
【００１０】
本発明の一実施形態によれば、第４のハードマスク層パターン１５２に対する選択食刻工程は、等方性湿式食刻方法で行なわれるのが好ましい。さらに、等方性湿式食刻工程は第５のハードマスク層パターン１５４の上部（例えば、１５４ｂ）水平幅１５４ａが図１ｂに示した感光膜パターン１６０の間に画成されたスペース１６０ｂの線幅と同じくするよう調節することができる（図１ｄを参照）。本発明の他の実施形態によれば、第５のハードマスク層パターン１５４において上部（例えば、１５４ｂ）水平線幅１５４ａと下部（例えば、１５４ｄ）水平線幅１５４ｃの比は１．５：２．５〜０．５：３．５であるのが好ましい。さらに、線幅１５４ａと線幅１５４ｃの比は大凡１：３であるのが好ましい。本発明の他の実施形態によれば、絶縁膜１７０は上部が下部より広く食刻された第５のハードマスク層パターン１５４を埋め込むようＳＯＣ（Spin-on-Carbon）膜で形成する。さらに、絶縁膜１７０に対する食刻工程は酸素（Ｏ２）を含むガスを利用したエッチバック方法で行なわれるのが好ましい。
【００１１】
図１ｇ〜図１ｉに示されているように、絶縁膜１７０を食刻マスクに露出した第５のハードマスク層パターン１５４と該下部の第３のハードマスク層パターン１４２とを選択食刻して第２のハードマスク層１３０を露出する第７のハードマスク層パターン（請求項１における第３のハードマスク層パターン）１５６と第６のハードマスク層パターン（請求項１における第４のハードマスク層パターン）１４４を形成する（図１ｈを参照）。絶縁膜１７０を除去する。第７のハードマスク層パターン１５６を除去する（図１ｉを参照）。
【００１２】
本発明の一実施形態によれば、第５の半導体素子層パターン１５４と該下部の第３のハードマスク層パターン１４２に対する選択食刻工程は、異方性乾式食刻工程で行なわれるのが好ましい。絶縁膜１７０に対する除去工程は、酸素（Ｏ２）を含むガスを利用したプラズマ食刻方法で行なわれるのが好ましい。さらに、バッファ層としての第２のハードマスク層１３０はシリコン窒酸化（ＳｉＯＮ）膜で形成され、プラズマ食刻方法に対する食刻防止膜に用いられて第１のハードマスク層１２０の食刻を防止することができる。
【００１３】
本発明の他の実施形態によれば、第７のハードマスク層パターン１５６に対する除去工程はＢＯＥ（Buffer Oxide Etchant）溶液を利用した湿式食刻方法で行なわれるのが好ましい。ＢＯＥ溶液を利用した湿式食刻方法において、第６のハードマスク層パターン１４４と第２のハードマスク層１３０とが食刻されないので、シリコン酸化（ＳｉＯ２）膜で形成された第７のハードマスク層パターン１５６が選択的に除去され得る。本発明の他の実施形態によれば、第６のハードマスク層パターン１４４の水平線幅１４４ａと隣接した第６のハードマスク層パターン１４４の間に画成されたスペース１４４ｂの線幅比が大凡１：１であるのが好ましい（図１ｉを参照）。例えば、各パターン要素の各線幅はそれらの間のスペースの線幅と同じであり得る。
【００１４】
図１ｊ及び図１ｋに示されているように、第６のハードマスク層パターン１４４を食刻マスクに第２のハードマスク層１３０を食刻して第８のハードマスク層パターン１３２を形成する。第８のハードマスク層パターン１３２を食刻マスクに第１のハードマスク層１２０を食刻して第９のハードマスク層パターン１２２を形成する。第９のハードマスク層パターン１２２を食刻マスクに被食刻層をパターニングして微細パターンを形成する。したがって、１つのマスクで自己整合的二重露光技術を具現した半導体素子の微細パターンを形成することができる。
【００１５】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更なども、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００１６】
【図１ａ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｂ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｃ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｄ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｅ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｆ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｇ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｈ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｉ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｊ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【図１ｋ】本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【符号の説明】
【００１７】
１１０ 半導体基板
１２０ 第１のハードマスク層
１２２ 第９のハードマスク層パターン
１３０ 第２のハードマスク層
１３２ 第８のハードマスク層パターン
１４０ 第３のハードマスク層
１４２ 第３のハードマスク層パターン
１４４ 第６のハードマスク層パターン
１４４ａ 水平線幅
１４４ｂ スペース
１５０ 第４のハードマスク層
１５２ 第４のハードマスク層パターン
１５４ 第５のハードマスク層パターン
１５４ａ 水平幅
１５４ｂ 上部
１５４ｃ 水平線幅
１５４ｄ 下部
１５６ 第７のハードマスク層パターン
１６０ 感光膜パターン
１６０ａ 線幅
１６０ｂ スペース
１７０ 絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板の上部に第１のハードマスク層と前記第１のハードマスク層の上部に第２のハードマスク層を形成する段階と、
ライン／スペースマスクで前記第２のハードマスク層と前記第１のハードマスク層とを選択食刻して第２のハードマスク層パターンと第１のハードマスク層パターンとを形成するものの、前記第２のハードマスク層パターンの上部水平幅は下部より狭く形成する段階と、
前記第２のハードマスク層パターン及び前記第１のハードマスク層パターンを埋め込む絶縁膜を形成する段階と、
前記絶縁膜を食刻マスクに前記第２のハードマスク層パターン及び該下部の前記第１のハードマスク層パターンを選択食刻して第３のハードマスク層パターンと該下部に第４のハードマスク層パターンとを形成する段階と、
前記絶縁膜と前記第３のハードマスク層パターンとを除去する段階と、
前記第４のハードマスク層パターンを食刻マスクに前記半導体基板をパターニングしてパターンを形成する段階と、
を含むことを特徴とする半導体素子のパターン形成方法。
【請求項２】
前記第２のハードマスク層パターンと前記第１のハードマスク層パターンの形成段階は、
ライン／スペースマスクで前記第２のハードマスク層と前記第１のハードマスク層とを選択食刻して第５のハードマスク層パターンと前記第１のハードマスク層パターンとを形成する段階と、
前記第５のハードマスク層パターンを選択食刻して上部水平幅が下部より狭い前記第２のハードマスク層パターンを形成する段階と、
を含むことを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項３】
前記第２のハードマスク層と前記第１のハードマスク層に対する前記選択食刻工程は、異方性乾式食刻方法で行なわれることを特徴とする請求項２に記載の半導体素子のパターン形成方法。
【請求項４】
前記第５のハードマスク層パターンに対する前記選択食刻工程は、等方性湿式食刻方法で行なわれることを特徴とする請求項２に記載の半導体素子のパターン形成方法。
【請求項５】
前記第２のハードマスク層パターンにおいて、前記上部水平幅と前記下部水平幅の比は１．５：２．５〜０．５：３．５であることを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項６】
前記絶縁膜形成段階は、
前記半導体基板の上部にＳＯＣ（Spin-on-Carbon）膜を形成して前記第２のハードマスク層パターン及び前記第１のハードマスク層パターンを埋め込む段階と、
前記第２のハードマスク層パターンの上部表面を露出するまで前記ＳＯＣ膜を食刻する段階と、
を含むことを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項７】
前記絶縁膜に対する前記食刻工程は、酸素（Ｏ２）を含むガスを利用したエッチバック（Etch-back）方法で行なわれることを特徴とする請求項６に記載の半導体素子のパターン形成方法。
【請求項８】
前記第２のハードマスク層パターン及び該下部の前記第１のハードマスク層パターンに対する前記選択食刻工程は、異方性乾式食刻方法で行なわれることを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項９】
前記絶縁膜及び前記第３のハードマスク層パターンの除去段階は、
前記絶縁膜を除去する段階と、
前記第３のハードマスク層パターンを除去する段階と、
を含むことを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項１０】
前記絶縁膜に対する前記除去工程は、酸素（Ｏ２）を含むガスを利用したプラズマ食刻方法で行なわれることを特徴とする請求項９に記載の半導体素子のパターン形成方法。
【請求項１１】
前記第３のハードマスク層パターンに対する前記除去工程は、ＢＯＥ（Buffer Oxide Etchant）溶液を利用した湿式食刻方法で行なわれることを特徴とする請求項９に記載の半導体素子のパターン形成方法。
【請求項１２】
前記パターンの線幅と隣接した前記パターンの間に画成されたスペースの線幅の比は１：１であることを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項１３】
前記第１のハードマスク層と前記半導体基板の間に画成された界面にバッファ層を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項１４】
前記バッファ層は、酸素（Ｏ２）を含むガスを利用したプラズマ食刻方法に対する食刻静止膜に用いられるようシリコン窒酸化（ＳｉＯＮ）膜で形成することを特徴とする請求項１３に記載の半導体素子のパターン形成方法。
【請求項１５】
前記第２のハードマスク層は、酸化（ＳｉＯ２）膜で形成することを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項１６】
前記第１のハードマスク層は、ポリシリコン層またはシリコン窒化（Ｓｉ３Ｎ４）膜で形成することを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項１】
半導体基板の上部に第１のハードマスク層と前記第１のハードマスク層の上部に第２のハードマスク層を形成する段階と、
ライン／スペースマスクで前記第２のハードマスク層と前記第１のハードマスク層とを選択食刻して第２のハードマスク層パターンと第１のハードマスク層パターンとを形成するものの、前記第２のハードマスク層パターンの上部水平幅は下部より狭く形成する段階と、
前記第２のハードマスク層パターン及び前記第１のハードマスク層パターンを埋め込む絶縁膜を形成する段階と、
前記絶縁膜を食刻マスクに前記第２のハードマスク層パターン及び該下部の前記第１のハードマスク層パターンを選択食刻して第３のハードマスク層パターンと該下部に第４のハードマスク層パターンとを形成する段階と、
前記絶縁膜と前記第３のハードマスク層パターンとを除去する段階と、
前記第４のハードマスク層パターンを食刻マスクに前記半導体基板をパターニングしてパターンを形成する段階と、
を含むことを特徴とする半導体素子のパターン形成方法。
【請求項２】
前記第２のハードマスク層パターンと前記第１のハードマスク層パターンの形成段階は、
ライン／スペースマスクで前記第２のハードマスク層と前記第１のハードマスク層とを選択食刻して第５のハードマスク層パターンと前記第１のハードマスク層パターンとを形成する段階と、
前記第５のハードマスク層パターンを選択食刻して上部水平幅が下部より狭い前記第２のハードマスク層パターンを形成する段階と、
を含むことを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項３】
前記第２のハードマスク層と前記第１のハードマスク層に対する前記選択食刻工程は、異方性乾式食刻方法で行なわれることを特徴とする請求項２に記載の半導体素子のパターン形成方法。
【請求項４】
前記第５のハードマスク層パターンに対する前記選択食刻工程は、等方性湿式食刻方法で行なわれることを特徴とする請求項２に記載の半導体素子のパターン形成方法。
【請求項５】
前記第２のハードマスク層パターンにおいて、前記上部水平幅と前記下部水平幅の比は１．５：２．５〜０．５：３．５であることを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項６】
前記絶縁膜形成段階は、
前記半導体基板の上部にＳＯＣ（Spin-on-Carbon）膜を形成して前記第２のハードマスク層パターン及び前記第１のハードマスク層パターンを埋め込む段階と、
前記第２のハードマスク層パターンの上部表面を露出するまで前記ＳＯＣ膜を食刻する段階と、
を含むことを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項７】
前記絶縁膜に対する前記食刻工程は、酸素（Ｏ２）を含むガスを利用したエッチバック（Etch-back）方法で行なわれることを特徴とする請求項６に記載の半導体素子のパターン形成方法。
【請求項８】
前記第２のハードマスク層パターン及び該下部の前記第１のハードマスク層パターンに対する前記選択食刻工程は、異方性乾式食刻方法で行なわれることを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項９】
前記絶縁膜及び前記第３のハードマスク層パターンの除去段階は、
前記絶縁膜を除去する段階と、
前記第３のハードマスク層パターンを除去する段階と、
を含むことを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項１０】
前記絶縁膜に対する前記除去工程は、酸素（Ｏ２）を含むガスを利用したプラズマ食刻方法で行なわれることを特徴とする請求項９に記載の半導体素子のパターン形成方法。
【請求項１１】
前記第３のハードマスク層パターンに対する前記除去工程は、ＢＯＥ（Buffer Oxide Etchant）溶液を利用した湿式食刻方法で行なわれることを特徴とする請求項９に記載の半導体素子のパターン形成方法。
【請求項１２】
前記パターンの線幅と隣接した前記パターンの間に画成されたスペースの線幅の比は１：１であることを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項１３】
前記第１のハードマスク層と前記半導体基板の間に画成された界面にバッファ層を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項１４】
前記バッファ層は、酸素（Ｏ２）を含むガスを利用したプラズマ食刻方法に対する食刻静止膜に用いられるようシリコン窒酸化（ＳｉＯＮ）膜で形成することを特徴とする請求項１３に記載の半導体素子のパターン形成方法。
【請求項１５】
前記第２のハードマスク層は、酸化（ＳｉＯ２）膜で形成することを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項１６】
前記第１のハードマスク層は、ポリシリコン層またはシリコン窒化（Ｓｉ３Ｎ４）膜で形成することを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図１ｇ】
【図１ｈ】
【図１ｉ】
【図１ｊ】
【図１ｋ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図１ｇ】
【図１ｈ】
【図１ｉ】
【図１ｊ】
【図１ｋ】
【公開番号】特開２００８−１６６６９３（Ｐ２００８−１６６６９３Ａ）
【公開日】平成２０年７月１７日（２００８．７．１７）
【国際特許分類】
【出願番号】特願２００７−２３６６９１（Ｐ２００７−２３６６９１）
【出願日】平成１９年９月１２日（２００７．９．１２）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２０年７月１７日（２００８．７．１７）
【国際特許分類】
【出願日】平成１９年９月１２日（２００７．９．１２）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
[ Back to top ]