半導体装置およびその製造方法
【課題】気泡の発生を防止し、熱抵抗を低減化する半導体装置を提供する。
【解決手段】基板１０表面上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層上に配置された活性領域ＡＡと、活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、ゲート電極、ソース電極およびドレイン電極が延伸する方向の窒化物系化合物半導体層上に配置され、ゲート電極、ソース電極およびドレイン電極ごとにフィンガーをそれぞれ束ねて形成したゲート端子電極ＧＥ、ソース端子電極ＳＥおよびドレイン端子電極ＤＥと、ソース端子電極の下部に配置されたＶＩＡホールＣＳと、基板１０裏面に配置され、ソース端子電極に対してＶＩＡホールを介して接続された裏面金属層ＢＥと、基板の裏面のＶＩＡホールからソース端子電極が配置される基板端に渡って設けられた溝ＳＣとを備える。
【解決手段】基板１０表面上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層上に配置された活性領域ＡＡと、活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、ゲート電極、ソース電極およびドレイン電極が延伸する方向の窒化物系化合物半導体層上に配置され、ゲート電極、ソース電極およびドレイン電極ごとにフィンガーをそれぞれ束ねて形成したゲート端子電極ＧＥ、ソース端子電極ＳＥおよびドレイン端子電極ＤＥと、ソース端子電極の下部に配置されたＶＩＡホールＣＳと、基板１０裏面に配置され、ソース端子電極に対してＶＩＡホールを介して接続された裏面金属層ＢＥと、基板の裏面のＶＩＡホールからソース端子電極が配置される基板端に渡って設けられた溝ＳＣとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、気泡の発生を防止し、熱抵抗を低減化する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＧａＮ（Gallium Nitride）などの化合物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、優れた高周波特性を有し、マイクロ波／ミリ波／サブミリ波帯で動作する半導体装置として広く実用化されている。
【０００３】
従来の半導体装置の模式的平面パターン構成は、図１６に示すように、例えば、ＳｉＣからなる基板１０と、基板１０上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０上に配置され、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極ＧＥ１，ＧＥ２，ＧＥ３、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４およびドレイン端子電極ＤＥと、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４に対してそれぞれ形成されたＶＩＡホールＣＳ１，ＣＳ２，…，ＣＳ４とを備える。
【０００４】
ＶＩＡホールを形成した一般的な半導体装置およびその製造方法については、既に開示されている（例えば、特許文献１参照。）。
【０００５】
図１６のＩ−Ｉ線の沿う模式的断面構造は、図１７に示すように表される。
【０００６】
ゲート電極２４、ソース電極２０およびドレイン電極２２が複数のフィンガー形状を有する部分は、図１６および図１７に示すように、ＡｌＧａＮ層１８と２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１６からなる活性領域ＡＡを形成する。２ＤＥＧ層１６は、ＡｌＧａＮ層１８とＧａＮエピタキシャル成長層１２との界面に形成される。ソース電極２０およびドレイン電極２２は、ＡｌＧａＮ層１８とオーミック接触を形成し、ゲート電極２４は、ＡｌＧａＮ層１８とショットキー（Schottky）接触を形成する。
【０００７】
図１６の例では、基板１０の一方の端にゲート端子電極ＧＥ１，ＧＥ２，ＧＥ３、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４が配置され、他方の端にドレイン端子電極ＤＥが配置される。
【０００８】
図１６および図１７に示すように、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４は、それぞれＶＩＡホールＣＳ１，ＣＳ２，…，ＣＳ４の内壁および基板１０の裏面に形成された接地用の裏面金属層ＢＥと接続されている。裏面金属層ＢＥは、例えばＴｉからなるバリア金属層と、バリア金属層上に形成され、Ａｕからなる接地用金属層から構成される。さらに、図１７に示すように、裏面金属層ＢＥに接触して、半田層１４ａが形成される。
【０００９】
ソース電極２０およびソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４に対して、このようなＶＩＡホールＣＳ１，ＣＳ２，…，ＣＳ４を形成する理由は、半導体装置の高周波特性に悪影響を及ぼす接地インダクタンスを低減するためである。
【００１０】
そして、基板１０上に設けた回路素子を接地する場合、基板１０に形成されたＶＩＡホールＣＳ１，ＣＳ２，…，ＣＳ４を介して、回路素子と裏面金属層ＢＥとが電気的に接続される。
【００１１】
尚、ゲート端子電極ＧＥ１，ＧＥ２，ＧＥ３は、ボンディングワイヤなどで周辺の半導体チップに接続され、また、ドレイン端子電極ＤＥも、ボンディングワイヤなどで周辺の半導体チップに接続される。
【００１２】
このようなＶＩＡアホールＣＳ１，ＣＳ２，…，ＣＳ４を備えたＦＥＴは接地インダクタンスの低減にとって有効な手段である。しかしながら、ＶＩＡホールＣＳ１，ＣＳ２，…，ＣＳ４を備えた基板１０をパッケージに半田層１４ａを用いてダイボンディングする際、ＶＩＡホールＣＳ１，ＣＳ２，…，ＣＳ４内の空気が閉じ込められ、気泡として残ってしまう。気泡は熱伝導度が極めて悪い。特に低熱抵抗が要求される高出力ＦＥＴにとってＦＥＴチップの基板１０とパッケージにダイボンディングする半田層１４ａとの間に存在する気泡は、熱抵抗の増大を招き、高出力ＦＥＴの高周波特性の劣化および信頼性が低下するという問題点がある。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平０８−７８４３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、基板と半田層との間に気泡の発生を防止し、熱抵抗を低減化し、高周波特性の劣化および信頼性低下を防止するマイクロ波／ミリ波／サブミリ波帯の半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明の一態様によれば、基板と、前記基板の第１表面上に配置された窒化物系化合物半導体層と、前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、前記活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、前記ソース端子電極の下部に前記基板を貫通して配置されたＶＩＡホールと、前記基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された裏面金属層と、前記基板の第２表面の前記ＶＩＡホールから前記基板の端に渡って設けられた溝とを備える半導体装置が提供される。
【００１６】
本発明の他の態様によれば、基板と、前記基板の第１表面上に配置された窒化物系化合物半導体層と、前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、前記活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、前記ソース電極および前記ソース端子電極の下部に前記基板を貫通して配置されたＶＩＡホールと、前記基板の第１表面と反対側の第２表面に配置され、前記ソース電極および前記ソース端子電極に対して前記ＶＩＡホールを介して接続された裏面金属層と、前記基板の第２表面の前記ＶＩＡホールから前記基板の端に渡って設けられた溝とを備える半導体装置が提供される。
【００１７】
本発明の他の態様によれば、基板の第１表面上に窒化物系化合物半導体層を形成する工程と、前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、前記活性領域上に、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極を形成する工程と、前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねてゲート端子電極、ソース端子電極およびドレイン端子電極を形成する工程と、前記ソース端子電極の下部に前記基板を貫通するＶＩＡホールを形成する工程と、前記基板の前記第１表面と反対側の第２表面に、前記ソース端子電極に対して前記ＶＩＡホールを介して接続される裏面金属層を形成する工程と、前記基板の第２表面の前記ＶＩＡホールから前記基板の端に渡って溝を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１８】
本発明によれば、基板と半田層との間に気泡の発生を防止し、熱抵抗を低減化し、高周波特性の劣化および信頼性低下を防止するマイクロ波／ミリ波／サブミリ波帯の半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図。
【図２】図１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図３】図２の構造に対して半田層を形成した模式的断面構造図。
【図４】本発明の第１の実施の形態に係る半導体装置の構成例１であって、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。
【図５】本発明の第１の実施の形態に係る半導体装置の構成例２であって、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。
【図６】本発明の第１の実施の形態に係る半導体装置の構成例３であって、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。
【図７】本発明の第１の実施の形態に係る半導体装置の構成例４であって、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。
【図８】本発明の第１の実施の形態の変形例１に係る半導体装置の模式的断面構造図。
【図９】図８の構造に対して半田層を形成した模式的断面構造図。
【図１０】本発明の第１の実施の形態の変形例２に係る半導体装置の模式的断面構造図。
【図１１】図１０の構造に対して半田層を形成した模式的断面構造図。
【図１２】本発明の第２の実施の形態に係る半導体装置の模式的平面パターン構成図。
【図１３】図１２のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１４】図１２のＶ−Ｖ線に沿う模式的断面構造図。
【図１５】図１４の構造に対して半田層を形成した模式的断面構造図。
【図１６】従来の半導体装置の模式的平面パターン構成図。
【図１７】図１６のＩ−Ｉ線の沿う模式的断面構造図。
【発明を実施するための形態】
【００２０】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００２１】
[第１の実施の形態]
（素子構造）
本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成は、図１に示すように表される。また、図１のＩＩ−ＩＩ線に沿う模式的断面構造は、図２に示すように表される。
【００２２】
第１の実施の形態に係る半導体装置は、図１〜図２に示すように、基板１０と、基板１０の第１表面上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域ＡＡと、活性領域ＡＡ上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、ゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向の窒化物系化合物半導体層１２上に配置され、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥと、ソース端子電極ＳＥ１〜ＳＥ４の下部に前記基板を貫通して配置されたＶＩＡホールＣＳ１〜ＣＳ４と、基板１０の第１表面と反対側の第２表面に配置され、ソース端子電極ＳＥ１〜ＳＥ４に対してＶＩＡホールＣＳ１〜ＣＳ４を介して接続された裏面金属層ＢＥと、基板１０の第２表面のＶＩＡホールＣＳ１〜ＣＳ４から基板１０の端に渡って設けられた溝ＳＣ１〜ＳＣ４とを備える。
【００２３】
図１〜図２においては、ゲート電極２４とソース電極２０間、ゲート電極２４とドレイン電極２２間、およびゲート電極２４、ソース電極２０およびドレイン電極２２の下層のアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８が活性領域ＡＡを構成する。
【００２４】
基板１０の第２表面に設けられた溝ＳＣ１〜ＳＣ４は、基板１０の第２表面が除去されたことによって形成されている。基板１０の第２表面が除去される層の厚さは、例えば、５μｍ〜３０μｍ程度である。
【００２５】
基板１０の第２表面に設けられた溝ＳＣ１〜ＳＣ４の深さは、例えば、１μｍ以上であり、幅は、例えば、１μｍ以上である。
【００２６】
図２の構造に対して半田層１４を形成した模式的断面構造は、図３に示すように表される。図３に示すように、ＶＩＡホールＣＳ１〜ＣＳ４内に半田層１４が充填されている。
【００２７】
本発明の第１の実施の形態に係る半導体装置においては、ＶＩＡホールＣＳ１〜ＣＳ４から基板１０の端面に渡って溝ＳＣ１〜ＳＣ４を形成することによって、ＦＥＴをパッケージにダイボンディングする際、ＶＩＡホールＣＳ１〜ＣＳ４内に存在する空気が熱膨張によりＶＩＡホールＣＳ１〜ＣＳ４から吐出され、この溝ＳＣ１〜ＳＣ４を通して抜けるようにすることで、基板１０と半田層１４との間に気泡の発生を防止することができる。
【００２８】
図１において、ＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図４〜図７に示される第１の実施の形態に係る半導体装置の構成例１〜構成例４に対応する。
【００２９】
（構造例１）
図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置の構成例１は、図４に示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上に配置されたソース電極２０，ゲート電極２４およびドレイン電極２２とを備える。窒化物系化合物半導体層１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１６が形成されている。図４に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００３０】
（構造例２）
図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置の構成例２は、図５に示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置されたソース領域２６およびドレイン領域２８と、ソース領域２６上に配置されたソース電極２０，窒化物系化合物半導体層１２上に配置されたゲート電極２４およびドレイン領域２８上に配置されたドレイン電極２２とを備える。窒化物系化合物半導体層１２とゲート電極２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図５に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
【００３１】
（構造例３）
図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置の構成例３は、図６に示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上に配置されたソース電極２０およびドレイン電極２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上のリセス部に配置されたゲート電極２４とを備える。窒化物系化合物半導体層１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８との界面には、２ＤＥＧ層１６が形成されている。図６に示す構成例３では、ＨＥＭＴが示されている。
【００３２】
（構造例４）
図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置の構成例４は、図７に示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上に配置されたソース電極２０およびドレイン電極２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上の２段リセス部に配置されたゲート電極２４とを備える。窒化物系化合物半導体層１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８との界面には、２ＤＥＧ層１６が形成されている。図７に示す構成例４では、ＨＥＭＴが示されている。
【００３３】
また、上記の実施形態においては、活性領域ＡＡ以外の窒化物系化合物半導体層１２を電気的に不活性な素子分離領域として用いているが、素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14 （ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
【００３４】
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
【００３５】
ソース電極２０およびドレイン電極２２は、例えば、Ｔｉ／Ａｌなどで形成される。
【００３６】
ゲート電極２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００３７】
裏面金属層ＢＥは、バリア金属層と、バリア金属層上に配置された接地用金属層を備えるが、図２においては、図示を省略している。バリア金属層は、例えば、Ｔｉ層若しくはＴｉ／Ｐｔ層からなり、接地用金属層は、例えば、Ａｕ層からなる。
【００３８】
したがって、裏面金属層ＢＥは、Ａｕ層、Ｔｉ／Ａｕ層、Ｔｉ／Ｗ／Ａｕ層、Ｔｉ／Ｐｔ／Ａｕ層の内、いずれかの構成を備えていても良い。裏面金属層ＢＥの厚さは、例えば、約５μｍ〜３０μｍ程度である。
【００３９】
基板１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備える。
【００４０】
なお、第１の実施の形態に係る半導体装置において、ゲート電極２４、ソース電極２０およびドレイン電極２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００４１】
また、ソース電極２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極ＳＥ１〜ＳＥ４の幅は、例えば、約１００μｍ程度である。
【００４２】
また、ＶＩＡホールＣＳ１〜ＣＳ４の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００４３】
（製造方法）
第１の実施の形態に係る半導体装置の製造方法は、基板１０の第１表面上に窒化物系化合物半導体層１２を形成する工程と、窒化物系化合物半導体層１２上に、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域ＡＡを形成する工程と、活性領域ＡＡ上に、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２を形成する工程と、ゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向の窒化物系化合物半導体層１２上に、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねてゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥを形成する工程と、ソース端子電極ＳＥ１〜ＳＥ４の下部に基板１０を貫通するＶＩＡホールＣＳ１〜ＣＳ４を形成する工程と、基板１０の第１表面と反対側の第２表面に、ソース端子電極ＳＥ１〜ＳＥ４に対してＶＩＡホールＣＳ１〜ＣＳ４を介して接続される裏面金属層ＢＥを形成する工程と、基板１０の第２表面のＶＩＡホールＣＳ１〜ＣＳ４から基板１０の端に渡って溝ＳＣ１〜ＳＣ４を形成する工程とを有する。
【００４４】
基板１０の第２表面に設けられた溝ＳＣ１〜ＳＣ４は、基板１０の第２表面から基板１０の一部が除去されたことによって形成されていても良い。
【００４５】
以下に、本発明の第１の実施の形態に係る半導体装置の製造方法を詳細に説明する。
【００４６】
（ａ）ＳｉＣ基板１０上にＴＭＧ（トリメチルガリウム）とアンモニアガスを流し、エピタキシャル成長によりＧａＮ層からなる窒化物系化合物半導体層１２を、例えば約１μｍ程度の厚さに形成する。
【００４７】
（ｂ）次に、ＴＭＡｌ（トリメチルアルミニウム）とアンモニアガスを流し、エピタキシャル成長により、例えばＡｌ組成比率約３０％程度のアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８を、例えば約２０ｎｍ〜１００ｎｍ程度の厚さに形成する。
【００４８】
（ｃ）次に、ソース電極２０、ドレイン電極２２をＴｉ／Ａｌなどを蒸着し、オーミック電極を形成する。
【００４９】
（ｄ）次に、ゲート電極２４をＮｉ／Ａｕなどを蒸着し、ショットキー電極を形成する。
【００５０】
（ｅ）次に、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）技術を用いて、基板１０を裏面から研磨し、薄層化する。ここで、薄層化された基板１０の厚さは、例えば約５０μｍ〜１００μｍである。
【００５１】
（ｆ）次に、基板１０の裏面から、例えば、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）技術を用いて、ソース端子電極ＳＥ１〜ＳＥ４の下部に基板１０を貫通するＶＩＡホールＣＳ１〜ＣＳ４を形成する。
【００５２】
（ｇ）次に、基板１０の第２表面のＶＩＡホールＣＳ１〜ＣＳ４から基板１０の端に渡って、溝ＳＣ１〜ＳＣ４を形成する。溝ＳＣ１〜ＳＣ４の形成工程においても、ＶＩＡホールＣＳ１〜ＣＳ４の形成工程と同様に、例えば、ＲＩＥ技術を用いることができる。
【００５３】
（ｈ）次に、基板１０の裏面に裏面金属層ＢＥを真空蒸着技術などを用いて形成する。これによって、ソース端子電極ＳＥ１〜ＳＥ４に対してＶＩＡホールＣＳ１〜ＣＳ４を介して、接地用の裏面金属層ＢＥが接続される。
【００５４】
（ｉ）次に、図３に示すように、裏面金属層ＢＥに対して、ＶＩＡホールＣＳ１〜ＣＳ４を完全に埋め込むように、半田層１４を形成し、半導体チップをパッケージに実装する。
【００５５】
以上の（ａ）〜（ｉ）の工程により、図１〜図３に示された第１の実施の形態に係る半導体装置が得られる。
【００５６】
第１の実施の形態に係る半導体装置の製造方法においては、ＶＩＡホールＣＳ１〜ＣＳ４から基板１０の端面に渡って溝ＳＣ１〜ＳＣ４を形成することによって、ＦＥＴをパッケージにダイボンディングする際、ＶＩＡホールＣＳ１〜ＣＳ４内に存在する空気が熱膨張によりＶＩＡホールＣＳ１〜ＣＳ４から吐出され、この溝ＳＣ１〜ＳＣ４を通して抜けるようにすることで、基板１０と半田層１４との間に気泡の発生を防止することができる。
【００５７】
（変形例１）
第１の実施の形態の変形例１に係る半導体装置の模式的断面構造は、図８に示すように表され、図８の構造に対して半田層１４を形成した模式的断面構造は、図９に示すように表される。
【００５８】
第１の実施の形態の変形例１に係る半導体装置においては、図８および図９に示すように、基板１０の第２表面に設けられた溝ＳＣ１〜ＳＣ４は、裏面金属層ＢＥが除去されたことによって形成されている。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００５９】
第１の実施の形態の変形例１に係る半導体装置の製造方法は、以下の点で第１の実施の形態と異なる。すなわち、基板１０の裏面から、例えば、ＲＩＥ技術を用いて、ソース端子電極ＳＥ１〜ＳＥ４の下部に基板１０を貫通するＶＩＡホールＣＳ１〜ＣＳ４を形成後、
基板１０の裏面に裏面金属層ＢＥを真空蒸着技術などを用いて形成する。その後、基板１０の第２表面のＶＩＡホールＣＳ１〜ＣＳ４から基板１０の端に渡って、裏面金属層ＢＥ
を除去することによって、溝ＳＣ１〜ＳＣ４を形成する。次に、図９に示すように、裏面金属層ＢＥに対して、ＶＩＡホールＣＳ１〜ＣＳ４を完全に埋め込むように、半田層１４を形成し、半導体チップをパッケージに実装する。
【００６０】
以上の工程により、図８〜図９に示された第１の実施の形態の変形例１に係る半導体装置が得られる。
【００６１】
第１の実施の形態の変形例１に係る半導体装置の製造方法においては、ＶＩＡホールＣＳ１〜ＣＳ４から基板１０の端面に渡って、裏面金属層ＢＥを除去することによって、溝ＳＣ１〜ＳＣ４を形成して、ＦＥＴをパッケージにダイボンディングする際、ＶＩＡホールＣＳ１〜ＣＳ４内に存在する空気が熱膨張によりＶＩＡホールＣＳ１〜ＣＳ４から吐出され、この溝ＳＣ１〜ＳＣ４を通して抜けるようにすることで、基板１０と半田層１４との間に気泡の発生を防止することができる。
【００６２】
（変形例２）
第１の実施の形態の変形例２に係る半導体装置の模式的断面構造は、図１０に示すように表され、図１０の構造に対して半田層１４を形成した模式的断面構造は、図１１に示すように表される。
【００６３】
第１の実施の形態の変形例２に係る半導体装置においては、図１０および図１１に示すように、基板１０の第２表面に設けられた溝ＳＣ１〜ＳＣ４は、裏面金属層ＢＥおよび基板１０の一部が除去されたことによって形成されている。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００６４】
第１の実施の形態の変形例２に係る半導体装置の製造方法は、以下の点で第１の実施の形態と異なる。すなわち、基板１０の裏面から、例えば、ＲＩＥ技術を用いて、ソース端子電極ＳＥ１〜ＳＥ４の下部に基板１０を貫通するＶＩＡホールＣＳ１〜ＣＳ４を形成後、
基板１０の裏面に裏面金属層ＢＥを真空蒸着技術などを用いて形成する。その後、基板１０の第２表面のＶＩＡホールＣＳ１〜ＣＳ４から基板１０の端に渡って、裏面金属層ＢＥおよび基板１０の一部を除去することによって、溝ＳＣ１〜ＳＣ４を形成する。次に、図１１に示すように、裏面金属層ＢＥに対して、ＶＩＡホールＣＳ１〜ＣＳ４を完全に埋め込むように、半田層１４を形成し、半導体チップをパッケージに実装する。
【００６５】
以上の工程により、図１０〜図１１に示された第１の実施の形態の変形例２に係る半導体装置が得られる。
【００６６】
第１の実施の形態の変形例２に係る半導体装置の製造方法においては、ＶＩＡホールＣＳ１〜ＣＳ４から基板１０の端面に渡って、裏面金属層ＢＥおよび基板１０の一部を除去することによって、溝ＳＣ１〜ＳＣ４を形成して、ＦＥＴをパッケージにダイボンディングする際、ＶＩＡホールＣＳ１〜ＣＳ４内に存在する空気が熱膨張によりＶＩＡホールＣＳ１〜ＣＳ４から吐出され、この溝ＳＣ１〜ＳＣ４を通して抜けるようにすることで、基板１０と半田層１４との間に気泡の発生を防止することができる。
【００６７】
第１の実施の形態によれば、基板と半田層との間に気泡の発生を防止し、熱抵抗を低減化し、高周波特性の劣化および信頼性低下を防止するマイクロ波／ミリ波／サブミリ波帯の半導体装置を提供することができる。
【００６８】
[第２の実施の形態]
本発明の第２の実施の形態に係る半導体装置の模式的平面パターン構成は、図１２に示すように表される。また、図１２のＩＶ−ＩＶ線に沿う模式的断面構造は、図１３に示すように表され、図１２のＶ−Ｖ線に沿う模式的断面構造は、図１４に示すように表される。
【００６９】
第２の実施の形態に係る半導体装置は、図１２〜図１４に示すように、基板１０と、基板１０の第１表面上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域ＡＡと、活性領域ＡＡ上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、ゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向の窒化物系化合物半導体層１２上に配置され、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥと、ソース電極２０およびソース端子電極ＳＥ１〜ＳＥ４の下部に配置されたＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２と、基板１０の第１表面と反対側の第２表面に配置され、ソース電極２０およびソース端子電極ＳＥ１〜ＳＥ４に対してＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２を介して接続された裏面金属層ＢＥと、基板１０の第２表面のＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２から基板１０の端に渡って設けられた溝ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２〜ＳＣ４１，ＳＣ４２とを備える。
【００７０】
図１２〜図１４においては、ゲート電極２４とソース電極２０間、ゲート電極２４とドレイン電極２２間、およびゲート電極２４、ソース電極２０およびドレイン電極２２の下層のアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８が活性領域ＡＡを構成する。
【００７１】
第２の実施の形態において、ソース電極２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極ＳＥ１〜ＳＥ４の幅は、例えば、約１００μｍ程度である。
【００７２】
また、ＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２の形成幅は、例えば、約１０μｍ〜２０μｍ程度である。
【００７３】
また、基板１０の第２表面に設けられた溝ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２〜ＳＣ４１，ＳＣ４２は、基板１０の第２表面から基板１０の一部が除去されたことによって形成される。基板１０の第２表面が除去される層の厚さは、例えば、５μｍ〜３０μｍ程度である。
【００７４】
基板１０の第２表面に設けられた溝ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２〜ＳＣ４１，ＳＣ４２の深さは、例えば、１μｍ以上であり、幅は、例えば、１μｍ以上である。
【００７５】
図１４の構造に対して半田層１４を形成した模式的断面構造は、図１５に示すように表される。図１５に示すように、ＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２内に半田層１４が充填されている。
【００７６】
第２の実施の形態に係る半導体装置においては、ＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２から基板１０の端面に渡って溝ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２〜ＳＣ４１，ＳＣ４２を形成することによって、ＦＥＴをパッケージにダイボンディングする際、ＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２内に存在する空気が熱膨張によりＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２から吐出され、この溝ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２〜ＳＣ４１，ＳＣ４２を通して抜けるようにすることで、基板１０と半田層１４との間に気泡の発生を防止することができる。
【００７７】
第２の実施の形態においても、図４〜図７に示された第１の実施の形態に係る半導体装置の構成例１〜構成例４と同様の構成例を適用することはできる。
【００７８】
また、各部の構成は、第１の実施の形態に係る半導体装置と同様であるため、重複説明は省略する。
【００７９】
第２の実施の形態に係る半導体装置の製造方法は、ＶＩＡホールを形成する工程において、ＶＩＡホールは、ソース電極の下部にも基板を貫通して形成される点に特徴があり、その他の工程は、第１の実施の形態と同様であるため、重複説明は省略する。
【００８０】
図８に示された第１の実施の形態の変形例１と同様に、基板１０の第２表面に設けられた溝ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２〜ＳＣ４１，ＳＣ４２は、裏面金属層ＢＥが除去されたことによって形成されていても良い。
【００８１】
一方、図１０に示された第１の実施の形態の変形例２と同様に、基板１０の裏面から、例えば、ＲＩＥ技術を用いて、ソース電極２０およびソース端子電極ＳＥ１〜ＳＥ４の下部に基板１０を貫通するＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２を形成後、基板１０の裏面に裏面金属層ＢＥを真空蒸着技術などを用いて形成し、その後、基板１０の第２表面のＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２から基板１０の端に渡って、裏面金属層ＢＥおよび基板１０の一部を除去することによって、溝ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２〜ＳＣ４１，ＳＣ４２を形成しても良い。
【００８２】
第２の実施の形態によれば、基板と半田層との間に気泡の発生を防止し、熱抵抗を低減化し、高周波特性の劣化および信頼性低下を防止するマイクロ波／ミリ波／サブミリ波帯の半導体装置を提供することができる。
【００８３】
[その他の実施の形態]
上記のように、本発明は第１〜第２の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００８４】
なお、本発明の半導体装置としては、ＦＥＴ，ＨＥＭＴ，ＭＥＳＦＥＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子などにも適用できることは言うまでもない。
【００８５】
第１〜第２の実施の形態に係る半導体装置は、ＧａＮ系ＨＥＭＴの場合を主として説明したが、これに限定されるものではなく、ＧａＡｓ系ＨＥＭＴで構成されていても良い。この場合には、例えば、基板１０はＧａＡｓ基板で形成され、ＨＥＭＴ構造は、ＧａＡｓ層／アルミニウムガリウム砒素層（ＡｌyＧａ1-yＡｓ）（０．１≦ｙ≦１）で形成されていても良い。
【００８６】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００８７】
本発明の半導体装置は、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。
【符号の説明】
【００８８】
１０…基板
１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１６…２次元電子ガス（２ＤＥＧ）層
１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
２０…ソース電極
２２…ドレイン電極
２４…ゲート電極
２６…ソース領域
２８…ドレイン領域
ＣＳ１，ＣＳ２，…，ＣＳ４，ＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２…ＶＩＡホール
ＳＣ１，ＳＣ２，…，ＳＣ４，ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２〜ＳＣ４１，ＳＣ４２…溝
ＳＥ１，ＳＥ２，…，ＳＥ４…ソース端子電極
ＧＥ１,ＧＥ２,ＧＥ３…ゲート端子電極
ＤＥ…ドレイン端子電極
ＡＡ…活性領域
ＢＥ…裏面金属層
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、気泡の発生を防止し、熱抵抗を低減化する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＧａＮ（Gallium Nitride）などの化合物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、優れた高周波特性を有し、マイクロ波／ミリ波／サブミリ波帯で動作する半導体装置として広く実用化されている。
【０００３】
従来の半導体装置の模式的平面パターン構成は、図１６に示すように、例えば、ＳｉＣからなる基板１０と、基板１０上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０上に配置され、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極ＧＥ１，ＧＥ２，ＧＥ３、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４およびドレイン端子電極ＤＥと、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４に対してそれぞれ形成されたＶＩＡホールＣＳ１，ＣＳ２，…，ＣＳ４とを備える。
【０００４】
ＶＩＡホールを形成した一般的な半導体装置およびその製造方法については、既に開示されている（例えば、特許文献１参照。）。
【０００５】
図１６のＩ−Ｉ線の沿う模式的断面構造は、図１７に示すように表される。
【０００６】
ゲート電極２４、ソース電極２０およびドレイン電極２２が複数のフィンガー形状を有する部分は、図１６および図１７に示すように、ＡｌＧａＮ層１８と２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１６からなる活性領域ＡＡを形成する。２ＤＥＧ層１６は、ＡｌＧａＮ層１８とＧａＮエピタキシャル成長層１２との界面に形成される。ソース電極２０およびドレイン電極２２は、ＡｌＧａＮ層１８とオーミック接触を形成し、ゲート電極２４は、ＡｌＧａＮ層１８とショットキー（Schottky）接触を形成する。
【０００７】
図１６の例では、基板１０の一方の端にゲート端子電極ＧＥ１，ＧＥ２，ＧＥ３、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４が配置され、他方の端にドレイン端子電極ＤＥが配置される。
【０００８】
図１６および図１７に示すように、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４は、それぞれＶＩＡホールＣＳ１，ＣＳ２，…，ＣＳ４の内壁および基板１０の裏面に形成された接地用の裏面金属層ＢＥと接続されている。裏面金属層ＢＥは、例えばＴｉからなるバリア金属層と、バリア金属層上に形成され、Ａｕからなる接地用金属層から構成される。さらに、図１７に示すように、裏面金属層ＢＥに接触して、半田層１４ａが形成される。
【０００９】
ソース電極２０およびソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４に対して、このようなＶＩＡホールＣＳ１，ＣＳ２，…，ＣＳ４を形成する理由は、半導体装置の高周波特性に悪影響を及ぼす接地インダクタンスを低減するためである。
【００１０】
そして、基板１０上に設けた回路素子を接地する場合、基板１０に形成されたＶＩＡホールＣＳ１，ＣＳ２，…，ＣＳ４を介して、回路素子と裏面金属層ＢＥとが電気的に接続される。
【００１１】
尚、ゲート端子電極ＧＥ１，ＧＥ２，ＧＥ３は、ボンディングワイヤなどで周辺の半導体チップに接続され、また、ドレイン端子電極ＤＥも、ボンディングワイヤなどで周辺の半導体チップに接続される。
【００１２】
このようなＶＩＡアホールＣＳ１，ＣＳ２，…，ＣＳ４を備えたＦＥＴは接地インダクタンスの低減にとって有効な手段である。しかしながら、ＶＩＡホールＣＳ１，ＣＳ２，…，ＣＳ４を備えた基板１０をパッケージに半田層１４ａを用いてダイボンディングする際、ＶＩＡホールＣＳ１，ＣＳ２，…，ＣＳ４内の空気が閉じ込められ、気泡として残ってしまう。気泡は熱伝導度が極めて悪い。特に低熱抵抗が要求される高出力ＦＥＴにとってＦＥＴチップの基板１０とパッケージにダイボンディングする半田層１４ａとの間に存在する気泡は、熱抵抗の増大を招き、高出力ＦＥＴの高周波特性の劣化および信頼性が低下するという問題点がある。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平０８−７８４３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、基板と半田層との間に気泡の発生を防止し、熱抵抗を低減化し、高周波特性の劣化および信頼性低下を防止するマイクロ波／ミリ波／サブミリ波帯の半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明の一態様によれば、基板と、前記基板の第１表面上に配置された窒化物系化合物半導体層と、前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、前記活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、前記ソース端子電極の下部に前記基板を貫通して配置されたＶＩＡホールと、前記基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された裏面金属層と、前記基板の第２表面の前記ＶＩＡホールから前記基板の端に渡って設けられた溝とを備える半導体装置が提供される。
【００１６】
本発明の他の態様によれば、基板と、前記基板の第１表面上に配置された窒化物系化合物半導体層と、前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、前記活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、前記ソース電極および前記ソース端子電極の下部に前記基板を貫通して配置されたＶＩＡホールと、前記基板の第１表面と反対側の第２表面に配置され、前記ソース電極および前記ソース端子電極に対して前記ＶＩＡホールを介して接続された裏面金属層と、前記基板の第２表面の前記ＶＩＡホールから前記基板の端に渡って設けられた溝とを備える半導体装置が提供される。
【００１７】
本発明の他の態様によれば、基板の第１表面上に窒化物系化合物半導体層を形成する工程と、前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、前記活性領域上に、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極を形成する工程と、前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねてゲート端子電極、ソース端子電極およびドレイン端子電極を形成する工程と、前記ソース端子電極の下部に前記基板を貫通するＶＩＡホールを形成する工程と、前記基板の前記第１表面と反対側の第２表面に、前記ソース端子電極に対して前記ＶＩＡホールを介して接続される裏面金属層を形成する工程と、前記基板の第２表面の前記ＶＩＡホールから前記基板の端に渡って溝を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１８】
本発明によれば、基板と半田層との間に気泡の発生を防止し、熱抵抗を低減化し、高周波特性の劣化および信頼性低下を防止するマイクロ波／ミリ波／サブミリ波帯の半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図。
【図２】図１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図３】図２の構造に対して半田層を形成した模式的断面構造図。
【図４】本発明の第１の実施の形態に係る半導体装置の構成例１であって、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。
【図５】本発明の第１の実施の形態に係る半導体装置の構成例２であって、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。
【図６】本発明の第１の実施の形態に係る半導体装置の構成例３であって、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。
【図７】本発明の第１の実施の形態に係る半導体装置の構成例４であって、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。
【図８】本発明の第１の実施の形態の変形例１に係る半導体装置の模式的断面構造図。
【図９】図８の構造に対して半田層を形成した模式的断面構造図。
【図１０】本発明の第１の実施の形態の変形例２に係る半導体装置の模式的断面構造図。
【図１１】図１０の構造に対して半田層を形成した模式的断面構造図。
【図１２】本発明の第２の実施の形態に係る半導体装置の模式的平面パターン構成図。
【図１３】図１２のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１４】図１２のＶ−Ｖ線に沿う模式的断面構造図。
【図１５】図１４の構造に対して半田層を形成した模式的断面構造図。
【図１６】従来の半導体装置の模式的平面パターン構成図。
【図１７】図１６のＩ−Ｉ線の沿う模式的断面構造図。
【発明を実施するための形態】
【００２０】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００２１】
[第１の実施の形態]
（素子構造）
本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成は、図１に示すように表される。また、図１のＩＩ−ＩＩ線に沿う模式的断面構造は、図２に示すように表される。
【００２２】
第１の実施の形態に係る半導体装置は、図１〜図２に示すように、基板１０と、基板１０の第１表面上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域ＡＡと、活性領域ＡＡ上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、ゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向の窒化物系化合物半導体層１２上に配置され、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥと、ソース端子電極ＳＥ１〜ＳＥ４の下部に前記基板を貫通して配置されたＶＩＡホールＣＳ１〜ＣＳ４と、基板１０の第１表面と反対側の第２表面に配置され、ソース端子電極ＳＥ１〜ＳＥ４に対してＶＩＡホールＣＳ１〜ＣＳ４を介して接続された裏面金属層ＢＥと、基板１０の第２表面のＶＩＡホールＣＳ１〜ＣＳ４から基板１０の端に渡って設けられた溝ＳＣ１〜ＳＣ４とを備える。
【００２３】
図１〜図２においては、ゲート電極２４とソース電極２０間、ゲート電極２４とドレイン電極２２間、およびゲート電極２４、ソース電極２０およびドレイン電極２２の下層のアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８が活性領域ＡＡを構成する。
【００２４】
基板１０の第２表面に設けられた溝ＳＣ１〜ＳＣ４は、基板１０の第２表面が除去されたことによって形成されている。基板１０の第２表面が除去される層の厚さは、例えば、５μｍ〜３０μｍ程度である。
【００２５】
基板１０の第２表面に設けられた溝ＳＣ１〜ＳＣ４の深さは、例えば、１μｍ以上であり、幅は、例えば、１μｍ以上である。
【００２６】
図２の構造に対して半田層１４を形成した模式的断面構造は、図３に示すように表される。図３に示すように、ＶＩＡホールＣＳ１〜ＣＳ４内に半田層１４が充填されている。
【００２７】
本発明の第１の実施の形態に係る半導体装置においては、ＶＩＡホールＣＳ１〜ＣＳ４から基板１０の端面に渡って溝ＳＣ１〜ＳＣ４を形成することによって、ＦＥＴをパッケージにダイボンディングする際、ＶＩＡホールＣＳ１〜ＣＳ４内に存在する空気が熱膨張によりＶＩＡホールＣＳ１〜ＣＳ４から吐出され、この溝ＳＣ１〜ＳＣ４を通して抜けるようにすることで、基板１０と半田層１４との間に気泡の発生を防止することができる。
【００２８】
図１において、ＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図４〜図７に示される第１の実施の形態に係る半導体装置の構成例１〜構成例４に対応する。
【００２９】
（構造例１）
図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置の構成例１は、図４に示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上に配置されたソース電極２０，ゲート電極２４およびドレイン電極２２とを備える。窒化物系化合物半導体層１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１６が形成されている。図４に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００３０】
（構造例２）
図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置の構成例２は、図５に示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置されたソース領域２６およびドレイン領域２８と、ソース領域２６上に配置されたソース電極２０，窒化物系化合物半導体層１２上に配置されたゲート電極２４およびドレイン領域２８上に配置されたドレイン電極２２とを備える。窒化物系化合物半導体層１２とゲート電極２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図５に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
【００３１】
（構造例３）
図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置の構成例３は、図６に示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上に配置されたソース電極２０およびドレイン電極２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上のリセス部に配置されたゲート電極２４とを備える。窒化物系化合物半導体層１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８との界面には、２ＤＥＧ層１６が形成されている。図６に示す構成例３では、ＨＥＭＴが示されている。
【００３２】
（構造例４）
図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置の構成例４は、図７に示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上に配置されたソース電極２０およびドレイン電極２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上の２段リセス部に配置されたゲート電極２４とを備える。窒化物系化合物半導体層１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８との界面には、２ＤＥＧ層１６が形成されている。図７に示す構成例４では、ＨＥＭＴが示されている。
【００３３】
また、上記の実施形態においては、活性領域ＡＡ以外の窒化物系化合物半導体層１２を電気的に不活性な素子分離領域として用いているが、素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14 （ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
【００３４】
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
【００３５】
ソース電極２０およびドレイン電極２２は、例えば、Ｔｉ／Ａｌなどで形成される。
【００３６】
ゲート電極２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００３７】
裏面金属層ＢＥは、バリア金属層と、バリア金属層上に配置された接地用金属層を備えるが、図２においては、図示を省略している。バリア金属層は、例えば、Ｔｉ層若しくはＴｉ／Ｐｔ層からなり、接地用金属層は、例えば、Ａｕ層からなる。
【００３８】
したがって、裏面金属層ＢＥは、Ａｕ層、Ｔｉ／Ａｕ層、Ｔｉ／Ｗ／Ａｕ層、Ｔｉ／Ｐｔ／Ａｕ層の内、いずれかの構成を備えていても良い。裏面金属層ＢＥの厚さは、例えば、約５μｍ〜３０μｍ程度である。
【００３９】
基板１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備える。
【００４０】
なお、第１の実施の形態に係る半導体装置において、ゲート電極２４、ソース電極２０およびドレイン電極２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００４１】
また、ソース電極２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極ＳＥ１〜ＳＥ４の幅は、例えば、約１００μｍ程度である。
【００４２】
また、ＶＩＡホールＣＳ１〜ＣＳ４の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００４３】
（製造方法）
第１の実施の形態に係る半導体装置の製造方法は、基板１０の第１表面上に窒化物系化合物半導体層１２を形成する工程と、窒化物系化合物半導体層１２上に、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域ＡＡを形成する工程と、活性領域ＡＡ上に、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２を形成する工程と、ゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向の窒化物系化合物半導体層１２上に、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねてゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥを形成する工程と、ソース端子電極ＳＥ１〜ＳＥ４の下部に基板１０を貫通するＶＩＡホールＣＳ１〜ＣＳ４を形成する工程と、基板１０の第１表面と反対側の第２表面に、ソース端子電極ＳＥ１〜ＳＥ４に対してＶＩＡホールＣＳ１〜ＣＳ４を介して接続される裏面金属層ＢＥを形成する工程と、基板１０の第２表面のＶＩＡホールＣＳ１〜ＣＳ４から基板１０の端に渡って溝ＳＣ１〜ＳＣ４を形成する工程とを有する。
【００４４】
基板１０の第２表面に設けられた溝ＳＣ１〜ＳＣ４は、基板１０の第２表面から基板１０の一部が除去されたことによって形成されていても良い。
【００４５】
以下に、本発明の第１の実施の形態に係る半導体装置の製造方法を詳細に説明する。
【００４６】
（ａ）ＳｉＣ基板１０上にＴＭＧ（トリメチルガリウム）とアンモニアガスを流し、エピタキシャル成長によりＧａＮ層からなる窒化物系化合物半導体層１２を、例えば約１μｍ程度の厚さに形成する。
【００４７】
（ｂ）次に、ＴＭＡｌ（トリメチルアルミニウム）とアンモニアガスを流し、エピタキシャル成長により、例えばＡｌ組成比率約３０％程度のアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８を、例えば約２０ｎｍ〜１００ｎｍ程度の厚さに形成する。
【００４８】
（ｃ）次に、ソース電極２０、ドレイン電極２２をＴｉ／Ａｌなどを蒸着し、オーミック電極を形成する。
【００４９】
（ｄ）次に、ゲート電極２４をＮｉ／Ａｕなどを蒸着し、ショットキー電極を形成する。
【００５０】
（ｅ）次に、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）技術を用いて、基板１０を裏面から研磨し、薄層化する。ここで、薄層化された基板１０の厚さは、例えば約５０μｍ〜１００μｍである。
【００５１】
（ｆ）次に、基板１０の裏面から、例えば、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）技術を用いて、ソース端子電極ＳＥ１〜ＳＥ４の下部に基板１０を貫通するＶＩＡホールＣＳ１〜ＣＳ４を形成する。
【００５２】
（ｇ）次に、基板１０の第２表面のＶＩＡホールＣＳ１〜ＣＳ４から基板１０の端に渡って、溝ＳＣ１〜ＳＣ４を形成する。溝ＳＣ１〜ＳＣ４の形成工程においても、ＶＩＡホールＣＳ１〜ＣＳ４の形成工程と同様に、例えば、ＲＩＥ技術を用いることができる。
【００５３】
（ｈ）次に、基板１０の裏面に裏面金属層ＢＥを真空蒸着技術などを用いて形成する。これによって、ソース端子電極ＳＥ１〜ＳＥ４に対してＶＩＡホールＣＳ１〜ＣＳ４を介して、接地用の裏面金属層ＢＥが接続される。
【００５４】
（ｉ）次に、図３に示すように、裏面金属層ＢＥに対して、ＶＩＡホールＣＳ１〜ＣＳ４を完全に埋め込むように、半田層１４を形成し、半導体チップをパッケージに実装する。
【００５５】
以上の（ａ）〜（ｉ）の工程により、図１〜図３に示された第１の実施の形態に係る半導体装置が得られる。
【００５６】
第１の実施の形態に係る半導体装置の製造方法においては、ＶＩＡホールＣＳ１〜ＣＳ４から基板１０の端面に渡って溝ＳＣ１〜ＳＣ４を形成することによって、ＦＥＴをパッケージにダイボンディングする際、ＶＩＡホールＣＳ１〜ＣＳ４内に存在する空気が熱膨張によりＶＩＡホールＣＳ１〜ＣＳ４から吐出され、この溝ＳＣ１〜ＳＣ４を通して抜けるようにすることで、基板１０と半田層１４との間に気泡の発生を防止することができる。
【００５７】
（変形例１）
第１の実施の形態の変形例１に係る半導体装置の模式的断面構造は、図８に示すように表され、図８の構造に対して半田層１４を形成した模式的断面構造は、図９に示すように表される。
【００５８】
第１の実施の形態の変形例１に係る半導体装置においては、図８および図９に示すように、基板１０の第２表面に設けられた溝ＳＣ１〜ＳＣ４は、裏面金属層ＢＥが除去されたことによって形成されている。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００５９】
第１の実施の形態の変形例１に係る半導体装置の製造方法は、以下の点で第１の実施の形態と異なる。すなわち、基板１０の裏面から、例えば、ＲＩＥ技術を用いて、ソース端子電極ＳＥ１〜ＳＥ４の下部に基板１０を貫通するＶＩＡホールＣＳ１〜ＣＳ４を形成後、
基板１０の裏面に裏面金属層ＢＥを真空蒸着技術などを用いて形成する。その後、基板１０の第２表面のＶＩＡホールＣＳ１〜ＣＳ４から基板１０の端に渡って、裏面金属層ＢＥ
を除去することによって、溝ＳＣ１〜ＳＣ４を形成する。次に、図９に示すように、裏面金属層ＢＥに対して、ＶＩＡホールＣＳ１〜ＣＳ４を完全に埋め込むように、半田層１４を形成し、半導体チップをパッケージに実装する。
【００６０】
以上の工程により、図８〜図９に示された第１の実施の形態の変形例１に係る半導体装置が得られる。
【００６１】
第１の実施の形態の変形例１に係る半導体装置の製造方法においては、ＶＩＡホールＣＳ１〜ＣＳ４から基板１０の端面に渡って、裏面金属層ＢＥを除去することによって、溝ＳＣ１〜ＳＣ４を形成して、ＦＥＴをパッケージにダイボンディングする際、ＶＩＡホールＣＳ１〜ＣＳ４内に存在する空気が熱膨張によりＶＩＡホールＣＳ１〜ＣＳ４から吐出され、この溝ＳＣ１〜ＳＣ４を通して抜けるようにすることで、基板１０と半田層１４との間に気泡の発生を防止することができる。
【００６２】
（変形例２）
第１の実施の形態の変形例２に係る半導体装置の模式的断面構造は、図１０に示すように表され、図１０の構造に対して半田層１４を形成した模式的断面構造は、図１１に示すように表される。
【００６３】
第１の実施の形態の変形例２に係る半導体装置においては、図１０および図１１に示すように、基板１０の第２表面に設けられた溝ＳＣ１〜ＳＣ４は、裏面金属層ＢＥおよび基板１０の一部が除去されたことによって形成されている。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００６４】
第１の実施の形態の変形例２に係る半導体装置の製造方法は、以下の点で第１の実施の形態と異なる。すなわち、基板１０の裏面から、例えば、ＲＩＥ技術を用いて、ソース端子電極ＳＥ１〜ＳＥ４の下部に基板１０を貫通するＶＩＡホールＣＳ１〜ＣＳ４を形成後、
基板１０の裏面に裏面金属層ＢＥを真空蒸着技術などを用いて形成する。その後、基板１０の第２表面のＶＩＡホールＣＳ１〜ＣＳ４から基板１０の端に渡って、裏面金属層ＢＥおよび基板１０の一部を除去することによって、溝ＳＣ１〜ＳＣ４を形成する。次に、図１１に示すように、裏面金属層ＢＥに対して、ＶＩＡホールＣＳ１〜ＣＳ４を完全に埋め込むように、半田層１４を形成し、半導体チップをパッケージに実装する。
【００６５】
以上の工程により、図１０〜図１１に示された第１の実施の形態の変形例２に係る半導体装置が得られる。
【００６６】
第１の実施の形態の変形例２に係る半導体装置の製造方法においては、ＶＩＡホールＣＳ１〜ＣＳ４から基板１０の端面に渡って、裏面金属層ＢＥおよび基板１０の一部を除去することによって、溝ＳＣ１〜ＳＣ４を形成して、ＦＥＴをパッケージにダイボンディングする際、ＶＩＡホールＣＳ１〜ＣＳ４内に存在する空気が熱膨張によりＶＩＡホールＣＳ１〜ＣＳ４から吐出され、この溝ＳＣ１〜ＳＣ４を通して抜けるようにすることで、基板１０と半田層１４との間に気泡の発生を防止することができる。
【００６７】
第１の実施の形態によれば、基板と半田層との間に気泡の発生を防止し、熱抵抗を低減化し、高周波特性の劣化および信頼性低下を防止するマイクロ波／ミリ波／サブミリ波帯の半導体装置を提供することができる。
【００６８】
[第２の実施の形態]
本発明の第２の実施の形態に係る半導体装置の模式的平面パターン構成は、図１２に示すように表される。また、図１２のＩＶ−ＩＶ線に沿う模式的断面構造は、図１３に示すように表され、図１２のＶ−Ｖ線に沿う模式的断面構造は、図１４に示すように表される。
【００６９】
第２の実施の形態に係る半導体装置は、図１２〜図１４に示すように、基板１０と、基板１０の第１表面上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域ＡＡと、活性領域ＡＡ上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、ゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向の窒化物系化合物半導体層１２上に配置され、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥと、ソース電極２０およびソース端子電極ＳＥ１〜ＳＥ４の下部に配置されたＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２と、基板１０の第１表面と反対側の第２表面に配置され、ソース電極２０およびソース端子電極ＳＥ１〜ＳＥ４に対してＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２を介して接続された裏面金属層ＢＥと、基板１０の第２表面のＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２から基板１０の端に渡って設けられた溝ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２〜ＳＣ４１，ＳＣ４２とを備える。
【００７０】
図１２〜図１４においては、ゲート電極２４とソース電極２０間、ゲート電極２４とドレイン電極２２間、およびゲート電極２４、ソース電極２０およびドレイン電極２２の下層のアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８が活性領域ＡＡを構成する。
【００７１】
第２の実施の形態において、ソース電極２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極ＳＥ１〜ＳＥ４の幅は、例えば、約１００μｍ程度である。
【００７２】
また、ＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２の形成幅は、例えば、約１０μｍ〜２０μｍ程度である。
【００７３】
また、基板１０の第２表面に設けられた溝ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２〜ＳＣ４１，ＳＣ４２は、基板１０の第２表面から基板１０の一部が除去されたことによって形成される。基板１０の第２表面が除去される層の厚さは、例えば、５μｍ〜３０μｍ程度である。
【００７４】
基板１０の第２表面に設けられた溝ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２〜ＳＣ４１，ＳＣ４２の深さは、例えば、１μｍ以上であり、幅は、例えば、１μｍ以上である。
【００７５】
図１４の構造に対して半田層１４を形成した模式的断面構造は、図１５に示すように表される。図１５に示すように、ＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２内に半田層１４が充填されている。
【００７６】
第２の実施の形態に係る半導体装置においては、ＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２から基板１０の端面に渡って溝ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２〜ＳＣ４１，ＳＣ４２を形成することによって、ＦＥＴをパッケージにダイボンディングする際、ＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２内に存在する空気が熱膨張によりＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２から吐出され、この溝ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２〜ＳＣ４１，ＳＣ４２を通して抜けるようにすることで、基板１０と半田層１４との間に気泡の発生を防止することができる。
【００７７】
第２の実施の形態においても、図４〜図７に示された第１の実施の形態に係る半導体装置の構成例１〜構成例４と同様の構成例を適用することはできる。
【００７８】
また、各部の構成は、第１の実施の形態に係る半導体装置と同様であるため、重複説明は省略する。
【００７９】
第２の実施の形態に係る半導体装置の製造方法は、ＶＩＡホールを形成する工程において、ＶＩＡホールは、ソース電極の下部にも基板を貫通して形成される点に特徴があり、その他の工程は、第１の実施の形態と同様であるため、重複説明は省略する。
【００８０】
図８に示された第１の実施の形態の変形例１と同様に、基板１０の第２表面に設けられた溝ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２〜ＳＣ４１，ＳＣ４２は、裏面金属層ＢＥが除去されたことによって形成されていても良い。
【００８１】
一方、図１０に示された第１の実施の形態の変形例２と同様に、基板１０の裏面から、例えば、ＲＩＥ技術を用いて、ソース電極２０およびソース端子電極ＳＥ１〜ＳＥ４の下部に基板１０を貫通するＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２を形成後、基板１０の裏面に裏面金属層ＢＥを真空蒸着技術などを用いて形成し、その後、基板１０の第２表面のＶＩＡホールＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２から基板１０の端に渡って、裏面金属層ＢＥおよび基板１０の一部を除去することによって、溝ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２〜ＳＣ４１，ＳＣ４２を形成しても良い。
【００８２】
第２の実施の形態によれば、基板と半田層との間に気泡の発生を防止し、熱抵抗を低減化し、高周波特性の劣化および信頼性低下を防止するマイクロ波／ミリ波／サブミリ波帯の半導体装置を提供することができる。
【００８３】
[その他の実施の形態]
上記のように、本発明は第１〜第２の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００８４】
なお、本発明の半導体装置としては、ＦＥＴ，ＨＥＭＴ，ＭＥＳＦＥＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子などにも適用できることは言うまでもない。
【００８５】
第１〜第２の実施の形態に係る半導体装置は、ＧａＮ系ＨＥＭＴの場合を主として説明したが、これに限定されるものではなく、ＧａＡｓ系ＨＥＭＴで構成されていても良い。この場合には、例えば、基板１０はＧａＡｓ基板で形成され、ＨＥＭＴ構造は、ＧａＡｓ層／アルミニウムガリウム砒素層（ＡｌyＧａ1-yＡｓ）（０．１≦ｙ≦１）で形成されていても良い。
【００８６】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００８７】
本発明の半導体装置は、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。
【符号の説明】
【００８８】
１０…基板
１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１６…２次元電子ガス（２ＤＥＧ）層
１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
２０…ソース電極
２２…ドレイン電極
２４…ゲート電極
２６…ソース領域
２８…ドレイン領域
ＣＳ１，ＣＳ２，…，ＣＳ４，ＣＳ１１，ＣＳ１２，ＣＳ２１，ＣＳ２２〜ＣＳ４１，ＣＳ４２…ＶＩＡホール
ＳＣ１，ＳＣ２，…，ＳＣ４，ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２〜ＳＣ４１，ＳＣ４２…溝
ＳＥ１，ＳＥ２，…，ＳＥ４…ソース端子電極
ＧＥ１,ＧＥ２,ＧＥ３…ゲート端子電極
ＤＥ…ドレイン端子電極
ＡＡ…活性領域
ＢＥ…裏面金属層
【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１表面上に配置された窒化物系化合物半導体層と、
前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、
前記活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に前記基板を貫通して配置されたＶＩＡホールと、
前記基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された裏面金属層と、
前記基板の第２表面の前記ＶＩＡホールから前記基板の端に渡って設けられた溝と
を備えることを特徴とする半導体装置。
【請求項２】
前記基板の第２表面に設けられた前記溝は、前記裏面金属層が除去されたことによって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板の第２表面に設けられた前記溝は、前記基板の第２表面から前記基板が除去されたことによって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記基板の第２表面に設けられた前記溝は、前記基板の第２表面から前記裏面金属層および前記基板の一部が除去されたことによって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記基板の第２表面に設けられた前記溝の深さが１μｍ以上であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記基板の第２表面に設けられた前記溝の幅が１μｍ以上であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項７】
前記裏面金属層は、Ａｕ層、Ｔｉ／Ａｕ層、Ｔｉ／Ｗ／Ａｕ層、Ｔｉ／Ｐｔ／Ａｕ層の内、いずれかであることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備えることを特徴とする請求項１〜７の内、いずれか１項に記載の半導体装置。
【請求項９】
基板と、
前記基板の第１表面上に配置された窒化物系化合物半導体層と、
前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、
前記活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ソース電極および前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記基板の第１表面と反対側の第２表面に配置され、前前記ソース電極および記ソース端子電極に対して前記ＶＩＡホールを介して接続された裏面金属層と、
前記基板の第２表面の前記ＶＩＡホールから前記基板の端に渡って設けられた溝と
を備えることを特徴とする半導体装置。
【請求項１０】
前記基板の第２表面に設けられた前記溝は、前記裏面金属層が除去されたことによって形成されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記基板の第２表面に設けられた前記溝は、前記基板の第２表面から前記基板の一部が除去されたことによって形成されていることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記基板の第２表面に設けられた前記溝の深さが１μｍ以上であることを特徴とする請求項９〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記基板の第２表面に設けられた前記溝の幅が１μｍ以上であることを特徴とする請求項９〜１１のいずれか１項に記載の半導体装置。
【請求項１４】
前記裏面金属層は、Ａｕ層、Ｔｉ／Ａｕ層、Ｔｉ／Ｗ／Ａｕ層、Ｔｉ／Ｐｔ／Ａｕ層の内、いずれかであることを特徴とする請求項９〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備えることを特徴とする請求項９〜１４の内、いずれか１項に記載の半導体装置。
【請求項１６】
基板の第１表面上に窒化物系化合物半導体層を形成する工程と、
前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、
前記活性領域上に、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極を形成する工程と、
前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねてゲート端子電極、ソース端子電極およびドレイン端子電極を形成する工程と、
前記ソース端子電極の下部に前記基板を貫通するＶＩＡホールを形成する工程と、
前記基板の前記第１表面と反対側の第２表面に、前記ソース端子電極に対して前記ＶＩＡホールを介して接続される裏面金属層を形成する工程と、
前記基板の第２表面の前記ＶＩＡホールから前記基板の端に渡って溝を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１７】
前記ＶＩＡホールを形成する工程において、前記ＶＩＡホールは、前記ソース電極の下部にも前記基板を貫通して形成されることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記基板の第２表面に設けられた前記溝は、前記裏面金属層が除去されたことによって形成されていることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１９】
前記基板の第２表面に設けられた前記溝は、前記基板の第２表面から前記基板の一部が除去されたことによって形成されていることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項２０】
前記基板の第２表面に設けられた前記溝は、前記基板の第２表面から前記裏面金属層および前記基板の一部が除去されたことによって形成されていることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１】
基板と、
前記基板の第１表面上に配置された窒化物系化合物半導体層と、
前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、
前記活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に前記基板を貫通して配置されたＶＩＡホールと、
前記基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された裏面金属層と、
前記基板の第２表面の前記ＶＩＡホールから前記基板の端に渡って設けられた溝と
を備えることを特徴とする半導体装置。
【請求項２】
前記基板の第２表面に設けられた前記溝は、前記裏面金属層が除去されたことによって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板の第２表面に設けられた前記溝は、前記基板の第２表面から前記基板が除去されたことによって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記基板の第２表面に設けられた前記溝は、前記基板の第２表面から前記裏面金属層および前記基板の一部が除去されたことによって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記基板の第２表面に設けられた前記溝の深さが１μｍ以上であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記基板の第２表面に設けられた前記溝の幅が１μｍ以上であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項７】
前記裏面金属層は、Ａｕ層、Ｔｉ／Ａｕ層、Ｔｉ／Ｗ／Ａｕ層、Ｔｉ／Ｐｔ／Ａｕ層の内、いずれかであることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備えることを特徴とする請求項１〜７の内、いずれか１項に記載の半導体装置。
【請求項９】
基板と、
前記基板の第１表面上に配置された窒化物系化合物半導体層と、
前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、
前記活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ソース電極および前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記基板の第１表面と反対側の第２表面に配置され、前前記ソース電極および記ソース端子電極に対して前記ＶＩＡホールを介して接続された裏面金属層と、
前記基板の第２表面の前記ＶＩＡホールから前記基板の端に渡って設けられた溝と
を備えることを特徴とする半導体装置。
【請求項１０】
前記基板の第２表面に設けられた前記溝は、前記裏面金属層が除去されたことによって形成されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記基板の第２表面に設けられた前記溝は、前記基板の第２表面から前記基板の一部が除去されたことによって形成されていることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記基板の第２表面に設けられた前記溝の深さが１μｍ以上であることを特徴とする請求項９〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記基板の第２表面に設けられた前記溝の幅が１μｍ以上であることを特徴とする請求項９〜１１のいずれか１項に記載の半導体装置。
【請求項１４】
前記裏面金属層は、Ａｕ層、Ｔｉ／Ａｕ層、Ｔｉ／Ｗ／Ａｕ層、Ｔｉ／Ｐｔ／Ａｕ層の内、いずれかであることを特徴とする請求項９〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備えることを特徴とする請求項９〜１４の内、いずれか１項に記載の半導体装置。
【請求項１６】
基板の第１表面上に窒化物系化合物半導体層を形成する工程と、
前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、
前記活性領域上に、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極を形成する工程と、
前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねてゲート端子電極、ソース端子電極およびドレイン端子電極を形成する工程と、
前記ソース端子電極の下部に前記基板を貫通するＶＩＡホールを形成する工程と、
前記基板の前記第１表面と反対側の第２表面に、前記ソース端子電極に対して前記ＶＩＡホールを介して接続される裏面金属層を形成する工程と、
前記基板の第２表面の前記ＶＩＡホールから前記基板の端に渡って溝を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１７】
前記ＶＩＡホールを形成する工程において、前記ＶＩＡホールは、前記ソース電極の下部にも前記基板を貫通して形成されることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記基板の第２表面に設けられた前記溝は、前記裏面金属層が除去されたことによって形成されていることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１９】
前記基板の第２表面に設けられた前記溝は、前記基板の第２表面から前記基板の一部が除去されたことによって形成されていることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項２０】
前記基板の第２表面に設けられた前記溝は、前記基板の第２表面から前記裏面金属層および前記基板の一部が除去されたことによって形成されていることを特徴とする請求項１６に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１１−４０５９７（Ｐ２０１１−４０５９７Ａ）
【公開日】平成２３年２月２４日（２０１１．２．２４）
【国際特許分類】
【出願番号】特願２００９−１８７１０２（Ｐ２００９−１８７１０２）
【出願日】平成２１年８月１２日（２００９．８．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年２月２４日（２０１１．２．２４）
【国際特許分類】
【出願日】平成２１年８月１２日（２００９．８．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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