半導体装置およびその製造方法
【課題】 開口部が設けられ、当該開口部に二次元電子ガスで形成されるチャネルを備える縦型半導体装置の耐圧性能を向上させることを目的とする。
【解決手段】開口部２８が設けられたＧａＮ系積層体１５を備える縦型の半導体装置であって、ｎ型ＧａＮ系ドリフト層４／ｐ型ＧａＮ系バリア層６／ｎ型ＧａＮ系コンタクト層７、を備え、開口部を覆うように電子走行層２２および電子供給層２６を含む再成長層２７と、ソース電極Ｓと、再成長層上に位置するゲート電極Ｇとを備え、ゲート電極Ｇは、ｐ型ＧａＮバリア層の厚み範囲に対応する部分を覆い、かつ開口部の底部から離れた位置の壁面内で終端している。
【解決手段】開口部２８が設けられたＧａＮ系積層体１５を備える縦型の半導体装置であって、ｎ型ＧａＮ系ドリフト層４／ｐ型ＧａＮ系バリア層６／ｎ型ＧａＮ系コンタクト層７、を備え、開口部を覆うように電子走行層２２および電子供給層２６を含む再成長層２７と、ソース電極Ｓと、再成長層上に位置するゲート電極Ｇとを備え、ゲート電極Ｇは、ｐ型ＧａＮバリア層の厚み範囲に対応する部分を覆い、かつ開口部の底部から離れた位置の壁面内で終端している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大電力のスイッチングに用いられる、半導体装置およびその製造方法、とくに窒化物半導体のうちＧａＮ系半導体を用いた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作などの点で優れており、とくにＧａＮ系半導体を用いた縦型トランジスタは、大電力の制御用トランジスタとして注目されている。たとえばＧａＮ系半導体に開口部を設けて、その開口部の壁面に二次元電子ガス（２ＤＥＧ：２ Dimensional Electron Gas）のチャネルを含む再成長層を設けることで、移動度を高めオン抵抗を低くした縦型ＧａＮ系ＦＥＴの提案がなされている（特許文献１）。この縦型ＧａＮ系ＦＥＴでは、耐圧性能やピンチオフ特性を改善するためにｐ型ＧａＮバリア層などを配置する機構が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２８６９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の縦型ＧａＮ系ＦＥＴでは、上記ｐ型ＧａＮバリア層とｎ−ＧａＮドリフト層とのｐｎ接合に形成される空乏層により、確かに耐圧性能は向上されるかもしれない。しかし、開口部はｐ型ＧａＮバリア層を突き抜けてｎ−ＧａＮドリフト層内にまで届いている。このため、ゲート電極Ｇはｐ型ＧａＮバリア層を介在させずにドレイン電極に対向することになる。大電力用スイッチング素子に用いる場合、オフ動作には、ソース電極（グランド）とドレイン電極との間に数百Ｖ〜千数百Ｖの電圧が印加される。オフ動作時にはゲート電極にマイナス数Ｖ程度の電圧がかけられる。上記の高いソース−ドレイン間電圧のため、開口部の底とくに底の稜線（断面図ではコーナー）付近のｎ−ＧａＮドリフト層に電界集中が生じる。この結果、開口部の底の稜線の不可避的な凹凸等を起点に半導体の破壊が生じる。このような、開口部の底におけるオフ動作時の耐圧性能は、ｐ型バリア層では対応できない。
本発明は、開口部が設けられ、当該開口部にチャネルおよびゲート電極を備える縦型半導体装置において、オフ動作時の耐圧性能を向上させた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置である。この半導体装置は、ＧａＮ系積層体は、表層側へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を有し、開口部は表層からｎ型ＧａＮ系ドリフト層内にまで届いている。その開口部の壁面および底部を覆うように位置する、電子走行層および電子供給層を含む再成長層と、開口部の周囲において、ｎ型ＧａＮ系コンタクト層および再成長層に接するソース電極と、再成長層上に位置するゲート電極とを備える。そして、ゲート電極は、ｐ型バリア層の厚み範囲に対応する該再成長層の壁面の部分を覆い、かつ開口部の底部を覆う再成長層の底部から離れた位置の当該壁面内で終端していることを特徴とする。
【０００６】
縦型の半導体装置では、一方の主面（ＧａＮ系半導体層の表面）のソース電極と、そのソース電極に該ＧａＮ系半導体層を挟んで対向するドレイン電極との間に、数百ボルト〜千数百ボルトの高電圧が印加される。ソース電極はグランド電位に固定され、ドレイン電極に高電圧が印加される。またゲート電極は、チャネルの開閉のためにオフ時にマイナス数ボルト、たとえば−５Ｖに保持される。すなわちオフ動作時、ゲート電極が最低電位を保持する。ゲート電極とドレイン電極との間の距離は、ソース電極とドレイン電極との間の距離よりも小さく、オフ動作時には、ドレイン電極とゲート電極との間には、上記の−５Ｖ分だけ高くなった電圧がかかる。
上記の構成によれば、開口部の底部と壁面とが交差する稜線（縦断面図では角部）に外側で接する部分のｎ型ＧａＮ系ドリフト層に対して、ゲート電極は対面するように位置せず、距離をおいて離れている。また、上記稜線または角部に内側で嵌合するように位置する凸部はない。従来の装置では、最低電位を保持する凸部は、その凸部に接するように対面する部分のｎ型ＧａＮ系ドリフト層に対して、平板状の最低電位保持部である場合よりも強い電界集中を生じていた。上記のように、本発明の半導体装置のゲート電極には、このような角部に内側から嵌合する凸部はない。また、ゲート電極の端部とドレイン電極との距離も少し大きくなる。
このため、オフ動作時に従来のようなレベルの電界集中は生じず、ドレイン−ゲート間に高電圧が印加されても、上記稜線に接する部分のｎ型ＧａＮ系ドリフト層での電界集中は緩和される。この結果、当該箇所のｎ型ＧａＮ系ドリフト層に破壊が生じにくくなる。
なお、不純物の導電型ｎ型またはｐ型について、濃度は限定していないが、低濃度から高濃度の全範囲を含むものである。
【０００７】
開口部壁面におけるゲート電極の終端部を上記角部から距離をおいて配置することによるｎ型ＧａＮ系ドリフト層における電界集中の緩和の他に、ゲート電極、をｐ型ＧａＮ系バリア層に対応する壁面範囲を覆うことにより、次の作用を得ることができる。上記のｐ型ＧａＮ系バリア層は、（１）ピンチオフ特性の向上、および上述のように（２）逆方向の耐圧性能の確保、のために、ｎ型ＧａＮ系ドリフト層とｎ型ＧａＮ系コンタクト層との間に挿入されている。ｐ型ＧａＮ系バリア層は、（１）再成長層中の電子走行層のポテンシャルを高めることでピンチオフ特性を向上させ、かつ（２）逆バイアス時に空乏層をｎ型ＧａＮ系ドリフト層側に広く張ることで所定範囲の耐圧性能を得ることができる。開口部壁面におけるゲート電極の範囲を、ｐ型ＧａＮ系バリア層側のポテンシャルを高められた範囲の電子走行層について、オンオフ制御を行うことになるので、より良好なピンチオフ特性を得ることができる。
上記のゲート電極を開口部の上側に限定した配置したことによる耐圧性能の向上作用には、従来の開口底部におけるショットキーダイオード（ゲート電極／半導体層）よりも、上記開口底部を囲むｐｎダイオード（ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系ドリフト層）のほうが高耐圧であることによる作用も加算される。
【０００８】
再成長層の底部において、少なくとも再成長層の底部と壁面とが交差する稜線を覆うように位置するフィールドプレート電極を備えることができる。
上記のフィールドプレート電極によって、最低電位の保持部であるゲート電極を遮蔽して、定常的または偶発的な要因によって、ｎ型ＧａＮ系ドリフト層に局所的な電界集中が生じるのを防ぐことができる。
【０００９】
再成長層の底部とフィールドプレート電極との間に介在する絶縁膜をさらに備えることができる。
これによって、ｎ型ＧａＮ系ドリフト層内における電界集中をさらに安定して緩和することができる。
【００１０】
再成長層上であって、ゲート電極の下に、絶縁層を備えることができる。
ゲート電極下に絶縁層を配置することで、ゲートに正電圧を印加したときのゲートリーク電流を抑制できるため、大電流動作がしやすくなる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。
【００１１】
本発明の半導体装置の製造方法では、縦型のＧａＮ系半導体装置を製造する。この製造方法は、ｎ型ＧａＮ系ドリフト層上にｐ型ＧａＮ系バリア層を形成する工程と、ｐ型ＧａＮ系バリア層上にｎ型ＧａＮ系コンタクト層を形成する工程と、エッチングにより、表層から前記ｎ型ＧａＮ系ドリフト層内に届く開口部を形成する工程と、開口部の壁面および底部を覆うように、電子走行層および電子供給層を含む再成長層をエピタキシャル成長させる工程と、開口部の周囲に、ｎ型ＧａＮ系コンタクト層および再成長層に接するように、ソース電極を形成する工程と、再成長層上にゲート電極を形成する工程とを備える。そして、ゲート電極形成工程では、該ゲート電極を、ｐ型ＧａＮ系バリア層の厚み範囲に対応する該再成長層の壁面の部分を覆い、かつ再成長層の底部から離れた位置の当該壁面内で終端するように形成することを特徴とする。
【００１２】
上記の方法によって、簡単な製造方法の変更によって、上記の稜線または角部に接する部分のｎ型ＧａＮ系ドリフト層での電界集中が緩和される半導体装置を製造することができる。すなわち、稜線または角部を挟んで対面するゲート電極およびｎ型ＧａＮ系ドリフト層という形状上の放電容易化要因を回避することができる。ゲート電極の端部とドレイン電極との間の距離も少し増大する。
【００１３】
ゲート電極形成工程の前または後に、再成長層の底部を覆い、ゲート電極から間隔があくように、フィールドプレート電極を形成する工程を備えることができる。
これによっても、簡単に耐圧性能の高い半導体装置を簡単な製造方法によって得ることができる。
【００１４】
フィールドプレート形成工程では、フィールドプレート電極を形成する前に、再成長層の底部およびゲート電極の終端部、を覆うように絶縁膜を形成し、その後、該絶縁膜上に当該フィールドプレート電極を形成することができる。
この方法によって、さらに耐圧性能を安定化して向上させた半導体装置を簡単に製造することができるようになる。
【発明の効果】
【００１５】
本発明の半導体装置によれば、開口部が設けられ、当該開口部にチャネルおよびゲート電極を備える縦型半導体装置において、オフ動作時の耐圧性能を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である（図２のＩ−Ｉ線に沿う断面図）。
【図２】図１の縦型ＧａＮ系ＦＥＴの平面図である。
【図３】図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、支持基体上にオーミック接触するＧａＮ層を有する基板にコンタクト層までのエピタキシャル積層体を形成した状態を示す図である。
【図４】エッチングによって開口部を設けた状態を示す図である。
【図５】ＲＩＥによって開口部を設ける段階を示し、（ａ）はレジストパターンを配置した状態、（ｂ）はイオンを照射しながら開口を掘り下げて開口を拡大（後退）させてゆく状態、を示す図である。
【図６】開口部に、再成長層を形成した状態を示す図である。
【図７】再成長層上に絶縁膜を成長させた状態を示す図である。
【図８】図１に示す半導体装置の変形例を示し、本発明の実施の形態１に属する半導体装置の断面図である。
【図９】本発明の実施の形態２における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である。
【図１０】図９に示す半導体装置の変形例１を示し、本発明の実施の形態２に属する半導体装置の断面図である。
【図１１】図９に示す半導体装置の変形例２を示し、本発明の実施の形態２に属する半導体装置の断面図である。
【発明を実施するための形態】
【００１７】
（実施の形態１）
図１は、本発明の実施の形態１における縦型ＧａＮ系ＦＥＴ（半導体装置）１０の断面図である。縦型ＧａＮ系ＦＥＴ１０は、導電性のＧａＮ基板１と、その上にエピタキシャル成長した、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、を備える。このｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７は、連続して形成されたＧａＮ系積層体１５を構成する。ＧａＮ基板１の種類によっては、ＧａＮ基板１とｎ−型ＧａＮドリフト層４との間にＡｌＧａＮ層またはＧａＮ層からなるバッファ層を挿入してもよい。
なお、ＧａＮ基板１は、支持基体上にオーミック接触するＧａＮ層を有する基板であってもよいし、上述のように製品状態では、ＧａＮ基板等の相当の厚み部分が除去されてＧａＮ系積層体のエピタキシャル成長の下地膜としての薄いＧａＮ層のみが残った状態でもよい。これら、ＧａＮ基板、支持基体上にオーミック接触するＧａＮ層を有する基板、製品に薄く残された下地のＧａＮ層などを、単にＧａＮ基板と略称する場合もある。
また、ｐ型ＧａＮバリア層６は、本実施の形態ではｐ型ＧａＮバリア層としているが、ｐ型ＡｌＧａＮ層を用いてもよい。ＧａＮ系積層体１５を構成するその他の層についても、場合に応じて、ＧａＮ層を他のＧａＮ系半導体層としてよい。
【００１８】
ＧａＮ系積層体１５には、ｎ＋型ＧａＮコンタクト層７からｐ型ＧａＮバリア層６まで貫通してｎ−型ＧａＮドリフト層４内に至る開口部２８が設けられている。開口部２８は、壁面（側面）２８ａと底部２８ｂとで形成されている。その開口部２８の壁面２８ａおよび底部２８ｂと、ＧａＮ系積層体１５の表層（ｎ＋型ＧａＮコンタクト層７）とを被覆するように、エピタキシャル成長した再成長層２７が形成されている。再成長層２７は、ｉ(intrinsic)型ＧａＮ電子走行層２２およびＡｌＧａＮ電子供給層２６で構成される。ｉ型ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との間にＡｌＮ等の中間層を挿入してもよい。ソース電極Ｓは、ＧａＮ系積層体１５上において、再成長層２７、ｎ＋型コンタクト層７、およびｐ型ＧａＮバリア層６に電気的に接続する。図１では、ソース電極Ｓは、下方に延在して、その側面で再成長層２７の端面およびｎ＋型コンタクト層７に接触し、その先端部でｐ型ＧａＮコンタクト層７に接触して電気的接続を得ている。ドレイン電極ＤはＧａＮ基板１の裏面に位置する。
【００１９】
再成長層２７を覆って、ゲート電極Ｇの下に絶縁膜９が位置している。この絶縁膜９は、ゲート電極に正電圧を印加したときのゲートリーク電流を抑制するために配置されていて、大電流動作がしやすくなる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。ただし、この絶縁膜９は、なくてもよく、必須ではない。
【００２０】
動作オン時には、再成長層２７において、ｉ型ＧａＮ電子走行層２２内のＡｌＧａＮ電子供給層２６側の界面に、二次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）が生成する。格子定数の違いに起因する自然分極やピエゾ分極等によって二次元電子ガスがｉ型ＧａＮ電子走行層２２内のＡｌＧａＮ層側の界面に生じる。電子は、ソース電極Ｓからその二次元電子ガスを経てｎ−型ＧａＮドリフト層４からドレイン電極Ｄにいたる経路をとる。再成長層２７におけるｉ型ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６とは、同じ成長槽内で連続して成長されるため、界面における不純物準位等の密度は低く抑えられる。このため、開口部２８を設けて厚み方向に大電流を流す形態をとりながら、低いオン抵抗で大電流（面積当たり）を流すことができる。
【００２１】
本実施の形態におけるポイントは、ゲート電極Ｇの形状にある。ゲート電極Ｇは、ｐ型ＧａＮバリア層６の厚み範囲に対応する該再成長層２７の壁面の部分を覆い、かつ開口部の底部２８ｂを覆う再成長層２７の底部から離れた位置の当該壁面内に終端する。終端部ｇｅがゲート電極の開口部２８内の端である。終端部ｇｅは、開口部２８の底部２８ｂと壁面２８ａとが交差する稜線（図１では角部）Ｋから、図１において距離ｆだけ離れている。断面図で説明する場合、上記稜線は角部Ｋと呼ぶ。また、距離ｆについて、正確には、絶縁膜９における角部Ｋ対応する位置からの距離ｆというべきであるが、差異は小さいのでそれほど大きな影響がない場合は、両者を区別せずに角部Ｋとして説明する。距離ｆ以外の説明の場合にも、とくに厳格に区別しないと問題がある場合以外は、開口部２８の角部と、その角部に接する部分の再成長層２７または絶縁膜９の角部Ｋと、を区別しないで用いる。
【００２２】
上記のように、オフ動作時には、グランド電位に保持されるソース電極Ｓとドレイン電極Ｄとの間に、数百ボルト〜千数百ボルトの高電圧が印加される。またゲート電極は、チャネルの開閉のためにオフ時にマイナス数ボルト、たとえば−５Ｖに保持される。オフ動作時、ゲート電極が最低電位を保持する。
従来の開口部を持つ縦型半導体装置のように、ゲート電極Ｇが開口部２８の底部２８ｂおよび壁面２８ａを連続して隙間なく覆う構造では、上記電位の境界条件下で、稜線または角部Ｋに接する部分のｎ−型ＧａＮドリフト層４に大きな電界集中が生じる。このような従来の半導体装置では、ゲート電極は、上記稜線または角部に内側から嵌合する凸部を有する。角部Ｋに外側から接する部分のｎ−型ＧａＮドリフト層４では、電気力線は、角部Ｋの外側から内側に向かって絞られて、この角部Ｋにおいて密集して流れる形態をとる。このため、ゲート電極Ｇの最低電位を保持する凸部に接する部分のｎ型ＧａＮ系ドリフト層４に大きな電界集中が生じる。この電界集中によってこの部分のｐ型ＧａＮバリア層６が破壊される場合がある。
【００２３】
本実施の形態の半導体装置１０のゲート電極Ｇは、開口部２８の壁面２８ａ上で終端しており、終端部ｇｅは角部Ｋから距離ｆだけ離れている。すなわち最低電位保持部は、角部Ｋから少なくとも距離ｆだけ離れている。本実施の形態では、最低電位保持部であるゲート電極Ｇは、上記の角部Ｋに内側から嵌合する凸部を持たず、しかも角部Ｋから距離ｆだけ離れた位置に終端部ｇｅを有する。所定の距離ｆをとることで、角部に接する部分のｎ−型ＧａＮドリフト層４の電界集中は大きく緩和される。この結果、上記の稜線または角部Ｋに接する部分のｎ−型ＧａＮドリフト層４に大きな電界集中は生じず、高電圧に起因する絶縁破壊は生じにくくなる。
【００２４】
ｐ型ＧａＮバリア層６のｐ型不純物濃度は、１Ｅ１７ｃｍ−３〜１Ｅ１９ｃｍ−３程度とするのがよい。ｐ型不純物には、ＭｇなどのＧａＮ系半導体中にアクセプタを形成する不純物が用いられる。また、ｐ型ＧａＮバリア層６の厚みは、ｎ−型ＧａＮドリフト層の厚み等によって変わり、設計事項である。このため、厚み範囲は一概に決めることはできない。しかし、代表的な厚みについては、多くの仕様において用いられる厚みという点から、０．３μｍ〜１μｍ程度をあげることができる。これより薄いと、十分な耐圧性能やピンチオフ特性を得られないので、厚みの下限とみてもよい。このｐ型ＧａＮバリア層６は、この０．３μｍ〜１μｍ程度の厚みを持つことから、あまり高濃度のＭｇ濃度を含有させると、ｐ型ＧａＮバリア層６の端面に向かって直線的に移動してチャネルに悪影響（オン抵抗の増大）を及ぼす。また、チャネルＯＦＦ時のｎ−型ＧａＮドリフト層とのｐｎ接合での逆方向特性（耐圧性能）を劣化させる。
ｎ＋型ＧａＮコンタクト層７の厚みは、０．１μｍ〜０．６μｍ程度とするのがよい。ｎ＋型ＧａＮコンタクト層７の長さは、０．５μｍ以上５μｍ以下とするのがよい。
【００２５】
図２は、図１に示した縦型ＧａＮ系半導体装置１０の平面図であり、図１は本図におけるＩ−Ｉ線に沿う断面図である。図２によれば、開口部２８を六角形とし、またゲート電極Ｇの終端部ｇｅを六角形とし、ゲート配線１２を避けながら、その周囲をほぼソース電極Ｓで覆って、最密充填(ハニカム構造)とすることにより単位面積当たりのゲート電極周囲長を長く取れる。このような形状の面からも、オン抵抗を下げることができる。電流は、ソース電極Ｓから、直接に、またはｎ＋型ＧａＮコンタクト層７を経由して、再成長層２７内のチャネル（電子走行層２２）に入り、ｎ−型ＧａＮドリフト層４を経て、ドレイン電極Ｄへと流れる。ソース電極Ｓおよびその配線と、ゲート電極Ｇ、ゲート配線１２およびゲートパッド１３から構成されるゲート構成体とが、相互に干渉しないために、ソース配線は、図示しない層間絶縁膜上に設けられる。層間絶縁膜にはビアホールが設けられ、そのビアホールに充填された導電部を含むソース電極Ｓは、層間絶縁膜上のソース導電層（図示せず）と導電接続される。このような構造によって、ソース電極Ｓを含むソース構成体は、大電力用の素子に好適な、低い電気抵抗および高い移動度、を持つことができる。
上記の六角形のハニカム構造は、畝状にして、畝状の開口部を密に配置することでも、上記の面積当たりの開口部周囲長を大きくでき、この結果、電流密度を向上させることができる。この場合、ゲート電極Ｇの終端部ｇｅも壁面内に位置して畝に平行な形状をとることになる。
【００２６】
次に、本実施の形態における半導体装置１０の製造方法を説明する。図３に示すように、上記の意味のＧａＮ基板１の上に、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、の積層体１５を成長する。ＧａＮ基板１とｎ−型ＧａＮドリフト層４との間にＧａＮ系バッファ層（図示せず）を挿入してもよい。
上記の層の形成は、ＭＯＣＶＤ（有機金属化学気相成長）法などを用いるのがよい。たとえばＭＯＣＶＤ法で成長することで、結晶性の良好な積層体１５を形成できる。ＧａＮ基板１の形成において、導電性基板上に窒化ガリウム膜をＭＯＣＶＤ法によって成長させる場合、ガリウム原料として、トリメチルガリウムを用いる。窒素原料としては高純度アンモニアを用いる。キャリアガスとしては純化水素を用いる。高純度アンモニアの純度は９９．９９９％以上、純化水素の純度は９９．９９９９９５％以上である。ｎ型ドーパント（ドナー）のＳｉ原料には水素ベースのシランを用い、ｐ型ドーパント（アクセプタ）のＭｇ原料にはシクロペンタジエニルマグネシウムを用いるのがよい。
導電性基板としては、直径２インチの導電性窒化ガリウム基板を用いる。１０３０℃、１００Ｔｏｒｒで、アンモニアおよび水素の雰囲気中で、基板クリーニングを実施する。その後、１０５０℃に昇温して、２００Ｔｏｒｒ、Ｖ／ＩＩＩ比＝１５００で窒化ガリウム層を成長させる。上記の導電性基板上のＧａＮ層の形成は、ＧａＮ基板１の形成だけでなく、ＧａＮ基板１上の積層体１５の成長においても共通する方法である。
上記の方法で、ＧａＮ基板１上に、ｎ−型ＧａＮ層ドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、の順に成長する。
【００２７】
次に、図４に示すように、開口部２８をＲＩＥ（反応性イオンエッチング）によって形成する。図５（ａ）および（ｂ）に示すように、エピタキシャル層４，６，７の表面にレジストパターンＭ１を形成した後、ＲＩＥによって、レジストパターンＭ１をエッチングして後退させながら開口を広げて開口部２８を設ける。このＲＩＥ工程において、開口部２８の斜面、すなわち積層体１５の端面は、イオン照射を受けて損傷される。損傷部では、ダングリンドボンド、格子欠陥の高密度領域などが発生し、その損傷部にＲＩＥ装置由来または特定できていない部分からの導電性不純物が到達して富化が生じる。この損傷部の発生は、ドレインリーク電流の増大をもたらすので、修復する必要がある。水素やアンモニアを所定レベル含むことで、このあと説明する再成長層２７の成長時に、ダングリンドボンド等の修復、および不純物の除去や不活性化を得ることができる。
【００２８】
次いで、レジストパターンＭ１を除去し、ウエハを洗浄した後、当該ウエハをＭＯＣＶＤ装置に導入して、図６に示すように、アンドープＧａＮからなる電子走行層２２、およびアンドープＡｌＧａＮからなる電子供給層２６を含む再成長層２７を成長する。このアンドープＧａＮ層２２およびＡｌＧａＮ層２６の成長においては、（ＮＨ３＋Ｈ２）雰囲気において熱クリーニングを行い、引き続き（ＮＨ３＋Ｈ２）を導入しつつ有機金属原料を供給する。この再成長層２７の形成前の熱クリーニング時または形成時に、上記の損傷部の修復、導電性不純物の除去やパッシベーション化を進行させる。
次いで、上記ウエハをＭＯＣＶＤ装置から取り出し、図７に示すように、絶縁膜９を成長させる。その後、再びフォトリソグラフィと電子ビーム蒸着法を用いて、図１に示すように、ソース電極Ｓをエピタキシャル層表面に、ドレイン電極ＤをＧａＮ系基板１の裏面に形成する。
ゲート電極Ｇを形成する際、開口部２８には開口部底部２８ｂおよび角部Ｋを覆うようなレジストパターンを設けるのがよい。これによって、ゲート電極Ｇの終端部ｇｅが開口部の壁面２８ａ内にあるように、すなわち終端部ｇｅが角部Ｋから距離ｆをとるように形成できる。
【００２９】
＜図１の半導体装置に対する変形例＞
図８は、本発明の実施の形態の半導体装置１０であり、実施の形態１の変形例である。この変形例では、図１の半導体装置と異なり、再成長層２７を覆うゲート電極Ｇの下の絶縁膜がない。このように、絶縁膜がない場合にも、開口部の底部２８ｂから一定距離ｆをおいてゲート電極Ｇを終端させることで、角部Ｋに接する部分のｎ−型ＧａＮドリフト層４の絶縁破壊を避けることができる。
【００３０】
（実施の形態２）
図９は、本発明の実施の形態２における半導体装置を示す図である。本実施の形態における特徴は、開口部の底部２８ｂおよび角部Ｋにわたって、フィールドプレート電極３１を配置した点にある。このフィールドプレート電極３１は、グランド電位に保持してもよいし、電位を固定しなくてもよい。上記のフィールドプレート電極によって、最低電位の保持部であるゲート電極を遮蔽して電位分布を均等化することで、定常的または偶発的な要因によってｎ型ＧａＮ系ドリフト層に局所的な電界集中が生じるのを防ぐことができる。
フィールドプレート電極３１を設ける際およびゲート電極Ｇを設ける際、順次、レジストパターンを設けて、相互の距離ｆを確保するようにする。
その他の部分の構造および作用は、実施の形態１と共通する。
【００３１】
＜図９の半導体装置に対する変形例１および２＞
図１０は、本発明の実施の形態の半導体装置１０を示し、図９の半導体装置に対する変形例１である。変形例１では、フィールドプレート電極３１を開口部の角部Ｋに局在させて配置する。これによって、最も強い電界集中が生じる箇所を狙いうちしてフィールドプレート電極３１を配置することになる。図９の半導体装置の場合よりも小さな面積のフィールドプレート電極３１によってほぼ同等の耐圧性能向上を得ることができる。
【００３２】
図１１は、本発明の実施の形態の半導体装置１０を示し、図９の半導体装置に対する変形例２である。この変形例２では、フィールドプレート電極３１を、絶縁膜３３を介在させて、配置する。とくにゲート電極Ｇと当該フィールドプレート電極３１との間に介在させる。これによって、ゲート電極Ｇとフィールドプレート電極３１との間の絶縁を確保しながら、角部Ｋおよびゲート電極Ｇの端におけるｎ−型ＧａＮドリフト層４の絶縁破壊を生じにくくすることができる。
なお、実施の形態２およびその変形例においても、絶縁膜９を除くことができる。
【００３３】
上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【００３４】
本発明の半導体装置等によれば、開口部を有する縦型の半導体装置において、ゲート電極の形状および配置を限定することで、オフ時の耐圧性能を向上することができる。さらに開口部の少なくとも角部を含む底部にフィールドプレート電極を配置することで最低電位保持部のゲート電位を遮蔽して、安定して耐圧性能を確保することができる。
【符号の説明】
【００３５】
１ ＧａＮ基板、４ ｎ−型ＧａＮドリフト層、 ６ ｐ型ＧａＮバリア層、７ ｐ＋型ＧａＮ補助層、７ ｎ＋型ＧａＮコンタクト層、９ 絶縁膜、１０ 半導体装置（縦型ＧａＮ系ＦＥＴ）、１２ ゲート配線、１３ ゲートパッド、１５ ＧａＮ系積層体、２２ ＧａＮ電子走行層、２６ ＡｌＧａＮ電子供給層、 ２７ 再成長層、２８ 開口部、２８ａ 開口部壁面、２８ｂ 開口部底部、Ｄ ドレイン電極、ｆ ゲート電極終端部と角部との距離、Ｇ ゲート電極、ｇｅ：ゲート電極の底部側終端部、Ｋ 開口部の稜線または角部、Ｍ１ レジストパターン、Ｓ ソース電極。
【技術分野】
【０００１】
本発明は、大電力のスイッチングに用いられる、半導体装置およびその製造方法、とくに窒化物半導体のうちＧａＮ系半導体を用いた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作などの点で優れており、とくにＧａＮ系半導体を用いた縦型トランジスタは、大電力の制御用トランジスタとして注目されている。たとえばＧａＮ系半導体に開口部を設けて、その開口部の壁面に二次元電子ガス（２ＤＥＧ：２ Dimensional Electron Gas）のチャネルを含む再成長層を設けることで、移動度を高めオン抵抗を低くした縦型ＧａＮ系ＦＥＴの提案がなされている（特許文献１）。この縦型ＧａＮ系ＦＥＴでは、耐圧性能やピンチオフ特性を改善するためにｐ型ＧａＮバリア層などを配置する機構が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２８６９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の縦型ＧａＮ系ＦＥＴでは、上記ｐ型ＧａＮバリア層とｎ−ＧａＮドリフト層とのｐｎ接合に形成される空乏層により、確かに耐圧性能は向上されるかもしれない。しかし、開口部はｐ型ＧａＮバリア層を突き抜けてｎ−ＧａＮドリフト層内にまで届いている。このため、ゲート電極Ｇはｐ型ＧａＮバリア層を介在させずにドレイン電極に対向することになる。大電力用スイッチング素子に用いる場合、オフ動作には、ソース電極（グランド）とドレイン電極との間に数百Ｖ〜千数百Ｖの電圧が印加される。オフ動作時にはゲート電極にマイナス数Ｖ程度の電圧がかけられる。上記の高いソース−ドレイン間電圧のため、開口部の底とくに底の稜線（断面図ではコーナー）付近のｎ−ＧａＮドリフト層に電界集中が生じる。この結果、開口部の底の稜線の不可避的な凹凸等を起点に半導体の破壊が生じる。このような、開口部の底におけるオフ動作時の耐圧性能は、ｐ型バリア層では対応できない。
本発明は、開口部が設けられ、当該開口部にチャネルおよびゲート電極を備える縦型半導体装置において、オフ動作時の耐圧性能を向上させた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置である。この半導体装置は、ＧａＮ系積層体は、表層側へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を有し、開口部は表層からｎ型ＧａＮ系ドリフト層内にまで届いている。その開口部の壁面および底部を覆うように位置する、電子走行層および電子供給層を含む再成長層と、開口部の周囲において、ｎ型ＧａＮ系コンタクト層および再成長層に接するソース電極と、再成長層上に位置するゲート電極とを備える。そして、ゲート電極は、ｐ型バリア層の厚み範囲に対応する該再成長層の壁面の部分を覆い、かつ開口部の底部を覆う再成長層の底部から離れた位置の当該壁面内で終端していることを特徴とする。
【０００６】
縦型の半導体装置では、一方の主面（ＧａＮ系半導体層の表面）のソース電極と、そのソース電極に該ＧａＮ系半導体層を挟んで対向するドレイン電極との間に、数百ボルト〜千数百ボルトの高電圧が印加される。ソース電極はグランド電位に固定され、ドレイン電極に高電圧が印加される。またゲート電極は、チャネルの開閉のためにオフ時にマイナス数ボルト、たとえば−５Ｖに保持される。すなわちオフ動作時、ゲート電極が最低電位を保持する。ゲート電極とドレイン電極との間の距離は、ソース電極とドレイン電極との間の距離よりも小さく、オフ動作時には、ドレイン電極とゲート電極との間には、上記の−５Ｖ分だけ高くなった電圧がかかる。
上記の構成によれば、開口部の底部と壁面とが交差する稜線（縦断面図では角部）に外側で接する部分のｎ型ＧａＮ系ドリフト層に対して、ゲート電極は対面するように位置せず、距離をおいて離れている。また、上記稜線または角部に内側で嵌合するように位置する凸部はない。従来の装置では、最低電位を保持する凸部は、その凸部に接するように対面する部分のｎ型ＧａＮ系ドリフト層に対して、平板状の最低電位保持部である場合よりも強い電界集中を生じていた。上記のように、本発明の半導体装置のゲート電極には、このような角部に内側から嵌合する凸部はない。また、ゲート電極の端部とドレイン電極との距離も少し大きくなる。
このため、オフ動作時に従来のようなレベルの電界集中は生じず、ドレイン−ゲート間に高電圧が印加されても、上記稜線に接する部分のｎ型ＧａＮ系ドリフト層での電界集中は緩和される。この結果、当該箇所のｎ型ＧａＮ系ドリフト層に破壊が生じにくくなる。
なお、不純物の導電型ｎ型またはｐ型について、濃度は限定していないが、低濃度から高濃度の全範囲を含むものである。
【０００７】
開口部壁面におけるゲート電極の終端部を上記角部から距離をおいて配置することによるｎ型ＧａＮ系ドリフト層における電界集中の緩和の他に、ゲート電極、をｐ型ＧａＮ系バリア層に対応する壁面範囲を覆うことにより、次の作用を得ることができる。上記のｐ型ＧａＮ系バリア層は、（１）ピンチオフ特性の向上、および上述のように（２）逆方向の耐圧性能の確保、のために、ｎ型ＧａＮ系ドリフト層とｎ型ＧａＮ系コンタクト層との間に挿入されている。ｐ型ＧａＮ系バリア層は、（１）再成長層中の電子走行層のポテンシャルを高めることでピンチオフ特性を向上させ、かつ（２）逆バイアス時に空乏層をｎ型ＧａＮ系ドリフト層側に広く張ることで所定範囲の耐圧性能を得ることができる。開口部壁面におけるゲート電極の範囲を、ｐ型ＧａＮ系バリア層側のポテンシャルを高められた範囲の電子走行層について、オンオフ制御を行うことになるので、より良好なピンチオフ特性を得ることができる。
上記のゲート電極を開口部の上側に限定した配置したことによる耐圧性能の向上作用には、従来の開口底部におけるショットキーダイオード（ゲート電極／半導体層）よりも、上記開口底部を囲むｐｎダイオード（ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系ドリフト層）のほうが高耐圧であることによる作用も加算される。
【０００８】
再成長層の底部において、少なくとも再成長層の底部と壁面とが交差する稜線を覆うように位置するフィールドプレート電極を備えることができる。
上記のフィールドプレート電極によって、最低電位の保持部であるゲート電極を遮蔽して、定常的または偶発的な要因によって、ｎ型ＧａＮ系ドリフト層に局所的な電界集中が生じるのを防ぐことができる。
【０００９】
再成長層の底部とフィールドプレート電極との間に介在する絶縁膜をさらに備えることができる。
これによって、ｎ型ＧａＮ系ドリフト層内における電界集中をさらに安定して緩和することができる。
【００１０】
再成長層上であって、ゲート電極の下に、絶縁層を備えることができる。
ゲート電極下に絶縁層を配置することで、ゲートに正電圧を印加したときのゲートリーク電流を抑制できるため、大電流動作がしやすくなる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。
【００１１】
本発明の半導体装置の製造方法では、縦型のＧａＮ系半導体装置を製造する。この製造方法は、ｎ型ＧａＮ系ドリフト層上にｐ型ＧａＮ系バリア層を形成する工程と、ｐ型ＧａＮ系バリア層上にｎ型ＧａＮ系コンタクト層を形成する工程と、エッチングにより、表層から前記ｎ型ＧａＮ系ドリフト層内に届く開口部を形成する工程と、開口部の壁面および底部を覆うように、電子走行層および電子供給層を含む再成長層をエピタキシャル成長させる工程と、開口部の周囲に、ｎ型ＧａＮ系コンタクト層および再成長層に接するように、ソース電極を形成する工程と、再成長層上にゲート電極を形成する工程とを備える。そして、ゲート電極形成工程では、該ゲート電極を、ｐ型ＧａＮ系バリア層の厚み範囲に対応する該再成長層の壁面の部分を覆い、かつ再成長層の底部から離れた位置の当該壁面内で終端するように形成することを特徴とする。
【００１２】
上記の方法によって、簡単な製造方法の変更によって、上記の稜線または角部に接する部分のｎ型ＧａＮ系ドリフト層での電界集中が緩和される半導体装置を製造することができる。すなわち、稜線または角部を挟んで対面するゲート電極およびｎ型ＧａＮ系ドリフト層という形状上の放電容易化要因を回避することができる。ゲート電極の端部とドレイン電極との間の距離も少し増大する。
【００１３】
ゲート電極形成工程の前または後に、再成長層の底部を覆い、ゲート電極から間隔があくように、フィールドプレート電極を形成する工程を備えることができる。
これによっても、簡単に耐圧性能の高い半導体装置を簡単な製造方法によって得ることができる。
【００１４】
フィールドプレート形成工程では、フィールドプレート電極を形成する前に、再成長層の底部およびゲート電極の終端部、を覆うように絶縁膜を形成し、その後、該絶縁膜上に当該フィールドプレート電極を形成することができる。
この方法によって、さらに耐圧性能を安定化して向上させた半導体装置を簡単に製造することができるようになる。
【発明の効果】
【００１５】
本発明の半導体装置によれば、開口部が設けられ、当該開口部にチャネルおよびゲート電極を備える縦型半導体装置において、オフ動作時の耐圧性能を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である（図２のＩ−Ｉ線に沿う断面図）。
【図２】図１の縦型ＧａＮ系ＦＥＴの平面図である。
【図３】図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、支持基体上にオーミック接触するＧａＮ層を有する基板にコンタクト層までのエピタキシャル積層体を形成した状態を示す図である。
【図４】エッチングによって開口部を設けた状態を示す図である。
【図５】ＲＩＥによって開口部を設ける段階を示し、（ａ）はレジストパターンを配置した状態、（ｂ）はイオンを照射しながら開口を掘り下げて開口を拡大（後退）させてゆく状態、を示す図である。
【図６】開口部に、再成長層を形成した状態を示す図である。
【図７】再成長層上に絶縁膜を成長させた状態を示す図である。
【図８】図１に示す半導体装置の変形例を示し、本発明の実施の形態１に属する半導体装置の断面図である。
【図９】本発明の実施の形態２における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である。
【図１０】図９に示す半導体装置の変形例１を示し、本発明の実施の形態２に属する半導体装置の断面図である。
【図１１】図９に示す半導体装置の変形例２を示し、本発明の実施の形態２に属する半導体装置の断面図である。
【発明を実施するための形態】
【００１７】
（実施の形態１）
図１は、本発明の実施の形態１における縦型ＧａＮ系ＦＥＴ（半導体装置）１０の断面図である。縦型ＧａＮ系ＦＥＴ１０は、導電性のＧａＮ基板１と、その上にエピタキシャル成長した、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、を備える。このｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７は、連続して形成されたＧａＮ系積層体１５を構成する。ＧａＮ基板１の種類によっては、ＧａＮ基板１とｎ−型ＧａＮドリフト層４との間にＡｌＧａＮ層またはＧａＮ層からなるバッファ層を挿入してもよい。
なお、ＧａＮ基板１は、支持基体上にオーミック接触するＧａＮ層を有する基板であってもよいし、上述のように製品状態では、ＧａＮ基板等の相当の厚み部分が除去されてＧａＮ系積層体のエピタキシャル成長の下地膜としての薄いＧａＮ層のみが残った状態でもよい。これら、ＧａＮ基板、支持基体上にオーミック接触するＧａＮ層を有する基板、製品に薄く残された下地のＧａＮ層などを、単にＧａＮ基板と略称する場合もある。
また、ｐ型ＧａＮバリア層６は、本実施の形態ではｐ型ＧａＮバリア層としているが、ｐ型ＡｌＧａＮ層を用いてもよい。ＧａＮ系積層体１５を構成するその他の層についても、場合に応じて、ＧａＮ層を他のＧａＮ系半導体層としてよい。
【００１８】
ＧａＮ系積層体１５には、ｎ＋型ＧａＮコンタクト層７からｐ型ＧａＮバリア層６まで貫通してｎ−型ＧａＮドリフト層４内に至る開口部２８が設けられている。開口部２８は、壁面（側面）２８ａと底部２８ｂとで形成されている。その開口部２８の壁面２８ａおよび底部２８ｂと、ＧａＮ系積層体１５の表層（ｎ＋型ＧａＮコンタクト層７）とを被覆するように、エピタキシャル成長した再成長層２７が形成されている。再成長層２７は、ｉ(intrinsic)型ＧａＮ電子走行層２２およびＡｌＧａＮ電子供給層２６で構成される。ｉ型ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との間にＡｌＮ等の中間層を挿入してもよい。ソース電極Ｓは、ＧａＮ系積層体１５上において、再成長層２７、ｎ＋型コンタクト層７、およびｐ型ＧａＮバリア層６に電気的に接続する。図１では、ソース電極Ｓは、下方に延在して、その側面で再成長層２７の端面およびｎ＋型コンタクト層７に接触し、その先端部でｐ型ＧａＮコンタクト層７に接触して電気的接続を得ている。ドレイン電極ＤはＧａＮ基板１の裏面に位置する。
【００１９】
再成長層２７を覆って、ゲート電極Ｇの下に絶縁膜９が位置している。この絶縁膜９は、ゲート電極に正電圧を印加したときのゲートリーク電流を抑制するために配置されていて、大電流動作がしやすくなる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。ただし、この絶縁膜９は、なくてもよく、必須ではない。
【００２０】
動作オン時には、再成長層２７において、ｉ型ＧａＮ電子走行層２２内のＡｌＧａＮ電子供給層２６側の界面に、二次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）が生成する。格子定数の違いに起因する自然分極やピエゾ分極等によって二次元電子ガスがｉ型ＧａＮ電子走行層２２内のＡｌＧａＮ層側の界面に生じる。電子は、ソース電極Ｓからその二次元電子ガスを経てｎ−型ＧａＮドリフト層４からドレイン電極Ｄにいたる経路をとる。再成長層２７におけるｉ型ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６とは、同じ成長槽内で連続して成長されるため、界面における不純物準位等の密度は低く抑えられる。このため、開口部２８を設けて厚み方向に大電流を流す形態をとりながら、低いオン抵抗で大電流（面積当たり）を流すことができる。
【００２１】
本実施の形態におけるポイントは、ゲート電極Ｇの形状にある。ゲート電極Ｇは、ｐ型ＧａＮバリア層６の厚み範囲に対応する該再成長層２７の壁面の部分を覆い、かつ開口部の底部２８ｂを覆う再成長層２７の底部から離れた位置の当該壁面内に終端する。終端部ｇｅがゲート電極の開口部２８内の端である。終端部ｇｅは、開口部２８の底部２８ｂと壁面２８ａとが交差する稜線（図１では角部）Ｋから、図１において距離ｆだけ離れている。断面図で説明する場合、上記稜線は角部Ｋと呼ぶ。また、距離ｆについて、正確には、絶縁膜９における角部Ｋ対応する位置からの距離ｆというべきであるが、差異は小さいのでそれほど大きな影響がない場合は、両者を区別せずに角部Ｋとして説明する。距離ｆ以外の説明の場合にも、とくに厳格に区別しないと問題がある場合以外は、開口部２８の角部と、その角部に接する部分の再成長層２７または絶縁膜９の角部Ｋと、を区別しないで用いる。
【００２２】
上記のように、オフ動作時には、グランド電位に保持されるソース電極Ｓとドレイン電極Ｄとの間に、数百ボルト〜千数百ボルトの高電圧が印加される。またゲート電極は、チャネルの開閉のためにオフ時にマイナス数ボルト、たとえば−５Ｖに保持される。オフ動作時、ゲート電極が最低電位を保持する。
従来の開口部を持つ縦型半導体装置のように、ゲート電極Ｇが開口部２８の底部２８ｂおよび壁面２８ａを連続して隙間なく覆う構造では、上記電位の境界条件下で、稜線または角部Ｋに接する部分のｎ−型ＧａＮドリフト層４に大きな電界集中が生じる。このような従来の半導体装置では、ゲート電極は、上記稜線または角部に内側から嵌合する凸部を有する。角部Ｋに外側から接する部分のｎ−型ＧａＮドリフト層４では、電気力線は、角部Ｋの外側から内側に向かって絞られて、この角部Ｋにおいて密集して流れる形態をとる。このため、ゲート電極Ｇの最低電位を保持する凸部に接する部分のｎ型ＧａＮ系ドリフト層４に大きな電界集中が生じる。この電界集中によってこの部分のｐ型ＧａＮバリア層６が破壊される場合がある。
【００２３】
本実施の形態の半導体装置１０のゲート電極Ｇは、開口部２８の壁面２８ａ上で終端しており、終端部ｇｅは角部Ｋから距離ｆだけ離れている。すなわち最低電位保持部は、角部Ｋから少なくとも距離ｆだけ離れている。本実施の形態では、最低電位保持部であるゲート電極Ｇは、上記の角部Ｋに内側から嵌合する凸部を持たず、しかも角部Ｋから距離ｆだけ離れた位置に終端部ｇｅを有する。所定の距離ｆをとることで、角部に接する部分のｎ−型ＧａＮドリフト層４の電界集中は大きく緩和される。この結果、上記の稜線または角部Ｋに接する部分のｎ−型ＧａＮドリフト層４に大きな電界集中は生じず、高電圧に起因する絶縁破壊は生じにくくなる。
【００２４】
ｐ型ＧａＮバリア層６のｐ型不純物濃度は、１Ｅ１７ｃｍ−３〜１Ｅ１９ｃｍ−３程度とするのがよい。ｐ型不純物には、ＭｇなどのＧａＮ系半導体中にアクセプタを形成する不純物が用いられる。また、ｐ型ＧａＮバリア層６の厚みは、ｎ−型ＧａＮドリフト層の厚み等によって変わり、設計事項である。このため、厚み範囲は一概に決めることはできない。しかし、代表的な厚みについては、多くの仕様において用いられる厚みという点から、０．３μｍ〜１μｍ程度をあげることができる。これより薄いと、十分な耐圧性能やピンチオフ特性を得られないので、厚みの下限とみてもよい。このｐ型ＧａＮバリア層６は、この０．３μｍ〜１μｍ程度の厚みを持つことから、あまり高濃度のＭｇ濃度を含有させると、ｐ型ＧａＮバリア層６の端面に向かって直線的に移動してチャネルに悪影響（オン抵抗の増大）を及ぼす。また、チャネルＯＦＦ時のｎ−型ＧａＮドリフト層とのｐｎ接合での逆方向特性（耐圧性能）を劣化させる。
ｎ＋型ＧａＮコンタクト層７の厚みは、０．１μｍ〜０．６μｍ程度とするのがよい。ｎ＋型ＧａＮコンタクト層７の長さは、０．５μｍ以上５μｍ以下とするのがよい。
【００２５】
図２は、図１に示した縦型ＧａＮ系半導体装置１０の平面図であり、図１は本図におけるＩ−Ｉ線に沿う断面図である。図２によれば、開口部２８を六角形とし、またゲート電極Ｇの終端部ｇｅを六角形とし、ゲート配線１２を避けながら、その周囲をほぼソース電極Ｓで覆って、最密充填(ハニカム構造)とすることにより単位面積当たりのゲート電極周囲長を長く取れる。このような形状の面からも、オン抵抗を下げることができる。電流は、ソース電極Ｓから、直接に、またはｎ＋型ＧａＮコンタクト層７を経由して、再成長層２７内のチャネル（電子走行層２２）に入り、ｎ−型ＧａＮドリフト層４を経て、ドレイン電極Ｄへと流れる。ソース電極Ｓおよびその配線と、ゲート電極Ｇ、ゲート配線１２およびゲートパッド１３から構成されるゲート構成体とが、相互に干渉しないために、ソース配線は、図示しない層間絶縁膜上に設けられる。層間絶縁膜にはビアホールが設けられ、そのビアホールに充填された導電部を含むソース電極Ｓは、層間絶縁膜上のソース導電層（図示せず）と導電接続される。このような構造によって、ソース電極Ｓを含むソース構成体は、大電力用の素子に好適な、低い電気抵抗および高い移動度、を持つことができる。
上記の六角形のハニカム構造は、畝状にして、畝状の開口部を密に配置することでも、上記の面積当たりの開口部周囲長を大きくでき、この結果、電流密度を向上させることができる。この場合、ゲート電極Ｇの終端部ｇｅも壁面内に位置して畝に平行な形状をとることになる。
【００２６】
次に、本実施の形態における半導体装置１０の製造方法を説明する。図３に示すように、上記の意味のＧａＮ基板１の上に、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、の積層体１５を成長する。ＧａＮ基板１とｎ−型ＧａＮドリフト層４との間にＧａＮ系バッファ層（図示せず）を挿入してもよい。
上記の層の形成は、ＭＯＣＶＤ（有機金属化学気相成長）法などを用いるのがよい。たとえばＭＯＣＶＤ法で成長することで、結晶性の良好な積層体１５を形成できる。ＧａＮ基板１の形成において、導電性基板上に窒化ガリウム膜をＭＯＣＶＤ法によって成長させる場合、ガリウム原料として、トリメチルガリウムを用いる。窒素原料としては高純度アンモニアを用いる。キャリアガスとしては純化水素を用いる。高純度アンモニアの純度は９９．９９９％以上、純化水素の純度は９９．９９９９９５％以上である。ｎ型ドーパント（ドナー）のＳｉ原料には水素ベースのシランを用い、ｐ型ドーパント（アクセプタ）のＭｇ原料にはシクロペンタジエニルマグネシウムを用いるのがよい。
導電性基板としては、直径２インチの導電性窒化ガリウム基板を用いる。１０３０℃、１００Ｔｏｒｒで、アンモニアおよび水素の雰囲気中で、基板クリーニングを実施する。その後、１０５０℃に昇温して、２００Ｔｏｒｒ、Ｖ／ＩＩＩ比＝１５００で窒化ガリウム層を成長させる。上記の導電性基板上のＧａＮ層の形成は、ＧａＮ基板１の形成だけでなく、ＧａＮ基板１上の積層体１５の成長においても共通する方法である。
上記の方法で、ＧａＮ基板１上に、ｎ−型ＧａＮ層ドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、の順に成長する。
【００２７】
次に、図４に示すように、開口部２８をＲＩＥ（反応性イオンエッチング）によって形成する。図５（ａ）および（ｂ）に示すように、エピタキシャル層４，６，７の表面にレジストパターンＭ１を形成した後、ＲＩＥによって、レジストパターンＭ１をエッチングして後退させながら開口を広げて開口部２８を設ける。このＲＩＥ工程において、開口部２８の斜面、すなわち積層体１５の端面は、イオン照射を受けて損傷される。損傷部では、ダングリンドボンド、格子欠陥の高密度領域などが発生し、その損傷部にＲＩＥ装置由来または特定できていない部分からの導電性不純物が到達して富化が生じる。この損傷部の発生は、ドレインリーク電流の増大をもたらすので、修復する必要がある。水素やアンモニアを所定レベル含むことで、このあと説明する再成長層２７の成長時に、ダングリンドボンド等の修復、および不純物の除去や不活性化を得ることができる。
【００２８】
次いで、レジストパターンＭ１を除去し、ウエハを洗浄した後、当該ウエハをＭＯＣＶＤ装置に導入して、図６に示すように、アンドープＧａＮからなる電子走行層２２、およびアンドープＡｌＧａＮからなる電子供給層２６を含む再成長層２７を成長する。このアンドープＧａＮ層２２およびＡｌＧａＮ層２６の成長においては、（ＮＨ３＋Ｈ２）雰囲気において熱クリーニングを行い、引き続き（ＮＨ３＋Ｈ２）を導入しつつ有機金属原料を供給する。この再成長層２７の形成前の熱クリーニング時または形成時に、上記の損傷部の修復、導電性不純物の除去やパッシベーション化を進行させる。
次いで、上記ウエハをＭＯＣＶＤ装置から取り出し、図７に示すように、絶縁膜９を成長させる。その後、再びフォトリソグラフィと電子ビーム蒸着法を用いて、図１に示すように、ソース電極Ｓをエピタキシャル層表面に、ドレイン電極ＤをＧａＮ系基板１の裏面に形成する。
ゲート電極Ｇを形成する際、開口部２８には開口部底部２８ｂおよび角部Ｋを覆うようなレジストパターンを設けるのがよい。これによって、ゲート電極Ｇの終端部ｇｅが開口部の壁面２８ａ内にあるように、すなわち終端部ｇｅが角部Ｋから距離ｆをとるように形成できる。
【００２９】
＜図１の半導体装置に対する変形例＞
図８は、本発明の実施の形態の半導体装置１０であり、実施の形態１の変形例である。この変形例では、図１の半導体装置と異なり、再成長層２７を覆うゲート電極Ｇの下の絶縁膜がない。このように、絶縁膜がない場合にも、開口部の底部２８ｂから一定距離ｆをおいてゲート電極Ｇを終端させることで、角部Ｋに接する部分のｎ−型ＧａＮドリフト層４の絶縁破壊を避けることができる。
【００３０】
（実施の形態２）
図９は、本発明の実施の形態２における半導体装置を示す図である。本実施の形態における特徴は、開口部の底部２８ｂおよび角部Ｋにわたって、フィールドプレート電極３１を配置した点にある。このフィールドプレート電極３１は、グランド電位に保持してもよいし、電位を固定しなくてもよい。上記のフィールドプレート電極によって、最低電位の保持部であるゲート電極を遮蔽して電位分布を均等化することで、定常的または偶発的な要因によってｎ型ＧａＮ系ドリフト層に局所的な電界集中が生じるのを防ぐことができる。
フィールドプレート電極３１を設ける際およびゲート電極Ｇを設ける際、順次、レジストパターンを設けて、相互の距離ｆを確保するようにする。
その他の部分の構造および作用は、実施の形態１と共通する。
【００３１】
＜図９の半導体装置に対する変形例１および２＞
図１０は、本発明の実施の形態の半導体装置１０を示し、図９の半導体装置に対する変形例１である。変形例１では、フィールドプレート電極３１を開口部の角部Ｋに局在させて配置する。これによって、最も強い電界集中が生じる箇所を狙いうちしてフィールドプレート電極３１を配置することになる。図９の半導体装置の場合よりも小さな面積のフィールドプレート電極３１によってほぼ同等の耐圧性能向上を得ることができる。
【００３２】
図１１は、本発明の実施の形態の半導体装置１０を示し、図９の半導体装置に対する変形例２である。この変形例２では、フィールドプレート電極３１を、絶縁膜３３を介在させて、配置する。とくにゲート電極Ｇと当該フィールドプレート電極３１との間に介在させる。これによって、ゲート電極Ｇとフィールドプレート電極３１との間の絶縁を確保しながら、角部Ｋおよびゲート電極Ｇの端におけるｎ−型ＧａＮドリフト層４の絶縁破壊を生じにくくすることができる。
なお、実施の形態２およびその変形例においても、絶縁膜９を除くことができる。
【００３３】
上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【００３４】
本発明の半導体装置等によれば、開口部を有する縦型の半導体装置において、ゲート電極の形状および配置を限定することで、オフ時の耐圧性能を向上することができる。さらに開口部の少なくとも角部を含む底部にフィールドプレート電極を配置することで最低電位保持部のゲート電位を遮蔽して、安定して耐圧性能を確保することができる。
【符号の説明】
【００３５】
１ ＧａＮ基板、４ ｎ−型ＧａＮドリフト層、 ６ ｐ型ＧａＮバリア層、７ ｐ＋型ＧａＮ補助層、７ ｎ＋型ＧａＮコンタクト層、９ 絶縁膜、１０ 半導体装置（縦型ＧａＮ系ＦＥＴ）、１２ ゲート配線、１３ ゲートパッド、１５ ＧａＮ系積層体、２２ ＧａＮ電子走行層、２６ ＡｌＧａＮ電子供給層、 ２７ 再成長層、２８ 開口部、２８ａ 開口部壁面、２８ｂ 開口部底部、Ｄ ドレイン電極、ｆ ゲート電極終端部と角部との距離、Ｇ ゲート電極、ｇｅ：ゲート電極の底部側終端部、Ｋ 開口部の稜線または角部、Ｍ１ レジストパターン、Ｓ ソース電極。
【特許請求の範囲】
【請求項１】
開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置であって、
前記ＧａＮ系積層体は、表層側へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を有し、前記開口部は表層から前記ｎ型ＧａＮ系ドリフト層内にまで届いており、
該開口部の壁面および底部を覆うように位置する、電子走行層および電子供給層を含む再成長層と、
前記開口部の周囲において、前記ｎ型ＧａＮ系コンタクト層および前記再成長層に接するソース電極と、
前記再成長層上に位置するゲート電極とを備え、
前記ゲート電極は、前記ｐ型バリア層の厚み範囲に対応する該再成長層の壁面の部分を覆い、かつ前記開口部の底部を覆う前記再成長層の底部から離れた位置の当該壁面内で終端していることを特徴とする、半導体装置。
【請求項２】
前記再成長層の底部において、少なくとも前記再成長層の底部と壁面とが交差する稜線を覆うように位置するフィールドプレート電極を備えることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記再成長層の底部と前記フィールドプレート電極との間に介在する絶縁膜をさらに備えることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記再成長層上であって、前記ゲート電極の下に、絶縁層を備えることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
縦型のＧａＮ系半導体装置の製造方法であって、
ｎ型ＧａＮ系ドリフト層上にｐ型ＧａＮ系バリア層を形成する工程と、
前記ｐ型ＧａＮ系バリア層上にｎ型ＧａＮ系コンタクト層を形成する工程と、
エッチングにより、表層から前記ｎ型ＧａＮ系ドリフト層内に届く開口部を形成する工程と、
前記開口部の壁面および底部を覆うように、電子走行層および電子供給層を含む再成長層をエピタキシャル成長させる工程と、
前記開口部の周囲に、前記ｎ型ＧａＮ系コンタクト層および前記再成長層に接するように、ソース電極を形成する工程と、
前記再成長層上にゲート電極を形成する工程とを備え、
前記ゲート電極形成工程では、該ゲート電極を、前記ｐ型ＧａＮ系バリア層の厚み範囲に対応する該再成長層の壁面の部分を覆い、かつ前記再成長層の底部から離れた位置の当該壁面内で終端するように形成することを特徴とする、半導体装置の製造方法。
【請求項６】
前記ゲート電極形成工程の前または後に、前記再成長層の底部を覆い、前記ゲート電極から間隔があくように、フィールドプレート電極を形成する工程を備えることを特徴とする、請求項７に記載の半導体装置の製造方法。
【請求項７】
前記フィールドプレート形成工程では、前記フィールドプレート電極を形成する前に、前記再成長層の底部および前記ゲート電極の終端部、を覆うように絶縁膜を形成し、その後、該絶縁膜上に当該フィールドプレート電極を形成することを特徴とする、請求項７または８に記載の半導体装置の製造方法。
【請求項１】
開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置であって、
前記ＧａＮ系積層体は、表層側へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を有し、前記開口部は表層から前記ｎ型ＧａＮ系ドリフト層内にまで届いており、
該開口部の壁面および底部を覆うように位置する、電子走行層および電子供給層を含む再成長層と、
前記開口部の周囲において、前記ｎ型ＧａＮ系コンタクト層および前記再成長層に接するソース電極と、
前記再成長層上に位置するゲート電極とを備え、
前記ゲート電極は、前記ｐ型バリア層の厚み範囲に対応する該再成長層の壁面の部分を覆い、かつ前記開口部の底部を覆う前記再成長層の底部から離れた位置の当該壁面内で終端していることを特徴とする、半導体装置。
【請求項２】
前記再成長層の底部において、少なくとも前記再成長層の底部と壁面とが交差する稜線を覆うように位置するフィールドプレート電極を備えることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記再成長層の底部と前記フィールドプレート電極との間に介在する絶縁膜をさらに備えることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記再成長層上であって、前記ゲート電極の下に、絶縁層を備えることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
縦型のＧａＮ系半導体装置の製造方法であって、
ｎ型ＧａＮ系ドリフト層上にｐ型ＧａＮ系バリア層を形成する工程と、
前記ｐ型ＧａＮ系バリア層上にｎ型ＧａＮ系コンタクト層を形成する工程と、
エッチングにより、表層から前記ｎ型ＧａＮ系ドリフト層内に届く開口部を形成する工程と、
前記開口部の壁面および底部を覆うように、電子走行層および電子供給層を含む再成長層をエピタキシャル成長させる工程と、
前記開口部の周囲に、前記ｎ型ＧａＮ系コンタクト層および前記再成長層に接するように、ソース電極を形成する工程と、
前記再成長層上にゲート電極を形成する工程とを備え、
前記ゲート電極形成工程では、該ゲート電極を、前記ｐ型ＧａＮ系バリア層の厚み範囲に対応する該再成長層の壁面の部分を覆い、かつ前記再成長層の底部から離れた位置の当該壁面内で終端するように形成することを特徴とする、半導体装置の製造方法。
【請求項６】
前記ゲート電極形成工程の前または後に、前記再成長層の底部を覆い、前記ゲート電極から間隔があくように、フィールドプレート電極を形成する工程を備えることを特徴とする、請求項７に記載の半導体装置の製造方法。
【請求項７】
前記フィールドプレート形成工程では、前記フィールドプレート電極を形成する前に、前記再成長層の底部および前記ゲート電極の終端部、を覆うように絶縁膜を形成し、その後、該絶縁膜上に当該フィールドプレート電極を形成することを特徴とする、請求項７または８に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１０４５６７（Ｐ２０１２−１０４５６７Ａ）
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願番号】特願２０１０−２５００５５（Ｐ２０１０−２５００５５）
【出願日】平成２２年１１月８日（２０１０．１１．８）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願日】平成２２年１１月８日（２０１０．１１．８）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
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