半導体装置およびその製造方法
【課題】 表面側から特性試験が行える縦型の半導体装置を提供する。
【解決手段】 半導体装置１０では、半導体基板１１は第１の面と、第１の面に対向する第２の面を有している。半導体素子１２は半導体基板１１のダイシングライン１４、１５で囲まれた矩形状格子に形成されるとともに、第１の面に形成された第１電極２６と、第２の面に形成された第２電極２８とを有している。電流は第１電極２６と第２電極２８の間に流れる。貫通電極１６は半導体基板１１のダイシングライン１４、１５で囲まれていない領域に形成されるとともに、一端が第１の面上に延在し、他端が第２電極２８と電気的に接続されている。
【解決手段】 半導体装置１０では、半導体基板１１は第１の面と、第１の面に対向する第２の面を有している。半導体素子１２は半導体基板１１のダイシングライン１４、１５で囲まれた矩形状格子に形成されるとともに、第１の面に形成された第１電極２６と、第２の面に形成された第２電極２８とを有している。電流は第１電極２６と第２電極２８の間に流れる。貫通電極１６は半導体基板１１のダイシングライン１４、１５で囲まれていない領域に形成されるとともに、一端が第１の面上に延在し、他端が第２電極２８と電気的に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造過程において、半導体基板のダイシングラインで囲まれた矩形状格子に半導体素子が形成された段階で、テスターを用いて半導体素子の特性が測定され、その測定結果に基づいて製造工程が管理されている。
【０００３】
半導体基板の厚さ方向に電流が流れる縦型の半導体素子では、テスターのプローブを半導体素子の表面電極および裏面電極にコンタクトさせて半導体素子の特性を測定する。そのため、半導体基板を直接導電性のステージに吸着させ、プローブを導電性のステージに電気的に接続することにより、プローブと裏面電極とのコンタクトを得ていた。
【０００４】
然しながら、半導体素子の高出力化に伴い、放熱性を向上させるために半導体基板は薄く研削され、最後に裏面電極が形成されるようになってきている。その結果、半導体基板には大きな反りが生じ、半導体基板を直接ステージに吸着させるのが難しくなる問題がある。着脱作業中に半導体基板が破損する恐れが高いためである。
【０００５】
薄化された半導体基板の割れを防止するには、半導基板を粘着性シートなどに貼り付けて補強すればよいが、裏面電極とのコンタクトが得られなくなる問題がある。
【０００６】
一方、半導体素子領域内に特性試験のための貫通電極を設けて、裏面電極を表面側に引き出すこともある。然し、貫通電極は電流容量を確保するために太くなるとともに、最終的には不要となるため、チップサイズの増大を招くという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−９２３７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、表面側から特性試験が行える縦型の半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００９】
一つの実施形態によれば、半導体装置では、半導体基板は第１の面と、前記第１の面に対向する第２の面を有している。半導体素子は前記半導体基板のダイシングラインで囲まれた矩形状格子に形成されるとともに、前記第１の面に形成された第１電極と、前記第２の面に形成された第２電極とを有している。電流は前記第１電極と前記第２電極の間に流れる。貫通電極は前記半導体基板の前記ダイシングラインで囲まれていない領域に形成されるとともに、一端が前記第１の面上に延在し、他端が前記第２電極と電気的に接続されている。
【図面の簡単な説明】
【００１０】
【図１】実施例に係る半導体装置を示す平面図。
【図２】実施例に係る半導体装置をＡ−Ａ線に沿って切断し矢印方向に眺めた断面図。
【図３】実施例に係る半導体装置の貫通電極の製造工程を順に示す断面図。
【図４】実施例に係る半導体装置の貫通電極の製造工程を順に示す断面図。
【図５】実施例に係る半導体装置の貫通電極の製造工程を順に示す断面図。
【図６】実施例に係る半導体装置の貫通電極の製造工程を順に示す断面図。
【図７】実施例に係る半導体装置の貫通電極の製造工程を順に示す断面図。
【図８】実施例に係る半導体装置の特性試験方法を説明するための図。
【図９】実施例に係る別の半導体装置を示す平面図。
【図１０】実施例に係る別の半導体装置を示す平面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１２】
本発明の実施例について、図１および図２を参照して説明する。図１は本実施例の半導体装置を示す平面図、図２は図１のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図である。
【００１３】
図１に示すように、本実施例の半導体装置１０において、半導体基板１１は、例えば直径２００ｍｍ、厚さが５０μｍのＮ型シリコン基板である。半導体基板１１の第１の面（表面）には、複数の縦型の半導体素子１２、例えばサイズが数ｍｍのトレンチゲートＭＯＳトランジスタが形成されている。
【００１４】
トレンチゲートＭＯＳトランジスタでは、第１の面にソース電極（第１電極）とゲート電極（第１電極）が形成され、第１の面に対向する第２の面（裏面）にドレイン電極（第２電極）が形成されている。
【００１５】
半導体素子１２は、ノッチ１３の切れ込み方向に直交するＸ方向にピッチＰ１で配列され、Ｘ方向に直交するＹ方向にピッチＰ２で配列されている。Ｘ方向に隣り合う半導体素子１２の間が、Ｘ方向にピッチＰ１で配列されたダイシングライン１４である。同様に、Ｙ方向に隣り合う半導体素子１２の間が、Ｙ方向にピッチＰ２で配列されたダイシングライン１５である。
【００１６】
即ち、ダイシングライン１４、１５は、半導体基板１１の第１の面に格子状に形成されている。半導体素子１２は、ダイシングライン１４、１５で囲まれた矩形状格子に形成されている。
【００１７】
半導体基板１１のダイシングライン１４、１５で囲まれていない領域（図のハッチングが施された領域）には、第１の面から第２の面に到る貫通電極１６が形成されている。ここでは、貫通電極１６は半導体基板１１の外周に沿ってリング状に形成されている。
【００１８】
貫通電極１６は、一端が第１の面上に延在し、他端がドレイン電極と電気的に接続されるように形成されている。
【００１９】
半導体装置１０は、半導体基板１１がダイシングテープ上に載置され、例えば厚さ５０μｍのブレードにより、ダイシングライン１４およびダイシングライン１５のそれぞれに沿って切断され、各半導体素子１２は個々の半導体チップに分割される。ダイシングライン１４およびダイシングライン１５の幅は、それぞれ例えばブレードの厚さの２倍の１００μｍ程度である。
【００２０】
図２は図１のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図で、図の右側が半導体素子１２を示す断面図、図の左側が貫通電極１６を示す断面図である。トレンチゲートＭＯＳトランジスタの構造は周知ではあるが、以下簡単に説明する。
【００２１】
図２に示すように、半導体素子１２では、Ｎ−半導体基板１１の第１の面からＮ−半導体基板１１の途中までＰ＋ベース層２１が形成されている。Ｐ＋ベース層２１の上部には、第１の面からＰ＋ベース層２１の途中までＮ＋拡散層（ソース不純物層）２２が形成されている。
【００２２】
第１の面からＮ＋拡散層２２およびＰ＋ベース層２１を貫通して半導体基板１１の途中に到るトレンチの内面にゲート絶縁膜２３が形成され、ゲート絶縁膜２３を介してトレンチを埋め込むようにゲート電極２４が形成されている。
【００２３】
Ｐ＋ベース層２１、Ｎ＋拡散層２２およびゲート電極２４の上面を覆うように絶縁膜２５が形成されている。絶縁膜２５上には、Ｎ＋拡散層２２に電気的に接続されたソース電極２６が形成されている。ゲート電極２４は、ソース電極２６とは絶縁されて絶縁膜２５上に引き出されている。
【００２４】
Ｎ−半導体基板１１の第２の面からＮ−半導体基板１１の途中までＮ＋拡散層（ドレイン不純物層）２７が形成されている。半導体基板１１の第２の面にドレイン電極２８が形成されている。Ｐ＋ベース層２１とＮ＋拡散層２７の間のＮ−半導体基板１１は、電子が走行するドリフト層である。
【００２５】
半導体素子１２には、更にソース電極２６および引き出されたゲート電極上にリード板またはリード帯をはんだ接合するためのパッド２９が形成されている。パッド２９は後述するＴｉＷ／Ａｌ積層膜３２とニッケル金（ＮｉＡｕ）メッキ層３４が積層された導電体３１と同じものである。
【００２６】
一方、貫通電極１６では、Ｎ−半導体基板１１の第１の面からＮ−半導体基板１１を貫通して第２の面に到るトレンチの側面および第１の面上にコンフォーマルに絶縁膜３０、例えばＣＶＤ（Chemical Vapor Deposition）法によるＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜が形成されている。
【００２７】
絶縁膜３０を介してトレンチを埋め込むように導電体３１が形成されている。導電体３１は、絶縁膜３０上に形成されたバリアメタル層と、バリアメタル上に形成されたシード層と、シード層上に形成されたメッキ層からなる積層導電体である。
【００２８】
具体的には、このトレンチの側面および第１の面上の絶縁膜３０にコンフォーマルにバリアメタル、例えばチタンタングステン（ＴｉＷ）と、シードメタル、例えばアルミニウム（Ａｌ）が積層されたＴｉＷ／Ａｌ積層膜３２が形成されている。ＴｉＷ／Ａｌ積層膜３２の先端は第２の面から突出して袋状に閉じられている。
【００２９】
トレンチの第１の面側の開口を露出するようにＴｉＷ／Ａｌ積層膜３２上にパッシベーション膜３３、例えばポリイミド膜が形成されている。パッシベーション膜３３をマスクとして、ＴｉＷ／Ａｌ積層膜３２を介してトレンチを埋め込むようにニッケル金（ＮｉＡｕ）メッキ層３４が形成されている。
【００３０】
Ａｌ膜は電界メッキでＮｉＡｕを析出させるためのシードになり、ＴｉＷ膜はＮｉＡｕが半導体基板１１中に拡散するのを防止する。
【００３１】
ドレイン電極２８は、第２の面から突出したＴｉＷ／Ａｌ積層膜３２の先端部を覆うように形成されている。
【００３２】
これにより、貫通電極１６は、導電体３１（ＴｉＷ／Ａｌ積層膜３２およびＮｉＡｕメッキ層３４）の一端１６ａが第１の面上に延在し、他端１６ｂがドレイン電極２８と電気的に接続される。
【００３３】
半導体基板１１の第２の面に形成されたドレイン電極２８は、貫通電極１６を介して半導体基板１１の第１の面側に引き出される。一端１６ａはドレイン電極２８へのコンタクトパッドとなる。
【００３４】
半導体基板１１の第１の面側から、一端１６ａと、ソース電極２６と、引き出されたゲート電極２４にプローブをコンタクトさせることにより、ウェーハサイズで半導体素子１２の特性試験を行うことが可能である。
【００３５】
次に、半導体装置１０の製造方法について説明する。図３乃至図７は、半導体装置１０の貫通電極１６の製造工程を順に示す断面図である。
【００３６】
図３（ａ）に示すように、最初の厚さが、例えば８００μｍのＮ−半導体基板１１の外周に沿ってリング状の開口を有するマスク材４０を形成する。具体的には、マスク材４０は、例えばＣＶＤ法によりシリコン酸化膜を形成し、そのシリコン酸化膜をフォトリソグラフィ法によりパターニングして形成する。
【００３７】
次に、マスク材４０を用いてフッ素系ガスを用いたＲＩＥ（Reactive Ion Etching）法により、リング状のトレンチ（凹部）４１を形成する。トレンチ４１は、例えば幅１００μｍ、深さは５０μｍ程度である。
【００３８】
次に、マスク材４０を、例えばウエットエッチングにより除去した後、図３（ｂ）に示すように、トレンチ４１の内面および半導体基板１１の第１の面上にコンフォーマルに絶縁膜３０、例えばＣＶＤ法による厚さ２００ｎｍ程度のシリコン酸化膜を形成する。
【００３９】
次に、図４（ａ）に示すように、トレンチ４１の内面の絶縁膜３０および半導体基板１１の第１の面の絶縁膜３０上にコンフォーマルにＴｉＷ／Ａｌ積層膜３２を形成する。具体的には、例えばスパッタリング法によりＴｉＷ膜を形成し、その上にスパッタリング法によりＡｌ膜を形成する。
【００４０】
ちなみに、半導体素子１２を形成するための工程は、レイン電極２８を形成する工程を除いて図３（ｂ）に示す工程と図４（ａ）に示す工程の間に実施される。従って、ＴｉＷ／Ａｌ積層膜３２は、ソース電極２６および引き出されたゲート電極上にも同時に形成される。
【００４１】
次に、図４（ｂ）に示すように、半導体基板１１のエッジのＴｉＷ／Ａｌ積層膜３２をウエット除去した後、リング状のトレンチ４１より内側の第１の面を覆うようにパッシベーション膜３３として、例えばポリイミド膜を形成する。
【００４２】
パッシベーション膜３３は、半導体装置１２のソース電極２６および引き出されたゲート電極を露出するように形成される。
【００４３】
次に、図５（ａ）に示すように、電界メッキ法によりトレンチ４１を埋め込むようにＮｉＡｕメッキ層３４を形成する。ＮｉＡｕメッキ層３４は、トレンチ４１より外側の第１の面上にも形成される。
【００４４】
ＮｉＡｕメッキ層３４は、ソース電極２６および引き出されたゲート電極上にも同時に形成される。その結果、導電体３１はパッド２９と同時に形成される。
【００４５】
次に、図５（ｂ）に示すように、半導体基板１１の第１の面側に仮止材４２を介して支持材４３を貼り付ける。支持材４３上に粘着性のテープ４４を貼り付ける。仮止材４２は接着剤で、例えばワックスである。支持材４３は、例えばダミーウェーハ、ガラス板またはプラスチック板などである。
【００４６】
次に、図６（ａ）に示すように、テープ４４を介して半導体基板１１をグラインダのステージに固着し、第２の面側から半導体基板１１をトレンチ４１の底部の近傍まで研削した後、ウエットエッチングによりトレンチ４１の底部が第２の面から突出するまで薄くする。
【００４７】
次に、例えばＣＭＰ（Chemical Mechanical Polishing）法により突出部の絶縁膜３０を除去し、ＴｉＷＡｌ積層膜３２を突出させる。これにより、厚さ５０μｍに薄化され、支持材４３で補強された半導体基板１１が得られる。
【００４８】
次に、図６（ｂ）に示すように、半導体基板１１の第２の面に、例えばスパッタ法によりドレイン電極２８を形成する。これにより、一端１６ａが第１の面上に延在し、他端がドレイン電極２８と電気的に接続された貫通電極１６が形成される。
【００４９】
上述した貫通電極１６の製造工程では、ＴｉＷ／Ａｌ積層膜３２の形成、パッシベーション膜３３の形成、ＮｉＡｕメッキ層３４の形成は、半導体素子１２の製造工程と共通であり、同時に形成することができる。新たに必要な工程は、トレンチ４１の形成、絶縁膜３０の形成工程だけで済ませることが可能である。
【００５０】
次に、図７（ａ）に示すように、ダイシングリング４５にダイシングシート４６を等方的に拡張して取り付けた後、ダイシングシート４６に半導体基板１１の第２の面側を貼り付ける。
【００５１】
次に、図７（ｂ）に示すように、支持材４３、仮止材４２を除去することにより、半導体基板１１をダイシングシート４６に転写する。５０μｍと薄い半導体基板１１は、機械的に強度が補強され、ハンドリングが容易になる。
【００５２】
ダイシングリング４５をテスターに取り付けることにより、第１の面側から半導体素子１２の特性試験を行うことが可能になる。テスターへの着脱作業中に半導体基板１１が破損する恐れはなくなる。
【００５３】
図８は、半導体素子１２の特性を測定する方法を説明するための図である。図８に示すように、半導体素子１２のドレイン電極２８、ソース電極２６およびゲート電極２４は、プローブ５１、５２、５３を介してテスターに電気的に接続されている。
【００５４】
具体的には、テスター５０のプローブ５１は、ドレイン電極２８を引き出す貫通電極の一端１６ａにコンタクトしている。プローブ５２は、ソース電極２６にコンタクトしている。プローブ５３は、第１の面上に引き出されたゲート電極２４にコンタクトしている。これにより、貫通電極１６を経由して半導体素子１２に通電可能な電流路が形成される。
【００５５】
テスター５０は、プローブ５１、５２の間にドレインソース間電圧Ｖｄｓを印加し、プローブ５２、５３の間にゲートソース間電圧Ｖｇｓを印加する。ゲートソース間電圧Ｖｇｓに応じてゲート電極２４直下のチャネルに電流Ｉｍが流れ、半導体素子１２の特性が測定される。
【００５６】
プローブ５１が貫通電極の一端１６ａにコンタクトする位置はリングのどの位置でもよい。電流Ｉｍは、貫通電極１６とドレイン拡散層２７の間で放射状に流れるためである。
【００５７】
以上説明したように、本実施例の半導体装置１０は、半導体基板１１のダイシングライン１４、１５で囲まれた矩形状格子に半導体素子１２が形成され、半導体基板１１の外周に沿ってリング状の貫通電極１６が形成されている。
【００５８】
その結果、ドレイン電極２８の導通を第１の面側から取り出すことができる。従って、表面側から特性試験が行える縦型の半導体装置およびその製造方法が得られる。
【００５９】
貫通電極１６の製造工程の多くは、半導体素子１２の製造工程と共通であり、同時に形成することができる。貫通電極１６の製造に新たに追加される工程を抑えることができる。
【００６０】
貫通電極１６は、ダイシングライン１４、１５で囲まれていない領域に共通の電極として形成されるので、個々の半導体素子領域内に貫通電極を設ける場合に比べてチップサイズの増大を防止することができる。その結果、チップの理論グロスは低下しない。
【００６１】
ここでは、半導体素子１２がトレンチゲートＭＯＳトランジスタの場合について説明したが、その他の縦型半導体素子、例えばプレーナゲート縦型ＭＯＳトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、縦型ダイオードなどでも同様である。
【００６２】
貫通電極１６が閉じたリング状である場合について説明したが、分割されたリング状であっても構わない。図９は分割されたリング状の貫通電極を有する半導体装置を示す平面図である。
【００６３】
図９に示すように、半導体装置６０では、貫通電極６１は半導体基板１１の外周に沿ってリング状に形成されるとともに、破線で囲まれた領域６１ａ、６１ｂ、６１ｃ、６１ｄで４つに分割されている。
【００６４】
貫通電極が閉じたリング状である場合、トレンチ４１により半導体基板１１の外周部は半導体基板１１の中央部から分離している。半導体基板１１の外周部と半導体基板１１の中央部は、トレンチ４１を埋め込むように形成されたＮｉＡｕメッキ層３４を介して接続されているにすぎない。その結果、半導体基板１１の外周部の機械的強度が低下する。
【００６５】
一方、貫通電極が分割されたリング状である場合、半導体基板１１の外周部と半導体基板１１の中央部は、破線で囲まれた領域６１ａ、６１ｂ、６１ｃ、６１ｄで連続しているので、半導体基板１１の外周部の機械的強度の低下を防止することかできる利点がある。なお、分割する箇所、分割する長さ等は、任意であり適宜定めることができるが、できるだけ均等にすることが望ましい。
【００６６】
更に、破線で囲まれた領域６１ａ、６１ｂ、６１ｃ、６１ｄに配線を形成し、分割された貫通電極６１同士を電気的に接続してもよい。これによれば、半導体基板１１の外周部の機械的強度を維持しながら、図１に示す閉じたリング状の貫通電極１６と略等しい電気的特性を得ることができる。
【００６７】
また、貫通電極は、半導体基板１１のダイシングライン１４、１５で囲まれていない領域に分散して形成することもできる。図１０は分散して形成された貫通電極を有する半導体装置を示す平面図である。
【００６８】
図１０に示すように、半導体装置７０では、貫通電極７１は半導体基板１１のダイシングライン１４、１５で囲まれていない領域であって、ダイシングライン１４、１５に重ならないように分散して形成されている。
【００６９】
貫通電極がリング状である場合、ダイシングライン１４、１５に沿って半導体基板１１をダイシングする際、貫通電極もダイシングされてしまう。その結果、ブレードの目詰まりが生じ、ダイシング品質が低下する。
【００７０】
一方、貫通電極がダイシングライン１４、１５で囲まれていない領域であって、ダイシングライン１４、１５に重ならないように分散して形成されている場合、貫通電極はダイシングされることはない。その結果、ブレードの目詰まりによるダイシング品質の低下を防止することができる利点がある。
【００７１】
なお、貫通電極７１は図１および図９に示す貫通電極１６、６１のリングの幅より太くしておくことが望ましい。貫通電極７１の導通抵抗を貫通電極１６、６１の導通抵抗に近づけるためである。
【００７２】
絶縁膜３０をＣＶＤ法により形成する場合について説明したが、熱酸化法により形成することもできる。その場合、半導体素子１２の製造工程、例えば素子分離のためのフィールド酸化膜形成工程と共通となり、絶縁膜３０はフィールド酸化膜と同時に形成することができる。貫通電極１６の形成に必要な新たな工程を削減することができる利点がある。
【００７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７４】
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 前記導電体は、前記絶縁膜上に形成されたバリアメタル層と、前記バリアメタル層上に形成されたシード層と、前記シード層上に形成されたメッキ層からなる積層導電体である請求項４に記載の半導体装置。
【００７５】
（付記２） 前記導電体の形成は、前記半導体素子の前記第１電極上に設けられるパッドの形成と同時におこなう請求項４に記載の半導体装置の製造方法。
【００７６】
（付記３）
前記絶縁膜の形成は、前記半導体素子のフィールド酸化膜の形成と同時におこなう請求項４に記載の半導体装置の製造方法。
【符号の説明】
【００７７】
１０、６０、７０ 半導体装置
１１ 半導体基板
１２ 半導体素子
１３ ノッチ
１４、１５ ダイシングライン
１６、６１、７１ 貫通電極
２１ Ｐ＋ベース層
２２ Ｎ＋拡散層
２３ ゲート絶縁膜
２４ ゲート電極
２５ 絶縁膜
２６ ソース電極（第１電極）
２７ Ｎ＋拡散層
２８ ドレイン電極（第２電極）
２９ パッド
３０ 絶縁膜
３１ 導電体
３２ ＴｉＷ／Ａｌ積層膜
３３ パッシベーション膜
３４ ＮｉＡｕメッキ層
４０ マスク材
４１ トレンチ（凹部）
４２ 仮止材
４３ 支持材
４４ テープ
４５ ダイシングリング
４６ ダイシングシート
５０ テスター
５１、５２、５３ プローブ
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造過程において、半導体基板のダイシングラインで囲まれた矩形状格子に半導体素子が形成された段階で、テスターを用いて半導体素子の特性が測定され、その測定結果に基づいて製造工程が管理されている。
【０００３】
半導体基板の厚さ方向に電流が流れる縦型の半導体素子では、テスターのプローブを半導体素子の表面電極および裏面電極にコンタクトさせて半導体素子の特性を測定する。そのため、半導体基板を直接導電性のステージに吸着させ、プローブを導電性のステージに電気的に接続することにより、プローブと裏面電極とのコンタクトを得ていた。
【０００４】
然しながら、半導体素子の高出力化に伴い、放熱性を向上させるために半導体基板は薄く研削され、最後に裏面電極が形成されるようになってきている。その結果、半導体基板には大きな反りが生じ、半導体基板を直接ステージに吸着させるのが難しくなる問題がある。着脱作業中に半導体基板が破損する恐れが高いためである。
【０００５】
薄化された半導体基板の割れを防止するには、半導基板を粘着性シートなどに貼り付けて補強すればよいが、裏面電極とのコンタクトが得られなくなる問題がある。
【０００６】
一方、半導体素子領域内に特性試験のための貫通電極を設けて、裏面電極を表面側に引き出すこともある。然し、貫通電極は電流容量を確保するために太くなるとともに、最終的には不要となるため、チップサイズの増大を招くという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−９２３７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、表面側から特性試験が行える縦型の半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００９】
一つの実施形態によれば、半導体装置では、半導体基板は第１の面と、前記第１の面に対向する第２の面を有している。半導体素子は前記半導体基板のダイシングラインで囲まれた矩形状格子に形成されるとともに、前記第１の面に形成された第１電極と、前記第２の面に形成された第２電極とを有している。電流は前記第１電極と前記第２電極の間に流れる。貫通電極は前記半導体基板の前記ダイシングラインで囲まれていない領域に形成されるとともに、一端が前記第１の面上に延在し、他端が前記第２電極と電気的に接続されている。
【図面の簡単な説明】
【００１０】
【図１】実施例に係る半導体装置を示す平面図。
【図２】実施例に係る半導体装置をＡ−Ａ線に沿って切断し矢印方向に眺めた断面図。
【図３】実施例に係る半導体装置の貫通電極の製造工程を順に示す断面図。
【図４】実施例に係る半導体装置の貫通電極の製造工程を順に示す断面図。
【図５】実施例に係る半導体装置の貫通電極の製造工程を順に示す断面図。
【図６】実施例に係る半導体装置の貫通電極の製造工程を順に示す断面図。
【図７】実施例に係る半導体装置の貫通電極の製造工程を順に示す断面図。
【図８】実施例に係る半導体装置の特性試験方法を説明するための図。
【図９】実施例に係る別の半導体装置を示す平面図。
【図１０】実施例に係る別の半導体装置を示す平面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１２】
本発明の実施例について、図１および図２を参照して説明する。図１は本実施例の半導体装置を示す平面図、図２は図１のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図である。
【００１３】
図１に示すように、本実施例の半導体装置１０において、半導体基板１１は、例えば直径２００ｍｍ、厚さが５０μｍのＮ型シリコン基板である。半導体基板１１の第１の面（表面）には、複数の縦型の半導体素子１２、例えばサイズが数ｍｍのトレンチゲートＭＯＳトランジスタが形成されている。
【００１４】
トレンチゲートＭＯＳトランジスタでは、第１の面にソース電極（第１電極）とゲート電極（第１電極）が形成され、第１の面に対向する第２の面（裏面）にドレイン電極（第２電極）が形成されている。
【００１５】
半導体素子１２は、ノッチ１３の切れ込み方向に直交するＸ方向にピッチＰ１で配列され、Ｘ方向に直交するＹ方向にピッチＰ２で配列されている。Ｘ方向に隣り合う半導体素子１２の間が、Ｘ方向にピッチＰ１で配列されたダイシングライン１４である。同様に、Ｙ方向に隣り合う半導体素子１２の間が、Ｙ方向にピッチＰ２で配列されたダイシングライン１５である。
【００１６】
即ち、ダイシングライン１４、１５は、半導体基板１１の第１の面に格子状に形成されている。半導体素子１２は、ダイシングライン１４、１５で囲まれた矩形状格子に形成されている。
【００１７】
半導体基板１１のダイシングライン１４、１５で囲まれていない領域（図のハッチングが施された領域）には、第１の面から第２の面に到る貫通電極１６が形成されている。ここでは、貫通電極１６は半導体基板１１の外周に沿ってリング状に形成されている。
【００１８】
貫通電極１６は、一端が第１の面上に延在し、他端がドレイン電極と電気的に接続されるように形成されている。
【００１９】
半導体装置１０は、半導体基板１１がダイシングテープ上に載置され、例えば厚さ５０μｍのブレードにより、ダイシングライン１４およびダイシングライン１５のそれぞれに沿って切断され、各半導体素子１２は個々の半導体チップに分割される。ダイシングライン１４およびダイシングライン１５の幅は、それぞれ例えばブレードの厚さの２倍の１００μｍ程度である。
【００２０】
図２は図１のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図で、図の右側が半導体素子１２を示す断面図、図の左側が貫通電極１６を示す断面図である。トレンチゲートＭＯＳトランジスタの構造は周知ではあるが、以下簡単に説明する。
【００２１】
図２に示すように、半導体素子１２では、Ｎ−半導体基板１１の第１の面からＮ−半導体基板１１の途中までＰ＋ベース層２１が形成されている。Ｐ＋ベース層２１の上部には、第１の面からＰ＋ベース層２１の途中までＮ＋拡散層（ソース不純物層）２２が形成されている。
【００２２】
第１の面からＮ＋拡散層２２およびＰ＋ベース層２１を貫通して半導体基板１１の途中に到るトレンチの内面にゲート絶縁膜２３が形成され、ゲート絶縁膜２３を介してトレンチを埋め込むようにゲート電極２４が形成されている。
【００２３】
Ｐ＋ベース層２１、Ｎ＋拡散層２２およびゲート電極２４の上面を覆うように絶縁膜２５が形成されている。絶縁膜２５上には、Ｎ＋拡散層２２に電気的に接続されたソース電極２６が形成されている。ゲート電極２４は、ソース電極２６とは絶縁されて絶縁膜２５上に引き出されている。
【００２４】
Ｎ−半導体基板１１の第２の面からＮ−半導体基板１１の途中までＮ＋拡散層（ドレイン不純物層）２７が形成されている。半導体基板１１の第２の面にドレイン電極２８が形成されている。Ｐ＋ベース層２１とＮ＋拡散層２７の間のＮ−半導体基板１１は、電子が走行するドリフト層である。
【００２５】
半導体素子１２には、更にソース電極２６および引き出されたゲート電極上にリード板またはリード帯をはんだ接合するためのパッド２９が形成されている。パッド２９は後述するＴｉＷ／Ａｌ積層膜３２とニッケル金（ＮｉＡｕ）メッキ層３４が積層された導電体３１と同じものである。
【００２６】
一方、貫通電極１６では、Ｎ−半導体基板１１の第１の面からＮ−半導体基板１１を貫通して第２の面に到るトレンチの側面および第１の面上にコンフォーマルに絶縁膜３０、例えばＣＶＤ（Chemical Vapor Deposition）法によるＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜が形成されている。
【００２７】
絶縁膜３０を介してトレンチを埋め込むように導電体３１が形成されている。導電体３１は、絶縁膜３０上に形成されたバリアメタル層と、バリアメタル上に形成されたシード層と、シード層上に形成されたメッキ層からなる積層導電体である。
【００２８】
具体的には、このトレンチの側面および第１の面上の絶縁膜３０にコンフォーマルにバリアメタル、例えばチタンタングステン（ＴｉＷ）と、シードメタル、例えばアルミニウム（Ａｌ）が積層されたＴｉＷ／Ａｌ積層膜３２が形成されている。ＴｉＷ／Ａｌ積層膜３２の先端は第２の面から突出して袋状に閉じられている。
【００２９】
トレンチの第１の面側の開口を露出するようにＴｉＷ／Ａｌ積層膜３２上にパッシベーション膜３３、例えばポリイミド膜が形成されている。パッシベーション膜３３をマスクとして、ＴｉＷ／Ａｌ積層膜３２を介してトレンチを埋め込むようにニッケル金（ＮｉＡｕ）メッキ層３４が形成されている。
【００３０】
Ａｌ膜は電界メッキでＮｉＡｕを析出させるためのシードになり、ＴｉＷ膜はＮｉＡｕが半導体基板１１中に拡散するのを防止する。
【００３１】
ドレイン電極２８は、第２の面から突出したＴｉＷ／Ａｌ積層膜３２の先端部を覆うように形成されている。
【００３２】
これにより、貫通電極１６は、導電体３１（ＴｉＷ／Ａｌ積層膜３２およびＮｉＡｕメッキ層３４）の一端１６ａが第１の面上に延在し、他端１６ｂがドレイン電極２８と電気的に接続される。
【００３３】
半導体基板１１の第２の面に形成されたドレイン電極２８は、貫通電極１６を介して半導体基板１１の第１の面側に引き出される。一端１６ａはドレイン電極２８へのコンタクトパッドとなる。
【００３４】
半導体基板１１の第１の面側から、一端１６ａと、ソース電極２６と、引き出されたゲート電極２４にプローブをコンタクトさせることにより、ウェーハサイズで半導体素子１２の特性試験を行うことが可能である。
【００３５】
次に、半導体装置１０の製造方法について説明する。図３乃至図７は、半導体装置１０の貫通電極１６の製造工程を順に示す断面図である。
【００３６】
図３（ａ）に示すように、最初の厚さが、例えば８００μｍのＮ−半導体基板１１の外周に沿ってリング状の開口を有するマスク材４０を形成する。具体的には、マスク材４０は、例えばＣＶＤ法によりシリコン酸化膜を形成し、そのシリコン酸化膜をフォトリソグラフィ法によりパターニングして形成する。
【００３７】
次に、マスク材４０を用いてフッ素系ガスを用いたＲＩＥ（Reactive Ion Etching）法により、リング状のトレンチ（凹部）４１を形成する。トレンチ４１は、例えば幅１００μｍ、深さは５０μｍ程度である。
【００３８】
次に、マスク材４０を、例えばウエットエッチングにより除去した後、図３（ｂ）に示すように、トレンチ４１の内面および半導体基板１１の第１の面上にコンフォーマルに絶縁膜３０、例えばＣＶＤ法による厚さ２００ｎｍ程度のシリコン酸化膜を形成する。
【００３９】
次に、図４（ａ）に示すように、トレンチ４１の内面の絶縁膜３０および半導体基板１１の第１の面の絶縁膜３０上にコンフォーマルにＴｉＷ／Ａｌ積層膜３２を形成する。具体的には、例えばスパッタリング法によりＴｉＷ膜を形成し、その上にスパッタリング法によりＡｌ膜を形成する。
【００４０】
ちなみに、半導体素子１２を形成するための工程は、レイン電極２８を形成する工程を除いて図３（ｂ）に示す工程と図４（ａ）に示す工程の間に実施される。従って、ＴｉＷ／Ａｌ積層膜３２は、ソース電極２６および引き出されたゲート電極上にも同時に形成される。
【００４１】
次に、図４（ｂ）に示すように、半導体基板１１のエッジのＴｉＷ／Ａｌ積層膜３２をウエット除去した後、リング状のトレンチ４１より内側の第１の面を覆うようにパッシベーション膜３３として、例えばポリイミド膜を形成する。
【００４２】
パッシベーション膜３３は、半導体装置１２のソース電極２６および引き出されたゲート電極を露出するように形成される。
【００４３】
次に、図５（ａ）に示すように、電界メッキ法によりトレンチ４１を埋め込むようにＮｉＡｕメッキ層３４を形成する。ＮｉＡｕメッキ層３４は、トレンチ４１より外側の第１の面上にも形成される。
【００４４】
ＮｉＡｕメッキ層３４は、ソース電極２６および引き出されたゲート電極上にも同時に形成される。その結果、導電体３１はパッド２９と同時に形成される。
【００４５】
次に、図５（ｂ）に示すように、半導体基板１１の第１の面側に仮止材４２を介して支持材４３を貼り付ける。支持材４３上に粘着性のテープ４４を貼り付ける。仮止材４２は接着剤で、例えばワックスである。支持材４３は、例えばダミーウェーハ、ガラス板またはプラスチック板などである。
【００４６】
次に、図６（ａ）に示すように、テープ４４を介して半導体基板１１をグラインダのステージに固着し、第２の面側から半導体基板１１をトレンチ４１の底部の近傍まで研削した後、ウエットエッチングによりトレンチ４１の底部が第２の面から突出するまで薄くする。
【００４７】
次に、例えばＣＭＰ（Chemical Mechanical Polishing）法により突出部の絶縁膜３０を除去し、ＴｉＷＡｌ積層膜３２を突出させる。これにより、厚さ５０μｍに薄化され、支持材４３で補強された半導体基板１１が得られる。
【００４８】
次に、図６（ｂ）に示すように、半導体基板１１の第２の面に、例えばスパッタ法によりドレイン電極２８を形成する。これにより、一端１６ａが第１の面上に延在し、他端がドレイン電極２８と電気的に接続された貫通電極１６が形成される。
【００４９】
上述した貫通電極１６の製造工程では、ＴｉＷ／Ａｌ積層膜３２の形成、パッシベーション膜３３の形成、ＮｉＡｕメッキ層３４の形成は、半導体素子１２の製造工程と共通であり、同時に形成することができる。新たに必要な工程は、トレンチ４１の形成、絶縁膜３０の形成工程だけで済ませることが可能である。
【００５０】
次に、図７（ａ）に示すように、ダイシングリング４５にダイシングシート４６を等方的に拡張して取り付けた後、ダイシングシート４６に半導体基板１１の第２の面側を貼り付ける。
【００５１】
次に、図７（ｂ）に示すように、支持材４３、仮止材４２を除去することにより、半導体基板１１をダイシングシート４６に転写する。５０μｍと薄い半導体基板１１は、機械的に強度が補強され、ハンドリングが容易になる。
【００５２】
ダイシングリング４５をテスターに取り付けることにより、第１の面側から半導体素子１２の特性試験を行うことが可能になる。テスターへの着脱作業中に半導体基板１１が破損する恐れはなくなる。
【００５３】
図８は、半導体素子１２の特性を測定する方法を説明するための図である。図８に示すように、半導体素子１２のドレイン電極２８、ソース電極２６およびゲート電極２４は、プローブ５１、５２、５３を介してテスターに電気的に接続されている。
【００５４】
具体的には、テスター５０のプローブ５１は、ドレイン電極２８を引き出す貫通電極の一端１６ａにコンタクトしている。プローブ５２は、ソース電極２６にコンタクトしている。プローブ５３は、第１の面上に引き出されたゲート電極２４にコンタクトしている。これにより、貫通電極１６を経由して半導体素子１２に通電可能な電流路が形成される。
【００５５】
テスター５０は、プローブ５１、５２の間にドレインソース間電圧Ｖｄｓを印加し、プローブ５２、５３の間にゲートソース間電圧Ｖｇｓを印加する。ゲートソース間電圧Ｖｇｓに応じてゲート電極２４直下のチャネルに電流Ｉｍが流れ、半導体素子１２の特性が測定される。
【００５６】
プローブ５１が貫通電極の一端１６ａにコンタクトする位置はリングのどの位置でもよい。電流Ｉｍは、貫通電極１６とドレイン拡散層２７の間で放射状に流れるためである。
【００５７】
以上説明したように、本実施例の半導体装置１０は、半導体基板１１のダイシングライン１４、１５で囲まれた矩形状格子に半導体素子１２が形成され、半導体基板１１の外周に沿ってリング状の貫通電極１６が形成されている。
【００５８】
その結果、ドレイン電極２８の導通を第１の面側から取り出すことができる。従って、表面側から特性試験が行える縦型の半導体装置およびその製造方法が得られる。
【００５９】
貫通電極１６の製造工程の多くは、半導体素子１２の製造工程と共通であり、同時に形成することができる。貫通電極１６の製造に新たに追加される工程を抑えることができる。
【００６０】
貫通電極１６は、ダイシングライン１４、１５で囲まれていない領域に共通の電極として形成されるので、個々の半導体素子領域内に貫通電極を設ける場合に比べてチップサイズの増大を防止することができる。その結果、チップの理論グロスは低下しない。
【００６１】
ここでは、半導体素子１２がトレンチゲートＭＯＳトランジスタの場合について説明したが、その他の縦型半導体素子、例えばプレーナゲート縦型ＭＯＳトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、縦型ダイオードなどでも同様である。
【００６２】
貫通電極１６が閉じたリング状である場合について説明したが、分割されたリング状であっても構わない。図９は分割されたリング状の貫通電極を有する半導体装置を示す平面図である。
【００６３】
図９に示すように、半導体装置６０では、貫通電極６１は半導体基板１１の外周に沿ってリング状に形成されるとともに、破線で囲まれた領域６１ａ、６１ｂ、６１ｃ、６１ｄで４つに分割されている。
【００６４】
貫通電極が閉じたリング状である場合、トレンチ４１により半導体基板１１の外周部は半導体基板１１の中央部から分離している。半導体基板１１の外周部と半導体基板１１の中央部は、トレンチ４１を埋め込むように形成されたＮｉＡｕメッキ層３４を介して接続されているにすぎない。その結果、半導体基板１１の外周部の機械的強度が低下する。
【００６５】
一方、貫通電極が分割されたリング状である場合、半導体基板１１の外周部と半導体基板１１の中央部は、破線で囲まれた領域６１ａ、６１ｂ、６１ｃ、６１ｄで連続しているので、半導体基板１１の外周部の機械的強度の低下を防止することかできる利点がある。なお、分割する箇所、分割する長さ等は、任意であり適宜定めることができるが、できるだけ均等にすることが望ましい。
【００６６】
更に、破線で囲まれた領域６１ａ、６１ｂ、６１ｃ、６１ｄに配線を形成し、分割された貫通電極６１同士を電気的に接続してもよい。これによれば、半導体基板１１の外周部の機械的強度を維持しながら、図１に示す閉じたリング状の貫通電極１６と略等しい電気的特性を得ることができる。
【００６７】
また、貫通電極は、半導体基板１１のダイシングライン１４、１５で囲まれていない領域に分散して形成することもできる。図１０は分散して形成された貫通電極を有する半導体装置を示す平面図である。
【００６８】
図１０に示すように、半導体装置７０では、貫通電極７１は半導体基板１１のダイシングライン１４、１５で囲まれていない領域であって、ダイシングライン１４、１５に重ならないように分散して形成されている。
【００６９】
貫通電極がリング状である場合、ダイシングライン１４、１５に沿って半導体基板１１をダイシングする際、貫通電極もダイシングされてしまう。その結果、ブレードの目詰まりが生じ、ダイシング品質が低下する。
【００７０】
一方、貫通電極がダイシングライン１４、１５で囲まれていない領域であって、ダイシングライン１４、１５に重ならないように分散して形成されている場合、貫通電極はダイシングされることはない。その結果、ブレードの目詰まりによるダイシング品質の低下を防止することができる利点がある。
【００７１】
なお、貫通電極７１は図１および図９に示す貫通電極１６、６１のリングの幅より太くしておくことが望ましい。貫通電極７１の導通抵抗を貫通電極１６、６１の導通抵抗に近づけるためである。
【００７２】
絶縁膜３０をＣＶＤ法により形成する場合について説明したが、熱酸化法により形成することもできる。その場合、半導体素子１２の製造工程、例えば素子分離のためのフィールド酸化膜形成工程と共通となり、絶縁膜３０はフィールド酸化膜と同時に形成することができる。貫通電極１６の形成に必要な新たな工程を削減することができる利点がある。
【００７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７４】
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 前記導電体は、前記絶縁膜上に形成されたバリアメタル層と、前記バリアメタル層上に形成されたシード層と、前記シード層上に形成されたメッキ層からなる積層導電体である請求項４に記載の半導体装置。
【００７５】
（付記２） 前記導電体の形成は、前記半導体素子の前記第１電極上に設けられるパッドの形成と同時におこなう請求項４に記載の半導体装置の製造方法。
【００７６】
（付記３）
前記絶縁膜の形成は、前記半導体素子のフィールド酸化膜の形成と同時におこなう請求項４に記載の半導体装置の製造方法。
【符号の説明】
【００７７】
１０、６０、７０ 半導体装置
１１ 半導体基板
１２ 半導体素子
１３ ノッチ
１４、１５ ダイシングライン
１６、６１、７１ 貫通電極
２１ Ｐ＋ベース層
２２ Ｎ＋拡散層
２３ ゲート絶縁膜
２４ ゲート電極
２５ 絶縁膜
２６ ソース電極（第１電極）
２７ Ｎ＋拡散層
２８ ドレイン電極（第２電極）
２９ パッド
３０ 絶縁膜
３１ 導電体
３２ ＴｉＷ／Ａｌ積層膜
３３ パッシベーション膜
３４ ＮｉＡｕメッキ層
４０ マスク材
４１ トレンチ（凹部）
４２ 仮止材
４３ 支持材
４４ テープ
４５ ダイシングリング
４６ ダイシングシート
５０ テスター
５１、５２、５３ プローブ
【特許請求の範囲】
【請求項１】
第１の面と、前記第１の面に対向する第２の面を有する半導体基板と、
前記半導体基板のダイシングラインで囲まれた矩形状格子に形成されるとともに、前記第１の面に形成された第１電極と、前記第２の面に形成された第２電極とを有し、前記第１電極と前記第２電極の間に電流が流れる半導体素子と、
前記半導体基板の前記ダイシングラインで囲まれていない領域に形成されるとともに、一端が前記第１の面上に延在し、他端が前記第２電極と電気的に接続された貫通電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記貫通電極は、前記半導体基板の外周に沿ってリング状に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記貫通電極は、前記ダイシングラインで囲まれていない領域に分散して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１の面と前記第１の面に対向する第２の面を有する半導体基板のダイシングラインで囲まれた矩形状格子に、前記第１の面と前記第２の面の間に電流が流れる半導体素子を形成する工程と、
前記半導体基板の前記ダイシングラインで囲まれていない領域であって、前記第１の面に凹部を形成する工程と、
前記凹部の内面および前記半導体基板の第１の面に、絶縁膜を形成する工程と、
前記絶縁膜を介して、前記凹部を埋め込むとともに前記半導体基板の第１の面に導電体を形成する工程と、
前記半導体基板の前記第２の面側から前記導電体が露出するまで前記半導体基板を除去する工程と、
前記導電体が露出した前記半導体基板の前記第２の面に、前記導電体および前記半導体素子を電気的に接続する電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記導電体の形成は、前記半導体素子の形成と同時におこなうことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項１】
第１の面と、前記第１の面に対向する第２の面を有する半導体基板と、
前記半導体基板のダイシングラインで囲まれた矩形状格子に形成されるとともに、前記第１の面に形成された第１電極と、前記第２の面に形成された第２電極とを有し、前記第１電極と前記第２電極の間に電流が流れる半導体素子と、
前記半導体基板の前記ダイシングラインで囲まれていない領域に形成されるとともに、一端が前記第１の面上に延在し、他端が前記第２電極と電気的に接続された貫通電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記貫通電極は、前記半導体基板の外周に沿ってリング状に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記貫通電極は、前記ダイシングラインで囲まれていない領域に分散して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１の面と前記第１の面に対向する第２の面を有する半導体基板のダイシングラインで囲まれた矩形状格子に、前記第１の面と前記第２の面の間に電流が流れる半導体素子を形成する工程と、
前記半導体基板の前記ダイシングラインで囲まれていない領域であって、前記第１の面に凹部を形成する工程と、
前記凹部の内面および前記半導体基板の第１の面に、絶縁膜を形成する工程と、
前記絶縁膜を介して、前記凹部を埋め込むとともに前記半導体基板の第１の面に導電体を形成する工程と、
前記半導体基板の前記第２の面側から前記導電体が露出するまで前記半導体基板を除去する工程と、
前記導電体が露出した前記半導体基板の前記第２の面に、前記導電体および前記半導体素子を電気的に接続する電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記導電体の形成は、前記半導体素子の形成と同時におこなうことを特徴とする請求項４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１５１３２３（Ｐ２０１２−１５１３２３Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−９５２８（Ｐ２０１１−９５２８）
【出願日】平成２３年１月２０日（２０１１．１．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２３年１月２０日（２０１１．１．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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