半導体装置の製造方法及び半導体装置
【課題】添加元素に起因してＮｉシリサイド層が高抵抗化することを抑制する。
【解決手段】まず、シリコン層１００上に、Ｎｉより原子番号が大きい金属元素を含み、Ｎｉを含まない反応制御層２０２を形成する。次いで、反応制御層２０２上にＮｉを堆積し、シリコン層１００、反応制御層２０２、及びＮｉを熱処理することにより、シリコン層１００にＮｉシリサイド層２００を形成する。反応制御層２０２は、Ｎｉより原子番号が大きい金属元素から構成されるのが好ましい。
【解決手段】まず、シリコン層１００上に、Ｎｉより原子番号が大きい金属元素を含み、Ｎｉを含まない反応制御層２０２を形成する。次いで、反応制御層２０２上にＮｉを堆積し、シリコン層１００、反応制御層２０２、及びＮｉを熱処理することにより、シリコン層１００にＮｉシリサイド層２００を形成する。反応制御層２０２は、Ｎｉより原子番号が大きい金属元素から構成されるのが好ましい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｎｉシリサイドを有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置では、抵抗を低くすることを目的として、シリコン層にシリサイド層を設けることが行われている。近年、シリサイド層としてＮｉシリサイドが用いられることが検討されている。半導体装置に用いられるシリサイド層としては、ＮｉＳｉ２ではなくＮｉＳｉが好適である。
【０００３】
特許文献１には、シリコンを含有する半導体基板上にＮｉ合金膜を形成して熱処理を行うことにより、Ｎｉシリサイド層を形成することが記載されている。
【０００４】
特許文献２には、半導体基板上にＮｉ合金膜及びＮｉ膜をこの順に形成して熱処理を行うことにより、Ｎｉシリサイド層を形成することが記載されている。
【０００５】
特許文献３には、半導体基板上にＮｉ膜又はＮｉ合金膜を形成し、第１の熱処理を行うことにより金属シリサイド層を形成し、さらに第１の熱処理よりも高い第２の熱処理を行うことが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１９９４３号公報
【特許文献２】特開２００７−１４２３４７号公報
【特許文献３】特開２００９−２６０００４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
Ｎｉシリサイド層を形成するときに、ＮｉＳｉ２が形成されることを抑制することを目的として、Ｎｉ合金を用いることが行われている。しかしこの方法では、Ｎｉに添加する金属の量が多くなるため、Ｎｉシリサイド層が高抵抗化していた。
【課題を解決するための手段】
【０００８】
本発明によれば、シリコン層上に、Ｎｉより原子番号が大きい金属元素を含み、Ｎｉを含まない反応制御層を形成する工程と、
前記反応制御層上にＮｉを堆積し、前記シリコン層、前記反応制御層、及び前記Ｎｉを熱処理することにより、前記シリコン層にＮｉシリサイド層を形成する工程と、
を備える半導体装置の製造方法が提供される。
【０００９】
本発明者が検討した結果、Ｎｉシリサイド層を形成するときにＮｉＳｉ２が形成されるメカニズムは以下の通りであることが判明した。まず、ＮｉにＮｉ−adamantane構造が形成されると、ＮｉＳｉ２が形成されやすくなる。これに対し、Ｎｉがシリコン層から受ける圧縮応力が大きくなると、Ｎｉ−adamantane構造は不安定になるため、ＮｉにＮｉ−adamantane構造が形成されにくくなる。従って、Ｎｉがシリコン層から受ける圧縮応力を小さくすることが、ＮｉＳｉ２が生成されないようにするポイントとなる。
【００１０】
ここで本発明のように、シリコン層とＮｉの間に、Ｎｉより原子番号が大きい金属元素からなる反応制御層を形成すると、Ｎｉがシリコン層から受ける圧縮応力を小さくすることができる。このため、本発明では、Ｎｉシリサイド層を形成するときに、ＮｉＳｉ２が形成されることを抑制できる。また、反応制御層は薄くてよいため、形成されるＮｉシリサイド層に含まれる添加元素の量も少なくてすむ。従って、添加元素に起因してＮｉシリサイド層が高抵抗化することを抑制できる。
【００１１】
本発明によれば、シリコン層と、
シリコン層の少なくとも一部に形成されたＮｉシリサイド層と、
を備え、
前記Ｎｉシリサイド層は、Ｎｉより原子番号が大きい金属元素を含み、
前記金属元素の濃度は、前記Ｎｉシリサイド層の表層で最も高く、下に行くにつれて低くなる半導体装置が提供される。
【発明の効果】
【００１２】
本発明によれば、添加元素に起因してＮｉシリサイド層が高抵抗化することを抑制できる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】第１の実施形態の効果を説明するための断面ＴＥＭ像である。
【図３】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】第４の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態に係る半導体装置の製造方法は、以下の工程を有する。まず、シリコン層１００上に、Ｎｉより原子番号が大きい金属元素を含み、Ｎｉを含まない反応制御層２０２を形成する。次いで、反応制御層２０２上にＮｉを堆積し、シリコン層１００、反応制御層２０２、及びＮｉを熱処理することにより、シリコン層１００にＮｉシリサイド層２００を形成する。反応制御層２０２は、Ｎｉより原子番号が大きい金属元素から構成されるのが好ましい。以下、詳細に説明する。
【００１６】
まず図１（ａ）に示すように、シリコン層１００上に反応制御層２０２を形成する。シリコン層１００はシリコン基板の表層であってもよいし、ＳＯＩ基板のシリコン層であってもよいし、基板上に形成されたシリコン膜であってもよい。反応制御層２０２は、Ｎｉより原子番号が大きい金属元素を５０％以上含んでいる。反応制御層２０２は、上記した金属元素のみからなるのが好ましい。より詳細には、金属元素としては、イオン半径がＮｉのイオン半径よりも大きい金属元素が好ましい。反応制御層２０２に用いることができる金属元素は、例えばＰｔ、Ｔａ、Ｗ、Ｈｆ、Ｚｒ、及びＰｄの少なくとも一つである。
【００１７】
反応制御層２０２は、例えばAtomic Layer Deposition（ＡＬＤ）法により形成される。Ｎｉシリサイド層２００を低抵抗化するためには、反応制御層２０２は薄いほうが好ましい。反応制御層２０２の膜厚は、例えば０．３ｎｍ以下である。また反応制御層２０２の膜厚は、例えば１原子層以下であり、かつ反応制御層２０２を構成する金属元素は、Ｎｉシリサイド層２００が形成されるシリコン層１００の半分以上を覆っている。
【００１８】
次いで、図１（ｂ）に示すように、反応制御層２０２上に第１Ｎｉ層２０４を形成する。第１Ｎｉ層２０４は、例えばスパッタリング法により形成される。第１Ｎｉ層２０４の厚さは、０．５ｎｍ以上であるのが好ましく、また４０ｎｍ以下、特に１０ｎｍ以下であるのが好ましい。第１Ｎｉ層２０４の厚みが０．５ｎｍ未満の場合、第１Ｎｉ層２０４を均一な厚みに形成することが難しくなる。また第１Ｎｉ層２０４が４０ｎｍ超である場合、反応制御層２０２による効果が小さくなってしまう。本実施形態では、第１Ｎｉ層２０４を形成するとき、シリコン層１００及び反応制御層２０２の温度を３００℃未満の温度にする。このようにすると、第１Ｎｉ層２０４を形成するときにシリサイド化が生じることを抑制できる。
【００１９】
次いで図１（ｃ）に示すように、シリコン層１００、反応制御層２０２、及び第１Ｎｉ層２０４を３００℃以上に加熱する。このときの加熱温度は、５００℃以下、さらには４５０℃以下が好ましい。これにより、第１Ｎｉ層２０４は反応制御層２０２を介してシリコン層１００に拡散して反応し、Ｎｉシリサイド層２００が形成される。Ｎｉシリサイド層２００の平均厚さは、例えば２０ｎｍ以下である。このとき、反応制御層２０２はＮｉシリサイド層２００に含まれるが、反応制御層２０２を構成していた金属元素の濃度は、Ｎｉシリサイド層２００の表面、又は表面から５原子層以下の領域で最も高く、下に行くにつれて低くなる。
【００２０】
次に、本実施形態の作用及び効果について説明する。本発明者が検討した結果、以下のことが判明した。ＮｉにＮｉ−adamantane構造が形成されると、ＮｉＳｉ２が形成されやすくなる。一方、Ｎｉがシリコン層から受ける圧縮応力が大きくなると、Ｎｉ−adamantane構造は不安定になるため、Ｎｉ−adamantane構造が形成されにくくなる。このため、Ｎｉがシリコン層から受ける圧縮応力を小さくすることが、ＮｉＳｉ２が生成されないようにするポイントとなる。
【００２１】
本実施形態では、シリコン層１００と第１Ｎｉ層２０４の間に反応制御層２０２を形成している。反応制御層２０２は、Ｎｉより原子番号が大きい金属元素で形成される。このため、反応制御層２０２を設けることにより、Ｎｉがシリコン層から受ける圧縮応力を小さくすることができる。このため、Ｎｉシリサイド層２００を形成するときに、ＮｉＳｉ２が形成されることを抑制できる。また、反応制御層２０２は薄くてよいため、Ｎｉシリサイド層２００に含まれる添加元素の量も少なくてすむ。従って、添加元素に起因してＮｉシリサイド層２００が高抵抗化することを抑制できる。また添加元素の量を少なくすることができるため、添加元素に起因して製造コストが高くなることを抑制できる。
【００２２】
図２（ｂ）は、本実施形態に係る半導体装置の製造方法を用いてシリサイドが形成されたシリコン層の断面ＴＥＭ像である。図２（ａ）は比較例に係る半導体装置の製造方法を用いてシリサイドが形成されたシリコン層の断面ＴＥＭ像である。比較例に係る半導体装置の製造方法は、反応制御層２０２が形成されていない点を除いて、本実施形態に係る半導体装置と同様である。これらの断面ＴＥＭ像において、白く見える部分がＮｉシリサイドである。
【００２３】
図２（ａ）に示すように、比較例に係る半導体装置の製造方法では、Ｎｉシリサイド層がシリコンの（１１１）面に沿って深くスパイク状に伸びている。これは、Ｎｉシリサイド層としてＮｉＳｉ２が形成されているためである。これに対して図２（ｂ）に示すように、本実施形態に係る半導体装置の製造方法では、Ｎｉシリサイド層が深く伸びることが抑制されている。これは、Ｎｉシリサイド層としてＮｉＳｉ２が形成されずにＮｉＳｉが形成されているためである。Ｎｉシリサイド層が深く伸びることが抑制できると、例えばトランジスタのソースドレイン領域を微細化して浅くすることができる。
【００２４】
（第２の実施形態）
図３は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。まず図３（ａ）に示すように、シリコン層１００上に反応制御層２０２を形成する。
【００２５】
次いで図３（ｂ）に示すように、シリコン層１００及び反応制御層２０２を３００℃以上に加熱しながら、反応制御層２０２上にＮｉを堆積する。シリコン層１００及び反応制御層２０２の温度が３００℃以上であるため、反応制御層２０２に堆積したＮｉはシリコン層１００に拡散し、Ｎｉシリサイド層２００を形成する。この工程において、シリコン層１００及び反応制御層２０２の温度は５００℃以下、さらには４５０℃以下であるのが好ましい。
【００２６】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。またＮｉを堆積すると同時にＮｉシリサイド層２００を形成することができるため、半導体装置の製造工程数を少なくすることができる。
【００２７】
（第３の実施形態）
図４は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。まず図４（ａ）に示すように、シリコン層１００にＮｉシリサイド層２００を形成する。Ｎｉシリサイド層２００の形成方法は、第１の実施形態又は第２の実施形態と同様である。
【００２８】
次いで図４（ｂ）に示すように、Ｎｉシリサイド層２００上に第２Ｎｉ層２０６を形成する。第２Ｎｉ層２０６は、例えばスパッタリング法により形成される。第２Ｎｉ層２０６の膜厚は、例えば０．５ｎｍ以上が好ましく、また１０ｎｍ以下が好ましい。
【００２９】
次いで図４（ｃ）に示すように、シリコン層１００、Ｎｉシリサイド層２００、及び第２Ｎｉ層２０６を熱処理する。このときの熱処理温度は、３００℃以上が好ましく、また５００℃以下であるのが好ましい。これにより、第２Ｎｉ層２０６もシリコン層１００に向けて拡散し、Ｎｉシリサイド層２００が厚くなる。
【００３０】
本実施形態によっても、第１又は第２の実施形態と同様の効果を得ることができる。またＮｉシリサイド層２００を厚くすることができる。
【００３１】
（第４の実施形態）
図５は、第４の実施形態に係る半導体装置の構成を示す断面図である。本実施形態では、Ｎｉシリサイド層２００はＭＯＳトランジスタのソースドレイン領域１３０の表層、及びゲート電極１２０の少なくとも表層に形成されている。Ｎｉシリサイド層２００の形成方法は、第１〜第３の実施形態のいずれかと同様である。
【００３２】
詳細には、シリコン層１００はシリコン基板である。そしてシリコン基板には素子分離膜１０２が埋め込まれており、ＭＯＳトランジスタが形成される素子領域が他の領域から分離されている。素子領域の一部上にはゲート絶縁膜１１０及びゲート電極１２０が形成されている。ゲート絶縁膜１１０は酸化シリコン膜であってもよいし、酸化シリコンより誘電率が高い高誘電率膜を含んでいてもよい。ゲート絶縁膜１１０が前者の場合、ゲート電極１２０はポリシリコン膜である。またゲート絶縁膜１１０が後者の場合、ゲート電極１２０はメタルゲート（例えばＴｉＮなどの金属窒化膜）とポリシリコン膜をこの順に積層した積層構造を有している。そしてゲート電極１２０の表層には、Ｎｉシリサイド層２００が形成されており、ゲート電極１２０の側面にはサイドウォール１５０が形成されている。
【００３３】
ゲート電極１２０の両側に位置するシリコン層１００には、ソースドレイン領域１３０が形成されている。ソースドレイン領域１３０は、シリコン層１００に不純物を導入することにより形成されており、またエクステンション領域１４０を有している。エクステンション領域１４０はサイドウォール１５０の下に位置している。そしてソースドレイン領域１３０の表層には、Ｎｉシリサイド層２００が形成されている。ソースドレイン領域１３０の表層に位置するＮｉシリサイド層２００の平均厚さは、２０ｎｍ以下、好ましくは１０ｎｍ以下である。
【００３４】
本実施形態によっても、第１〜第３の実施形態のいずれかと同様の効果を得ることができる。また、ソースドレイン領域１３０の表層に位置するＮｉシリサイド層２００がスパイク状に成長することを抑制できる。このため、ソースドレイン領域１３０を浅くしても、Ｎｉシリサイド層２００がソースドレイン領域１３０を突き抜けることを抑制できる。
【００３５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３６】
１００ シリコン層
１０２ 素子分離膜
１１０ ゲート絶縁膜
１２０ ゲート電極
１３０ ソースドレイン領域
１４０ エクステンション領域
１５０ サイドウォール
２００ Ｎｉシリサイド層
２０２ 反応制御層
２０４ 第１Ｎｉ層
２０６ 第２Ｎｉ層
【技術分野】
【０００１】
本発明は、Ｎｉシリサイドを有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置では、抵抗を低くすることを目的として、シリコン層にシリサイド層を設けることが行われている。近年、シリサイド層としてＮｉシリサイドが用いられることが検討されている。半導体装置に用いられるシリサイド層としては、ＮｉＳｉ２ではなくＮｉＳｉが好適である。
【０００３】
特許文献１には、シリコンを含有する半導体基板上にＮｉ合金膜を形成して熱処理を行うことにより、Ｎｉシリサイド層を形成することが記載されている。
【０００４】
特許文献２には、半導体基板上にＮｉ合金膜及びＮｉ膜をこの順に形成して熱処理を行うことにより、Ｎｉシリサイド層を形成することが記載されている。
【０００５】
特許文献３には、半導体基板上にＮｉ膜又はＮｉ合金膜を形成し、第１の熱処理を行うことにより金属シリサイド層を形成し、さらに第１の熱処理よりも高い第２の熱処理を行うことが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１９９４３号公報
【特許文献２】特開２００７−１４２３４７号公報
【特許文献３】特開２００９−２６０００４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
Ｎｉシリサイド層を形成するときに、ＮｉＳｉ２が形成されることを抑制することを目的として、Ｎｉ合金を用いることが行われている。しかしこの方法では、Ｎｉに添加する金属の量が多くなるため、Ｎｉシリサイド層が高抵抗化していた。
【課題を解決するための手段】
【０００８】
本発明によれば、シリコン層上に、Ｎｉより原子番号が大きい金属元素を含み、Ｎｉを含まない反応制御層を形成する工程と、
前記反応制御層上にＮｉを堆積し、前記シリコン層、前記反応制御層、及び前記Ｎｉを熱処理することにより、前記シリコン層にＮｉシリサイド層を形成する工程と、
を備える半導体装置の製造方法が提供される。
【０００９】
本発明者が検討した結果、Ｎｉシリサイド層を形成するときにＮｉＳｉ２が形成されるメカニズムは以下の通りであることが判明した。まず、ＮｉにＮｉ−adamantane構造が形成されると、ＮｉＳｉ２が形成されやすくなる。これに対し、Ｎｉがシリコン層から受ける圧縮応力が大きくなると、Ｎｉ−adamantane構造は不安定になるため、ＮｉにＮｉ−adamantane構造が形成されにくくなる。従って、Ｎｉがシリコン層から受ける圧縮応力を小さくすることが、ＮｉＳｉ２が生成されないようにするポイントとなる。
【００１０】
ここで本発明のように、シリコン層とＮｉの間に、Ｎｉより原子番号が大きい金属元素からなる反応制御層を形成すると、Ｎｉがシリコン層から受ける圧縮応力を小さくすることができる。このため、本発明では、Ｎｉシリサイド層を形成するときに、ＮｉＳｉ２が形成されることを抑制できる。また、反応制御層は薄くてよいため、形成されるＮｉシリサイド層に含まれる添加元素の量も少なくてすむ。従って、添加元素に起因してＮｉシリサイド層が高抵抗化することを抑制できる。
【００１１】
本発明によれば、シリコン層と、
シリコン層の少なくとも一部に形成されたＮｉシリサイド層と、
を備え、
前記Ｎｉシリサイド層は、Ｎｉより原子番号が大きい金属元素を含み、
前記金属元素の濃度は、前記Ｎｉシリサイド層の表層で最も高く、下に行くにつれて低くなる半導体装置が提供される。
【発明の効果】
【００１２】
本発明によれば、添加元素に起因してＮｉシリサイド層が高抵抗化することを抑制できる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】第１の実施形態の効果を説明するための断面ＴＥＭ像である。
【図３】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】第４の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態に係る半導体装置の製造方法は、以下の工程を有する。まず、シリコン層１００上に、Ｎｉより原子番号が大きい金属元素を含み、Ｎｉを含まない反応制御層２０２を形成する。次いで、反応制御層２０２上にＮｉを堆積し、シリコン層１００、反応制御層２０２、及びＮｉを熱処理することにより、シリコン層１００にＮｉシリサイド層２００を形成する。反応制御層２０２は、Ｎｉより原子番号が大きい金属元素から構成されるのが好ましい。以下、詳細に説明する。
【００１６】
まず図１（ａ）に示すように、シリコン層１００上に反応制御層２０２を形成する。シリコン層１００はシリコン基板の表層であってもよいし、ＳＯＩ基板のシリコン層であってもよいし、基板上に形成されたシリコン膜であってもよい。反応制御層２０２は、Ｎｉより原子番号が大きい金属元素を５０％以上含んでいる。反応制御層２０２は、上記した金属元素のみからなるのが好ましい。より詳細には、金属元素としては、イオン半径がＮｉのイオン半径よりも大きい金属元素が好ましい。反応制御層２０２に用いることができる金属元素は、例えばＰｔ、Ｔａ、Ｗ、Ｈｆ、Ｚｒ、及びＰｄの少なくとも一つである。
【００１７】
反応制御層２０２は、例えばAtomic Layer Deposition（ＡＬＤ）法により形成される。Ｎｉシリサイド層２００を低抵抗化するためには、反応制御層２０２は薄いほうが好ましい。反応制御層２０２の膜厚は、例えば０．３ｎｍ以下である。また反応制御層２０２の膜厚は、例えば１原子層以下であり、かつ反応制御層２０２を構成する金属元素は、Ｎｉシリサイド層２００が形成されるシリコン層１００の半分以上を覆っている。
【００１８】
次いで、図１（ｂ）に示すように、反応制御層２０２上に第１Ｎｉ層２０４を形成する。第１Ｎｉ層２０４は、例えばスパッタリング法により形成される。第１Ｎｉ層２０４の厚さは、０．５ｎｍ以上であるのが好ましく、また４０ｎｍ以下、特に１０ｎｍ以下であるのが好ましい。第１Ｎｉ層２０４の厚みが０．５ｎｍ未満の場合、第１Ｎｉ層２０４を均一な厚みに形成することが難しくなる。また第１Ｎｉ層２０４が４０ｎｍ超である場合、反応制御層２０２による効果が小さくなってしまう。本実施形態では、第１Ｎｉ層２０４を形成するとき、シリコン層１００及び反応制御層２０２の温度を３００℃未満の温度にする。このようにすると、第１Ｎｉ層２０４を形成するときにシリサイド化が生じることを抑制できる。
【００１９】
次いで図１（ｃ）に示すように、シリコン層１００、反応制御層２０２、及び第１Ｎｉ層２０４を３００℃以上に加熱する。このときの加熱温度は、５００℃以下、さらには４５０℃以下が好ましい。これにより、第１Ｎｉ層２０４は反応制御層２０２を介してシリコン層１００に拡散して反応し、Ｎｉシリサイド層２００が形成される。Ｎｉシリサイド層２００の平均厚さは、例えば２０ｎｍ以下である。このとき、反応制御層２０２はＮｉシリサイド層２００に含まれるが、反応制御層２０２を構成していた金属元素の濃度は、Ｎｉシリサイド層２００の表面、又は表面から５原子層以下の領域で最も高く、下に行くにつれて低くなる。
【００２０】
次に、本実施形態の作用及び効果について説明する。本発明者が検討した結果、以下のことが判明した。ＮｉにＮｉ−adamantane構造が形成されると、ＮｉＳｉ２が形成されやすくなる。一方、Ｎｉがシリコン層から受ける圧縮応力が大きくなると、Ｎｉ−adamantane構造は不安定になるため、Ｎｉ−adamantane構造が形成されにくくなる。このため、Ｎｉがシリコン層から受ける圧縮応力を小さくすることが、ＮｉＳｉ２が生成されないようにするポイントとなる。
【００２１】
本実施形態では、シリコン層１００と第１Ｎｉ層２０４の間に反応制御層２０２を形成している。反応制御層２０２は、Ｎｉより原子番号が大きい金属元素で形成される。このため、反応制御層２０２を設けることにより、Ｎｉがシリコン層から受ける圧縮応力を小さくすることができる。このため、Ｎｉシリサイド層２００を形成するときに、ＮｉＳｉ２が形成されることを抑制できる。また、反応制御層２０２は薄くてよいため、Ｎｉシリサイド層２００に含まれる添加元素の量も少なくてすむ。従って、添加元素に起因してＮｉシリサイド層２００が高抵抗化することを抑制できる。また添加元素の量を少なくすることができるため、添加元素に起因して製造コストが高くなることを抑制できる。
【００２２】
図２（ｂ）は、本実施形態に係る半導体装置の製造方法を用いてシリサイドが形成されたシリコン層の断面ＴＥＭ像である。図２（ａ）は比較例に係る半導体装置の製造方法を用いてシリサイドが形成されたシリコン層の断面ＴＥＭ像である。比較例に係る半導体装置の製造方法は、反応制御層２０２が形成されていない点を除いて、本実施形態に係る半導体装置と同様である。これらの断面ＴＥＭ像において、白く見える部分がＮｉシリサイドである。
【００２３】
図２（ａ）に示すように、比較例に係る半導体装置の製造方法では、Ｎｉシリサイド層がシリコンの（１１１）面に沿って深くスパイク状に伸びている。これは、Ｎｉシリサイド層としてＮｉＳｉ２が形成されているためである。これに対して図２（ｂ）に示すように、本実施形態に係る半導体装置の製造方法では、Ｎｉシリサイド層が深く伸びることが抑制されている。これは、Ｎｉシリサイド層としてＮｉＳｉ２が形成されずにＮｉＳｉが形成されているためである。Ｎｉシリサイド層が深く伸びることが抑制できると、例えばトランジスタのソースドレイン領域を微細化して浅くすることができる。
【００２４】
（第２の実施形態）
図３は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。まず図３（ａ）に示すように、シリコン層１００上に反応制御層２０２を形成する。
【００２５】
次いで図３（ｂ）に示すように、シリコン層１００及び反応制御層２０２を３００℃以上に加熱しながら、反応制御層２０２上にＮｉを堆積する。シリコン層１００及び反応制御層２０２の温度が３００℃以上であるため、反応制御層２０２に堆積したＮｉはシリコン層１００に拡散し、Ｎｉシリサイド層２００を形成する。この工程において、シリコン層１００及び反応制御層２０２の温度は５００℃以下、さらには４５０℃以下であるのが好ましい。
【００２６】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。またＮｉを堆積すると同時にＮｉシリサイド層２００を形成することができるため、半導体装置の製造工程数を少なくすることができる。
【００２７】
（第３の実施形態）
図４は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。まず図４（ａ）に示すように、シリコン層１００にＮｉシリサイド層２００を形成する。Ｎｉシリサイド層２００の形成方法は、第１の実施形態又は第２の実施形態と同様である。
【００２８】
次いで図４（ｂ）に示すように、Ｎｉシリサイド層２００上に第２Ｎｉ層２０６を形成する。第２Ｎｉ層２０６は、例えばスパッタリング法により形成される。第２Ｎｉ層２０６の膜厚は、例えば０．５ｎｍ以上が好ましく、また１０ｎｍ以下が好ましい。
【００２９】
次いで図４（ｃ）に示すように、シリコン層１００、Ｎｉシリサイド層２００、及び第２Ｎｉ層２０６を熱処理する。このときの熱処理温度は、３００℃以上が好ましく、また５００℃以下であるのが好ましい。これにより、第２Ｎｉ層２０６もシリコン層１００に向けて拡散し、Ｎｉシリサイド層２００が厚くなる。
【００３０】
本実施形態によっても、第１又は第２の実施形態と同様の効果を得ることができる。またＮｉシリサイド層２００を厚くすることができる。
【００３１】
（第４の実施形態）
図５は、第４の実施形態に係る半導体装置の構成を示す断面図である。本実施形態では、Ｎｉシリサイド層２００はＭＯＳトランジスタのソースドレイン領域１３０の表層、及びゲート電極１２０の少なくとも表層に形成されている。Ｎｉシリサイド層２００の形成方法は、第１〜第３の実施形態のいずれかと同様である。
【００３２】
詳細には、シリコン層１００はシリコン基板である。そしてシリコン基板には素子分離膜１０２が埋め込まれており、ＭＯＳトランジスタが形成される素子領域が他の領域から分離されている。素子領域の一部上にはゲート絶縁膜１１０及びゲート電極１２０が形成されている。ゲート絶縁膜１１０は酸化シリコン膜であってもよいし、酸化シリコンより誘電率が高い高誘電率膜を含んでいてもよい。ゲート絶縁膜１１０が前者の場合、ゲート電極１２０はポリシリコン膜である。またゲート絶縁膜１１０が後者の場合、ゲート電極１２０はメタルゲート（例えばＴｉＮなどの金属窒化膜）とポリシリコン膜をこの順に積層した積層構造を有している。そしてゲート電極１２０の表層には、Ｎｉシリサイド層２００が形成されており、ゲート電極１２０の側面にはサイドウォール１５０が形成されている。
【００３３】
ゲート電極１２０の両側に位置するシリコン層１００には、ソースドレイン領域１３０が形成されている。ソースドレイン領域１３０は、シリコン層１００に不純物を導入することにより形成されており、またエクステンション領域１４０を有している。エクステンション領域１４０はサイドウォール１５０の下に位置している。そしてソースドレイン領域１３０の表層には、Ｎｉシリサイド層２００が形成されている。ソースドレイン領域１３０の表層に位置するＮｉシリサイド層２００の平均厚さは、２０ｎｍ以下、好ましくは１０ｎｍ以下である。
【００３４】
本実施形態によっても、第１〜第３の実施形態のいずれかと同様の効果を得ることができる。また、ソースドレイン領域１３０の表層に位置するＮｉシリサイド層２００がスパイク状に成長することを抑制できる。このため、ソースドレイン領域１３０を浅くしても、Ｎｉシリサイド層２００がソースドレイン領域１３０を突き抜けることを抑制できる。
【００３５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３６】
１００ シリコン層
１０２ 素子分離膜
１１０ ゲート絶縁膜
１２０ ゲート電極
１３０ ソースドレイン領域
１４０ エクステンション領域
１５０ サイドウォール
２００ Ｎｉシリサイド層
２０２ 反応制御層
２０４ 第１Ｎｉ層
２０６ 第２Ｎｉ層
【特許請求の範囲】
【請求項１】
シリコン層上に、Ｎｉより原子番号が大きい金属元素を含み、Ｎｉを含まない反応制御層を形成する工程と、
前記反応制御層上にＮｉを堆積し、前記シリコン層、前記反応制御層、及び前記Ｎｉを熱処理することにより、前記シリコン層にＮｉシリサイド層を形成する工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記金属元素は、イオン半径がＮｉのイオン半径よりも大きい半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記金属元素は、Ｐｔ、Ｔａ、Ｗ、Ｈｆ、Ｚｒ、及びＰｄの少なくとも一つである半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置の製造方法において、
前記反応制御層の膜厚は、０．３ｎｍ以下である半導体装置の製造方法。
【請求項５】
請求項１〜３のいずれか一項に記載の半導体装置の製造方法において、
前記反応制御層の膜厚は、１原子層以下であり、かつ前記金属元素は、前記Ｎｉシリサイド層が形成される前記シリコン層の半分以上を覆っている半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置の製造方法において、
前記Ｎｉシリサイド層は、トランジスタのソース又はドレインの表層に形成される半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置の製造方法において、
前記シリコン層にＮｉシリサイド層を形成する工程において、前記シリコン層を３００℃以上５００℃以下の温度で加熱しつつ、前記反応制御層上にＮｉを堆積することにより、前記Ｎｉシリサイド層を形成する半導体装置の製造方法。
【請求項８】
請求項１〜６のいずれか一項に記載の半導体装置の製造方法において、
前記シリコン層にＮｉシリサイド層を形成する工程は、
前記シリコン層を３００℃未満の温度にして、前記反応制御層上に第１Ｎｉ層を形成する工程と、
前記シリコン層、前記反応制御層、及び前記第１Ｎｉ層を３００℃以上に加熱することにより、前記Ｎｉシリサイド層を形成する工程と、
を備える半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記第１Ｎｉ層の厚さは４０ｎｍ以下である半導体装置の製造方法。
【請求項１０】
請求項７〜９のいずれか一項に記載の半導体装置の製造方法において、
前記Ｎｉシリサイド層上に第２Ｎｉ層を形成する工程と、
前記シリコン層、前記Ｎｉシリサイド層、及び前記第２Ｎｉ層を熱処理することにより、前記Ｎｉシリサイド層を厚くする工程と、
を備える半導体装置の製造方法。
【請求項１１】
シリコン層と、
シリコン層の少なくとも一部に形成されたＮｉシリサイド層と、
を備え、
前記Ｎｉシリサイド層は、Ｎｉより原子番号が大きい金属元素を含み、
前記金属元素の濃度は、前記Ｎｉシリサイド層の表面で最も高く、下に行くにつれて低くなる半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記金属元素は、イオン半径がＮｉのイオン半径よりも大きい半導体装置。
【請求項１３】
請求項１１又は１２に記載の半導体装置において、
前記金属元素は、Ｐｔ、Ｔａ、Ｗ、Ｈｆ、Ｚｒ、及びＰｄの少なくとも一つである半導体装置。
【請求項１４】
請求項１１〜１３のいずれか一項に記載の半導体装置において、
前記Ｎｉシリサイド層は、トランジスタのソース又はドレインの表層に形成されている半導体装置。
【請求項１５】
請求項１１〜１４のいずれか一項に記載の半導体装置において、
前記シリコン層はシリコン基板の表層である半導体装置。
【請求項１６】
請求項１１〜１５のいずれか一項に記載の半導体装置において、
前記Ｎｉシリサイド層の厚さは２０ｎｍ以下である半導体装置。
【請求項１】
シリコン層上に、Ｎｉより原子番号が大きい金属元素を含み、Ｎｉを含まない反応制御層を形成する工程と、
前記反応制御層上にＮｉを堆積し、前記シリコン層、前記反応制御層、及び前記Ｎｉを熱処理することにより、前記シリコン層にＮｉシリサイド層を形成する工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記金属元素は、イオン半径がＮｉのイオン半径よりも大きい半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記金属元素は、Ｐｔ、Ｔａ、Ｗ、Ｈｆ、Ｚｒ、及びＰｄの少なくとも一つである半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置の製造方法において、
前記反応制御層の膜厚は、０．３ｎｍ以下である半導体装置の製造方法。
【請求項５】
請求項１〜３のいずれか一項に記載の半導体装置の製造方法において、
前記反応制御層の膜厚は、１原子層以下であり、かつ前記金属元素は、前記Ｎｉシリサイド層が形成される前記シリコン層の半分以上を覆っている半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置の製造方法において、
前記Ｎｉシリサイド層は、トランジスタのソース又はドレインの表層に形成される半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置の製造方法において、
前記シリコン層にＮｉシリサイド層を形成する工程において、前記シリコン層を３００℃以上５００℃以下の温度で加熱しつつ、前記反応制御層上にＮｉを堆積することにより、前記Ｎｉシリサイド層を形成する半導体装置の製造方法。
【請求項８】
請求項１〜６のいずれか一項に記載の半導体装置の製造方法において、
前記シリコン層にＮｉシリサイド層を形成する工程は、
前記シリコン層を３００℃未満の温度にして、前記反応制御層上に第１Ｎｉ層を形成する工程と、
前記シリコン層、前記反応制御層、及び前記第１Ｎｉ層を３００℃以上に加熱することにより、前記Ｎｉシリサイド層を形成する工程と、
を備える半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記第１Ｎｉ層の厚さは４０ｎｍ以下である半導体装置の製造方法。
【請求項１０】
請求項７〜９のいずれか一項に記載の半導体装置の製造方法において、
前記Ｎｉシリサイド層上に第２Ｎｉ層を形成する工程と、
前記シリコン層、前記Ｎｉシリサイド層、及び前記第２Ｎｉ層を熱処理することにより、前記Ｎｉシリサイド層を厚くする工程と、
を備える半導体装置の製造方法。
【請求項１１】
シリコン層と、
シリコン層の少なくとも一部に形成されたＮｉシリサイド層と、
を備え、
前記Ｎｉシリサイド層は、Ｎｉより原子番号が大きい金属元素を含み、
前記金属元素の濃度は、前記Ｎｉシリサイド層の表面で最も高く、下に行くにつれて低くなる半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記金属元素は、イオン半径がＮｉのイオン半径よりも大きい半導体装置。
【請求項１３】
請求項１１又は１２に記載の半導体装置において、
前記金属元素は、Ｐｔ、Ｔａ、Ｗ、Ｈｆ、Ｚｒ、及びＰｄの少なくとも一つである半導体装置。
【請求項１４】
請求項１１〜１３のいずれか一項に記載の半導体装置において、
前記Ｎｉシリサイド層は、トランジスタのソース又はドレインの表層に形成されている半導体装置。
【請求項１５】
請求項１１〜１４のいずれか一項に記載の半導体装置において、
前記シリコン層はシリコン基板の表層である半導体装置。
【請求項１６】
請求項１１〜１５のいずれか一項に記載の半導体装置において、
前記Ｎｉシリサイド層の厚さは２０ｎｍ以下である半導体装置。
【図１】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【図２】
【公開番号】特開２０１２−９４７０７（Ｐ２０１２−９４７０７Ａ）
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願番号】特願２０１０−２４１２５０（Ｐ２０１０−２４１２５０）
【出願日】平成２２年１０月２７日（２０１０．１０．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願日】平成２２年１０月２７日（２０１０．１０．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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