半導体装置及びその製造方法
【課題】抵抗素子と、金属を含むゲート電極を有するＭＩＳＦＥＴとを備えた半導体装置において、ゲート電極の加工不良及びＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子を実現する。
【解決手段】半導体装置は、抵抗素子ＲとＭＩＳＦＥＴとを備えた半導体装置である。抵抗素子Ｒは、半導体基板１０上に形成された金属を含む第１の導電膜１２ａと、第１の導電膜１２ａ上に形成されたシリコンを含む第２の導電膜１７ａと、第１の導電膜１２ａと第２の導電膜１７ａとの間に形成された絶縁膜１３ａとを有している。
【解決手段】半導体装置は、抵抗素子ＲとＭＩＳＦＥＴとを備えた半導体装置である。抵抗素子Ｒは、半導体基板１０上に形成された金属を含む第１の導電膜１２ａと、第１の導電膜１２ａ上に形成されたシリコンを含む第２の導電膜１７ａと、第１の導電膜１２ａと第２の導電膜１７ａとの間に形成された絶縁膜１３ａとを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子とＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とを備えた半導体装置及びその製造方法に関し、特に、抵抗素子と、金属を含むゲート電極を有するＭＩＳＦＥＴとを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、集積回路の高集積化技術及び高速信号処理技術の発展が目覚しく、トランジスタの微細化が急速に進められている。
【０００３】
集積回路の高速信号処理では、抵抗回路を用いて、入出力部のインピーダンス整合を取ることが必要とされる。このため、伝送ラインの特性インピーダンスに相当する抵抗値を持つ抵抗素子を挿入することが一般的に行われる。抵抗素子は、その材料としてシリコンが一般的に用いられる。
【０００４】
以下に、その材料として多結晶シリコンを用いた抵抗素子の形成方法について、図９を参照しながら説明する（例えば特許文献１参照）。図９は、従来の半導体装置の構成を示す断面図である。
【０００５】
半導体基板１００上に、多結晶シリコン膜１０１を形成した後、多結晶シリコン膜１０１に、ボロンイオンを注入し、その後、熱処理を施す。このようにして、抵抗素子が形成される。
【０００６】
抵抗素子とバイポーラトランジスタとを備えた半導体装置の場合、多結晶シリコン膜１０１を、ｎｐｎトランジスタのベース引き出し部（図示せず）と同時に形成することが可能である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−３０８２７０号公報
【特許文献２】特開２００６−２６９５７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、抵抗素子とＭＩＳＦＥＴとを備えた半導体装置の場合、以下に示す問題がある。
【０００９】
近年、ゲート絶縁膜の材料として、例えばＨｆＯ2、Ｌａ2Ｏ3又はＺｒＯ2等の高誘電率材料を用いることが進められている。
【００１０】
また、ゲート電極の材料として、例えばＴｉ、Ｔａ又はＭｏ等の高融点金属を用いることが進められ、高融点金属膜が、ゲート絶縁膜とポリシリコン膜との間に介在するＭＩＰＳ（Metal-Inserted Poly-silicon Stack）構造のゲート電極が提案されている。しかしながら、ＭＩＰＳ構造のゲート電極を有するＭＩＳＦＥＴを備えた半導体装置の場合、次に示す問題がある。一般的に、高融点金属及びその化合物の抵抗率は、ポリシリコンの抵抗率よりも低い。このため、抵抗素子が、高融点金属膜と、ポリシリコン膜とを有する場合（言い換えれば、ＭＩＳＦＥＴのゲート電極と同時に、配線を形成し、この配線を抵抗素子として用いた場合）、抵抗素子は、十分な抵抗値（抵抗素子として機能するのに必要な抵抗値）を得ることができないという問題がある。
【００１１】
抵抗素子が十分な抵抗値を得るために、第１に例えば、抵抗素子として用いる配線の配線長さを長くした場合、ＭＩＳＦＥＴの微細化が困難であるという不具合がある。第２に例えば、配線の配線幅を狭くした場合、配線幅にバラツキが発生し、抵抗素子の性能にバラツキが発生するという不具合がある。
【００１２】
その他に例えば、抵抗素子が十分な抵抗値を得るために、次に示す手段が考えられる。抵抗素子領域及びＭＩＳＦＥＴ領域において、高融点金属膜を形成する。その後、エッチングにより、ＭＩＳＦＥＴ領域を覆うマスクを用いて、高融点金属膜における抵抗素子領域に形成された部分を除去した後、マスクを除去する。その後、抵抗素子領域及びＭＩＳＦＥＴ領域において、ポリシリコン膜を形成し、ポリシリコン膜のみを有する抵抗素子、及び高融点金属膜とポリシリコン膜とを有するゲート電極を形成する。しかしながら、この場合、次に示す問題がある。マスクの除去の際に、マスクの全部を除去することができず、ＭＩＳＦＥＴ領域において、高融点金属膜上に、マスクの一部が残存する（マスクの残渣が発生する）ため、高融点金属膜とポリシリコン膜との間に、マスクの残渣が介在する。これにより、ゲート電極の加工不良を招くという問題がある。またこれにより、高融点金属膜とポリシリコン膜との界面抵抗が上昇する、及び／又は界面抵抗にバラツキが発生し、ＭＩＳＦＥＴの特性が劣化するという問題がある。
【００１３】
前記に鑑み、本発明の目的は、抵抗素子と、金属を含むゲート電極を有するＭＩＳＦＥＴとを備えた半導体装置において、ゲート電極の加工不良及びＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子を実現することである。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明に係る第１の半導体装置は、抵抗素子とＭＩＳＦＥＴとを備えた半導体装置であって、抵抗素子は、半導体基板上に形成された金属を含む第１の導電膜と、第１の導電膜上に形成されたシリコンを含む第２の導電膜と、第１の導電膜と第２の導電膜との間に形成された絶縁膜とを有していることを特徴とする。
【００１５】
本発明に係る第１の半導体装置によると、抵抗素子が、金属を含む第１の導電膜とシリコンを含む第２の導電膜との間を電気的に分離する絶縁膜を有するため、抵抗素子は、十分な抵抗値を得ることができる。このため、高速信号処理が可能な集積回路を含む半導体装置を提供することができる。
【００１６】
前記の目的を達成するため、本発明に係る第２の半導体装置は、抵抗素子とＭＩＳＦＥＴとを備えた半導体装置であって、抵抗素子は、半導体基板上に形成された金属を含む第１の導電膜と、第１の導電膜上に形成されたシリコンを含む第２の導電膜と、第２の導電膜における下部と上部との間に形成された絶縁膜とを有していることを特徴とする。
【００１７】
本発明に係る第２の半導体装置によると、抵抗素子が、シリコンを含む第２の導電膜における下部と上部との間を電気的に分離する絶縁膜を有するため、抵抗素子は、十分な抵抗値を得ることができる。このため、高速信号処理が可能な集積回路を含む半導体装置を提供することができる。
【００１８】
本発明に係る第１又は第２の半導体装置において、ＭＩＳＦＥＴは、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された第３の導電膜と、第３の導電膜上に形成された第４の導電膜とを有するゲート電極とを有していることが好ましい。
【００１９】
このようにすると、第３の導電膜と第４の導電膜との間に、エッチング残渣が介在することがないため、ゲート電極の加工不良を招くことはない。加えて、第３の導電膜と第４の導電膜との間に、エッチング残渣が介在することがないため、第３の導電膜と第４の導電膜との界面抵抗を上昇させることはなく、且つ、界面抵抗にバラツキを発生させることはないので、ＭＩＳＦＥＴの特性の劣化を防止することができる。
【００２０】
従って、ゲート電極の加工不良及びＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子を実現することができる。
【００２１】
本発明に係る第１又は第２の半導体装置において、第１の導電膜は、第３の導電膜と同一の材料であり、第２の導電膜は、第４の導電膜と同一の材料であることが好ましい。
【００２２】
本発明に係る第１の半導体装置において、絶縁膜は、Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄ若しくはＳｉを含む酸化膜、Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄ若しくはＳｉを含む窒化膜、又はＨｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄ若しくはＳｉを含む酸窒化膜であることが好ましい。
【００２３】
本発明に係る第１又は第２の半導体装置において、絶縁膜は、シリコンを含む酸化膜、シリコンを含む窒化膜又はシリコンを含む酸窒化膜であることが好ましい。
【００２４】
本発明に係る第１又は第２の半導体装置において、絶縁膜は、金属を含む酸化膜、金属を含む窒化膜又は金属を含む酸窒化膜であることが好ましい。
【００２５】
本発明に係る第１又は第２の半導体装置において、第１の導電膜は、金属を含む窒化膜、金属を含む炭化膜又は金属を含むシリコン化合物膜であることが好ましい。
【００２６】
本発明に係る第１又は第２の半導体装置において、金属は、Ａｌ、Ｆｅ、Ｃｕ、Ｎｉ、Ｃｏ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ、Ｖ、Ｐｔ及びＡｕのうちの少なくとも１つであることが好ましい。
【００２７】
本発明に係る第１又は第２の半導体装置において、第２の導電膜は、ポリシリコン膜、アモルファスシリコン膜又は単結晶シリコン膜であることが好ましい。
【００２８】
前記の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、抵抗素子領域に形成される抵抗素子と、ＭＩＳＦＥＴ領域に形成されるＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、半導体基板の上に、金属を含む第１の導電膜形成膜を形成する工程（ａ）と、第１の導電膜形成膜の上に、絶縁膜形成膜を形成する工程（ｂ）と、絶縁膜形成膜におけるＭＩＳＦＥＴ領域に形成された部分を除去する工程（ｃ）と、工程（ｃ）の後に、絶縁膜形成膜の上及び第１の導電膜形成膜におけるＭＩＳＦＥＴ領域に形成された部分の上に、シリコンを含む第２の導電膜形成膜を形成する工程（ｄ）と、工程（ｄ）の後に、抵抗素子領域において、第２の導電膜形成膜、絶縁膜形成膜及び第１の導電膜形成膜を順次パターニングすることにより、半導体基板の上に、第１の導電膜形成膜からなる第１の導電膜と絶縁膜形成膜からなる絶縁膜と第２の導電膜形成膜からなる第２の導電膜とを有する抵抗素子を形成する工程（ｅ）とを備えていることを特徴とする。
【００２９】
本発明に係る第１の半導体装置の製造方法によると、金属を含む第１の導電膜とシリコンを含む第２の導電膜との間を電気的に分離する絶縁膜を有する抵抗素子を形成することができる。このため、十分な抵抗値が得られる抵抗素子を実現することができる。
【００３０】
第１の導電膜形成膜の上に、フォトレジスト膜又は反射防止膜等ではなく、例えばＳｉＯ2からなる絶縁膜形成膜を形成する。このため、絶縁膜形成膜の除去の際に、第１の導電膜形成膜の上に、絶縁膜形成膜の残渣が発生することはないため、ＭＩＳＦＥＴ領域において、第１の導電膜形成膜と第２の導電膜形成膜との間に、絶縁膜形成膜の残渣が介在することはない。
【００３１】
本発明に係る第１の半導体装置の製造方法において、工程（ａ）の前に、ＭＩＳＦＥＴ領域において、半導体基板の上に、ゲート絶縁膜形成膜を形成する工程（ｆ）をさらに備え、工程（ｄ）の後に、ＭＩＳＦＥＴ領域において、第２の導電膜形成膜、第１の導電膜形成膜及びゲート絶縁膜形成膜を順次パターニングすることにより、半導体基板の上に、ゲート絶縁膜形成膜からなるゲート絶縁膜、及び第１の導電膜形成膜からなる第３の導電膜と第２の導電膜形成膜からなる第４の導電膜とを有するゲート電極を順次形成する工程（ｇ）をさらに備え、工程（ｅ）と工程（ｇ）とは、同時に行われることが好ましい。
【００３２】
このようにすると、既述の通り、第１の導電膜形成膜と第２の導電膜形成膜との間に、絶縁膜形成膜の残渣が介在することがないため、ゲート電極の加工不良を招くことはない。加えて、第３の導電膜と第４の導電膜との間に、絶縁膜形成膜の残渣が介在することがないため、第３の導電膜と第４の導電膜との界面抵抗を上昇させることはなく、且つ、界面抵抗にバラツキを発生させることはないので、ＭＩＳＦＥＴの特性の劣化を防止することができる。
【００３３】
従って、ゲート電極の加工不良及びＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子を実現することができる。
【００３４】
前記の目的を達成するため、本発明に係る第２の半導体装置の製造方法は、抵抗素子領域に形成される抵抗素子と、ＭＩＳＦＥＴ領域に形成されるＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、半導体基板の上に、金属を含む第１の導電膜形成膜を形成する工程（ａ）と、第１の導電膜形成膜の上に、シリコンを含む第２の導電膜形成膜を形成する工程（ｂ）と、抵抗素子領域において、イオン注入により、第１の導電膜形成膜と第２の導電膜形成膜との界面領域、又は第２の導電膜形成膜に、酸素イオン、窒素イオン、又は酸素イオン及び窒素イオンを注入し、イオンミキシング層形成層を形成する工程（ｃ）と、工程（ｃ）の後に、抵抗素子領域において、第２の導電膜形成膜、イオンミキシング層形成層及び第１の導電膜形成膜をパターニングすることにより、半導体基板の上に、第１の導電膜形成膜からなる第１の導電膜、イオンミキシング層形成層からなるイオンミキシング層及び第２の導電膜形成膜からなる第２の導電膜を形成する工程（ｄ）と、熱処理により、イオンミキシング層に含まれる酸素、窒素、又は酸素及び窒素と、シリコン又は金属とを反応させて、絶縁膜を形成する工程（ｅ）とを備え、工程（ｅ）において、第１の導電膜と絶縁膜と第２の導電膜とを有する抵抗素子が形成されることを特徴とする。
【００３５】
本発明に係る第２の半導体装置の製造方法によると、金属を含む第１の導電膜とシリコンを含む第２の導電膜との間を電気的に分離する絶縁膜を有する抵抗素子、又はシリコンを含む第２の導電膜における下部と上部との間を電気的に分離する絶縁膜を有する抵抗素子を形成することができる。このため、十分な抵抗値が得られる抵抗素子を実現することができる。
【００３６】
加えて、第１の導電膜形成膜と第２の導電膜形成膜との界面領域、又は第２の導電膜形成膜にイオンが注入されてなるイオンミキシング層形成層を形成した後、イオンミキシング層形成層を利用して絶縁膜を形成するため、第１の導電膜形成膜と第２の導電膜形成膜とを連続して形成することができる。このため、第１の導電膜形成膜と第２の導電膜形成膜との間に、エッチング残渣及びマスク残渣が介在することはない。
【００３７】
さらに、イオンミキシング層形成層のイオン注入条件を調整すると共に、絶縁膜の熱処理条件を調整することにより、絶縁膜の膜厚（言い換えれば、第２の導電膜における絶縁膜として消費される部分の膜厚）を制御することができる。このため、抵抗素子における第２の導電膜の膜厚を制御することができるので、配線パターンを変更することなく、抵抗素子の抵抗値を制御することができる。
【００３８】
本発明に係る第２の半導体装置の製造方法において、工程（ａ）の前に、ＭＩＳＦＥＴ領域において、半導体基板の上に、ゲート絶縁膜形成膜を形成する工程（ｆ）をさらに備え、工程（ｃ）の後に、ＭＩＳＦＥＴ領域において、第２の導電膜形成膜、第１の導電膜形成膜及びゲート絶縁膜形成膜を順次パターニングすることにより、半導体基板の上に、ゲート絶縁膜形成膜からなるゲート絶縁膜、及び第１の導電膜形成膜からなる第３の導電膜と第２の導電膜形成膜からなる第４の導電膜とを有するゲート電極を順次形成する工程（ｇ）をさらに備え、工程（ｄ）と工程（ｇ）とは、同時に行われることが好ましい。
【００３９】
このようにすると、既述の通り、第１の導電膜形成膜と第２の導電膜形成膜との間に、エッチング残渣及びマスク残渣が介在することがないため、ゲート電極の加工不良を招くことはない。加えて、第３の導電膜と第４の導電膜との間に、エッチング残渣及びマスク残渣が介在することがないため、第３の導電膜と第４の導電膜との界面抵抗を上昇させることはなく、且つ、界面抵抗にバラツキを発生させることはないので、ＭＩＳＦＥＴの特性の劣化を防止することができる。
【００４０】
従って、ゲート電極の加工不良及びＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子を実現することができる。
【００４１】
前記の目的を達成するため、本発明に係る第３の半導体装置の製造方法は、抵抗素子領域に形成される抵抗素子と、ＭＩＳＦＥＴ領域に形成されるＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、半導体基板の上に、金属を含む第１の導電膜形成膜を形成する工程（ａ）と、第１の導電膜形成膜の上に、シリコンを含む第２の導電膜形成膜を形成する工程（ｂ）と、工程（ｂ）の後に、抵抗素子領域において、第２の導電膜形成膜及び第１の導電膜形成膜を順次パターニングすることにより、半導体基板の上に、第１の導電膜形成膜からなる第１の導電膜と第２の導電膜形成膜からなる第２の導電膜とを順次形成する工程（ｃ）と、イオン注入により、第１の導電膜と第２の導電膜との界面領域、又は第２の導電膜に、酸素イオン、窒素イオン、又は酸素イオン及び窒素イオンを注入し、イオンミキシング層を形成する工程（ｄ）と、熱処理により、イオンミキシング層に含まれる酸素、窒素、又は酸素及び窒素と、シリコン又は金属とを反応させて、絶縁膜を形成する工程（ｅ）とを備え、工程（ｅ）において、第１の導電膜と絶縁膜と第２の導電膜とを有する抵抗素子が形成されることを特徴とする。
【００４２】
本発明に係る第３の半導体装置の製造方法によると、金属を含む第１の導電膜とシリコンを含む第２の導電膜との間を電気的に分離する絶縁膜を有する抵抗素子、又はシリコンを含む第２の導電膜における下部と上部との間を電気的に分離する絶縁膜を有する抵抗素子を形成することができる。このため、十分な抵抗値が得られる抵抗素子を実現することができる。
【００４３】
加えて、第１の導電膜と第２の導電膜との界面領域、又は第２の導電膜にイオンが注入されてなるイオンミキシング層を形成した後、イオンミキシング層を利用して絶縁膜を形成するため、第１の導電膜形成膜と第２の導電膜形成膜とを連続して形成することができる。このため、第１の導電膜形成膜と第２の導電膜形成膜との間に、エッチング残渣及びマスク残渣が介在することはない。
【００４４】
さらに、イオンミキシング層のイオン注入条件を調整すると共に、絶縁膜の熱処理条件を調整することにより、絶縁膜の膜厚（言い換えれば、第２の導電膜における絶縁膜として消費される部分の膜厚）を制御することができる。このため、抵抗素子における第２の導電膜の膜厚を制御することができるので、配線パターンを変更することなく、抵抗素子の抵抗値を制御することができる。
【００４５】
本発明に係る第３の半導体装置の製造方法において、工程（ａ）の前に、ＭＩＳＦＥＴ領域において、半導体基板の上に、ゲート絶縁膜形成膜を形成する工程（ｆ）をさらに備え、工程（ｂ）の後に、ＭＩＳＦＥＴ領域において、第２の導電膜形成膜、第１の導電膜形成膜及びゲート絶縁膜形成膜を順次パターニングすることにより、半導体基板の上に、ゲート絶縁膜形成膜からなるゲート絶縁膜、及び第１の導電膜形成膜からなる第３の導電膜と第２の導電膜形成膜からなる第４の導電膜とを有するゲート電極を順次形成する工程（ｇ）をさらに備え、工程（ｃ）と工程（ｇ）とは、同時に行われることが好ましい。
【００４６】
このようにすると、既述の通り、第１の導電膜形成膜と第２の導電膜形成膜との間に、エッチング残渣及びマスク残渣が介在することがないため、ゲート電極の加工不良を招くことはない。加えて、第３の導電膜と第４の導電膜との間に、エッチング残渣及びマスク残渣が介在することがないため、第３の導電膜と第４の導電膜との界面抵抗を上昇させることはなく、且つ、界面抵抗にバラツキを発生させることはないので、ＭＩＳＦＥＴの特性の劣化を防止することができる。
【００４７】
従って、ゲート電極の加工不良及びＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子を実現することができる。
【００４８】
さらに、パターニングを行った後、イオンミキシング層を形成する。このため、パターニング時の抵抗素子領域の構成と、パターニング時のＭＩＳＦＥＴ領域の構成とを、互いに同じにすることができる（言い換えれば、パターニング時に、抵抗素子領域において、第１の導電膜形成膜と第２の導電膜形成膜との間、又は第２の導電膜形成膜における下部と上部との間に、イオンミキシング層形成層が介在することはない）ので、パターニングを容易に行うことができる。
【発明の効果】
【００４９】
本発明に係る半導体装置及びその製造方法によると、ゲート電極の加工不良及びＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子を実現することができる。
【図面の簡単な説明】
【００５０】
【図１】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】(a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】(a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】従来の半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００５１】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(d) 、図２(a) 〜(c) 、図３(a) 〜(c) 及び図４(a) 〜(c) を参照しながら説明する。図１(a) 〜図４(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図１(a) 〜図４(c) において、左側に「抵抗素子領域」を示し、中央に「ｎ型ＭＩＳＦＥＴ領域」を示し、右側に「ｐ型ＭＩＳＦＥＴ領域」を示す。「抵抗素子領域」とは、抵抗素子が形成される領域を示し、「ｎ型ＭＩＳＦＥＴ領域」とは、ｎ型ＭＩＳＦＥＴが形成される領域を示し、「ｐ型ＭＩＳＦＥＴ領域」とは、ｐ型ＭＩＳＦＥＴが形成される領域を示す。
【００５２】
まず、図１(a) に示すように、例えばＡＬＤ（Atomic Layer Deposition）法又はＰＶＤ（Physical Vapor Deposition）法により、半導体基板１０における抵抗素子部１０ａ、ｎ型ＭＩＳＦＥＴ部１０ｂ及びｐ型ＭＩＳＦＥＴ部１０ｃ上に、例えば膜厚が２ｎｍの第１のゲート絶縁膜形成膜１１を堆積する。第１のゲート絶縁膜形成膜１１として、高誘電率膜、例えばハフニウム（Ｈｆ）及びランタン（Ｌａ）を含む酸化膜を用いる。
【００５３】
その後、例えばＰＶＤ法により、第１のゲート絶縁膜形成膜１１上に、例えば膜厚が２０ｎｍの金属を含む第１の導電膜形成膜１２を堆積する。第１の導電膜形成膜１２として、高融点金属膜、例えば炭化タンタル膜（ＴａＣ膜）を用いる。
【００５４】
次に、図１(b) に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、第１の導電膜形成膜１２上に、例えば膜厚が１５ｎｍのＳｉＯ2からなる第１の絶縁膜形成膜１３を堆積する。その後、フォトリソグラフィにより、第１の絶縁膜形成膜１３上に、抵抗素子領域及びｎ型ＭＩＳＦＥＴ領域を覆いｐ型ＭＩＳＦＥＴ領域を開口するフォトレジストパターンＲｅ１を形成する。
【００５５】
次に、図１(c) に示すように、例えばフッ酸洗浄液を用いたエッチングにより、フォトレジストパターンＲｅ１をマスクとして、第１の絶縁膜形成膜１３におけるｐ型ＭＩＳＦＥＴ領域に形成された部分を除去する。その後、例えば、Ｈ2ガス及びＮ2ガスを混合した混合ガスのプラズマから生成したラジカルを用いたアッシングにより、フォトレジストパターンＲｅ１を除去する。
【００５６】
このようにして、第１の導電膜形成膜１２における抵抗素子領域に形成された部分上に、第１の絶縁膜形成膜１３Ａが形成される。第１の導電膜形成膜１２におけるｎ型ＭＩＳＦＥＴ領域に形成された部分上に、第１の絶縁膜形成膜１３Ｂが形成される。
【００５７】
次に、図１(d) に示すように、例えばフッ酸洗浄液及び硫酸過酸化水素水洗浄液を用いたエッチングにより、第１の絶縁膜形成膜１３Ａ，１３Ｂをマスクとして、第１の導電膜形成膜１２及び第１のゲート絶縁膜形成膜１１におけるｐ型ＭＩＳＦＥＴ領域に形成された部分を順次除去する。
【００５８】
このようにして、半導体基板１０における抵抗素子部１０ａ上に、第１のゲート絶縁膜形成膜１１Ａ、第１の導電膜形成膜１２Ａ及び第１の絶縁膜形成膜１３Ａが順次形成される。半導体基板１０におけるｎ型ＭＩＳＦＥＴ部１０ｂ上に、第１のゲート絶縁膜形成膜１１Ｂ、第１の導電膜形成膜１２Ｂ及び第１の絶縁膜形成膜１３Ｂが順次形成される。
【００５９】
次に、図２(a) に示すように、例えばＡＬＤ法又はＰＶＤ法により、第１の絶縁膜形成膜１３Ａ，１３Ｂ及び半導体基板１０におけるｐ型ＭＩＳＦＥＴ部１０ｃ上に、例えば膜厚２ｎｍの第２のゲート絶縁膜形成膜１４を堆積する。第２のゲート絶縁膜形成膜１４として、高誘電率膜、例えばＨｆ及びアルミニウム（Ａｌ）を含む酸化膜を用いる。
【００６０】
その後、例えばＰＶＤ法により、第２のゲート絶縁膜形成膜１４上に、例えば膜厚２０ｎｍの金属を含む第２の導電膜形成膜１５を堆積する。第２の導電膜形成膜１５として、高融点金属膜、例えば窒化チタン（ＴｉＮ）膜を用いる。
【００６１】
次に、図２(b) に示すように、例えばＣＶＤ法により、第２の導電膜形成膜１５上に、例えば膜厚１０ｎｍのＳｉＯ2からなる第２の絶縁膜形成膜１６を堆積する。その後、フォトリソグラフィにより、第２の絶縁膜形成膜１６上に、抵抗素子領域及びｎ型ＭＩＳＦＥＴ領域を開口しｐ型ＭＩＳＦＥＴ領域を覆うフォトレジストパターンＲｅ２を形成する。
【００６２】
次に、図２(c) に示すように、例えばフッ酸洗浄液を用いたエッチングにより、フォトレジストパターンＲｅ２をマスクとして、第２の絶縁膜形成膜１６における抵抗素子領域及びｎ型ＭＩＳＦＥＴ領域に形成された部分を除去する。その後、例えばＯ2ガス及びＮ2ガスを混合した混合ガスのプラズマから生成したラジカルを用いたアッシングにより、フォトレジストパターンＲｅ２を除去する。
【００６３】
このようにして、第２の導電膜形成膜１５におけるｐ型ＭＩＳＦＥＴ領域に形成された部分上に、第２の絶縁膜形成膜１６Ｃが形成される。
【００６４】
次に、図３(a) に示すように、例えばフッ酸洗浄液及び硫酸過酸化水素水洗浄液を用いたエッチングにより、第２の絶縁膜形成膜１６Ｃをマスクとして、第２の導電膜形成膜１５及び第２のゲート絶縁膜形成膜１４における抵抗素子領域及びｎ型ＭＩＳＦＥＴ領域に形成された部分を順次除去する。
【００６５】
このようにして、半導体基板１０におけるｐ型ＭＩＳＦＥＴ部１０ｃ上に、第２のゲート絶縁膜形成膜１４Ｃ、第２の導電膜形成膜１５Ｃ及び第２の絶縁膜形成膜１６Ｃが順次形成される。
【００６６】
次に、図３(b) に示すように、フォトリソグラフィにより、第１の絶縁膜形成膜１３Ａ上に、抵抗素子領域を覆いｎ型，ｐ型ＭＩＳＦＥＴ領域を開口するフォトレジストパターンＲｅ３を形成する。
【００６７】
次に、図３(c) に示すように、例えばフッ酸洗浄液を用いたエッチングにより、フォトレジストパターンＲｅ３をマスクとして、第１の絶縁膜形成膜１３Ｂ及び第２の絶縁膜形成膜１６Ｃを除去する。このとき、第１の絶縁膜形成膜１３Ｂ及び第２の絶縁膜形成膜１６Ｃは、例えばＳｉＯ2からなるため、第１の導電膜形成膜１２Ｂ上に、第１の絶縁膜形成膜１３Ｂの残渣が発生することはなく、第２の導電膜形成膜１５Ｃ上に、第２の絶縁膜形成膜１６Ｃの残渣が発生することはない。
【００６８】
次に、図４(a) に示すように、例えばＯ2ガス及びＮ2ガスを混合した混合ガスのプラズマから生成したラジカルを用いたアッシングにより、フォトレジストパターンＲｅ３を除去する。
【００６９】
次に、図４(b) に示すように、例えばＣＶＤ法により、第１の絶縁膜形成膜１３Ａ、第１の導電膜形成膜１２Ｂ及び第２の導電膜形成膜１５Ｃ上に、例えば膜厚が１００ｎｍのシリコンを含む第３の導電膜形成膜１７を堆積する。第３の導電膜形成膜１７として、例えばポリシリコン膜を用いる。
【００７０】
次に、図４(c) に示すように、フォトリソグラフィにより、第３の導電膜形成膜１７上に、フォトレジストパターン（図示せず）を形成する。その後、ドライエッチングにより、フォトレジストパターンをマスクとして、第３の導電膜形成膜１７、第１の絶縁膜形成膜１３Ａ、第１の導電膜形成膜１２Ａ，１２Ｂ及び第２の導電膜形成膜１５Ｃ、並びに第１のゲート絶縁膜形成膜１１Ａ，１１Ｂ及び第２のゲート絶縁膜形成膜１４Ｃを順次パターニングする。これにより、半導体基板１０における抵抗素子部１０ａ上に、絶縁膜１１ａを介して、下層導電膜１２ａと絶縁膜１３ａと上層導電膜１７ａとを有する抵抗素子Ｒを形成する。半導体基板１０におけるｎ型ＭＩＳＦＥＴ部１０ｂ上に、ゲート絶縁膜１１ｂ、及び下層導電膜１２ｂと上層導電膜１７ｂとを有するゲート電極Ｇｂを順次形成する。半導体基板１０におけるｐ型ＭＩＳＦＥＴ部１０ｃ上に、ゲート絶縁膜１４ｃ、及び下層導電膜１５ｃと上層導電膜１７ｃとを有するゲート電極Ｇｃを順次形成する。このように、ゲート電極Ｇｂ，Ｇｃと同時に、配線を形成し、この配線を抵抗素子Ｒとして利用する。
【００７１】
その後、通常のＭＩＳトランジスタを有する半導体装置の製造方法における工程と同様の工程を行う。具体的には、サイドウォール、ソースドレイン領域及びシリサイド膜等の形成を行う。
【００７２】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００７３】
本実施形態では、図１(c) に示すように、第１の導電膜形成膜１２上に、ｎ型ＭＩＳＦＥＴ領域を覆う第１の絶縁膜形成膜（言い換えれば、ハードマスク）１３Ｂを形成する。その後、図３(c) に示すように、第１の絶縁膜形成膜１３Ｂを除去する。このとき、第１の絶縁膜形成膜１３Ｂは、フォトレジスト膜又は反射防止膜等ではなく、例えばＳｉＯ2膜であるため、第１の導電膜形成膜１２Ｂ上に、第１の絶縁膜形成膜１３Ｂの残渣が発生することはない。このため、図４(b) に示すように、第３の導電膜形成膜１７の堆積の際に、第１の導電膜形成膜１２Ｂと第３の導電膜形成膜１７との間に、第１の絶縁膜形成膜１３Ｂの残渣が介在することはない。
【００７４】
同様に、本実施形態では、図２(c) に示すように、第２の導電膜形成膜１５上に、ｐ型ＭＩＳＦＥＴ領域を覆う第２の絶縁膜形成膜（言い換えれば、ハードマスク）１６Ｃを形成する。その後、図３(c) に示すように、第２の絶縁膜形成膜１６Ｃを除去する。このとき、第２の絶縁膜形成膜１６Ｃは、フォトレジスト膜又は反射防止膜等ではなく、例えばＳｉＯ2膜であるため、第２の導電膜形成膜１５Ｃ上に、第２の絶縁膜形成膜１６Ｃの残渣が発生することはない。このため、図４(b) に示すように、第３の導電膜形成膜１７の堆積の際に、第２の導電膜形成膜１５Ｃと第３の導電膜形成膜１７との間に、第２の絶縁膜形成膜１６Ｃの残渣が介在することはない。
【００７５】
これに対し、下層導電膜を形成するための導電膜形成膜（以下、「下層導電膜形成膜」と称す）上に、ＳｉＯ2からなる絶縁膜形成膜ではなく、例えばフォトレジスト膜又は有機反射防止膜を堆積した場合、次に示す懸念がある。フォトレジスト膜又は有機反射防止膜の除去の際に、下層導電膜形成膜上に、フォトレジスト膜又は有機反射防止膜の残渣が発生するため、下層導電膜形成膜と上層導電膜を形成するための導電膜形成膜との間に、フォトレジスト膜又は有機反射防止膜の残渣が介在する。これにより、ゲート電極の加工不良を招くという懸念がある。またこれにより、ｎ型，ｐ型ＭＩＳＦＥＴにおける下層導電膜と上層導電膜との界面抵抗が上昇する、及び／又は界面抵抗にバラツキが発生し、ｎ型，ｐ型ＭＩＳＦＥＴの特性が劣化するという懸念がある。
【００７６】
以下に、本発明の第１の実施形態に係る半導体装置の構成について、図４(c) を参照しながら説明する。
【００７７】
本実施形態に係る半導体装置は、図４(c) に示すように、抵抗素子Ｒと、ゲート電極Ｇｂを有するｎ型ＭＩＳＦＥＴと、ゲート電極Ｇｃを有するｐ型ＭＩＳＦＥＴとを備えている。
【００７８】
抵抗素子Ｒは、半導体基板１０における抵抗素子部１０ａ上に形成された金属を含む下層導電膜（第１の導電膜）１２ａと、下層導電膜１２ａ上に形成された絶縁膜１３ａと、絶縁膜１３ａ上に形成されたシリコンを含む上層導電膜（第２の導電膜）１７ａとを有している。絶縁膜１３ａは、下層導電膜１２ａと上層導電膜１７ａとの間を電気的に分離している。
【００７９】
ｎ型ＭＩＳＦＥＴは、半導体基板１０におけるｎ型ＭＩＳＦＥＴ部１０ｂ上に形成されたゲート絶縁膜１１ｂと、ゲート絶縁膜１１ｂ上に形成された下層導電膜（第３の導電膜）１２ｂ、及び下層導電膜１２ｂ上に形成された上層導電膜（第４の導電膜）１７ｂを有するゲート電極Ｇｂとを有している。一方、ｐ型ＭＩＳＦＥＴは、半導体基板１０におけるｐ型ＭＩＳＦＥＴ部１０ｃ上に形成されたゲート絶縁膜１４ｃと、ゲート絶縁膜１４ｃ上に形成された下層導電膜１５ｃ、及び下層導電膜１５ｃ上に形成された上層導電膜１７ｃを有するゲート電極Ｇｃとを有している。
【００８０】
抵抗素子における下層導電膜１２ａは、ｎ型ＭＩＳＦＥＴにおける下層導電膜１２ｂと同一の材料である。抵抗素子における上層導電膜１７ａは、ｎ型ＭＩＳＦＥＴにおける上層導電膜１７ｂ及びｐ型ＭＩＳＦＥＴにおける上層導電膜１７ｃと同一の材料である。
【００８１】
ｎ型ＭＩＳＦＥＴにおけるゲート絶縁膜１１ｂの材料（例えばＨｆ及びＬａを含む酸化物）とｐ型ＭＩＳＦＥＴにおけるゲート絶縁膜１４ｃの材料（例えばＨｆ及びＡｌを含む酸化物）とは互いに異なる。ｎ型ＭＩＳＦＥＴにおける下層導電膜１２ｂの材料（例えばＴａＣ）とｐ型ＭＩＳＦＥＴにおける下層導電膜１５ｃの材料（例えばＴｉＮ）とは互いに異なる。
【００８２】
半導体基板１０と抵抗素子Ｒとの間には、絶縁膜１１ａが介在している。絶縁膜１１ａは、ｎ型ＭＩＳＦＥＴにおけるゲート絶縁膜１１ｂと同一の材料である。
【００８３】
本実施形態によると、下層導電膜１２ａと上層導電膜１７ａとの間を電気的に分離する絶縁膜１３ａを有する抵抗素子Ｒを形成することができる。このため、十分な抵抗値が得られる抵抗素子Ｒを実現することができる。
【００８４】
本実施形態によると、第１の導電膜形成膜１２Ｂと第３の導電膜形成膜１７Ｂとの間に、第１の絶縁膜形成膜１３Ｂの残渣が介在することがないため、ゲート電極Ｇｂの加工不良を招くことはない。また、第２の導電膜形成膜１５Ｃと第３の導電膜形成膜１７Ｃとの間に、第２の絶縁膜形成膜１６Ｃの残渣が介在することがないため、ゲート電極Ｇｃの加工不良を招くことはない。
【００８５】
本実施形態によると、ｎ型ＭＩＳＦＥＴにおける下層導電膜１２ｂと上層導電膜１７ｂとの間に、第１の絶縁膜形成膜１３Ｂの残渣が介在することがない。また、ｐ型ＭＩＳＦＥＴにおける下層導電膜１５ｃと上層導電膜１７ｃとの間に、第２の絶縁膜形成膜１６Ｃの残渣が介在することがない。このため、ｎ型，ｐ型ＭＩＳＦＥＴにおける下層導電膜１２ｂ，１５ｃと上層導電膜１７ｂ，１７ｃとの界面抵抗を上昇させることはなく、且つ、界面抵抗にバラツキを発生させることはないため、ｎ型，ｐ型ＭＩＳＦＥＴの特性の劣化を防止することができる。
【００８６】
以上のように、ゲート電極Ｇｂ，Ｇｃの加工不良及びｎ型，ｐ型ＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子Ｒを実現することができる。
【００８７】
さらに、本実施形態によると、ゲート絶縁膜１１ｂ，１４ｃ及びゲート電極Ｇｂ，Ｇｃにおける下層導電膜１２ｂ，１５ｃの材料が、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで互いに異なる。このため、ｎ型，ｐ型ＭＩＳＦＥＴの各々の特性を個別に制御することができる。
【００８８】
なお、第１の実施形態では、抵抗素子Ｒにおける絶縁膜１３ａとして、例えば膜厚が１５ｎｍのＳｉＯ2膜を用いたが、この膜及び膜厚に限らない。
【００８９】
例えば、絶縁膜として、下記１）〜３）に記載の膜を用いてもよい。
１）Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ又はＧｄを含む酸化膜
２）Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄ又はＳｉを含む窒化膜
３）Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄ又はＳｉを含む酸窒化膜
また例えば、膜厚は、材料自身の耐圧、及び駆動時の抵抗素子に印加される電圧等によっても異なるが、概ね２ｎｍ以上４０ｎｍ以下の範囲内であればよく、５ｎｍ以上３０ｎｍ以下の範囲内であることが好ましい。
【００９０】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図５(a) 〜(d) 及び図６(a) 〜(d) を参照しながら説明する。図５(a) 〜図６(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図５(a) 〜図６(d) 、及び後述の図７(a) 〜図８(c) において、左側に「抵抗素子領域」を示し、右側に「ＭＩＳＦＥＴ領域」を示す。「ＭＩＳＦＥＴ領域」とは、ｎ型ＭＩＳＦＥＴ又はｐ型ＭＩＳＦＥＴが形成される領域をいう。本実施形態、及び後述の第３の実施形態では、ゲート絶縁膜、及びゲート電極における第３の導電膜の材料が、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで互いに同じため、図５(a) 〜図６(d) 、及び後述の図７(a) 〜図８(c) において、ｎ型，ｐ型ＭＩＳＦＥＴのうちの一方のＭＩＳＦＥＴのみを図示し、他方のＭＩＳＦＥＴの図示を省略する。
【００９１】
まず、図５(a) に示すように、例えばＡＬＤ法により、半導体基板２０における抵抗素子部２０ａ及びＭＩＳＦＥＴ部２０ｂ上に、例えば膜厚が２ｎｍのゲート絶縁膜形成膜２１を堆積する。ゲート絶縁膜形成膜２１として、高誘電率膜、例えばＨｆを含む酸化膜を用いる。
【００９２】
その後、例えばＰＶＤ法により、ゲート絶縁膜形成膜２１上に、例えば膜厚が２０ｎｍの金属を含む第１の導電膜形成膜２２を堆積する。第１の導電膜形成膜２２として、高融点金属膜、例えばＴｉＮ膜を用いる。
【００９３】
その後、例えばＣＶＤ法により、第１の導電膜形成膜２２上に、例えば膜厚が７０ｎｍのシリコンを含む第２の導電膜形成膜２３を堆積する。第２の導電膜形成膜２３として、例えばポリシリコン膜を用いる。
【００９４】
次に、図５(b) に示すように、例えばＣＶＤ法により、第２の導電膜形成膜２３上に、例えば膜厚が１００ｎｍのＳｉＯ2からなるハードマスク形成膜２４を堆積する。
【００９５】
次に、図５(c) に示すように、フォトリソグラフィにより、ハードマスク形成膜２４上に、抵抗素子領域を開口しＭＩＳＦＥＴ領域を覆うフォトレジストパターンＲｅ４を形成する。
【００９６】
次に、図５(d) に示すように、例えばフッ酸洗浄液を用いたエッチングにより、フォトレジストパターンＲｅ４をマスクとして、ハードマスク形成膜２４における抵抗素子領域に形成された部分を除去する。その後、例えばＯ2ガス及びＮ2ガスを混合した混合ガスのプラズマから生成したラジカルを用いたアッシングにより、フォトレジストパターンＲｅ４を除去する。
【００９７】
このようにして、第２の導電膜形成膜２３におけるＭＩＳＦＥＴ領域に形成された部分を覆うハードマスク２４Ｂを形成する。
【００９８】
次に、図６(a) に示すように、イオン注入により、例えば注入エネルギーが２０ｋｅＶ，注入量が５Ｘ１０15ｉｏｎ/ｃｍ2のイオン注入条件で、ハードマスク２４Ｂを用いて、
第１の導電膜形成膜２２と第２の導電膜形成膜２３との界面領域に、例えば酸素イオンを注入する。これにより、抵抗素子領域において、第１の導電膜形成膜２２と第２の導電膜形成膜２３との間に、酸素イオンを含むイオンミキシング層形成層２５Ａを形成する。
【００９９】
次に、図６(b) に示すように、例えばフッ酸洗浄液を用いたエッチングにより、ハードマスク２４Ｂを除去する。
【０１００】
次に、図６(c) に示すように、フォトリソグラフィにより、第２の導電膜形成膜２３上に、フォトレジストパターン（図示せず）を形成する。その後、ドライエッチングにより、フォトレジストパターンをマスクとして、第２の導電膜形成膜２３、イオンミキシング層形成層２５Ａ、第１の導電膜形成膜２２及びゲート絶縁膜形成膜２１を順次パターニングする。これにより、半導体基板２０における抵抗素子部２０ａ上に、絶縁膜２１ａ、第１の導電膜（下層導電膜）２２ａ、イオンミキシング層２５ａ及び第２の導電膜（上層導電膜）２３ａを順次形成する。半導体基板２０におけるＭＩＳＦＥＴ部２０ｂ上に、ゲート絶縁膜２１ｂ、及び第３の導電膜（下層導電膜）２２ｂと第４の導電膜（上層導電膜）２３ｂとを有するゲート電極Ｇを順次形成する。
【０１０１】
次に、図６(d) に示すように、例えば電気炉、ランプ加熱法又はレーザー加熱法により、８００℃の熱処理を行う。これにより、イオンミキシング層２５ａに含まれる酸素と、イオンミキシング層２５ａに含まれるシリコンとが結合し、シリコンを含む酸化物、例えばＳｉＯ2からなる絶縁膜２６ａを形成する。絶縁膜２６ａは、半導体基板２０の主面、第１の導電膜２２ａ及び第２の導電膜２３ａに対して、ほぼ平行な状態で形成される。ここで、「半導体基板２０の主面」とは、半導体基板２０における抵抗素子Ｒが形成される面をいう。
【０１０２】
このようにして、第１の導電膜２２ａと絶縁膜２６ａと第２の導電膜２３ａとを有する抵抗素子Ｒを形成する。
【０１０３】
その後、通常のＭＩＳトランジスタを有する半導体装置の製造方法における工程と同様の工程を行う。
【０１０４】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１０５】
以下に、本発明の第２の実施形態に係る半導体装置の構成について、図６(d) を参照しながら説明する。
【０１０６】
本実施形態に係る半導体装置は、図６(d) に示すように、抵抗素子Ｒと、ゲート電極Ｇを有するＭＩＳＦＥＴとを備えている。
【０１０７】
抵抗素子Ｒは、半導体基板２０における抵抗素子部２０ａ上に形成された金属を含む第１の導電膜２２ａと、第１の導電膜２２ａ上に形成された絶縁膜２６ａと、絶縁膜２６ａ上に形成されたシリコンを含む第２の導電膜２３ａとを有している。絶縁膜２６ａは、第１の導電膜２２ａと第２の導電膜２３ａとの間を電気的に分離している。
【０１０８】
ＭＩＳＦＥＴは、半導体基板２０におけるＭＩＳＦＥＴ部２０ｂ上に形成されたゲート絶縁膜２１ｂと、ゲート絶縁膜２１ｂ上に形成された第３の導電膜２２ｂ、及び第３の導電膜２２ｂ上に形成された第４の導電膜２３ｂを有するゲート電極Ｇとを有している。
【０１０９】
第１の導電膜２２ａは、第３の導電膜２２ｂと同一の材料である。第２の導電膜２３ａは、第４の導電膜２３ｂと同一の材料である。
【０１１０】
絶縁膜２６ａは、第２の導電膜２３ａに含まれるシリコンを含む酸化膜である。
【０１１１】
半導体基板２０と抵抗素子Ｒとの間には、絶縁膜２１ａが介在している。絶縁膜２１ａは、ゲート絶縁膜２１ｂと同一の材料である。
【０１１２】
本実施形態によると、第１の導電膜２２ａと第２の導電膜２３ａとの間を電気的に分離する絶縁膜２６ａを有する抵抗素子Ｒを形成することができる。このため、十分な抵抗値が得られる抵抗素子Ｒを実現することができる。
【０１１３】
本実施形態によると、図６(a) に示すように、第１の導電膜形成膜２２と第２の導電膜形成膜２３との界面領域に酸素イオンが注入されてなるイオンミキシング層形成層２５Ａを形成した後、図６(d) に示すように、イオンミキシング層形成層２５Ａを利用して、絶縁膜２６ａを形成するため、図５(a) に示すように、第１の導電膜形成膜２２と第２の導電膜形成膜２３とを連続して堆積することができる。このため、第１の導電膜形成膜２２と第２の導電膜形成膜２３との間に、エッチング残渣及びマスク残渣が介在することがないため、ゲート電極Ｇの加工不良を招くことはない。
【０１１４】
本実施形態によると、図５(a) に示すように、第１の導電膜形成膜２２と第２の導電膜形成膜２３とを連続して堆積することができる。このため、第３の導電膜２２ｂと第４の導電膜２３ｂとの間に、エッチング残渣及びマスク残渣が介在することがないため、第３の導電膜２２ｂと第４の導電膜２３ｂとの界面抵抗を上昇させることはなく、且つ、界面抵抗にバラツキを発生させることはないので、ＭＩＳＦＥＴの特性が劣化することを防止することができる。
【０１１５】
以上のように、ゲート電極Ｇの加工不良及びＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子Ｒを実現することができる。
【０１１６】
さらに、本実施形態によると、図６(a) に示す工程において、イオン注入の条件を調整すると共に、図６(d) に示す工程において、熱処理の条件を調整することにより、絶縁膜２６ａの膜厚（言い換えれば、第２の導電膜２３ａにおける絶縁膜２６ａとして消費される部分の膜厚）を制御することができる。このため、抵抗素子Ｒにおける第２の導電膜２３ａの膜厚を制御することができるため、配線パターンを変更することなく、抵抗素子Ｒの抵抗値を制御することができる。
【０１１７】
なお、第２の実施形態では、図６(a) に示すように、イオン注入により、第１の導電膜形成膜２２と第２の導電膜形成膜２３との界面領域に、酸素イオンを注入し、酸素イオンを含むイオンミキシング層形成層２５Ａを形成した後、図６(d) に示すように、熱処理により、シリコンを含む酸化物からなる絶縁膜２６ａを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。第１に例えば、イオン注入により、第１の導電膜形成膜と第２の導電膜形成膜との界面領域に、窒素イオンを注入し、窒素イオンを含むイオンミキシング層形成層を形成した後、熱処理により、シリコンを含む窒化物からなる絶縁膜を形成してもよい。第２に例えば、イオン注入により、第１の導電膜形成膜と第２の導電膜形成膜との界面領域に、酸素イオン及び窒素イオンを注入し、酸素イオン及び窒素イオンを含むイオンミキシング層形成層を形成した後、熱処理により、シリコンを含む酸窒化物からなる絶縁膜を形成してもよい。
【０１１８】
また、第２の実施形態では、第２の導電膜形成膜２３に含まれるシリコンを含む酸化物からなる絶縁膜２６ａを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の導電膜形成膜２２に含まれる金属を含む酸化物からなる絶縁膜を形成してもよい。
【０１１９】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、図７(a) 〜(c) 及び図８(a) 〜(c) を参照しながら説明する。図７(a) 〜図８(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【０１２０】
まず、図７(a) に示すように、例えばＡＬＤ法により、半導体基板３０における抵抗素子部３０ａ及びＭＩＳＦＥＴ部３０ｂ上に、例えば膜厚が２ｎｍのゲート絶縁膜形成膜３１を堆積する。ゲート絶縁膜形成膜３１として、高誘電率膜、例えばＨｆを含む酸化膜を用いる。
【０１２１】
その後、例えばＰＶＤ法により、ゲート絶縁膜形成膜３１上に、例えば膜厚が２０ｎｍの金属を含む第１の導電膜形成膜３２を堆積する。第１の導電膜形成膜３２として、高融点金属膜、例えばＴｉＮ膜を用いる。
【０１２２】
その後、例えばＣＶＤ法により、第１の導電膜形成膜３２上に、例えば膜厚が７０ｎｍのシリコンを含む第２の導電膜形成膜３３を堆積する。第２の導電膜形成膜３３として、例えばポリシリコン膜を用いる。
【０１２３】
次に、図７(b) に示すように、フォトリソグラフィにより、第２の導電膜形成膜３３上に、フォトレジストパターン（図示せず）を形成する。その後、ドライエッチングにより、フォトレジストパターンをマスクとして、第２の導電膜形成膜３３、第１の導電膜形成膜３２及びゲート絶縁膜形成膜３１を順次パターニングする。これにより、半導体基板３０における抵抗素子部３０ａ上に、絶縁膜３１ａ、第１の導電膜（下層導電膜）３２ａ及び第２の導電膜（上層導電膜）３３ａを順次形成する。半導体基板３０におけるＭＩＳＦＥＴ部３０ｂ上に、ゲート絶縁膜３１ｂ、及び第３の導電膜（下層導電膜）３２ｂと第４の導電膜（上層導電膜）３３ｂとを有するゲート電極Ｇを順次形成する。
【０１２４】
その後、例えばＣＶＤ法により、半導体基板３０上の全面に、例えばＳｉＮからなるサイドウォール形成膜を形成する。その後、サイドウォール形成膜に対して異方性エッチングを行う。これにより、絶縁膜３１ａ、第１の導電膜３２ａ及び第２の導電膜３３ａの側面上に、サイドウォール３４ａを形成する。ゲート絶縁膜３１ｂ、第３の導電膜３２ｂ及び第４の導電膜３３ｂの側面上に、サイドウォール３４ｂを形成する。
【０１２５】
その後、イオン注入により、サイドウォール３４ｂをマスクとして、半導体基板３０におけるＭＩＳＦＥＴ部３０ｂに、ｎ型（又はｐ型）不純物イオンを注入する。これにより、ＭＩＳＦＥＴ部３０ｂにおけるサイドウォール３４ｂの外側下方に位置する領域に、ｎ型（又はｐ型）ソースドレイン領域（図示せず）を自己整合的に形成する。なお、ＭＩＳＦＥＴ領域に形成されるＭＩＳＦＥＴの導電型が、ｎ型の場合、ｎ型不純物イオンを注入する。一方、ｐ型の場合、ｐ型不純物イオンを注入する。
【０１２６】
次に、図７(c) に示すように、半導体基板３０上の全面に、フォトレジスト膜３５を堆積する。その後、例えばスピンコート法により、フォトレジスト膜３５上に、例えば膜厚が１００ｎｍの有機ＳＯＧ（Spin-on-Glass）からなるマスク形成膜３６を堆積する。その後、フォトリソグラフィにより、マスク形成膜３６上に、抵抗素子領域を開口しＭＩＳＦＥＴ領域を覆うフォトレジストパターンＲｅ５を形成する。
【０１２７】
次に、図８(a) に示すように、例えばＣＦ4ガス、Ｏ2ガス及びＡｒガスを混合した混合ガスを用いたプラズマエッチングにより、フォトレジストパターンＲｅ５をマスクとして、マスク形成膜３６における抵抗素子領域に形成された部分を除去する。その後、例えばＯ2ガス及びＮ2ガスを混合した混合ガスのプラズマから生成したラジカルを用いたアッシングにより、フォトレジスト膜３５における抵抗素子領域に形成された部分を除去する。その後、例えばＯ2ガス及びＮ2ガスを混合した混合ガスのプラズマから生成したラジカルを用いたアッシングにより、フォトレジストパターンＲｅ５を除去する。
【０１２８】
このようにして、半導体基板３０におけるＭＩＳＦＥＴ部３０ｂ上に、フォトレジスト膜３５Ｂ及びマスク３６Ｂを順次形成する。
【０１２９】
次に、図８(b) に示すように、イオン注入により、例えば注入エネルギーが２０ｋｅＶ，注入量が５Ｘ１０15ｉｏｎ/ｃｍ2のイオン注入条件で、マスク３６Ｂを用いて、第２の導電膜３３ａに、例えば酸素イオンを注入する。これにより、第２の導電膜３３ａにおける下部と上部との間に、酸素イオンを含むイオンミキシング層３７ａを形成する。
【０１３０】
次に、図８(c) に示すように、例えばフッ酸洗浄液を用いたエッチングにより、マスク３６Ｂを除去する。その後、例えばＯ2ガス及びＮ2ガスを混合した混合ガスのプラズマから生成したラジカルを用いたアッシングにより、フォトレジスト膜３５Ｂを除去する。
【０１３１】
その後、例えば電気炉、ランプ加熱法又はレーザー加熱法により、８００℃の熱処理を行う。これにより、イオンミキシング層３７ａに含まれる酸素と、イオンミキシング層３７ａに含まれるシリコンとが結合し、シリコンを含む酸化物、例えばＳｉＯ2からなる絶縁膜３８ａを形成する。絶縁膜３８ａは、半導体基板３０の主面、第１の導電膜３２ａ及び第２の導電膜３３ａに対して、ほぼ平行な状態で形成される。ここで、「半導体基板３０の主面」とは、半導体基板３０における抵抗素子Ｒが形成される面をいう。
【０１３２】
このようにして、第１の導電膜３２ａと絶縁膜３８ａと第２の導電膜３３ａとを有する抵抗素子Ｒを形成する。
【０１３３】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１３４】
本実施形態と第２の実施形態との製造方法上の相違点は、以下に示す点である。
【０１３５】
第２の実施形態では、図６(a) に示すように、イオン注入により、イオンミキシング層形成層２５Ａを形成した後、図６(c) に示すように、パターニングを行い、その後、図６(d) に示すように、熱処理により、絶縁膜２６ａを形成する。これに対し、本実施形態では、図７(b) に示すように、パターニングを行った後、図８(b) に示すように、イオン注入により、イオンミキシング層３７ａを形成し、その後、図８(c) に示すように、熱処理により、絶縁膜３８ａを形成する。
【０１３６】
以下に、本発明の第３の実施形態に係る半導体装置の構成について、図８(c) を参照しながら説明する。
【０１３７】
本実施形態に係る半導体装置は、図８(c) に示すように、抵抗素子Ｒと、ゲート電極Ｇを有するＭＩＳＦＥＴとを備えている。
【０１３８】
抵抗素子Ｒは、半導体基板３０における抵抗素子部３０ａ上に形成された金属を含む第１の導電膜３２ａと、第１の導電膜３２ａ上に形成されたシリコンを含む第２の導電膜３３ａと、第２の導電膜３３ａにおける下部と上部との間に形成された絶縁膜３８ａとを有している。絶縁膜３８ａは、第２の導電膜３３ａにおける下部と上部との間を電気的に分離している。
【０１３９】
ＭＩＳＦＥＴは、半導体基板３０におけるＭＩＳＦＥＴ部３０ｂ上に形成されたゲート絶縁膜３１ｂと、ゲート絶縁膜３１ｂ上に形成された第３の導電膜３２ｂ、及び第３の導電膜３２ｂ上に形成された第４の導電膜３３ｂを有するゲート電極Ｇとを有している。
【０１４０】
第１の導電膜３２ａは、第３の導電膜３２ｂと同一の材料である。第２の導電膜３３ａは、第４の導電膜３３ｂと同一の材料である。
【０１４１】
絶縁膜３８ａは、第２の導電膜３３ａに含まれるシリコンを含む酸化膜である。
【０１４２】
半導体基板３０と抵抗素子Ｒとの間には、絶縁膜３１ａが介在している。絶縁膜３１ａは、ゲート絶縁膜３１ｂと同一の材料である。
【０１４３】
本実施形態と第２の実施形態との構成上の相違点は、以下に示す点である。
【０１４４】
第２の実施形態では、図６(a) に示すように、第１の導電膜形成膜２２と第２の導電膜形成膜２３との間に、イオンミキシング層形成層２５Ａを形成するため、絶縁膜２６ａは、図６(d) に示すように、第１の導電膜２２ａと第２の導電膜２３ａとの間に形成されている。これに対し、本実施形態では、図８(b) に示すように、第１の導電膜３２ａと第２の導電膜３３ａとの間ではなく、第２の導電膜３３ａにおける下部と上部との間に、イオンミキシング層３７ａを形成するため、絶縁膜３８ａは、図８(c) に示すように、第２の導電膜３３ａにおける下部と上部との間に形成されている。
【０１４５】
本実施形態によると、第２の実施形態と同様の効果を得ることができる。
【０１４６】
さらに、本実施形態によると、図７(b) に示すように、パターニングを行った後、図８(b) に示すように、イオンミキシング層３７ａを形成する。このため、図７(b) に示すように、パターニング時の抵抗素子領域の構成と、パターニング時のＭＩＳＦＥＴ領域の構成とを、互いに同じにすることができる（言い換えれば、パターニング時に、抵抗素子領域において、第２の導電膜形成膜３３における下部と上部との間に、イオンミキシング層形成層が介在することはない）ので、パターニングを容易に行うことができる。
【０１４７】
なお、第３の実施形態では、図８(b) に示すように、イオン注入により、酸素イオンを含むイオンミキシング層３７ａを形成した後、図８(c) に示すように、熱処理により、シリコンを含む酸化物からなる絶縁膜３８ａを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。第１に例えば、イオン注入により、酸素イオンの代わりに窒素イオンを含むイオンミキシング層を形成した後、熱処理により、シリコンを含む窒化物からなる絶縁膜を形成してもよい。第２に例えば、イオン注入により、酸素イオンに加えて窒素イオンを含むイオンミキシング層を形成した後、熱処理により、シリコンを含む酸窒化物からなる絶縁膜を形成してもよい。
【０１４８】
また、第３の実施形態では、図８(c) に示すように、第２の導電膜３３ａにおける下部と上部との間に、第２の導電膜３３ａに含まれるシリコンを含む酸化物からなる絶縁膜３８ａを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の導電膜と第２の導電膜との間に、第２の導電膜に含まれるシリコンを含む酸化物からなる絶縁膜、又は第１の導電膜に含まれる金属を含む酸化物からなる絶縁膜を形成してもよい。
【０１４９】
なお、第１の実施形態では、下層導電膜を形成するための導電膜形成膜（第１，第２の導電膜形成膜１２，１５）として、例えば膜厚が２０ｎｍのＴａＣ膜，ＴｉＮ膜を用い、第２，第３の実施形態では、下層導電膜を形成するための導電膜形成膜（第１の導電膜形成膜２２，３２）として、例えば膜厚が２０ｎｍのＴｉＮ膜を用いたが、これらの膜及び膜厚に限定されない。
【０１５０】
例えば、下層導電膜を形成するための導電膜形成膜として、例えば下記１）〜５）に記載の膜を用いてもよい。
１）Ａｌ、Ｆｅ、Ｃｕ、Ｎｉ、Ｃｏ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ、Ｖ、Ｐｔ及びＡｕ等からなる金属群のうちの少なくとも１つの金属を含む金属膜
２）上記金属群のうちの少なくとも１つの金属を含む窒化膜（例えばＴｉＮ膜等）
３）上記金属群のうちの少なくとも１つの金属を含む炭化膜（例えばＴａＣ膜又はＷＣ膜等）
４）上記金属群のうちの少なくとも１つの金属を含むシリコン化合物膜
５）上記金属群のうちの少なくとも１つの金属を含む酸窒化膜（例えばＴａＣＮＯ膜等）
また例えば、膜厚は、材料等によっても異なるが、概ね５ｎｍ以上１００ｎｍ以下の範囲内であればよく、１０ｎｍ以上７０ｎｍ以下の範囲内であることが好ましい。
【０１５１】
なお、上層導電膜を形成するための導電膜形成膜（第１の実施形態：第３の導電膜形成膜１７，第２，第３の実施形態：第２の導電膜形成膜２３，３３）として、第１の実施形態では、例えば膜厚が１００ｎｍのポリシリコン膜を用い、第２，第３の実施形態では、例えば膜厚が７０ｎｍのポリシリコン膜を用いたが、これらの膜及び膜厚に限らない。
【０１５２】
例えば、上層導電膜を形成するための導電膜形成膜として、例えばアモルファスシリコン膜又は単結晶シリコン膜を用いてもよい。
【０１５３】
また例えば、膜厚の下限は、下記１）〜２）の条件等を満たす膜厚である。
１）ソースドレイン領域の形成の為に行うイオン注入時に、イオンが、ゲート電極における上層導電膜を突き抜けない条件
２）シリサイド膜の形成の為に行う熱処理時に、ゲート電極における上層導電膜の全部分がシリサイド化されない条件
また例えば、膜厚の上限は、ゲート電極間への膜の埋め込み時に、ゲート電極間のアスペクト比が高いことによる膜の埋め込み不良を招かない条件等を満たす膜厚である。
【０１５４】
膜厚は、デバイスルール等によっても異なるが、概ね４０ｎｍ以上３００ｎｍ以下の範囲内であればよく、５０ｎｍ以上２００ｎｍ以下の範囲内であることが好ましい。
【０１５５】
なお、本発明では、金属を含む第１の導電膜（下層導電膜）と、絶縁膜と、シリコンを含む第２の導電膜（上層導電膜）とを有する配線を、抵抗素子として用いたが、ヒューズとして用いることも可能である。
【産業上の利用可能性】
【０１５６】
以上説明したように、本発明は、ゲート電極の加工不良及びＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子を実現することができる。このため、抵抗素子と、金属を含むゲート電極を有するＭＩＳＦＥＴとを備えた半導体装置及びその製造方法に有用である。
【符号の説明】
【０１５７】
１０ 半導体基板
１０ａ 抵抗素子部
１０ｂ ｎ型ＭＩＳＦＥＴ部
１０ｃ ｐ型ＭＩＳＦＥＴ部
１１，１１Ａ，１１Ｂ 第１のゲート絶縁膜形成膜
１２，１２Ａ，１２Ｂ 第１の導電膜形成膜
１３，１３Ａ，１３Ｂ 第１の絶縁膜形成膜
１４，１４Ｃ 第２のゲート絶縁膜形成膜
１５，１５Ｃ 第２の導電膜形成膜
１６，１６Ｃ 第２の絶縁膜形成膜
１７ 第３の導電膜形成膜
１１ａ 絶縁膜
１２ａ 下層導電膜（第１の導電膜）
１３ａ 絶縁膜
１７ａ 上層導電膜（第２の導電膜）
１１ｂ ゲート絶縁膜
１２ｂ 下層導電膜（第３の導電膜）
１７ｂ 上層導電膜（第４の導電膜）
１４ｃ ゲート絶縁膜
１５ｃ 下層導電膜
１７ｃ 上層導電膜
２０ 半導体基板
２０ａ 抵抗素子部
２０ｂ ＭＩＳＦＥＴ部
２１ ゲート絶縁膜形成膜
２２ 第１の導電膜形成膜
２３ 第２の導電膜形成膜
２４ ハードマスク形成膜
２４Ｂ ハードマスク
２５Ａ イオンミキシング層形成層
２５ａ イオンミキシング層
２１ａ 絶縁膜
２２ａ 第１の導電膜（下層導電膜）
２３ａ 第２の導電膜（上層導電膜）
２１ｂ ゲート絶縁膜
２２ｂ 第３の導電膜（下層導電膜）
２３ｂ 第４の導電膜（上層導電膜）
２６ａ 絶縁膜
３０ 半導体基板
３０ａ 抵抗素子部
３０ｂ ＭＩＳＦＥＴ部
３１ ゲート絶縁膜形成膜
３２ 第１の導電膜形成膜
３３ 第２の導電膜形成膜
３１ａ 絶縁膜
３２ａ 第１の導電膜（下層導電膜）
３３ａ 第２の導電膜（上層導電膜）
３１ｂ ゲート絶縁膜
３２ｂ 第３の導電膜（下層導電膜）
３３ｂ 第４の導電膜（上層導電膜）
３４ａ，３４ｂ サイドウォール
３５，３５Ｂ フォトレジスト膜
３６ マスク形成膜
３６Ｂ マスク
３７ａ イオンミキシング層
３８ａ 絶縁膜
Ｒ 抵抗素子
Ｇ，Ｇｂ，Ｇｃ ゲート電極
Ｒｅ１〜Ｒｅ５ フォトレジストパターン
【技術分野】
【０００１】
本発明は、抵抗素子とＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とを備えた半導体装置及びその製造方法に関し、特に、抵抗素子と、金属を含むゲート電極を有するＭＩＳＦＥＴとを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、集積回路の高集積化技術及び高速信号処理技術の発展が目覚しく、トランジスタの微細化が急速に進められている。
【０００３】
集積回路の高速信号処理では、抵抗回路を用いて、入出力部のインピーダンス整合を取ることが必要とされる。このため、伝送ラインの特性インピーダンスに相当する抵抗値を持つ抵抗素子を挿入することが一般的に行われる。抵抗素子は、その材料としてシリコンが一般的に用いられる。
【０００４】
以下に、その材料として多結晶シリコンを用いた抵抗素子の形成方法について、図９を参照しながら説明する（例えば特許文献１参照）。図９は、従来の半導体装置の構成を示す断面図である。
【０００５】
半導体基板１００上に、多結晶シリコン膜１０１を形成した後、多結晶シリコン膜１０１に、ボロンイオンを注入し、その後、熱処理を施す。このようにして、抵抗素子が形成される。
【０００６】
抵抗素子とバイポーラトランジスタとを備えた半導体装置の場合、多結晶シリコン膜１０１を、ｎｐｎトランジスタのベース引き出し部（図示せず）と同時に形成することが可能である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−３０８２７０号公報
【特許文献２】特開２００６−２６９５７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、抵抗素子とＭＩＳＦＥＴとを備えた半導体装置の場合、以下に示す問題がある。
【０００９】
近年、ゲート絶縁膜の材料として、例えばＨｆＯ2、Ｌａ2Ｏ3又はＺｒＯ2等の高誘電率材料を用いることが進められている。
【００１０】
また、ゲート電極の材料として、例えばＴｉ、Ｔａ又はＭｏ等の高融点金属を用いることが進められ、高融点金属膜が、ゲート絶縁膜とポリシリコン膜との間に介在するＭＩＰＳ（Metal-Inserted Poly-silicon Stack）構造のゲート電極が提案されている。しかしながら、ＭＩＰＳ構造のゲート電極を有するＭＩＳＦＥＴを備えた半導体装置の場合、次に示す問題がある。一般的に、高融点金属及びその化合物の抵抗率は、ポリシリコンの抵抗率よりも低い。このため、抵抗素子が、高融点金属膜と、ポリシリコン膜とを有する場合（言い換えれば、ＭＩＳＦＥＴのゲート電極と同時に、配線を形成し、この配線を抵抗素子として用いた場合）、抵抗素子は、十分な抵抗値（抵抗素子として機能するのに必要な抵抗値）を得ることができないという問題がある。
【００１１】
抵抗素子が十分な抵抗値を得るために、第１に例えば、抵抗素子として用いる配線の配線長さを長くした場合、ＭＩＳＦＥＴの微細化が困難であるという不具合がある。第２に例えば、配線の配線幅を狭くした場合、配線幅にバラツキが発生し、抵抗素子の性能にバラツキが発生するという不具合がある。
【００１２】
その他に例えば、抵抗素子が十分な抵抗値を得るために、次に示す手段が考えられる。抵抗素子領域及びＭＩＳＦＥＴ領域において、高融点金属膜を形成する。その後、エッチングにより、ＭＩＳＦＥＴ領域を覆うマスクを用いて、高融点金属膜における抵抗素子領域に形成された部分を除去した後、マスクを除去する。その後、抵抗素子領域及びＭＩＳＦＥＴ領域において、ポリシリコン膜を形成し、ポリシリコン膜のみを有する抵抗素子、及び高融点金属膜とポリシリコン膜とを有するゲート電極を形成する。しかしながら、この場合、次に示す問題がある。マスクの除去の際に、マスクの全部を除去することができず、ＭＩＳＦＥＴ領域において、高融点金属膜上に、マスクの一部が残存する（マスクの残渣が発生する）ため、高融点金属膜とポリシリコン膜との間に、マスクの残渣が介在する。これにより、ゲート電極の加工不良を招くという問題がある。またこれにより、高融点金属膜とポリシリコン膜との界面抵抗が上昇する、及び／又は界面抵抗にバラツキが発生し、ＭＩＳＦＥＴの特性が劣化するという問題がある。
【００１３】
前記に鑑み、本発明の目的は、抵抗素子と、金属を含むゲート電極を有するＭＩＳＦＥＴとを備えた半導体装置において、ゲート電極の加工不良及びＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子を実現することである。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明に係る第１の半導体装置は、抵抗素子とＭＩＳＦＥＴとを備えた半導体装置であって、抵抗素子は、半導体基板上に形成された金属を含む第１の導電膜と、第１の導電膜上に形成されたシリコンを含む第２の導電膜と、第１の導電膜と第２の導電膜との間に形成された絶縁膜とを有していることを特徴とする。
【００１５】
本発明に係る第１の半導体装置によると、抵抗素子が、金属を含む第１の導電膜とシリコンを含む第２の導電膜との間を電気的に分離する絶縁膜を有するため、抵抗素子は、十分な抵抗値を得ることができる。このため、高速信号処理が可能な集積回路を含む半導体装置を提供することができる。
【００１６】
前記の目的を達成するため、本発明に係る第２の半導体装置は、抵抗素子とＭＩＳＦＥＴとを備えた半導体装置であって、抵抗素子は、半導体基板上に形成された金属を含む第１の導電膜と、第１の導電膜上に形成されたシリコンを含む第２の導電膜と、第２の導電膜における下部と上部との間に形成された絶縁膜とを有していることを特徴とする。
【００１７】
本発明に係る第２の半導体装置によると、抵抗素子が、シリコンを含む第２の導電膜における下部と上部との間を電気的に分離する絶縁膜を有するため、抵抗素子は、十分な抵抗値を得ることができる。このため、高速信号処理が可能な集積回路を含む半導体装置を提供することができる。
【００１８】
本発明に係る第１又は第２の半導体装置において、ＭＩＳＦＥＴは、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された第３の導電膜と、第３の導電膜上に形成された第４の導電膜とを有するゲート電極とを有していることが好ましい。
【００１９】
このようにすると、第３の導電膜と第４の導電膜との間に、エッチング残渣が介在することがないため、ゲート電極の加工不良を招くことはない。加えて、第３の導電膜と第４の導電膜との間に、エッチング残渣が介在することがないため、第３の導電膜と第４の導電膜との界面抵抗を上昇させることはなく、且つ、界面抵抗にバラツキを発生させることはないので、ＭＩＳＦＥＴの特性の劣化を防止することができる。
【００２０】
従って、ゲート電極の加工不良及びＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子を実現することができる。
【００２１】
本発明に係る第１又は第２の半導体装置において、第１の導電膜は、第３の導電膜と同一の材料であり、第２の導電膜は、第４の導電膜と同一の材料であることが好ましい。
【００２２】
本発明に係る第１の半導体装置において、絶縁膜は、Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄ若しくはＳｉを含む酸化膜、Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄ若しくはＳｉを含む窒化膜、又はＨｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄ若しくはＳｉを含む酸窒化膜であることが好ましい。
【００２３】
本発明に係る第１又は第２の半導体装置において、絶縁膜は、シリコンを含む酸化膜、シリコンを含む窒化膜又はシリコンを含む酸窒化膜であることが好ましい。
【００２４】
本発明に係る第１又は第２の半導体装置において、絶縁膜は、金属を含む酸化膜、金属を含む窒化膜又は金属を含む酸窒化膜であることが好ましい。
【００２５】
本発明に係る第１又は第２の半導体装置において、第１の導電膜は、金属を含む窒化膜、金属を含む炭化膜又は金属を含むシリコン化合物膜であることが好ましい。
【００２６】
本発明に係る第１又は第２の半導体装置において、金属は、Ａｌ、Ｆｅ、Ｃｕ、Ｎｉ、Ｃｏ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ、Ｖ、Ｐｔ及びＡｕのうちの少なくとも１つであることが好ましい。
【００２７】
本発明に係る第１又は第２の半導体装置において、第２の導電膜は、ポリシリコン膜、アモルファスシリコン膜又は単結晶シリコン膜であることが好ましい。
【００２８】
前記の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、抵抗素子領域に形成される抵抗素子と、ＭＩＳＦＥＴ領域に形成されるＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、半導体基板の上に、金属を含む第１の導電膜形成膜を形成する工程（ａ）と、第１の導電膜形成膜の上に、絶縁膜形成膜を形成する工程（ｂ）と、絶縁膜形成膜におけるＭＩＳＦＥＴ領域に形成された部分を除去する工程（ｃ）と、工程（ｃ）の後に、絶縁膜形成膜の上及び第１の導電膜形成膜におけるＭＩＳＦＥＴ領域に形成された部分の上に、シリコンを含む第２の導電膜形成膜を形成する工程（ｄ）と、工程（ｄ）の後に、抵抗素子領域において、第２の導電膜形成膜、絶縁膜形成膜及び第１の導電膜形成膜を順次パターニングすることにより、半導体基板の上に、第１の導電膜形成膜からなる第１の導電膜と絶縁膜形成膜からなる絶縁膜と第２の導電膜形成膜からなる第２の導電膜とを有する抵抗素子を形成する工程（ｅ）とを備えていることを特徴とする。
【００２９】
本発明に係る第１の半導体装置の製造方法によると、金属を含む第１の導電膜とシリコンを含む第２の導電膜との間を電気的に分離する絶縁膜を有する抵抗素子を形成することができる。このため、十分な抵抗値が得られる抵抗素子を実現することができる。
【００３０】
第１の導電膜形成膜の上に、フォトレジスト膜又は反射防止膜等ではなく、例えばＳｉＯ2からなる絶縁膜形成膜を形成する。このため、絶縁膜形成膜の除去の際に、第１の導電膜形成膜の上に、絶縁膜形成膜の残渣が発生することはないため、ＭＩＳＦＥＴ領域において、第１の導電膜形成膜と第２の導電膜形成膜との間に、絶縁膜形成膜の残渣が介在することはない。
【００３１】
本発明に係る第１の半導体装置の製造方法において、工程（ａ）の前に、ＭＩＳＦＥＴ領域において、半導体基板の上に、ゲート絶縁膜形成膜を形成する工程（ｆ）をさらに備え、工程（ｄ）の後に、ＭＩＳＦＥＴ領域において、第２の導電膜形成膜、第１の導電膜形成膜及びゲート絶縁膜形成膜を順次パターニングすることにより、半導体基板の上に、ゲート絶縁膜形成膜からなるゲート絶縁膜、及び第１の導電膜形成膜からなる第３の導電膜と第２の導電膜形成膜からなる第４の導電膜とを有するゲート電極を順次形成する工程（ｇ）をさらに備え、工程（ｅ）と工程（ｇ）とは、同時に行われることが好ましい。
【００３２】
このようにすると、既述の通り、第１の導電膜形成膜と第２の導電膜形成膜との間に、絶縁膜形成膜の残渣が介在することがないため、ゲート電極の加工不良を招くことはない。加えて、第３の導電膜と第４の導電膜との間に、絶縁膜形成膜の残渣が介在することがないため、第３の導電膜と第４の導電膜との界面抵抗を上昇させることはなく、且つ、界面抵抗にバラツキを発生させることはないので、ＭＩＳＦＥＴの特性の劣化を防止することができる。
【００３３】
従って、ゲート電極の加工不良及びＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子を実現することができる。
【００３４】
前記の目的を達成するため、本発明に係る第２の半導体装置の製造方法は、抵抗素子領域に形成される抵抗素子と、ＭＩＳＦＥＴ領域に形成されるＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、半導体基板の上に、金属を含む第１の導電膜形成膜を形成する工程（ａ）と、第１の導電膜形成膜の上に、シリコンを含む第２の導電膜形成膜を形成する工程（ｂ）と、抵抗素子領域において、イオン注入により、第１の導電膜形成膜と第２の導電膜形成膜との界面領域、又は第２の導電膜形成膜に、酸素イオン、窒素イオン、又は酸素イオン及び窒素イオンを注入し、イオンミキシング層形成層を形成する工程（ｃ）と、工程（ｃ）の後に、抵抗素子領域において、第２の導電膜形成膜、イオンミキシング層形成層及び第１の導電膜形成膜をパターニングすることにより、半導体基板の上に、第１の導電膜形成膜からなる第１の導電膜、イオンミキシング層形成層からなるイオンミキシング層及び第２の導電膜形成膜からなる第２の導電膜を形成する工程（ｄ）と、熱処理により、イオンミキシング層に含まれる酸素、窒素、又は酸素及び窒素と、シリコン又は金属とを反応させて、絶縁膜を形成する工程（ｅ）とを備え、工程（ｅ）において、第１の導電膜と絶縁膜と第２の導電膜とを有する抵抗素子が形成されることを特徴とする。
【００３５】
本発明に係る第２の半導体装置の製造方法によると、金属を含む第１の導電膜とシリコンを含む第２の導電膜との間を電気的に分離する絶縁膜を有する抵抗素子、又はシリコンを含む第２の導電膜における下部と上部との間を電気的に分離する絶縁膜を有する抵抗素子を形成することができる。このため、十分な抵抗値が得られる抵抗素子を実現することができる。
【００３６】
加えて、第１の導電膜形成膜と第２の導電膜形成膜との界面領域、又は第２の導電膜形成膜にイオンが注入されてなるイオンミキシング層形成層を形成した後、イオンミキシング層形成層を利用して絶縁膜を形成するため、第１の導電膜形成膜と第２の導電膜形成膜とを連続して形成することができる。このため、第１の導電膜形成膜と第２の導電膜形成膜との間に、エッチング残渣及びマスク残渣が介在することはない。
【００３７】
さらに、イオンミキシング層形成層のイオン注入条件を調整すると共に、絶縁膜の熱処理条件を調整することにより、絶縁膜の膜厚（言い換えれば、第２の導電膜における絶縁膜として消費される部分の膜厚）を制御することができる。このため、抵抗素子における第２の導電膜の膜厚を制御することができるので、配線パターンを変更することなく、抵抗素子の抵抗値を制御することができる。
【００３８】
本発明に係る第２の半導体装置の製造方法において、工程（ａ）の前に、ＭＩＳＦＥＴ領域において、半導体基板の上に、ゲート絶縁膜形成膜を形成する工程（ｆ）をさらに備え、工程（ｃ）の後に、ＭＩＳＦＥＴ領域において、第２の導電膜形成膜、第１の導電膜形成膜及びゲート絶縁膜形成膜を順次パターニングすることにより、半導体基板の上に、ゲート絶縁膜形成膜からなるゲート絶縁膜、及び第１の導電膜形成膜からなる第３の導電膜と第２の導電膜形成膜からなる第４の導電膜とを有するゲート電極を順次形成する工程（ｇ）をさらに備え、工程（ｄ）と工程（ｇ）とは、同時に行われることが好ましい。
【００３９】
このようにすると、既述の通り、第１の導電膜形成膜と第２の導電膜形成膜との間に、エッチング残渣及びマスク残渣が介在することがないため、ゲート電極の加工不良を招くことはない。加えて、第３の導電膜と第４の導電膜との間に、エッチング残渣及びマスク残渣が介在することがないため、第３の導電膜と第４の導電膜との界面抵抗を上昇させることはなく、且つ、界面抵抗にバラツキを発生させることはないので、ＭＩＳＦＥＴの特性の劣化を防止することができる。
【００４０】
従って、ゲート電極の加工不良及びＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子を実現することができる。
【００４１】
前記の目的を達成するため、本発明に係る第３の半導体装置の製造方法は、抵抗素子領域に形成される抵抗素子と、ＭＩＳＦＥＴ領域に形成されるＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、半導体基板の上に、金属を含む第１の導電膜形成膜を形成する工程（ａ）と、第１の導電膜形成膜の上に、シリコンを含む第２の導電膜形成膜を形成する工程（ｂ）と、工程（ｂ）の後に、抵抗素子領域において、第２の導電膜形成膜及び第１の導電膜形成膜を順次パターニングすることにより、半導体基板の上に、第１の導電膜形成膜からなる第１の導電膜と第２の導電膜形成膜からなる第２の導電膜とを順次形成する工程（ｃ）と、イオン注入により、第１の導電膜と第２の導電膜との界面領域、又は第２の導電膜に、酸素イオン、窒素イオン、又は酸素イオン及び窒素イオンを注入し、イオンミキシング層を形成する工程（ｄ）と、熱処理により、イオンミキシング層に含まれる酸素、窒素、又は酸素及び窒素と、シリコン又は金属とを反応させて、絶縁膜を形成する工程（ｅ）とを備え、工程（ｅ）において、第１の導電膜と絶縁膜と第２の導電膜とを有する抵抗素子が形成されることを特徴とする。
【００４２】
本発明に係る第３の半導体装置の製造方法によると、金属を含む第１の導電膜とシリコンを含む第２の導電膜との間を電気的に分離する絶縁膜を有する抵抗素子、又はシリコンを含む第２の導電膜における下部と上部との間を電気的に分離する絶縁膜を有する抵抗素子を形成することができる。このため、十分な抵抗値が得られる抵抗素子を実現することができる。
【００４３】
加えて、第１の導電膜と第２の導電膜との界面領域、又は第２の導電膜にイオンが注入されてなるイオンミキシング層を形成した後、イオンミキシング層を利用して絶縁膜を形成するため、第１の導電膜形成膜と第２の導電膜形成膜とを連続して形成することができる。このため、第１の導電膜形成膜と第２の導電膜形成膜との間に、エッチング残渣及びマスク残渣が介在することはない。
【００４４】
さらに、イオンミキシング層のイオン注入条件を調整すると共に、絶縁膜の熱処理条件を調整することにより、絶縁膜の膜厚（言い換えれば、第２の導電膜における絶縁膜として消費される部分の膜厚）を制御することができる。このため、抵抗素子における第２の導電膜の膜厚を制御することができるので、配線パターンを変更することなく、抵抗素子の抵抗値を制御することができる。
【００４５】
本発明に係る第３の半導体装置の製造方法において、工程（ａ）の前に、ＭＩＳＦＥＴ領域において、半導体基板の上に、ゲート絶縁膜形成膜を形成する工程（ｆ）をさらに備え、工程（ｂ）の後に、ＭＩＳＦＥＴ領域において、第２の導電膜形成膜、第１の導電膜形成膜及びゲート絶縁膜形成膜を順次パターニングすることにより、半導体基板の上に、ゲート絶縁膜形成膜からなるゲート絶縁膜、及び第１の導電膜形成膜からなる第３の導電膜と第２の導電膜形成膜からなる第４の導電膜とを有するゲート電極を順次形成する工程（ｇ）をさらに備え、工程（ｃ）と工程（ｇ）とは、同時に行われることが好ましい。
【００４６】
このようにすると、既述の通り、第１の導電膜形成膜と第２の導電膜形成膜との間に、エッチング残渣及びマスク残渣が介在することがないため、ゲート電極の加工不良を招くことはない。加えて、第３の導電膜と第４の導電膜との間に、エッチング残渣及びマスク残渣が介在することがないため、第３の導電膜と第４の導電膜との界面抵抗を上昇させることはなく、且つ、界面抵抗にバラツキを発生させることはないので、ＭＩＳＦＥＴの特性の劣化を防止することができる。
【００４７】
従って、ゲート電極の加工不良及びＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子を実現することができる。
【００４８】
さらに、パターニングを行った後、イオンミキシング層を形成する。このため、パターニング時の抵抗素子領域の構成と、パターニング時のＭＩＳＦＥＴ領域の構成とを、互いに同じにすることができる（言い換えれば、パターニング時に、抵抗素子領域において、第１の導電膜形成膜と第２の導電膜形成膜との間、又は第２の導電膜形成膜における下部と上部との間に、イオンミキシング層形成層が介在することはない）ので、パターニングを容易に行うことができる。
【発明の効果】
【００４９】
本発明に係る半導体装置及びその製造方法によると、ゲート電極の加工不良及びＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子を実現することができる。
【図面の簡単な説明】
【００５０】
【図１】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】(a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】(a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】従来の半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００５１】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(d) 、図２(a) 〜(c) 、図３(a) 〜(c) 及び図４(a) 〜(c) を参照しながら説明する。図１(a) 〜図４(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図１(a) 〜図４(c) において、左側に「抵抗素子領域」を示し、中央に「ｎ型ＭＩＳＦＥＴ領域」を示し、右側に「ｐ型ＭＩＳＦＥＴ領域」を示す。「抵抗素子領域」とは、抵抗素子が形成される領域を示し、「ｎ型ＭＩＳＦＥＴ領域」とは、ｎ型ＭＩＳＦＥＴが形成される領域を示し、「ｐ型ＭＩＳＦＥＴ領域」とは、ｐ型ＭＩＳＦＥＴが形成される領域を示す。
【００５２】
まず、図１(a) に示すように、例えばＡＬＤ（Atomic Layer Deposition）法又はＰＶＤ（Physical Vapor Deposition）法により、半導体基板１０における抵抗素子部１０ａ、ｎ型ＭＩＳＦＥＴ部１０ｂ及びｐ型ＭＩＳＦＥＴ部１０ｃ上に、例えば膜厚が２ｎｍの第１のゲート絶縁膜形成膜１１を堆積する。第１のゲート絶縁膜形成膜１１として、高誘電率膜、例えばハフニウム（Ｈｆ）及びランタン（Ｌａ）を含む酸化膜を用いる。
【００５３】
その後、例えばＰＶＤ法により、第１のゲート絶縁膜形成膜１１上に、例えば膜厚が２０ｎｍの金属を含む第１の導電膜形成膜１２を堆積する。第１の導電膜形成膜１２として、高融点金属膜、例えば炭化タンタル膜（ＴａＣ膜）を用いる。
【００５４】
次に、図１(b) に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、第１の導電膜形成膜１２上に、例えば膜厚が１５ｎｍのＳｉＯ2からなる第１の絶縁膜形成膜１３を堆積する。その後、フォトリソグラフィにより、第１の絶縁膜形成膜１３上に、抵抗素子領域及びｎ型ＭＩＳＦＥＴ領域を覆いｐ型ＭＩＳＦＥＴ領域を開口するフォトレジストパターンＲｅ１を形成する。
【００５５】
次に、図１(c) に示すように、例えばフッ酸洗浄液を用いたエッチングにより、フォトレジストパターンＲｅ１をマスクとして、第１の絶縁膜形成膜１３におけるｐ型ＭＩＳＦＥＴ領域に形成された部分を除去する。その後、例えば、Ｈ2ガス及びＮ2ガスを混合した混合ガスのプラズマから生成したラジカルを用いたアッシングにより、フォトレジストパターンＲｅ１を除去する。
【００５６】
このようにして、第１の導電膜形成膜１２における抵抗素子領域に形成された部分上に、第１の絶縁膜形成膜１３Ａが形成される。第１の導電膜形成膜１２におけるｎ型ＭＩＳＦＥＴ領域に形成された部分上に、第１の絶縁膜形成膜１３Ｂが形成される。
【００５７】
次に、図１(d) に示すように、例えばフッ酸洗浄液及び硫酸過酸化水素水洗浄液を用いたエッチングにより、第１の絶縁膜形成膜１３Ａ，１３Ｂをマスクとして、第１の導電膜形成膜１２及び第１のゲート絶縁膜形成膜１１におけるｐ型ＭＩＳＦＥＴ領域に形成された部分を順次除去する。
【００５８】
このようにして、半導体基板１０における抵抗素子部１０ａ上に、第１のゲート絶縁膜形成膜１１Ａ、第１の導電膜形成膜１２Ａ及び第１の絶縁膜形成膜１３Ａが順次形成される。半導体基板１０におけるｎ型ＭＩＳＦＥＴ部１０ｂ上に、第１のゲート絶縁膜形成膜１１Ｂ、第１の導電膜形成膜１２Ｂ及び第１の絶縁膜形成膜１３Ｂが順次形成される。
【００５９】
次に、図２(a) に示すように、例えばＡＬＤ法又はＰＶＤ法により、第１の絶縁膜形成膜１３Ａ，１３Ｂ及び半導体基板１０におけるｐ型ＭＩＳＦＥＴ部１０ｃ上に、例えば膜厚２ｎｍの第２のゲート絶縁膜形成膜１４を堆積する。第２のゲート絶縁膜形成膜１４として、高誘電率膜、例えばＨｆ及びアルミニウム（Ａｌ）を含む酸化膜を用いる。
【００６０】
その後、例えばＰＶＤ法により、第２のゲート絶縁膜形成膜１４上に、例えば膜厚２０ｎｍの金属を含む第２の導電膜形成膜１５を堆積する。第２の導電膜形成膜１５として、高融点金属膜、例えば窒化チタン（ＴｉＮ）膜を用いる。
【００６１】
次に、図２(b) に示すように、例えばＣＶＤ法により、第２の導電膜形成膜１５上に、例えば膜厚１０ｎｍのＳｉＯ2からなる第２の絶縁膜形成膜１６を堆積する。その後、フォトリソグラフィにより、第２の絶縁膜形成膜１６上に、抵抗素子領域及びｎ型ＭＩＳＦＥＴ領域を開口しｐ型ＭＩＳＦＥＴ領域を覆うフォトレジストパターンＲｅ２を形成する。
【００６２】
次に、図２(c) に示すように、例えばフッ酸洗浄液を用いたエッチングにより、フォトレジストパターンＲｅ２をマスクとして、第２の絶縁膜形成膜１６における抵抗素子領域及びｎ型ＭＩＳＦＥＴ領域に形成された部分を除去する。その後、例えばＯ2ガス及びＮ2ガスを混合した混合ガスのプラズマから生成したラジカルを用いたアッシングにより、フォトレジストパターンＲｅ２を除去する。
【００６３】
このようにして、第２の導電膜形成膜１５におけるｐ型ＭＩＳＦＥＴ領域に形成された部分上に、第２の絶縁膜形成膜１６Ｃが形成される。
【００６４】
次に、図３(a) に示すように、例えばフッ酸洗浄液及び硫酸過酸化水素水洗浄液を用いたエッチングにより、第２の絶縁膜形成膜１６Ｃをマスクとして、第２の導電膜形成膜１５及び第２のゲート絶縁膜形成膜１４における抵抗素子領域及びｎ型ＭＩＳＦＥＴ領域に形成された部分を順次除去する。
【００６５】
このようにして、半導体基板１０におけるｐ型ＭＩＳＦＥＴ部１０ｃ上に、第２のゲート絶縁膜形成膜１４Ｃ、第２の導電膜形成膜１５Ｃ及び第２の絶縁膜形成膜１６Ｃが順次形成される。
【００６６】
次に、図３(b) に示すように、フォトリソグラフィにより、第１の絶縁膜形成膜１３Ａ上に、抵抗素子領域を覆いｎ型，ｐ型ＭＩＳＦＥＴ領域を開口するフォトレジストパターンＲｅ３を形成する。
【００６７】
次に、図３(c) に示すように、例えばフッ酸洗浄液を用いたエッチングにより、フォトレジストパターンＲｅ３をマスクとして、第１の絶縁膜形成膜１３Ｂ及び第２の絶縁膜形成膜１６Ｃを除去する。このとき、第１の絶縁膜形成膜１３Ｂ及び第２の絶縁膜形成膜１６Ｃは、例えばＳｉＯ2からなるため、第１の導電膜形成膜１２Ｂ上に、第１の絶縁膜形成膜１３Ｂの残渣が発生することはなく、第２の導電膜形成膜１５Ｃ上に、第２の絶縁膜形成膜１６Ｃの残渣が発生することはない。
【００６８】
次に、図４(a) に示すように、例えばＯ2ガス及びＮ2ガスを混合した混合ガスのプラズマから生成したラジカルを用いたアッシングにより、フォトレジストパターンＲｅ３を除去する。
【００６９】
次に、図４(b) に示すように、例えばＣＶＤ法により、第１の絶縁膜形成膜１３Ａ、第１の導電膜形成膜１２Ｂ及び第２の導電膜形成膜１５Ｃ上に、例えば膜厚が１００ｎｍのシリコンを含む第３の導電膜形成膜１７を堆積する。第３の導電膜形成膜１７として、例えばポリシリコン膜を用いる。
【００７０】
次に、図４(c) に示すように、フォトリソグラフィにより、第３の導電膜形成膜１７上に、フォトレジストパターン（図示せず）を形成する。その後、ドライエッチングにより、フォトレジストパターンをマスクとして、第３の導電膜形成膜１７、第１の絶縁膜形成膜１３Ａ、第１の導電膜形成膜１２Ａ，１２Ｂ及び第２の導電膜形成膜１５Ｃ、並びに第１のゲート絶縁膜形成膜１１Ａ，１１Ｂ及び第２のゲート絶縁膜形成膜１４Ｃを順次パターニングする。これにより、半導体基板１０における抵抗素子部１０ａ上に、絶縁膜１１ａを介して、下層導電膜１２ａと絶縁膜１３ａと上層導電膜１７ａとを有する抵抗素子Ｒを形成する。半導体基板１０におけるｎ型ＭＩＳＦＥＴ部１０ｂ上に、ゲート絶縁膜１１ｂ、及び下層導電膜１２ｂと上層導電膜１７ｂとを有するゲート電極Ｇｂを順次形成する。半導体基板１０におけるｐ型ＭＩＳＦＥＴ部１０ｃ上に、ゲート絶縁膜１４ｃ、及び下層導電膜１５ｃと上層導電膜１７ｃとを有するゲート電極Ｇｃを順次形成する。このように、ゲート電極Ｇｂ，Ｇｃと同時に、配線を形成し、この配線を抵抗素子Ｒとして利用する。
【００７１】
その後、通常のＭＩＳトランジスタを有する半導体装置の製造方法における工程と同様の工程を行う。具体的には、サイドウォール、ソースドレイン領域及びシリサイド膜等の形成を行う。
【００７２】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００７３】
本実施形態では、図１(c) に示すように、第１の導電膜形成膜１２上に、ｎ型ＭＩＳＦＥＴ領域を覆う第１の絶縁膜形成膜（言い換えれば、ハードマスク）１３Ｂを形成する。その後、図３(c) に示すように、第１の絶縁膜形成膜１３Ｂを除去する。このとき、第１の絶縁膜形成膜１３Ｂは、フォトレジスト膜又は反射防止膜等ではなく、例えばＳｉＯ2膜であるため、第１の導電膜形成膜１２Ｂ上に、第１の絶縁膜形成膜１３Ｂの残渣が発生することはない。このため、図４(b) に示すように、第３の導電膜形成膜１７の堆積の際に、第１の導電膜形成膜１２Ｂと第３の導電膜形成膜１７との間に、第１の絶縁膜形成膜１３Ｂの残渣が介在することはない。
【００７４】
同様に、本実施形態では、図２(c) に示すように、第２の導電膜形成膜１５上に、ｐ型ＭＩＳＦＥＴ領域を覆う第２の絶縁膜形成膜（言い換えれば、ハードマスク）１６Ｃを形成する。その後、図３(c) に示すように、第２の絶縁膜形成膜１６Ｃを除去する。このとき、第２の絶縁膜形成膜１６Ｃは、フォトレジスト膜又は反射防止膜等ではなく、例えばＳｉＯ2膜であるため、第２の導電膜形成膜１５Ｃ上に、第２の絶縁膜形成膜１６Ｃの残渣が発生することはない。このため、図４(b) に示すように、第３の導電膜形成膜１７の堆積の際に、第２の導電膜形成膜１５Ｃと第３の導電膜形成膜１７との間に、第２の絶縁膜形成膜１６Ｃの残渣が介在することはない。
【００７５】
これに対し、下層導電膜を形成するための導電膜形成膜（以下、「下層導電膜形成膜」と称す）上に、ＳｉＯ2からなる絶縁膜形成膜ではなく、例えばフォトレジスト膜又は有機反射防止膜を堆積した場合、次に示す懸念がある。フォトレジスト膜又は有機反射防止膜の除去の際に、下層導電膜形成膜上に、フォトレジスト膜又は有機反射防止膜の残渣が発生するため、下層導電膜形成膜と上層導電膜を形成するための導電膜形成膜との間に、フォトレジスト膜又は有機反射防止膜の残渣が介在する。これにより、ゲート電極の加工不良を招くという懸念がある。またこれにより、ｎ型，ｐ型ＭＩＳＦＥＴにおける下層導電膜と上層導電膜との界面抵抗が上昇する、及び／又は界面抵抗にバラツキが発生し、ｎ型，ｐ型ＭＩＳＦＥＴの特性が劣化するという懸念がある。
【００７６】
以下に、本発明の第１の実施形態に係る半導体装置の構成について、図４(c) を参照しながら説明する。
【００７７】
本実施形態に係る半導体装置は、図４(c) に示すように、抵抗素子Ｒと、ゲート電極Ｇｂを有するｎ型ＭＩＳＦＥＴと、ゲート電極Ｇｃを有するｐ型ＭＩＳＦＥＴとを備えている。
【００７８】
抵抗素子Ｒは、半導体基板１０における抵抗素子部１０ａ上に形成された金属を含む下層導電膜（第１の導電膜）１２ａと、下層導電膜１２ａ上に形成された絶縁膜１３ａと、絶縁膜１３ａ上に形成されたシリコンを含む上層導電膜（第２の導電膜）１７ａとを有している。絶縁膜１３ａは、下層導電膜１２ａと上層導電膜１７ａとの間を電気的に分離している。
【００７９】
ｎ型ＭＩＳＦＥＴは、半導体基板１０におけるｎ型ＭＩＳＦＥＴ部１０ｂ上に形成されたゲート絶縁膜１１ｂと、ゲート絶縁膜１１ｂ上に形成された下層導電膜（第３の導電膜）１２ｂ、及び下層導電膜１２ｂ上に形成された上層導電膜（第４の導電膜）１７ｂを有するゲート電極Ｇｂとを有している。一方、ｐ型ＭＩＳＦＥＴは、半導体基板１０におけるｐ型ＭＩＳＦＥＴ部１０ｃ上に形成されたゲート絶縁膜１４ｃと、ゲート絶縁膜１４ｃ上に形成された下層導電膜１５ｃ、及び下層導電膜１５ｃ上に形成された上層導電膜１７ｃを有するゲート電極Ｇｃとを有している。
【００８０】
抵抗素子における下層導電膜１２ａは、ｎ型ＭＩＳＦＥＴにおける下層導電膜１２ｂと同一の材料である。抵抗素子における上層導電膜１７ａは、ｎ型ＭＩＳＦＥＴにおける上層導電膜１７ｂ及びｐ型ＭＩＳＦＥＴにおける上層導電膜１７ｃと同一の材料である。
【００８１】
ｎ型ＭＩＳＦＥＴにおけるゲート絶縁膜１１ｂの材料（例えばＨｆ及びＬａを含む酸化物）とｐ型ＭＩＳＦＥＴにおけるゲート絶縁膜１４ｃの材料（例えばＨｆ及びＡｌを含む酸化物）とは互いに異なる。ｎ型ＭＩＳＦＥＴにおける下層導電膜１２ｂの材料（例えばＴａＣ）とｐ型ＭＩＳＦＥＴにおける下層導電膜１５ｃの材料（例えばＴｉＮ）とは互いに異なる。
【００８２】
半導体基板１０と抵抗素子Ｒとの間には、絶縁膜１１ａが介在している。絶縁膜１１ａは、ｎ型ＭＩＳＦＥＴにおけるゲート絶縁膜１１ｂと同一の材料である。
【００８３】
本実施形態によると、下層導電膜１２ａと上層導電膜１７ａとの間を電気的に分離する絶縁膜１３ａを有する抵抗素子Ｒを形成することができる。このため、十分な抵抗値が得られる抵抗素子Ｒを実現することができる。
【００８４】
本実施形態によると、第１の導電膜形成膜１２Ｂと第３の導電膜形成膜１７Ｂとの間に、第１の絶縁膜形成膜１３Ｂの残渣が介在することがないため、ゲート電極Ｇｂの加工不良を招くことはない。また、第２の導電膜形成膜１５Ｃと第３の導電膜形成膜１７Ｃとの間に、第２の絶縁膜形成膜１６Ｃの残渣が介在することがないため、ゲート電極Ｇｃの加工不良を招くことはない。
【００８５】
本実施形態によると、ｎ型ＭＩＳＦＥＴにおける下層導電膜１２ｂと上層導電膜１７ｂとの間に、第１の絶縁膜形成膜１３Ｂの残渣が介在することがない。また、ｐ型ＭＩＳＦＥＴにおける下層導電膜１５ｃと上層導電膜１７ｃとの間に、第２の絶縁膜形成膜１６Ｃの残渣が介在することがない。このため、ｎ型，ｐ型ＭＩＳＦＥＴにおける下層導電膜１２ｂ，１５ｃと上層導電膜１７ｂ，１７ｃとの界面抵抗を上昇させることはなく、且つ、界面抵抗にバラツキを発生させることはないため、ｎ型，ｐ型ＭＩＳＦＥＴの特性の劣化を防止することができる。
【００８６】
以上のように、ゲート電極Ｇｂ，Ｇｃの加工不良及びｎ型，ｐ型ＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子Ｒを実現することができる。
【００８７】
さらに、本実施形態によると、ゲート絶縁膜１１ｂ，１４ｃ及びゲート電極Ｇｂ，Ｇｃにおける下層導電膜１２ｂ，１５ｃの材料が、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで互いに異なる。このため、ｎ型，ｐ型ＭＩＳＦＥＴの各々の特性を個別に制御することができる。
【００８８】
なお、第１の実施形態では、抵抗素子Ｒにおける絶縁膜１３ａとして、例えば膜厚が１５ｎｍのＳｉＯ2膜を用いたが、この膜及び膜厚に限らない。
【００８９】
例えば、絶縁膜として、下記１）〜３）に記載の膜を用いてもよい。
１）Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ又はＧｄを含む酸化膜
２）Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄ又はＳｉを含む窒化膜
３）Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄ又はＳｉを含む酸窒化膜
また例えば、膜厚は、材料自身の耐圧、及び駆動時の抵抗素子に印加される電圧等によっても異なるが、概ね２ｎｍ以上４０ｎｍ以下の範囲内であればよく、５ｎｍ以上３０ｎｍ以下の範囲内であることが好ましい。
【００９０】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図５(a) 〜(d) 及び図６(a) 〜(d) を参照しながら説明する。図５(a) 〜図６(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図５(a) 〜図６(d) 、及び後述の図７(a) 〜図８(c) において、左側に「抵抗素子領域」を示し、右側に「ＭＩＳＦＥＴ領域」を示す。「ＭＩＳＦＥＴ領域」とは、ｎ型ＭＩＳＦＥＴ又はｐ型ＭＩＳＦＥＴが形成される領域をいう。本実施形態、及び後述の第３の実施形態では、ゲート絶縁膜、及びゲート電極における第３の導電膜の材料が、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで互いに同じため、図５(a) 〜図６(d) 、及び後述の図７(a) 〜図８(c) において、ｎ型，ｐ型ＭＩＳＦＥＴのうちの一方のＭＩＳＦＥＴのみを図示し、他方のＭＩＳＦＥＴの図示を省略する。
【００９１】
まず、図５(a) に示すように、例えばＡＬＤ法により、半導体基板２０における抵抗素子部２０ａ及びＭＩＳＦＥＴ部２０ｂ上に、例えば膜厚が２ｎｍのゲート絶縁膜形成膜２１を堆積する。ゲート絶縁膜形成膜２１として、高誘電率膜、例えばＨｆを含む酸化膜を用いる。
【００９２】
その後、例えばＰＶＤ法により、ゲート絶縁膜形成膜２１上に、例えば膜厚が２０ｎｍの金属を含む第１の導電膜形成膜２２を堆積する。第１の導電膜形成膜２２として、高融点金属膜、例えばＴｉＮ膜を用いる。
【００９３】
その後、例えばＣＶＤ法により、第１の導電膜形成膜２２上に、例えば膜厚が７０ｎｍのシリコンを含む第２の導電膜形成膜２３を堆積する。第２の導電膜形成膜２３として、例えばポリシリコン膜を用いる。
【００９４】
次に、図５(b) に示すように、例えばＣＶＤ法により、第２の導電膜形成膜２３上に、例えば膜厚が１００ｎｍのＳｉＯ2からなるハードマスク形成膜２４を堆積する。
【００９５】
次に、図５(c) に示すように、フォトリソグラフィにより、ハードマスク形成膜２４上に、抵抗素子領域を開口しＭＩＳＦＥＴ領域を覆うフォトレジストパターンＲｅ４を形成する。
【００９６】
次に、図５(d) に示すように、例えばフッ酸洗浄液を用いたエッチングにより、フォトレジストパターンＲｅ４をマスクとして、ハードマスク形成膜２４における抵抗素子領域に形成された部分を除去する。その後、例えばＯ2ガス及びＮ2ガスを混合した混合ガスのプラズマから生成したラジカルを用いたアッシングにより、フォトレジストパターンＲｅ４を除去する。
【００９７】
このようにして、第２の導電膜形成膜２３におけるＭＩＳＦＥＴ領域に形成された部分を覆うハードマスク２４Ｂを形成する。
【００９８】
次に、図６(a) に示すように、イオン注入により、例えば注入エネルギーが２０ｋｅＶ，注入量が５Ｘ１０15ｉｏｎ/ｃｍ2のイオン注入条件で、ハードマスク２４Ｂを用いて、
第１の導電膜形成膜２２と第２の導電膜形成膜２３との界面領域に、例えば酸素イオンを注入する。これにより、抵抗素子領域において、第１の導電膜形成膜２２と第２の導電膜形成膜２３との間に、酸素イオンを含むイオンミキシング層形成層２５Ａを形成する。
【００９９】
次に、図６(b) に示すように、例えばフッ酸洗浄液を用いたエッチングにより、ハードマスク２４Ｂを除去する。
【０１００】
次に、図６(c) に示すように、フォトリソグラフィにより、第２の導電膜形成膜２３上に、フォトレジストパターン（図示せず）を形成する。その後、ドライエッチングにより、フォトレジストパターンをマスクとして、第２の導電膜形成膜２３、イオンミキシング層形成層２５Ａ、第１の導電膜形成膜２２及びゲート絶縁膜形成膜２１を順次パターニングする。これにより、半導体基板２０における抵抗素子部２０ａ上に、絶縁膜２１ａ、第１の導電膜（下層導電膜）２２ａ、イオンミキシング層２５ａ及び第２の導電膜（上層導電膜）２３ａを順次形成する。半導体基板２０におけるＭＩＳＦＥＴ部２０ｂ上に、ゲート絶縁膜２１ｂ、及び第３の導電膜（下層導電膜）２２ｂと第４の導電膜（上層導電膜）２３ｂとを有するゲート電極Ｇを順次形成する。
【０１０１】
次に、図６(d) に示すように、例えば電気炉、ランプ加熱法又はレーザー加熱法により、８００℃の熱処理を行う。これにより、イオンミキシング層２５ａに含まれる酸素と、イオンミキシング層２５ａに含まれるシリコンとが結合し、シリコンを含む酸化物、例えばＳｉＯ2からなる絶縁膜２６ａを形成する。絶縁膜２６ａは、半導体基板２０の主面、第１の導電膜２２ａ及び第２の導電膜２３ａに対して、ほぼ平行な状態で形成される。ここで、「半導体基板２０の主面」とは、半導体基板２０における抵抗素子Ｒが形成される面をいう。
【０１０２】
このようにして、第１の導電膜２２ａと絶縁膜２６ａと第２の導電膜２３ａとを有する抵抗素子Ｒを形成する。
【０１０３】
その後、通常のＭＩＳトランジスタを有する半導体装置の製造方法における工程と同様の工程を行う。
【０１０４】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１０５】
以下に、本発明の第２の実施形態に係る半導体装置の構成について、図６(d) を参照しながら説明する。
【０１０６】
本実施形態に係る半導体装置は、図６(d) に示すように、抵抗素子Ｒと、ゲート電極Ｇを有するＭＩＳＦＥＴとを備えている。
【０１０７】
抵抗素子Ｒは、半導体基板２０における抵抗素子部２０ａ上に形成された金属を含む第１の導電膜２２ａと、第１の導電膜２２ａ上に形成された絶縁膜２６ａと、絶縁膜２６ａ上に形成されたシリコンを含む第２の導電膜２３ａとを有している。絶縁膜２６ａは、第１の導電膜２２ａと第２の導電膜２３ａとの間を電気的に分離している。
【０１０８】
ＭＩＳＦＥＴは、半導体基板２０におけるＭＩＳＦＥＴ部２０ｂ上に形成されたゲート絶縁膜２１ｂと、ゲート絶縁膜２１ｂ上に形成された第３の導電膜２２ｂ、及び第３の導電膜２２ｂ上に形成された第４の導電膜２３ｂを有するゲート電極Ｇとを有している。
【０１０９】
第１の導電膜２２ａは、第３の導電膜２２ｂと同一の材料である。第２の導電膜２３ａは、第４の導電膜２３ｂと同一の材料である。
【０１１０】
絶縁膜２６ａは、第２の導電膜２３ａに含まれるシリコンを含む酸化膜である。
【０１１１】
半導体基板２０と抵抗素子Ｒとの間には、絶縁膜２１ａが介在している。絶縁膜２１ａは、ゲート絶縁膜２１ｂと同一の材料である。
【０１１２】
本実施形態によると、第１の導電膜２２ａと第２の導電膜２３ａとの間を電気的に分離する絶縁膜２６ａを有する抵抗素子Ｒを形成することができる。このため、十分な抵抗値が得られる抵抗素子Ｒを実現することができる。
【０１１３】
本実施形態によると、図６(a) に示すように、第１の導電膜形成膜２２と第２の導電膜形成膜２３との界面領域に酸素イオンが注入されてなるイオンミキシング層形成層２５Ａを形成した後、図６(d) に示すように、イオンミキシング層形成層２５Ａを利用して、絶縁膜２６ａを形成するため、図５(a) に示すように、第１の導電膜形成膜２２と第２の導電膜形成膜２３とを連続して堆積することができる。このため、第１の導電膜形成膜２２と第２の導電膜形成膜２３との間に、エッチング残渣及びマスク残渣が介在することがないため、ゲート電極Ｇの加工不良を招くことはない。
【０１１４】
本実施形態によると、図５(a) に示すように、第１の導電膜形成膜２２と第２の導電膜形成膜２３とを連続して堆積することができる。このため、第３の導電膜２２ｂと第４の導電膜２３ｂとの間に、エッチング残渣及びマスク残渣が介在することがないため、第３の導電膜２２ｂと第４の導電膜２３ｂとの界面抵抗を上昇させることはなく、且つ、界面抵抗にバラツキを発生させることはないので、ＭＩＳＦＥＴの特性が劣化することを防止することができる。
【０１１５】
以上のように、ゲート電極Ｇの加工不良及びＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子Ｒを実現することができる。
【０１１６】
さらに、本実施形態によると、図６(a) に示す工程において、イオン注入の条件を調整すると共に、図６(d) に示す工程において、熱処理の条件を調整することにより、絶縁膜２６ａの膜厚（言い換えれば、第２の導電膜２３ａにおける絶縁膜２６ａとして消費される部分の膜厚）を制御することができる。このため、抵抗素子Ｒにおける第２の導電膜２３ａの膜厚を制御することができるため、配線パターンを変更することなく、抵抗素子Ｒの抵抗値を制御することができる。
【０１１７】
なお、第２の実施形態では、図６(a) に示すように、イオン注入により、第１の導電膜形成膜２２と第２の導電膜形成膜２３との界面領域に、酸素イオンを注入し、酸素イオンを含むイオンミキシング層形成層２５Ａを形成した後、図６(d) に示すように、熱処理により、シリコンを含む酸化物からなる絶縁膜２６ａを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。第１に例えば、イオン注入により、第１の導電膜形成膜と第２の導電膜形成膜との界面領域に、窒素イオンを注入し、窒素イオンを含むイオンミキシング層形成層を形成した後、熱処理により、シリコンを含む窒化物からなる絶縁膜を形成してもよい。第２に例えば、イオン注入により、第１の導電膜形成膜と第２の導電膜形成膜との界面領域に、酸素イオン及び窒素イオンを注入し、酸素イオン及び窒素イオンを含むイオンミキシング層形成層を形成した後、熱処理により、シリコンを含む酸窒化物からなる絶縁膜を形成してもよい。
【０１１８】
また、第２の実施形態では、第２の導電膜形成膜２３に含まれるシリコンを含む酸化物からなる絶縁膜２６ａを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の導電膜形成膜２２に含まれる金属を含む酸化物からなる絶縁膜を形成してもよい。
【０１１９】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、図７(a) 〜(c) 及び図８(a) 〜(c) を参照しながら説明する。図７(a) 〜図８(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【０１２０】
まず、図７(a) に示すように、例えばＡＬＤ法により、半導体基板３０における抵抗素子部３０ａ及びＭＩＳＦＥＴ部３０ｂ上に、例えば膜厚が２ｎｍのゲート絶縁膜形成膜３１を堆積する。ゲート絶縁膜形成膜３１として、高誘電率膜、例えばＨｆを含む酸化膜を用いる。
【０１２１】
その後、例えばＰＶＤ法により、ゲート絶縁膜形成膜３１上に、例えば膜厚が２０ｎｍの金属を含む第１の導電膜形成膜３２を堆積する。第１の導電膜形成膜３２として、高融点金属膜、例えばＴｉＮ膜を用いる。
【０１２２】
その後、例えばＣＶＤ法により、第１の導電膜形成膜３２上に、例えば膜厚が７０ｎｍのシリコンを含む第２の導電膜形成膜３３を堆積する。第２の導電膜形成膜３３として、例えばポリシリコン膜を用いる。
【０１２３】
次に、図７(b) に示すように、フォトリソグラフィにより、第２の導電膜形成膜３３上に、フォトレジストパターン（図示せず）を形成する。その後、ドライエッチングにより、フォトレジストパターンをマスクとして、第２の導電膜形成膜３３、第１の導電膜形成膜３２及びゲート絶縁膜形成膜３１を順次パターニングする。これにより、半導体基板３０における抵抗素子部３０ａ上に、絶縁膜３１ａ、第１の導電膜（下層導電膜）３２ａ及び第２の導電膜（上層導電膜）３３ａを順次形成する。半導体基板３０におけるＭＩＳＦＥＴ部３０ｂ上に、ゲート絶縁膜３１ｂ、及び第３の導電膜（下層導電膜）３２ｂと第４の導電膜（上層導電膜）３３ｂとを有するゲート電極Ｇを順次形成する。
【０１２４】
その後、例えばＣＶＤ法により、半導体基板３０上の全面に、例えばＳｉＮからなるサイドウォール形成膜を形成する。その後、サイドウォール形成膜に対して異方性エッチングを行う。これにより、絶縁膜３１ａ、第１の導電膜３２ａ及び第２の導電膜３３ａの側面上に、サイドウォール３４ａを形成する。ゲート絶縁膜３１ｂ、第３の導電膜３２ｂ及び第４の導電膜３３ｂの側面上に、サイドウォール３４ｂを形成する。
【０１２５】
その後、イオン注入により、サイドウォール３４ｂをマスクとして、半導体基板３０におけるＭＩＳＦＥＴ部３０ｂに、ｎ型（又はｐ型）不純物イオンを注入する。これにより、ＭＩＳＦＥＴ部３０ｂにおけるサイドウォール３４ｂの外側下方に位置する領域に、ｎ型（又はｐ型）ソースドレイン領域（図示せず）を自己整合的に形成する。なお、ＭＩＳＦＥＴ領域に形成されるＭＩＳＦＥＴの導電型が、ｎ型の場合、ｎ型不純物イオンを注入する。一方、ｐ型の場合、ｐ型不純物イオンを注入する。
【０１２６】
次に、図７(c) に示すように、半導体基板３０上の全面に、フォトレジスト膜３５を堆積する。その後、例えばスピンコート法により、フォトレジスト膜３５上に、例えば膜厚が１００ｎｍの有機ＳＯＧ（Spin-on-Glass）からなるマスク形成膜３６を堆積する。その後、フォトリソグラフィにより、マスク形成膜３６上に、抵抗素子領域を開口しＭＩＳＦＥＴ領域を覆うフォトレジストパターンＲｅ５を形成する。
【０１２７】
次に、図８(a) に示すように、例えばＣＦ4ガス、Ｏ2ガス及びＡｒガスを混合した混合ガスを用いたプラズマエッチングにより、フォトレジストパターンＲｅ５をマスクとして、マスク形成膜３６における抵抗素子領域に形成された部分を除去する。その後、例えばＯ2ガス及びＮ2ガスを混合した混合ガスのプラズマから生成したラジカルを用いたアッシングにより、フォトレジスト膜３５における抵抗素子領域に形成された部分を除去する。その後、例えばＯ2ガス及びＮ2ガスを混合した混合ガスのプラズマから生成したラジカルを用いたアッシングにより、フォトレジストパターンＲｅ５を除去する。
【０１２８】
このようにして、半導体基板３０におけるＭＩＳＦＥＴ部３０ｂ上に、フォトレジスト膜３５Ｂ及びマスク３６Ｂを順次形成する。
【０１２９】
次に、図８(b) に示すように、イオン注入により、例えば注入エネルギーが２０ｋｅＶ，注入量が５Ｘ１０15ｉｏｎ/ｃｍ2のイオン注入条件で、マスク３６Ｂを用いて、第２の導電膜３３ａに、例えば酸素イオンを注入する。これにより、第２の導電膜３３ａにおける下部と上部との間に、酸素イオンを含むイオンミキシング層３７ａを形成する。
【０１３０】
次に、図８(c) に示すように、例えばフッ酸洗浄液を用いたエッチングにより、マスク３６Ｂを除去する。その後、例えばＯ2ガス及びＮ2ガスを混合した混合ガスのプラズマから生成したラジカルを用いたアッシングにより、フォトレジスト膜３５Ｂを除去する。
【０１３１】
その後、例えば電気炉、ランプ加熱法又はレーザー加熱法により、８００℃の熱処理を行う。これにより、イオンミキシング層３７ａに含まれる酸素と、イオンミキシング層３７ａに含まれるシリコンとが結合し、シリコンを含む酸化物、例えばＳｉＯ2からなる絶縁膜３８ａを形成する。絶縁膜３８ａは、半導体基板３０の主面、第１の導電膜３２ａ及び第２の導電膜３３ａに対して、ほぼ平行な状態で形成される。ここで、「半導体基板３０の主面」とは、半導体基板３０における抵抗素子Ｒが形成される面をいう。
【０１３２】
このようにして、第１の導電膜３２ａと絶縁膜３８ａと第２の導電膜３３ａとを有する抵抗素子Ｒを形成する。
【０１３３】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１３４】
本実施形態と第２の実施形態との製造方法上の相違点は、以下に示す点である。
【０１３５】
第２の実施形態では、図６(a) に示すように、イオン注入により、イオンミキシング層形成層２５Ａを形成した後、図６(c) に示すように、パターニングを行い、その後、図６(d) に示すように、熱処理により、絶縁膜２６ａを形成する。これに対し、本実施形態では、図７(b) に示すように、パターニングを行った後、図８(b) に示すように、イオン注入により、イオンミキシング層３７ａを形成し、その後、図８(c) に示すように、熱処理により、絶縁膜３８ａを形成する。
【０１３６】
以下に、本発明の第３の実施形態に係る半導体装置の構成について、図８(c) を参照しながら説明する。
【０１３７】
本実施形態に係る半導体装置は、図８(c) に示すように、抵抗素子Ｒと、ゲート電極Ｇを有するＭＩＳＦＥＴとを備えている。
【０１３８】
抵抗素子Ｒは、半導体基板３０における抵抗素子部３０ａ上に形成された金属を含む第１の導電膜３２ａと、第１の導電膜３２ａ上に形成されたシリコンを含む第２の導電膜３３ａと、第２の導電膜３３ａにおける下部と上部との間に形成された絶縁膜３８ａとを有している。絶縁膜３８ａは、第２の導電膜３３ａにおける下部と上部との間を電気的に分離している。
【０１３９】
ＭＩＳＦＥＴは、半導体基板３０におけるＭＩＳＦＥＴ部３０ｂ上に形成されたゲート絶縁膜３１ｂと、ゲート絶縁膜３１ｂ上に形成された第３の導電膜３２ｂ、及び第３の導電膜３２ｂ上に形成された第４の導電膜３３ｂを有するゲート電極Ｇとを有している。
【０１４０】
第１の導電膜３２ａは、第３の導電膜３２ｂと同一の材料である。第２の導電膜３３ａは、第４の導電膜３３ｂと同一の材料である。
【０１４１】
絶縁膜３８ａは、第２の導電膜３３ａに含まれるシリコンを含む酸化膜である。
【０１４２】
半導体基板３０と抵抗素子Ｒとの間には、絶縁膜３１ａが介在している。絶縁膜３１ａは、ゲート絶縁膜３１ｂと同一の材料である。
【０１４３】
本実施形態と第２の実施形態との構成上の相違点は、以下に示す点である。
【０１４４】
第２の実施形態では、図６(a) に示すように、第１の導電膜形成膜２２と第２の導電膜形成膜２３との間に、イオンミキシング層形成層２５Ａを形成するため、絶縁膜２６ａは、図６(d) に示すように、第１の導電膜２２ａと第２の導電膜２３ａとの間に形成されている。これに対し、本実施形態では、図８(b) に示すように、第１の導電膜３２ａと第２の導電膜３３ａとの間ではなく、第２の導電膜３３ａにおける下部と上部との間に、イオンミキシング層３７ａを形成するため、絶縁膜３８ａは、図８(c) に示すように、第２の導電膜３３ａにおける下部と上部との間に形成されている。
【０１４５】
本実施形態によると、第２の実施形態と同様の効果を得ることができる。
【０１４６】
さらに、本実施形態によると、図７(b) に示すように、パターニングを行った後、図８(b) に示すように、イオンミキシング層３７ａを形成する。このため、図７(b) に示すように、パターニング時の抵抗素子領域の構成と、パターニング時のＭＩＳＦＥＴ領域の構成とを、互いに同じにすることができる（言い換えれば、パターニング時に、抵抗素子領域において、第２の導電膜形成膜３３における下部と上部との間に、イオンミキシング層形成層が介在することはない）ので、パターニングを容易に行うことができる。
【０１４７】
なお、第３の実施形態では、図８(b) に示すように、イオン注入により、酸素イオンを含むイオンミキシング層３７ａを形成した後、図８(c) に示すように、熱処理により、シリコンを含む酸化物からなる絶縁膜３８ａを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。第１に例えば、イオン注入により、酸素イオンの代わりに窒素イオンを含むイオンミキシング層を形成した後、熱処理により、シリコンを含む窒化物からなる絶縁膜を形成してもよい。第２に例えば、イオン注入により、酸素イオンに加えて窒素イオンを含むイオンミキシング層を形成した後、熱処理により、シリコンを含む酸窒化物からなる絶縁膜を形成してもよい。
【０１４８】
また、第３の実施形態では、図８(c) に示すように、第２の導電膜３３ａにおける下部と上部との間に、第２の導電膜３３ａに含まれるシリコンを含む酸化物からなる絶縁膜３８ａを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の導電膜と第２の導電膜との間に、第２の導電膜に含まれるシリコンを含む酸化物からなる絶縁膜、又は第１の導電膜に含まれる金属を含む酸化物からなる絶縁膜を形成してもよい。
【０１４９】
なお、第１の実施形態では、下層導電膜を形成するための導電膜形成膜（第１，第２の導電膜形成膜１２，１５）として、例えば膜厚が２０ｎｍのＴａＣ膜，ＴｉＮ膜を用い、第２，第３の実施形態では、下層導電膜を形成するための導電膜形成膜（第１の導電膜形成膜２２，３２）として、例えば膜厚が２０ｎｍのＴｉＮ膜を用いたが、これらの膜及び膜厚に限定されない。
【０１５０】
例えば、下層導電膜を形成するための導電膜形成膜として、例えば下記１）〜５）に記載の膜を用いてもよい。
１）Ａｌ、Ｆｅ、Ｃｕ、Ｎｉ、Ｃｏ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ、Ｖ、Ｐｔ及びＡｕ等からなる金属群のうちの少なくとも１つの金属を含む金属膜
２）上記金属群のうちの少なくとも１つの金属を含む窒化膜（例えばＴｉＮ膜等）
３）上記金属群のうちの少なくとも１つの金属を含む炭化膜（例えばＴａＣ膜又はＷＣ膜等）
４）上記金属群のうちの少なくとも１つの金属を含むシリコン化合物膜
５）上記金属群のうちの少なくとも１つの金属を含む酸窒化膜（例えばＴａＣＮＯ膜等）
また例えば、膜厚は、材料等によっても異なるが、概ね５ｎｍ以上１００ｎｍ以下の範囲内であればよく、１０ｎｍ以上７０ｎｍ以下の範囲内であることが好ましい。
【０１５１】
なお、上層導電膜を形成するための導電膜形成膜（第１の実施形態：第３の導電膜形成膜１７，第２，第３の実施形態：第２の導電膜形成膜２３，３３）として、第１の実施形態では、例えば膜厚が１００ｎｍのポリシリコン膜を用い、第２，第３の実施形態では、例えば膜厚が７０ｎｍのポリシリコン膜を用いたが、これらの膜及び膜厚に限らない。
【０１５２】
例えば、上層導電膜を形成するための導電膜形成膜として、例えばアモルファスシリコン膜又は単結晶シリコン膜を用いてもよい。
【０１５３】
また例えば、膜厚の下限は、下記１）〜２）の条件等を満たす膜厚である。
１）ソースドレイン領域の形成の為に行うイオン注入時に、イオンが、ゲート電極における上層導電膜を突き抜けない条件
２）シリサイド膜の形成の為に行う熱処理時に、ゲート電極における上層導電膜の全部分がシリサイド化されない条件
また例えば、膜厚の上限は、ゲート電極間への膜の埋め込み時に、ゲート電極間のアスペクト比が高いことによる膜の埋め込み不良を招かない条件等を満たす膜厚である。
【０１５４】
膜厚は、デバイスルール等によっても異なるが、概ね４０ｎｍ以上３００ｎｍ以下の範囲内であればよく、５０ｎｍ以上２００ｎｍ以下の範囲内であることが好ましい。
【０１５５】
なお、本発明では、金属を含む第１の導電膜（下層導電膜）と、絶縁膜と、シリコンを含む第２の導電膜（上層導電膜）とを有する配線を、抵抗素子として用いたが、ヒューズとして用いることも可能である。
【産業上の利用可能性】
【０１５６】
以上説明したように、本発明は、ゲート電極の加工不良及びＭＩＳＦＥＴの特性の劣化を招くことなく、十分な抵抗値が得られる抵抗素子を実現することができる。このため、抵抗素子と、金属を含むゲート電極を有するＭＩＳＦＥＴとを備えた半導体装置及びその製造方法に有用である。
【符号の説明】
【０１５７】
１０ 半導体基板
１０ａ 抵抗素子部
１０ｂ ｎ型ＭＩＳＦＥＴ部
１０ｃ ｐ型ＭＩＳＦＥＴ部
１１，１１Ａ，１１Ｂ 第１のゲート絶縁膜形成膜
１２，１２Ａ，１２Ｂ 第１の導電膜形成膜
１３，１３Ａ，１３Ｂ 第１の絶縁膜形成膜
１４，１４Ｃ 第２のゲート絶縁膜形成膜
１５，１５Ｃ 第２の導電膜形成膜
１６，１６Ｃ 第２の絶縁膜形成膜
１７ 第３の導電膜形成膜
１１ａ 絶縁膜
１２ａ 下層導電膜（第１の導電膜）
１３ａ 絶縁膜
１７ａ 上層導電膜（第２の導電膜）
１１ｂ ゲート絶縁膜
１２ｂ 下層導電膜（第３の導電膜）
１７ｂ 上層導電膜（第４の導電膜）
１４ｃ ゲート絶縁膜
１５ｃ 下層導電膜
１７ｃ 上層導電膜
２０ 半導体基板
２０ａ 抵抗素子部
２０ｂ ＭＩＳＦＥＴ部
２１ ゲート絶縁膜形成膜
２２ 第１の導電膜形成膜
２３ 第２の導電膜形成膜
２４ ハードマスク形成膜
２４Ｂ ハードマスク
２５Ａ イオンミキシング層形成層
２５ａ イオンミキシング層
２１ａ 絶縁膜
２２ａ 第１の導電膜（下層導電膜）
２３ａ 第２の導電膜（上層導電膜）
２１ｂ ゲート絶縁膜
２２ｂ 第３の導電膜（下層導電膜）
２３ｂ 第４の導電膜（上層導電膜）
２６ａ 絶縁膜
３０ 半導体基板
３０ａ 抵抗素子部
３０ｂ ＭＩＳＦＥＴ部
３１ ゲート絶縁膜形成膜
３２ 第１の導電膜形成膜
３３ 第２の導電膜形成膜
３１ａ 絶縁膜
３２ａ 第１の導電膜（下層導電膜）
３３ａ 第２の導電膜（上層導電膜）
３１ｂ ゲート絶縁膜
３２ｂ 第３の導電膜（下層導電膜）
３３ｂ 第４の導電膜（上層導電膜）
３４ａ，３４ｂ サイドウォール
３５，３５Ｂ フォトレジスト膜
３６ マスク形成膜
３６Ｂ マスク
３７ａ イオンミキシング層
３８ａ 絶縁膜
Ｒ 抵抗素子
Ｇ，Ｇｂ，Ｇｃ ゲート電極
Ｒｅ１〜Ｒｅ５ フォトレジストパターン
【特許請求の範囲】
【請求項１】
抵抗素子とＭＩＳＦＥＴとを備えた半導体装置であって、
前記抵抗素子は、
半導体基板上に形成された金属を含む第１の導電膜と、
前記第１の導電膜上に形成されたシリコンを含む第２の導電膜と、
前記第１の導電膜と前記第２の導電膜との間に形成された絶縁膜とを有していることを特徴とする半導体装置。
【請求項２】
抵抗素子とＭＩＳＦＥＴとを備えた半導体装置であって、
前記抵抗素子は、
半導体基板上に形成された金属を含む第１の導電膜と、
前記第１の導電膜上に形成されたシリコンを含む第２の導電膜と、
前記第２の導電膜における下部と上部との間に形成された絶縁膜とを有していることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記ＭＩＳＦＥＴは、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第３の導電膜と、前記第３の導電膜上に形成された第４の導電膜とを有するゲート電極とを有していることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１の導電膜は、前記第３の導電膜と同一の材料であり、
前記第２の導電膜は、前記第４の導電膜と同一の材料であることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記絶縁膜は、Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄ若しくはＳｉを含む酸化膜、Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄ若しくはＳｉを含む窒化膜、又はＨｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄ若しくはＳｉを含む酸窒化膜であることを特徴とする半導体装置。
【請求項６】
請求項１又は２に記載の半導体装置において、
前記絶縁膜は、前記シリコンを含む酸化膜、前記シリコンを含む窒化膜又は前記シリコンを含む酸窒化膜であることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記絶縁膜は、前記金属を含む酸化膜、前記金属を含む窒化膜又は前記金属を含む酸窒化膜であることを特徴とする半導体装置。
【請求項８】
請求項１又は２に記載の半導体装置において、
前記第１の導電膜は、前記金属を含む窒化膜、前記金属を含む炭化膜又は前記金属を含むシリコン化合物膜であることを特徴とする半導体装置。
【請求項９】
請求項１又は２に記載の半導体装置において、
前記金属は、Ａｌ、Ｆｅ、Ｃｕ、Ｎｉ、Ｃｏ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ、Ｖ、Ｐｔ及びＡｕのうちの少なくとも１つであることを特徴とする半導体装置。
【請求項１０】
請求項１又は２に記載の半導体装置において、
前記第２の導電膜は、ポリシリコン膜、アモルファスシリコン膜又は単結晶シリコン膜であることを特徴とする半導体装置。
【請求項１１】
抵抗素子領域に形成される抵抗素子と、ＭＩＳＦＥＴ領域に形成されるＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
半導体基板の上に、金属を含む第１の導電膜形成膜を形成する工程（ａ）と、
前記第１の導電膜形成膜の上に、絶縁膜形成膜を形成する工程（ｂ）と、
前記絶縁膜形成膜における前記ＭＩＳＦＥＴ領域に形成された部分を除去する工程（ｃ）と、
前記工程（ｃ）の後に、前記絶縁膜形成膜の上及び前記第１の導電膜形成膜における前記ＭＩＳＦＥＴ領域に形成された部分の上に、シリコンを含む第２の導電膜形成膜を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記抵抗素子領域において、前記第２の導電膜形成膜、前記絶縁膜形成膜及び前記第１の導電膜形成膜を順次パターニングすることにより、前記半導体基板の上に、前記第１の導電膜形成膜からなる第１の導電膜と前記絶縁膜形成膜からなる絶縁膜と前記第２の導電膜形成膜からなる第２の導電膜とを有する前記抵抗素子を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ａ）の前に、前記ＭＩＳＦＥＴ領域において、前記半導体基板の上に、ゲート絶縁膜形成膜を形成する工程（ｆ）をさらに備え、
前記工程（ｄ）の後に、前記ＭＩＳＦＥＴ領域において、前記第２の導電膜形成膜、前記第１の導電膜形成膜及び前記ゲート絶縁膜形成膜を順次パターニングすることにより、前記半導体基板の上に、前記ゲート絶縁膜形成膜からなるゲート絶縁膜、及び前記第１の導電膜形成膜からなる第３の導電膜と前記第２の導電膜形成膜からなる第４の導電膜とを有するゲート電極を順次形成する工程（ｇ）をさらに備え、
前記工程（ｅ）と前記工程（ｇ）とは、同時に行われることを特徴とする半導体装置の製造方法。
【請求項１３】
抵抗素子領域に形成される抵抗素子と、ＭＩＳＦＥＴ領域に形成されるＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
半導体基板の上に、金属を含む第１の導電膜形成膜を形成する工程（ａ）と、
前記第１の導電膜形成膜の上に、シリコンを含む第２の導電膜形成膜を形成する工程（ｂ）と、
前記抵抗素子領域において、イオン注入により、前記第１の導電膜形成膜と前記第２の導電膜形成膜との界面領域、又は前記第２の導電膜形成膜に、酸素イオン、窒素イオン、又は酸素イオン及び窒素イオンを注入し、イオンミキシング層形成層を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記抵抗素子領域において、前記第２の導電膜形成膜、前記イオンミキシング層形成層及び前記第１の導電膜形成膜をパターニングすることにより、前記半導体基板の上に、前記第１の導電膜形成膜からなる第１の導電膜、前記イオンミキシング層形成層からなるイオンミキシング層及び前記第２の導電膜形成膜からなる第２の導電膜を形成する工程（ｄ）と、
熱処理により、前記イオンミキシング層に含まれる酸素、窒素、又は酸素及び窒素と、前記シリコン又は前記金属とを反応させて、絶縁膜を形成する工程（ｅ）とを備え、
前記工程（ｅ）において、前記第１の導電膜と前記絶縁膜と前記第２の導電膜とを有する前記抵抗素子が形成されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記工程（ａ）の前に、前記ＭＩＳＦＥＴ領域において、前記半導体基板の上に、ゲート絶縁膜形成膜を形成する工程（ｆ）をさらに備え、
前記工程（ｃ）の後に、前記ＭＩＳＦＥＴ領域において、前記第２の導電膜形成膜、前記第１の導電膜形成膜及び前記ゲート絶縁膜形成膜を順次パターニングすることにより、前記半導体基板の上に、前記ゲート絶縁膜形成膜からなるゲート絶縁膜、及び前記第１の導電膜形成膜からなる第３の導電膜と前記第２の導電膜形成膜からなる第４の導電膜とを有するゲート電極を順次形成する工程（ｇ）をさらに備え、
前記工程（ｄ）と前記工程（ｇ）とは、同時に行われることを特徴とする半導体装置の製造方法。
【請求項１５】
抵抗素子領域に形成される抵抗素子と、ＭＩＳＦＥＴ領域に形成されるＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
半導体基板の上に、金属を含む第１の導電膜形成膜を形成する工程（ａ）と、
前記第１の導電膜形成膜の上に、シリコンを含む第２の導電膜形成膜を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記抵抗素子領域において、前記第２の導電膜形成膜及び前記第１の導電膜形成膜を順次パターニングすることにより、前記半導体基板の上に、前記第１の導電膜形成膜からなる第１の導電膜と前記第２の導電膜形成膜からなる第２の導電膜とを順次形成する工程（ｃ）と、
イオン注入により、前記第１の導電膜と前記第２の導電膜との界面領域、又は前記第２の導電膜に、酸素イオン、窒素イオン、又は酸素イオン及び窒素イオンを注入し、イオンミキシング層を形成する工程（ｄ）と、
熱処理により、前記イオンミキシング層に含まれる酸素、窒素、又は酸素及び窒素と、前記シリコン又は前記金属とを反応させて、絶縁膜を形成する工程（ｅ）とを備え、
前記工程（ｅ）において、前記第１の導電膜と前記絶縁膜と前記第２の導電膜とを有する前記抵抗素子が形成されることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ａ）の前に、前記ＭＩＳＦＥＴ領域において、前記半導体基板の上に、ゲート絶縁膜形成膜を形成する工程（ｆ）をさらに備え、
前記工程（ｂ）の後に、前記ＭＩＳＦＥＴ領域において、前記第２の導電膜形成膜、前記第１の導電膜形成膜及び前記ゲート絶縁膜形成膜を順次パターニングすることにより、前記半導体基板の上に、前記ゲート絶縁膜形成膜からなるゲート絶縁膜、及び前記第１の導電膜形成膜からなる第３の導電膜と前記第２の導電膜形成膜からなる第４の導電膜とを有するゲート電極を順次形成する工程（ｇ）をさらに備え、
前記工程（ｃ）と前記工程（ｇ）とは、同時に行われることを特徴とする半導体装置の製造方法。
【請求項１】
抵抗素子とＭＩＳＦＥＴとを備えた半導体装置であって、
前記抵抗素子は、
半導体基板上に形成された金属を含む第１の導電膜と、
前記第１の導電膜上に形成されたシリコンを含む第２の導電膜と、
前記第１の導電膜と前記第２の導電膜との間に形成された絶縁膜とを有していることを特徴とする半導体装置。
【請求項２】
抵抗素子とＭＩＳＦＥＴとを備えた半導体装置であって、
前記抵抗素子は、
半導体基板上に形成された金属を含む第１の導電膜と、
前記第１の導電膜上に形成されたシリコンを含む第２の導電膜と、
前記第２の導電膜における下部と上部との間に形成された絶縁膜とを有していることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記ＭＩＳＦＥＴは、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第３の導電膜と、前記第３の導電膜上に形成された第４の導電膜とを有するゲート電極とを有していることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１の導電膜は、前記第３の導電膜と同一の材料であり、
前記第２の導電膜は、前記第４の導電膜と同一の材料であることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記絶縁膜は、Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄ若しくはＳｉを含む酸化膜、Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄ若しくはＳｉを含む窒化膜、又はＨｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄ若しくはＳｉを含む酸窒化膜であることを特徴とする半導体装置。
【請求項６】
請求項１又は２に記載の半導体装置において、
前記絶縁膜は、前記シリコンを含む酸化膜、前記シリコンを含む窒化膜又は前記シリコンを含む酸窒化膜であることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記絶縁膜は、前記金属を含む酸化膜、前記金属を含む窒化膜又は前記金属を含む酸窒化膜であることを特徴とする半導体装置。
【請求項８】
請求項１又は２に記載の半導体装置において、
前記第１の導電膜は、前記金属を含む窒化膜、前記金属を含む炭化膜又は前記金属を含むシリコン化合物膜であることを特徴とする半導体装置。
【請求項９】
請求項１又は２に記載の半導体装置において、
前記金属は、Ａｌ、Ｆｅ、Ｃｕ、Ｎｉ、Ｃｏ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ、Ｖ、Ｐｔ及びＡｕのうちの少なくとも１つであることを特徴とする半導体装置。
【請求項１０】
請求項１又は２に記載の半導体装置において、
前記第２の導電膜は、ポリシリコン膜、アモルファスシリコン膜又は単結晶シリコン膜であることを特徴とする半導体装置。
【請求項１１】
抵抗素子領域に形成される抵抗素子と、ＭＩＳＦＥＴ領域に形成されるＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
半導体基板の上に、金属を含む第１の導電膜形成膜を形成する工程（ａ）と、
前記第１の導電膜形成膜の上に、絶縁膜形成膜を形成する工程（ｂ）と、
前記絶縁膜形成膜における前記ＭＩＳＦＥＴ領域に形成された部分を除去する工程（ｃ）と、
前記工程（ｃ）の後に、前記絶縁膜形成膜の上及び前記第１の導電膜形成膜における前記ＭＩＳＦＥＴ領域に形成された部分の上に、シリコンを含む第２の導電膜形成膜を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記抵抗素子領域において、前記第２の導電膜形成膜、前記絶縁膜形成膜及び前記第１の導電膜形成膜を順次パターニングすることにより、前記半導体基板の上に、前記第１の導電膜形成膜からなる第１の導電膜と前記絶縁膜形成膜からなる絶縁膜と前記第２の導電膜形成膜からなる第２の導電膜とを有する前記抵抗素子を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ａ）の前に、前記ＭＩＳＦＥＴ領域において、前記半導体基板の上に、ゲート絶縁膜形成膜を形成する工程（ｆ）をさらに備え、
前記工程（ｄ）の後に、前記ＭＩＳＦＥＴ領域において、前記第２の導電膜形成膜、前記第１の導電膜形成膜及び前記ゲート絶縁膜形成膜を順次パターニングすることにより、前記半導体基板の上に、前記ゲート絶縁膜形成膜からなるゲート絶縁膜、及び前記第１の導電膜形成膜からなる第３の導電膜と前記第２の導電膜形成膜からなる第４の導電膜とを有するゲート電極を順次形成する工程（ｇ）をさらに備え、
前記工程（ｅ）と前記工程（ｇ）とは、同時に行われることを特徴とする半導体装置の製造方法。
【請求項１３】
抵抗素子領域に形成される抵抗素子と、ＭＩＳＦＥＴ領域に形成されるＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
半導体基板の上に、金属を含む第１の導電膜形成膜を形成する工程（ａ）と、
前記第１の導電膜形成膜の上に、シリコンを含む第２の導電膜形成膜を形成する工程（ｂ）と、
前記抵抗素子領域において、イオン注入により、前記第１の導電膜形成膜と前記第２の導電膜形成膜との界面領域、又は前記第２の導電膜形成膜に、酸素イオン、窒素イオン、又は酸素イオン及び窒素イオンを注入し、イオンミキシング層形成層を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記抵抗素子領域において、前記第２の導電膜形成膜、前記イオンミキシング層形成層及び前記第１の導電膜形成膜をパターニングすることにより、前記半導体基板の上に、前記第１の導電膜形成膜からなる第１の導電膜、前記イオンミキシング層形成層からなるイオンミキシング層及び前記第２の導電膜形成膜からなる第２の導電膜を形成する工程（ｄ）と、
熱処理により、前記イオンミキシング層に含まれる酸素、窒素、又は酸素及び窒素と、前記シリコン又は前記金属とを反応させて、絶縁膜を形成する工程（ｅ）とを備え、
前記工程（ｅ）において、前記第１の導電膜と前記絶縁膜と前記第２の導電膜とを有する前記抵抗素子が形成されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記工程（ａ）の前に、前記ＭＩＳＦＥＴ領域において、前記半導体基板の上に、ゲート絶縁膜形成膜を形成する工程（ｆ）をさらに備え、
前記工程（ｃ）の後に、前記ＭＩＳＦＥＴ領域において、前記第２の導電膜形成膜、前記第１の導電膜形成膜及び前記ゲート絶縁膜形成膜を順次パターニングすることにより、前記半導体基板の上に、前記ゲート絶縁膜形成膜からなるゲート絶縁膜、及び前記第１の導電膜形成膜からなる第３の導電膜と前記第２の導電膜形成膜からなる第４の導電膜とを有するゲート電極を順次形成する工程（ｇ）をさらに備え、
前記工程（ｄ）と前記工程（ｇ）とは、同時に行われることを特徴とする半導体装置の製造方法。
【請求項１５】
抵抗素子領域に形成される抵抗素子と、ＭＩＳＦＥＴ領域に形成されるＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
半導体基板の上に、金属を含む第１の導電膜形成膜を形成する工程（ａ）と、
前記第１の導電膜形成膜の上に、シリコンを含む第２の導電膜形成膜を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記抵抗素子領域において、前記第２の導電膜形成膜及び前記第１の導電膜形成膜を順次パターニングすることにより、前記半導体基板の上に、前記第１の導電膜形成膜からなる第１の導電膜と前記第２の導電膜形成膜からなる第２の導電膜とを順次形成する工程（ｃ）と、
イオン注入により、前記第１の導電膜と前記第２の導電膜との界面領域、又は前記第２の導電膜に、酸素イオン、窒素イオン、又は酸素イオン及び窒素イオンを注入し、イオンミキシング層を形成する工程（ｄ）と、
熱処理により、前記イオンミキシング層に含まれる酸素、窒素、又は酸素及び窒素と、前記シリコン又は前記金属とを反応させて、絶縁膜を形成する工程（ｅ）とを備え、
前記工程（ｅ）において、前記第１の導電膜と前記絶縁膜と前記第２の導電膜とを有する前記抵抗素子が形成されることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ａ）の前に、前記ＭＩＳＦＥＴ領域において、前記半導体基板の上に、ゲート絶縁膜形成膜を形成する工程（ｆ）をさらに備え、
前記工程（ｂ）の後に、前記ＭＩＳＦＥＴ領域において、前記第２の導電膜形成膜、前記第１の導電膜形成膜及び前記ゲート絶縁膜形成膜を順次パターニングすることにより、前記半導体基板の上に、前記ゲート絶縁膜形成膜からなるゲート絶縁膜、及び前記第１の導電膜形成膜からなる第３の導電膜と前記第２の導電膜形成膜からなる第４の導電膜とを有するゲート電極を順次形成する工程（ｇ）をさらに備え、
前記工程（ｃ）と前記工程（ｇ）とは、同時に行われることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−５４９０１（Ｐ２０１１−５４９０１Ａ）
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願番号】特願２００９−２０５０２０（Ｐ２００９−２０５０２０）
【出願日】平成２１年９月４日（２００９．９．４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願日】平成２１年９月４日（２００９．９．４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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