昇圧回路
【課題】 基板バイアス効果を低減し、３重ウェル構造におけるＰＮ順方向バイアスによる昇圧電圧の電圧損失を回避可能な高効率の昇圧回路を提供する。
【解決手段】 第１Ｎ型ＭＯＳＦＥＴ１０〜１２と、第１Ｎ型ＭＯＳＦＥＴのソース側に接続するクロック信号により駆動される昇圧用キャパシタＣ２，Ｃ４，Ｃ６を少なくとも備えてなるポンプセルを、第１Ｎ型ＭＯＳＦＥＴのソースを次段の第１Ｎ型ＭＯＳＦＥＴのドレインに接続して複数段備え、２段目以降のポンプセルの第１Ｎ型ＭＯＳＦＥＴ１１，１２が３重ウェル構造のＮ型ＭＯＳＦＥＴであり、そのＮウェルがドレインと各別に接続し、そのＰウェルが、ゲートとドレインが接続した第２Ｎ型ＭＯＳＦＥＴ１４，１５を各別に介して、前段の第１Ｎ型ＭＯＳＦＥＴ１０，１１のドレインと接続する。
【解決手段】 第１Ｎ型ＭＯＳＦＥＴ１０〜１２と、第１Ｎ型ＭＯＳＦＥＴのソース側に接続するクロック信号により駆動される昇圧用キャパシタＣ２，Ｃ４，Ｃ６を少なくとも備えてなるポンプセルを、第１Ｎ型ＭＯＳＦＥＴのソースを次段の第１Ｎ型ＭＯＳＦＥＴのドレインに接続して複数段備え、２段目以降のポンプセルの第１Ｎ型ＭＯＳＦＥＴ１１，１２が３重ウェル構造のＮ型ＭＯＳＦＥＴであり、そのＮウェルがドレインと各別に接続し、そのＰウェルが、ゲートとドレインが接続した第２Ｎ型ＭＯＳＦＥＴ１４，１５を各別に介して、前段の第１Ｎ型ＭＯＳＦＥＴ１０，１１のドレインと接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に使用されるチャージポンプ型の昇圧回路に関する。
【背景技術】
【０００２】
フラッシュＥＥＲＰＯＭに代表される不揮発性半導体記憶装置の多くは、データの書き込み・消去を実行する際に電源電圧より高い電圧を必要とする。高電圧を得る方法として、外部より高電圧を供給する手法とチップ内部で昇圧電圧を発生させて高電圧を得る方法がある。近年では、不揮発性半導体記憶装置の単一電源化により、後者のチップ内部で昇圧電圧を発生させる手法が主流となっている。昇圧電圧を発生させるための昇圧回路としては、キャパシタを並列に接続して順次昇圧していくディクソンタイプのチャージポンプ回路が知られている。ディクソンタイプのチャージポンプ回路については、下記の非特許文献１に、詳細な解説がある。
【０００３】
図２に、ディクソンタイプの一般的なチャージポンプ回路を示す。図２に示すように、チャージポンプ回路２００は、４つのＮ型ＭＯＳＦＥＴ１０〜１３と３つのキャパシタＣ２，Ｃ４，Ｃ６からなる３段階の昇圧構成を有するチャージポンプ回路である。具体的には、Ｎ型ＭＯＳＦＥＴ１０のドレインとゲートが電源電圧Ｖｃｃに接続し、Ｎ型ＭＯＳＦＥＴ１０のソースがキャパシタＣ２に接続してノードＮ１を形成している。Ｎ型ＭＯＳＦＥＴ１０とキャパシタＣ２からなる構成を１ユニットとし、チャージポンプ回路の１段目ポンプセルを構成している。
【０００４】
２段目ポンプセルは、Ｎ型ＭＯＳＦＥＴ１１のゲートとドレインが１段目ポンプセルのノードＮ１に接続し、Ｎ型ＭＯＳＦＥＴ１１のソースがキャパシタＣ４に接続してノードＮ２を形成して構成される。３段目ポンプセルについても同様に、Ｎ型ＭＯＳＦＥＴ１２のゲートとドレインが２段目ポンプセルのノードＮ２に接続し、Ｎ型ＭＯＳＦＥＴ１２のソースがキャパシタＣ６に接続してノードＮ３を形成して構成される。Ｎ型ＭＯＳＦＥＴ１３のゲートとドレインは、３段目ポンプセルのノードＮ３に接続している。Ｎ型ＭＯＳＦＥＴ１０〜１３は夫々、ゲートとドレインが接続された構成であることから、逆流防止用のダイオード機能を有し、ドレイン側からソース側への一方向のみ電流を流す。
【０００５】
更に、キャパシタＣ２、Ｃ６には、クロック信号ＣＬＫ２が入力信号として接続されており、キャパシタＣ４には、クロック信号ＣＬＫ４が接続されている。図３に、クロック信号ＣＬＫ２とクロック信号ＣＬＫ４の各タイミング波形を示す。
【０００６】
クロック信号ＣＬＫ２，ＣＬＫ４は電源電圧Ｖｃｃを振幅としており、クロック信号ＣＬＫ２とクロック信号ＣＬＫ４との出力タイミングは、クロック信号ＣＬＫ２が電源電圧Ｖｃｃのとき、クロック信号ＣＬＫ４は０Ｖで、クロック信号ＣＬＫ２が０Ｖのとき、クロック信号ＣＬＫ４は電源電圧Ｖｃｃとなるように、お互いに逆相関係のクロック信号となっている。
【０００７】
チャージポンプ回路２００の理想状態での動作を説明する。先ず、クロック信号ＣＬＫ２が０Ｖの時、電源電圧ＶｃｃからＮ型ＭＯＳＦＥＴ１０の閾値電圧Ｖｔｈ分だけ低い電圧（Ｖｃｃ−Ｖｔｈ）が、Ｎ型ＭＯＳＦＥＴ１０を介してノードＮ１に充電される。次に、クロック信号ＣＬＫ２が０Ｖから電源電圧Ｖｃｃに上昇することにより、ノードＮ１の電圧がＶｃｃ分だけ昇圧され、（２Ｖｃｃ―Ｖｔｈ）となる。ノードＮ１の電圧は、Ｎ型ＭＯＳＦＥＴ１１を介してノードＮ２へ転送される。このとき、ノードＮ２の電圧は、Ｎ型ＭＯＳＦＥＴ１１の閾値電圧Ｖｔｈだけの電圧降下により、（２Ｖｃｃ―２Ｖｔｈ）となる。クロック信号ＣＬＫ４が０Ｖから電源電圧Ｖｃｃに上昇すると、ノードＮ２の電圧は、Ｖｃｃ分だけ昇圧され、（３Ｖｃｃ―２Ｖｔｈ）となる。ノードＮ３についても同様に変化し、最終的には、出力電圧Ｖｏｕｔは、（４Ｖｃｃ―４Ｖｔｈ）となる。
【０００８】
Ｎ型ＭＯＳＦＥＴの閾値電圧Ｖｔｈは、約０．６Ｖであることから、閾値電圧による出力電圧の低下（電圧損失）は、２．４Ｖにもなる。例えば１．８Ｖの電源電圧を考えたときには、閾値電圧を無視した時にチャージポンプ回路が発生し得る電圧は、７．２Ｖ（４Ｖｃｃ）であるが、実際には、閾値電圧により２．４Ｖを失うため、閾値電圧による出力電圧の低下分は３３％にも及ぶ。
【０００９】
この問題を解決するために、Ｎ型ＭＯＳＦＥＴの閾値電圧分の電圧損失を抑えたチャージポンプ回路が知られている。図４に、当該チャージポンプ回路の一構成例を示す。
【００１０】
図４に示すように、当該チャージポンプ回路４００は、図２に示すチャージポンプ回路２００の１段目のポンプセルに対して、Ｎ型ＭＯＳＦＥＴ１７とキャパシタＣ１を、２段目のポンプセルに対して、Ｎ型ＭＯＳＦＥＴ１８とキャパシタＣ３を、３段目のポンプセルに対して、Ｎ型ＭＯＳＦＥＴ１９とキャパシタＣ５を、夫々追加した構成となっている。
【００１１】
１段目ポンプセルでは、Ｎ型ＭＯＳＦＥＴ１０のドレインとＮ型ＭＯＳＦＥＴ１７の各ドレインが電源電圧Ｖｃｃに接続し、Ｎ型ＭＯＳＦＥＴ１０のソースがＮ型ＭＯＳＦＥＴ１７のゲートとキャパシタＣ２に接続してノードＮ１を形成し、Ｎ型ＭＯＳＦＥＴ１７のソースが、Ｎ型ＭＯＳＦＥＴ１０のゲート及びキャパシタＣ１に接続しノードＮ４を形成している。
【００１２】
２段目ポンプセルでは、Ｎ型ＭＯＳＦＥＴ１１のドレインとＮ型ＭＯＳＦＥＴ１８の各ドレインが１段目ポンプセルのノードＮ１に接続し、Ｎ型ＭＯＳＦＥＴ１１のソースがＮ型ＭＯＳＦＥＴ１８のゲートとキャパシタＣ４に接続してノードＮ２を形成し、Ｎ型ＭＯＳＦＥＴ１８のソースが、Ｎ型ＭＯＳＦＥＴ１１のゲート及びキャパシタＣ３に接続しノードＮ５を形成している。
【００１３】
３段目ポンプセルでは、Ｎ型ＭＯＳＦＥＴ１２のドレインとＮ型ＭＯＳＦＥＴ１９の各ドレインが２段目ポンプセルのノードＮ２に接続し、Ｎ型ＭＯＳＦＥＴ１２のソースがＮ型ＭＯＳＦＥＴ１９のゲートとキャパシタＣ６に接続してノードＮ３を形成し、Ｎ型ＭＯＳＦＥＴ１９のソースが、Ｎ型ＭＯＳＦＥＴ１２のゲート及びキャパシタＣ５に接続しノードＮ６を形成している。Ｎ型ＭＯＳＦＥＴ１３のゲートとドレインは、３段目ポンプセルのノードＮ３に接続している。
【００１４】
このようにポンプセルの繰り返し構成により昇圧回路は構成されており、必要とする出力電圧に応じたポンプセル段数を決定し、最終段のポンプセルの出力には、逆流防止用のダイオードとしてドレインとゲートを接続したＮ型ＭＯＳＦＥＴを接続する。
【００１５】
次に、図４に示す構成のチャージポンプ回路における昇圧電圧を得る動作について説明する。図５に、クロック発生回路５００より生成されたクロック信号ＣＬＫ１〜４のタイミング波形を示す。先ず、クロック信号ＣＬＫ３を立ち下げることにより、Ｎ型ＭＯＳＦＥＴ１１をオフ状態にする。次に、クロック信号ＣＬＫ４を立ち上げることにより、Ｎ型ＭＯＳＦＥＴ１８のゲート電圧を昇圧し、Ｎ型ＭＯＳＦＥＴ１１のゲートに電荷を供給する。次に、クロック信号ＣＬＫ２を立ち下げることにより、Ｎ型ＭＯＳＦＥＴ１７をオフ状態にし、クロック信号ＣＬＫ１を立ち上げることで、Ｎ型ＭＯＳＦＥＴ１０のゲート電圧を（Ｖｃｃ＋Ｖｔｈ）以上に昇圧し、Ｎ型ＭＯＳＦＥＴ１０を介してノードＮ１に電源電圧Ｖｃｃを供給する。更に、クロック信号ＣＬＫ１を立ち下げることにより、Ｎ型ＭＯＳＦＥＴ１０をオフ状態にし、クロック信号ＣＬＫ２を立ち上げることで、ノードＮ１を昇圧する。
【００１６】
その後、クロック信号ＣＬＫ４を立ち下げ、クロック信号ＣＬＫ３を立ち上げることで、ノードＮ１の昇圧電圧が、次段のノードＮ２へ閾値電圧による電圧降下なしに伝達される。以上の動作が繰り返されることにより、最終段のポンプセルにおいて所望の電圧を得ることが可能である。理想状態おいては、１段目ポンプセルでノードＮ１の電圧をＮ型ＭＯＳＦＥＴの閾値電圧分の電圧降下を伴わずに、電源電圧Ｖｃｃの２倍の電圧（２Ｖｃｃ）へ昇圧する。更に、２段目ポンプセルでノードＮ２の電圧を電源電圧Ｖｃｃの３倍の電圧（３Ｖｃｃ）、３段目ポンプセルでノードＮ３の電圧を電源電圧Ｖｃｃの４倍の（４Ｖｃｃ）へと順に昇圧させていく。
【００１７】
以上の説明において、Ｎ型ＭＯＳＦＥＴの閾値電圧は、約０．６Ｖ程度で一定であることを前提にしたが、実際のＮ型ＭＯＳＦＥＴの閾値電圧は、ソースと基板間の電圧（基板バイアス）によって変動する。これは、基板バイアスが増大すると基板の空乏層が広がりイオン化したドナーが増大し、同一のチャネル電荷を誘起するのに余分なゲート電界が必要となるため、ゲート閾値電圧が増大する現象であり、基板バイアス効果として周知である。
【００１８】
図６に、基板バイアスとＮ型ＭＯＳＦＥＴの閾値電圧の関係をグラフで表示する。尚、閾値電圧は、ゲート酸化膜厚やシリコン基板濃度等によっても変化するため、図６に示す関係はその一例である。図６において、横軸は基板バイアスＶｂｓの１／２乗であり、縦軸は閾値電圧Ｖｔｈである。図６より、基板バイアスＶｂｓの増加に伴って、閾値電圧Ｖｔｈの上昇することが分かる。
【００１９】
ところで、不揮発性半導体記憶装置の動作において、１０Ｖ前後の昇圧電圧を利用する場合がある。チャージポンプ回路が１０Ｖの電圧を出力する場合を考えると、基板バイアス効果によるＮ型ＭＯＳＦＥＴの閾値電圧変動は、図６より２Ｖ以上となることが分かる。
【００２０】
基板バイアス効果の影響を低減するために、３重ウェル構造を有するチャージポンプ回路が、下記の特許文献１において提案されている。当該チャージポンプ回路７００を図７に示す。ここで、図４で示すチャージポンプ回路４００との違いは、Ｎ型ＭＯＳＦＥＴ１０〜１３，１７〜１９を夫々３重ウェル構造のＮ型ＭＯＳＦＥＴに変更している点である。３重ウェル構造を有したＮ型ＭＯＳＦＥＴのＰウェルとＮウェルは、ともに同じＮ型ＭＯＳＦＥＴのドレインに接続されているため、ドレインに接続されるノードが昇圧された場合、ＰウェルとＮウェルの電圧も同時に昇圧され、Ｐウェルとソース間の基板バイアス電圧が緩和される構造となっている。
【００２１】
【特許文献１】特開平１１−２８３３９２号公報
【非特許文献１】Ｊｉｅｈ−Ｔｓｏｒｎｇ，“ＭＯＳ Ｃｈａｒｇｅ Ｐｕｍｐｓ ｆｏｒ Ｌｏｗ−Ｖｏｌｔａｇｅ Ｏｐｅｒａｔｉｏｎ” ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３３，ＮＯ．４，ｐｐ．５９２−５９７，１９９８年４月
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、図７に示す３重ウェル構造を有するチャージポンプ回路では、Ｎ型ＭＯＳＦＥＴのドレイン、Ｐウェル及びＮウェルが同一ノードに接続されているために、昇圧されにくい可能性がある。当該可能性につき図８を参照して説明する。図８では、説明の簡単のために、Ｎ型ＭＯＳＦＥＴ１１を例に、３重ウェル構造のＮ型ＭＯＳＦＥＴ８００の素子断面構造を示している。３重ウェル構造は、Ｎ＋拡散領域２１，２２、Ｐウェル２３、Ｎウェル２４、Ｐ基板２５からなるが、Ｂ０で示すＰＮＰバイポーラトランジスタや、Ｂ１で示すＮＰＮバイポーラトランジスタといった寄生素子が、同一基板上に副次的に形成される。
【００２３】
ドレイン（Ｎ＋拡散領域）２２、Ｐウェル２３、Ｎウェル２４は、夫々同一ノードＮ１に接続されているが、実際には、Ｐウェル２３、Ｎウェル２４は、Ｎ＋拡散領域に比べて面積（体積）が大きく寄生抵抗が発生する。例えば、Ｐウェルの寄生抵抗が、Ｎウェルの寄生抵抗より大きい場合、ノードＮ１はキャパシタにより昇圧され、Ｖｃｃ〜２Ｖｃｃの間で電圧変化を繰り返しているが、ノードＮ１の電圧が２ＶｃｃからＶｃｃに下がる時に、Ｐウェルの寄生抵抗の影響により当該電圧低下がＰウェル全体に伝達するのが遅延し、Ｎウェルの電圧が先に低下する。このときに、（Ｐウェル電圧＞Ｎウェル電圧）のＰＮ順方向バイアスとなり、更に高い昇圧電圧で電圧変化しているノードＮ２と接続しているソース（Ｎ＋拡散領域）２１との間で、ＮＰＮバイポーラアクションが生じ、寄生ＮＰＮバイポーラトランジスタＢ１がオンして、ノードＮ２が前段のノードＮ１と導通する。これにより昇圧されたノードＮ２の電圧が低下するという問題があった。
【００２４】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、基板バイアス効果を低減し、３重ウェル構造におけるＰＮ順方向バイアスによる昇圧電圧の電圧損失を回避可能な高効率の昇圧回路を提供する点にある。
【課題を解決するための手段】
【００２５】
上記目的を達成するための本発明に係る昇圧回路は、ドレイン側からソース側に電流供給する第１Ｎ型ＭＯＳＦＥＴと、前記第１Ｎ型ＭＯＳＦＥＴのソース側に接続するクロック信号により駆動される昇圧用キャパシタと、を少なくとも備えてなるポンプセルを、前記第１Ｎ型ＭＯＳＦＥＴのソースを次段の前記第１Ｎ型ＭＯＳＦＥＴのドレインに接続して複数段備え、初段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴのドレインに入力した正電圧を、前記複数段のポンプセルにより昇圧して出力する昇圧回路であって、２段目以降の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴが、ドレイン及びソースが独立したＰウェル内に各別に形成されるとともに、前記独立したＰウェルが独立したＮウェル内に各別に形成される３重ウェル構造のＮ型ＭＯＳＦＥＴであり、２段目以降の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴの前記Ｎウェルが、前記第１Ｎ型ＭＯＳＦＥＴのドレインと各別に接続し、２段目以降の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴの前記Ｐウェルが、ゲートとドレインが接続した第２Ｎ型ＭＯＳＦＥＴを各別に介して、前段の前記第１Ｎ型ＭＯＳＦＥＴのドレインと接続していることを特徴とする。
【００２６】
上記特徴によれば、前段のポンプセルの昇圧された電圧が、第２Ｎ型ＭＯＳＦＥＴの閾値電圧分だけ電圧降下して第１Ｎ型ＭＯＳＦＥＴのＰウェルに供給されるため、第１Ｎ型ＭＯＳＦＥＴの基板バイアス効果を抑制できるとともに、３重ウェル構造の第１Ｎ型ＭＯＳＦＥＴのＰウェルとＮウェル間で順方向バイアスとなることが回避できるため、高効率な昇圧動作が可能な昇圧回路が実現できる。
【００２７】
本発明に係る昇圧回路は、更に、最終段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴのソースが、ゲートとドレインが接続した第３Ｎ型ＭＯＳＦＥＴのドレインに接続し、前記第３Ｎ型ＭＯＳＦＥＴが、独立したＰウェル内に形成されるとともに、前記独立したＰウェルが独立したＮウェル内に形成される３重ウェル構造を有し、前記第３Ｎ型ＭＯＳＦＥＴの前記Ｎウェルが、前記第３Ｎ型ＭＯＳＦＥＴのドレインと接続し、前記第３Ｎ型ＭＯＳＦＥＴの前記Ｐウェルが、ゲートとドレインが接続した第４Ｎ型ＭＯＳＦＥＴを介して、最終段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴのドレインと接続していることを特徴とする。
【００２８】
上記特徴によれば、最終段の前記ポンプセルの昇圧電圧を、逆流防止機能を有する第３Ｎ型ＭＯＳＦＥＴを介して出力する際に、第３Ｎ型ＭＯＳＦＥＴの基板バイアス効果を抑制できるとともに、３重ウェル構造の第３Ｎ型ＭＯＳＦＥＴのＰウェルとＮウェル間で順方向バイアスとなることが回避できるため、第３Ｎ型ＭＯＳＦＥＴに起因する出力電圧の電圧損失を回避できる。
【００２９】
本発明に係る昇圧回路は、更に、前記第２Ｎ型ＭＯＳＦＥＴが独立したＮウェルを備えない素子構造であること、前記第４Ｎ型ＭＯＳＦＥＴが独立したＮウェルを備えない素子構造であること、或いは、初段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴが独立したＮウェルを備えない素子構造であることを特徴とする。
【００３０】
上記特徴により、基板バイアス効果の少ないＮ型ＭＯＳＦＥＴの素子構造を簡略化することで、昇圧回路全体の構成を簡素化でき、回路面積の削減が可能となる。
【００３１】
本発明に係る昇圧回路は、更に、前記ポンプセルが、ドレインが前記第１Ｎ型ＭＯＳＦＥＴのドレインと接続し、ソースが前記第１Ｎ型ＭＯＳＦＥＴのゲートと接続し、ゲートが前記第１Ｎ型ＭＯＳＦＥＴのソースと接続する第５Ｎ型ＭＯＳＦＥＴと、前記第１Ｎ型ＭＯＳＦＥＴのゲートと接続し、前記昇圧用キャパシタとは別のクロック信号により駆動される第２の昇圧用キャパシタと、を各別に備えることを特徴とする。
【００３２】
上記特徴により、第１Ｎ型ＭＯＳＦＥＴの基板バイアス効果が更に抑制でき、高効率な昇圧動作が可能な昇圧回路が実現できる。
【００３３】
本発明に係る不揮発性半導体記憶装置は、メモリセルの情報を書き換えるために負電圧を必要とし、前記負電圧を伝達するために３重ウェル構造のＮ型ＭＯＳＦＥＴを備えた回路を有し、上記何れかの特徴の本発明に係る昇圧回路を備えることを特徴とする。
【００３４】
更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセルが、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の少なくとも一方側に形成された電荷を保持する機能を有するメモリ機能体とからなることを特徴とする。
【発明の効果】
【００３５】
以上説明したように、本発明によれば、基板バイアス効果の影響を低減し、３重ウェル構造のＮ型ＭＯＳＦＥＴの使用に伴うＰＮ順方向バイアスによる電圧損失をなくすことで、従来のチャージポンプ型の昇圧回路と比べて、より高い電圧を効率的に発生させることが可能となる。
【００３６】
更に、より高電圧を効率的に発生させることにより、従来の昇圧回路に比べてポンプセルの構成段数を減少させることが可能となるため、回路面積の削減に繋がり、コストダウンを実現できる。また、ポンプセルの段数を減らすことは駆動するキャパシタの数が低減されるので、キャパシタの駆動に必要であったクロック信号の充放電電流の低減でき、昇圧回路の消費電流の低減が可能となる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明に係る昇圧回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。尚、本発明回路の説明に使用する図面において、従来の昇圧回路と共通或いは対応する構成要素には共通の符号を付して説明する。
【００３８】
図１に、本発明回路１００の一実施形態における回路構成を示す。本発明回路１００は、図４に示す従来のチャージポンプ型の昇圧回路と同様に、３段のポンプセルと出力段の逆流防止用のＮ型ＭＯＳＦＥＴ１３（第３Ｎ型ＭＯＳＦＥＴに相当）を備えた構成となっている。尚、ポンプセルの段数は、３段に限定されるものではなく、入力電圧と出力電圧の関係で適宜変更可能である。
【００３９】
図１に示すように、本発明回路１００の１段目ポンプセルにおいて、Ｎ型ＭＯＳＦＥＴ１０（第１Ｎ型ＭＯＳＦＥＴに相当）のドレインとＮ型ＭＯＳＦＥＴ１７（第５Ｎ型ＭＯＳＦＥＴに相当）の各ドレインが電源電圧Ｖｃｃに接続し、Ｎ型ＭＯＳＦＥＴ１０のソースがＮ型ＭＯＳＦＥＴ１７のゲートとキャパシタＣ２の一方端に接続してノードＮ１を形成し、Ｎ型ＭＯＳＦＥＴ１７のソースが、Ｎ型ＭＯＳＦＥＴ１０のゲート及びキャパシタＣ１の一方端に接続しノードＮ４を形成している。２段目ポンプセルにおいて、Ｎ型ＭＯＳＦＥＴ１１（第１Ｎ型ＭＯＳＦＥＴに相当）のドレインとＮ型ＭＯＳＦＥＴ１８（第５Ｎ型ＭＯＳＦＥＴに相当）の各ドレインが１段目ポンプセルのノードＮ１に接続し、Ｎ型ＭＯＳＦＥＴ１１のソースがＮ型ＭＯＳＦＥＴ１８のゲートとキャパシタＣ４の一方端に接続してノードＮ２を形成し、Ｎ型ＭＯＳＦＥＴ１８のソースが、Ｎ型ＭＯＳＦＥＴ１１のゲート及びキャパシタＣ３の一方端に接続しノードＮ５を形成している。３段目ポンプセルでは、Ｎ型ＭＯＳＦＥＴ１２（第１Ｎ型ＭＯＳＦＥＴに相当）のドレインとＮ型ＭＯＳＦＥＴ１９（第５Ｎ型ＭＯＳＦＥＴに相当）の各ドレインが２段目ポンプセルのノードＮ２に接続し、Ｎ型ＭＯＳＦＥＴ１２のソースがＮ型ＭＯＳＦＥＴ１９のゲートとキャパシタＣ６の一方端に接続してノードＮ３を形成し、Ｎ型ＭＯＳＦＥＴ１９のソースが、Ｎ型ＭＯＳＦＥＴ１２のゲート及びキャパシタＣ５の一方端に接続しノードＮ６を形成している。更に、出力段のＮ型ＭＯＳＦＥＴ１３のゲートとドレインは、３段目ポンプセルのノードＮ３に接続している。Ｎ型ＭＯＳＦＥＴ１３のソースは出力端子Ｖｏｕｔに接続している。以上の３段のポンプセルと出力段のＮ型ＭＯＳＦＥＴ１３の接続関係は、図４に示す従来のチャージポンプ型の昇圧回路と同じである。
【００４０】
本実施形態では、２段目と３段目のポンプセルのＮ型ＭＯＳＦＥＴ１１，１２と出力段のＮ型ＭＯＳＦＥＴ１３が、３重ウェル構造のＮ型ＭＯＳＦＥＴであることを特徴とする。つまり、Ｎ型ＭＯＳＦＥＴ１１〜１３のソース及びドレインのＮ＋拡散領域は、夫々独立したＰウェル内に形成され、更に、その独立したＰウェルが独立したＮウェル内に形成された構造となっている。３重ウェル構造のＮ型ＭＯＳＦＥＴ１１〜１３の各Ｎウェルは、夫々のドレインと各別に接続している。
【００４１】
更に、本実施形態では、３重ウェル構造のＮ型ＭＯＳＦＥＴ１１〜１３のＰウェルに各別に所定の電圧を供給するためのＮ型ＭＯＳＦＥＴ１４，１５（第２Ｎ型ＭＯＳＦＥＴに相当）及びＮ型ＭＯＳＦＥＴ１６（第４Ｎ型ＭＯＳＦＥＴに相当）を備えることを特徴とする。Ｎ型ＭＯＳＦＥＴ１４〜１６は、夫々ドレインとゲートが接続し、ドレイン側からソース側に電流供給するダイオードとして機能する。Ｎ型ＭＯＳＦＥＴ１４のドレインとゲートが電源電圧Ｖｃｃに接続し、Ｎ型ＭＯＳＦＥＴ１４のソースがノードＮ７を介してＮ型ＭＯＳＦＥＴ１１のＰウェルに接続している。Ｎ型ＭＯＳＦＥＴ１５のドレインとゲートが１段目のポンプセルのノードＮ１に接続し、Ｎ型ＭＯＳＦＥＴ１５のソースがノードＮ８を介してＮ型ＭＯＳＦＥＴ１２のＰウェルに接続している。Ｎ型ＭＯＳＦＥＴ１６のドレインとゲートが２段目のポンプセルのノードＮ２に接続し、Ｎ型ＭＯＳＦＥＴ１６のソースがノードＮ９を介してＮ型ＭＯＳＦＥＴ１３のＰウェルに接続している。本実施形態では、ダイオード接続したＮ型ＭＯＳＦＥＴ１４〜１６を介して、前段からの電圧がＮ型ＭＯＳＦＥＴの閾値電圧分低下して、３重ウェル構造のＮ型ＭＯＳＦＥＴ１１〜１３の各Ｐウェルに供給されることが重要で、これにより、Ｎ型ＭＯＳＦＥＴ１１〜１３の各ＰウェルとＮウェル間で一時的にもＰＮ順方向バイアス状態となるのを回避できる。
【００４２】
尚、１段目のポンプセルのＮ型ＭＯＳＦＥＴ１０に関しては、３重ウェル構造である必要はなく、回路面積削減の観点より、Ｐ基板とＮ＋拡散からなる通常のＮ型ＭＯＳＦＥＴである方が望ましい。また、同様の理由から、Ｎ型ＭＯＳＦＥＴ１４〜１６、及び、各段のポンプセルのＮ型ＭＯＳＦＥＴ１７〜１９についても、独立したＰウェルとＮウェルを各別に備えた３重ウェル構造のＮ型ＭＯＳＦＥＴである必要はなく、Ｐ基板とＮ＋拡散からなる通常のＮ型ＭＯＳＦＥＴである方が望ましい。或いは、Ｎ型ＭＯＳＦＥＴ１１〜１３以外の１段目のポンプセルのＮ型ＭＯＳＦＥＴ１０、Ｎ型ＭＯＳＦＥＴ１４〜１６、及び、各段のポンプセルのＮ型ＭＯＳＦＥＴ１７〜１９を３重ウェル構造のＮ型ＭＯＳＦＥＴとした場合において、各Ｎ型ＭＯＳＦＥＴ１０，１４〜１９のＰウェル及びＮウェルを共通にすることでも回路面積削減が図れる。
【００４３】
次に、本実施形態における３重ウェル構造を有するＮ型ＭＯＳＦＥＴ９００について、Ｎ型ＭＯＳＦＥＴ１１を例に、図９の素子断面図を参照して説明する。Ｐ基板２５上にＮウェル２４が形成され、Ｎウェル２４内にＰウェル２３が形成されており、更に、Ｐウェル２３内にドレイン及びソースとなるＮ＋拡散領域２１，２２が形成されている。Ｎ型ＭＯＳＦＥＴ１１のドレインであるＮ＋拡散領域２２とＮウェル２４はノードＮ１を介して接続され、Ｎ型ＭＯＳＦＥＴ１１のソースであるＮ＋拡散領域２１はノードＮ２に接続される。また、Ｎ型ＭＯＳＦＥＴ１１のゲートはキャパシタＣ３にノードＮ５を介して結線され、Ｐウェル２３はノードＮ７に接続される。ソースとなるＮ＋拡散領域２１とＰウェル２３間の電位差が、Ｎ型ＭＯＳＦＥＴ１１に対する基板バイアスとなる。つまり、Ｐウェル２３をグランドレベル（０Ｖ）に接地した時が最大の基板バイアスとなり、Ｎ型ＭＯＳＦＥＴ１１の閾値電圧が上がってしまう。
【００４４】
次に、図１に示す構成の本発明回路１００において、入力電圧である電源電圧Ｖｃｃから昇圧電圧Ｖｏｕｔを得る動作について説明する。本発明回路１００では、図４に示す従来のチャージポンプ型の昇圧回路と同様に、クロック発生回路５００で生成される４種類のクロック信号ＣＬＫ１〜４（図５参照）を使用する。ここで、クロック信号ＣＬＫ１は、１段目と３段目のポンプセルのキャパシタＣ１，Ｃ５の他方端に入力し、クロック信号ＣＬＫ２は、１段目と３段目のポンプセルのキャパシタＣ２，Ｃ６の他方端に入力し、クロック信号ＣＬＫ３は、２段目のポンプセルのキャパシタＣ３の他方端に入力し、クロック信号ＣＬＫ４は、２段目のポンプセルのキャパシタＣ４の他方端に入力する。
【００４５】
先ず、クロック信号ＣＬＫ３を立ち下げることにより、Ｎ型ＭＯＳＦＥＴ１１をオフ状態にする。次に、クロック信号ＣＬＫ４を立ち上げることにより、Ｎ型ＭＯＳＦＥＴ１８のゲート電圧を昇圧し、Ｎ型ＭＯＳＦＥＴ１１のゲートに電荷を供給する。次に、クロック信号ＣＬＫ２を下げることにより、Ｎ型ＭＯＳＦＥＴ１７をオフ状態にし、クロック信号ＣＬＫ１を立ち上げることで、Ｎ型ＭＯＳＦＥＴ１０のゲート電圧を（Ｖｃｃ＋Ｖｔｈ）以上に昇圧し、Ｎ型ＭＯＳＦＥＴ１０を介してノードＮ１に電源電圧Ｖｃｃを供給する。更に、クロック信号ＣＬＫ１を立ち下げることにより、Ｎ型ＭＯＳＦＥＴ１０をオフ状態にし、クロック信号ＣＬＫ２を立ち上げることで、ノードＮ１を昇圧する。その後、クロック信号ＣＬＫ４を立ち下げ、クロック信号ＣＬＫ３を立ち上げることで、ノードＮ１の昇圧電圧が、次段のノードＮ２へ閾値電圧による電圧降下なしに伝達される。以上の動作が繰り返されることにより、ポンプセル毎に理想状態で電源電圧Ｖｃｃ分の昇圧動作が行われる。
【００４６】
ここで、理想状態で電源電圧Ｖｃｃの２倍の電圧（２Ｖｃｃ）まで昇圧されたノードＮ１の電圧を、Ｎ型ＭＯＳＦＥＴ１１を介してノードＮ２へ伝達するが、このとき、Ｎ型ＭＯＳＦＥＴ１１に掛かる基板バイアスの影響を受ける。本実施形態では、Ｎ型ＭＯＳＦＥＴ１１のＰウェルの電圧を、Ｎ型ＭＯＳＦＥＴ１４を介して電源電圧Ｖｃｃから供給することにより、Ｐウェル・ソース間の基板バイアスを緩和させる。具体的には、Ｎ型ＭＯＳＦＥＴ１４は、ゲートとドレインが接続されたことにより、ダイオードの機能を発揮することから、電源電圧ＶｃｃからＮ型ＭＯＳＦＥＴ１４の閾値電圧分低下した電圧である（Ｖｃｃ−Ｖｔｈ）がノードＮ７に供給される。これにより、Ｎ型ＭＯＳＦＥＴ１１の基板バイアスが（Ｖｃｃ＋Ｖｔｈ）以下となるため、基板バイアス効果による閾値電圧の上昇を低減できる。同様に、ノードＮ３には、理想状態で電源電圧Ｖｃｃの３倍の電圧（３Ｖｃｃ）まで昇圧されたノードＮ２の電圧が伝達され、このときのＮ型ＭＯＳＦＥＴ１２も基板バイアスの影響を受けるが、本実施形態では、Ｎ型ＭＯＳＦＥＴ１２のＰウェルの電圧の電圧に、ノードＮ２より前段の昇圧電圧であるノードＮ１の電圧を、Ｎ型ＭＯＳＦＥＴ１５を介して供給することにより、Ｎ型ＭＯＳＦＥＴ１２の基板バイアスを（Ｖｃｃ＋Ｖｔｈ）以下にすることで基板バイアス効果を緩和させる。また、本発明回路１００の最終段に配置され、逆流防止用のダイオードとして機能するＮ型ＭＯＳＦＥＴ１３についても、ノードＮ３より前段の昇圧電圧であるノードＮ２を、Ｎ型ＭＯＳＦＥＴ１６を介してＮ型ＭＯＳＦＥＴ１３のＰウェルに供給することにより、Ｎ型ＭＯＳＦＥＴ１３の基板バイアスを緩和させる。
【００４７】
本実施形態において、３重ウェル構造のＮ型ＭＯＳＦＥＴ１１〜１３の各Ｐウェルに、Ｎ型ＭＯＳＦＥＴ１４〜１６を介して前段の昇圧電圧を供給する理由は、Ｎ＋拡散領域とＰウェル間の電圧がＰＮ順方向バイアスになることを防止するためである。Ｎ型ＭＯＳＦＥＴ１１を例に説明すると、Ｎ型ＭＯＳＦＥＴ１１のドレインとＮウェルに接続されるノード１の電圧振幅は、Ｖｃｃ〜２Ｖｃｃである。Ｐウェル電圧の設定としては、ＰＮ順方向バイアスにならないために、Ｎウェルの電圧より低い電圧である必要がある。Ｎウェルの電圧振幅もＶｃｃ〜２Ｖｃｃであるのに対し、Ｐウェルの電圧は上記で説明したように（Ｖｃｃ−Ｖｔｈ）であることから、ＰウェルやＮウェルの寄生抵抗の有無に拘わらず常にＰウェルとＮウェル間を逆バイアス状態とする条件を満たすことが可能となる。仮にＰウェルをドレインと接続した場合には、図７に示す３重ウェル構造を有するチャージポンプ回路の説明で述べたように、Ｐウェルの寄生抵抗によりＰＮ順方向バイアスになり昇圧されない可能性がある。また、Ｎ型ＭＯＳＦＥＴ１１のドレインからダイオードを介してＰウェルに電圧供給した場合、つまり、Ｎ型ＭＯＳＦＥＴ１４のゲートとドレインをノードＮ１に接続した場合には、Ｐウェルの電圧は、（２Ｖｃｃ−Ｖｔｈ）となりＮウェル電圧より高くなる可能性があり問題である。当該理由は、他の３重ウェル構造のＮ型ＭＯＳＦＥＴ１２，１３についても同様である。
【００４８】
Ｎ型ＭＯＳＦＥＴ１２，１３に関しては、前段のポンプセルからの昇圧電圧に限らず、前々段のポンプセルからの昇圧電圧または電源電圧をＰウェルへ供給することも可能であるが、基板バイアスが大きくなるため基板バイアス効果の影響を低減する効果は低下する。
【００４９】
図１０に、本発明回路の昇圧動作における過渡特性と、図４に示す従来のチャージポンプ型の昇圧回路の昇圧動作における過渡特性を、比較して表示する。図１０に示す過渡特性は、両回路を同じ条件で回路シミュレーション（過渡解析）した結果を示している。図１０より、本発明回路の方が、到達できる最大の昇圧電圧、及び、同じ昇圧電圧に至る昇圧時間の何れも改善されていることが明らかであり、昇圧効率が向上していることが分かる。また、上記説明の通り、３重ウェル構造においてＰＮ順方向バイアスの発生が巧みに回避されており高効率での昇圧が可能となる。
【００５０】
本発明回路では、Ｎ型ＭＯＳＦＥＴ、特に、昇圧電圧をドレイン側からソース側に伝達するＮ型ＭＯＳＦＥＴ１１〜１３に３重ウェル構造のＮ型ＭＯＳＦＥＴを使用することから、３重ウェル構造のプロセス開発が必要となる。しかしながら、不揮発性半導体記憶装置の中には、メモリセルの消去動作等に負電圧を必要とするものもあり、負電圧を効率よく伝達するために３重ウェル構造を採用している。例えば、当該不揮発性半導体記憶装置として、サイドウォールメモリがある。サイドウォールメモリは、図１１に示すように、半導体層３０上にゲート絶縁膜３１を介して形成されたゲート電極３２と、ゲート電極３２下に配置されたチャネル領域３３と、チャネル領域３３の両側に配置され、チャネル領域３３と逆導電型を有する拡散領域３４，３５と、ゲート電極３２の両側または一方側に形成された電荷を保持する機能を有するメモリ機能体３６，３７からなるメモリセル３８を備えた不揮発性半導体記憶装置である。サイドウォールメモリは、そのメモリ機能体のデータ消去時に負電圧を必要とし、負電圧を効率よく伝えるために３重ウェル構造を有するＮ型ＭＯＳＦＥＴを採用している。従って、本発明回路をサイドウォールメモリに搭載するには、新たに３重ウェル構造のプロセル開発をする必要もなく都合がよい。
【産業上の利用可能性】
【００５１】
本発明に係る昇圧回路は、半導体集積回路装置に使用可能であり、半導体集積回路装置内で使用される高電圧の生成に使用する。特に、３重ウェルを使用する半導体記憶装置に搭載可能である。
【図面の簡単な説明】
【００５２】
【図１】本発明に係る昇圧回路の一実施の形態の回路構成を示す回路図
【図２】従来の一般的なチャージポンプ型の昇圧回路の回路構成例を示す回路図
【図３】図２に示す従来の昇圧回路に用いられる入力クロック波形を示す波形図
【図４】従来の一般的なチャージポンプ型の昇圧回路の回路構成例を示す回路図
【図５】図４に示す従来の昇圧回路に用いられる入力クロック波形を示す波形図
【図６】基板バイアスとＮ型ＭＯＳＦＥＴの閾値電圧の関係の一例を示す図
【図７】従来の一般的なチャージポンプ型の昇圧回路の回路構成例を示す回路図
【図８】図７に示す従来の昇圧回路に使用される３重ウェル構造を有するＮ型ＭＯＳＦＥＴの断面構造及び寄生バイポーラトランジスタを示す素子断面図
【図９】本発明に係る昇圧回路に使用される３重ウェル構造を有するＮ型ＭＯＳＦＥＴの断面構造と結線状態を示す素子断面図
【図１０】本発明に係る昇圧回路の昇圧動作における過渡特性と、図４に示す従来の昇圧回路の昇圧動作における過渡特性を、比較して表示する特性図
【図１１】サイドウォールメモリのメモリセル構造を示す素子断面図
【符号の説明】
【００５３】
１０〜１２： Ｎ型ＭＯＳＦＥＴ（第１Ｎ型ＭＯＳＦＥＴに相当）
１３： Ｎ型ＭＯＳＦＥＴ（第３Ｎ型ＭＯＳＦＥＴに相当）
１４，１５： Ｎ型ＭＯＳＦＥＴ（第２Ｎ型ＭＯＳＦＥＴに相当）
１６： Ｎ型ＭＯＳＦＥＴ（第４Ｎ型ＭＯＳＦＥＴに相当）
１７〜１９： Ｎ型ＭＯＳＦＥＴ（第５Ｎ型ＭＯＳＦＥＴに相当）
２１： Ｎ＋拡散領域（ソース）
２２： Ｎ＋拡散領域（ドレイン）
２３： Ｐウェル
２４： Ｎウェル
２５： Ｐ基板
３０： 半導体層
３１： ゲート絶縁膜
３２： ゲート電極
３３： チャネル領域
３４，３５： 拡散領域
３６，３７： メモリ機能体
３８： サイドウォールメモリのメモリセル
１００： 本発明に係る昇圧回路
２００： 従来のチャージポンプ型の昇圧回路
４００： 従来のチャージポンプ型の昇圧回路
５００： クロック発生回路
７００： 従来のチャージポンプ型の昇圧回路
８００： ３重ウェル構造のＮ型ＭＯＳＦＥＴ
９００： ３重ウェル構造のＮ型ＭＯＳＦＥＴ
Ｂ０〜Ｂ２： 寄生バイポーラトランジスタ
Ｃ１〜Ｃ６： キャパシタ
ＣＬＫ１〜ＣＬＫ４： クロック信号
Ｎ１〜Ｎ９： ノード
Ｖｃｃ： 電源電圧
Ｖｏｕｔ： 出力電圧（出力端子）
【技術分野】
【０００１】
本発明は、半導体集積回路装置に使用されるチャージポンプ型の昇圧回路に関する。
【背景技術】
【０００２】
フラッシュＥＥＲＰＯＭに代表される不揮発性半導体記憶装置の多くは、データの書き込み・消去を実行する際に電源電圧より高い電圧を必要とする。高電圧を得る方法として、外部より高電圧を供給する手法とチップ内部で昇圧電圧を発生させて高電圧を得る方法がある。近年では、不揮発性半導体記憶装置の単一電源化により、後者のチップ内部で昇圧電圧を発生させる手法が主流となっている。昇圧電圧を発生させるための昇圧回路としては、キャパシタを並列に接続して順次昇圧していくディクソンタイプのチャージポンプ回路が知られている。ディクソンタイプのチャージポンプ回路については、下記の非特許文献１に、詳細な解説がある。
【０００３】
図２に、ディクソンタイプの一般的なチャージポンプ回路を示す。図２に示すように、チャージポンプ回路２００は、４つのＮ型ＭＯＳＦＥＴ１０〜１３と３つのキャパシタＣ２，Ｃ４，Ｃ６からなる３段階の昇圧構成を有するチャージポンプ回路である。具体的には、Ｎ型ＭＯＳＦＥＴ１０のドレインとゲートが電源電圧Ｖｃｃに接続し、Ｎ型ＭＯＳＦＥＴ１０のソースがキャパシタＣ２に接続してノードＮ１を形成している。Ｎ型ＭＯＳＦＥＴ１０とキャパシタＣ２からなる構成を１ユニットとし、チャージポンプ回路の１段目ポンプセルを構成している。
【０００４】
２段目ポンプセルは、Ｎ型ＭＯＳＦＥＴ１１のゲートとドレインが１段目ポンプセルのノードＮ１に接続し、Ｎ型ＭＯＳＦＥＴ１１のソースがキャパシタＣ４に接続してノードＮ２を形成して構成される。３段目ポンプセルについても同様に、Ｎ型ＭＯＳＦＥＴ１２のゲートとドレインが２段目ポンプセルのノードＮ２に接続し、Ｎ型ＭＯＳＦＥＴ１２のソースがキャパシタＣ６に接続してノードＮ３を形成して構成される。Ｎ型ＭＯＳＦＥＴ１３のゲートとドレインは、３段目ポンプセルのノードＮ３に接続している。Ｎ型ＭＯＳＦＥＴ１０〜１３は夫々、ゲートとドレインが接続された構成であることから、逆流防止用のダイオード機能を有し、ドレイン側からソース側への一方向のみ電流を流す。
【０００５】
更に、キャパシタＣ２、Ｃ６には、クロック信号ＣＬＫ２が入力信号として接続されており、キャパシタＣ４には、クロック信号ＣＬＫ４が接続されている。図３に、クロック信号ＣＬＫ２とクロック信号ＣＬＫ４の各タイミング波形を示す。
【０００６】
クロック信号ＣＬＫ２，ＣＬＫ４は電源電圧Ｖｃｃを振幅としており、クロック信号ＣＬＫ２とクロック信号ＣＬＫ４との出力タイミングは、クロック信号ＣＬＫ２が電源電圧Ｖｃｃのとき、クロック信号ＣＬＫ４は０Ｖで、クロック信号ＣＬＫ２が０Ｖのとき、クロック信号ＣＬＫ４は電源電圧Ｖｃｃとなるように、お互いに逆相関係のクロック信号となっている。
【０００７】
チャージポンプ回路２００の理想状態での動作を説明する。先ず、クロック信号ＣＬＫ２が０Ｖの時、電源電圧ＶｃｃからＮ型ＭＯＳＦＥＴ１０の閾値電圧Ｖｔｈ分だけ低い電圧（Ｖｃｃ−Ｖｔｈ）が、Ｎ型ＭＯＳＦＥＴ１０を介してノードＮ１に充電される。次に、クロック信号ＣＬＫ２が０Ｖから電源電圧Ｖｃｃに上昇することにより、ノードＮ１の電圧がＶｃｃ分だけ昇圧され、（２Ｖｃｃ―Ｖｔｈ）となる。ノードＮ１の電圧は、Ｎ型ＭＯＳＦＥＴ１１を介してノードＮ２へ転送される。このとき、ノードＮ２の電圧は、Ｎ型ＭＯＳＦＥＴ１１の閾値電圧Ｖｔｈだけの電圧降下により、（２Ｖｃｃ―２Ｖｔｈ）となる。クロック信号ＣＬＫ４が０Ｖから電源電圧Ｖｃｃに上昇すると、ノードＮ２の電圧は、Ｖｃｃ分だけ昇圧され、（３Ｖｃｃ―２Ｖｔｈ）となる。ノードＮ３についても同様に変化し、最終的には、出力電圧Ｖｏｕｔは、（４Ｖｃｃ―４Ｖｔｈ）となる。
【０００８】
Ｎ型ＭＯＳＦＥＴの閾値電圧Ｖｔｈは、約０．６Ｖであることから、閾値電圧による出力電圧の低下（電圧損失）は、２．４Ｖにもなる。例えば１．８Ｖの電源電圧を考えたときには、閾値電圧を無視した時にチャージポンプ回路が発生し得る電圧は、７．２Ｖ（４Ｖｃｃ）であるが、実際には、閾値電圧により２．４Ｖを失うため、閾値電圧による出力電圧の低下分は３３％にも及ぶ。
【０００９】
この問題を解決するために、Ｎ型ＭＯＳＦＥＴの閾値電圧分の電圧損失を抑えたチャージポンプ回路が知られている。図４に、当該チャージポンプ回路の一構成例を示す。
【００１０】
図４に示すように、当該チャージポンプ回路４００は、図２に示すチャージポンプ回路２００の１段目のポンプセルに対して、Ｎ型ＭＯＳＦＥＴ１７とキャパシタＣ１を、２段目のポンプセルに対して、Ｎ型ＭＯＳＦＥＴ１８とキャパシタＣ３を、３段目のポンプセルに対して、Ｎ型ＭＯＳＦＥＴ１９とキャパシタＣ５を、夫々追加した構成となっている。
【００１１】
１段目ポンプセルでは、Ｎ型ＭＯＳＦＥＴ１０のドレインとＮ型ＭＯＳＦＥＴ１７の各ドレインが電源電圧Ｖｃｃに接続し、Ｎ型ＭＯＳＦＥＴ１０のソースがＮ型ＭＯＳＦＥＴ１７のゲートとキャパシタＣ２に接続してノードＮ１を形成し、Ｎ型ＭＯＳＦＥＴ１７のソースが、Ｎ型ＭＯＳＦＥＴ１０のゲート及びキャパシタＣ１に接続しノードＮ４を形成している。
【００１２】
２段目ポンプセルでは、Ｎ型ＭＯＳＦＥＴ１１のドレインとＮ型ＭＯＳＦＥＴ１８の各ドレインが１段目ポンプセルのノードＮ１に接続し、Ｎ型ＭＯＳＦＥＴ１１のソースがＮ型ＭＯＳＦＥＴ１８のゲートとキャパシタＣ４に接続してノードＮ２を形成し、Ｎ型ＭＯＳＦＥＴ１８のソースが、Ｎ型ＭＯＳＦＥＴ１１のゲート及びキャパシタＣ３に接続しノードＮ５を形成している。
【００１３】
３段目ポンプセルでは、Ｎ型ＭＯＳＦＥＴ１２のドレインとＮ型ＭＯＳＦＥＴ１９の各ドレインが２段目ポンプセルのノードＮ２に接続し、Ｎ型ＭＯＳＦＥＴ１２のソースがＮ型ＭＯＳＦＥＴ１９のゲートとキャパシタＣ６に接続してノードＮ３を形成し、Ｎ型ＭＯＳＦＥＴ１９のソースが、Ｎ型ＭＯＳＦＥＴ１２のゲート及びキャパシタＣ５に接続しノードＮ６を形成している。Ｎ型ＭＯＳＦＥＴ１３のゲートとドレインは、３段目ポンプセルのノードＮ３に接続している。
【００１４】
このようにポンプセルの繰り返し構成により昇圧回路は構成されており、必要とする出力電圧に応じたポンプセル段数を決定し、最終段のポンプセルの出力には、逆流防止用のダイオードとしてドレインとゲートを接続したＮ型ＭＯＳＦＥＴを接続する。
【００１５】
次に、図４に示す構成のチャージポンプ回路における昇圧電圧を得る動作について説明する。図５に、クロック発生回路５００より生成されたクロック信号ＣＬＫ１〜４のタイミング波形を示す。先ず、クロック信号ＣＬＫ３を立ち下げることにより、Ｎ型ＭＯＳＦＥＴ１１をオフ状態にする。次に、クロック信号ＣＬＫ４を立ち上げることにより、Ｎ型ＭＯＳＦＥＴ１８のゲート電圧を昇圧し、Ｎ型ＭＯＳＦＥＴ１１のゲートに電荷を供給する。次に、クロック信号ＣＬＫ２を立ち下げることにより、Ｎ型ＭＯＳＦＥＴ１７をオフ状態にし、クロック信号ＣＬＫ１を立ち上げることで、Ｎ型ＭＯＳＦＥＴ１０のゲート電圧を（Ｖｃｃ＋Ｖｔｈ）以上に昇圧し、Ｎ型ＭＯＳＦＥＴ１０を介してノードＮ１に電源電圧Ｖｃｃを供給する。更に、クロック信号ＣＬＫ１を立ち下げることにより、Ｎ型ＭＯＳＦＥＴ１０をオフ状態にし、クロック信号ＣＬＫ２を立ち上げることで、ノードＮ１を昇圧する。
【００１６】
その後、クロック信号ＣＬＫ４を立ち下げ、クロック信号ＣＬＫ３を立ち上げることで、ノードＮ１の昇圧電圧が、次段のノードＮ２へ閾値電圧による電圧降下なしに伝達される。以上の動作が繰り返されることにより、最終段のポンプセルにおいて所望の電圧を得ることが可能である。理想状態おいては、１段目ポンプセルでノードＮ１の電圧をＮ型ＭＯＳＦＥＴの閾値電圧分の電圧降下を伴わずに、電源電圧Ｖｃｃの２倍の電圧（２Ｖｃｃ）へ昇圧する。更に、２段目ポンプセルでノードＮ２の電圧を電源電圧Ｖｃｃの３倍の電圧（３Ｖｃｃ）、３段目ポンプセルでノードＮ３の電圧を電源電圧Ｖｃｃの４倍の（４Ｖｃｃ）へと順に昇圧させていく。
【００１７】
以上の説明において、Ｎ型ＭＯＳＦＥＴの閾値電圧は、約０．６Ｖ程度で一定であることを前提にしたが、実際のＮ型ＭＯＳＦＥＴの閾値電圧は、ソースと基板間の電圧（基板バイアス）によって変動する。これは、基板バイアスが増大すると基板の空乏層が広がりイオン化したドナーが増大し、同一のチャネル電荷を誘起するのに余分なゲート電界が必要となるため、ゲート閾値電圧が増大する現象であり、基板バイアス効果として周知である。
【００１８】
図６に、基板バイアスとＮ型ＭＯＳＦＥＴの閾値電圧の関係をグラフで表示する。尚、閾値電圧は、ゲート酸化膜厚やシリコン基板濃度等によっても変化するため、図６に示す関係はその一例である。図６において、横軸は基板バイアスＶｂｓの１／２乗であり、縦軸は閾値電圧Ｖｔｈである。図６より、基板バイアスＶｂｓの増加に伴って、閾値電圧Ｖｔｈの上昇することが分かる。
【００１９】
ところで、不揮発性半導体記憶装置の動作において、１０Ｖ前後の昇圧電圧を利用する場合がある。チャージポンプ回路が１０Ｖの電圧を出力する場合を考えると、基板バイアス効果によるＮ型ＭＯＳＦＥＴの閾値電圧変動は、図６より２Ｖ以上となることが分かる。
【００２０】
基板バイアス効果の影響を低減するために、３重ウェル構造を有するチャージポンプ回路が、下記の特許文献１において提案されている。当該チャージポンプ回路７００を図７に示す。ここで、図４で示すチャージポンプ回路４００との違いは、Ｎ型ＭＯＳＦＥＴ１０〜１３，１７〜１９を夫々３重ウェル構造のＮ型ＭＯＳＦＥＴに変更している点である。３重ウェル構造を有したＮ型ＭＯＳＦＥＴのＰウェルとＮウェルは、ともに同じＮ型ＭＯＳＦＥＴのドレインに接続されているため、ドレインに接続されるノードが昇圧された場合、ＰウェルとＮウェルの電圧も同時に昇圧され、Ｐウェルとソース間の基板バイアス電圧が緩和される構造となっている。
【００２１】
【特許文献１】特開平１１−２８３３９２号公報
【非特許文献１】Ｊｉｅｈ−Ｔｓｏｒｎｇ，“ＭＯＳ Ｃｈａｒｇｅ Ｐｕｍｐｓ ｆｏｒ Ｌｏｗ−Ｖｏｌｔａｇｅ Ｏｐｅｒａｔｉｏｎ” ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３３，ＮＯ．４，ｐｐ．５９２−５９７，１９９８年４月
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、図７に示す３重ウェル構造を有するチャージポンプ回路では、Ｎ型ＭＯＳＦＥＴのドレイン、Ｐウェル及びＮウェルが同一ノードに接続されているために、昇圧されにくい可能性がある。当該可能性につき図８を参照して説明する。図８では、説明の簡単のために、Ｎ型ＭＯＳＦＥＴ１１を例に、３重ウェル構造のＮ型ＭＯＳＦＥＴ８００の素子断面構造を示している。３重ウェル構造は、Ｎ＋拡散領域２１，２２、Ｐウェル２３、Ｎウェル２４、Ｐ基板２５からなるが、Ｂ０で示すＰＮＰバイポーラトランジスタや、Ｂ１で示すＮＰＮバイポーラトランジスタといった寄生素子が、同一基板上に副次的に形成される。
【００２３】
ドレイン（Ｎ＋拡散領域）２２、Ｐウェル２３、Ｎウェル２４は、夫々同一ノードＮ１に接続されているが、実際には、Ｐウェル２３、Ｎウェル２４は、Ｎ＋拡散領域に比べて面積（体積）が大きく寄生抵抗が発生する。例えば、Ｐウェルの寄生抵抗が、Ｎウェルの寄生抵抗より大きい場合、ノードＮ１はキャパシタにより昇圧され、Ｖｃｃ〜２Ｖｃｃの間で電圧変化を繰り返しているが、ノードＮ１の電圧が２ＶｃｃからＶｃｃに下がる時に、Ｐウェルの寄生抵抗の影響により当該電圧低下がＰウェル全体に伝達するのが遅延し、Ｎウェルの電圧が先に低下する。このときに、（Ｐウェル電圧＞Ｎウェル電圧）のＰＮ順方向バイアスとなり、更に高い昇圧電圧で電圧変化しているノードＮ２と接続しているソース（Ｎ＋拡散領域）２１との間で、ＮＰＮバイポーラアクションが生じ、寄生ＮＰＮバイポーラトランジスタＢ１がオンして、ノードＮ２が前段のノードＮ１と導通する。これにより昇圧されたノードＮ２の電圧が低下するという問題があった。
【００２４】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、基板バイアス効果を低減し、３重ウェル構造におけるＰＮ順方向バイアスによる昇圧電圧の電圧損失を回避可能な高効率の昇圧回路を提供する点にある。
【課題を解決するための手段】
【００２５】
上記目的を達成するための本発明に係る昇圧回路は、ドレイン側からソース側に電流供給する第１Ｎ型ＭＯＳＦＥＴと、前記第１Ｎ型ＭＯＳＦＥＴのソース側に接続するクロック信号により駆動される昇圧用キャパシタと、を少なくとも備えてなるポンプセルを、前記第１Ｎ型ＭＯＳＦＥＴのソースを次段の前記第１Ｎ型ＭＯＳＦＥＴのドレインに接続して複数段備え、初段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴのドレインに入力した正電圧を、前記複数段のポンプセルにより昇圧して出力する昇圧回路であって、２段目以降の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴが、ドレイン及びソースが独立したＰウェル内に各別に形成されるとともに、前記独立したＰウェルが独立したＮウェル内に各別に形成される３重ウェル構造のＮ型ＭＯＳＦＥＴであり、２段目以降の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴの前記Ｎウェルが、前記第１Ｎ型ＭＯＳＦＥＴのドレインと各別に接続し、２段目以降の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴの前記Ｐウェルが、ゲートとドレインが接続した第２Ｎ型ＭＯＳＦＥＴを各別に介して、前段の前記第１Ｎ型ＭＯＳＦＥＴのドレインと接続していることを特徴とする。
【００２６】
上記特徴によれば、前段のポンプセルの昇圧された電圧が、第２Ｎ型ＭＯＳＦＥＴの閾値電圧分だけ電圧降下して第１Ｎ型ＭＯＳＦＥＴのＰウェルに供給されるため、第１Ｎ型ＭＯＳＦＥＴの基板バイアス効果を抑制できるとともに、３重ウェル構造の第１Ｎ型ＭＯＳＦＥＴのＰウェルとＮウェル間で順方向バイアスとなることが回避できるため、高効率な昇圧動作が可能な昇圧回路が実現できる。
【００２７】
本発明に係る昇圧回路は、更に、最終段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴのソースが、ゲートとドレインが接続した第３Ｎ型ＭＯＳＦＥＴのドレインに接続し、前記第３Ｎ型ＭＯＳＦＥＴが、独立したＰウェル内に形成されるとともに、前記独立したＰウェルが独立したＮウェル内に形成される３重ウェル構造を有し、前記第３Ｎ型ＭＯＳＦＥＴの前記Ｎウェルが、前記第３Ｎ型ＭＯＳＦＥＴのドレインと接続し、前記第３Ｎ型ＭＯＳＦＥＴの前記Ｐウェルが、ゲートとドレインが接続した第４Ｎ型ＭＯＳＦＥＴを介して、最終段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴのドレインと接続していることを特徴とする。
【００２８】
上記特徴によれば、最終段の前記ポンプセルの昇圧電圧を、逆流防止機能を有する第３Ｎ型ＭＯＳＦＥＴを介して出力する際に、第３Ｎ型ＭＯＳＦＥＴの基板バイアス効果を抑制できるとともに、３重ウェル構造の第３Ｎ型ＭＯＳＦＥＴのＰウェルとＮウェル間で順方向バイアスとなることが回避できるため、第３Ｎ型ＭＯＳＦＥＴに起因する出力電圧の電圧損失を回避できる。
【００２９】
本発明に係る昇圧回路は、更に、前記第２Ｎ型ＭＯＳＦＥＴが独立したＮウェルを備えない素子構造であること、前記第４Ｎ型ＭＯＳＦＥＴが独立したＮウェルを備えない素子構造であること、或いは、初段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴが独立したＮウェルを備えない素子構造であることを特徴とする。
【００３０】
上記特徴により、基板バイアス効果の少ないＮ型ＭＯＳＦＥＴの素子構造を簡略化することで、昇圧回路全体の構成を簡素化でき、回路面積の削減が可能となる。
【００３１】
本発明に係る昇圧回路は、更に、前記ポンプセルが、ドレインが前記第１Ｎ型ＭＯＳＦＥＴのドレインと接続し、ソースが前記第１Ｎ型ＭＯＳＦＥＴのゲートと接続し、ゲートが前記第１Ｎ型ＭＯＳＦＥＴのソースと接続する第５Ｎ型ＭＯＳＦＥＴと、前記第１Ｎ型ＭＯＳＦＥＴのゲートと接続し、前記昇圧用キャパシタとは別のクロック信号により駆動される第２の昇圧用キャパシタと、を各別に備えることを特徴とする。
【００３２】
上記特徴により、第１Ｎ型ＭＯＳＦＥＴの基板バイアス効果が更に抑制でき、高効率な昇圧動作が可能な昇圧回路が実現できる。
【００３３】
本発明に係る不揮発性半導体記憶装置は、メモリセルの情報を書き換えるために負電圧を必要とし、前記負電圧を伝達するために３重ウェル構造のＮ型ＭＯＳＦＥＴを備えた回路を有し、上記何れかの特徴の本発明に係る昇圧回路を備えることを特徴とする。
【００３４】
更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセルが、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の少なくとも一方側に形成された電荷を保持する機能を有するメモリ機能体とからなることを特徴とする。
【発明の効果】
【００３５】
以上説明したように、本発明によれば、基板バイアス効果の影響を低減し、３重ウェル構造のＮ型ＭＯＳＦＥＴの使用に伴うＰＮ順方向バイアスによる電圧損失をなくすことで、従来のチャージポンプ型の昇圧回路と比べて、より高い電圧を効率的に発生させることが可能となる。
【００３６】
更に、より高電圧を効率的に発生させることにより、従来の昇圧回路に比べてポンプセルの構成段数を減少させることが可能となるため、回路面積の削減に繋がり、コストダウンを実現できる。また、ポンプセルの段数を減らすことは駆動するキャパシタの数が低減されるので、キャパシタの駆動に必要であったクロック信号の充放電電流の低減でき、昇圧回路の消費電流の低減が可能となる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明に係る昇圧回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。尚、本発明回路の説明に使用する図面において、従来の昇圧回路と共通或いは対応する構成要素には共通の符号を付して説明する。
【００３８】
図１に、本発明回路１００の一実施形態における回路構成を示す。本発明回路１００は、図４に示す従来のチャージポンプ型の昇圧回路と同様に、３段のポンプセルと出力段の逆流防止用のＮ型ＭＯＳＦＥＴ１３（第３Ｎ型ＭＯＳＦＥＴに相当）を備えた構成となっている。尚、ポンプセルの段数は、３段に限定されるものではなく、入力電圧と出力電圧の関係で適宜変更可能である。
【００３９】
図１に示すように、本発明回路１００の１段目ポンプセルにおいて、Ｎ型ＭＯＳＦＥＴ１０（第１Ｎ型ＭＯＳＦＥＴに相当）のドレインとＮ型ＭＯＳＦＥＴ１７（第５Ｎ型ＭＯＳＦＥＴに相当）の各ドレインが電源電圧Ｖｃｃに接続し、Ｎ型ＭＯＳＦＥＴ１０のソースがＮ型ＭＯＳＦＥＴ１７のゲートとキャパシタＣ２の一方端に接続してノードＮ１を形成し、Ｎ型ＭＯＳＦＥＴ１７のソースが、Ｎ型ＭＯＳＦＥＴ１０のゲート及びキャパシタＣ１の一方端に接続しノードＮ４を形成している。２段目ポンプセルにおいて、Ｎ型ＭＯＳＦＥＴ１１（第１Ｎ型ＭＯＳＦＥＴに相当）のドレインとＮ型ＭＯＳＦＥＴ１８（第５Ｎ型ＭＯＳＦＥＴに相当）の各ドレインが１段目ポンプセルのノードＮ１に接続し、Ｎ型ＭＯＳＦＥＴ１１のソースがＮ型ＭＯＳＦＥＴ１８のゲートとキャパシタＣ４の一方端に接続してノードＮ２を形成し、Ｎ型ＭＯＳＦＥＴ１８のソースが、Ｎ型ＭＯＳＦＥＴ１１のゲート及びキャパシタＣ３の一方端に接続しノードＮ５を形成している。３段目ポンプセルでは、Ｎ型ＭＯＳＦＥＴ１２（第１Ｎ型ＭＯＳＦＥＴに相当）のドレインとＮ型ＭＯＳＦＥＴ１９（第５Ｎ型ＭＯＳＦＥＴに相当）の各ドレインが２段目ポンプセルのノードＮ２に接続し、Ｎ型ＭＯＳＦＥＴ１２のソースがＮ型ＭＯＳＦＥＴ１９のゲートとキャパシタＣ６の一方端に接続してノードＮ３を形成し、Ｎ型ＭＯＳＦＥＴ１９のソースが、Ｎ型ＭＯＳＦＥＴ１２のゲート及びキャパシタＣ５の一方端に接続しノードＮ６を形成している。更に、出力段のＮ型ＭＯＳＦＥＴ１３のゲートとドレインは、３段目ポンプセルのノードＮ３に接続している。Ｎ型ＭＯＳＦＥＴ１３のソースは出力端子Ｖｏｕｔに接続している。以上の３段のポンプセルと出力段のＮ型ＭＯＳＦＥＴ１３の接続関係は、図４に示す従来のチャージポンプ型の昇圧回路と同じである。
【００４０】
本実施形態では、２段目と３段目のポンプセルのＮ型ＭＯＳＦＥＴ１１，１２と出力段のＮ型ＭＯＳＦＥＴ１３が、３重ウェル構造のＮ型ＭＯＳＦＥＴであることを特徴とする。つまり、Ｎ型ＭＯＳＦＥＴ１１〜１３のソース及びドレインのＮ＋拡散領域は、夫々独立したＰウェル内に形成され、更に、その独立したＰウェルが独立したＮウェル内に形成された構造となっている。３重ウェル構造のＮ型ＭＯＳＦＥＴ１１〜１３の各Ｎウェルは、夫々のドレインと各別に接続している。
【００４１】
更に、本実施形態では、３重ウェル構造のＮ型ＭＯＳＦＥＴ１１〜１３のＰウェルに各別に所定の電圧を供給するためのＮ型ＭＯＳＦＥＴ１４，１５（第２Ｎ型ＭＯＳＦＥＴに相当）及びＮ型ＭＯＳＦＥＴ１６（第４Ｎ型ＭＯＳＦＥＴに相当）を備えることを特徴とする。Ｎ型ＭＯＳＦＥＴ１４〜１６は、夫々ドレインとゲートが接続し、ドレイン側からソース側に電流供給するダイオードとして機能する。Ｎ型ＭＯＳＦＥＴ１４のドレインとゲートが電源電圧Ｖｃｃに接続し、Ｎ型ＭＯＳＦＥＴ１４のソースがノードＮ７を介してＮ型ＭＯＳＦＥＴ１１のＰウェルに接続している。Ｎ型ＭＯＳＦＥＴ１５のドレインとゲートが１段目のポンプセルのノードＮ１に接続し、Ｎ型ＭＯＳＦＥＴ１５のソースがノードＮ８を介してＮ型ＭＯＳＦＥＴ１２のＰウェルに接続している。Ｎ型ＭＯＳＦＥＴ１６のドレインとゲートが２段目のポンプセルのノードＮ２に接続し、Ｎ型ＭＯＳＦＥＴ１６のソースがノードＮ９を介してＮ型ＭＯＳＦＥＴ１３のＰウェルに接続している。本実施形態では、ダイオード接続したＮ型ＭＯＳＦＥＴ１４〜１６を介して、前段からの電圧がＮ型ＭＯＳＦＥＴの閾値電圧分低下して、３重ウェル構造のＮ型ＭＯＳＦＥＴ１１〜１３の各Ｐウェルに供給されることが重要で、これにより、Ｎ型ＭＯＳＦＥＴ１１〜１３の各ＰウェルとＮウェル間で一時的にもＰＮ順方向バイアス状態となるのを回避できる。
【００４２】
尚、１段目のポンプセルのＮ型ＭＯＳＦＥＴ１０に関しては、３重ウェル構造である必要はなく、回路面積削減の観点より、Ｐ基板とＮ＋拡散からなる通常のＮ型ＭＯＳＦＥＴである方が望ましい。また、同様の理由から、Ｎ型ＭＯＳＦＥＴ１４〜１６、及び、各段のポンプセルのＮ型ＭＯＳＦＥＴ１７〜１９についても、独立したＰウェルとＮウェルを各別に備えた３重ウェル構造のＮ型ＭＯＳＦＥＴである必要はなく、Ｐ基板とＮ＋拡散からなる通常のＮ型ＭＯＳＦＥＴである方が望ましい。或いは、Ｎ型ＭＯＳＦＥＴ１１〜１３以外の１段目のポンプセルのＮ型ＭＯＳＦＥＴ１０、Ｎ型ＭＯＳＦＥＴ１４〜１６、及び、各段のポンプセルのＮ型ＭＯＳＦＥＴ１７〜１９を３重ウェル構造のＮ型ＭＯＳＦＥＴとした場合において、各Ｎ型ＭＯＳＦＥＴ１０，１４〜１９のＰウェル及びＮウェルを共通にすることでも回路面積削減が図れる。
【００４３】
次に、本実施形態における３重ウェル構造を有するＮ型ＭＯＳＦＥＴ９００について、Ｎ型ＭＯＳＦＥＴ１１を例に、図９の素子断面図を参照して説明する。Ｐ基板２５上にＮウェル２４が形成され、Ｎウェル２４内にＰウェル２３が形成されており、更に、Ｐウェル２３内にドレイン及びソースとなるＮ＋拡散領域２１，２２が形成されている。Ｎ型ＭＯＳＦＥＴ１１のドレインであるＮ＋拡散領域２２とＮウェル２４はノードＮ１を介して接続され、Ｎ型ＭＯＳＦＥＴ１１のソースであるＮ＋拡散領域２１はノードＮ２に接続される。また、Ｎ型ＭＯＳＦＥＴ１１のゲートはキャパシタＣ３にノードＮ５を介して結線され、Ｐウェル２３はノードＮ７に接続される。ソースとなるＮ＋拡散領域２１とＰウェル２３間の電位差が、Ｎ型ＭＯＳＦＥＴ１１に対する基板バイアスとなる。つまり、Ｐウェル２３をグランドレベル（０Ｖ）に接地した時が最大の基板バイアスとなり、Ｎ型ＭＯＳＦＥＴ１１の閾値電圧が上がってしまう。
【００４４】
次に、図１に示す構成の本発明回路１００において、入力電圧である電源電圧Ｖｃｃから昇圧電圧Ｖｏｕｔを得る動作について説明する。本発明回路１００では、図４に示す従来のチャージポンプ型の昇圧回路と同様に、クロック発生回路５００で生成される４種類のクロック信号ＣＬＫ１〜４（図５参照）を使用する。ここで、クロック信号ＣＬＫ１は、１段目と３段目のポンプセルのキャパシタＣ１，Ｃ５の他方端に入力し、クロック信号ＣＬＫ２は、１段目と３段目のポンプセルのキャパシタＣ２，Ｃ６の他方端に入力し、クロック信号ＣＬＫ３は、２段目のポンプセルのキャパシタＣ３の他方端に入力し、クロック信号ＣＬＫ４は、２段目のポンプセルのキャパシタＣ４の他方端に入力する。
【００４５】
先ず、クロック信号ＣＬＫ３を立ち下げることにより、Ｎ型ＭＯＳＦＥＴ１１をオフ状態にする。次に、クロック信号ＣＬＫ４を立ち上げることにより、Ｎ型ＭＯＳＦＥＴ１８のゲート電圧を昇圧し、Ｎ型ＭＯＳＦＥＴ１１のゲートに電荷を供給する。次に、クロック信号ＣＬＫ２を下げることにより、Ｎ型ＭＯＳＦＥＴ１７をオフ状態にし、クロック信号ＣＬＫ１を立ち上げることで、Ｎ型ＭＯＳＦＥＴ１０のゲート電圧を（Ｖｃｃ＋Ｖｔｈ）以上に昇圧し、Ｎ型ＭＯＳＦＥＴ１０を介してノードＮ１に電源電圧Ｖｃｃを供給する。更に、クロック信号ＣＬＫ１を立ち下げることにより、Ｎ型ＭＯＳＦＥＴ１０をオフ状態にし、クロック信号ＣＬＫ２を立ち上げることで、ノードＮ１を昇圧する。その後、クロック信号ＣＬＫ４を立ち下げ、クロック信号ＣＬＫ３を立ち上げることで、ノードＮ１の昇圧電圧が、次段のノードＮ２へ閾値電圧による電圧降下なしに伝達される。以上の動作が繰り返されることにより、ポンプセル毎に理想状態で電源電圧Ｖｃｃ分の昇圧動作が行われる。
【００４６】
ここで、理想状態で電源電圧Ｖｃｃの２倍の電圧（２Ｖｃｃ）まで昇圧されたノードＮ１の電圧を、Ｎ型ＭＯＳＦＥＴ１１を介してノードＮ２へ伝達するが、このとき、Ｎ型ＭＯＳＦＥＴ１１に掛かる基板バイアスの影響を受ける。本実施形態では、Ｎ型ＭＯＳＦＥＴ１１のＰウェルの電圧を、Ｎ型ＭＯＳＦＥＴ１４を介して電源電圧Ｖｃｃから供給することにより、Ｐウェル・ソース間の基板バイアスを緩和させる。具体的には、Ｎ型ＭＯＳＦＥＴ１４は、ゲートとドレインが接続されたことにより、ダイオードの機能を発揮することから、電源電圧ＶｃｃからＮ型ＭＯＳＦＥＴ１４の閾値電圧分低下した電圧である（Ｖｃｃ−Ｖｔｈ）がノードＮ７に供給される。これにより、Ｎ型ＭＯＳＦＥＴ１１の基板バイアスが（Ｖｃｃ＋Ｖｔｈ）以下となるため、基板バイアス効果による閾値電圧の上昇を低減できる。同様に、ノードＮ３には、理想状態で電源電圧Ｖｃｃの３倍の電圧（３Ｖｃｃ）まで昇圧されたノードＮ２の電圧が伝達され、このときのＮ型ＭＯＳＦＥＴ１２も基板バイアスの影響を受けるが、本実施形態では、Ｎ型ＭＯＳＦＥＴ１２のＰウェルの電圧の電圧に、ノードＮ２より前段の昇圧電圧であるノードＮ１の電圧を、Ｎ型ＭＯＳＦＥＴ１５を介して供給することにより、Ｎ型ＭＯＳＦＥＴ１２の基板バイアスを（Ｖｃｃ＋Ｖｔｈ）以下にすることで基板バイアス効果を緩和させる。また、本発明回路１００の最終段に配置され、逆流防止用のダイオードとして機能するＮ型ＭＯＳＦＥＴ１３についても、ノードＮ３より前段の昇圧電圧であるノードＮ２を、Ｎ型ＭＯＳＦＥＴ１６を介してＮ型ＭＯＳＦＥＴ１３のＰウェルに供給することにより、Ｎ型ＭＯＳＦＥＴ１３の基板バイアスを緩和させる。
【００４７】
本実施形態において、３重ウェル構造のＮ型ＭＯＳＦＥＴ１１〜１３の各Ｐウェルに、Ｎ型ＭＯＳＦＥＴ１４〜１６を介して前段の昇圧電圧を供給する理由は、Ｎ＋拡散領域とＰウェル間の電圧がＰＮ順方向バイアスになることを防止するためである。Ｎ型ＭＯＳＦＥＴ１１を例に説明すると、Ｎ型ＭＯＳＦＥＴ１１のドレインとＮウェルに接続されるノード１の電圧振幅は、Ｖｃｃ〜２Ｖｃｃである。Ｐウェル電圧の設定としては、ＰＮ順方向バイアスにならないために、Ｎウェルの電圧より低い電圧である必要がある。Ｎウェルの電圧振幅もＶｃｃ〜２Ｖｃｃであるのに対し、Ｐウェルの電圧は上記で説明したように（Ｖｃｃ−Ｖｔｈ）であることから、ＰウェルやＮウェルの寄生抵抗の有無に拘わらず常にＰウェルとＮウェル間を逆バイアス状態とする条件を満たすことが可能となる。仮にＰウェルをドレインと接続した場合には、図７に示す３重ウェル構造を有するチャージポンプ回路の説明で述べたように、Ｐウェルの寄生抵抗によりＰＮ順方向バイアスになり昇圧されない可能性がある。また、Ｎ型ＭＯＳＦＥＴ１１のドレインからダイオードを介してＰウェルに電圧供給した場合、つまり、Ｎ型ＭＯＳＦＥＴ１４のゲートとドレインをノードＮ１に接続した場合には、Ｐウェルの電圧は、（２Ｖｃｃ−Ｖｔｈ）となりＮウェル電圧より高くなる可能性があり問題である。当該理由は、他の３重ウェル構造のＮ型ＭＯＳＦＥＴ１２，１３についても同様である。
【００４８】
Ｎ型ＭＯＳＦＥＴ１２，１３に関しては、前段のポンプセルからの昇圧電圧に限らず、前々段のポンプセルからの昇圧電圧または電源電圧をＰウェルへ供給することも可能であるが、基板バイアスが大きくなるため基板バイアス効果の影響を低減する効果は低下する。
【００４９】
図１０に、本発明回路の昇圧動作における過渡特性と、図４に示す従来のチャージポンプ型の昇圧回路の昇圧動作における過渡特性を、比較して表示する。図１０に示す過渡特性は、両回路を同じ条件で回路シミュレーション（過渡解析）した結果を示している。図１０より、本発明回路の方が、到達できる最大の昇圧電圧、及び、同じ昇圧電圧に至る昇圧時間の何れも改善されていることが明らかであり、昇圧効率が向上していることが分かる。また、上記説明の通り、３重ウェル構造においてＰＮ順方向バイアスの発生が巧みに回避されており高効率での昇圧が可能となる。
【００５０】
本発明回路では、Ｎ型ＭＯＳＦＥＴ、特に、昇圧電圧をドレイン側からソース側に伝達するＮ型ＭＯＳＦＥＴ１１〜１３に３重ウェル構造のＮ型ＭＯＳＦＥＴを使用することから、３重ウェル構造のプロセス開発が必要となる。しかしながら、不揮発性半導体記憶装置の中には、メモリセルの消去動作等に負電圧を必要とするものもあり、負電圧を効率よく伝達するために３重ウェル構造を採用している。例えば、当該不揮発性半導体記憶装置として、サイドウォールメモリがある。サイドウォールメモリは、図１１に示すように、半導体層３０上にゲート絶縁膜３１を介して形成されたゲート電極３２と、ゲート電極３２下に配置されたチャネル領域３３と、チャネル領域３３の両側に配置され、チャネル領域３３と逆導電型を有する拡散領域３４，３５と、ゲート電極３２の両側または一方側に形成された電荷を保持する機能を有するメモリ機能体３６，３７からなるメモリセル３８を備えた不揮発性半導体記憶装置である。サイドウォールメモリは、そのメモリ機能体のデータ消去時に負電圧を必要とし、負電圧を効率よく伝えるために３重ウェル構造を有するＮ型ＭＯＳＦＥＴを採用している。従って、本発明回路をサイドウォールメモリに搭載するには、新たに３重ウェル構造のプロセル開発をする必要もなく都合がよい。
【産業上の利用可能性】
【００５１】
本発明に係る昇圧回路は、半導体集積回路装置に使用可能であり、半導体集積回路装置内で使用される高電圧の生成に使用する。特に、３重ウェルを使用する半導体記憶装置に搭載可能である。
【図面の簡単な説明】
【００５２】
【図１】本発明に係る昇圧回路の一実施の形態の回路構成を示す回路図
【図２】従来の一般的なチャージポンプ型の昇圧回路の回路構成例を示す回路図
【図３】図２に示す従来の昇圧回路に用いられる入力クロック波形を示す波形図
【図４】従来の一般的なチャージポンプ型の昇圧回路の回路構成例を示す回路図
【図５】図４に示す従来の昇圧回路に用いられる入力クロック波形を示す波形図
【図６】基板バイアスとＮ型ＭＯＳＦＥＴの閾値電圧の関係の一例を示す図
【図７】従来の一般的なチャージポンプ型の昇圧回路の回路構成例を示す回路図
【図８】図７に示す従来の昇圧回路に使用される３重ウェル構造を有するＮ型ＭＯＳＦＥＴの断面構造及び寄生バイポーラトランジスタを示す素子断面図
【図９】本発明に係る昇圧回路に使用される３重ウェル構造を有するＮ型ＭＯＳＦＥＴの断面構造と結線状態を示す素子断面図
【図１０】本発明に係る昇圧回路の昇圧動作における過渡特性と、図４に示す従来の昇圧回路の昇圧動作における過渡特性を、比較して表示する特性図
【図１１】サイドウォールメモリのメモリセル構造を示す素子断面図
【符号の説明】
【００５３】
１０〜１２： Ｎ型ＭＯＳＦＥＴ（第１Ｎ型ＭＯＳＦＥＴに相当）
１３： Ｎ型ＭＯＳＦＥＴ（第３Ｎ型ＭＯＳＦＥＴに相当）
１４，１５： Ｎ型ＭＯＳＦＥＴ（第２Ｎ型ＭＯＳＦＥＴに相当）
１６： Ｎ型ＭＯＳＦＥＴ（第４Ｎ型ＭＯＳＦＥＴに相当）
１７〜１９： Ｎ型ＭＯＳＦＥＴ（第５Ｎ型ＭＯＳＦＥＴに相当）
２１： Ｎ＋拡散領域（ソース）
２２： Ｎ＋拡散領域（ドレイン）
２３： Ｐウェル
２４： Ｎウェル
２５： Ｐ基板
３０： 半導体層
３１： ゲート絶縁膜
３２： ゲート電極
３３： チャネル領域
３４，３５： 拡散領域
３６，３７： メモリ機能体
３８： サイドウォールメモリのメモリセル
１００： 本発明に係る昇圧回路
２００： 従来のチャージポンプ型の昇圧回路
４００： 従来のチャージポンプ型の昇圧回路
５００： クロック発生回路
７００： 従来のチャージポンプ型の昇圧回路
８００： ３重ウェル構造のＮ型ＭＯＳＦＥＴ
９００： ３重ウェル構造のＮ型ＭＯＳＦＥＴ
Ｂ０〜Ｂ２： 寄生バイポーラトランジスタ
Ｃ１〜Ｃ６： キャパシタ
ＣＬＫ１〜ＣＬＫ４： クロック信号
Ｎ１〜Ｎ９： ノード
Ｖｃｃ： 電源電圧
Ｖｏｕｔ： 出力電圧（出力端子）
【特許請求の範囲】
【請求項１】
ドレイン側からソース側に電流供給する第１Ｎ型ＭＯＳＦＥＴと、前記第１Ｎ型ＭＯＳＦＥＴのソース側に接続するクロック信号により駆動される昇圧用キャパシタと、を少なくとも備えてなるポンプセルを、前記第１Ｎ型ＭＯＳＦＥＴのソースを次段の前記第１Ｎ型ＭＯＳＦＥＴのドレインに接続して複数段備え、初段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴのドレインに入力した正電圧を、前記複数段のポンプセルにより昇圧して出力する昇圧回路であって、
２段目以降の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴが、ドレイン及びソースが独立したＰウェル内に各別に形成されるとともに、前記独立したＰウェルが独立したＮウェル内に各別に形成される３重ウェル構造のＮ型ＭＯＳＦＥＴであり、
２段目以降の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴの前記Ｎウェルが、前記第１Ｎ型ＭＯＳＦＥＴのドレインと各別に接続し、
２段目以降の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴの前記Ｐウェルが、ゲートとドレインが接続した第２Ｎ型ＭＯＳＦＥＴを各別に介して、前段の前記第１Ｎ型ＭＯＳＦＥＴのドレインと接続していることを特徴とする昇圧回路。
【請求項２】
前記第２Ｎ型ＭＯＳＦＥＴは、独立したＮウェルを備えない素子構造であることを特徴とする請求項１に記載の昇圧回路。
【請求項３】
最終段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴのソースが、ゲートとドレインが接続した第３Ｎ型ＭＯＳＦＥＴのドレインに接続し、
前記第３Ｎ型ＭＯＳＦＥＴが、独立したＰウェル内に形成されるとともに、前記独立したＰウェルが独立したＮウェル内に形成される３重ウェル構造を有し、
前記第３Ｎ型ＭＯＳＦＥＴの前記Ｎウェルが、前記第３Ｎ型ＭＯＳＦＥＴのドレインと接続し、
前記第３Ｎ型ＭＯＳＦＥＴの前記Ｐウェルが、ゲートとドレインが接続した第４Ｎ型ＭＯＳＦＥＴを介して、最終段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴのドレインと接続していることを特徴とする請求項１または２に記載の昇圧回路。
【請求項４】
前記第４Ｎ型ＭＯＳＦＥＴは、独立したＮウェルを備えない素子構造であることを特徴とする請求項３に記載の昇圧回路。
【請求項５】
初段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴは、独立したＮウェルを備えない素子構造であることを特徴とする請求項１〜４の何れか１項に記載の昇圧回路。
【請求項６】
前記ポンプセルは、ドレインが前記第１Ｎ型ＭＯＳＦＥＴのドレインと接続し、ソースが前記第１Ｎ型ＭＯＳＦＥＴのゲートと接続し、ゲートが前記第１Ｎ型ＭＯＳＦＥＴのソースと接続する第５Ｎ型ＭＯＳＦＥＴと、前記第１Ｎ型ＭＯＳＦＥＴのゲートと接続し、前記昇圧用キャパシタとは別のクロック信号により駆動される第２の昇圧用キャパシタと、を各別に備えることを特徴とする請求項１〜５の何れか１項に記載の昇圧回路。
【請求項７】
メモリセルの情報を書き換えるために負電圧を必要とし、前記負電圧を伝達するために３重ウェル構造のＮ型ＭＯＳＦＥＴを備えた回路を有する不揮発性半導体記憶装置であって、
請求項１〜６の何れか１項に記載の昇圧回路を備えることを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記メモリセルが、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の少なくとも一方側に形成された電荷を保持する機能を有するメモリ機能体とからなることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項１】
ドレイン側からソース側に電流供給する第１Ｎ型ＭＯＳＦＥＴと、前記第１Ｎ型ＭＯＳＦＥＴのソース側に接続するクロック信号により駆動される昇圧用キャパシタと、を少なくとも備えてなるポンプセルを、前記第１Ｎ型ＭＯＳＦＥＴのソースを次段の前記第１Ｎ型ＭＯＳＦＥＴのドレインに接続して複数段備え、初段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴのドレインに入力した正電圧を、前記複数段のポンプセルにより昇圧して出力する昇圧回路であって、
２段目以降の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴが、ドレイン及びソースが独立したＰウェル内に各別に形成されるとともに、前記独立したＰウェルが独立したＮウェル内に各別に形成される３重ウェル構造のＮ型ＭＯＳＦＥＴであり、
２段目以降の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴの前記Ｎウェルが、前記第１Ｎ型ＭＯＳＦＥＴのドレインと各別に接続し、
２段目以降の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴの前記Ｐウェルが、ゲートとドレインが接続した第２Ｎ型ＭＯＳＦＥＴを各別に介して、前段の前記第１Ｎ型ＭＯＳＦＥＴのドレインと接続していることを特徴とする昇圧回路。
【請求項２】
前記第２Ｎ型ＭＯＳＦＥＴは、独立したＮウェルを備えない素子構造であることを特徴とする請求項１に記載の昇圧回路。
【請求項３】
最終段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴのソースが、ゲートとドレインが接続した第３Ｎ型ＭＯＳＦＥＴのドレインに接続し、
前記第３Ｎ型ＭＯＳＦＥＴが、独立したＰウェル内に形成されるとともに、前記独立したＰウェルが独立したＮウェル内に形成される３重ウェル構造を有し、
前記第３Ｎ型ＭＯＳＦＥＴの前記Ｎウェルが、前記第３Ｎ型ＭＯＳＦＥＴのドレインと接続し、
前記第３Ｎ型ＭＯＳＦＥＴの前記Ｐウェルが、ゲートとドレインが接続した第４Ｎ型ＭＯＳＦＥＴを介して、最終段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴのドレインと接続していることを特徴とする請求項１または２に記載の昇圧回路。
【請求項４】
前記第４Ｎ型ＭＯＳＦＥＴは、独立したＮウェルを備えない素子構造であることを特徴とする請求項３に記載の昇圧回路。
【請求項５】
初段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴは、独立したＮウェルを備えない素子構造であることを特徴とする請求項１〜４の何れか１項に記載の昇圧回路。
【請求項６】
前記ポンプセルは、ドレインが前記第１Ｎ型ＭＯＳＦＥＴのドレインと接続し、ソースが前記第１Ｎ型ＭＯＳＦＥＴのゲートと接続し、ゲートが前記第１Ｎ型ＭＯＳＦＥＴのソースと接続する第５Ｎ型ＭＯＳＦＥＴと、前記第１Ｎ型ＭＯＳＦＥＴのゲートと接続し、前記昇圧用キャパシタとは別のクロック信号により駆動される第２の昇圧用キャパシタと、を各別に備えることを特徴とする請求項１〜５の何れか１項に記載の昇圧回路。
【請求項７】
メモリセルの情報を書き換えるために負電圧を必要とし、前記負電圧を伝達するために３重ウェル構造のＮ型ＭＯＳＦＥＴを備えた回路を有する不揮発性半導体記憶装置であって、
請求項１〜６の何れか１項に記載の昇圧回路を備えることを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記メモリセルが、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の少なくとも一方側に形成された電荷を保持する機能を有するメモリ機能体とからなることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００６−３１９０５６（Ｐ２００６−３１９０５６Ａ）
【公開日】平成１８年１１月２４日（２００６．１１．２４）
【国際特許分類】
【出願番号】特願２００５−１３８７８３（Ｐ２００５−１３８７８３）
【出願日】平成１７年５月１１日（２００５．５．１１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成１８年１１月２４日（２００６．１１．２４）
【国際特許分類】
【出願日】平成１７年５月１１日（２００５．５．１１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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