炭化珪素半導体装置
【課題】オーミック電極の接触抵抗を低減するとともに高い耐圧特性を実現することが可能な炭化珪素半導体装置を提供する。
【解決手段】半導体装置１は、基板２と不純物層としてのｐ+領域２５とを備える。基板２は炭化珪素からなり、転位密度が５×１０３ｃｍ−２以下であって、導電型は第１導電型（ｎ型）である。ｐ＋領域２５は、基板上に形成され、前記第１導電型とは異なる第２導電型の導電性不純物濃度が１×１０２０ｃｍ−３以上５×１０２１ｃｍ−３以下である。
【解決手段】半導体装置１は、基板２と不純物層としてのｐ+領域２５とを備える。基板２は炭化珪素からなり、転位密度が５×１０３ｃｍ−２以下であって、導電型は第１導電型（ｎ型）である。ｐ＋領域２５は、基板上に形成され、前記第１導電型とは異なる第２導電型の導電性不純物濃度が１×１０２０ｃｍ−３以上５×１０２１ｃｍ−３以下である。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置に関し、より特定的には、オーミック電極を備える炭化珪素半導体装置に関する。
【背景技術】
【０００２】
従来、炭化珪素（ＳｉＣ）を用いたＦＥＴ（電界効果トランジスタ）などの炭化珪素半導体装置が知られている（たとえば、半導体ＳｉＣ技術と応用第１９１頁（非特許文献１）参照）。たとえば、ＳｉＣを用いたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）は、ユニポーラ素子でありながら、Ｓｉを用いた素子ではＧＴＯ（Gate Turn-Off thyristor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのバイポーラトランジスタ素子でのみ実現されている高い耐圧（たとえば１ｋＶ以上）を実現可能であることから、高耐圧、低損失かつ高速スイッチングが可能な素子として期待されている。なお、Ｓｉを用いたパワーデバイスとしてのＭＯＳＦＥＴでは、ＤＭＯＳＦＥＴ（Double-Diffused-MOSFET）構造が広く採用されているが、ＳｉＣを用いたＭＯＳＦＥＴの場合、選択的な導電性不純物のドーピングをイオン注入により実施するため、そのようなイオン注入により導電性不純物を注入したＭＯＳＦＥＴはＤｉＭＯＳＦＥＴ（Double-Implanted MOSFET）と呼ばれている。
【非特許文献１】半導体ＳｉＣ技術と応用、日本、日刊工業新聞社、２００３年３月３１日、ｐ．１９１
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したＭＯＳＦＥＴにおいては、たとえば導電性がｎ型のＳｉＣ基板の表面上に、ＳｉＣからなるエピタキシャル層を形成し、当該エピタキシャル層に導電型がｐ型の導電性不純物をイオン注入することによりｐ型領域を形成する。当該ｐ型領域に接触するようにｐ型のオーミック電極が形成される。
【０００４】
ここで、ｐ型領域とオーミック電極との接触抵抗を低減するために、ｐ型領域でのｐ型導電性不純物の濃度を高くする（つまり当該導電性不純物の注入量を多くする）ことが考えられる。しかし、この場合ｐ型領域においてイオン注入に起因する欠陥が多く形成される。このような欠陥は電流のリークパスとして作用するため、ＭＯＳＦＥＴの耐圧性能が劣化することになっていた。つまり、ＳｉＣを用いた半導体装置において、オーミック電極と不純物領域との接触抵抗を低減すると同時に高い耐圧特性を実現することは従来難しかった。
【０００５】
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、オーミック電極の接触抵抗を低減するとともに高い耐圧特性を実現することが可能な炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に従った炭化珪素半導体装置は、基板と不純物層とを備える。基板は炭化珪素からなり、転位密度が５×１０３ｃｍ−２以下であって、導電型は第１導電型である。不純物層は、基板上に形成され、第１導電型とは異なる第２導電型の導電性不純物濃度が１×１０２０ｃｍ−３以上５×１０２１ｃｍ−３以下である。
【０００７】
このようにすれば、不純物層に接触するようにオーミック電極を形成した場合に、当該オーミック電極と不純物層との接触抵抗を実用上問題無い程度に低くできるとともに、転位密度が上述のような値に低減された基板を用いることにより、基板や当該基板上に形成される不純物層においてリークパスとなり得る欠陥の密度を十分低減することになるので、炭化珪素半導体装置の耐圧特性を良好なものとすることができる。
【０００８】
なお、基板の転位密度を５×１０３ｃｍ−２以下としたのは、このようにすれば炭化珪素半導体装置の耐圧特性を良好に保つことが可能であるからである。また、不純物層における導電性不純物濃度の下限を１×１０２０ｃｍ−３としたのは、この値より導電性不純物濃度を下げると、不純物層に接触するようにオーミック電極を形成したときに当該オーミック電極と不純物層との接触抵抗を許容範囲を超えて大きくなるためである。また、不純物層における導電性不純物濃度の上限を５×１０２１ｃｍ−３としたのは、これ以上導電性不純物を導入すると、不純物層の結晶性が低下し、炭化珪素半導体装置の特性が劣化するからである。
【発明の効果】
【０００９】
このように、本発明によれば、オーミック電極の接触抵抗を問題ない程度に低減できると同時に、耐圧特性の良好な炭化珪素半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１１】
（実施の形態１）
図１は、本発明による半導体装置の実施の形態１を示す断面模式図である。図１を参照して、本発明の半導体装置の実施の形態１を説明する。
【００１２】
図１を参照して、本発明による半導体装置１は、炭化珪素半導体装置の一例である縦型ＤｉＭＯＳＦＥＴ（Double Implanted MOSFET）であって、基板２、バッファ層２１、耐圧保持層２２、ｐ領域２３、ｎ+領域２４、ｐ+領域２５、酸化膜２６、ソース電極１１および上部ソース電極２７、ゲート電極１０および基板２の裏面側に形成されたドレイン電極１２を備える。具体的には、導電型がｎ型の炭化ケイ素（ＳｉＣ）からなる基板２の表面上に、炭化ケイ素からなるバッファ層２１が形成されている。このバッファ層２１は導電型がｎ型であり、その厚みはたとえば０．５μｍであり、不純物濃度はたとえば５×１０１７ｃｍ−３である。また、このバッファ層２１上には耐圧保持層２２が形成されている。この耐圧保持層２２は、導電型がｎ型の炭化ケイ素からなり、たとえばその厚みはたとえば１０μｍである。また、耐圧保持層２２におけるｎ型の導電性不純物の濃度としては、たとえば５×１０１５ｃｍ-3という値を用いることができる。なお、上述したバッファ層２１を形成せず、基板２上に直接耐圧保持層２２を形成するようにしてもよい。
【００１３】
この耐圧保持層２２の表面には、導電型がｐ型であるｐ領域２３が互いに間隔を隔てて形成されている。ｐ領域２３におけるｐ型の導電性不純物の濃度としては、たとえば１×１０１７ｃｍ-3という値を用いることができる。ｐ領域２３の内部においては、ｐ領域２３の表面層にｎ+領域２４が形成されている。ｎ+領域２４におけるｎ型の導電性不純物の濃度としては、たとえば１×１０１９ｃｍ-3という値を用いることができる。また、このｎ+領域２４に隣接する位置には、ｐ+領域２５が形成されている。このｐ+領域２５におけるｐ型の導電性不純物の濃度としては、たとえば１×１０２０ｃｍ-3という値を用いることができる。一方のｐ領域２３におけるｎ+領域２４上から、ｐ領域２３、２つのｐ領域２３の間において露出する耐圧保持層２２、他方のｐ領域２３および当該他方のｐ領域２３におけるｎ+領域２４上にまで延在するように、酸化膜２６が形成されている。酸化膜２６上にはゲート電極１０が形成されている。また、ｎ+領域２４およびｐ+領域２５上にはソース電極１１が形成されている。このソース電極１１上には上部ソース電極２７が形成されている。そして、基板２において、バッファ層２１が形成された側の表面とは反対側の裏面に、ドレイン電極１２が形成されている。
【００１４】
ここで、上述した半導体装置１は、基板２と不純物層としてのｐ+領域２５とを備える。基板２は炭化珪素からなり、転位密度が５×１０３ｃｍ−２以下であって、導電型は第１導電型（ｎ型）である。ｐ＋領域２５は、基板上に形成され、前記第１導電型とは異なる第２導電型の導電性不純物濃度が１×１０２０ｃｍ−３以上５×１０２１ｃｍ−３以下である。
【００１５】
このようにすれば、ｐ＋領域２５に接触するようにオーミック電極であるソース電極１１を形成した場合に、当該ソース電極１１とｐ＋領域２５との接触抵抗を実用上問題無い程度に低くできる。さらに、転位密度が上述のような値に低減された基板２を用いることにより、基板２や当該基板上に形成されるエピタキシャル層などにおいてリークパスとなり得る欠陥の密度を十分低減できる。このため、半導体装置１の耐圧特性を良好なものとすることができる。
【００１６】
なお、基板２の転位密度の測定は、基板２の表面をＫＯＨなどの薬液を用いてエッチングし、当該エッチングによって形成されるエッチピット数を計測することにより測定できる。また、ｐ＋領域２５における導電性不純物の濃度は、たとえばＳＩＭＳ（Secondary Ionization Mass Spectrometer）などを用いて測定できる。
【００１７】
次に、図１に示した半導体装置１の動作について説明する。図１を参照して、ゲート電極１０に閾値以下の電圧を与えた状態、すなわちオフ状態では、ゲート絶縁膜としての酸化膜２６の直下に位置するｐ領域２３と導電型がｎ型である耐圧保持層２２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１０に正の電圧を印加していくと、ｐ領域２３の酸化膜２６と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ＋領域２４と耐圧保持層２２とが電気的に接続され、ソース電極１１とドレイン電極１２との間に電流が流れる。
【００１８】
次に、図１に示した半導体装置１の製造方法を説明する。図２は、図１に示した半導体装置の製造方法を説明するためのフローチャートである。図２を参照して、本発明による半導体装置の実施の形態１の製造方法を説明する。
【００１９】
まず、図２に示すように、基板準備工程（Ｓ１０）を実施する。この工程においては、具体的には（０００１）面の＜１１−２０＞方向におけるオフ角度が８度である炭化ケイ素基板を準備する。当該炭化ケイ素基板の導電型はｎ型である。このような基板２（図１参照）は、たとえば（０００１）面を主表面とするＳｉＣインゴットから上述したオフ角となるように基板を切り出すといった手法により得ることができる。
【００２０】
次に、バッファ層形成工程（Ｓ２０）を実施する。具体的には、バッファ層として導電型がｎ型の炭化ケイ素からなるエピタキシャル層を形成する。なお、このバッファ層形成工程（Ｓ２０）は実施せず、上記工程（Ｓ１０）に続いて後述するエピタキシャル層形成工程（Ｓ３０）を実施してもよい。
【００２１】
次にエピタキシャル層形成工程（Ｓ３０）を実施する。具体的には、バッファ層２１上に耐圧保持層２２を形成する。この耐圧保持層２２としては、導電型がｎ型の炭化ケイ素からなる層をエピタキシャル成長法によって形成する。このエピタキシャル層形成工程（Ｓ３０）においては、原料ガスとしてたとえばＳｉＨ4ガスおよびＣ3Ｈ8ガスを用いることができる。
【００２２】
次に、注入工程（Ｓ４０）を実施する。具体的には、フォトリソグラフィおよびエッチングを用いて形成した酸化膜をマスクとして用いて、導電型がｐ型の不純物を耐圧保持層２２に注入する。このようにして、ｐ領域２３（図１参照）を形成する。また、上述した注入工程において用いた酸化膜を除去した後、再度新たなパターンを有する酸化膜を、フォトリソグラフィおよびエッチングを用いて形成する。そして、当該酸化膜をマスクとして用いて、ｎ型の導電性不純物を所定の領域に注入することにより、ｎ+領域２４（図１参照）を形成する。また、同様の手法により、導電型がｐ型の導電性不純物を注入することにより、ｐ+領域２５を形成する。
【００２３】
上述のような注入工程（Ｓ４０）の後、活性化熱処理を行なう。この活性化熱処理の処理条件としては、たとえばアルゴンガスを雰囲気ガスとして用いて、加熱温度を１７００℃、加熱時間を３０分とした条件を用いることができる。
【００２４】
次に、図２に示すようにゲート絶縁膜形成工程（Ｓ５０）を実施する。具体的には、耐圧保持層２２、ｐ領域２３、ｎ+領域２４、ｐ+領域２５上を覆うように酸化膜２６（図１参照）となるべき酸化膜を形成する。このゲート絶縁膜となるべき酸化膜を形成する方法としては、たとえばドライ酸化（熱酸化）を行なってもよい。このドライ酸化の条件としては、たとえば酸素含有雰囲気中で加熱温度を１２００℃、加熱時間を３０分といった条件を用いることができる。
【００２５】
次に、電極形成工程（Ｓ６０）を実施する。具体的には、上記酸化膜上にフォトリソグラフィを用いてパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いて、ｎ+領域２４およびｐ+領域２５上に位置する酸化膜の部分をエッチングにより除去する。この後、レジスト膜上および当該酸化膜において形成された開口部内部においてｎ+領域２４およびｐ+領域２５と接触するように金属などからなる導電体膜を形成する。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。
【００２６】
ここで、導電体膜の材料としては、たとえばニッケル（Ｎｉ）を用いることができる。また、当該材料として、チタン（Ｔｉ）、アルミニウム（Ａｌ）およびこれらの金属にシリコン（Ｓｉ）を含有した材料を用いてもよい。この結果、図１に示すように、ソース電極１１を得ることができる。また、基板２の裏面上にドレイン電極１２（図１参照）を形成する。なお、ここでアロイ化のための熱処理を行なうことが好ましい。具体的には、たとえば雰囲気ガスとして不活性ガスであるアルゴン（Ａｒ）を用い加熱温度を９５０℃、加熱時間を２分といった熱処理（アロイ化処理）を行なってもよい。
【００２７】
その後、ソース電極１１上に上部ソース電極２７（図１参照）を形成する。また、このとき一方のｎ+領域２４上から他方のｎ+領域２４上まで延在するように、酸化膜２６上にゲート電極１０を形成する。このようにして、図１に示す半導体装置を得ることができる。
【００２８】
（実施の形態２）
図３は、本発明による半導体装置の実施の形態２を示す断面模式図である。図３を参照して、本発明による半導体装置の実施の形態２を説明する。
【００２９】
図３を参照して、本発明による半導体装置１は炭化珪素半導体装置の一例である横型構造のＪＦＥＴであって、炭化ケイ素（ＳｉＣ）からなり、導電型がｎ型である基板２と、第１のｐ型層３２と、ｎ型層３３と、第２のｐ型層３４と、ソース領域３５と、ゲート領域３６と、ドレイン領域３７と、酸化膜３８と、コンタクト電極３９と、上部ソース電極２７と、上部ゲート電極２８と上部ドレイン電極２９と、電位保持領域４３とを備える。第１のｐ型層３２は基板２の上部表面上に形成されている。第１のｐ型層３２の厚みはたとえば１０μｍとすることができる。また、第１のｐ型層３２におけるｐ型の導電性不純物の濃度はたとえば１×１０１６ｃｍ−３とすることができる。ｎ型層３３は、第１のｐ型層３２上に形成されている。ｎ型層３３の厚みはたとえば０．４μｍとすることができる。また、ｎ型層３３におけるｎ型の導電性不純物の濃度はたとえば２×１０１７ｃｍ−３とすることができる。第２のｐ型層３４はｎ型層３３上に形成されている。第２のｐ型層３４の厚みはたとえば０．３μｍとすることができる。また、第２のｐ型層３４におけるｐ型の導電性不純物の濃度はたとえば２×１０１７ｃｍ−３とすることができる。上述したｐ型層およびｎ型層はそれぞれ導電型がｐ型およびｎ型である炭化ケイ素からなる。
【００３０】
第２のｐ型層３４およびｎ型層３３には、ｎ型層３３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含むソース領域３５およびドレイン領域３７が形成される。また、第２のｐ型層３４およびｎ型層３３には、上述したソース領域３５およびドレイン領域３７に挟まれるように、第１のｐ型層３２および第２のｐ型層３４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含むゲート領域３６が形成される。このように、ソース領域３５、ゲート領域３６およびドレイン領域３７は、それぞれ第２のｐ型層３４を貫通してｎ型層３３にまで到達するように形成されている。また、ソース領域３５、ゲート領域３６およびドレイン領域３７の底部は、第１のｐ型層３２の上部表面（第１のｐ型層３２とｎ型層３３との境界部）から間隔を隔てて配置されている。
【００３１】
また、ソース領域３５から見てゲート領域３６とは反対側には、第２のｐ型層３４の上部表面３４Ａ（ｎ型層３３に面する表面とは反対側の主面）から第２のｐ型層３４を貫通してｎ型層３３にまで到達するように溝部４１が形成されている。溝部４１の底壁は、第１のｐ型層３２とｎ型層３３との界面から間隔を隔てて、ｎ型層３３の内部に配置されている。また、溝部４１の底壁からｎ型層３３を貫通し、第１のｐ型層３２に至るように、第１のｐ型層３２および第２のｐ型層３４よりも高濃度のｐ型不純物を含む電位保持領域４３が形成されている。この電位保持領域４３の底部は、ｎ型である基板２の上部表面（基板２と第１のｐ型層３２との境界部）から間隔を隔てて配置されている。
【００３２】
ソース領域３５、ゲート領域３６、ドレイン領域３７、および電位保持領域４３のそれぞれの上部表面に接触するように、コンタクト電極３９が形成されている。コンタクト電極３９は、ソース領域３５、ゲート領域３６、ドレイン領域３７および電位保持領域４３とオーミック接触可能な材料からなる。コンタクト電極１９の材料として、たとえばＮｉを用いることができる。また、コンタクト電極１９は、Ｔｉ、Ａｌ、あるいはこれらの金属のシリサイドから構成されていてもよい。
【００３３】
隣接するコンタクト電極３９の間には、酸化膜３８が形成されている。すなわち、絶縁層としての酸化膜３８は、第２のｐ型層３４の上部表面、溝部４１の底壁および側壁において、コンタクト電極３９が形成されている領域以外の領域全体を覆うように形成されている。この結果、隣接するコンタクト電極１９同士は絶縁された状態になる。
【００３４】
ソース領域３５、ゲート領域３６およびドレイン領域３７上に位置するコンタクト電極３９の上部表面上に接触するように、それぞれ上部ソース電極２７、上部ゲート電極２８、上部ドレイン電極２９が形成されている。この結果、上部ソース電極２７、上部ゲート電極２８、上部ドレイン電極２９は、コンタクト電極３９を介して、それぞれソース領域３５、ゲート領域３６およびドレイン領域３７と電気的に接続される。また、上部ソース電極２７は、ソース領域３５上のコンタクト電極１９の上部表面上から、電位保持領域４３上のコンタクト電極１９の上部表面上にまで延在するように形成されている。この結果、電位保持領域４３上のコンタクト電極３９は、ソース領域３５上のコンタクト電極３９と同電位に保持される。上部ソース電極２７、上部ゲート電極２８、上部ドレイン電極２９は、たとえばＡｌなどの導電体により構成される。
【００３５】
図３に示した半導体装置１は、基板２と不純物層としてのゲート領域３６とを備える。基板２は炭化珪素からなり、転位密度が５×１０３ｃｍ−２以下であって、導電型は第１導電型（ｎ型）である。不純物層であるゲート領域３６は、基板２上に形成され、ｎ型とは異なる第２導電型（ｐ型）の導電性不純物濃度が１×１０２０ｃｍ−３以上５×１０２１ｃｍ−３以下である。
【００３６】
このようにすれば、実施の形態１に示した半導体装置１と同様に、不純物層であるゲート領域３６に接触するようにオーミック電極であるコンタクト電極３９を形成した場合に、当該コンタクト電極３９とゲート領域３６との接触抵抗を実用上問題無い程度に低くできる。さらに、転位密度が上述のような値に低減された基板２を用いることにより、基板２や当該基板上に形成されるエピタキシャル層（第１のｐ型層３２、ｎ型層３３、第２のｐ型層３４）においてリークパスとなり得る欠陥の密度を十分低減できる。このため、半導体装置１の耐圧特性を良好なものとすることができる。
【００３７】
次に、半導体装置１の動作について簡単に説明する。図３を参照して、上部ゲート電極２８に印加される電圧が０Ｖの状態では、ｎ型層３３においてゲート領域３６とドレイン領域３７とで挟まれた領域および当該挟まれた領域と第１のｐ型層３２とで挟まれた領域（ドリフト領域）、ならびにゲート領域３６と第１のｐ型層３２とで挟まれた領域（チャネル領域）は空乏化されていない。このため、ソース領域３５とドレイン領域３７とはｎ型層３３を介して電気的に接続された状態となっている。そのため、ソース領域３５からドレイン領域３７に向かって電子が移動することにより電流が流れる。
【００３８】
一方、上部ゲート電極２８に負の電圧を印加していくと、上述したチャネル領域およびドリフト領域の空乏化が進行する。この結果、ソース領域３５とドレイン領域３７とは電気的に遮断された状態となる。そのため、ソース領域３５からドレイン領域３７に向かって電子が移動することができず、電流は流れない。
【００３９】
次に、図３に示した半導体装置の製造方法について説明する。図４は、図３に示した半導体装置の製造方法を説明するためのフローチャートである。図４を参照して、本発明による半導体装置の実施の形態２の製造方法を説明する。
【００４０】
図４に示すように、図３に示した半導体装置１の製造方法においては、まず基板準備工程（Ｓ１０）を実施する。具体的には、図２に示した工程（Ｓ１０）と同様に、導電型がｎ型であって転位密度が５×１０3ｃｍ-2以下となっている炭化ケイ素からなる基板２を準備する。
【００４１】
次に、図４に示すように、エピタキシャル層形成工程（Ｓ３０）を実施する。具体的には、上述した工程（Ｓ１０）において準備された基板２の一方の主表面上にたとえば気相エピタキシャル成長法を用いて炭化ケイ素からなる第１のｐ型層３２、ｎ型層３３、および第２のｐ型層３４を順次形成する。気相エピタキシャル成長法において、たとえば材料ガスとしてシラン（ＳｉＨ4）ガスおよびプロパン（Ｃ3Ｈ8）ガスを用いることができる。また、このときキャリアガスとしてはたとえば水素（Ｈ2）ガスを用いることもできる。また、ｐ型層を形成するために、導電型がｐ型の不純物を導入するｐ型不純物源としては、たとえばジボラン（Ｂ2Ｈ6）やトリメチルアルミニウム（ＴＭＡ）を用いることができる。また、ｎ型層を形成するために用いるｎ型不純物源としては、たとえば窒素（Ｎ2）ガスを用いることができる。
【００４２】
次に上述のようにして形成した第２のｐ型層３４およびｎ型層３３に溝部を形成する。具体的には、第２のｐ型層３４の上部表面３４Ａから第２のｐ型層３４を貫通してｎ型層３３に到達するように、たとえばドライエッチングを用いて溝部４１を形成する。この溝部４１の形成工程においては、たとえば溝部４１を形成するべき位置に開口部を有するマスク層を第２のｐ型層３４の上部表面３４Ａ上に形成し、当該マスク層をマスクとして用いてＳＦ6ガスを用いたドライエッチングを行なってもよい。
【００４３】
次に、図４に示すように注入工程（Ｓ４０）を実施する。具体的には、まず第１イオン注入工程として、高濃度のｎ型不純物を含む領域であるソース領域３５およびドレイン領域３７を形成する。具体的には、まず第２のｐ型層３４の上部表面３４Ａ上および溝部４１の内壁にレジストを塗布した後、露光および現像処理を行なうことにより（フォトリソグラフィにより）、所望のソース領域３５およびドレイン領域３７の形状に応じた領域に開口を有するレジスト膜を形成する。そして、このレジスト膜をマスクとして用いて、リン（Ｐ）あるいは窒素（Ｎ）などのｎ型不純物がイオン注入法により第２のｐ型層３４およびｎ型層３３に注入される。これにより、ソース領域３５およびドレイン領域３７が形成される。
【００４４】
次に、注入工程（Ｓ４０）として、第２イオン注入工程を実施する。具体的には、上述した第１イオン注入工程と同様に、所望のゲート領域３６および電位保持領域４３の平面形状に応じた領域に開口を有するレジスト膜がフォトリソグラフィ法を用いて形成される。そして、このレジスト膜をマスクとして用いて、アルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型不純物がイオン注入法により第２のｐ型層３４、ｎ型層３３および第１のｐ型層３２の所定領域に導入される。この結果、ゲート領域３６および電位保持領域４３が形成される。
【００４５】
次に、注入したｎ型不純物またはｐ型不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、上述した注入工程（Ｓ４０）において用いられたレジスト膜を除去した後、イオンが注入された第２のｐ型層３４、ｎ型層３３および第１のｐ型層３２を加熱する。この結果、上述したイオン注入によって導入された不純物が活性化される。当該活性化アニール処理としては、たとえばアルゴンガスを雰囲気として用いて、加熱温度を１７００℃程度にし、保持時間を３０分程度とする熱処理を行なってもよい。
【００４６】
次に、図４に示すように、絶縁膜形成工程（Ｓ７０）を実施する。この工程（Ｓ７０）においては、上述した工程を実施することにより所定のイオン注入層が形成された第２のｐ型層３４、ｎ型層３３および第１のｐ型層３２が形成された基板２の表面が熱酸化される。これにより、二酸化ケイ素（ＳｉＯ2）からなる酸化膜３８が、第２のｐ型層３４の上部表面３４Ａおよび溝部４１の内壁を覆うように形成される。
【００４７】
次に、図４に示すように電極形成工程（Ｓ６０）を実施する。具体的には、ソース領域３５、ゲート領域３６、ドレイン領域３７および電位保持領域４３のそれぞれの上部表面に接触するように、コンタクト電極３９を形成する。コンタクト電極３９の形成方法としては、まず形成すべきコンタクト電極３９の平面形状に応じた領域に、フォトリソグラフィ法を用いて開口パターンを有するレジスト膜を形成する。そして、このレジスト膜をマスクとして用いて、たとえば反応性イオンエッチング（ＲＩＥ）によりソース領域３５、ゲート領域３６、ドレイン領域３７および電位保持領域４３上の酸化膜３８を部分的に除去する。その後、たとえばニッケル（Ｎｉ）を蒸着することにより、酸化膜３８が部分的に除去されることにより形成された開口部から露出するソース領域３５、ゲート領域３６、ドレイン領域３７および電位保持領域４３の上部表面およびレジスト膜の上部表面上に導電層（ニッケル膜）が形成される。その後、レジスト膜を除去することにより、レジスト膜上の導電体層が除去（リフトオフ）される。この結果、酸化膜３８の開口部から露出したソース領域３５、ゲート領域３６、ドレイン領域３７および電位保持領域４３の上部表面上に導電体層が残存する。その後、たとえば１０００℃程度に加熱する熱処理工程を実施することにより、上述した導電体層がシリサイド化する。この結果、ソース領域３５、ゲート領域３６、ドレイン領域３７および電位保持領域４３にオーミック接触可能なＮｉＳｉ(ニッケルシリサイド）からなるコンタクト電極３９が形成される。なお、コンタクト電極３９を構成する材料としてＴｉまたはＡｌ、あるいはこれらのシリサイドを用いてもよい。
【００４８】
その後、コンタクト電極３９上に上部ソース電極２７、上部ゲート電極２８および上部ドレイン電極２９を形成する。具体的には、酸化膜３８上に上部ソース電極２７、上部ゲート電極２８および上部ドレイン電極２９の平面形状と同じ開口パターンを有するレジスト膜を形成する。このレジスト膜の開口パターンの内部においてはコンタクト電極３９が露出している。そして、当該レジスト膜の上部表面および開口パターンの内部にアルミニウムなどの導電体膜を蒸着する。その後、レジスト膜とともにレジスト膜上の導電体膜を除去する（リフトオフ）。この結果、図３に示すような上部ソース電極２７、上部ゲート電極２８および上部ドレイン電極２９を形成することができる。このようにして、図３に示すような半導体装置を得ることができる。
【００４９】
ここで、上述した実施の形態１、２に示した半導体装置の好ましい変形例を説明する。
上記半導体装置１において、基板２の転位密度は1×１０３ｃｍ−２以下であってもよい。この場合、半導体装置１の耐圧特性をより向上させることができる。
【００５０】
上記半導体装置１において、基板２の螺旋転位密度は１ｃｍ−２以下であってもよい。ここで、基板２中の螺旋転位は耐圧特性の劣化を招く（アバランシェ破壊電圧を低下させる要因となる）ため、特にその密度を低減することが有効である。ここで、基板２の螺旋転位密度の上限を１ｃｍ−２としたのは、螺旋転位密度がこの値を超えると、耐圧が劣化する場合があるためである。
【００５１】
上記半導体装置１において、基板２の螺旋転位密度は０．１ｃｍ−２以下であってもよい。この場合、半導体装置１の耐圧特性をより向上させることができる。ここで、基板２の螺旋転位密度のより好ましい上限を０．１ｃｍ−２としたのは、このようにすれば確実に耐圧の向上を実現できるからである。
【００５２】
上記半導体装置１では、不純物層としてのｐ+領域２５またはゲート領域３６における第２導電型（ｐ型）の導電性不純物濃度が４×１０２０ｃｍ−３以上５×１０２１ｃｍ−３以下であってもよい。この場合、不純物層に接触するようにオーミック電極としてのソース電極１１またはコンタクト電極３９を形成したときに、当該ソース電極１１とｐ＋領域２５との間、またはコンタクト電極３９とゲート領域３６との間の接触抵抗をより低減することができる。ここで、導電性不純物濃度のより好ましい下限を４×１０２０ｃｍ−３としたのは、接触抵抗をより低減できるから、という理由による。また、導電性不純物濃度のより好ましい上限を５×１０２１ｃｍ−３としたのは、これ以上導電性不純物を導入すると、不純物層の結晶性が低下し、炭化珪素半導体装置の特性が劣化するからである。
【００５３】
上記半導体装置１において、不純物層（ｐ+領域２５）に接触するように形成されるオーミック電極（ソース電極１１）と、基板２に接触するように形成される他のオーミック電極（ドレイン電極１２）とを備えていてもよい。ソース電極１１とドレイン電極１２とは同じ材料により構成されてもよい。この場合、上記ソース電極１１とドレイン電極１２とを同じ材料を用いて形成できるので、当該ソース電極１１およびドレイン電極１２を同時または連続して形成することができる。このため、ソース電極１１およびドレイン電極１２を互いに異なる材料により構成する場合より、半導体装置１の製造プロセスを簡略化できる。
【００５４】
上記半導体装置１において、ソース電極１１およびドレイン電極１２を構成する材料はニッケル（Ｎｉ）を含んでいてもよい。この場合、互いに導電型の異なる不純物層（ｐ＋領域２５）と基板２とにそれぞれ接触するソース電極１１およびドレイン電極１２を、ニッケルを含む材料により形成することで、同じ材料を用いて、不純物層（ｐ＋領域２５）と基板２との両方についてオーミック接触した電極（ソース電極１１およびドレイン電極１２）を形成することができる。
【００５５】
上記半導体装置１において、ソース電極１１およびドレイン電極１２を構成する材料は、チタン（Ｔｉ）とアルミニウム（Ａｌ）とを含んでいてもよい。また、上記半導体装置１において、ソース電極１１およびドレイン電極１２を構成する材料はチタンとアルミニウムに加えてシリコン（Ｓｉ）を含んでいてもよい。この場合、同じ材料を用いて、互いに導電型の異なる不純物層（ｐ＋領域２５）と基板２とにそれぞれオーミック接触する電極（ソース電極１１およびドレイン電極１２）を形成することができる。
【００５６】
上記半導体装置１において、上記ソース電極１１およびドレイン電極１２、あるいはコンタクト電極３９を構成する材料は、チタン、アルミニウム、シリコンの積層構造を用いてもよい。この場合、たとえばチタンの厚みを０ｎｍ以上４０ｎｍ以下、アルミニウムの厚みを２０ｎｍ以上１００ｎｍ以下、シリコンの厚みを１０ｎｍ以上５０ｎｍ以下とすることができる。またより好ましくは、チタンの厚みを５ｎｍ以上３０ｎｍ以下、アルミニウムの厚みを３０ｎｍ以上７０ｎｍ以下、シリコンの厚みを１５ｎｍ以上３５ｎｍ以下とすることができる。
【００５７】
（実施例１）
本発明の効果を確認するため、以下のような実験を行なった。
【００５８】
（試料）
発明例の試料：
図５は、実験のために作成した発明例の試料を示す断面模式図である。図５を参照して、実施例において作製した発明例の試料の構造を説明する。
【００５９】
図５に示すように、発明例の試料である素子では、基板２の主表面上にバッファ層２１を形成している。このバッファ層２１上にはｎ-型層５２が形成されている。このｎ-型層５２上にはｐ型層５３が形成されている。ｐ型層５３上にはｐ+型層５４が形成されている。このｐ+型層５４の上部表面上にはオーミック電極５５が形成されている。オーミック電極５５の上部表面上にはアルミニウムからなる電極５６が形成されている。そして、オーミック電極５５の端面から基板２の上部表面にまで到達するように、素子の側面上には酸化膜からなる絶縁膜５７が形成されている。また、基板２の裏面（バッファ層５１が形成された側の表面とは反対側の裏面）には裏面電極５８が形成されている。
【００６０】
基板２としては、炭化ケイ素からなり、（０００１）面の＜１１−２０＞方向におけるオフ角度が８度となった基板を準備した。基板２の転位密度は１×１０３ｃｍ−２であった。また、バッファ層２１におけるｎ型の導電性不純物の濃度は５×１０17ｃｍ-3である。ｎ型の導電性不純物としては窒素を用いた。また、バッファ層２１の厚みは０．５μｍとした。
【００６１】
また、ｎ-型層５２における導電型がｎ型の導電性不純物の濃度は５×１０15ｃｍ-3とし、その厚みは２．２μｍとした。なお、ｎ-型層５２における導電型がｎ型の導電性不純物としては上述したバッファ層２１と同様の元素を用いた。またｐ型層５３およびｐ+型層５４における導電性不純物の濃度プロファイルは図６に示すようになっている。ここで、図６は、図５に示した半導体装置のｐ+型層５４およびｐ型層５３における最表面からの深さ方向での導電性不純物の濃度分布を示すグラフである。
【００６２】
図６を参照して、横軸はｐ+型層５４の上部表面から基板２に向かう方向での深さ（単位：μｍ）を示しており、縦軸はｐ型を示す導電性不純物の濃度を示している。図６からもわかるように、ｐ+型層５４の厚みは約０．１μｍ程度であり、その導電性不純物濃度はおよそ３×１０20ｃｍ-3程度である。また、ｐ型層５３は、その厚みがおよそ０．８μｍ程度であり、図６に示すような導電性不純物の濃度分布を有している。また、図５に示した半導体装置の平面形状は円形状であって直径が５００μｍである。
【００６３】
比較例の試料：
比較例の試料として、構造は同様であるが、基板２における転位密度が１×１０4ｃｍ-2という基板を用いた。そして、他の構造は図５に示した発明例の試料と同様の構造とした。
【００６４】
比較例２の試料：
比較例２の試料も、図５に示した半導体装置と同様の構造を備えるが、基板２における転位密度とｐ+型層５４における導電性不純物の濃度が発明例の試料とは異なっている。具体的には、比較例２の半導体装置を構成する基板２における転位密度は１×１０4ｃｍ-2とした。また、ｐ+型層５４における導電性不純物の濃度を５×１０19ｃｍ-3とした。
【００６５】
（測定）
上述した発明例および比較例１、２の試料について、オーミック電極５５とｐ+型層５４との接触抵抗および形成した試料での逆方向の電流電圧特性を測定した。接触抵抗の測定方法としては、ＴＬＭ（Transmission Line Model）法を用いた。また、逆方向の電流電圧特性の測定方法としては、カーブトレーサによる電流電圧特性測定という方法を用いた。
【００６６】
（結果）
発明例の測定結果を図７に示す。図７は、本発明の発明例の試料についての逆方向電流電圧特性を示すグラフである。図７において縦軸は電流（μＡ）を示し、横軸が電圧（Ｖ）を示している。縦軸の１マスは１０μＡであり、横軸の１マスは１００Ｖを示す。なお、図７のグラフにおいては、右上の角が原点となっている。
【００６７】
図７からわかるように、発明例の試料においては約４５０Ｖ程度でアバランシェ破壊を示した。このデータは当該試料がほぼ理想耐圧を示したことを意味する。また、発明例の試料におけるオーミック電極５５とｐ+型層５４との接触抵抗は２×１０-3Ωｃｍ-2であった。
【００６８】
次に、比較例１の測定結果を図８に示す。図８は、比較例１の試料についての逆方向電流電圧特性を示すグラフである。図８のグラフにおける縦軸および横軸は図７に示したグラフと同様である。ただし、図８の横軸においては、１マスが１０Ｖを示している。図８からもわかるように、比較例１の試料では比較的低い電圧（ほぼ２５Ｖ程度）からリーク電流が検出された。また、オーミック電極５５の接触抵抗は２×１０-3Ωｃｍ-2であった。このオーミック電極の接触抵抗自体は、上述した発明例の試料におけるオーミック電極の接触抵抗とほぼ同等であった。
【００６９】
比較例２の試料については、逆方向での電流電圧特性は比較例１の試料と同様であり、比較的低い電圧からリーク電流が検出された。さらに、比較例２の試料においては、オーミック電極の接触抵抗は２×１０-2Ωｃｍ-2と、実施例２や比較例１の試料よりも大きな接触抵抗を示していた。
【００７０】
（実施例２）
本発明における基板の転位密度と耐圧との関係を確認するため、以下のような実験を行なった。
【００７１】
（試料）
測定用の試料として、実施例１と同様に図５に示した構造の試料を準備した。なお、ここでは転位密度の異なる基板２(転位密度が１×１０３ｃｍ−２〜１×１０５ｃｍ−２に分布する８種類の基板）を用いて試料を作成した。なお、各試料ともｐ+型層５４における導電性不純物の濃度を４×１０２０ｃｍ-3とした。他の構造は実施例１における試料と同様である。
【００７２】
（測定）
実施例１と同様の方法により、各試料について逆方向の電流電圧特性を測定した。そして、流れた電流（リーク電流）が１０μＡを超えたときの電圧を耐圧と定義し、各試料について耐圧の値を決定した。
【００７３】
（結果）
測定結果を図９に示す。図９は、実施例２における測定結果を示すグラフである。図９を参照して、横軸は各試料の基板の転位密度（単位：ｃｍ−２）を示し、縦軸は耐圧（単位：Ｖ）を示している。図９から分かるように、基板の転位密度が５×１０３ｃｍ−２程度以下であれば十分高い耐圧を示しているが、転位密度が１×１０４ｃｍ−２を超えると耐圧が５０Ｖ以下と極めて低くなっていることがわかる。このため、基板の転位密度は５×１０３ｃｍ−２とすればよいことが分かる。
【００７４】
（実施例３）
本発明における、オーミック電極が接触するように形成される不純物層の導電性不純物濃度とオーミック電極の接触抵抗との関係を確認するため、以下のような実験を行なった。
【００７５】
（試料）
測定用の試料として、実施例１の発明例と同様に図５に示した構造の試料を準備した。なお、ここでは本発明の不純物層に対応するｐ+型層５４の不純物濃度を変更した試料（ｐ+型層５４の不純物濃度が１×１０１９ｃｍ-3〜５×１０２０ｃｍ-3に分布する５種類の試料）を作成した。なお、他の構造は実施例１における発明例の試料と同様である。
【００７６】
（測定）
実施例１と同様の方法により、各試料についてオーミック電極５５とｐ+型層５４との接触抵抗を測定した。
【００７７】
（結果）
測定結果を図１０に示す。図１０は、実施例３における測定結果を示すグラフである。図１０を参照して、横軸は各試料のｐ+型層の不純物濃度（単位：ｃｍ-3）を示し、縦軸は接触抵抗（接触抵抗率とも言う）（単位：Ωｃｍ-2）を示している。
【００７８】
図１０から分かるように、ｐ+型層５４の不純物濃度が高くなれば接触抵抗が低減することが分かる。そして、接触抵抗の許容最大値を１×１０−２Ωｃｍ-2と規定すると、ｐ+型層５４の不純物濃度を１×１０２０ｃｍ−３以上とすることで、接触抵抗を許容範囲に収める（十分低い値とする）ことが可能であることがわかる。
【００７９】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００８０】
【図１】本発明による半導体装置の実施の形態１を示す断面模式図である。
【図２】図１に示した半導体装置の製造方法を説明するためのフローチャートである。
【図３】本発明による半導体装置の実施の形態２を示す断面模式図である。
【図４】図３に示した半導体装置の製造方法を説明するためのフローチャートである。
【図５】実験のために作成した発明例の試料を示す断面模式図である。
【図６】図５に示した半導体装置のｐ+型層およびｐ型層における最表面からの深さ方向での導電性不純物の濃度分布を示すグラフである。
【図７】本発明の発明例の試料についての逆方向電流電圧特性を示すグラフである。
【図８】比較例１の試料についての逆方向電流電圧特性を示すグラフである。
【図９】実施例２における測定結果を示すグラフである。
【図１０】実施例３における測定結果を示すグラフである。
【符号の説明】
【００８１】
１ 半導体装置、２ 基板、１０ ゲート電極、１１ ソース電極、１２ ドレイン電極、１９ コンタクト電極、２１，５１ バッファ層、２２ 耐圧保持層、２３ ｐ領域、２４ ｎ＋領域、２５ ｐ＋領域、２６，３８ 酸化膜、２７ 上部ソース電極、２８ 上部ゲート電極、２９ 上部ドレイン電極、３２ 第１のｐ型層、３３ ｎ型層、３４ 第２のｐ型層、３４Ａ 上部表面、３５ ソース領域、３６ ゲート領域、３７ ドレイン領域、３９ コンタクト電極、４１ 溝部、４３ 電位保持領域、５２ ｎ−型層、５３ ｐ型層、５４ ｐ＋型層、５５ オーミック電極、５６ 電極、５７ 絶縁膜、５８ 裏面電極。
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置に関し、より特定的には、オーミック電極を備える炭化珪素半導体装置に関する。
【背景技術】
【０００２】
従来、炭化珪素（ＳｉＣ）を用いたＦＥＴ（電界効果トランジスタ）などの炭化珪素半導体装置が知られている（たとえば、半導体ＳｉＣ技術と応用第１９１頁（非特許文献１）参照）。たとえば、ＳｉＣを用いたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）は、ユニポーラ素子でありながら、Ｓｉを用いた素子ではＧＴＯ（Gate Turn-Off thyristor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのバイポーラトランジスタ素子でのみ実現されている高い耐圧（たとえば１ｋＶ以上）を実現可能であることから、高耐圧、低損失かつ高速スイッチングが可能な素子として期待されている。なお、Ｓｉを用いたパワーデバイスとしてのＭＯＳＦＥＴでは、ＤＭＯＳＦＥＴ（Double-Diffused-MOSFET）構造が広く採用されているが、ＳｉＣを用いたＭＯＳＦＥＴの場合、選択的な導電性不純物のドーピングをイオン注入により実施するため、そのようなイオン注入により導電性不純物を注入したＭＯＳＦＥＴはＤｉＭＯＳＦＥＴ（Double-Implanted MOSFET）と呼ばれている。
【非特許文献１】半導体ＳｉＣ技術と応用、日本、日刊工業新聞社、２００３年３月３１日、ｐ．１９１
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したＭＯＳＦＥＴにおいては、たとえば導電性がｎ型のＳｉＣ基板の表面上に、ＳｉＣからなるエピタキシャル層を形成し、当該エピタキシャル層に導電型がｐ型の導電性不純物をイオン注入することによりｐ型領域を形成する。当該ｐ型領域に接触するようにｐ型のオーミック電極が形成される。
【０００４】
ここで、ｐ型領域とオーミック電極との接触抵抗を低減するために、ｐ型領域でのｐ型導電性不純物の濃度を高くする（つまり当該導電性不純物の注入量を多くする）ことが考えられる。しかし、この場合ｐ型領域においてイオン注入に起因する欠陥が多く形成される。このような欠陥は電流のリークパスとして作用するため、ＭＯＳＦＥＴの耐圧性能が劣化することになっていた。つまり、ＳｉＣを用いた半導体装置において、オーミック電極と不純物領域との接触抵抗を低減すると同時に高い耐圧特性を実現することは従来難しかった。
【０００５】
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、オーミック電極の接触抵抗を低減するとともに高い耐圧特性を実現することが可能な炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に従った炭化珪素半導体装置は、基板と不純物層とを備える。基板は炭化珪素からなり、転位密度が５×１０３ｃｍ−２以下であって、導電型は第１導電型である。不純物層は、基板上に形成され、第１導電型とは異なる第２導電型の導電性不純物濃度が１×１０２０ｃｍ−３以上５×１０２１ｃｍ−３以下である。
【０００７】
このようにすれば、不純物層に接触するようにオーミック電極を形成した場合に、当該オーミック電極と不純物層との接触抵抗を実用上問題無い程度に低くできるとともに、転位密度が上述のような値に低減された基板を用いることにより、基板や当該基板上に形成される不純物層においてリークパスとなり得る欠陥の密度を十分低減することになるので、炭化珪素半導体装置の耐圧特性を良好なものとすることができる。
【０００８】
なお、基板の転位密度を５×１０３ｃｍ−２以下としたのは、このようにすれば炭化珪素半導体装置の耐圧特性を良好に保つことが可能であるからである。また、不純物層における導電性不純物濃度の下限を１×１０２０ｃｍ−３としたのは、この値より導電性不純物濃度を下げると、不純物層に接触するようにオーミック電極を形成したときに当該オーミック電極と不純物層との接触抵抗を許容範囲を超えて大きくなるためである。また、不純物層における導電性不純物濃度の上限を５×１０２１ｃｍ−３としたのは、これ以上導電性不純物を導入すると、不純物層の結晶性が低下し、炭化珪素半導体装置の特性が劣化するからである。
【発明の効果】
【０００９】
このように、本発明によれば、オーミック電極の接触抵抗を問題ない程度に低減できると同時に、耐圧特性の良好な炭化珪素半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１１】
（実施の形態１）
図１は、本発明による半導体装置の実施の形態１を示す断面模式図である。図１を参照して、本発明の半導体装置の実施の形態１を説明する。
【００１２】
図１を参照して、本発明による半導体装置１は、炭化珪素半導体装置の一例である縦型ＤｉＭＯＳＦＥＴ（Double Implanted MOSFET）であって、基板２、バッファ層２１、耐圧保持層２２、ｐ領域２３、ｎ+領域２４、ｐ+領域２５、酸化膜２６、ソース電極１１および上部ソース電極２７、ゲート電極１０および基板２の裏面側に形成されたドレイン電極１２を備える。具体的には、導電型がｎ型の炭化ケイ素（ＳｉＣ）からなる基板２の表面上に、炭化ケイ素からなるバッファ層２１が形成されている。このバッファ層２１は導電型がｎ型であり、その厚みはたとえば０．５μｍであり、不純物濃度はたとえば５×１０１７ｃｍ−３である。また、このバッファ層２１上には耐圧保持層２２が形成されている。この耐圧保持層２２は、導電型がｎ型の炭化ケイ素からなり、たとえばその厚みはたとえば１０μｍである。また、耐圧保持層２２におけるｎ型の導電性不純物の濃度としては、たとえば５×１０１５ｃｍ-3という値を用いることができる。なお、上述したバッファ層２１を形成せず、基板２上に直接耐圧保持層２２を形成するようにしてもよい。
【００１３】
この耐圧保持層２２の表面には、導電型がｐ型であるｐ領域２３が互いに間隔を隔てて形成されている。ｐ領域２３におけるｐ型の導電性不純物の濃度としては、たとえば１×１０１７ｃｍ-3という値を用いることができる。ｐ領域２３の内部においては、ｐ領域２３の表面層にｎ+領域２４が形成されている。ｎ+領域２４におけるｎ型の導電性不純物の濃度としては、たとえば１×１０１９ｃｍ-3という値を用いることができる。また、このｎ+領域２４に隣接する位置には、ｐ+領域２５が形成されている。このｐ+領域２５におけるｐ型の導電性不純物の濃度としては、たとえば１×１０２０ｃｍ-3という値を用いることができる。一方のｐ領域２３におけるｎ+領域２４上から、ｐ領域２３、２つのｐ領域２３の間において露出する耐圧保持層２２、他方のｐ領域２３および当該他方のｐ領域２３におけるｎ+領域２４上にまで延在するように、酸化膜２６が形成されている。酸化膜２６上にはゲート電極１０が形成されている。また、ｎ+領域２４およびｐ+領域２５上にはソース電極１１が形成されている。このソース電極１１上には上部ソース電極２７が形成されている。そして、基板２において、バッファ層２１が形成された側の表面とは反対側の裏面に、ドレイン電極１２が形成されている。
【００１４】
ここで、上述した半導体装置１は、基板２と不純物層としてのｐ+領域２５とを備える。基板２は炭化珪素からなり、転位密度が５×１０３ｃｍ−２以下であって、導電型は第１導電型（ｎ型）である。ｐ＋領域２５は、基板上に形成され、前記第１導電型とは異なる第２導電型の導電性不純物濃度が１×１０２０ｃｍ−３以上５×１０２１ｃｍ−３以下である。
【００１５】
このようにすれば、ｐ＋領域２５に接触するようにオーミック電極であるソース電極１１を形成した場合に、当該ソース電極１１とｐ＋領域２５との接触抵抗を実用上問題無い程度に低くできる。さらに、転位密度が上述のような値に低減された基板２を用いることにより、基板２や当該基板上に形成されるエピタキシャル層などにおいてリークパスとなり得る欠陥の密度を十分低減できる。このため、半導体装置１の耐圧特性を良好なものとすることができる。
【００１６】
なお、基板２の転位密度の測定は、基板２の表面をＫＯＨなどの薬液を用いてエッチングし、当該エッチングによって形成されるエッチピット数を計測することにより測定できる。また、ｐ＋領域２５における導電性不純物の濃度は、たとえばＳＩＭＳ（Secondary Ionization Mass Spectrometer）などを用いて測定できる。
【００１７】
次に、図１に示した半導体装置１の動作について説明する。図１を参照して、ゲート電極１０に閾値以下の電圧を与えた状態、すなわちオフ状態では、ゲート絶縁膜としての酸化膜２６の直下に位置するｐ領域２３と導電型がｎ型である耐圧保持層２２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１０に正の電圧を印加していくと、ｐ領域２３の酸化膜２６と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ＋領域２４と耐圧保持層２２とが電気的に接続され、ソース電極１１とドレイン電極１２との間に電流が流れる。
【００１８】
次に、図１に示した半導体装置１の製造方法を説明する。図２は、図１に示した半導体装置の製造方法を説明するためのフローチャートである。図２を参照して、本発明による半導体装置の実施の形態１の製造方法を説明する。
【００１９】
まず、図２に示すように、基板準備工程（Ｓ１０）を実施する。この工程においては、具体的には（０００１）面の＜１１−２０＞方向におけるオフ角度が８度である炭化ケイ素基板を準備する。当該炭化ケイ素基板の導電型はｎ型である。このような基板２（図１参照）は、たとえば（０００１）面を主表面とするＳｉＣインゴットから上述したオフ角となるように基板を切り出すといった手法により得ることができる。
【００２０】
次に、バッファ層形成工程（Ｓ２０）を実施する。具体的には、バッファ層として導電型がｎ型の炭化ケイ素からなるエピタキシャル層を形成する。なお、このバッファ層形成工程（Ｓ２０）は実施せず、上記工程（Ｓ１０）に続いて後述するエピタキシャル層形成工程（Ｓ３０）を実施してもよい。
【００２１】
次にエピタキシャル層形成工程（Ｓ３０）を実施する。具体的には、バッファ層２１上に耐圧保持層２２を形成する。この耐圧保持層２２としては、導電型がｎ型の炭化ケイ素からなる層をエピタキシャル成長法によって形成する。このエピタキシャル層形成工程（Ｓ３０）においては、原料ガスとしてたとえばＳｉＨ4ガスおよびＣ3Ｈ8ガスを用いることができる。
【００２２】
次に、注入工程（Ｓ４０）を実施する。具体的には、フォトリソグラフィおよびエッチングを用いて形成した酸化膜をマスクとして用いて、導電型がｐ型の不純物を耐圧保持層２２に注入する。このようにして、ｐ領域２３（図１参照）を形成する。また、上述した注入工程において用いた酸化膜を除去した後、再度新たなパターンを有する酸化膜を、フォトリソグラフィおよびエッチングを用いて形成する。そして、当該酸化膜をマスクとして用いて、ｎ型の導電性不純物を所定の領域に注入することにより、ｎ+領域２４（図１参照）を形成する。また、同様の手法により、導電型がｐ型の導電性不純物を注入することにより、ｐ+領域２５を形成する。
【００２３】
上述のような注入工程（Ｓ４０）の後、活性化熱処理を行なう。この活性化熱処理の処理条件としては、たとえばアルゴンガスを雰囲気ガスとして用いて、加熱温度を１７００℃、加熱時間を３０分とした条件を用いることができる。
【００２４】
次に、図２に示すようにゲート絶縁膜形成工程（Ｓ５０）を実施する。具体的には、耐圧保持層２２、ｐ領域２３、ｎ+領域２４、ｐ+領域２５上を覆うように酸化膜２６（図１参照）となるべき酸化膜を形成する。このゲート絶縁膜となるべき酸化膜を形成する方法としては、たとえばドライ酸化（熱酸化）を行なってもよい。このドライ酸化の条件としては、たとえば酸素含有雰囲気中で加熱温度を１２００℃、加熱時間を３０分といった条件を用いることができる。
【００２５】
次に、電極形成工程（Ｓ６０）を実施する。具体的には、上記酸化膜上にフォトリソグラフィを用いてパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いて、ｎ+領域２４およびｐ+領域２５上に位置する酸化膜の部分をエッチングにより除去する。この後、レジスト膜上および当該酸化膜において形成された開口部内部においてｎ+領域２４およびｐ+領域２５と接触するように金属などからなる導電体膜を形成する。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。
【００２６】
ここで、導電体膜の材料としては、たとえばニッケル（Ｎｉ）を用いることができる。また、当該材料として、チタン（Ｔｉ）、アルミニウム（Ａｌ）およびこれらの金属にシリコン（Ｓｉ）を含有した材料を用いてもよい。この結果、図１に示すように、ソース電極１１を得ることができる。また、基板２の裏面上にドレイン電極１２（図１参照）を形成する。なお、ここでアロイ化のための熱処理を行なうことが好ましい。具体的には、たとえば雰囲気ガスとして不活性ガスであるアルゴン（Ａｒ）を用い加熱温度を９５０℃、加熱時間を２分といった熱処理（アロイ化処理）を行なってもよい。
【００２７】
その後、ソース電極１１上に上部ソース電極２７（図１参照）を形成する。また、このとき一方のｎ+領域２４上から他方のｎ+領域２４上まで延在するように、酸化膜２６上にゲート電極１０を形成する。このようにして、図１に示す半導体装置を得ることができる。
【００２８】
（実施の形態２）
図３は、本発明による半導体装置の実施の形態２を示す断面模式図である。図３を参照して、本発明による半導体装置の実施の形態２を説明する。
【００２９】
図３を参照して、本発明による半導体装置１は炭化珪素半導体装置の一例である横型構造のＪＦＥＴであって、炭化ケイ素（ＳｉＣ）からなり、導電型がｎ型である基板２と、第１のｐ型層３２と、ｎ型層３３と、第２のｐ型層３４と、ソース領域３５と、ゲート領域３６と、ドレイン領域３７と、酸化膜３８と、コンタクト電極３９と、上部ソース電極２７と、上部ゲート電極２８と上部ドレイン電極２９と、電位保持領域４３とを備える。第１のｐ型層３２は基板２の上部表面上に形成されている。第１のｐ型層３２の厚みはたとえば１０μｍとすることができる。また、第１のｐ型層３２におけるｐ型の導電性不純物の濃度はたとえば１×１０１６ｃｍ−３とすることができる。ｎ型層３３は、第１のｐ型層３２上に形成されている。ｎ型層３３の厚みはたとえば０．４μｍとすることができる。また、ｎ型層３３におけるｎ型の導電性不純物の濃度はたとえば２×１０１７ｃｍ−３とすることができる。第２のｐ型層３４はｎ型層３３上に形成されている。第２のｐ型層３４の厚みはたとえば０．３μｍとすることができる。また、第２のｐ型層３４におけるｐ型の導電性不純物の濃度はたとえば２×１０１７ｃｍ−３とすることができる。上述したｐ型層およびｎ型層はそれぞれ導電型がｐ型およびｎ型である炭化ケイ素からなる。
【００３０】
第２のｐ型層３４およびｎ型層３３には、ｎ型層３３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含むソース領域３５およびドレイン領域３７が形成される。また、第２のｐ型層３４およびｎ型層３３には、上述したソース領域３５およびドレイン領域３７に挟まれるように、第１のｐ型層３２および第２のｐ型層３４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含むゲート領域３６が形成される。このように、ソース領域３５、ゲート領域３６およびドレイン領域３７は、それぞれ第２のｐ型層３４を貫通してｎ型層３３にまで到達するように形成されている。また、ソース領域３５、ゲート領域３６およびドレイン領域３７の底部は、第１のｐ型層３２の上部表面（第１のｐ型層３２とｎ型層３３との境界部）から間隔を隔てて配置されている。
【００３１】
また、ソース領域３５から見てゲート領域３６とは反対側には、第２のｐ型層３４の上部表面３４Ａ（ｎ型層３３に面する表面とは反対側の主面）から第２のｐ型層３４を貫通してｎ型層３３にまで到達するように溝部４１が形成されている。溝部４１の底壁は、第１のｐ型層３２とｎ型層３３との界面から間隔を隔てて、ｎ型層３３の内部に配置されている。また、溝部４１の底壁からｎ型層３３を貫通し、第１のｐ型層３２に至るように、第１のｐ型層３２および第２のｐ型層３４よりも高濃度のｐ型不純物を含む電位保持領域４３が形成されている。この電位保持領域４３の底部は、ｎ型である基板２の上部表面（基板２と第１のｐ型層３２との境界部）から間隔を隔てて配置されている。
【００３２】
ソース領域３５、ゲート領域３６、ドレイン領域３７、および電位保持領域４３のそれぞれの上部表面に接触するように、コンタクト電極３９が形成されている。コンタクト電極３９は、ソース領域３５、ゲート領域３６、ドレイン領域３７および電位保持領域４３とオーミック接触可能な材料からなる。コンタクト電極１９の材料として、たとえばＮｉを用いることができる。また、コンタクト電極１９は、Ｔｉ、Ａｌ、あるいはこれらの金属のシリサイドから構成されていてもよい。
【００３３】
隣接するコンタクト電極３９の間には、酸化膜３８が形成されている。すなわち、絶縁層としての酸化膜３８は、第２のｐ型層３４の上部表面、溝部４１の底壁および側壁において、コンタクト電極３９が形成されている領域以外の領域全体を覆うように形成されている。この結果、隣接するコンタクト電極１９同士は絶縁された状態になる。
【００３４】
ソース領域３５、ゲート領域３６およびドレイン領域３７上に位置するコンタクト電極３９の上部表面上に接触するように、それぞれ上部ソース電極２７、上部ゲート電極２８、上部ドレイン電極２９が形成されている。この結果、上部ソース電極２７、上部ゲート電極２８、上部ドレイン電極２９は、コンタクト電極３９を介して、それぞれソース領域３５、ゲート領域３６およびドレイン領域３７と電気的に接続される。また、上部ソース電極２７は、ソース領域３５上のコンタクト電極１９の上部表面上から、電位保持領域４３上のコンタクト電極１９の上部表面上にまで延在するように形成されている。この結果、電位保持領域４３上のコンタクト電極３９は、ソース領域３５上のコンタクト電極３９と同電位に保持される。上部ソース電極２７、上部ゲート電極２８、上部ドレイン電極２９は、たとえばＡｌなどの導電体により構成される。
【００３５】
図３に示した半導体装置１は、基板２と不純物層としてのゲート領域３６とを備える。基板２は炭化珪素からなり、転位密度が５×１０３ｃｍ−２以下であって、導電型は第１導電型（ｎ型）である。不純物層であるゲート領域３６は、基板２上に形成され、ｎ型とは異なる第２導電型（ｐ型）の導電性不純物濃度が１×１０２０ｃｍ−３以上５×１０２１ｃｍ−３以下である。
【００３６】
このようにすれば、実施の形態１に示した半導体装置１と同様に、不純物層であるゲート領域３６に接触するようにオーミック電極であるコンタクト電極３９を形成した場合に、当該コンタクト電極３９とゲート領域３６との接触抵抗を実用上問題無い程度に低くできる。さらに、転位密度が上述のような値に低減された基板２を用いることにより、基板２や当該基板上に形成されるエピタキシャル層（第１のｐ型層３２、ｎ型層３３、第２のｐ型層３４）においてリークパスとなり得る欠陥の密度を十分低減できる。このため、半導体装置１の耐圧特性を良好なものとすることができる。
【００３７】
次に、半導体装置１の動作について簡単に説明する。図３を参照して、上部ゲート電極２８に印加される電圧が０Ｖの状態では、ｎ型層３３においてゲート領域３６とドレイン領域３７とで挟まれた領域および当該挟まれた領域と第１のｐ型層３２とで挟まれた領域（ドリフト領域）、ならびにゲート領域３６と第１のｐ型層３２とで挟まれた領域（チャネル領域）は空乏化されていない。このため、ソース領域３５とドレイン領域３７とはｎ型層３３を介して電気的に接続された状態となっている。そのため、ソース領域３５からドレイン領域３７に向かって電子が移動することにより電流が流れる。
【００３８】
一方、上部ゲート電極２８に負の電圧を印加していくと、上述したチャネル領域およびドリフト領域の空乏化が進行する。この結果、ソース領域３５とドレイン領域３７とは電気的に遮断された状態となる。そのため、ソース領域３５からドレイン領域３７に向かって電子が移動することができず、電流は流れない。
【００３９】
次に、図３に示した半導体装置の製造方法について説明する。図４は、図３に示した半導体装置の製造方法を説明するためのフローチャートである。図４を参照して、本発明による半導体装置の実施の形態２の製造方法を説明する。
【００４０】
図４に示すように、図３に示した半導体装置１の製造方法においては、まず基板準備工程（Ｓ１０）を実施する。具体的には、図２に示した工程（Ｓ１０）と同様に、導電型がｎ型であって転位密度が５×１０3ｃｍ-2以下となっている炭化ケイ素からなる基板２を準備する。
【００４１】
次に、図４に示すように、エピタキシャル層形成工程（Ｓ３０）を実施する。具体的には、上述した工程（Ｓ１０）において準備された基板２の一方の主表面上にたとえば気相エピタキシャル成長法を用いて炭化ケイ素からなる第１のｐ型層３２、ｎ型層３３、および第２のｐ型層３４を順次形成する。気相エピタキシャル成長法において、たとえば材料ガスとしてシラン（ＳｉＨ4）ガスおよびプロパン（Ｃ3Ｈ8）ガスを用いることができる。また、このときキャリアガスとしてはたとえば水素（Ｈ2）ガスを用いることもできる。また、ｐ型層を形成するために、導電型がｐ型の不純物を導入するｐ型不純物源としては、たとえばジボラン（Ｂ2Ｈ6）やトリメチルアルミニウム（ＴＭＡ）を用いることができる。また、ｎ型層を形成するために用いるｎ型不純物源としては、たとえば窒素（Ｎ2）ガスを用いることができる。
【００４２】
次に上述のようにして形成した第２のｐ型層３４およびｎ型層３３に溝部を形成する。具体的には、第２のｐ型層３４の上部表面３４Ａから第２のｐ型層３４を貫通してｎ型層３３に到達するように、たとえばドライエッチングを用いて溝部４１を形成する。この溝部４１の形成工程においては、たとえば溝部４１を形成するべき位置に開口部を有するマスク層を第２のｐ型層３４の上部表面３４Ａ上に形成し、当該マスク層をマスクとして用いてＳＦ6ガスを用いたドライエッチングを行なってもよい。
【００４３】
次に、図４に示すように注入工程（Ｓ４０）を実施する。具体的には、まず第１イオン注入工程として、高濃度のｎ型不純物を含む領域であるソース領域３５およびドレイン領域３７を形成する。具体的には、まず第２のｐ型層３４の上部表面３４Ａ上および溝部４１の内壁にレジストを塗布した後、露光および現像処理を行なうことにより（フォトリソグラフィにより）、所望のソース領域３５およびドレイン領域３７の形状に応じた領域に開口を有するレジスト膜を形成する。そして、このレジスト膜をマスクとして用いて、リン（Ｐ）あるいは窒素（Ｎ）などのｎ型不純物がイオン注入法により第２のｐ型層３４およびｎ型層３３に注入される。これにより、ソース領域３５およびドレイン領域３７が形成される。
【００４４】
次に、注入工程（Ｓ４０）として、第２イオン注入工程を実施する。具体的には、上述した第１イオン注入工程と同様に、所望のゲート領域３６および電位保持領域４３の平面形状に応じた領域に開口を有するレジスト膜がフォトリソグラフィ法を用いて形成される。そして、このレジスト膜をマスクとして用いて、アルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型不純物がイオン注入法により第２のｐ型層３４、ｎ型層３３および第１のｐ型層３２の所定領域に導入される。この結果、ゲート領域３６および電位保持領域４３が形成される。
【００４５】
次に、注入したｎ型不純物またはｐ型不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、上述した注入工程（Ｓ４０）において用いられたレジスト膜を除去した後、イオンが注入された第２のｐ型層３４、ｎ型層３３および第１のｐ型層３２を加熱する。この結果、上述したイオン注入によって導入された不純物が活性化される。当該活性化アニール処理としては、たとえばアルゴンガスを雰囲気として用いて、加熱温度を１７００℃程度にし、保持時間を３０分程度とする熱処理を行なってもよい。
【００４６】
次に、図４に示すように、絶縁膜形成工程（Ｓ７０）を実施する。この工程（Ｓ７０）においては、上述した工程を実施することにより所定のイオン注入層が形成された第２のｐ型層３４、ｎ型層３３および第１のｐ型層３２が形成された基板２の表面が熱酸化される。これにより、二酸化ケイ素（ＳｉＯ2）からなる酸化膜３８が、第２のｐ型層３４の上部表面３４Ａおよび溝部４１の内壁を覆うように形成される。
【００４７】
次に、図４に示すように電極形成工程（Ｓ６０）を実施する。具体的には、ソース領域３５、ゲート領域３６、ドレイン領域３７および電位保持領域４３のそれぞれの上部表面に接触するように、コンタクト電極３９を形成する。コンタクト電極３９の形成方法としては、まず形成すべきコンタクト電極３９の平面形状に応じた領域に、フォトリソグラフィ法を用いて開口パターンを有するレジスト膜を形成する。そして、このレジスト膜をマスクとして用いて、たとえば反応性イオンエッチング（ＲＩＥ）によりソース領域３５、ゲート領域３６、ドレイン領域３７および電位保持領域４３上の酸化膜３８を部分的に除去する。その後、たとえばニッケル（Ｎｉ）を蒸着することにより、酸化膜３８が部分的に除去されることにより形成された開口部から露出するソース領域３５、ゲート領域３６、ドレイン領域３７および電位保持領域４３の上部表面およびレジスト膜の上部表面上に導電層（ニッケル膜）が形成される。その後、レジスト膜を除去することにより、レジスト膜上の導電体層が除去（リフトオフ）される。この結果、酸化膜３８の開口部から露出したソース領域３５、ゲート領域３６、ドレイン領域３７および電位保持領域４３の上部表面上に導電体層が残存する。その後、たとえば１０００℃程度に加熱する熱処理工程を実施することにより、上述した導電体層がシリサイド化する。この結果、ソース領域３５、ゲート領域３６、ドレイン領域３７および電位保持領域４３にオーミック接触可能なＮｉＳｉ(ニッケルシリサイド）からなるコンタクト電極３９が形成される。なお、コンタクト電極３９を構成する材料としてＴｉまたはＡｌ、あるいはこれらのシリサイドを用いてもよい。
【００４８】
その後、コンタクト電極３９上に上部ソース電極２７、上部ゲート電極２８および上部ドレイン電極２９を形成する。具体的には、酸化膜３８上に上部ソース電極２７、上部ゲート電極２８および上部ドレイン電極２９の平面形状と同じ開口パターンを有するレジスト膜を形成する。このレジスト膜の開口パターンの内部においてはコンタクト電極３９が露出している。そして、当該レジスト膜の上部表面および開口パターンの内部にアルミニウムなどの導電体膜を蒸着する。その後、レジスト膜とともにレジスト膜上の導電体膜を除去する（リフトオフ）。この結果、図３に示すような上部ソース電極２７、上部ゲート電極２８および上部ドレイン電極２９を形成することができる。このようにして、図３に示すような半導体装置を得ることができる。
【００４９】
ここで、上述した実施の形態１、２に示した半導体装置の好ましい変形例を説明する。
上記半導体装置１において、基板２の転位密度は1×１０３ｃｍ−２以下であってもよい。この場合、半導体装置１の耐圧特性をより向上させることができる。
【００５０】
上記半導体装置１において、基板２の螺旋転位密度は１ｃｍ−２以下であってもよい。ここで、基板２中の螺旋転位は耐圧特性の劣化を招く（アバランシェ破壊電圧を低下させる要因となる）ため、特にその密度を低減することが有効である。ここで、基板２の螺旋転位密度の上限を１ｃｍ−２としたのは、螺旋転位密度がこの値を超えると、耐圧が劣化する場合があるためである。
【００５１】
上記半導体装置１において、基板２の螺旋転位密度は０．１ｃｍ−２以下であってもよい。この場合、半導体装置１の耐圧特性をより向上させることができる。ここで、基板２の螺旋転位密度のより好ましい上限を０．１ｃｍ−２としたのは、このようにすれば確実に耐圧の向上を実現できるからである。
【００５２】
上記半導体装置１では、不純物層としてのｐ+領域２５またはゲート領域３６における第２導電型（ｐ型）の導電性不純物濃度が４×１０２０ｃｍ−３以上５×１０２１ｃｍ−３以下であってもよい。この場合、不純物層に接触するようにオーミック電極としてのソース電極１１またはコンタクト電極３９を形成したときに、当該ソース電極１１とｐ＋領域２５との間、またはコンタクト電極３９とゲート領域３６との間の接触抵抗をより低減することができる。ここで、導電性不純物濃度のより好ましい下限を４×１０２０ｃｍ−３としたのは、接触抵抗をより低減できるから、という理由による。また、導電性不純物濃度のより好ましい上限を５×１０２１ｃｍ−３としたのは、これ以上導電性不純物を導入すると、不純物層の結晶性が低下し、炭化珪素半導体装置の特性が劣化するからである。
【００５３】
上記半導体装置１において、不純物層（ｐ+領域２５）に接触するように形成されるオーミック電極（ソース電極１１）と、基板２に接触するように形成される他のオーミック電極（ドレイン電極１２）とを備えていてもよい。ソース電極１１とドレイン電極１２とは同じ材料により構成されてもよい。この場合、上記ソース電極１１とドレイン電極１２とを同じ材料を用いて形成できるので、当該ソース電極１１およびドレイン電極１２を同時または連続して形成することができる。このため、ソース電極１１およびドレイン電極１２を互いに異なる材料により構成する場合より、半導体装置１の製造プロセスを簡略化できる。
【００５４】
上記半導体装置１において、ソース電極１１およびドレイン電極１２を構成する材料はニッケル（Ｎｉ）を含んでいてもよい。この場合、互いに導電型の異なる不純物層（ｐ＋領域２５）と基板２とにそれぞれ接触するソース電極１１およびドレイン電極１２を、ニッケルを含む材料により形成することで、同じ材料を用いて、不純物層（ｐ＋領域２５）と基板２との両方についてオーミック接触した電極（ソース電極１１およびドレイン電極１２）を形成することができる。
【００５５】
上記半導体装置１において、ソース電極１１およびドレイン電極１２を構成する材料は、チタン（Ｔｉ）とアルミニウム（Ａｌ）とを含んでいてもよい。また、上記半導体装置１において、ソース電極１１およびドレイン電極１２を構成する材料はチタンとアルミニウムに加えてシリコン（Ｓｉ）を含んでいてもよい。この場合、同じ材料を用いて、互いに導電型の異なる不純物層（ｐ＋領域２５）と基板２とにそれぞれオーミック接触する電極（ソース電極１１およびドレイン電極１２）を形成することができる。
【００５６】
上記半導体装置１において、上記ソース電極１１およびドレイン電極１２、あるいはコンタクト電極３９を構成する材料は、チタン、アルミニウム、シリコンの積層構造を用いてもよい。この場合、たとえばチタンの厚みを０ｎｍ以上４０ｎｍ以下、アルミニウムの厚みを２０ｎｍ以上１００ｎｍ以下、シリコンの厚みを１０ｎｍ以上５０ｎｍ以下とすることができる。またより好ましくは、チタンの厚みを５ｎｍ以上３０ｎｍ以下、アルミニウムの厚みを３０ｎｍ以上７０ｎｍ以下、シリコンの厚みを１５ｎｍ以上３５ｎｍ以下とすることができる。
【００５７】
（実施例１）
本発明の効果を確認するため、以下のような実験を行なった。
【００５８】
（試料）
発明例の試料：
図５は、実験のために作成した発明例の試料を示す断面模式図である。図５を参照して、実施例において作製した発明例の試料の構造を説明する。
【００５９】
図５に示すように、発明例の試料である素子では、基板２の主表面上にバッファ層２１を形成している。このバッファ層２１上にはｎ-型層５２が形成されている。このｎ-型層５２上にはｐ型層５３が形成されている。ｐ型層５３上にはｐ+型層５４が形成されている。このｐ+型層５４の上部表面上にはオーミック電極５５が形成されている。オーミック電極５５の上部表面上にはアルミニウムからなる電極５６が形成されている。そして、オーミック電極５５の端面から基板２の上部表面にまで到達するように、素子の側面上には酸化膜からなる絶縁膜５７が形成されている。また、基板２の裏面（バッファ層５１が形成された側の表面とは反対側の裏面）には裏面電極５８が形成されている。
【００６０】
基板２としては、炭化ケイ素からなり、（０００１）面の＜１１−２０＞方向におけるオフ角度が８度となった基板を準備した。基板２の転位密度は１×１０３ｃｍ−２であった。また、バッファ層２１におけるｎ型の導電性不純物の濃度は５×１０17ｃｍ-3である。ｎ型の導電性不純物としては窒素を用いた。また、バッファ層２１の厚みは０．５μｍとした。
【００６１】
また、ｎ-型層５２における導電型がｎ型の導電性不純物の濃度は５×１０15ｃｍ-3とし、その厚みは２．２μｍとした。なお、ｎ-型層５２における導電型がｎ型の導電性不純物としては上述したバッファ層２１と同様の元素を用いた。またｐ型層５３およびｐ+型層５４における導電性不純物の濃度プロファイルは図６に示すようになっている。ここで、図６は、図５に示した半導体装置のｐ+型層５４およびｐ型層５３における最表面からの深さ方向での導電性不純物の濃度分布を示すグラフである。
【００６２】
図６を参照して、横軸はｐ+型層５４の上部表面から基板２に向かう方向での深さ（単位：μｍ）を示しており、縦軸はｐ型を示す導電性不純物の濃度を示している。図６からもわかるように、ｐ+型層５４の厚みは約０．１μｍ程度であり、その導電性不純物濃度はおよそ３×１０20ｃｍ-3程度である。また、ｐ型層５３は、その厚みがおよそ０．８μｍ程度であり、図６に示すような導電性不純物の濃度分布を有している。また、図５に示した半導体装置の平面形状は円形状であって直径が５００μｍである。
【００６３】
比較例の試料：
比較例の試料として、構造は同様であるが、基板２における転位密度が１×１０4ｃｍ-2という基板を用いた。そして、他の構造は図５に示した発明例の試料と同様の構造とした。
【００６４】
比較例２の試料：
比較例２の試料も、図５に示した半導体装置と同様の構造を備えるが、基板２における転位密度とｐ+型層５４における導電性不純物の濃度が発明例の試料とは異なっている。具体的には、比較例２の半導体装置を構成する基板２における転位密度は１×１０4ｃｍ-2とした。また、ｐ+型層５４における導電性不純物の濃度を５×１０19ｃｍ-3とした。
【００６５】
（測定）
上述した発明例および比較例１、２の試料について、オーミック電極５５とｐ+型層５４との接触抵抗および形成した試料での逆方向の電流電圧特性を測定した。接触抵抗の測定方法としては、ＴＬＭ（Transmission Line Model）法を用いた。また、逆方向の電流電圧特性の測定方法としては、カーブトレーサによる電流電圧特性測定という方法を用いた。
【００６６】
（結果）
発明例の測定結果を図７に示す。図７は、本発明の発明例の試料についての逆方向電流電圧特性を示すグラフである。図７において縦軸は電流（μＡ）を示し、横軸が電圧（Ｖ）を示している。縦軸の１マスは１０μＡであり、横軸の１マスは１００Ｖを示す。なお、図７のグラフにおいては、右上の角が原点となっている。
【００６７】
図７からわかるように、発明例の試料においては約４５０Ｖ程度でアバランシェ破壊を示した。このデータは当該試料がほぼ理想耐圧を示したことを意味する。また、発明例の試料におけるオーミック電極５５とｐ+型層５４との接触抵抗は２×１０-3Ωｃｍ-2であった。
【００６８】
次に、比較例１の測定結果を図８に示す。図８は、比較例１の試料についての逆方向電流電圧特性を示すグラフである。図８のグラフにおける縦軸および横軸は図７に示したグラフと同様である。ただし、図８の横軸においては、１マスが１０Ｖを示している。図８からもわかるように、比較例１の試料では比較的低い電圧（ほぼ２５Ｖ程度）からリーク電流が検出された。また、オーミック電極５５の接触抵抗は２×１０-3Ωｃｍ-2であった。このオーミック電極の接触抵抗自体は、上述した発明例の試料におけるオーミック電極の接触抵抗とほぼ同等であった。
【００６９】
比較例２の試料については、逆方向での電流電圧特性は比較例１の試料と同様であり、比較的低い電圧からリーク電流が検出された。さらに、比較例２の試料においては、オーミック電極の接触抵抗は２×１０-2Ωｃｍ-2と、実施例２や比較例１の試料よりも大きな接触抵抗を示していた。
【００７０】
（実施例２）
本発明における基板の転位密度と耐圧との関係を確認するため、以下のような実験を行なった。
【００７１】
（試料）
測定用の試料として、実施例１と同様に図５に示した構造の試料を準備した。なお、ここでは転位密度の異なる基板２(転位密度が１×１０３ｃｍ−２〜１×１０５ｃｍ−２に分布する８種類の基板）を用いて試料を作成した。なお、各試料ともｐ+型層５４における導電性不純物の濃度を４×１０２０ｃｍ-3とした。他の構造は実施例１における試料と同様である。
【００７２】
（測定）
実施例１と同様の方法により、各試料について逆方向の電流電圧特性を測定した。そして、流れた電流（リーク電流）が１０μＡを超えたときの電圧を耐圧と定義し、各試料について耐圧の値を決定した。
【００７３】
（結果）
測定結果を図９に示す。図９は、実施例２における測定結果を示すグラフである。図９を参照して、横軸は各試料の基板の転位密度（単位：ｃｍ−２）を示し、縦軸は耐圧（単位：Ｖ）を示している。図９から分かるように、基板の転位密度が５×１０３ｃｍ−２程度以下であれば十分高い耐圧を示しているが、転位密度が１×１０４ｃｍ−２を超えると耐圧が５０Ｖ以下と極めて低くなっていることがわかる。このため、基板の転位密度は５×１０３ｃｍ−２とすればよいことが分かる。
【００７４】
（実施例３）
本発明における、オーミック電極が接触するように形成される不純物層の導電性不純物濃度とオーミック電極の接触抵抗との関係を確認するため、以下のような実験を行なった。
【００７５】
（試料）
測定用の試料として、実施例１の発明例と同様に図５に示した構造の試料を準備した。なお、ここでは本発明の不純物層に対応するｐ+型層５４の不純物濃度を変更した試料（ｐ+型層５４の不純物濃度が１×１０１９ｃｍ-3〜５×１０２０ｃｍ-3に分布する５種類の試料）を作成した。なお、他の構造は実施例１における発明例の試料と同様である。
【００７６】
（測定）
実施例１と同様の方法により、各試料についてオーミック電極５５とｐ+型層５４との接触抵抗を測定した。
【００７７】
（結果）
測定結果を図１０に示す。図１０は、実施例３における測定結果を示すグラフである。図１０を参照して、横軸は各試料のｐ+型層の不純物濃度（単位：ｃｍ-3）を示し、縦軸は接触抵抗（接触抵抗率とも言う）（単位：Ωｃｍ-2）を示している。
【００７８】
図１０から分かるように、ｐ+型層５４の不純物濃度が高くなれば接触抵抗が低減することが分かる。そして、接触抵抗の許容最大値を１×１０−２Ωｃｍ-2と規定すると、ｐ+型層５４の不純物濃度を１×１０２０ｃｍ−３以上とすることで、接触抵抗を許容範囲に収める（十分低い値とする）ことが可能であることがわかる。
【００７９】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００８０】
【図１】本発明による半導体装置の実施の形態１を示す断面模式図である。
【図２】図１に示した半導体装置の製造方法を説明するためのフローチャートである。
【図３】本発明による半導体装置の実施の形態２を示す断面模式図である。
【図４】図３に示した半導体装置の製造方法を説明するためのフローチャートである。
【図５】実験のために作成した発明例の試料を示す断面模式図である。
【図６】図５に示した半導体装置のｐ+型層およびｐ型層における最表面からの深さ方向での導電性不純物の濃度分布を示すグラフである。
【図７】本発明の発明例の試料についての逆方向電流電圧特性を示すグラフである。
【図８】比較例１の試料についての逆方向電流電圧特性を示すグラフである。
【図９】実施例２における測定結果を示すグラフである。
【図１０】実施例３における測定結果を示すグラフである。
【符号の説明】
【００８１】
１ 半導体装置、２ 基板、１０ ゲート電極、１１ ソース電極、１２ ドレイン電極、１９ コンタクト電極、２１，５１ バッファ層、２２ 耐圧保持層、２３ ｐ領域、２４ ｎ＋領域、２５ ｐ＋領域、２６，３８ 酸化膜、２７ 上部ソース電極、２８ 上部ゲート電極、２９ 上部ドレイン電極、３２ 第１のｐ型層、３３ ｎ型層、３４ 第２のｐ型層、３４Ａ 上部表面、３５ ソース領域、３６ ゲート領域、３７ ドレイン領域、３９ コンタクト電極、４１ 溝部、４３ 電位保持領域、５２ ｎ−型層、５３ ｐ型層、５４ ｐ＋型層、５５ オーミック電極、５６ 電極、５７ 絶縁膜、５８ 裏面電極。
【特許請求の範囲】
【請求項１】
炭化珪素からなり、転位密度が５×１０３ｃｍ−２以下である第１導電型の基板と、
前記基板上に形成され、前記第１導電型とは異なる第２導電型の導電性不純物濃度が１×１０２０ｃｍ−３以上５×１０２１ｃｍ−３以下である不純物層とを備える、炭化珪素半導体装置。
【請求項２】
前記基板の転位密度は1×１０３ｃｍ−２以下である、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記基板の螺旋転位密度が１ｃｍ−２以下である、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記基板の螺旋転位密度が０．１ｃｍ−２以下である、請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記不純物層における前記第２導電型の導電性不純物濃度が４×１０２０ｃｍ−３以上５×１０２１ｃｍ−３以下である、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
前記不純物層に接触するように形成されるオーミック電極と、
前記基板に接触するように形成される他のオーミック電極とを備え、
前記オーミック電極と前記他のオーミック電極とは同じ材料により構成される、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
前記オーミック電極と前記他のオーミック電極とを構成する材料はニッケルを含む、請求項６に記載の炭化珪素半導体装置。
【請求項８】
前記オーミック電極と前記他のオーミック電極とを構成する材料は、チタンとアルミニウムとを含む、請求項６に記載の炭化珪素半導体装置。
【請求項１】
炭化珪素からなり、転位密度が５×１０３ｃｍ−２以下である第１導電型の基板と、
前記基板上に形成され、前記第１導電型とは異なる第２導電型の導電性不純物濃度が１×１０２０ｃｍ−３以上５×１０２１ｃｍ−３以下である不純物層とを備える、炭化珪素半導体装置。
【請求項２】
前記基板の転位密度は1×１０３ｃｍ−２以下である、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記基板の螺旋転位密度が１ｃｍ−２以下である、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記基板の螺旋転位密度が０．１ｃｍ−２以下である、請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記不純物層における前記第２導電型の導電性不純物濃度が４×１０２０ｃｍ−３以上５×１０２１ｃｍ−３以下である、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
前記不純物層に接触するように形成されるオーミック電極と、
前記基板に接触するように形成される他のオーミック電極とを備え、
前記オーミック電極と前記他のオーミック電極とは同じ材料により構成される、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
前記オーミック電極と前記他のオーミック電極とを構成する材料はニッケルを含む、請求項６に記載の炭化珪素半導体装置。
【請求項８】
前記オーミック電極と前記他のオーミック電極とを構成する材料は、チタンとアルミニウムとを含む、請求項６に記載の炭化珪素半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−８７３９７（Ｐ２０１０−８７３９７Ａ）
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願番号】特願２００８−２５７２８０（Ｐ２００８−２５７２８０）
【出願日】平成２０年１０月２日（２００８．１０．２）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【出願人】（５０４１４３４４１）国立大学法人 奈良先端科学技術大学院大学 (226)
【Ｆターム（参考）】
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願日】平成２０年１０月２日（２００８．１０．２）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【出願人】（５０４１４３４４１）国立大学法人 奈良先端科学技術大学院大学 (226)
【Ｆターム（参考）】
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