自己整列型炭化ケイ素半導体デバイスおよびそのデバイスの作成方法
電流安定性の改善された自己整列型炭化ケイ素パワーＭＥＳＦＥＴおよびそのデバイスの作成方法を記載する。このデバイスは、ゲート凹部により分離されたレイズドソースおよびドレイン領域を含み、低ゲートバイアスにおいてでさえ表面トラップ効果が低減されるため、電流安定性が改善される。このデバイスは自己整列型プロセスを用いて作成され得る。このプロセスでは、金属エッチマスクを用いて、ｎドープのＳｉＣチャネル層上のｎ＋ドープのＳｉＣ層を備えた基板がエッチングされてレイズドソースおよびドレイン領域が規定される。この金属エッチマスクがアニールされ、ソースおよびドレイン・オームコンタクトが形成される。単層または多層の誘電性フィルムが成長または堆積され異方性エッチングされる。蒸着または別の異方性堆積技術を用いて、ショットキーコンタクト層および最終金属層が堆積され、オプションとして、誘電性層の等方エッチングされる。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、米国仮特許出願第６０／５５２，３９８号（２００４年３月１２日出願）の優先権を主張する。本明細書では、参照により、この仮出願の全体を援用する。
【０００２】
本願は、概して、半導体デバイスに関する。より詳しくは、自己整列型炭化ケイ素パワーＭＥＳＦＥＴおよびそのＭＥＳＦＥＴの作成方法に関する。
【背景技術】
【０００３】
炭化ケイ素金属半導体電界効果トランジスタ（すなわち、ＭＥＳＦＥＴ）は、高電力の連続波（ＣＷ）高周波（ＳおよびＸバンド）の線形な広帯域幅のモノリシックマイクロ波集積回路（ＭＭＩＣ）に対する理想的なデバイスとして、開発者の多大な関心を引いた［１］（非特許文献１）。
【０００４】
ここ１０年で、パワーＳｉＣ ＭＥＳＦＥＴデバイスの開発において、意義深い成功が達成された。しかしながら、これらのデバイスに関する特定の問題は、未解決のままである。特に、パワーＳｉＣ ＭＥＳＦＥＴの広範な商品化を妨げる主要の問題の１つは、トラッピング効果に起因した電流の不安定性である。
【０００５】
トラッピング効果は、電子がアクセプター様のレベルによってトラップされるときに生じ、そのトラップは、半絶縁性（ＳＩ）基板内において起きるか（通常、「バックゲート」と呼ばれる現象）、または表面において起きる（すなわち、表面トラップ）。
【０００６】
ｐ型のバッファ層を用いて、基板からチャネルを分離することにより、バックゲーティングが低減されることが示されている［２］（非特許文献２）。最近導入された高純度の半絶縁性基板を使用することにより、バックゲーティング効果によって生じる電流の不安定性が、顕著に低減されるということも報告されている［３］（非特許文献３）。
【０００７】
表面トラッピング効果を低減する方法はいくつかある。第１に、界面状態を不動態化するために、種々の技術が用いられ得る。しかしながら、高度な不動態化の後でさえ、界面状態の密度は、１０１２範囲にとどまる［４］（非特許文献４）。
【０００８】
代替アプローチは、表面から主電流ストリームを離すことによって、電流の安定性への界面トラップの影響を最小化するデバイス構造を用いることである。別の構造を有するデバイスと比較して、電流の安定性に関して明るい結果が報告されている［５］（非特許文献５）。
【０００９】
より優れた電流の安定性を有するパワーＳｉＣ ＭＥＳＦＥＴに対するニーズは、依然として存在する。
【非特許文献１】Ｒ．Ｃ．ＣｌａｒｋｅおよびＪｏｈｎ Ｗ．Ｐａｌｍｏｕｒ、「ＳｉＣ Ｍｉｃｒｏｗａｖｅ Ｐｏｗｅｒ Ｔｅｃｈｎｏｌｏｇｉｅｓ」、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ、２００２年６月、第９０巻、第６号
【非特許文献２】Ｋ．Ｈｏｒｉｏ、Ｙ．Ｆｕｓｅｙａ、Ｈ．ＫｕｓｕｋｉおよびＨ．Ｙａｎａｉ、「Ｎｕｍｅｒｉｃａｌ Ｓｉｍｕｌａｔｉｏｎ ｏｆ ＧａＡｓ ＭＥＳＦＥＴ’ｓ ｗｉｔｈ ａ ｐ−Ｂｕｆｆｅｒ Ｌａｙｅｒ ｏｎ ｔｈｅ Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｓｕｂｓｔｒａｔｅ Ｃｏｍｐｅｎｓａｔｅｄ ｂｙ Ｄｅｅｐ Ｔｒａｐｓ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ、１９８９年９月、第３７巻、第９号
【非特許文献３】Ｎ．Ｓｇｈａｉｅｒ、Ｊ．Ｍ．Ｂｌｕｅｔ、Ａ．Ｓｏｕｉｆｉ、Ｇ．Ｇｕｉｌｌｉｏｔ、Ｅ．ＭｏｒｖａｎおよびＣ．Ｂｒｙｌｉｎｓｋｉ、「Ｉｎｆｌｕｅｎｃｅ ｏｆ Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｓｕｂｓｔｒａｔｅ Ｐｕｒｉｔｙ ｏｎ ｔｈｅ Ｏｕｔｐｕｔ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ４Ｈ−ＳｉＣ ＭＥＳＦＥＴｓ」、Ｍａｔｅｒｉａｌ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、２００２年、第３８９−３９３巻、ｐ．１３６３−１３６６
【非特許文献４】Ｇ．Ｙ．Ｃｈｕｎｇ、Ｃ．Ｃ．Ｔｉｎ、Ｊ．Ｒ．Ｗｉｌｌｉａｍｓ、Ｋ．ＭｃＤｏｎａｌｄ、Ｒ．Ｋ．Ｃｈａｎａｎａ、Ｒｏｂｅｒｔ Ａ．Ｗｅｌｌｅｒ、Ｓ．Ｔ．Ｐａｎｔｅｌｉｄｅｓ、Ｌｅｏｎａｒｄ Ｃ．Ｆｅｌｄｍａｎ、Ｏ．Ｗ．Ｈｏｌｌａｎｄ、Ｍ．Ｋ．ＤａｓおよびＪｏｈｎ Ｗ．Ｐａｌｍｏｕｒ、「Ｉｍｐｒｏｖｅｄ Ｉｎｖｅｒｓｉｏｎ Ｃｈａｎｎｅｌ Ｍｏｂｉｌｉｔｙ ｆｏｒ ４Ｈ−ＳｉＣ ＭＯＳＦＥＴｓ Ｆｏｌｌｏｗｉｎｇ Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ａｎｎｅａｌｓ ｉｎ Ｎｉｔｒｉｘ Ｏｘｉｄｅ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、２００１年４月、第２２巻、第４号
【非特許文献５】Ｈｏ−Ｙｏｕｎｇ Ｃｈａ、ｃ。Ｉ．Ｔｈｏｍａｓ、Ｇ．Ｋｏｌｅｙ、Ｌｅｓｔｅｒ Ｆ．ＥａｓｔｍａｎおよびＭｉｃｈａｅｌ Ｇ．Ｓｐｅｎｃｅｒ、「Ｒｅｄｕｃｅｄ Ｔｒａｐｐｉｎｇ Ｅｆｆｅｃｔ ａｎｄ ｉｍｐｒｏｖｅｄ Ｅｌｅｃｔｒｉｃａｌ Ｐｅｒｆｏｒｍａｎｃｅ ｉｎ ｂｕｒｉｅｄ−ｇａｔｅ ４Ｈ−ＳｉＣ ＭＥＳＦＥＴｓ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、２００３年７月、第５０巻、第７号
【発明の開示】
【課題を解決するための手段】
【００１０】
本発明の第１の局面によると、
ｎ型ＳｉＣの第２の層の上にあるｎ型ＳｉＣの第１の層の上の金属エッチマスクを用いて、ｎ型ＳｉＣの第１の層を選択的にエッチングすることであって、ｎ型ＳｉＣの第２の層は、ｎ型ＳｉＣの第１の層よりも低濃度のｎ型ドーパントでドープされており、ｎ型ＳｉＣの第２の層は、ＳｉＣ基板層の上にあるｐ型ＳｉＣの層の上にあり、エッチングすることが、各々が上面を有する複数の別個のレイズド領域を形成するように、ｎ型ＳｉＣの第１の層を貫通してｎ型ＳｉＣの第２の層へとエッチングすることを包含し、複数の別個のレイズド領域は、間隔が空いており、それによって、隣接するレイズド領域間に一つ以上の凹部を規定し、一つ以上の凹部は、底面および側壁を有する、エッチングすることと、
レイズド領域の上面の上にオームコンタクトを形成するように、ｎ型ＳｉＣの第１の層の上の金属エッチマスクをアニールすることと、
一つ以上の凹部の底面および側壁を含む、ｎ型ＳｉＣの第１および第２の層の露光された面の上に、誘電性材料の一つ以上の層を堆積することと、
ｎ型ＳｉＣの第２の層を露光するように、一つ以上の凹部の底面の上の一つ以上の誘電性層を貫通して異方性エッチングすることと、
ゲート接合を形成するように、一つ以上の凹部の中の露光されたｎ型ＳｉＣの第２の層の上にショットキー金属を堆積することと
を包含する、半導体デバイスを作成する方法が提供される。この局面によると、ｎ型ＳｉＣの第２の層よりも高濃度のｎ型ドーパントでドープされたｎ型ＳｉＣ層が、ｎ型ＳｉＣの第２の層と、ｐ型バッファ層との間に配置され得る。誘電性材料の一つ以上の層を堆積することが、ｎ型ＳｉＣの第１および第２の層の露光された面の上にＳｉＯ２の層を堆積することを含み得る。誘電性材料の一つ以上の層を堆積することが、ｎ型ＳｉＣの第１および第２の層の露光された面の上に、Ｓｉ３Ｎ４の層を堆積し、その後ＳｉＯ２の層を堆積することを含み得る。金属エッチマスクがニッケルまたはアルミニウムを含み得る。
【００１１】
本発明の第２の局面によると、上記方法によって作成される半導体デバイスが提供され得る。
【００１２】
本発明の第３の局面によると、
ＳｉＣ基板層と、
ＳｉＣ基板層の上にあるｐ型ＳｉＣのバッファ層と、
バッファ層の上にあるｎ型ＳｉＣのチャネル層であって、チャネル層は、間隔のある関係の複数のレイズド領域を備え、レイズド領域は、上面を有し、底面と、隣接したレイズド領域の間の側壁とを有する一つ以上の凹部を規定する、チャネル層と、
チャネル層のレイズド領域の上面の上にあるｎ型ＳｉＣのソース／ドレイン層であって、チャネル層よりも高濃度のｎ型ドーパントでドープされている、ｎ型ＳｉＣのソース／ドレイン層と、
ｎ型ＳｉＣのソース／ドレイン層の上にある金属コンタクトと、
少なくとも１つの凹部の底面の上にあるショットキー金属のゲート領域と、
一つ以上の凹部の側壁の上にある誘電性材料の一つ以上の層と
を備えた、半導体デバイスであって、
ゲート領域が、チャネル層との整流接合を形成し、ゲート領域が、凹部の側壁の間に整列されている、半導体デバイスが提供される。一実施形態によると、ゲート領域は、凹部の側壁の上にある一つ以上の誘電性層と接触し得る。あるいは、ゲート領域は、凹部の側壁の上にある一つ以上の誘電性層と離間され得る。半導体デバイスは、ｐ型バッファ層とチャネル層との間に配置された、チャネル層よりも高濃度のｎ型ドーパントでドープされたｎ型ＳｉＣ層をさらに備え得る。
【発明を実施するための最良の形態】
【００１３】
上述したように、トラッピング効果は、電子がアクセプター様のレベルによってトラップされるときにＭＥＳＦＥＴデバイス内において生じ、そのトラップは、半絶縁性（ＳＩ）基板内において起きるか（通常、「バックゲーティング」と呼ばれる現象）、または表面において起きる。図１は、ｐ型バッファ層１４を有する半絶縁性基板１２上に製造されたＳｉＣ ＭＥＳＦＥＴ １０の略断面図を示す。図１から分かるように、ＳｉＣ ＭＥＳＦＥＴ １０はまた、ｎ型チャネル層１６と、ｎ型ソース領域１８と、ｎ型ドレイン領域１９と、ソース２０、ゲート２２およびドレイン２４コンタクトとを含む。図１では、電子がアクセプタ状態によってトラップされ得る領域は、図中において、−の符号で示す。
【００１４】
上述したように、表面から主電流ストリームを離すことによって、電流の安定性への界面トラップの影響の最小化を試みる種々のデバイス構造が開発されてきた。例えば、電流の安定性は、凹型または埋込型ゲート構造を用いることによって、改善され得る。しかしながら、凹型および埋込型ゲート構造でさえ、電子が表面の近傍において流れる場合において、低ゲートバイアスにおけるドレイン電流の不安定性を防ぐことはできない。
【００１５】
ここで、電流の安定性が改善された自己整列型パワーＳｉＣ ＭＥＳＦＥＴ構造を説明する。このデバイスでは、出力特性への表面においてトラップされた電荷の影響は、従来型ＭＥＳＦＥＴ構造と比べて、ごくわずかである。このデバイスは、自己整列型技術に基づいて、非常にシンプルかつ簡素な製造プロセスを用いて、作成され得る。
【００１６】
図２Ａは、第１の実施形態による自己整列型パワーＳｉＣ ＭＥＳＦＥＴ構造の略断面図を示す。図２Ａに示すように、このデバイスは、半絶縁性基板１と、ｐ型ＳｉＣバッファ層２と、ｎ型ＳｉＣチャネル３と、チャネル内に形成されかつゲート凹部２８によって分離されたソースおよびドレインフィンガ２６と、ｎ＋ソースおよびｎ＋ドレイン層４とを含む。図２Ａに示すデバイスはまた、ソースおよびドレイン・オームコンタクト５と、ショットキーコンタクト６とを含む。また、自己整列型メタライゼーションを介して形成されたソース、ドレインおよびゲートコンタクト８も示されている。また、図２Ａに示すように、このデバイス構造は、表面不動態化層７を含む。
【００１７】
図２Ｂは、第２の実施形態による自己整列型パワーＳｉＣ ＭＥＳＦＥＴ構造の略断面図を示す。図２Ｂに示すデバイスは、図２Ａに示すデバイスと構造が類似する。しかしながら、このデバイスはまた、オプションのｎ型層３ａを含む。
【００１８】
図２Ａおよび図２Ｂに示すデバイスは、表面不動態化層７を含む。しかしながら、表面トラップ密度が高いような条件下でさえも、ドレイン電流への表面においてトラップされた電荷の影響は、実質的になくなっている。図２Ａに示す構造を有するデバイスに対する二次元（２−Ｄ）の数値解析により、ソース−ゲートおよびゲート−ドレインセグメントにおける表面の近傍において、電流は流れないということが判明した。より正確には、このデバイスのこれらのセグメントにおける電流フローは、ソースおよびドレインフィンガのバルク材料においては生じると示される。
【００１９】
以下に、このデバイスの層の例示的なドープ濃度および厚みを記載する。
【００２０】
【数１】
図３は、従来型デバイスと、本明細書に記載の自己整列型デバイスとの電流フローの比較を示す。特に図３は、従来型（左側）および自己整列型（右側）のｐ型バッファ層を有する半絶縁性基板上の４Ｈ−ＳｉＣパワーＭＥＳＦＥＴ構造の電流フローおよびＤＣ Ｉ−Ｖ特性の比較である。電流密度の分布をゼロゲートバイアスおよびゼロ界面トラップ密度においてシミュレーションし（上側）、異なる界面トラップ密度に対してＩ−Ｖ特性をシミュレーションした（下側）。界面トラップ密度（Ｄｉｔ）の異なる値に対して、Ｓｉｌｖａｃｏ ＡｔｌａｓＴＭ２−Ｄデバイスシミュレータを用いて、このシミュレーションを実行した。図３に示すシミュレーションでは、従来型および自己整列型ＭＥＳＦＥＴは、同じ厚みならびに、チャネルおよびバッファ層に対して同じドープ密度を有する。
【００２１】
上述したように、パワーＳｉＣ ＭＥＳＦＥＴのゲートは、自己整列型プロセスを用いて形成され得る。自己整列型ＳｉＣ ＭＥＳＦＥＴの製造に対する略プロセスフローを図４に示す。この図は、自己整列型プロセスのみを示すが、例えば、自己整列型ＳｉＣ ＭＥＳＦＥＴの製造に対するデバイスのメサ分離およびエアーブリッジ形成の工程は含まない。
【００２２】
図４に示すプロセスは、以下の工程を含む
工程１：ソースおよびドレインフィンガの規定
工程２：単層または多層の誘電性フィルムの成長または堆積
工程３：誘電性層を介した異方性プラズマエッチングおよびソース／ドレイン・オームコンタクトのアニール
工程４：蒸着または別の異方性堆積技術を用いたショットキーコンタクトおよび最終金属の堆積
工程５：誘電性層（単数または複数（任意））の等方性エッチング
デバイスのメサ分離およびエアーブリッジ形成は、既知の方法を用いて実行され得る。
【００２３】
図５は、自己整列型金属（例えば、金）の堆積を可能にするゲートメタライゼーションプロセスを用いた結果を示す。このプロセスでは、ゲートの厚みは、トレンチの深さによってのみ限定される。図５の右下に、自己整列型プロセスの発展に用いられるテスト構造のＳＥＭ像を示す。これらの構造は、２０×５０μｍのゲート外周および、１μｍから２μｍへと変化するソース／ゲートライン幅を有し、５ｋÅの厚みにおいてソース／ゲートＡｕメタライゼーションを受けた。１μｍ／１μｍのソース／ゲートライン幅を有するテスト構造のクローズアップのＳＥＭ像を図５の左側に示す。提案する自己整列型ＭＥＳＦＥＴ構造については、ソース−ゲートの絶縁破壊電圧が、ゲート凹部の深さに関連し、広い範囲において調節可能である。
【００２４】
多くの別のいわゆる「自己整列型」ＭＥＳＦＥＴ関連のプロセス（例えば、［６、７］）とは異なり、本明細書に記載の自己整列型プロセスは、正に自己整列型である。デバイスの製造から、全てのクリティカルなアライメントステップを排除したからである。例えば、図５に示すデバイスに類似した０．４μｍ幅、５ｋÅ厚のゲート金属ラインを有する構造は、Ｋａｒｌ Ｓｕｓｓ ＭＪＢ−３コンタクトアライナを用いて作成された。
【００２５】
記載したゲートメタライゼーション技術は、自己整列型ゲート、または、垂直パワースイッチあるいはＶＪＦＥＴ、ＳＩＴおよびＢＪＴなどのＲＦデバイスの基部金属形成のために、用いられ得る。この技術はまた、パワーＳｉＣ ＭＥＳＦＥＴなどのような、サブミクロンのゲート長を有するラテラルデバイスの製造において用いられ得る。
【００２６】
図２Ａ〜２Ｂおよび図４において例示的な実施形態を示したが、別の代替実施形態も可能である。例えば、デバイスの製造用に出発材料のスタックを形成するために、炭化ケイ素、サファイアまたはシリコン基板の上に、ＧａＮエピタキシャル層（ｎおよびｐ型）が成長され得る。あるいは、導電性ＳｉＣ基板（ｎ型またはｐ型のいずれか）を備える基板材料が用いられ得る。用いられ得る別の例示的な基板材料は、半絶縁性のエピタキシャルに成長させたバッファ層を有する導電性ＳｉＣ基板である。これは、例えば、Ｃａｓａｄｙらの「Ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｗｉｄｅ−Ｂａｎｄｇａｐ Ｔｒａｎｓｉｓｔｏｒｓ ｏｎ Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｅｐｉｔａｘｙ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ，Ｈｉｇｈ−Ｐｏｗｅｒ Ａｐｐｌｉｃａｔｉｏｎｓ」（米国特許出願公開第２００２／０１４９０２１−Ａ１号、２００２年１０月１７日公開）に記載されている。あるいは、基板材料として、熱伝導度の高い別のタイプのセラミックが用いられ得る（例えば、ＡｌＮ、Ａｌ２Ｏ３、ＢｅＯなど）。
【００２７】
炭化ケイ素は、多数の（２００よりも多くの）変形（多型）へと結晶化する。最も重要なのは、３Ｃ−ＳｉＣ（立方晶、閃亜鉛鉱型）；２Ｈ−ＳｉＣ；４Ｈ−ＳｉＣ；６Ｈ−ＳｉＣ（六方晶、ウルツ型）；１５Ｒ−ＳｉＣ（菱面体晶）である。しかしながら、電子の移動度が高いので、４Ｈの多型はパワーデバイスに対してより魅力的である。４Ｈ−ＳｉＣが望ましいが、本発明が、別のワイドバンドギャップ半導体材料（例えば、窒化ガリウム、リン酸インジウム、および、炭化ケイ素の別の多型）からなる本明細書に記載の自己整列型パワーＳｉＣ ＭＥＳＦＥＴに適用可能であることは、理解される。
【００２８】
自己整列型構造のＳｉＣ層は、既知の技術を用いて、ドナーまたはアクセプタ材料でその層をドープすることによって、形成され得る。例示的なドナー材料としては、窒素およびリンが挙げられる。窒素は、好適なドナー材料である。ＳｉＣをドープするための例示的なアクセプター材料としては、ホウ素およびアルミニウムが挙げられる。アルミニウムは、好適なアクセプター材料である。しかしながら、上記の材料は例示に過ぎず、炭化ケイ素にドープされ得る任意のアクセプターおよびドナー材料を用いることができる。本明細書に記載の自己整列型パワーＳｉＣ ＭＥＳＦＥＴの種々の層のドープレベルおよび厚みを変更して、特定の用途に対して所望の特性を有するデバイスを生成することができる。同様に、デバイスの種々の特徴の大きさを変更して、特定の用途に対して所望の特徴を有するデバイスを生成することができる。
【００２９】
ＳｉＣ層は、適切な基板上のエピタキシャル成長によって形成され得る。この層は、エピタキシャル成長の間において、ドープされ得る。
【００３０】
このデバイスのＳｉＣエピタキシャル層に対する例示的なドープ濃度は以下のとおりである
ｎ型ソース／ドレイン：＞５×１０１８ｃｍ−３；
ｎ型チャネル：＜１×１０１７ｃｍ−３（例えば、＜５×１０１６ｃｍ−３）；
オプションのｎ型層：５×１０１６ｃｍ−３〜３×１０１７ｃｍ−３；
ｐ型バッファ：１×１０１５ｃｍ−３〜３×１０１７ｃｍ−３（例えば、３×１０１５ｃｍ−３〜３×１０１７ｃｍ−３）。
【００３１】
説明を目的として提供した例を用いて上記記載により本発明の原理を教示したが、本開示を読むことによって、本発明の真の範囲から逸脱せずに、形式および詳細において種々の変化がなされ得るということは、当業者には理解される。
【００３２】
【数２】
【図面の簡単な説明】
【００３３】
【図１】図１は、ＳｉＣパワーＭＥＳＦＥＴの略断面図である。
【図２Ａ】図２Ａは、第１の実施形態による自己整列型ＳｉＣパワーＭＥＳＦＥＴの略断面図である。
【図２Ｂ】図２Ｂは、第２の実施形態による自己整列型ＳｉＣパワーＭＥＳＦＥＴの略断面図である。
【図３】図３は、従来型（左側）および自己整列型（右側）ＳｉＣパワーＭＥＳＦＥＴの電流フローおよびＤＣ ＩＶ特性の比較である。
【図４】図４は、自己整列型ＳｉＣ ＭＥＳＦＥＴの製造用の略工程である。
【図５】図５は、自己整列型ゲートのメタライゼーションプロセスの開発に用いられるテスト構造のＳＥＭ像（左および右下）と、ソース−ゲートのＩ−Ｖ曲線を示すカーブ−トレーサ画面（右上）を含む。
【技術分野】
【０００１】
本願は、米国仮特許出願第６０／５５２，３９８号（２００４年３月１２日出願）の優先権を主張する。本明細書では、参照により、この仮出願の全体を援用する。
【０００２】
本願は、概して、半導体デバイスに関する。より詳しくは、自己整列型炭化ケイ素パワーＭＥＳＦＥＴおよびそのＭＥＳＦＥＴの作成方法に関する。
【背景技術】
【０００３】
炭化ケイ素金属半導体電界効果トランジスタ（すなわち、ＭＥＳＦＥＴ）は、高電力の連続波（ＣＷ）高周波（ＳおよびＸバンド）の線形な広帯域幅のモノリシックマイクロ波集積回路（ＭＭＩＣ）に対する理想的なデバイスとして、開発者の多大な関心を引いた［１］（非特許文献１）。
【０００４】
ここ１０年で、パワーＳｉＣ ＭＥＳＦＥＴデバイスの開発において、意義深い成功が達成された。しかしながら、これらのデバイスに関する特定の問題は、未解決のままである。特に、パワーＳｉＣ ＭＥＳＦＥＴの広範な商品化を妨げる主要の問題の１つは、トラッピング効果に起因した電流の不安定性である。
【０００５】
トラッピング効果は、電子がアクセプター様のレベルによってトラップされるときに生じ、そのトラップは、半絶縁性（ＳＩ）基板内において起きるか（通常、「バックゲート」と呼ばれる現象）、または表面において起きる（すなわち、表面トラップ）。
【０００６】
ｐ型のバッファ層を用いて、基板からチャネルを分離することにより、バックゲーティングが低減されることが示されている［２］（非特許文献２）。最近導入された高純度の半絶縁性基板を使用することにより、バックゲーティング効果によって生じる電流の不安定性が、顕著に低減されるということも報告されている［３］（非特許文献３）。
【０００７】
表面トラッピング効果を低減する方法はいくつかある。第１に、界面状態を不動態化するために、種々の技術が用いられ得る。しかしながら、高度な不動態化の後でさえ、界面状態の密度は、１０１２範囲にとどまる［４］（非特許文献４）。
【０００８】
代替アプローチは、表面から主電流ストリームを離すことによって、電流の安定性への界面トラップの影響を最小化するデバイス構造を用いることである。別の構造を有するデバイスと比較して、電流の安定性に関して明るい結果が報告されている［５］（非特許文献５）。
【０００９】
より優れた電流の安定性を有するパワーＳｉＣ ＭＥＳＦＥＴに対するニーズは、依然として存在する。
【非特許文献１】Ｒ．Ｃ．ＣｌａｒｋｅおよびＪｏｈｎ Ｗ．Ｐａｌｍｏｕｒ、「ＳｉＣ Ｍｉｃｒｏｗａｖｅ Ｐｏｗｅｒ Ｔｅｃｈｎｏｌｏｇｉｅｓ」、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ、２００２年６月、第９０巻、第６号
【非特許文献２】Ｋ．Ｈｏｒｉｏ、Ｙ．Ｆｕｓｅｙａ、Ｈ．ＫｕｓｕｋｉおよびＨ．Ｙａｎａｉ、「Ｎｕｍｅｒｉｃａｌ Ｓｉｍｕｌａｔｉｏｎ ｏｆ ＧａＡｓ ＭＥＳＦＥＴ’ｓ ｗｉｔｈ ａ ｐ−Ｂｕｆｆｅｒ Ｌａｙｅｒ ｏｎ ｔｈｅ Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｓｕｂｓｔｒａｔｅ Ｃｏｍｐｅｎｓａｔｅｄ ｂｙ Ｄｅｅｐ Ｔｒａｐｓ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ、１９８９年９月、第３７巻、第９号
【非特許文献３】Ｎ．Ｓｇｈａｉｅｒ、Ｊ．Ｍ．Ｂｌｕｅｔ、Ａ．Ｓｏｕｉｆｉ、Ｇ．Ｇｕｉｌｌｉｏｔ、Ｅ．ＭｏｒｖａｎおよびＣ．Ｂｒｙｌｉｎｓｋｉ、「Ｉｎｆｌｕｅｎｃｅ ｏｆ Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｓｕｂｓｔｒａｔｅ Ｐｕｒｉｔｙ ｏｎ ｔｈｅ Ｏｕｔｐｕｔ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ４Ｈ−ＳｉＣ ＭＥＳＦＥＴｓ」、Ｍａｔｅｒｉａｌ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、２００２年、第３８９−３９３巻、ｐ．１３６３−１３６６
【非特許文献４】Ｇ．Ｙ．Ｃｈｕｎｇ、Ｃ．Ｃ．Ｔｉｎ、Ｊ．Ｒ．Ｗｉｌｌｉａｍｓ、Ｋ．ＭｃＤｏｎａｌｄ、Ｒ．Ｋ．Ｃｈａｎａｎａ、Ｒｏｂｅｒｔ Ａ．Ｗｅｌｌｅｒ、Ｓ．Ｔ．Ｐａｎｔｅｌｉｄｅｓ、Ｌｅｏｎａｒｄ Ｃ．Ｆｅｌｄｍａｎ、Ｏ．Ｗ．Ｈｏｌｌａｎｄ、Ｍ．Ｋ．ＤａｓおよびＪｏｈｎ Ｗ．Ｐａｌｍｏｕｒ、「Ｉｍｐｒｏｖｅｄ Ｉｎｖｅｒｓｉｏｎ Ｃｈａｎｎｅｌ Ｍｏｂｉｌｉｔｙ ｆｏｒ ４Ｈ−ＳｉＣ ＭＯＳＦＥＴｓ Ｆｏｌｌｏｗｉｎｇ Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ａｎｎｅａｌｓ ｉｎ Ｎｉｔｒｉｘ Ｏｘｉｄｅ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、２００１年４月、第２２巻、第４号
【非特許文献５】Ｈｏ−Ｙｏｕｎｇ Ｃｈａ、ｃ。Ｉ．Ｔｈｏｍａｓ、Ｇ．Ｋｏｌｅｙ、Ｌｅｓｔｅｒ Ｆ．ＥａｓｔｍａｎおよびＭｉｃｈａｅｌ Ｇ．Ｓｐｅｎｃｅｒ、「Ｒｅｄｕｃｅｄ Ｔｒａｐｐｉｎｇ Ｅｆｆｅｃｔ ａｎｄ ｉｍｐｒｏｖｅｄ Ｅｌｅｃｔｒｉｃａｌ Ｐｅｒｆｏｒｍａｎｃｅ ｉｎ ｂｕｒｉｅｄ−ｇａｔｅ ４Ｈ−ＳｉＣ ＭＥＳＦＥＴｓ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、２００３年７月、第５０巻、第７号
【発明の開示】
【課題を解決するための手段】
【００１０】
本発明の第１の局面によると、
ｎ型ＳｉＣの第２の層の上にあるｎ型ＳｉＣの第１の層の上の金属エッチマスクを用いて、ｎ型ＳｉＣの第１の層を選択的にエッチングすることであって、ｎ型ＳｉＣの第２の層は、ｎ型ＳｉＣの第１の層よりも低濃度のｎ型ドーパントでドープされており、ｎ型ＳｉＣの第２の層は、ＳｉＣ基板層の上にあるｐ型ＳｉＣの層の上にあり、エッチングすることが、各々が上面を有する複数の別個のレイズド領域を形成するように、ｎ型ＳｉＣの第１の層を貫通してｎ型ＳｉＣの第２の層へとエッチングすることを包含し、複数の別個のレイズド領域は、間隔が空いており、それによって、隣接するレイズド領域間に一つ以上の凹部を規定し、一つ以上の凹部は、底面および側壁を有する、エッチングすることと、
レイズド領域の上面の上にオームコンタクトを形成するように、ｎ型ＳｉＣの第１の層の上の金属エッチマスクをアニールすることと、
一つ以上の凹部の底面および側壁を含む、ｎ型ＳｉＣの第１および第２の層の露光された面の上に、誘電性材料の一つ以上の層を堆積することと、
ｎ型ＳｉＣの第２の層を露光するように、一つ以上の凹部の底面の上の一つ以上の誘電性層を貫通して異方性エッチングすることと、
ゲート接合を形成するように、一つ以上の凹部の中の露光されたｎ型ＳｉＣの第２の層の上にショットキー金属を堆積することと
を包含する、半導体デバイスを作成する方法が提供される。この局面によると、ｎ型ＳｉＣの第２の層よりも高濃度のｎ型ドーパントでドープされたｎ型ＳｉＣ層が、ｎ型ＳｉＣの第２の層と、ｐ型バッファ層との間に配置され得る。誘電性材料の一つ以上の層を堆積することが、ｎ型ＳｉＣの第１および第２の層の露光された面の上にＳｉＯ２の層を堆積することを含み得る。誘電性材料の一つ以上の層を堆積することが、ｎ型ＳｉＣの第１および第２の層の露光された面の上に、Ｓｉ３Ｎ４の層を堆積し、その後ＳｉＯ２の層を堆積することを含み得る。金属エッチマスクがニッケルまたはアルミニウムを含み得る。
【００１１】
本発明の第２の局面によると、上記方法によって作成される半導体デバイスが提供され得る。
【００１２】
本発明の第３の局面によると、
ＳｉＣ基板層と、
ＳｉＣ基板層の上にあるｐ型ＳｉＣのバッファ層と、
バッファ層の上にあるｎ型ＳｉＣのチャネル層であって、チャネル層は、間隔のある関係の複数のレイズド領域を備え、レイズド領域は、上面を有し、底面と、隣接したレイズド領域の間の側壁とを有する一つ以上の凹部を規定する、チャネル層と、
チャネル層のレイズド領域の上面の上にあるｎ型ＳｉＣのソース／ドレイン層であって、チャネル層よりも高濃度のｎ型ドーパントでドープされている、ｎ型ＳｉＣのソース／ドレイン層と、
ｎ型ＳｉＣのソース／ドレイン層の上にある金属コンタクトと、
少なくとも１つの凹部の底面の上にあるショットキー金属のゲート領域と、
一つ以上の凹部の側壁の上にある誘電性材料の一つ以上の層と
を備えた、半導体デバイスであって、
ゲート領域が、チャネル層との整流接合を形成し、ゲート領域が、凹部の側壁の間に整列されている、半導体デバイスが提供される。一実施形態によると、ゲート領域は、凹部の側壁の上にある一つ以上の誘電性層と接触し得る。あるいは、ゲート領域は、凹部の側壁の上にある一つ以上の誘電性層と離間され得る。半導体デバイスは、ｐ型バッファ層とチャネル層との間に配置された、チャネル層よりも高濃度のｎ型ドーパントでドープされたｎ型ＳｉＣ層をさらに備え得る。
【発明を実施するための最良の形態】
【００１３】
上述したように、トラッピング効果は、電子がアクセプター様のレベルによってトラップされるときにＭＥＳＦＥＴデバイス内において生じ、そのトラップは、半絶縁性（ＳＩ）基板内において起きるか（通常、「バックゲーティング」と呼ばれる現象）、または表面において起きる。図１は、ｐ型バッファ層１４を有する半絶縁性基板１２上に製造されたＳｉＣ ＭＥＳＦＥＴ １０の略断面図を示す。図１から分かるように、ＳｉＣ ＭＥＳＦＥＴ １０はまた、ｎ型チャネル層１６と、ｎ型ソース領域１８と、ｎ型ドレイン領域１９と、ソース２０、ゲート２２およびドレイン２４コンタクトとを含む。図１では、電子がアクセプタ状態によってトラップされ得る領域は、図中において、−の符号で示す。
【００１４】
上述したように、表面から主電流ストリームを離すことによって、電流の安定性への界面トラップの影響の最小化を試みる種々のデバイス構造が開発されてきた。例えば、電流の安定性は、凹型または埋込型ゲート構造を用いることによって、改善され得る。しかしながら、凹型および埋込型ゲート構造でさえ、電子が表面の近傍において流れる場合において、低ゲートバイアスにおけるドレイン電流の不安定性を防ぐことはできない。
【００１５】
ここで、電流の安定性が改善された自己整列型パワーＳｉＣ ＭＥＳＦＥＴ構造を説明する。このデバイスでは、出力特性への表面においてトラップされた電荷の影響は、従来型ＭＥＳＦＥＴ構造と比べて、ごくわずかである。このデバイスは、自己整列型技術に基づいて、非常にシンプルかつ簡素な製造プロセスを用いて、作成され得る。
【００１６】
図２Ａは、第１の実施形態による自己整列型パワーＳｉＣ ＭＥＳＦＥＴ構造の略断面図を示す。図２Ａに示すように、このデバイスは、半絶縁性基板１と、ｐ型ＳｉＣバッファ層２と、ｎ型ＳｉＣチャネル３と、チャネル内に形成されかつゲート凹部２８によって分離されたソースおよびドレインフィンガ２６と、ｎ＋ソースおよびｎ＋ドレイン層４とを含む。図２Ａに示すデバイスはまた、ソースおよびドレイン・オームコンタクト５と、ショットキーコンタクト６とを含む。また、自己整列型メタライゼーションを介して形成されたソース、ドレインおよびゲートコンタクト８も示されている。また、図２Ａに示すように、このデバイス構造は、表面不動態化層７を含む。
【００１７】
図２Ｂは、第２の実施形態による自己整列型パワーＳｉＣ ＭＥＳＦＥＴ構造の略断面図を示す。図２Ｂに示すデバイスは、図２Ａに示すデバイスと構造が類似する。しかしながら、このデバイスはまた、オプションのｎ型層３ａを含む。
【００１８】
図２Ａおよび図２Ｂに示すデバイスは、表面不動態化層７を含む。しかしながら、表面トラップ密度が高いような条件下でさえも、ドレイン電流への表面においてトラップされた電荷の影響は、実質的になくなっている。図２Ａに示す構造を有するデバイスに対する二次元（２−Ｄ）の数値解析により、ソース−ゲートおよびゲート−ドレインセグメントにおける表面の近傍において、電流は流れないということが判明した。より正確には、このデバイスのこれらのセグメントにおける電流フローは、ソースおよびドレインフィンガのバルク材料においては生じると示される。
【００１９】
以下に、このデバイスの層の例示的なドープ濃度および厚みを記載する。
【００２０】
【数１】
図３は、従来型デバイスと、本明細書に記載の自己整列型デバイスとの電流フローの比較を示す。特に図３は、従来型（左側）および自己整列型（右側）のｐ型バッファ層を有する半絶縁性基板上の４Ｈ−ＳｉＣパワーＭＥＳＦＥＴ構造の電流フローおよびＤＣ Ｉ−Ｖ特性の比較である。電流密度の分布をゼロゲートバイアスおよびゼロ界面トラップ密度においてシミュレーションし（上側）、異なる界面トラップ密度に対してＩ−Ｖ特性をシミュレーションした（下側）。界面トラップ密度（Ｄｉｔ）の異なる値に対して、Ｓｉｌｖａｃｏ ＡｔｌａｓＴＭ２−Ｄデバイスシミュレータを用いて、このシミュレーションを実行した。図３に示すシミュレーションでは、従来型および自己整列型ＭＥＳＦＥＴは、同じ厚みならびに、チャネルおよびバッファ層に対して同じドープ密度を有する。
【００２１】
上述したように、パワーＳｉＣ ＭＥＳＦＥＴのゲートは、自己整列型プロセスを用いて形成され得る。自己整列型ＳｉＣ ＭＥＳＦＥＴの製造に対する略プロセスフローを図４に示す。この図は、自己整列型プロセスのみを示すが、例えば、自己整列型ＳｉＣ ＭＥＳＦＥＴの製造に対するデバイスのメサ分離およびエアーブリッジ形成の工程は含まない。
【００２２】
図４に示すプロセスは、以下の工程を含む
工程１：ソースおよびドレインフィンガの規定
工程２：単層または多層の誘電性フィルムの成長または堆積
工程３：誘電性層を介した異方性プラズマエッチングおよびソース／ドレイン・オームコンタクトのアニール
工程４：蒸着または別の異方性堆積技術を用いたショットキーコンタクトおよび最終金属の堆積
工程５：誘電性層（単数または複数（任意））の等方性エッチング
デバイスのメサ分離およびエアーブリッジ形成は、既知の方法を用いて実行され得る。
【００２３】
図５は、自己整列型金属（例えば、金）の堆積を可能にするゲートメタライゼーションプロセスを用いた結果を示す。このプロセスでは、ゲートの厚みは、トレンチの深さによってのみ限定される。図５の右下に、自己整列型プロセスの発展に用いられるテスト構造のＳＥＭ像を示す。これらの構造は、２０×５０μｍのゲート外周および、１μｍから２μｍへと変化するソース／ゲートライン幅を有し、５ｋÅの厚みにおいてソース／ゲートＡｕメタライゼーションを受けた。１μｍ／１μｍのソース／ゲートライン幅を有するテスト構造のクローズアップのＳＥＭ像を図５の左側に示す。提案する自己整列型ＭＥＳＦＥＴ構造については、ソース−ゲートの絶縁破壊電圧が、ゲート凹部の深さに関連し、広い範囲において調節可能である。
【００２４】
多くの別のいわゆる「自己整列型」ＭＥＳＦＥＴ関連のプロセス（例えば、［６、７］）とは異なり、本明細書に記載の自己整列型プロセスは、正に自己整列型である。デバイスの製造から、全てのクリティカルなアライメントステップを排除したからである。例えば、図５に示すデバイスに類似した０．４μｍ幅、５ｋÅ厚のゲート金属ラインを有する構造は、Ｋａｒｌ Ｓｕｓｓ ＭＪＢ−３コンタクトアライナを用いて作成された。
【００２５】
記載したゲートメタライゼーション技術は、自己整列型ゲート、または、垂直パワースイッチあるいはＶＪＦＥＴ、ＳＩＴおよびＢＪＴなどのＲＦデバイスの基部金属形成のために、用いられ得る。この技術はまた、パワーＳｉＣ ＭＥＳＦＥＴなどのような、サブミクロンのゲート長を有するラテラルデバイスの製造において用いられ得る。
【００２６】
図２Ａ〜２Ｂおよび図４において例示的な実施形態を示したが、別の代替実施形態も可能である。例えば、デバイスの製造用に出発材料のスタックを形成するために、炭化ケイ素、サファイアまたはシリコン基板の上に、ＧａＮエピタキシャル層（ｎおよびｐ型）が成長され得る。あるいは、導電性ＳｉＣ基板（ｎ型またはｐ型のいずれか）を備える基板材料が用いられ得る。用いられ得る別の例示的な基板材料は、半絶縁性のエピタキシャルに成長させたバッファ層を有する導電性ＳｉＣ基板である。これは、例えば、Ｃａｓａｄｙらの「Ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｗｉｄｅ−Ｂａｎｄｇａｐ Ｔｒａｎｓｉｓｔｏｒｓ ｏｎ Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｅｐｉｔａｘｙ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ，Ｈｉｇｈ−Ｐｏｗｅｒ Ａｐｐｌｉｃａｔｉｏｎｓ」（米国特許出願公開第２００２／０１４９０２１−Ａ１号、２００２年１０月１７日公開）に記載されている。あるいは、基板材料として、熱伝導度の高い別のタイプのセラミックが用いられ得る（例えば、ＡｌＮ、Ａｌ２Ｏ３、ＢｅＯなど）。
【００２７】
炭化ケイ素は、多数の（２００よりも多くの）変形（多型）へと結晶化する。最も重要なのは、３Ｃ−ＳｉＣ（立方晶、閃亜鉛鉱型）；２Ｈ−ＳｉＣ；４Ｈ−ＳｉＣ；６Ｈ−ＳｉＣ（六方晶、ウルツ型）；１５Ｒ−ＳｉＣ（菱面体晶）である。しかしながら、電子の移動度が高いので、４Ｈの多型はパワーデバイスに対してより魅力的である。４Ｈ−ＳｉＣが望ましいが、本発明が、別のワイドバンドギャップ半導体材料（例えば、窒化ガリウム、リン酸インジウム、および、炭化ケイ素の別の多型）からなる本明細書に記載の自己整列型パワーＳｉＣ ＭＥＳＦＥＴに適用可能であることは、理解される。
【００２８】
自己整列型構造のＳｉＣ層は、既知の技術を用いて、ドナーまたはアクセプタ材料でその層をドープすることによって、形成され得る。例示的なドナー材料としては、窒素およびリンが挙げられる。窒素は、好適なドナー材料である。ＳｉＣをドープするための例示的なアクセプター材料としては、ホウ素およびアルミニウムが挙げられる。アルミニウムは、好適なアクセプター材料である。しかしながら、上記の材料は例示に過ぎず、炭化ケイ素にドープされ得る任意のアクセプターおよびドナー材料を用いることができる。本明細書に記載の自己整列型パワーＳｉＣ ＭＥＳＦＥＴの種々の層のドープレベルおよび厚みを変更して、特定の用途に対して所望の特性を有するデバイスを生成することができる。同様に、デバイスの種々の特徴の大きさを変更して、特定の用途に対して所望の特徴を有するデバイスを生成することができる。
【００２９】
ＳｉＣ層は、適切な基板上のエピタキシャル成長によって形成され得る。この層は、エピタキシャル成長の間において、ドープされ得る。
【００３０】
このデバイスのＳｉＣエピタキシャル層に対する例示的なドープ濃度は以下のとおりである
ｎ型ソース／ドレイン：＞５×１０１８ｃｍ−３；
ｎ型チャネル：＜１×１０１７ｃｍ−３（例えば、＜５×１０１６ｃｍ−３）；
オプションのｎ型層：５×１０１６ｃｍ−３〜３×１０１７ｃｍ−３；
ｐ型バッファ：１×１０１５ｃｍ−３〜３×１０１７ｃｍ−３（例えば、３×１０１５ｃｍ−３〜３×１０１７ｃｍ−３）。
【００３１】
説明を目的として提供した例を用いて上記記載により本発明の原理を教示したが、本開示を読むことによって、本発明の真の範囲から逸脱せずに、形式および詳細において種々の変化がなされ得るということは、当業者には理解される。
【００３２】
【数２】
【図面の簡単な説明】
【００３３】
【図１】図１は、ＳｉＣパワーＭＥＳＦＥＴの略断面図である。
【図２Ａ】図２Ａは、第１の実施形態による自己整列型ＳｉＣパワーＭＥＳＦＥＴの略断面図である。
【図２Ｂ】図２Ｂは、第２の実施形態による自己整列型ＳｉＣパワーＭＥＳＦＥＴの略断面図である。
【図３】図３は、従来型（左側）および自己整列型（右側）ＳｉＣパワーＭＥＳＦＥＴの電流フローおよびＤＣ ＩＶ特性の比較である。
【図４】図４は、自己整列型ＳｉＣ ＭＥＳＦＥＴの製造用の略工程である。
【図５】図５は、自己整列型ゲートのメタライゼーションプロセスの開発に用いられるテスト構造のＳＥＭ像（左および右下）と、ソース−ゲートのＩ−Ｖ曲線を示すカーブ−トレーサ画面（右上）を含む。
【特許請求の範囲】
【請求項１】
ｎ型ＳｉＣの第２の層の上にあるｎ型ＳｉＣの第１の層の上の金属エッチマスクを用いて、該ｎ型ＳｉＣの第１の層を選択的にエッチングすることであって、該ｎ型ＳｉＣの第２の層は、該ｎ型ＳｉＣの第１の層よりも低濃度のｎ型ドーパントでドープされており、該ｎ型ＳｉＣの第２の層は、ＳｉＣ基板層の上にあるｐ型ＳｉＣの層の上にあり、該エッチングすることが、各々が上面を有する複数の別個のレイズド領域を形成するように、該ｎ型ＳｉＣの第１の層を貫通して該ｎ型ＳｉＣの第２の層へとエッチングすることを包含し、該複数の別個のレイズド領域は、間隔が空いており、それによって、隣接するレイズド領域間に一つ以上の凹部を規定し、該一つ以上の凹部は、底面および側壁を有する、エッチングすることと、
該レイズド領域の上面の上にオームコンタクトを形成するように、該ｎ型ＳｉＣの第１の層の上の該金属エッチマスクをアニールすることと、
該一つ以上の凹部の該底面および側壁を含む、該ｎ型ＳｉＣの第１および第２の層の露光された面の上に、誘電性材料の一つ以上の層を堆積することと、
該ｎ型ＳｉＣの第２の層を露光するように、該一つ以上の凹部の底面の上の該一つ以上の誘電性層を貫通して異方性エッチングすることと、
ゲート接合を形成するように、該一つ以上の凹部の中の該露光されたｎ型ＳｉＣの第２の層の上にショットキー金属を堆積することと
を包含する、半導体デバイスを作成する方法。
【請求項２】
前記金属エッチマスクがニッケルまたはアルミニウムを含む、請求項１に記載の方法。
【請求項３】
前記ｎ型ＳｉＣの第２の層よりも高濃度のｎ型ドーパントでドープされたｎ型層が、該ｎ型ＳｉＣの第２の層と、前記ＳｉＣ基板層の上のｐ型ＳｉＣの層との間にある、請求項１に記載の方法。
【請求項４】
前記ＳｉＣ基板が金属層の上にある、請求項３に記載の方法。
【請求項５】
前記アニールすることが、前記誘電性材料の一つ以上の層を堆積することの前に行われる、請求項１に記載の方法。
【請求項６】
前記ショットキー金属を堆積した後において、前記一つ以上の誘電性層をエッチングすることをさらに包含する、請求項１に記載の方法。
【請求項７】
前記ショットキー金属と、前記一つ以上のレイズド領域の上面の上にあるオームコンタクトとの上に、金属を堆積することをさらに包含する、請求項１に記載の方法。
【請求項８】
前記誘電性材料の一つ以上の層を堆積することが、前記ｎ型ＳｉＣの第１および第２の層の露光された面の上にＳｉＯ２の層を堆積することを包含する、請求項１に記載の方法。
【請求項９】
前記誘電性材料の一つ以上の層を堆積することが、前記ｎ型ＳｉＣの第１および第２の層の露光された面の上に、Ｓｉ３Ｎ４の層を堆積し、その後ＳｉＯ２の層を堆積することを包含する、請求項１に記載の方法。
【請求項１０】
請求項１に記載の方法によって作成される半導体デバイス。
【請求項１１】
前記複数の別個のレイズド領域が細長く、大きいほうの次元と小さいほうの次元とを有し、該レイズド領域の大きいほうの次元が、互いに平行に向いている、請求項１０に記載の半導体デバイス。
【請求項１２】
前記複数のレイズド領域が、前記小さいほうの次元の方向において、一定の間隔で離れている、請求項１１に記載の半導体デバイス。
【請求項１３】
請求項２に記載の方法によって作成される半導体デバイス。
【請求項１４】
請求項３に記載の方法によって作成される半導体デバイス。
【請求項１５】
請求項９に記載の方法によって作成される半導体デバイス。
【請求項１６】
ＳｉＣ基板層と、
該ＳｉＣ基板層の上にあるｐ型ＳｉＣのバッファ層と、
該バッファ層の上にあるｎ型ＳｉＣのチャネル層であって、該チャネル層は、間隔のある関係の複数のレイズド領域を備え、該レイズド領域は、上面を有し、底面と、隣接したレイズド領域の間の側壁とを有する一つ以上の凹部を規定する、チャネル層と、
該チャネル層の該レイズド領域の上面の上にあるｎ型ＳｉＣのソース／ドレイン層であって、該チャネル層よりも高濃度のｎ型ドーパントでドープされている、ｎ型ＳｉＣのソース／ドレイン層と、
該ｎ型ＳｉＣのソース／ドレイン層の上にある金属コンタクトと、
少なくとも１つの凹部の底面の上にあるショットキー金属のゲート領域と、
該一つ以上の凹部の側壁の上にある誘電性材料の一つ以上の層と
を備えた、半導体デバイスであって、
該ゲート領域が、該チャネル層との整流接合を形成し、該ゲート領域が、該凹部の側壁の間に整列されている、半導体デバイス。
【請求項１７】
前記ゲート領域が、前記凹部の側壁の上にある前記一つ以上の誘電性層と接触する、請求項１６に記載の半導体デバイス。
【請求項１８】
前記ゲート領域が、前記凹部の側壁の上にある前記一つ以上の誘電性層と離間されている、請求項１６に記載の半導体デバイス。
【請求項１９】
前記バッファ層と前記チャネル層との間にｎ型ＳｉＣ層をさらに備え、該バッファ層と該チャネル層との間の該ｎ型ＳｉＣ層が、前記チャネル層よりも高濃度のｎ型ドーパントでドープされている、請求項１６に記載の半導体デバイス。
【請求項２０】
前記ＳｉＣ基板が金属層の上にある、請求項１９に記載の半導体デバイス。
【請求項１】
ｎ型ＳｉＣの第２の層の上にあるｎ型ＳｉＣの第１の層の上の金属エッチマスクを用いて、該ｎ型ＳｉＣの第１の層を選択的にエッチングすることであって、該ｎ型ＳｉＣの第２の層は、該ｎ型ＳｉＣの第１の層よりも低濃度のｎ型ドーパントでドープされており、該ｎ型ＳｉＣの第２の層は、ＳｉＣ基板層の上にあるｐ型ＳｉＣの層の上にあり、該エッチングすることが、各々が上面を有する複数の別個のレイズド領域を形成するように、該ｎ型ＳｉＣの第１の層を貫通して該ｎ型ＳｉＣの第２の層へとエッチングすることを包含し、該複数の別個のレイズド領域は、間隔が空いており、それによって、隣接するレイズド領域間に一つ以上の凹部を規定し、該一つ以上の凹部は、底面および側壁を有する、エッチングすることと、
該レイズド領域の上面の上にオームコンタクトを形成するように、該ｎ型ＳｉＣの第１の層の上の該金属エッチマスクをアニールすることと、
該一つ以上の凹部の該底面および側壁を含む、該ｎ型ＳｉＣの第１および第２の層の露光された面の上に、誘電性材料の一つ以上の層を堆積することと、
該ｎ型ＳｉＣの第２の層を露光するように、該一つ以上の凹部の底面の上の該一つ以上の誘電性層を貫通して異方性エッチングすることと、
ゲート接合を形成するように、該一つ以上の凹部の中の該露光されたｎ型ＳｉＣの第２の層の上にショットキー金属を堆積することと
を包含する、半導体デバイスを作成する方法。
【請求項２】
前記金属エッチマスクがニッケルまたはアルミニウムを含む、請求項１に記載の方法。
【請求項３】
前記ｎ型ＳｉＣの第２の層よりも高濃度のｎ型ドーパントでドープされたｎ型層が、該ｎ型ＳｉＣの第２の層と、前記ＳｉＣ基板層の上のｐ型ＳｉＣの層との間にある、請求項１に記載の方法。
【請求項４】
前記ＳｉＣ基板が金属層の上にある、請求項３に記載の方法。
【請求項５】
前記アニールすることが、前記誘電性材料の一つ以上の層を堆積することの前に行われる、請求項１に記載の方法。
【請求項６】
前記ショットキー金属を堆積した後において、前記一つ以上の誘電性層をエッチングすることをさらに包含する、請求項１に記載の方法。
【請求項７】
前記ショットキー金属と、前記一つ以上のレイズド領域の上面の上にあるオームコンタクトとの上に、金属を堆積することをさらに包含する、請求項１に記載の方法。
【請求項８】
前記誘電性材料の一つ以上の層を堆積することが、前記ｎ型ＳｉＣの第１および第２の層の露光された面の上にＳｉＯ２の層を堆積することを包含する、請求項１に記載の方法。
【請求項９】
前記誘電性材料の一つ以上の層を堆積することが、前記ｎ型ＳｉＣの第１および第２の層の露光された面の上に、Ｓｉ３Ｎ４の層を堆積し、その後ＳｉＯ２の層を堆積することを包含する、請求項１に記載の方法。
【請求項１０】
請求項１に記載の方法によって作成される半導体デバイス。
【請求項１１】
前記複数の別個のレイズド領域が細長く、大きいほうの次元と小さいほうの次元とを有し、該レイズド領域の大きいほうの次元が、互いに平行に向いている、請求項１０に記載の半導体デバイス。
【請求項１２】
前記複数のレイズド領域が、前記小さいほうの次元の方向において、一定の間隔で離れている、請求項１１に記載の半導体デバイス。
【請求項１３】
請求項２に記載の方法によって作成される半導体デバイス。
【請求項１４】
請求項３に記載の方法によって作成される半導体デバイス。
【請求項１５】
請求項９に記載の方法によって作成される半導体デバイス。
【請求項１６】
ＳｉＣ基板層と、
該ＳｉＣ基板層の上にあるｐ型ＳｉＣのバッファ層と、
該バッファ層の上にあるｎ型ＳｉＣのチャネル層であって、該チャネル層は、間隔のある関係の複数のレイズド領域を備え、該レイズド領域は、上面を有し、底面と、隣接したレイズド領域の間の側壁とを有する一つ以上の凹部を規定する、チャネル層と、
該チャネル層の該レイズド領域の上面の上にあるｎ型ＳｉＣのソース／ドレイン層であって、該チャネル層よりも高濃度のｎ型ドーパントでドープされている、ｎ型ＳｉＣのソース／ドレイン層と、
該ｎ型ＳｉＣのソース／ドレイン層の上にある金属コンタクトと、
少なくとも１つの凹部の底面の上にあるショットキー金属のゲート領域と、
該一つ以上の凹部の側壁の上にある誘電性材料の一つ以上の層と
を備えた、半導体デバイスであって、
該ゲート領域が、該チャネル層との整流接合を形成し、該ゲート領域が、該凹部の側壁の間に整列されている、半導体デバイス。
【請求項１７】
前記ゲート領域が、前記凹部の側壁の上にある前記一つ以上の誘電性層と接触する、請求項１６に記載の半導体デバイス。
【請求項１８】
前記ゲート領域が、前記凹部の側壁の上にある前記一つ以上の誘電性層と離間されている、請求項１６に記載の半導体デバイス。
【請求項１９】
前記バッファ層と前記チャネル層との間にｎ型ＳｉＣ層をさらに備え、該バッファ層と該チャネル層との間の該ｎ型ＳｉＣ層が、前記チャネル層よりも高濃度のｎ型ドーパントでドープされている、請求項１６に記載の半導体デバイス。
【請求項２０】
前記ＳｉＣ基板が金属層の上にある、請求項１９に記載の半導体デバイス。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【公表番号】特表２００７−５２９８８５（Ｐ２００７−５２９８８５Ａ）
【公表日】平成１９年１０月２５日（２００７．１０．２５）
【国際特許分類】
【出願番号】特願２００７−５０３１１０（Ｐ２００７−５０３１１０）
【出願日】平成１７年３月１４日（２００５．３．１４）
【国際出願番号】ＰＣＴ／ＵＳ２００５／００８５２６
【国際公開番号】ＷＯ２００５／０８９３０３
【国際公開日】平成１７年９月２９日（２００５．９．２９）
【出願人】（５０６２９１６１２）セミサウス ラボラトリーズ， インコーポレーテッド (12)
【Ｆターム（参考）】
【公表日】平成１９年１０月２５日（２００７．１０．２５）
【国際特許分類】
【出願日】平成１７年３月１４日（２００５．３．１４）
【国際出願番号】ＰＣＴ／ＵＳ２００５／００８５２６
【国際公開番号】ＷＯ２００５／０８９３０３
【国際公開日】平成１７年９月２９日（２００５．９．２９）
【出願人】（５０６２９１６１２）セミサウス ラボラトリーズ， インコーポレーテッド (12)
【Ｆターム（参考）】
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