記憶装置、及びその作製方法
【課題】RFIDを代表とする半導体装置に実装する記憶素子において、製造工程を削減し、低コスト化された記憶素子及び当該素子を有する記憶回路を提供することを課題とする。
【解決手段】電極間に挟まれた有機化合物を有する記憶素子であって、当該記憶素子を制御する半導体素子に接続された電極を、当該記憶素子の電極として機能させることを特徴とする。また当該記憶素子を絶縁表面上に形成された極薄な半導体膜を用いるため、低コスト化を図ることができる。
【解決手段】電極間に挟まれた有機化合物を有する記憶素子であって、当該記憶素子を制御する半導体素子に接続された電極を、当該記憶素子の電極として機能させることを特徴とする。また当該記憶素子を絶縁表面上に形成された極薄な半導体膜を用いるため、低コスト化を図ることができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、有機化合物を有する記憶素子、当該記憶素子を有する記憶装置、及びそれらの作製方法について説明する。
【背景技術】
【0002】
現在、物や人を認識・識別するための技術としてRFID(Radio Frequency Identification)が開発研究されている。このようなRFIDは、有価証券の偽造防止や個人認証に利用され、多くの用途が見込まれている。
【0003】
従来のRFIDは、シリコンウェハから形成されたIC(Integrated Circuit)チップが用いられ、ROMやRAMといった記憶回路、CPU等の制御回路を形成している(特許文献1参照)。
【特許文献1】特開2000−20665号(図2)
【発明の開示】
【発明が解決しようとする課題】
【0004】
このようにRFIDのシリコンウェハから形成するチップは非透光性であり、さらに耐衝撃性を高めるためチップサイズを小さくする傾向にあるが薄型化の検討はされておらず、有価証券や個人認証のために搭載すると、目立つことが多くある。
【0005】
このようなRFIDは商品タグの分野にも使用が検討されており、使い捨てできる程度に低コスト化されることが望まれている。そのため、シリコンウェハの母体が円形状を有するシリコンウェハから多面取りを用いて作製しているが、取り出し率を高め低コスト化するには限界が現れ始めてきた。
【0006】
そこで本発明は、製造工程を削減し、低コスト化された記憶素子及び当該素子を有する記憶回路を提供することを課題とする。また本発明は、当該回路を有する記憶素子、及び当該記憶素子を有する半導体装置を提供することを課題とする。
【課題を解決するための手段】
【0007】
上記課題を鑑み本発明は、電極間に挟まれた有機化合物を有する記憶素子であって、当該記憶素子を制御する半導体素子に接続された電極、つまりソース電極又はドレイン電極を、当該記憶素子の下部電極として機能させることを特徴とする。その結果、記憶素子用の電極が不要となり工程数を削減することができる。
【0008】
また記憶素子が有する絶縁物は、半導体素子と電気的に接続する電極を形成するための開口部内に形成することを特徴とする。その結果、有機化合物の作り分けに必要とされた絶縁膜、所謂隔離層を形成することがない。
【0009】
また本発明は、絶縁表面上に形成された極薄な半導体膜を用いるため、低コスト化を図ることができる。絶縁表面とは、シリコンウェハ以外であって、例えばガラス基板、又はプラスチック等の合成樹脂基板上の表面を指す。
【0010】
以下に本発明の具体的な形態を示す。
【0011】
本発明の記憶装置は、絶縁表面上に形成された不純物領域を有する半導体膜と、半導体膜に接し、不純物領域上に開口部が設けられた絶縁膜と、開口部に設けられ、不純物領域と電気的に接続されたソース電極又はドレイン電極として、及び下部電極として機能する導電膜と、開口部において、導電膜上に設けられた絶縁物と、絶縁物上に設けられた上部電極とを有することを特徴とする。
【0012】
本発明の別形態の記憶装置は、絶縁表面上に形成された不純物領域を有する半導体膜と、半導体膜に接し、不純物領域上に第1の開口部が設けられた第1の絶縁膜と、第1の開口部に設けられ、不純物領域と電気的に接続されたソース電極又はドレイン電極として機能する第1の導電膜と、導電膜の端部を覆うように設けられ、不純物領域上に第2の開口部が設けられた第2の絶縁膜と、第1の導電膜に接続され、下部電極として機能する第2の導電膜と、第1及び第2の開口部において、第2の導電膜上に設けられた絶縁物と、絶縁物上に設けられた上部電極とを有することを特徴とする。
【0013】
本発明において、絶縁物は、光学的作用又は熱的作用により性質が変化し、下部電極と、上部電極とが短絡することができる材料である。光学的作用又は熱的作用により性質を変化させるため、その膜厚は5nmから100nm、好ましくは10nmから60nmであるとよい。また絶縁物に有機化合物材料を用いる場合、そのガラス転移温度は80℃から300℃、好ましくは100℃から250℃であるとよい。
【0014】
本発明の記憶装置の作製方法は、絶縁表面上に半導体膜中に不純物領域を形成し、半導体膜に接して絶縁膜を形成し、不純物領域が露出するように、絶縁膜に開口部を形成し、開口部において、不純物領域と電気的に接続するソース電極又はドレイン電極として、及び下部電極として機能する導電膜を形成し、導電膜上に絶縁物を形成し、絶縁物上に上部電極を形成することを特徴とする。
【0015】
本発明の別形態の記憶装置の作製方法は、絶縁表面上に半導体膜中に不純物領域を形成し、半導体膜に接して絶縁膜を形成し、不純物領域が露出するように、絶縁膜に開口部を形成し、開口部において、不純物領域と電気的に接続するソース電極又はドレイン電極として、及び下部電極として機能する導電膜を形成し、導電膜上に絶縁物を形成し、絶縁物上に上部電極を形成し、導電膜及び絶縁膜に対して表面改質を行うことを特徴とする。
【0016】
本発明の別形態の記憶装置の作製方法は、絶縁表面上に半導体膜中に不純物領域を形成し、半導体膜に接して絶縁膜を形成し、不純物領域が露出するように、絶縁膜に開口部を形成し、開口部において、不純物領域と電気的に接続するソース電極又はドレイン電極として、及び下部電極として機能する導電膜を形成し、導電膜上に絶縁物を形成し、絶縁物上に上部電極を形成し、導電膜に対してスパッタリング法により表面改質を行うことを特徴とする。
【0017】
上述したように絶縁物は非常に薄く形成するため、表面改質を行うことにより、絶縁物の密着性を高めることができる。
【0018】
本発明の別形態の記憶装置の作製方法は、絶縁表面上に半導体膜中に不純物領域を形成し、半導体膜に接して絶縁膜を形成し、不純物領域が露出するように、絶縁膜に開口部を形成し、開口部において、不純物領域と電気的に接続するソース電極又はドレイン電極として、及び下部電極として機能する導電膜を形成し、導電膜上に絶縁物を形成し、絶縁物上に上部電極を形成し、開口部の周囲に設けられた導電膜の上面のみに表面改質を行った後に絶縁物を液滴吐出法により形成することを特徴とする。
【発明の効果】
【0019】
本発明によって、メモリ用の電極が不要となるため製造工程を削減し、低コスト化された記憶素子及び当該素子を有する記憶回路を提供する。
【発明を実施するための最良の形態】
【0020】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【0021】
(実施の形態1)
本実施の形態では、記憶素子の作製工程について説明する。
【0022】
図1(A)に示すように、絶縁表面を有する基板100上に、下地膜101を形成する。基板100には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ステンレス(SUS)基板等を用いることができる。また、PET(ポリエチレンテレフタレート)、PEN(ポリエチレンナフタレート)、PES(ポリエーテルスルホン)に代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板は、一般的に他の基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【0023】
下地膜101は基板100中に含まれるNaなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。そのためアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる酸化珪素や、窒化珪素、窒化酸化珪素などの絶縁膜を用いて形成する。
【0024】
ガラス基板、ステンレス基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から下地膜を設けることは有効である。一方、石英基板など不純物の拡散がさして問題とならない場合は、下地膜は必ずしも設ける必要はない。
【0025】
次いで、下地膜101上に非晶質構造を有する半導体膜(非晶質半導体膜と記す)を形成する。非晶質半導体膜は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は0.01〜4.5atomic%程度であることが好ましい。実施の形態では、66nmの珪素を主成分とする半導体膜(非晶質珪素膜、アモルファスシリコンとも記す)を用いる。
【0026】
次に、非晶質半導体膜を結晶化し、結晶構造を有する半導体膜(結晶性半導体膜と記す)を形成する。結晶化する方法は、加熱炉、レーザ照射、若しくはランプから発する光の照射(ランプアニールと呼ぶ)、又はそれらを組み合わせて用いることができる。
【0027】
例えば、非晶質半導体膜に金属元素を添加し、加熱炉を用いた熱処理を行うことによって結晶性半導体膜を形成する。このように、金属元素を添加することにより、低温で結晶化できるため好ましい。ここで添加とは、少なくとも非晶質半導体膜の結晶化が促進されるように非晶質半導体膜の表面上に金属元素を形成することをいう。例えば、非晶質半導体膜上にスピンコーティング法やディップ法といった塗布方法によりNi溶液(水溶液や酢酸溶液を含む)を塗布し、Niを含む膜(但し、極めて薄いため膜として観測できない場合もある)を形成することが含まれる。このとき非晶質半導体膜の表面全体に溶液を行き渡らせるため、非晶質半導体膜の表面の濡れ性を改善するとよい。例えば、酸素雰囲気中でのUV光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を1nm〜5nm形成することにより、濡れ性を改善することができる。
【0028】
その後、非晶質半導体膜を500〜550℃で2〜20時間かけて加熱し、非晶質半導体膜を結晶化し、結晶性半導体膜を形成する。このとき加熱温度を徐々に変化させると好ましい。また低温加熱工程により、非晶質半導体膜の水素等が出てくるため、結晶化の際の膜荒れを低減する、所謂水素出しを行うことができる。例えば、縦型炉を用いて500℃で1時間熱処理後、550℃4時間で熱処理を行うことにより結晶化を行うことができる。
【0029】
このように金属元素を用いた結晶化を行った場合、金属元素を低減、又は除去するためにゲッタリング工程を施す。例えば、非晶質半導体膜をゲッタリングシンクとして形成し、加熱することによって金属元素を捕獲することができる。
【0030】
その後、窒素雰囲気で550℃、4時間の熱処理を行い、金属元素を低減、又は除去する。そして、ゲッタリングシンクとなっていた非晶質半導体膜、及び酸化膜をフッ酸等により除去し、金属元素が低減、又は除去された結晶性半導体膜を得ることができる。
【0031】
別の結晶化する方法は、非晶質半導体膜にレーザ光(レーザビーム)を照射する方法がある。このようなレーザとしては、Arレーザ、Krレーザ、エキシマレーザ、YAGレーザ、Y2O3レーザ、YVO4レーザ、YLEレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ti:サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種を用いることができる。レーザ発振型は、連続発振型(CWレーザとも記す)、パルス発振型(パルスレーザとも記す)があり、これらを用いることができる。またさらに、レーザの基本波、又は当該基本波の第2高調波から第4高調波のレーザを単独で、又は組み合わせて照射することができる。
【0032】
レーザのビーム形状は、線状とすると好ましい。その結果、スループットを向上させることができる。またさらにレーザは、半導体膜に対して入射角θ(0°<θ<90°)を持たせて照射させるとよい。レーザの干渉を防止することができるからである。
【0033】
このように形成された結晶性半導体膜を、図1(A)に示すように所定の形状に加工(パターニングとも記す)し、島状の半導体膜102を形成する。パターニングに際し、結晶性半導体膜上にフォトレジストを塗布し、所定のマスク形状を露光し、マスクを形成する。このマスクを用いて、ドライエッチング法により結晶性半導体膜をパターニングすることができる。
【0034】
その後、半導体膜102を覆うようにゲート絶縁膜104を形成する。ゲート絶縁膜104は、単層であっても積層であってもよい。ゲート絶縁膜104となる絶縁材料は、無機材料であっても有機材料であってもよく、例えば酸化珪素、窒化珪素、酸化窒化珪素を用いることができる。なお、ゲート絶縁膜104の形成前に、島状の半導体膜の表面をフッ酸等により洗浄するとよい。半導体膜と、ゲート絶縁膜の界面汚染は、薄膜トランジスタの電気特性に影響するからである。そのため、半導体膜と、ゲート絶縁膜を大気に曝さず連続的に形成し、その後半導体膜及びゲート絶縁膜を同時に所定の形状にパターニングしてもよい。
【0035】
半導体膜102上にゲート絶縁膜104を介してゲート電極105となる導電膜を形成する。ゲート電極105は、単層であっても積層であってもよく、またゲート電極105の端部はテーパー形状を有してもよい。ゲート電極105となる導電膜には、Ta、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を用いることができる。
【0036】
ゲート電極105をマスクに用いて、自己整合的に、不純物領域103を形成する。n型の薄膜トランジスタを形成する場合、ホスフィン(PH3)をドーピングし、リン(P)が添加された不純物領域を形成する。p型の薄膜トランジスタを形成する場合、ジボラン(B2H6)をドーピングし、ボロン(B)が添加された不純物領域を形成する。
【0037】
不純物領域103は、不純物濃度によって高濃度不純物領域又は低濃度不純物領域に分けることができる。例えば、ゲート電極105のテーパー部では不純物元素の添加量が少なくなるため、低濃度不純物領域が形成され、ゲート電極105がない領域では高濃度不純物領域を形成することができる。ゲート電極と不純物領域の一部が重なった構造をGOLD(Gate Overlapped Drain)構造と呼ぶ。
【0038】
またゲート電極105の側面に絶縁物を設けた所謂オフセット構造とすることもできる。オフセット構造は、絶縁物の幅により、チャネル形成領域と、不純物領域103との距離を設定することができる。
【0039】
ゲート絶縁膜104、ゲート電極105を覆うように第1の絶縁膜106を形成する。第1の絶縁膜は、酸化珪素、窒化珪素、酸化窒化珪素のいずれかから形成することができる。特に、第1の絶縁膜は水素を有する絶縁膜であると好ましいため、CVD法により形成するとよい。
【0040】
その後、不純物領域103を活性化するため熱処理を行うと好ましい。熱処理は、例えば加熱炉を用いて窒素雰囲気中で400℃〜550℃に加熱する。その結果、第1の絶縁膜106からの水素により、半導体膜102のダングリングボンド等を低減することができる。
【0041】
次に図1(B)に示すように、第1の絶縁膜106を覆うように第2の絶縁膜108を形成する。第2の絶縁膜108により、平坦性を高めることができる。第2の絶縁膜108は、有機材料又は無機材料を用いて形成することができる。有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストベンゾシクロブテン、シロキサン、又はポリシラザンを用いることができる。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。またポリシラザンとは、珪素(Si)と窒素(N)の結合を有するポリマー材料を含む液体材料を出発原料として形成される。無機材料としては、酸化珪素、窒化珪素、酸化窒化珪素等を用いることができる。また、第2の絶縁膜108は単層構造、又は積層構造を用いてもよい。特に、有機材料を用いて第2の絶縁膜を形成すると、平坦性は高まる一方で、有機材料によって水分や酸素が吸収されてしまう。これを防止するため、有機材料上に、無機材料を形成した積層構造とするとよい。
【0042】
その後、ゲート絶縁膜104、第1の絶縁膜106、第2の絶縁膜108に開口部、所謂コンタクトホール110を形成する。コンタクトホール110は、ドライエッチング法、又はウェットエッチング法により形成することができる。このようなエッチング法に用いるエッチング剤は、コンタクトホール110を形成する際、ゲート絶縁膜104、第1の絶縁膜106、及び第2の絶縁膜108と、半導体膜102との選択比がとれるものであればよい。このとき、コンタクトホール110の周囲における、第2の絶縁膜108の端部に丸みをつけるとよい。その結果、次に形成する導電膜の段切れを防止することができる。
【0043】
なお本発明は、コンタクトホール110内を利用して記憶素子を形成するため、その径、深さ、テーパーの角度等を決定する。例えば、記憶素子を形成する側のコンタクトホール110は、記憶素子を形成しない側のコンタクトホールと比較して、径を大きくする。例えばその直径を1μmから3μmとする。
【0044】
その後、コンタクトホール110に電極109、109’となる導電膜を形成する。電極109、109’は、単層構造又は積層構造をとることができる。導電膜は、アルミニウム(Al)、チタン(Ti)、モリブデン(Mo)、タングステン(W)もしくはシリコン(Si)の元素又はこれらの元素を用いた合金を用いればよい。また導電膜には、インジウム錫酸化物(ITO)、酸化珪素を含むインジウム錫酸化物、2〜20%の酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができる。このような導電膜は、スパッタリング法、液滴吐出法等により形成し、所定の形状にパターニングすることにより電極109となる。なお、不純物領域103と接続された電極109、109’は、ソース電極、又はドレイン電極として機能し、且つ記憶素子の下部電極として機能することを特徴とする。このような本発明は、下部電極として新たに導電膜を形成する必要がないため、工程数を削減でき、低コスト化を図ることができる。
【0045】
ここまでの工程の上面図を図2(A)に示す。図2(A)からもわかるように、記憶素子を形成する側のコンタクトホール110の径を大きく確保するため、半導体膜102を矩形にパターニングしてもよい。また図2(A)で示すように、導電膜はパターニングすることにより、電極に接続される配線も同時に形成される。例えば、ゲート電極105と同時にワード線も形成される。当該ワード線には、制御回路から選択信号が入力される。またソース電極、及びドレイン電極と同時に信号線も形成される。
【0046】
このようにソース電極及びドレイン電極まで形成し、薄膜トランジスタ107を完成することができる。
【0047】
次に図1(C)に示すように、コンタクトホール110内に記憶素子を構成する絶縁物112を形成する。絶縁物112は、厚さが5nmから100nm、好ましくは10nmから60nmとするとよい。
【0048】
絶縁物112は、無機材料又は有機材料から形成することができる。またそれら材料により、蒸着法、スピンコーティング法、液滴吐出法等により絶縁物112を形成することができる。絶縁物112は、光学的作用又は熱的作用等により、その性質が変化する材料を用いればよい。例えば、ジュール熱による溶融、絶縁破壊等により、その性質が変化し、下部電極として機能する電極109と、その後形成される上部電極とが短絡することができる材料であればよい。
【0049】
無機材料としては、酸化珪素、窒化珪素、酸化窒化珪素等がある。このような無機材料であっても、その膜厚を制御することによって、絶縁破壊を生じるため、下部電極と上部電極とを短絡させることができる。
【0050】
有機材料としては、例えば、4、4’−ビス[N−(1−ナフチル)−N−フェニルアミノ]ビフェニル(略称:α−NPD)や4,4’−ビス[N−(3−メチルフェニル)−N−フェニルアミノ]ビフェニル(略称:TPD)や4,4’,4’’−トリス(N,N−ジフェニル−アミノ)トリフェニルアミン(略称:TDATA)、4,4’,4’’−トリス[N−(3−メチルフェニル)−N−フェニルアミノ]トリフェニルアミン(略称:MTDATA)や4,4’−ビス(N−(4−(N,N−ジ−m−トリルアミノ)フェニル)−N−フェニルアミノ)ビフェニル(略称:DNTPD)などの芳香族アミン系(即ち、ベンゼン環−窒素の結合を有する)の化合物、ポリビニルカルバゾール(略称:PVK)やフタロシアニン(略称:H2Pc)、銅フタロシアニン(略称:CuPc)、バナジルフタロシアニン(略称:VOPc)等のフタロシアニン化合物等を用いることができる。これら材料は、正孔輸送性の高い物質である。
【0051】
また、他にも有機化合物材料として、例えばトリス(8−キノリノラト)アルミニウム(略称:Alq3)、トリス(4−メチル−8−キノリノラト)アルミニウム(略称:Almq3)、ビス(10−ヒドロキシベンゾ[h]キノリナト)ベリリウム(略称:BeBq2)、ビス(2−メチル−8−キノリノラト)(4−フェニルフェノラト)アルミニウム(略称:BAlq)等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料や、ビス[2−(2−ヒドロキシフェニル)ベンゾオキサゾラト]亜鉛(略称:Zn(BOX)2)、ビス[2−(2−ヒドロキシフェニル)ベンゾチアゾラト]亜鉛(略称:Zn(BTZ)2)などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。これら材料は、電子輸送性が高い材料である。
【0052】
このような有機物においては、熱的作用等によりその性質を変化させるため、ガラス転移温度(Tg)が80℃から300℃、好ましくは100℃から250℃であるとよい。
【0053】
さらに、金属錯体以外にも、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール(略称:PBD)、1,3−ビス[5−(p−tert−ブチルフェニル)−1,3,4−オキサジアゾール−2−イル]ベンゼン(略称:OXD−7)、3−(4−tert−ブチルフェニル)−4−フェニル−5−(4−ビフェニリル)−1,2,4−トリアゾール(略称:TAZ)、3−(4−tert−ブチルフェニル)−4−(4−エチルフェニル)−5−(4−ビフェニリル)−1,2,4−トリアゾール(略称:p−EtTAZ)、バソフェナントロリン(略称:BPhen)、バソキュプロイン(略称:BCP)等の化合物等を用いることができる。
【0054】
単層構造、または上記材料との積層構造の一として、4−ジシアノメチレン−2−メチル−6−[2−(1,1,7,7−テトラメチルジュロリジン−9−イル)エテニル]−4H−ピラン(略称:DCJT)、4−ジシアノメチレン−2−t−ブチル−6−[2−(1,1,7,7−テトラメチルジュロリジン−9−イル)エテニル]−4H−ピラン、ペリフランテン、2,5−ジシアノ−1,4−ビス[2−(10−メトキシ−1,1,7,7−テトラメチルジュロリジン−9−イルエテニル]ベンゼン、N,N’−ジメチルキナクリドン(略称:DMQd)、クマリン6、クマリン545T、トリス(8−キノリノラト)アルミニウム(略称:Alq3)、9,9’−ビアントリル、9,10−ジフェニルアントラセン(略称:DPA)や9,10−ビス(2−ナフチル)アントラセン(略称:DNA)、2,5,8,11−テトラ−(tert−ブチル)ペリレン(略称:TBP)等の発光材料を用いてもよい。
【0055】
また、上記発光材料を分散してなる層を形成する場合に母体となる材料としては、9,10−ジ(2−ナフチル)−2−tert−ブチルアントラセン(略称:t−BuDNA)等のアントラセン誘導体、4,4’−ビス(N−カルバゾリル)ビフェニル(略称:CBP)等のカルバゾール誘導体、ビス[2−(2−ヒドロキシフェニル)ピリジナト]亜鉛(略称:Znpp2)、ビス[2−(2−ヒドロキシフェニル)ベンゾオキサゾラト]亜鉛(略称:ZnBOX)などの金属錯体等を用いることができる。また、トリス(8−キノリノラト)アルミニウム(略称:Alq3)、9,10−ビス(2−ナフチル)アントラセン(略称:DNA)、ビス(2−メチル−8−キノリノラト)(4−フェニルフェノラト)アルミニウム(略称:BAlq)等を用いることができる。
【0056】
また、上記有機材料や発光材料に金属酸化物を混在させた材料を用いてもよい。なお混在させた材料とは、混合した状態、又は積層された状態を含む。具体的には複数の蒸着源を用いた共蒸着法により形成された状態を指す。
【0057】
正孔輸送性の高い物質と、金属酸化物を混在させる場合、当該金属酸化物は、バナジウム酸化物、モリブデン酸化物、ニオブ酸化物、レニウム酸化物、タングステン酸化物、ルテニウム酸化物、チタン酸化物、クロム酸化物、ジルコニウム酸化物、ハフニウム酸化物、タンタル酸化物を用いることができる。
【0058】
電子輸送性の高い物質と、金属酸化物を混在させる場合、当該金属酸化物は、リチウム酸化物、カルシウム酸化物、ナトリウム酸化物、カリウム酸化物、マグネシウム酸化物を用いることができる。
【0059】
また、絶縁物112には、光学的作用又は熱的作用により、その性質が変化する材料を用いればよいため、例えば光を吸収することによって酸を発生する化合物(光酸発生剤)をドープした共役高分子を用いることもできる。共役高分子として、ポリアセチレン類、ポリフェニレンビニレン類、ポリチオフェン類、ポリアニリン類、ポリフェニレンエチニレン類等を用いることができる。また、光酸発生剤としては、アリールスルホニウム塩、アリールヨードニウム塩、o−ニトロベンジルトシレート、アリールスルホン酸p−ニトロベンジルエステル、スルホニルアセトフェノン類、Fe−アレン錯体PF6塩等を用いることができる。
【0060】
この絶縁物112を形成した状態の上面図を図2(B)に示す。図2(B)に示すように、絶縁物112を全体に形成することができるが、コンタクトホール110領域に、下部電極を覆うように選択的に形成しても構わない。本発明はコンタクトホール110領域内で記憶素子を形成することを特徴としており、下部電極と上部電極とが短絡していなければ、記憶素子として機能することができるからである。
【0061】
また本実施の形態では、一方のコンタクトホール110領域に着目して説明するが、他方のコンタクトホールを用いて記憶素子を形成しても構わないし、両方のコンタクトホールに記憶素子を形成してもよい。すなわち電極109、109’を共に記憶素子の下部電極として適用することができる。一方で、いずれか一方のコンタクトホールに記憶素子を形成する場合、メモリ材料を選択的に形成すればよい。メモリ材料が形成されない側のコンタクトホールでは、下部電極と上部電極とが積層し、これをソース電極又はドレイン電極として適用することができる。
【0062】
その後、絶縁物112を覆って上部電極113となる導電膜を形成する。当該導電膜は電極109と同様に形成することができるが、必ずしも同一材料及び同一工程により形成する必要はない。上部電極113は、制御回路と電気的に接続しており、当該制御回路によって、絶縁物112の状態の変化に基づき、記憶素子の書き込み動作又は読み出し動作を行うことができる。具体的には、記憶素子が下部電極と上部電極とが短絡していない状態(初期状態と記す)と、短絡した状態(短絡状態と記す)とを有することができ、この状態の相違により「0」又は「1」の情報を有することができる。短絡状態では、コンタクトホールの底面側で上部電極と下部電極とが短絡する以外に、コンタクトホールの側面側や上面側で上部電極と下部電極とが短絡しても構わない。コンタクトホールの側面や側面と上面の境界領域では成膜上、絶縁物の膜厚が薄くなることが多く、上部電極と下部電極との短絡を簡便に行うことができうる。
【0063】
また一方のコンタクトホールに記憶素子を形成する場合、両方のコンタクトホールに記憶素子を形成する場合と比較すると、記憶素子を短絡状態とさせるための印加電圧が大きくなる。この場合、薄膜トランジスタのソースドレイン耐圧をより高く設定するとよい。ソースドレイン耐圧を高くするには、薄膜トランジスタのゲート長を長くする方法が挙げられる。なお本発明の記憶素子は、メモリ材料となる絶縁物の膜厚をコンタクトホールの側面側や上面側において、薄くすることができるため、両方のコンタクトホールに記憶素子を形成する場合であっても、従来の構造と比較して、低い印加電圧で短絡状態とすることが可能である。
【0064】
図15には、記憶素子の電圧−電流特性を示す。初期状態:Aでの記憶素子には、一定の電圧(VB)以上を印加しなければ電流は流れない。これに対して短絡状態:Bでは、記憶素子にはわずかな電圧(VA:VB<VA)を印加するだけで電流が流れる。この電圧値の違いに基づき、「0」又は「1」の情報を提供することができる。なお、電圧VAは、薄膜トランジスタ107の電圧−電流特性:Cと、初期状態Aとの交点における電圧値である。また、電圧VBは、薄膜トランジスタ107の電圧−電流特性:Cと、短絡状態との交点における電圧値である。制御回路によって、この電圧値を読み出すことにより「0」又は「1」の情報を提供することができる。これら動作の詳細は以下の実施の形態で説明する。
【0065】
その後好ましくは、図1(D)に示すようにパッシベーション膜115を形成する。パッシベーション膜115は、単層構造又は積層構造から形成することができ、無機材料を用いるとよい。特に、窒化珪素又は酸化窒化珪素を用いて形成するとよい。窒素を有する絶縁膜は、アルカリ金属の侵入を防御する効果を奏するからである。
【0066】
なお、下部電極と上部電極とを短絡させるためには、ワード線から入力される選択信号に基づき薄膜トランジスタ107がオンとなると、ソース電極及びドレイン電極間に電流を流し、当該電流が流れることにより絶縁物112の性質を変化させる。例えば当該電流が流れることによって発生するジュール熱により、絶縁物112の性質、つまり状態が変化する。また当該電流が流れることによって、絶縁物112に絶縁破壊が生じ、その状態が変化する。このような状態の変化を利用して、下部電極と上部電極を短絡させることができる。
【0067】
以上のように、薄膜トランジスタ107によって制御される記憶素子を形成することができる。本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【0068】
以上コンタクトホールとして円形状を用いる場合を説明したが、その形状には限定されず、図16(A)に示すように楕円状、図16(B)に示すように矩形状であってもよい。
【0069】
(実施の形態2)
本実施の形態では、コンタクトホールに複数の記憶素子を形成する形態を説明する。
【0070】
実施の形態1と同様に、第2の絶縁膜108に、図3に示すようコンタクトホール110a及び110bを形成する。コンタクトホール110a及び110bは、ドライエッチング法又はウェットエッチング法により形成することができる。
【0071】
この状態の上面図を図4に示す。図3及び図4に示すように本実施の形態では、コンタクトホール110a及び110bのその径、深さ、テーパーの角度等は等しい形態を示すが、必ずしもこれに限定されない。すなわち本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させることを特徴としており、コンタクトホールの形状やその数には限定される物ではない。コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させることにより、工程数を削減し、低コスト化を図ることができるからである。
【0072】
その後、実施の形態1と同様に絶縁物112、上部電極113、パッシベーション膜115を形成する。
【0073】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【0074】
(実施の形態3)
本実施の形態では、絶縁物112を形成する前に、被形成面に表面改質を施す形態を説明する。
【0075】
図5(A)に示すように、電極109まで実施の形態1と同様に形成する。そして、電極109及び第2の絶縁膜108の全表面に対して、表面改質を施す。このように全体に表面改質を施すためには、酸素雰囲気中でのプラズマ処理(酸素プラズマ処理)を行えばよい。その結果、125で示すような表面は、その状態が改質される(これを表面改質と記す)。
【0076】
絶縁物112の膜厚は、下部電極と上部電極との短絡を簡便なものとするため、薄い方が好ましい。例えば、絶縁物112に無機材料を用い、絶縁破壊を生じさせるためには、絶縁物112の膜厚を5nmから100nm、好ましくは10nmから60nmとすると好ましい。そのため、コンタクトホール110内等に絶縁物112を形成するとき、特にコンタクトホール110の端面における段切れが懸念される。そこで本実施の形態のように、絶縁物112の被形成面に酸素プラズマ処理を施すことによって、密着性を向上させることができ、段切れを防止すると好ましい。すなわち、絶縁物112の被形成面に対して表面改質を行うと、絶縁物112の作製が簡便となり好ましい。
【0077】
このような表面改質を施す手段は、酸素プラズマ処理の他に、絶縁物112及び電極109のそれぞれと密着性の高い膜を形成してもよい。絶縁物112の密着性を向上させる手段であれば、当該絶縁物112の段切れを防止する効果を奏することができるからである。
【0078】
また当該段切れを防止するために、絶縁物112は蒸着法により形成すると好ましい。絶縁物112を蒸着法により形成すると、スピンコーティング法に比べて、コンタクトホール110の側面に対する成膜精度が高いからである。
【0079】
その後図5(B)に示すように、実施の形態1と同様に上部電極113、パッシベーション膜115を形成する。
【0080】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【0081】
(実施の形態4)
本実施の形態では、上記実施の形態と異なり、絶縁物112を形成する前に、選択的に表面改質を行う形態を説明する。
【0082】
図6(A)に示すように、少なくとも電極109上のみに表面改質を行う。例えば、電極109となる導電膜を形成し、スパッタリング法により当該導電膜の表面に傷を付け表面改質を施す。例えば、成膜室に導電膜が形成された状態の素子基板を配置し、導電膜表面に傷を付けるような条件で処理を行う。例えば、圧力0.6Pa(0.6/133Torr)から1.0Pa(1/133Torr)、パワー200Wから400W、処理時間3分から15分として処理を行う。その後、導電膜を所定の形状となるようにパターニングすることにより、表面126のみ表面改質が施された電極109を形成することができる。このように、表面改質された電極109によって、絶縁物112の密着性を確保することができる。
【0083】
本実施の形態において、コンタクトホール110内に段切れすることなく絶縁物112を作製することができればよいため、絶縁物112被形成面に選択的に表面改質を行うだけで構わない。また当該段切れを防止するために、絶縁物112は蒸着法により形成すると好ましい。絶縁物112を蒸着法により形成すると、スピンコーティング法に比べて、コンタクトホール110の側面に対する成膜精度が高いからである。
【0084】
またスパッタリング法を用いて絶縁物112被形成面に傷を付ける以外に、導電膜作製時に表面が荒れる条件で成膜したり、導電膜被形成面に凹凸を付け、当該凹凸に沿うように導電膜を形成したり、ドライエッチング法、フロスト加工法、又はサンドブラスト法等を用いて物理的に傷を付けてもよい。導電膜の作製にスパッタリング法を用いる場合、同じ成膜室にて傷を付けるためのスパッタリング処理を行うと工程の簡便化を図ることができる。
【0085】
その後図6(B)に示すように、実施の形態1と同様に上部電極113、パッシベーション膜115を形成する。
【0086】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【0087】
(実施の形態5)
本実施の形態では、絶縁物112を液滴吐出法により形成する形態を説明する。
【0088】
図7(A)に示すように、実施の形態1と同様にコンタクトホール110内に電極109を形成する。そして、所定のノズル150から、絶縁物112の材料を有する液滴(ドット)151をコンタクトホール110内に滴下する。このような液滴吐出法は、インクジェット法とも呼ばれる。液滴151は、絶縁物112の材料のみであっても、当該材料が溶媒中に分散されていてもよい。
【0089】
なお絶縁物112形成前に、実施の形態3又は4で示したように、絶縁物112の被形成面に、表面改質を施してもよい。
【0090】
その後、図7(B)に示すように、コンタクトホール110内に絶縁物112が形成される。このときコンタクトホール110内で、電極109と、後に形成する上部電極とが短絡しないように絶縁物112を形成する。そのため、コンタクトホール110内を絶縁物112で満たす必要はない。また、表面張力を利用することにより、電極109の端部に薄く絶縁物112を形成することができる。その結果、電極109の端部において、上部電極との短絡を容易に行うことができる。
【0091】
またさらに電極109の端部の周囲には、液滴151に対する濡れ性を低下させておいてもよい。その結果、選択的に電極109上に液滴151を滴下することができる。このような濡れ性を低下させる方法は、シランカップリング剤を選択的に塗布するとよい。シランカップリング剤としては、フルオロアルキル基を有するフッ素系シランカップリング剤(フルオロアルキルシラン(FAS))を用い、代表的なFASとしては、ヘプタデフルオロテトラヒドロデシルトリエトキシシラン、ヘプタデカフルオロテトラヒドロデシルトリクロロシラン、トリデカフルオロテトラヒドロオクチルトリクロロシラン、トリフルオロプロピルトリメトキシシラン等のフルオロアルキルシランがある。
【0092】
液滴吐出法により形成された絶縁物112は、焼成すると好ましい場合がある。特に、液滴151が溶媒を含んでいる場合、加熱処理により溶媒を除去し、焼成するとよい。
【0093】
次に図7(C)に示すように、上部電極113を形成する。ノズル152を用いて、上部電極113材料を有する液滴(ドット)153を滴下していき、上部電極113を形成する。液滴吐出法により上部電極113を形成する場合、その材料には金(Au)、銀(Ag)、銅(Cu)、白金(Pt)、パラジウム(Pd)、タングステン(W)、ニッケル(Ni)、タンタル(Ta)、ビスマス(Bi)、鉛(Pb)、インジウム(In)、錫(Sn)、亜鉛(Zn)、チタン(Ti)、若しくはアルミニウム(Al)、これらからなる合金、これらの分散性ナノ粒子、又はハロゲン化銀の微粒子を用いると好ましい。
【0094】
本実施の形態では液滴吐出法により、上部電極113を形成するが、これに限定されず、スパッタリング法や蒸着法を用いても構わない。また、電極109を液滴吐出法により形成しても構わない。
【0095】
また液滴吐出法により形成された上部電極113は、焼成すると好ましい場合がある。特に、液滴153が溶媒を含んでいる場合、加熱処理により溶媒を除去し、焼成するとよい。
【0096】
このように液滴吐出法を用いると、フォトリソグラフィー工程と比較して材料の利用効率が向上し、コストの削減、製造時間の短縮、廃液処理量の削減が可能となる。その結果、記憶素子の製造コストを低くすることができる。
【0097】
その後、パッシベーション膜115を形成する。
【0098】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【0099】
(実施の形態6)
本実施の形態では、上記実施の形態と異なるコンタクトホール構造の形態を説明する。
【0100】
図8に示すように、実施の形態1と同様に、コンタクトホールを形成し、電極109を形成する。このとき同時にワード線も形成されることは上述したとおりであるが、その他の配線209を形成することができる。記憶素子の付加価値を高めるために、多くの配線209が必要となる。その場合、第3の絶縁膜130を形成することにより、配線、コンタクトホール配置、記憶素子配置等のレイアウト面積の自由度を増すことができる。もちろん、配線209を形成しない場合であっても第3の絶縁膜130を設けてもよい。
【0101】
第3の絶縁膜130は、実施の形態1で示した第2の絶縁膜108と同様な材料、又は同様な方法を用いて作製することができる。
【0102】
そして、第2の絶縁膜108に形成されたコンタクトホールの位置にあわせて、第3の絶縁膜130にコンタクトホール210を形成する。その後、実施の形態1と同様に、コンタクトホール210内に、絶縁物112、上部電極113、パッシベーション膜115を形成し、記憶素子を完成させる。このとき、コンタクトホール210の周囲における、第3の絶縁膜130の端部に丸みをつけるとよい。コンタクトホール210は、コンタクトホール110と比べて、深さが大きくなることが考えられるため、絶縁物112や上部電極113の段切れを防止する効果が期待できるからである。
【0103】
本実施の形態は、上記実施の形態と自由に組み合わせることができる。例えば、絶縁物112を形成する前に表面改質を行ったり、液滴吐出法により絶縁物112や上部電極113等を形成してもよい。
【0104】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【0105】
(実施の形態7)
本実施の形態では、薄膜トランジスタに非晶質半導体膜を用いた形態を説明する。
【0106】
図9に示すように、非晶質半導体膜を用いた薄膜トランジスタは、ゲート電極が下方に設けられたボトムゲート型を適用することができる。基板100上に、ゲート電極205となる導電膜を形成し、所定の形状にパターニングする。その後ゲート電極205を覆って、ゲート絶縁膜204となる絶縁膜を形成する。次いで順に、非晶質半導体膜206、n型半導体膜208を形成し、これらを所定の形状にパターニングする。そしてソース電極又はドレイン電極211となる導電膜を形成し、所定の形状にパターニングする。ソース電極及びドレイン電極211を用いて、n型半導体膜208をエッチングするが、このとき同時に非晶質半導体膜206の一部もエッチングされる。このような非晶質半導体膜の一部がエッチングされた薄膜トランジスタの構造を、チャネルエッチ型と呼ぶことができる。このようにして非晶質半導体膜を有する薄膜トランジスタ207を形成することができる。
【0107】
その後好ましくは、保護膜として機能する第1の絶縁膜212を形成する。チャネルエッチ型構造では、非晶質半導体膜206の一部が露出しているため、第1の絶縁膜212を設け、不純物元素や水分等の侵入を防止するとよい。このような機能を奏する第1の絶縁膜212は、窒素を有する絶縁膜、代表的には窒化珪素を用いて形成するとよい。
【0108】
次いで実施の形態1と同様に第2の絶縁膜108を形成し、コンタクトホール110を形成する。そして、コンタクトホール110内に電極109を形成する。本実施の形態では、電極109は下部電極として機能する。
【0109】
その後実施の形態1と同様に、絶縁物112、上部電極113、パッシベーション膜115を形成する。
【0110】
本実施の形態は、上記実施の形態と自由に組み合わせることができる。例えば、絶縁物112を形成する前に表面改質を行ったり、液滴吐出法により絶縁物112や上部電極113等を形成してもよい。
【0111】
本発明は、コンタクトホール内に記憶素子を形成し、電極109を記憶素子の下部電極として機能させるため、さらに結晶化工程が不要となり、工程数を削減し、低コスト化を図ることができる。
【0112】
(実施の形態8)
本実施の形態では、上記実施の形態により作製された記憶素子を有する装置(記憶装置)の構成を説明する。
【0113】
図10に示すように、記憶装置508はメモリセルアレイ506及び制御回路を有する。制御回路は、カラムデコーダ501、ローデコーダ502、読み出し回路504、書き込み回路505、セレクタ503を有する。
【0114】
メモリセルアレイ506はビット線Bm(m=1〜x)、ワード線Wn(n=1〜y)、ビット線とワード線とそれぞれの交点に記憶素子507を有する。当該記憶素子は、上記実施の形態によって作製されたことを特徴とする。またビット線はセレクタ503により制御され、ワード線はローデコーダ502により制御される。
【0115】
カラムデコーダ501はメモリセルアレイの列を指定するアドレス信号を受けて、指定列のセレクタ503に信号を与える。セレクタ503はカラムデコーダ501の信号を受けて指定列のビット線を選択する。ローデコーダ502はメモリセルアレイの行を指定するアドレス信号を受けて、指定行のワード線を選択する。上記動作によりアドレス信号に対応する一つの記憶素子507が選択される。読み出し回路504は選択された記憶素子が有するデータを読み出し、好ましくは増幅して出力する。書き込み回路505は書き込みに必要な電圧を生成し、選択された記憶素子に電圧を印加することで、短絡状態とし、データの書き込みを行う。
【0116】
図11に書き込み回路505の構成を示す。書き込み回路505は電圧発生回路701、タイミング制御回路702、スイッチSW0、SW1、出力端子Pwを有する。電圧発生回路701は昇圧回路等で構成され、書き込みに必要な電圧V1を生成し、出力Paから出力する。タイミング制御回路702は、書き込み制御信号(WEと記載する)、データ信号(DATAと記載する)、クロック信号(CLKと記載する)等からスイッチSW0、SW1をそれぞれ制御する信号S0、S1を生成し、それぞれ出力P0、P1から出力する。スイッチSW0は接地との接続、SW1は電圧発生回路701の出力Paとの接続、スイッチがいずれかの接続状態となるかによって、書き込み回路の出力Pwからの出力電圧Vwを切り替えることができる。
【0117】
次に記憶素子の導電性を変化させない初期状態を「0」とし、記憶素子の導電性を変化させる短絡状態の場合を「1」としたときの書き込み動作について説明する。まずWEがHi(書き込み許可となる高い電圧)になると、列を指定するアドレス信号を受けたカラムデコーダ501は指定列のセレクタ503に信号を与え、セレクタ503は指定列のビット線を書き込み回路の出力Pwに接続する。指定されていないビット線は非接続(フローティングと記載する)状態となっており、書き込み回路の出力電圧VwはV1となる。同様に行を指定するアドレス信号を受けたローデコーダ502は指定行のワード線に電圧V2を印加し、指定されていないワード線に0Vを印加する。上記動作によりアドレス信号に対応する一つの記憶素子507が選択される。このとき上部電極には、0Vが印加される。
【0118】
同時にDATA=Hiを受けることにより、電圧発生回路701は電圧V1を生成し、出力Paから出力することができる。タイミング制御回路702はWE、DATA、CLK、電源電圧(VDD)等から、スイッチSW0、SW1を制御する信号S0、S1を生成し、出力P0、P1から出力することができる。当該信号によりスイッチSW0、SW1が切り替わり、書き込み回路505は出力Pwから出力電圧Vwとして電圧V1を出力することができる。
【0119】
選択された記憶素子は、上記動作によりワード線に電圧V2が印加され、ビット線に電圧V1が印加され、上部電極に0Vが印加されることとなる。すると薄膜トランジスタ107や207の不純物領域が導通して、ビット線の電圧V1が記憶素子の下部電極に印加される。その結果、記憶素子の導電性が変化し、短絡状態となり「1」が書き込まれる。
【0120】
またWEがLo(書き込み不許可となる低い電圧)になると、全てのワード線は0Vとなり、全てのビット線と上部電極は フローティング状態となる。このときタイミング制御回路は信号S0、S1としてそれぞれLoを生成し、出力P0、P1から出力し、出力Pwはフローティング状態となる。上記動作により、書き込みは行われなくなる。
【0121】
次に、「0」の書き込みを説明する。「0」の書き込みは記憶素子の導電性を変化させない書き込みであり、これは記憶素子に電圧を印加しない、つまり初期状態を維持することで実現される。まず「1」の書き込みと同様にWEがHiになると、列を指定するアドレス信号を受けたカラムデコーダ501は指定列のセレクタに信号を与え、セレクタ503は指定列のビット線を書き込み回路の出力Pwに接続する。このとき指定されていないビット線はフローティング状態となる。同様に行を指定するアドレス信号を受けたローデコーダ502は指定行のワード線に電圧V2を印加し、指定されていないワード線に0Vを印加する。上記動作によりアドレス信号に対応する一つの記憶素子507が選択される。このとき上部電極には、0Vが印加される。
【0122】
同時にDATA=Loを受け、タイミング制御回路702はそれぞれ制御信号S0=Hi、S1=Loを生成し、当該制御信号を出力P0、P1からそれぞれ出力する。当該制御信号によりスイッチSW0はオン、SW1はオフとなり、出力Pwから出力電圧Vwとして0Vを出力する。
【0123】
選択されたメモリセルは、上記動作によりワード線にV2が印加され、ビット線と共通電極に0Vが印加される。すると記憶素子には電圧が印加されず、導電性は変化しないので、初期状態である「0」を維持する。
【0124】
WEがLoになると、全てのワード線は0V、全てのビット線と上部電極は フローティング状態となる。このときタイミング制御回路は信号S0、S1としてそれぞれLoを生成して、それぞれ出力P0、P1から出力し、出力Pwはフローティング状態となる。
【0125】
このようにして「1」又は「0」の書き込みを行うことができる。
【0126】
次に、読み出し動作について説明する。図12には、読み出しを説明するために必要な部分を抽出した記憶装置を示し、その他の構成は図10と同様である。記憶装置が有する読み出し回路504は、電圧発生回路307、センスアンプ308、抵抗素子309、データ出力回路310、入出力端子Prを有し、抵抗素子309と入出力端子Prとの間からセンスアンプ308に入力する点をαとする。
【0127】
電圧発生回路307は読み出し動作に必要な電圧Vread及びVrefを生成し、それぞれP1、P2から出力する。データの読み出しは低い電圧を使用するため、電圧Vreadは電源電圧(VDD)を使用することができる。電圧Vrefは電圧Vreadよりも低い電圧であり、電源電圧と接地電圧との抵抗分割により生成する。したがって読み出し回路504が有する電圧発生回路307は、書き込み回路505が有する電圧発生回路とは異なる構成を有している。センスアンプ308は点αの電圧と、電圧Vrefとの大小を比較してその結果を出力する。データ出力回路310は読み出し制御信号(REと記載する)により制御され、センスアンプ308の出力から記憶素子が有するデータを取得し、当該データを増幅して出力する。
【0128】
次に、m列n行目の記憶素子517が有するデータを読み出す動作を説明する。まず、列を指定するアドレス信号を受けたカラムデコーダ501はm列のセレクタ503に信号を与え、セレクタ503はm列のビット線Bmを読み出し回路504の入出力端子Prに接続する。このとき指定されていないビット線はフローティング状態となる。同様に行を指定するアドレス信号を受けたローデコーダ502はn行のワード線Wnに電圧Vreadを印加し、指定されていないワード線に0Vを印加する。同時に電圧発生回路307の出力P1、P2からそれぞれ電圧Vread、Vrefを出力し、上部電極113に0Vを印加する。上記動作によって抵抗素子309と、記憶素子517の直列抵抗に電圧Vreadを印加した状態となり、点αの電圧はこれら二つの素子によって抵抗分割された値をとる。
【0129】
ここで点αのとりうる電圧を説明するために、図15を再び参照する。点αのとりうる電圧は、横軸である電圧値に相当する。図15の特性Aは「1」の書き込みを行った記憶素子のI−V特性であり、特性Bは「0」の書き込みを行った記憶素子のI−V特性であり、特性Cは薄膜トランジスタのI−V特性である。「1」の書き込みを行った記憶素子の特性Aは、上部電極と下部電極とが短絡しており、記憶素子の電気抵抗が小さいため、点αの電圧が小さくても電流値が急激に増大する。一方、「0」の書き込みを行った記憶素子の特性Bは、記憶素子がダイオード特性を示すため、点αの電圧がある値以上になるとようやく電流値が増大し始める。薄膜トランジスタの特性Cは、点αの電圧が上昇すると電流値が減少し、点αの電圧がVreadで電流値が0となる。
【0130】
図15より点αのとりうる電圧は次のように説明できる。記憶素子に「1」が書き込まれているときは、「1」の書き込みを行った記憶素子のI−V特性Aと薄膜トランジスタのI−V特性Cとの交点Aの電圧VAが点αの電圧となる。また記憶素子に「0」が書き込まれているときは、「0」の書き込みを行った記憶素子のI−V特性Bと薄膜トランジスタのI−V特性Cとの交点Bの電圧VBが点αの電圧となる。
【0131】
またセンスアンプ308は点αの電圧とVrefとの大きさを比較する機能を有している。ここで電圧Vrefは、電圧VAよりも大きく電圧VBよりも小さい電圧とし、望ましくは(VA+VB)/2とする。このように電圧を設定することで、センスアンプ308により点αの電圧がVrefよりも小さいと判断された場合、点αの電圧は電圧VAであると判断され、記憶素子には「1」が書き込まれていることが分かる。逆に点αの電圧がVrefよりも大きいと判断された場合、点αの電圧は電圧VBであると判断され、記憶素子には「0」が書き込まれていることが分かる。
【0132】
点αの電圧がVrefよりも小さい場合、センスアンプ308は「1」を示す信号を出力し、点αの電圧がVrefよりも大きい場合、センスアンプ308は「0」を示す信号を出力する。
データ出力回路310は、外部から入力されるREを基に、センスアンプ308の出力信号からデータを取り込み、当該データを増幅して出力する機能を有している。上記の動作により読み出しを行うことができる。
【0133】
なお本実施の形態では、記憶素子の抵抗値を電圧の大きさに置き換えて読みとっているが、本発明はこれに限定されない。例えば記憶素子の抵抗値を電流の大きさに置き換えて読みとる方法や、ビット線をプリチャージする方法を採用することも可能である。
【0134】
メモリセルアレイ506と、カラムデコーダ501、ローデコーダ502、読み出し回路504、書き込み回路505、セレクタ503を有する制御回路は、同一基板上に形成されたトランジスタを用いて形成することができる。例えば、ガラス基板上に形成された薄膜トランジスタを用いて、メモリセルアレイと制御回路を形成することができる。また、制御回路はシリコンウェハからなる集積回路(以下、ICチップと記す)を用いて形成することもでき、この場合メモリセルアレイが形成された基板上にICチップを実装するとよい。特に、非晶質半導体膜を用いた薄膜トランジスタを用いてメモリセルアレイを形成するとき、制御回路はICチップから形成するとよい。
【0135】
(実施の形態9)
本実施の形態では、記憶素子を有する回路の構成を説明する。
【0136】
図13(A)に示すように、記憶素子を有する回路の一セルは、トランジスタ401と記憶素子402とを有する。トランジスタ401はゲート電極がワード線Wnに接続され、ソース電極及びドレイン電極の一方がビット線Bmに接続され、他方が記憶素子402と接続している。トランジスタ401は、上記実施の形態で示した薄膜トランジスタ107、207を用いることができ、ソース電極及びドレイン電極の他方となる導電膜が、記憶素子402の下部電極として機能する。記憶素子402は、上述したように下部電極上に絶縁物、上部電極が順に積層された構造を有する。そして記憶素子402の上部電極403は、各セルの記憶素子の上部電極と共有することができ、記憶装置の書き込み時、読み出し時に一定の電圧が印加される。
【0137】
トランジスタ401により選択されうる記憶素子402は、初期状態と、短絡状態とを有することができ、その状態によって「0」及び「1」を表すことができる。
【0138】
このように記憶素子402は、電圧印加前後で異なるダイオード特性を示す絶縁物を有すればよい。そのため、図13(B)に示すように記憶素子412がダイオード素子411に接続されたセルを用いて記憶回路を構成してもよい。ダイオード素子411は、トランジスタのソース電極及びドレイン電極の一方と、ゲート電極とが接続された構造を採用することができるため、ソース電極及びドレイン電極の他方となる導電膜は、記憶素子402の下部電極として機能することができる。
【0139】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【0140】
(実施の形態10)
本実施の形態では、記憶装置と、制御回路、及びアンテナを有し、無線で情報の送受信を行う半導体装置、所謂RFIDの形態について示す。
【0141】
図14に本発明の半導体装置の構成を示す。半導体装置601はアンテナ及び共振容量を有する共振回路602、電源回路603、クロック発生回路604、復調回路605、制御回路606、記憶装置607、符号化回路608、変調回路609を有する。なお半導体装置は、上記構成に制限されず、中央処理演算装置(CPU)・輻輳制御回路等を有することもある。また半導体装置601は、アンテナを有する構成に限定されず、アンテナを接続する配線のみを有してもよい。この場合、半導体装置に情報の送受信を行う時に、別途設けられたアンテナを配線に接続して使用する。すなわち接触型の半導体装置である。
【0142】
本発明の半導体装置601は、アンテナを有する共振回路602を有するため、リーダライタ610より発せられる電磁波から電力供給を受け、リーダライタ610と無線で情報の送受信を行うことができる。リーダライタ610は通信回線611を介してコンピュータ612と接続され、当該コンピュータ612の制御のもとに半導体装置601への電力供給や半導体装置601との情報の送受信を行う。
【0143】
共振回路602はリーダライタ610より発せられる電磁波を受信し、誘導電圧を発生させる。この誘導電圧は半導体装置601の電力になるほか、リーダライタ610から送信される情報を含んでいる。電源回路603は共振回路602に発生した誘導電圧をダイオードで整流し、容量を用いて安定化し、各回路へ供給する。クロック発生回路604は共振回路602に発生した誘導電圧を基に、必要な周波数のクロック信号を生成する。復調回路605は共振回路602に発生した誘導電圧からデータを復調する。制御回路606は記憶装置607を制御する。そのため、制御回路606はメモリ制御信号の生成のほか、リーダライタ610からのデータを読み込む情報判定回路等を含む。記憶装置607は、書き込み回路や読み出し回路等を有する。また記憶装置607は半導体装置601固有のデータを保持する。ここで記憶装置607は、上記実施の形態で示したように作製する。符号化回路608は記憶装置607が有するデータを符号化信号に変換する。変調回路609は符号化信号を基に搬送波を変調する。
【0144】
本実施の形態は半導体装置601がリーダライタ610から電力供給を受ける例を示したが、本発明はこの形態に限定されない。例えば、半導体装置601は内部に電池等を有し、当該電池により電力供給を受け、リーダライタと無線で情報の送受信を行うことも可能である。
【0145】
記憶素子に複数段階の電圧を連続的に印加させることで、サイズの小さい記憶素子でも低い電圧・短い電圧印加時間で導電性を変化させることが可能となる。また、本発明の手段により書き込み時の消費電流を小さくし、消費電流が最大となる時間を短かくすることができるので、書き込み回路が有する電圧発生回路の小型化・半導体装置の小型化を実現することができる。また、記憶素子に高いパルス電圧を印加すると導電性の変化量にばらつきが生じ、半導体装置の信頼性を低下させる。しかしながら、本発明のように複数段階の電圧を連続的に印加することで記憶素子の導電性の変化量が一定となり、半導体装置の信頼性を向上させることができる。さらに本発明は、記憶素子の材料に有機化合物を用いるので、大判のガラス基板や可撓性基板上に低温プロセスで作製することができ、安価な半導体装置を提供することができる。
【0146】
なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。
【0147】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、半導体装置の低コスト化を図ることができる。
【図面の簡単な説明】
【0148】
【図1】記憶素子の作製工程を示した図である
【図2】記憶素子の作製工程を示した上面図である
【図3】記憶素子の作製工程を示した図である
【図4】記憶素子の作製工程を示した上面図である
【図5】記憶素子の作製工程を示した図である
【図6】記憶素子の作製工程を示した図である
【図7】記憶素子の作製工程を示した図である
【図8】記憶素子の作製工程を示した図である
【図9】記憶素子の作製工程を示した図である
【図10】記憶装置の構成を示した図である
【図11】書き込み回路の構成を示した図である
【図12】読み出し回路の構成を示した図である
【図13】記憶素子の回路構成を示した図である
【図14】半導体装置の構成を示した図である
【図15】記憶素子のI−V特性を示した図である
【図16】記憶素子の作製工程を示した上面図である
【技術分野】
【0001】
本発明は、有機化合物を有する記憶素子、当該記憶素子を有する記憶装置、及びそれらの作製方法について説明する。
【背景技術】
【0002】
現在、物や人を認識・識別するための技術としてRFID(Radio Frequency Identification)が開発研究されている。このようなRFIDは、有価証券の偽造防止や個人認証に利用され、多くの用途が見込まれている。
【0003】
従来のRFIDは、シリコンウェハから形成されたIC(Integrated Circuit)チップが用いられ、ROMやRAMといった記憶回路、CPU等の制御回路を形成している(特許文献1参照)。
【特許文献1】特開2000−20665号(図2)
【発明の開示】
【発明が解決しようとする課題】
【0004】
このようにRFIDのシリコンウェハから形成するチップは非透光性であり、さらに耐衝撃性を高めるためチップサイズを小さくする傾向にあるが薄型化の検討はされておらず、有価証券や個人認証のために搭載すると、目立つことが多くある。
【0005】
このようなRFIDは商品タグの分野にも使用が検討されており、使い捨てできる程度に低コスト化されることが望まれている。そのため、シリコンウェハの母体が円形状を有するシリコンウェハから多面取りを用いて作製しているが、取り出し率を高め低コスト化するには限界が現れ始めてきた。
【0006】
そこで本発明は、製造工程を削減し、低コスト化された記憶素子及び当該素子を有する記憶回路を提供することを課題とする。また本発明は、当該回路を有する記憶素子、及び当該記憶素子を有する半導体装置を提供することを課題とする。
【課題を解決するための手段】
【0007】
上記課題を鑑み本発明は、電極間に挟まれた有機化合物を有する記憶素子であって、当該記憶素子を制御する半導体素子に接続された電極、つまりソース電極又はドレイン電極を、当該記憶素子の下部電極として機能させることを特徴とする。その結果、記憶素子用の電極が不要となり工程数を削減することができる。
【0008】
また記憶素子が有する絶縁物は、半導体素子と電気的に接続する電極を形成するための開口部内に形成することを特徴とする。その結果、有機化合物の作り分けに必要とされた絶縁膜、所謂隔離層を形成することがない。
【0009】
また本発明は、絶縁表面上に形成された極薄な半導体膜を用いるため、低コスト化を図ることができる。絶縁表面とは、シリコンウェハ以外であって、例えばガラス基板、又はプラスチック等の合成樹脂基板上の表面を指す。
【0010】
以下に本発明の具体的な形態を示す。
【0011】
本発明の記憶装置は、絶縁表面上に形成された不純物領域を有する半導体膜と、半導体膜に接し、不純物領域上に開口部が設けられた絶縁膜と、開口部に設けられ、不純物領域と電気的に接続されたソース電極又はドレイン電極として、及び下部電極として機能する導電膜と、開口部において、導電膜上に設けられた絶縁物と、絶縁物上に設けられた上部電極とを有することを特徴とする。
【0012】
本発明の別形態の記憶装置は、絶縁表面上に形成された不純物領域を有する半導体膜と、半導体膜に接し、不純物領域上に第1の開口部が設けられた第1の絶縁膜と、第1の開口部に設けられ、不純物領域と電気的に接続されたソース電極又はドレイン電極として機能する第1の導電膜と、導電膜の端部を覆うように設けられ、不純物領域上に第2の開口部が設けられた第2の絶縁膜と、第1の導電膜に接続され、下部電極として機能する第2の導電膜と、第1及び第2の開口部において、第2の導電膜上に設けられた絶縁物と、絶縁物上に設けられた上部電極とを有することを特徴とする。
【0013】
本発明において、絶縁物は、光学的作用又は熱的作用により性質が変化し、下部電極と、上部電極とが短絡することができる材料である。光学的作用又は熱的作用により性質を変化させるため、その膜厚は5nmから100nm、好ましくは10nmから60nmであるとよい。また絶縁物に有機化合物材料を用いる場合、そのガラス転移温度は80℃から300℃、好ましくは100℃から250℃であるとよい。
【0014】
本発明の記憶装置の作製方法は、絶縁表面上に半導体膜中に不純物領域を形成し、半導体膜に接して絶縁膜を形成し、不純物領域が露出するように、絶縁膜に開口部を形成し、開口部において、不純物領域と電気的に接続するソース電極又はドレイン電極として、及び下部電極として機能する導電膜を形成し、導電膜上に絶縁物を形成し、絶縁物上に上部電極を形成することを特徴とする。
【0015】
本発明の別形態の記憶装置の作製方法は、絶縁表面上に半導体膜中に不純物領域を形成し、半導体膜に接して絶縁膜を形成し、不純物領域が露出するように、絶縁膜に開口部を形成し、開口部において、不純物領域と電気的に接続するソース電極又はドレイン電極として、及び下部電極として機能する導電膜を形成し、導電膜上に絶縁物を形成し、絶縁物上に上部電極を形成し、導電膜及び絶縁膜に対して表面改質を行うことを特徴とする。
【0016】
本発明の別形態の記憶装置の作製方法は、絶縁表面上に半導体膜中に不純物領域を形成し、半導体膜に接して絶縁膜を形成し、不純物領域が露出するように、絶縁膜に開口部を形成し、開口部において、不純物領域と電気的に接続するソース電極又はドレイン電極として、及び下部電極として機能する導電膜を形成し、導電膜上に絶縁物を形成し、絶縁物上に上部電極を形成し、導電膜に対してスパッタリング法により表面改質を行うことを特徴とする。
【0017】
上述したように絶縁物は非常に薄く形成するため、表面改質を行うことにより、絶縁物の密着性を高めることができる。
【0018】
本発明の別形態の記憶装置の作製方法は、絶縁表面上に半導体膜中に不純物領域を形成し、半導体膜に接して絶縁膜を形成し、不純物領域が露出するように、絶縁膜に開口部を形成し、開口部において、不純物領域と電気的に接続するソース電極又はドレイン電極として、及び下部電極として機能する導電膜を形成し、導電膜上に絶縁物を形成し、絶縁物上に上部電極を形成し、開口部の周囲に設けられた導電膜の上面のみに表面改質を行った後に絶縁物を液滴吐出法により形成することを特徴とする。
【発明の効果】
【0019】
本発明によって、メモリ用の電極が不要となるため製造工程を削減し、低コスト化された記憶素子及び当該素子を有する記憶回路を提供する。
【発明を実施するための最良の形態】
【0020】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【0021】
(実施の形態1)
本実施の形態では、記憶素子の作製工程について説明する。
【0022】
図1(A)に示すように、絶縁表面を有する基板100上に、下地膜101を形成する。基板100には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ステンレス(SUS)基板等を用いることができる。また、PET(ポリエチレンテレフタレート)、PEN(ポリエチレンナフタレート)、PES(ポリエーテルスルホン)に代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板は、一般的に他の基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【0023】
下地膜101は基板100中に含まれるNaなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。そのためアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる酸化珪素や、窒化珪素、窒化酸化珪素などの絶縁膜を用いて形成する。
【0024】
ガラス基板、ステンレス基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から下地膜を設けることは有効である。一方、石英基板など不純物の拡散がさして問題とならない場合は、下地膜は必ずしも設ける必要はない。
【0025】
次いで、下地膜101上に非晶質構造を有する半導体膜(非晶質半導体膜と記す)を形成する。非晶質半導体膜は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は0.01〜4.5atomic%程度であることが好ましい。実施の形態では、66nmの珪素を主成分とする半導体膜(非晶質珪素膜、アモルファスシリコンとも記す)を用いる。
【0026】
次に、非晶質半導体膜を結晶化し、結晶構造を有する半導体膜(結晶性半導体膜と記す)を形成する。結晶化する方法は、加熱炉、レーザ照射、若しくはランプから発する光の照射(ランプアニールと呼ぶ)、又はそれらを組み合わせて用いることができる。
【0027】
例えば、非晶質半導体膜に金属元素を添加し、加熱炉を用いた熱処理を行うことによって結晶性半導体膜を形成する。このように、金属元素を添加することにより、低温で結晶化できるため好ましい。ここで添加とは、少なくとも非晶質半導体膜の結晶化が促進されるように非晶質半導体膜の表面上に金属元素を形成することをいう。例えば、非晶質半導体膜上にスピンコーティング法やディップ法といった塗布方法によりNi溶液(水溶液や酢酸溶液を含む)を塗布し、Niを含む膜(但し、極めて薄いため膜として観測できない場合もある)を形成することが含まれる。このとき非晶質半導体膜の表面全体に溶液を行き渡らせるため、非晶質半導体膜の表面の濡れ性を改善するとよい。例えば、酸素雰囲気中でのUV光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を1nm〜5nm形成することにより、濡れ性を改善することができる。
【0028】
その後、非晶質半導体膜を500〜550℃で2〜20時間かけて加熱し、非晶質半導体膜を結晶化し、結晶性半導体膜を形成する。このとき加熱温度を徐々に変化させると好ましい。また低温加熱工程により、非晶質半導体膜の水素等が出てくるため、結晶化の際の膜荒れを低減する、所謂水素出しを行うことができる。例えば、縦型炉を用いて500℃で1時間熱処理後、550℃4時間で熱処理を行うことにより結晶化を行うことができる。
【0029】
このように金属元素を用いた結晶化を行った場合、金属元素を低減、又は除去するためにゲッタリング工程を施す。例えば、非晶質半導体膜をゲッタリングシンクとして形成し、加熱することによって金属元素を捕獲することができる。
【0030】
その後、窒素雰囲気で550℃、4時間の熱処理を行い、金属元素を低減、又は除去する。そして、ゲッタリングシンクとなっていた非晶質半導体膜、及び酸化膜をフッ酸等により除去し、金属元素が低減、又は除去された結晶性半導体膜を得ることができる。
【0031】
別の結晶化する方法は、非晶質半導体膜にレーザ光(レーザビーム)を照射する方法がある。このようなレーザとしては、Arレーザ、Krレーザ、エキシマレーザ、YAGレーザ、Y2O3レーザ、YVO4レーザ、YLEレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ti:サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種を用いることができる。レーザ発振型は、連続発振型(CWレーザとも記す)、パルス発振型(パルスレーザとも記す)があり、これらを用いることができる。またさらに、レーザの基本波、又は当該基本波の第2高調波から第4高調波のレーザを単独で、又は組み合わせて照射することができる。
【0032】
レーザのビーム形状は、線状とすると好ましい。その結果、スループットを向上させることができる。またさらにレーザは、半導体膜に対して入射角θ(0°<θ<90°)を持たせて照射させるとよい。レーザの干渉を防止することができるからである。
【0033】
このように形成された結晶性半導体膜を、図1(A)に示すように所定の形状に加工(パターニングとも記す)し、島状の半導体膜102を形成する。パターニングに際し、結晶性半導体膜上にフォトレジストを塗布し、所定のマスク形状を露光し、マスクを形成する。このマスクを用いて、ドライエッチング法により結晶性半導体膜をパターニングすることができる。
【0034】
その後、半導体膜102を覆うようにゲート絶縁膜104を形成する。ゲート絶縁膜104は、単層であっても積層であってもよい。ゲート絶縁膜104となる絶縁材料は、無機材料であっても有機材料であってもよく、例えば酸化珪素、窒化珪素、酸化窒化珪素を用いることができる。なお、ゲート絶縁膜104の形成前に、島状の半導体膜の表面をフッ酸等により洗浄するとよい。半導体膜と、ゲート絶縁膜の界面汚染は、薄膜トランジスタの電気特性に影響するからである。そのため、半導体膜と、ゲート絶縁膜を大気に曝さず連続的に形成し、その後半導体膜及びゲート絶縁膜を同時に所定の形状にパターニングしてもよい。
【0035】
半導体膜102上にゲート絶縁膜104を介してゲート電極105となる導電膜を形成する。ゲート電極105は、単層であっても積層であってもよく、またゲート電極105の端部はテーパー形状を有してもよい。ゲート電極105となる導電膜には、Ta、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を用いることができる。
【0036】
ゲート電極105をマスクに用いて、自己整合的に、不純物領域103を形成する。n型の薄膜トランジスタを形成する場合、ホスフィン(PH3)をドーピングし、リン(P)が添加された不純物領域を形成する。p型の薄膜トランジスタを形成する場合、ジボラン(B2H6)をドーピングし、ボロン(B)が添加された不純物領域を形成する。
【0037】
不純物領域103は、不純物濃度によって高濃度不純物領域又は低濃度不純物領域に分けることができる。例えば、ゲート電極105のテーパー部では不純物元素の添加量が少なくなるため、低濃度不純物領域が形成され、ゲート電極105がない領域では高濃度不純物領域を形成することができる。ゲート電極と不純物領域の一部が重なった構造をGOLD(Gate Overlapped Drain)構造と呼ぶ。
【0038】
またゲート電極105の側面に絶縁物を設けた所謂オフセット構造とすることもできる。オフセット構造は、絶縁物の幅により、チャネル形成領域と、不純物領域103との距離を設定することができる。
【0039】
ゲート絶縁膜104、ゲート電極105を覆うように第1の絶縁膜106を形成する。第1の絶縁膜は、酸化珪素、窒化珪素、酸化窒化珪素のいずれかから形成することができる。特に、第1の絶縁膜は水素を有する絶縁膜であると好ましいため、CVD法により形成するとよい。
【0040】
その後、不純物領域103を活性化するため熱処理を行うと好ましい。熱処理は、例えば加熱炉を用いて窒素雰囲気中で400℃〜550℃に加熱する。その結果、第1の絶縁膜106からの水素により、半導体膜102のダングリングボンド等を低減することができる。
【0041】
次に図1(B)に示すように、第1の絶縁膜106を覆うように第2の絶縁膜108を形成する。第2の絶縁膜108により、平坦性を高めることができる。第2の絶縁膜108は、有機材料又は無機材料を用いて形成することができる。有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストベンゾシクロブテン、シロキサン、又はポリシラザンを用いることができる。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。またポリシラザンとは、珪素(Si)と窒素(N)の結合を有するポリマー材料を含む液体材料を出発原料として形成される。無機材料としては、酸化珪素、窒化珪素、酸化窒化珪素等を用いることができる。また、第2の絶縁膜108は単層構造、又は積層構造を用いてもよい。特に、有機材料を用いて第2の絶縁膜を形成すると、平坦性は高まる一方で、有機材料によって水分や酸素が吸収されてしまう。これを防止するため、有機材料上に、無機材料を形成した積層構造とするとよい。
【0042】
その後、ゲート絶縁膜104、第1の絶縁膜106、第2の絶縁膜108に開口部、所謂コンタクトホール110を形成する。コンタクトホール110は、ドライエッチング法、又はウェットエッチング法により形成することができる。このようなエッチング法に用いるエッチング剤は、コンタクトホール110を形成する際、ゲート絶縁膜104、第1の絶縁膜106、及び第2の絶縁膜108と、半導体膜102との選択比がとれるものであればよい。このとき、コンタクトホール110の周囲における、第2の絶縁膜108の端部に丸みをつけるとよい。その結果、次に形成する導電膜の段切れを防止することができる。
【0043】
なお本発明は、コンタクトホール110内を利用して記憶素子を形成するため、その径、深さ、テーパーの角度等を決定する。例えば、記憶素子を形成する側のコンタクトホール110は、記憶素子を形成しない側のコンタクトホールと比較して、径を大きくする。例えばその直径を1μmから3μmとする。
【0044】
その後、コンタクトホール110に電極109、109’となる導電膜を形成する。電極109、109’は、単層構造又は積層構造をとることができる。導電膜は、アルミニウム(Al)、チタン(Ti)、モリブデン(Mo)、タングステン(W)もしくはシリコン(Si)の元素又はこれらの元素を用いた合金を用いればよい。また導電膜には、インジウム錫酸化物(ITO)、酸化珪素を含むインジウム錫酸化物、2〜20%の酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができる。このような導電膜は、スパッタリング法、液滴吐出法等により形成し、所定の形状にパターニングすることにより電極109となる。なお、不純物領域103と接続された電極109、109’は、ソース電極、又はドレイン電極として機能し、且つ記憶素子の下部電極として機能することを特徴とする。このような本発明は、下部電極として新たに導電膜を形成する必要がないため、工程数を削減でき、低コスト化を図ることができる。
【0045】
ここまでの工程の上面図を図2(A)に示す。図2(A)からもわかるように、記憶素子を形成する側のコンタクトホール110の径を大きく確保するため、半導体膜102を矩形にパターニングしてもよい。また図2(A)で示すように、導電膜はパターニングすることにより、電極に接続される配線も同時に形成される。例えば、ゲート電極105と同時にワード線も形成される。当該ワード線には、制御回路から選択信号が入力される。またソース電極、及びドレイン電極と同時に信号線も形成される。
【0046】
このようにソース電極及びドレイン電極まで形成し、薄膜トランジスタ107を完成することができる。
【0047】
次に図1(C)に示すように、コンタクトホール110内に記憶素子を構成する絶縁物112を形成する。絶縁物112は、厚さが5nmから100nm、好ましくは10nmから60nmとするとよい。
【0048】
絶縁物112は、無機材料又は有機材料から形成することができる。またそれら材料により、蒸着法、スピンコーティング法、液滴吐出法等により絶縁物112を形成することができる。絶縁物112は、光学的作用又は熱的作用等により、その性質が変化する材料を用いればよい。例えば、ジュール熱による溶融、絶縁破壊等により、その性質が変化し、下部電極として機能する電極109と、その後形成される上部電極とが短絡することができる材料であればよい。
【0049】
無機材料としては、酸化珪素、窒化珪素、酸化窒化珪素等がある。このような無機材料であっても、その膜厚を制御することによって、絶縁破壊を生じるため、下部電極と上部電極とを短絡させることができる。
【0050】
有機材料としては、例えば、4、4’−ビス[N−(1−ナフチル)−N−フェニルアミノ]ビフェニル(略称:α−NPD)や4,4’−ビス[N−(3−メチルフェニル)−N−フェニルアミノ]ビフェニル(略称:TPD)や4,4’,4’’−トリス(N,N−ジフェニル−アミノ)トリフェニルアミン(略称:TDATA)、4,4’,4’’−トリス[N−(3−メチルフェニル)−N−フェニルアミノ]トリフェニルアミン(略称:MTDATA)や4,4’−ビス(N−(4−(N,N−ジ−m−トリルアミノ)フェニル)−N−フェニルアミノ)ビフェニル(略称:DNTPD)などの芳香族アミン系(即ち、ベンゼン環−窒素の結合を有する)の化合物、ポリビニルカルバゾール(略称:PVK)やフタロシアニン(略称:H2Pc)、銅フタロシアニン(略称:CuPc)、バナジルフタロシアニン(略称:VOPc)等のフタロシアニン化合物等を用いることができる。これら材料は、正孔輸送性の高い物質である。
【0051】
また、他にも有機化合物材料として、例えばトリス(8−キノリノラト)アルミニウム(略称:Alq3)、トリス(4−メチル−8−キノリノラト)アルミニウム(略称:Almq3)、ビス(10−ヒドロキシベンゾ[h]キノリナト)ベリリウム(略称:BeBq2)、ビス(2−メチル−8−キノリノラト)(4−フェニルフェノラト)アルミニウム(略称:BAlq)等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料や、ビス[2−(2−ヒドロキシフェニル)ベンゾオキサゾラト]亜鉛(略称:Zn(BOX)2)、ビス[2−(2−ヒドロキシフェニル)ベンゾチアゾラト]亜鉛(略称:Zn(BTZ)2)などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。これら材料は、電子輸送性が高い材料である。
【0052】
このような有機物においては、熱的作用等によりその性質を変化させるため、ガラス転移温度(Tg)が80℃から300℃、好ましくは100℃から250℃であるとよい。
【0053】
さらに、金属錯体以外にも、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール(略称:PBD)、1,3−ビス[5−(p−tert−ブチルフェニル)−1,3,4−オキサジアゾール−2−イル]ベンゼン(略称:OXD−7)、3−(4−tert−ブチルフェニル)−4−フェニル−5−(4−ビフェニリル)−1,2,4−トリアゾール(略称:TAZ)、3−(4−tert−ブチルフェニル)−4−(4−エチルフェニル)−5−(4−ビフェニリル)−1,2,4−トリアゾール(略称:p−EtTAZ)、バソフェナントロリン(略称:BPhen)、バソキュプロイン(略称:BCP)等の化合物等を用いることができる。
【0054】
単層構造、または上記材料との積層構造の一として、4−ジシアノメチレン−2−メチル−6−[2−(1,1,7,7−テトラメチルジュロリジン−9−イル)エテニル]−4H−ピラン(略称:DCJT)、4−ジシアノメチレン−2−t−ブチル−6−[2−(1,1,7,7−テトラメチルジュロリジン−9−イル)エテニル]−4H−ピラン、ペリフランテン、2,5−ジシアノ−1,4−ビス[2−(10−メトキシ−1,1,7,7−テトラメチルジュロリジン−9−イルエテニル]ベンゼン、N,N’−ジメチルキナクリドン(略称:DMQd)、クマリン6、クマリン545T、トリス(8−キノリノラト)アルミニウム(略称:Alq3)、9,9’−ビアントリル、9,10−ジフェニルアントラセン(略称:DPA)や9,10−ビス(2−ナフチル)アントラセン(略称:DNA)、2,5,8,11−テトラ−(tert−ブチル)ペリレン(略称:TBP)等の発光材料を用いてもよい。
【0055】
また、上記発光材料を分散してなる層を形成する場合に母体となる材料としては、9,10−ジ(2−ナフチル)−2−tert−ブチルアントラセン(略称:t−BuDNA)等のアントラセン誘導体、4,4’−ビス(N−カルバゾリル)ビフェニル(略称:CBP)等のカルバゾール誘導体、ビス[2−(2−ヒドロキシフェニル)ピリジナト]亜鉛(略称:Znpp2)、ビス[2−(2−ヒドロキシフェニル)ベンゾオキサゾラト]亜鉛(略称:ZnBOX)などの金属錯体等を用いることができる。また、トリス(8−キノリノラト)アルミニウム(略称:Alq3)、9,10−ビス(2−ナフチル)アントラセン(略称:DNA)、ビス(2−メチル−8−キノリノラト)(4−フェニルフェノラト)アルミニウム(略称:BAlq)等を用いることができる。
【0056】
また、上記有機材料や発光材料に金属酸化物を混在させた材料を用いてもよい。なお混在させた材料とは、混合した状態、又は積層された状態を含む。具体的には複数の蒸着源を用いた共蒸着法により形成された状態を指す。
【0057】
正孔輸送性の高い物質と、金属酸化物を混在させる場合、当該金属酸化物は、バナジウム酸化物、モリブデン酸化物、ニオブ酸化物、レニウム酸化物、タングステン酸化物、ルテニウム酸化物、チタン酸化物、クロム酸化物、ジルコニウム酸化物、ハフニウム酸化物、タンタル酸化物を用いることができる。
【0058】
電子輸送性の高い物質と、金属酸化物を混在させる場合、当該金属酸化物は、リチウム酸化物、カルシウム酸化物、ナトリウム酸化物、カリウム酸化物、マグネシウム酸化物を用いることができる。
【0059】
また、絶縁物112には、光学的作用又は熱的作用により、その性質が変化する材料を用いればよいため、例えば光を吸収することによって酸を発生する化合物(光酸発生剤)をドープした共役高分子を用いることもできる。共役高分子として、ポリアセチレン類、ポリフェニレンビニレン類、ポリチオフェン類、ポリアニリン類、ポリフェニレンエチニレン類等を用いることができる。また、光酸発生剤としては、アリールスルホニウム塩、アリールヨードニウム塩、o−ニトロベンジルトシレート、アリールスルホン酸p−ニトロベンジルエステル、スルホニルアセトフェノン類、Fe−アレン錯体PF6塩等を用いることができる。
【0060】
この絶縁物112を形成した状態の上面図を図2(B)に示す。図2(B)に示すように、絶縁物112を全体に形成することができるが、コンタクトホール110領域に、下部電極を覆うように選択的に形成しても構わない。本発明はコンタクトホール110領域内で記憶素子を形成することを特徴としており、下部電極と上部電極とが短絡していなければ、記憶素子として機能することができるからである。
【0061】
また本実施の形態では、一方のコンタクトホール110領域に着目して説明するが、他方のコンタクトホールを用いて記憶素子を形成しても構わないし、両方のコンタクトホールに記憶素子を形成してもよい。すなわち電極109、109’を共に記憶素子の下部電極として適用することができる。一方で、いずれか一方のコンタクトホールに記憶素子を形成する場合、メモリ材料を選択的に形成すればよい。メモリ材料が形成されない側のコンタクトホールでは、下部電極と上部電極とが積層し、これをソース電極又はドレイン電極として適用することができる。
【0062】
その後、絶縁物112を覆って上部電極113となる導電膜を形成する。当該導電膜は電極109と同様に形成することができるが、必ずしも同一材料及び同一工程により形成する必要はない。上部電極113は、制御回路と電気的に接続しており、当該制御回路によって、絶縁物112の状態の変化に基づき、記憶素子の書き込み動作又は読み出し動作を行うことができる。具体的には、記憶素子が下部電極と上部電極とが短絡していない状態(初期状態と記す)と、短絡した状態(短絡状態と記す)とを有することができ、この状態の相違により「0」又は「1」の情報を有することができる。短絡状態では、コンタクトホールの底面側で上部電極と下部電極とが短絡する以外に、コンタクトホールの側面側や上面側で上部電極と下部電極とが短絡しても構わない。コンタクトホールの側面や側面と上面の境界領域では成膜上、絶縁物の膜厚が薄くなることが多く、上部電極と下部電極との短絡を簡便に行うことができうる。
【0063】
また一方のコンタクトホールに記憶素子を形成する場合、両方のコンタクトホールに記憶素子を形成する場合と比較すると、記憶素子を短絡状態とさせるための印加電圧が大きくなる。この場合、薄膜トランジスタのソースドレイン耐圧をより高く設定するとよい。ソースドレイン耐圧を高くするには、薄膜トランジスタのゲート長を長くする方法が挙げられる。なお本発明の記憶素子は、メモリ材料となる絶縁物の膜厚をコンタクトホールの側面側や上面側において、薄くすることができるため、両方のコンタクトホールに記憶素子を形成する場合であっても、従来の構造と比較して、低い印加電圧で短絡状態とすることが可能である。
【0064】
図15には、記憶素子の電圧−電流特性を示す。初期状態:Aでの記憶素子には、一定の電圧(VB)以上を印加しなければ電流は流れない。これに対して短絡状態:Bでは、記憶素子にはわずかな電圧(VA:VB<VA)を印加するだけで電流が流れる。この電圧値の違いに基づき、「0」又は「1」の情報を提供することができる。なお、電圧VAは、薄膜トランジスタ107の電圧−電流特性:Cと、初期状態Aとの交点における電圧値である。また、電圧VBは、薄膜トランジスタ107の電圧−電流特性:Cと、短絡状態との交点における電圧値である。制御回路によって、この電圧値を読み出すことにより「0」又は「1」の情報を提供することができる。これら動作の詳細は以下の実施の形態で説明する。
【0065】
その後好ましくは、図1(D)に示すようにパッシベーション膜115を形成する。パッシベーション膜115は、単層構造又は積層構造から形成することができ、無機材料を用いるとよい。特に、窒化珪素又は酸化窒化珪素を用いて形成するとよい。窒素を有する絶縁膜は、アルカリ金属の侵入を防御する効果を奏するからである。
【0066】
なお、下部電極と上部電極とを短絡させるためには、ワード線から入力される選択信号に基づき薄膜トランジスタ107がオンとなると、ソース電極及びドレイン電極間に電流を流し、当該電流が流れることにより絶縁物112の性質を変化させる。例えば当該電流が流れることによって発生するジュール熱により、絶縁物112の性質、つまり状態が変化する。また当該電流が流れることによって、絶縁物112に絶縁破壊が生じ、その状態が変化する。このような状態の変化を利用して、下部電極と上部電極を短絡させることができる。
【0067】
以上のように、薄膜トランジスタ107によって制御される記憶素子を形成することができる。本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【0068】
以上コンタクトホールとして円形状を用いる場合を説明したが、その形状には限定されず、図16(A)に示すように楕円状、図16(B)に示すように矩形状であってもよい。
【0069】
(実施の形態2)
本実施の形態では、コンタクトホールに複数の記憶素子を形成する形態を説明する。
【0070】
実施の形態1と同様に、第2の絶縁膜108に、図3に示すようコンタクトホール110a及び110bを形成する。コンタクトホール110a及び110bは、ドライエッチング法又はウェットエッチング法により形成することができる。
【0071】
この状態の上面図を図4に示す。図3及び図4に示すように本実施の形態では、コンタクトホール110a及び110bのその径、深さ、テーパーの角度等は等しい形態を示すが、必ずしもこれに限定されない。すなわち本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させることを特徴としており、コンタクトホールの形状やその数には限定される物ではない。コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させることにより、工程数を削減し、低コスト化を図ることができるからである。
【0072】
その後、実施の形態1と同様に絶縁物112、上部電極113、パッシベーション膜115を形成する。
【0073】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【0074】
(実施の形態3)
本実施の形態では、絶縁物112を形成する前に、被形成面に表面改質を施す形態を説明する。
【0075】
図5(A)に示すように、電極109まで実施の形態1と同様に形成する。そして、電極109及び第2の絶縁膜108の全表面に対して、表面改質を施す。このように全体に表面改質を施すためには、酸素雰囲気中でのプラズマ処理(酸素プラズマ処理)を行えばよい。その結果、125で示すような表面は、その状態が改質される(これを表面改質と記す)。
【0076】
絶縁物112の膜厚は、下部電極と上部電極との短絡を簡便なものとするため、薄い方が好ましい。例えば、絶縁物112に無機材料を用い、絶縁破壊を生じさせるためには、絶縁物112の膜厚を5nmから100nm、好ましくは10nmから60nmとすると好ましい。そのため、コンタクトホール110内等に絶縁物112を形成するとき、特にコンタクトホール110の端面における段切れが懸念される。そこで本実施の形態のように、絶縁物112の被形成面に酸素プラズマ処理を施すことによって、密着性を向上させることができ、段切れを防止すると好ましい。すなわち、絶縁物112の被形成面に対して表面改質を行うと、絶縁物112の作製が簡便となり好ましい。
【0077】
このような表面改質を施す手段は、酸素プラズマ処理の他に、絶縁物112及び電極109のそれぞれと密着性の高い膜を形成してもよい。絶縁物112の密着性を向上させる手段であれば、当該絶縁物112の段切れを防止する効果を奏することができるからである。
【0078】
また当該段切れを防止するために、絶縁物112は蒸着法により形成すると好ましい。絶縁物112を蒸着法により形成すると、スピンコーティング法に比べて、コンタクトホール110の側面に対する成膜精度が高いからである。
【0079】
その後図5(B)に示すように、実施の形態1と同様に上部電極113、パッシベーション膜115を形成する。
【0080】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【0081】
(実施の形態4)
本実施の形態では、上記実施の形態と異なり、絶縁物112を形成する前に、選択的に表面改質を行う形態を説明する。
【0082】
図6(A)に示すように、少なくとも電極109上のみに表面改質を行う。例えば、電極109となる導電膜を形成し、スパッタリング法により当該導電膜の表面に傷を付け表面改質を施す。例えば、成膜室に導電膜が形成された状態の素子基板を配置し、導電膜表面に傷を付けるような条件で処理を行う。例えば、圧力0.6Pa(0.6/133Torr)から1.0Pa(1/133Torr)、パワー200Wから400W、処理時間3分から15分として処理を行う。その後、導電膜を所定の形状となるようにパターニングすることにより、表面126のみ表面改質が施された電極109を形成することができる。このように、表面改質された電極109によって、絶縁物112の密着性を確保することができる。
【0083】
本実施の形態において、コンタクトホール110内に段切れすることなく絶縁物112を作製することができればよいため、絶縁物112被形成面に選択的に表面改質を行うだけで構わない。また当該段切れを防止するために、絶縁物112は蒸着法により形成すると好ましい。絶縁物112を蒸着法により形成すると、スピンコーティング法に比べて、コンタクトホール110の側面に対する成膜精度が高いからである。
【0084】
またスパッタリング法を用いて絶縁物112被形成面に傷を付ける以外に、導電膜作製時に表面が荒れる条件で成膜したり、導電膜被形成面に凹凸を付け、当該凹凸に沿うように導電膜を形成したり、ドライエッチング法、フロスト加工法、又はサンドブラスト法等を用いて物理的に傷を付けてもよい。導電膜の作製にスパッタリング法を用いる場合、同じ成膜室にて傷を付けるためのスパッタリング処理を行うと工程の簡便化を図ることができる。
【0085】
その後図6(B)に示すように、実施の形態1と同様に上部電極113、パッシベーション膜115を形成する。
【0086】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【0087】
(実施の形態5)
本実施の形態では、絶縁物112を液滴吐出法により形成する形態を説明する。
【0088】
図7(A)に示すように、実施の形態1と同様にコンタクトホール110内に電極109を形成する。そして、所定のノズル150から、絶縁物112の材料を有する液滴(ドット)151をコンタクトホール110内に滴下する。このような液滴吐出法は、インクジェット法とも呼ばれる。液滴151は、絶縁物112の材料のみであっても、当該材料が溶媒中に分散されていてもよい。
【0089】
なお絶縁物112形成前に、実施の形態3又は4で示したように、絶縁物112の被形成面に、表面改質を施してもよい。
【0090】
その後、図7(B)に示すように、コンタクトホール110内に絶縁物112が形成される。このときコンタクトホール110内で、電極109と、後に形成する上部電極とが短絡しないように絶縁物112を形成する。そのため、コンタクトホール110内を絶縁物112で満たす必要はない。また、表面張力を利用することにより、電極109の端部に薄く絶縁物112を形成することができる。その結果、電極109の端部において、上部電極との短絡を容易に行うことができる。
【0091】
またさらに電極109の端部の周囲には、液滴151に対する濡れ性を低下させておいてもよい。その結果、選択的に電極109上に液滴151を滴下することができる。このような濡れ性を低下させる方法は、シランカップリング剤を選択的に塗布するとよい。シランカップリング剤としては、フルオロアルキル基を有するフッ素系シランカップリング剤(フルオロアルキルシラン(FAS))を用い、代表的なFASとしては、ヘプタデフルオロテトラヒドロデシルトリエトキシシラン、ヘプタデカフルオロテトラヒドロデシルトリクロロシラン、トリデカフルオロテトラヒドロオクチルトリクロロシラン、トリフルオロプロピルトリメトキシシラン等のフルオロアルキルシランがある。
【0092】
液滴吐出法により形成された絶縁物112は、焼成すると好ましい場合がある。特に、液滴151が溶媒を含んでいる場合、加熱処理により溶媒を除去し、焼成するとよい。
【0093】
次に図7(C)に示すように、上部電極113を形成する。ノズル152を用いて、上部電極113材料を有する液滴(ドット)153を滴下していき、上部電極113を形成する。液滴吐出法により上部電極113を形成する場合、その材料には金(Au)、銀(Ag)、銅(Cu)、白金(Pt)、パラジウム(Pd)、タングステン(W)、ニッケル(Ni)、タンタル(Ta)、ビスマス(Bi)、鉛(Pb)、インジウム(In)、錫(Sn)、亜鉛(Zn)、チタン(Ti)、若しくはアルミニウム(Al)、これらからなる合金、これらの分散性ナノ粒子、又はハロゲン化銀の微粒子を用いると好ましい。
【0094】
本実施の形態では液滴吐出法により、上部電極113を形成するが、これに限定されず、スパッタリング法や蒸着法を用いても構わない。また、電極109を液滴吐出法により形成しても構わない。
【0095】
また液滴吐出法により形成された上部電極113は、焼成すると好ましい場合がある。特に、液滴153が溶媒を含んでいる場合、加熱処理により溶媒を除去し、焼成するとよい。
【0096】
このように液滴吐出法を用いると、フォトリソグラフィー工程と比較して材料の利用効率が向上し、コストの削減、製造時間の短縮、廃液処理量の削減が可能となる。その結果、記憶素子の製造コストを低くすることができる。
【0097】
その後、パッシベーション膜115を形成する。
【0098】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【0099】
(実施の形態6)
本実施の形態では、上記実施の形態と異なるコンタクトホール構造の形態を説明する。
【0100】
図8に示すように、実施の形態1と同様に、コンタクトホールを形成し、電極109を形成する。このとき同時にワード線も形成されることは上述したとおりであるが、その他の配線209を形成することができる。記憶素子の付加価値を高めるために、多くの配線209が必要となる。その場合、第3の絶縁膜130を形成することにより、配線、コンタクトホール配置、記憶素子配置等のレイアウト面積の自由度を増すことができる。もちろん、配線209を形成しない場合であっても第3の絶縁膜130を設けてもよい。
【0101】
第3の絶縁膜130は、実施の形態1で示した第2の絶縁膜108と同様な材料、又は同様な方法を用いて作製することができる。
【0102】
そして、第2の絶縁膜108に形成されたコンタクトホールの位置にあわせて、第3の絶縁膜130にコンタクトホール210を形成する。その後、実施の形態1と同様に、コンタクトホール210内に、絶縁物112、上部電極113、パッシベーション膜115を形成し、記憶素子を完成させる。このとき、コンタクトホール210の周囲における、第3の絶縁膜130の端部に丸みをつけるとよい。コンタクトホール210は、コンタクトホール110と比べて、深さが大きくなることが考えられるため、絶縁物112や上部電極113の段切れを防止する効果が期待できるからである。
【0103】
本実施の形態は、上記実施の形態と自由に組み合わせることができる。例えば、絶縁物112を形成する前に表面改質を行ったり、液滴吐出法により絶縁物112や上部電極113等を形成してもよい。
【0104】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【0105】
(実施の形態7)
本実施の形態では、薄膜トランジスタに非晶質半導体膜を用いた形態を説明する。
【0106】
図9に示すように、非晶質半導体膜を用いた薄膜トランジスタは、ゲート電極が下方に設けられたボトムゲート型を適用することができる。基板100上に、ゲート電極205となる導電膜を形成し、所定の形状にパターニングする。その後ゲート電極205を覆って、ゲート絶縁膜204となる絶縁膜を形成する。次いで順に、非晶質半導体膜206、n型半導体膜208を形成し、これらを所定の形状にパターニングする。そしてソース電極又はドレイン電極211となる導電膜を形成し、所定の形状にパターニングする。ソース電極及びドレイン電極211を用いて、n型半導体膜208をエッチングするが、このとき同時に非晶質半導体膜206の一部もエッチングされる。このような非晶質半導体膜の一部がエッチングされた薄膜トランジスタの構造を、チャネルエッチ型と呼ぶことができる。このようにして非晶質半導体膜を有する薄膜トランジスタ207を形成することができる。
【0107】
その後好ましくは、保護膜として機能する第1の絶縁膜212を形成する。チャネルエッチ型構造では、非晶質半導体膜206の一部が露出しているため、第1の絶縁膜212を設け、不純物元素や水分等の侵入を防止するとよい。このような機能を奏する第1の絶縁膜212は、窒素を有する絶縁膜、代表的には窒化珪素を用いて形成するとよい。
【0108】
次いで実施の形態1と同様に第2の絶縁膜108を形成し、コンタクトホール110を形成する。そして、コンタクトホール110内に電極109を形成する。本実施の形態では、電極109は下部電極として機能する。
【0109】
その後実施の形態1と同様に、絶縁物112、上部電極113、パッシベーション膜115を形成する。
【0110】
本実施の形態は、上記実施の形態と自由に組み合わせることができる。例えば、絶縁物112を形成する前に表面改質を行ったり、液滴吐出法により絶縁物112や上部電極113等を形成してもよい。
【0111】
本発明は、コンタクトホール内に記憶素子を形成し、電極109を記憶素子の下部電極として機能させるため、さらに結晶化工程が不要となり、工程数を削減し、低コスト化を図ることができる。
【0112】
(実施の形態8)
本実施の形態では、上記実施の形態により作製された記憶素子を有する装置(記憶装置)の構成を説明する。
【0113】
図10に示すように、記憶装置508はメモリセルアレイ506及び制御回路を有する。制御回路は、カラムデコーダ501、ローデコーダ502、読み出し回路504、書き込み回路505、セレクタ503を有する。
【0114】
メモリセルアレイ506はビット線Bm(m=1〜x)、ワード線Wn(n=1〜y)、ビット線とワード線とそれぞれの交点に記憶素子507を有する。当該記憶素子は、上記実施の形態によって作製されたことを特徴とする。またビット線はセレクタ503により制御され、ワード線はローデコーダ502により制御される。
【0115】
カラムデコーダ501はメモリセルアレイの列を指定するアドレス信号を受けて、指定列のセレクタ503に信号を与える。セレクタ503はカラムデコーダ501の信号を受けて指定列のビット線を選択する。ローデコーダ502はメモリセルアレイの行を指定するアドレス信号を受けて、指定行のワード線を選択する。上記動作によりアドレス信号に対応する一つの記憶素子507が選択される。読み出し回路504は選択された記憶素子が有するデータを読み出し、好ましくは増幅して出力する。書き込み回路505は書き込みに必要な電圧を生成し、選択された記憶素子に電圧を印加することで、短絡状態とし、データの書き込みを行う。
【0116】
図11に書き込み回路505の構成を示す。書き込み回路505は電圧発生回路701、タイミング制御回路702、スイッチSW0、SW1、出力端子Pwを有する。電圧発生回路701は昇圧回路等で構成され、書き込みに必要な電圧V1を生成し、出力Paから出力する。タイミング制御回路702は、書き込み制御信号(WEと記載する)、データ信号(DATAと記載する)、クロック信号(CLKと記載する)等からスイッチSW0、SW1をそれぞれ制御する信号S0、S1を生成し、それぞれ出力P0、P1から出力する。スイッチSW0は接地との接続、SW1は電圧発生回路701の出力Paとの接続、スイッチがいずれかの接続状態となるかによって、書き込み回路の出力Pwからの出力電圧Vwを切り替えることができる。
【0117】
次に記憶素子の導電性を変化させない初期状態を「0」とし、記憶素子の導電性を変化させる短絡状態の場合を「1」としたときの書き込み動作について説明する。まずWEがHi(書き込み許可となる高い電圧)になると、列を指定するアドレス信号を受けたカラムデコーダ501は指定列のセレクタ503に信号を与え、セレクタ503は指定列のビット線を書き込み回路の出力Pwに接続する。指定されていないビット線は非接続(フローティングと記載する)状態となっており、書き込み回路の出力電圧VwはV1となる。同様に行を指定するアドレス信号を受けたローデコーダ502は指定行のワード線に電圧V2を印加し、指定されていないワード線に0Vを印加する。上記動作によりアドレス信号に対応する一つの記憶素子507が選択される。このとき上部電極には、0Vが印加される。
【0118】
同時にDATA=Hiを受けることにより、電圧発生回路701は電圧V1を生成し、出力Paから出力することができる。タイミング制御回路702はWE、DATA、CLK、電源電圧(VDD)等から、スイッチSW0、SW1を制御する信号S0、S1を生成し、出力P0、P1から出力することができる。当該信号によりスイッチSW0、SW1が切り替わり、書き込み回路505は出力Pwから出力電圧Vwとして電圧V1を出力することができる。
【0119】
選択された記憶素子は、上記動作によりワード線に電圧V2が印加され、ビット線に電圧V1が印加され、上部電極に0Vが印加されることとなる。すると薄膜トランジスタ107や207の不純物領域が導通して、ビット線の電圧V1が記憶素子の下部電極に印加される。その結果、記憶素子の導電性が変化し、短絡状態となり「1」が書き込まれる。
【0120】
またWEがLo(書き込み不許可となる低い電圧)になると、全てのワード線は0Vとなり、全てのビット線と上部電極は フローティング状態となる。このときタイミング制御回路は信号S0、S1としてそれぞれLoを生成し、出力P0、P1から出力し、出力Pwはフローティング状態となる。上記動作により、書き込みは行われなくなる。
【0121】
次に、「0」の書き込みを説明する。「0」の書き込みは記憶素子の導電性を変化させない書き込みであり、これは記憶素子に電圧を印加しない、つまり初期状態を維持することで実現される。まず「1」の書き込みと同様にWEがHiになると、列を指定するアドレス信号を受けたカラムデコーダ501は指定列のセレクタに信号を与え、セレクタ503は指定列のビット線を書き込み回路の出力Pwに接続する。このとき指定されていないビット線はフローティング状態となる。同様に行を指定するアドレス信号を受けたローデコーダ502は指定行のワード線に電圧V2を印加し、指定されていないワード線に0Vを印加する。上記動作によりアドレス信号に対応する一つの記憶素子507が選択される。このとき上部電極には、0Vが印加される。
【0122】
同時にDATA=Loを受け、タイミング制御回路702はそれぞれ制御信号S0=Hi、S1=Loを生成し、当該制御信号を出力P0、P1からそれぞれ出力する。当該制御信号によりスイッチSW0はオン、SW1はオフとなり、出力Pwから出力電圧Vwとして0Vを出力する。
【0123】
選択されたメモリセルは、上記動作によりワード線にV2が印加され、ビット線と共通電極に0Vが印加される。すると記憶素子には電圧が印加されず、導電性は変化しないので、初期状態である「0」を維持する。
【0124】
WEがLoになると、全てのワード線は0V、全てのビット線と上部電極は フローティング状態となる。このときタイミング制御回路は信号S0、S1としてそれぞれLoを生成して、それぞれ出力P0、P1から出力し、出力Pwはフローティング状態となる。
【0125】
このようにして「1」又は「0」の書き込みを行うことができる。
【0126】
次に、読み出し動作について説明する。図12には、読み出しを説明するために必要な部分を抽出した記憶装置を示し、その他の構成は図10と同様である。記憶装置が有する読み出し回路504は、電圧発生回路307、センスアンプ308、抵抗素子309、データ出力回路310、入出力端子Prを有し、抵抗素子309と入出力端子Prとの間からセンスアンプ308に入力する点をαとする。
【0127】
電圧発生回路307は読み出し動作に必要な電圧Vread及びVrefを生成し、それぞれP1、P2から出力する。データの読み出しは低い電圧を使用するため、電圧Vreadは電源電圧(VDD)を使用することができる。電圧Vrefは電圧Vreadよりも低い電圧であり、電源電圧と接地電圧との抵抗分割により生成する。したがって読み出し回路504が有する電圧発生回路307は、書き込み回路505が有する電圧発生回路とは異なる構成を有している。センスアンプ308は点αの電圧と、電圧Vrefとの大小を比較してその結果を出力する。データ出力回路310は読み出し制御信号(REと記載する)により制御され、センスアンプ308の出力から記憶素子が有するデータを取得し、当該データを増幅して出力する。
【0128】
次に、m列n行目の記憶素子517が有するデータを読み出す動作を説明する。まず、列を指定するアドレス信号を受けたカラムデコーダ501はm列のセレクタ503に信号を与え、セレクタ503はm列のビット線Bmを読み出し回路504の入出力端子Prに接続する。このとき指定されていないビット線はフローティング状態となる。同様に行を指定するアドレス信号を受けたローデコーダ502はn行のワード線Wnに電圧Vreadを印加し、指定されていないワード線に0Vを印加する。同時に電圧発生回路307の出力P1、P2からそれぞれ電圧Vread、Vrefを出力し、上部電極113に0Vを印加する。上記動作によって抵抗素子309と、記憶素子517の直列抵抗に電圧Vreadを印加した状態となり、点αの電圧はこれら二つの素子によって抵抗分割された値をとる。
【0129】
ここで点αのとりうる電圧を説明するために、図15を再び参照する。点αのとりうる電圧は、横軸である電圧値に相当する。図15の特性Aは「1」の書き込みを行った記憶素子のI−V特性であり、特性Bは「0」の書き込みを行った記憶素子のI−V特性であり、特性Cは薄膜トランジスタのI−V特性である。「1」の書き込みを行った記憶素子の特性Aは、上部電極と下部電極とが短絡しており、記憶素子の電気抵抗が小さいため、点αの電圧が小さくても電流値が急激に増大する。一方、「0」の書き込みを行った記憶素子の特性Bは、記憶素子がダイオード特性を示すため、点αの電圧がある値以上になるとようやく電流値が増大し始める。薄膜トランジスタの特性Cは、点αの電圧が上昇すると電流値が減少し、点αの電圧がVreadで電流値が0となる。
【0130】
図15より点αのとりうる電圧は次のように説明できる。記憶素子に「1」が書き込まれているときは、「1」の書き込みを行った記憶素子のI−V特性Aと薄膜トランジスタのI−V特性Cとの交点Aの電圧VAが点αの電圧となる。また記憶素子に「0」が書き込まれているときは、「0」の書き込みを行った記憶素子のI−V特性Bと薄膜トランジスタのI−V特性Cとの交点Bの電圧VBが点αの電圧となる。
【0131】
またセンスアンプ308は点αの電圧とVrefとの大きさを比較する機能を有している。ここで電圧Vrefは、電圧VAよりも大きく電圧VBよりも小さい電圧とし、望ましくは(VA+VB)/2とする。このように電圧を設定することで、センスアンプ308により点αの電圧がVrefよりも小さいと判断された場合、点αの電圧は電圧VAであると判断され、記憶素子には「1」が書き込まれていることが分かる。逆に点αの電圧がVrefよりも大きいと判断された場合、点αの電圧は電圧VBであると判断され、記憶素子には「0」が書き込まれていることが分かる。
【0132】
点αの電圧がVrefよりも小さい場合、センスアンプ308は「1」を示す信号を出力し、点αの電圧がVrefよりも大きい場合、センスアンプ308は「0」を示す信号を出力する。
データ出力回路310は、外部から入力されるREを基に、センスアンプ308の出力信号からデータを取り込み、当該データを増幅して出力する機能を有している。上記の動作により読み出しを行うことができる。
【0133】
なお本実施の形態では、記憶素子の抵抗値を電圧の大きさに置き換えて読みとっているが、本発明はこれに限定されない。例えば記憶素子の抵抗値を電流の大きさに置き換えて読みとる方法や、ビット線をプリチャージする方法を採用することも可能である。
【0134】
メモリセルアレイ506と、カラムデコーダ501、ローデコーダ502、読み出し回路504、書き込み回路505、セレクタ503を有する制御回路は、同一基板上に形成されたトランジスタを用いて形成することができる。例えば、ガラス基板上に形成された薄膜トランジスタを用いて、メモリセルアレイと制御回路を形成することができる。また、制御回路はシリコンウェハからなる集積回路(以下、ICチップと記す)を用いて形成することもでき、この場合メモリセルアレイが形成された基板上にICチップを実装するとよい。特に、非晶質半導体膜を用いた薄膜トランジスタを用いてメモリセルアレイを形成するとき、制御回路はICチップから形成するとよい。
【0135】
(実施の形態9)
本実施の形態では、記憶素子を有する回路の構成を説明する。
【0136】
図13(A)に示すように、記憶素子を有する回路の一セルは、トランジスタ401と記憶素子402とを有する。トランジスタ401はゲート電極がワード線Wnに接続され、ソース電極及びドレイン電極の一方がビット線Bmに接続され、他方が記憶素子402と接続している。トランジスタ401は、上記実施の形態で示した薄膜トランジスタ107、207を用いることができ、ソース電極及びドレイン電極の他方となる導電膜が、記憶素子402の下部電極として機能する。記憶素子402は、上述したように下部電極上に絶縁物、上部電極が順に積層された構造を有する。そして記憶素子402の上部電極403は、各セルの記憶素子の上部電極と共有することができ、記憶装置の書き込み時、読み出し時に一定の電圧が印加される。
【0137】
トランジスタ401により選択されうる記憶素子402は、初期状態と、短絡状態とを有することができ、その状態によって「0」及び「1」を表すことができる。
【0138】
このように記憶素子402は、電圧印加前後で異なるダイオード特性を示す絶縁物を有すればよい。そのため、図13(B)に示すように記憶素子412がダイオード素子411に接続されたセルを用いて記憶回路を構成してもよい。ダイオード素子411は、トランジスタのソース電極及びドレイン電極の一方と、ゲート電極とが接続された構造を採用することができるため、ソース電極及びドレイン電極の他方となる導電膜は、記憶素子402の下部電極として機能することができる。
【0139】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【0140】
(実施の形態10)
本実施の形態では、記憶装置と、制御回路、及びアンテナを有し、無線で情報の送受信を行う半導体装置、所謂RFIDの形態について示す。
【0141】
図14に本発明の半導体装置の構成を示す。半導体装置601はアンテナ及び共振容量を有する共振回路602、電源回路603、クロック発生回路604、復調回路605、制御回路606、記憶装置607、符号化回路608、変調回路609を有する。なお半導体装置は、上記構成に制限されず、中央処理演算装置(CPU)・輻輳制御回路等を有することもある。また半導体装置601は、アンテナを有する構成に限定されず、アンテナを接続する配線のみを有してもよい。この場合、半導体装置に情報の送受信を行う時に、別途設けられたアンテナを配線に接続して使用する。すなわち接触型の半導体装置である。
【0142】
本発明の半導体装置601は、アンテナを有する共振回路602を有するため、リーダライタ610より発せられる電磁波から電力供給を受け、リーダライタ610と無線で情報の送受信を行うことができる。リーダライタ610は通信回線611を介してコンピュータ612と接続され、当該コンピュータ612の制御のもとに半導体装置601への電力供給や半導体装置601との情報の送受信を行う。
【0143】
共振回路602はリーダライタ610より発せられる電磁波を受信し、誘導電圧を発生させる。この誘導電圧は半導体装置601の電力になるほか、リーダライタ610から送信される情報を含んでいる。電源回路603は共振回路602に発生した誘導電圧をダイオードで整流し、容量を用いて安定化し、各回路へ供給する。クロック発生回路604は共振回路602に発生した誘導電圧を基に、必要な周波数のクロック信号を生成する。復調回路605は共振回路602に発生した誘導電圧からデータを復調する。制御回路606は記憶装置607を制御する。そのため、制御回路606はメモリ制御信号の生成のほか、リーダライタ610からのデータを読み込む情報判定回路等を含む。記憶装置607は、書き込み回路や読み出し回路等を有する。また記憶装置607は半導体装置601固有のデータを保持する。ここで記憶装置607は、上記実施の形態で示したように作製する。符号化回路608は記憶装置607が有するデータを符号化信号に変換する。変調回路609は符号化信号を基に搬送波を変調する。
【0144】
本実施の形態は半導体装置601がリーダライタ610から電力供給を受ける例を示したが、本発明はこの形態に限定されない。例えば、半導体装置601は内部に電池等を有し、当該電池により電力供給を受け、リーダライタと無線で情報の送受信を行うことも可能である。
【0145】
記憶素子に複数段階の電圧を連続的に印加させることで、サイズの小さい記憶素子でも低い電圧・短い電圧印加時間で導電性を変化させることが可能となる。また、本発明の手段により書き込み時の消費電流を小さくし、消費電流が最大となる時間を短かくすることができるので、書き込み回路が有する電圧発生回路の小型化・半導体装置の小型化を実現することができる。また、記憶素子に高いパルス電圧を印加すると導電性の変化量にばらつきが生じ、半導体装置の信頼性を低下させる。しかしながら、本発明のように複数段階の電圧を連続的に印加することで記憶素子の導電性の変化量が一定となり、半導体装置の信頼性を向上させることができる。さらに本発明は、記憶素子の材料に有機化合物を用いるので、大判のガラス基板や可撓性基板上に低温プロセスで作製することができ、安価な半導体装置を提供することができる。
【0146】
なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。
【0147】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、半導体装置の低コスト化を図ることができる。
【図面の簡単な説明】
【0148】
【図1】記憶素子の作製工程を示した図である
【図2】記憶素子の作製工程を示した上面図である
【図3】記憶素子の作製工程を示した図である
【図4】記憶素子の作製工程を示した上面図である
【図5】記憶素子の作製工程を示した図である
【図6】記憶素子の作製工程を示した図である
【図7】記憶素子の作製工程を示した図である
【図8】記憶素子の作製工程を示した図である
【図9】記憶素子の作製工程を示した図である
【図10】記憶装置の構成を示した図である
【図11】書き込み回路の構成を示した図である
【図12】読み出し回路の構成を示した図である
【図13】記憶素子の回路構成を示した図である
【図14】半導体装置の構成を示した図である
【図15】記憶素子のI−V特性を示した図である
【図16】記憶素子の作製工程を示した上面図である
【特許請求の範囲】
【請求項1】
絶縁表面上に形成された不純物領域を有する半導体膜と、
前記半導体膜に接し、前記不純物領域上に開口部が設けられた絶縁膜と、
前記開口部に設けられ、前記不純物領域と電気的に接続されたソース電極又はドレイン電極の一方及び下部電極として機能する導電膜と、
前記開口部において、前記導電膜上に設けられた絶縁物と、
前記絶縁物上に設けられた上部電極と、を有することを特徴とする記憶装置。
【請求項2】
絶縁表面上に形成された不純物領域を有する半導体膜と、
前記半導体膜に接し、前記不純物領域上に第1の開口部が設けられた第1の絶縁膜と、
前記第1の開口部に設けられ、前記不純物領域と電気的に接続されたソース電極又はドレイン電極の一方として機能する第1の導電膜と、
前記第1の導電膜の端部を覆うように設けられ、前記不純物領域上に第2の開口部が設けられた第2の絶縁膜と、
前記第1の導電膜に接続され、下部電極として機能する第2の導電膜と、
前記第1の開口部及び前記第2の開口部において、前記第2の導電膜上に設けられた絶縁物と、
前記絶縁物上に設けられた上部電極と、を有することを特徴とする記憶装置。
【請求項3】
請求項1又は2において、
前記絶縁物は、光学的作用又は熱的作用により性質が変化し、前記下部電極と、前記上部電極とが短絡することができる材料であって、酸化珪素、窒化珪素、又は酸化窒化珪素を有することを特徴とする記憶装置。
【請求項4】
請求項1又は2において、
前記絶縁物は、光学的作用又は熱的作用により性質が変化し、前記下部電極と、前記上部電極とが短絡することができる材料であって、
4、4’−ビス[N−(1−ナフチル)−N−フェニルアミノ]ビフェニル(略称:α−NPD)や4,4’−ビス[N−(3−メチルフェニル)−N−フェニルアミノ]ビフェニル(略称:TPD)や4,4’,4’’−トリス(N,N−ジフェニル−アミノ)トリフェニルアミン(略称:TDATA)、4,4’,4’’−トリス[N−(3−メチルフェニル)−N−フェニルアミノ]トリフェニルアミン、4,4’−ビス(N−(4−(N,N−ジ−m−トリルアミノ)フェニル)−N−フェニルアミノ)ビフェニル、ポリビニルカルバゾール、フタロシアニン、銅フタロシアニン、又はバナジルフタロシアニンを有することを特徴とする記憶装置。
【請求項5】
請求項1乃至4のいずれか一において、
前記一つの不純物領域上に設けられた絶縁膜の開口部は、複数設けられていることを特徴とする記憶装置。
【請求項6】
請求項1乃至5のいずれか一において、
前記半導体膜は結晶構造、又は非晶質構造を有することを特徴とする記憶装置。
【請求項7】
絶縁表面上に形成された半導体膜に選択的に不純物領域を形成し、
前記半導体膜に接して絶縁膜を形成し、
前記不純物領域が露出するように、前記絶縁膜に開口部を形成し、
前記開口部において、前記不純物領域と電気的に接続するソース電極又はドレイン電極の一方及び下部電極として機能する導電膜を形成し、
前記導電膜上に絶縁物を形成し、
前記絶縁物上に上部電極を形成することを特徴とする記憶装置の作製方法。
【請求項8】
絶縁表面上に形成された半導体膜に選択的に不純物領域を形成し、
前記半導体膜に接して絶縁膜を形成し、
前記不純物領域が露出するように、前記絶縁膜に開口部を形成し、
前記開口部において、前記不純物領域と電気的に接続するソース電極又はドレイン電極の一方及び下部電極として機能する導電膜を形成し、
前記導電膜及び前記絶縁膜に対して表面改質を行い、
前記導電膜上に絶縁物を形成し、
前記絶縁物上に上部電極を形成することを特徴とする記憶装置の作製方法。
【請求項9】
絶縁表面上に形成された半導体膜に選択的に不純物領域を形成し、
前記半導体膜に接して絶縁膜を形成し、
前記不純物領域が露出するように、前記絶縁膜に開口部を形成し、
前記開口部において、前記不純物領域と電気的に接続するソース電極又はドレイン電極の一方及び下部電極として機能する導電膜を形成し、
前記導電膜上に絶縁物を形成し、
前記絶縁物上に上部電極を形成し、
前記上部電極に対してスパッタリング法により表面改質を行うことを特徴とする記憶装置の作製方法。
【請求項10】
絶縁表面上に半導体膜中に不純物領域を形成し、
前記半導体膜に接して絶縁膜を形成し、
前記不純物領域が露出するように、前記絶縁膜に開口部を形成し、
前記開口部において、前記不純物領域と電気的に接続するソース電極又はドレイン電極の一方及び下部電極として機能する導電膜を形成し、
前記開口部の周囲及び前記導電膜の上面に表面改質を行い、
液滴吐出法により、前記開口部内の前記導電膜上に絶縁物を滴下し、
前記絶縁物上に上部電極を形成し、
ことを特徴とする記憶装置の作製方法。
【請求項11】
請求項7乃至10のいずれか一において、
前記半導体膜は結晶構造、又は非晶質構造を有することを特徴とする記憶装置の作製方法。
【請求項12】
請求項7乃至11のいずれか一において、
前記絶縁物は、光学的作用又は熱的作用により性質が変化し、前記下部電極と、前記上部電極とが短絡することができる材料であって、酸化珪素、窒化珪素、又は酸化窒化珪素を有することを特徴とする記憶装置の作製方法。
【請求項13】
請求項7乃至11のいずれか一において、
前記絶縁物は、光学的作用又は熱的作用により性質が変化し、前記下部電極と、前記上部電極とが短絡することができる材料であって、
4、4’−ビス[N−(1−ナフチル)−N−フェニルアミノ]ビフェニル(略称:α−NPD)や4,4’−ビス[N−(3−メチルフェニル)−N−フェニルアミノ]ビフェニル(略称:TPD)や4,4’,4’’−トリス(N,N−ジフェニル−アミノ)トリフェニルアミン(略称:TDATA)、4,4’,4’’−トリス[N−(3−メチルフェニル)−N−フェニルアミノ]トリフェニルアミン、4,4’−ビス(N−(4−(N,N−ジ−m−トリルアミノ)フェニル)−N−フェニルアミノ)ビフェニル、ポリビニルカルバゾール、フタロシアニン、銅フタロシアニン、又はバナジルフタロシアニンを有することを特徴とする記憶装置の作製方法。
【請求項1】
絶縁表面上に形成された不純物領域を有する半導体膜と、
前記半導体膜に接し、前記不純物領域上に開口部が設けられた絶縁膜と、
前記開口部に設けられ、前記不純物領域と電気的に接続されたソース電極又はドレイン電極の一方及び下部電極として機能する導電膜と、
前記開口部において、前記導電膜上に設けられた絶縁物と、
前記絶縁物上に設けられた上部電極と、を有することを特徴とする記憶装置。
【請求項2】
絶縁表面上に形成された不純物領域を有する半導体膜と、
前記半導体膜に接し、前記不純物領域上に第1の開口部が設けられた第1の絶縁膜と、
前記第1の開口部に設けられ、前記不純物領域と電気的に接続されたソース電極又はドレイン電極の一方として機能する第1の導電膜と、
前記第1の導電膜の端部を覆うように設けられ、前記不純物領域上に第2の開口部が設けられた第2の絶縁膜と、
前記第1の導電膜に接続され、下部電極として機能する第2の導電膜と、
前記第1の開口部及び前記第2の開口部において、前記第2の導電膜上に設けられた絶縁物と、
前記絶縁物上に設けられた上部電極と、を有することを特徴とする記憶装置。
【請求項3】
請求項1又は2において、
前記絶縁物は、光学的作用又は熱的作用により性質が変化し、前記下部電極と、前記上部電極とが短絡することができる材料であって、酸化珪素、窒化珪素、又は酸化窒化珪素を有することを特徴とする記憶装置。
【請求項4】
請求項1又は2において、
前記絶縁物は、光学的作用又は熱的作用により性質が変化し、前記下部電極と、前記上部電極とが短絡することができる材料であって、
4、4’−ビス[N−(1−ナフチル)−N−フェニルアミノ]ビフェニル(略称:α−NPD)や4,4’−ビス[N−(3−メチルフェニル)−N−フェニルアミノ]ビフェニル(略称:TPD)や4,4’,4’’−トリス(N,N−ジフェニル−アミノ)トリフェニルアミン(略称:TDATA)、4,4’,4’’−トリス[N−(3−メチルフェニル)−N−フェニルアミノ]トリフェニルアミン、4,4’−ビス(N−(4−(N,N−ジ−m−トリルアミノ)フェニル)−N−フェニルアミノ)ビフェニル、ポリビニルカルバゾール、フタロシアニン、銅フタロシアニン、又はバナジルフタロシアニンを有することを特徴とする記憶装置。
【請求項5】
請求項1乃至4のいずれか一において、
前記一つの不純物領域上に設けられた絶縁膜の開口部は、複数設けられていることを特徴とする記憶装置。
【請求項6】
請求項1乃至5のいずれか一において、
前記半導体膜は結晶構造、又は非晶質構造を有することを特徴とする記憶装置。
【請求項7】
絶縁表面上に形成された半導体膜に選択的に不純物領域を形成し、
前記半導体膜に接して絶縁膜を形成し、
前記不純物領域が露出するように、前記絶縁膜に開口部を形成し、
前記開口部において、前記不純物領域と電気的に接続するソース電極又はドレイン電極の一方及び下部電極として機能する導電膜を形成し、
前記導電膜上に絶縁物を形成し、
前記絶縁物上に上部電極を形成することを特徴とする記憶装置の作製方法。
【請求項8】
絶縁表面上に形成された半導体膜に選択的に不純物領域を形成し、
前記半導体膜に接して絶縁膜を形成し、
前記不純物領域が露出するように、前記絶縁膜に開口部を形成し、
前記開口部において、前記不純物領域と電気的に接続するソース電極又はドレイン電極の一方及び下部電極として機能する導電膜を形成し、
前記導電膜及び前記絶縁膜に対して表面改質を行い、
前記導電膜上に絶縁物を形成し、
前記絶縁物上に上部電極を形成することを特徴とする記憶装置の作製方法。
【請求項9】
絶縁表面上に形成された半導体膜に選択的に不純物領域を形成し、
前記半導体膜に接して絶縁膜を形成し、
前記不純物領域が露出するように、前記絶縁膜に開口部を形成し、
前記開口部において、前記不純物領域と電気的に接続するソース電極又はドレイン電極の一方及び下部電極として機能する導電膜を形成し、
前記導電膜上に絶縁物を形成し、
前記絶縁物上に上部電極を形成し、
前記上部電極に対してスパッタリング法により表面改質を行うことを特徴とする記憶装置の作製方法。
【請求項10】
絶縁表面上に半導体膜中に不純物領域を形成し、
前記半導体膜に接して絶縁膜を形成し、
前記不純物領域が露出するように、前記絶縁膜に開口部を形成し、
前記開口部において、前記不純物領域と電気的に接続するソース電極又はドレイン電極の一方及び下部電極として機能する導電膜を形成し、
前記開口部の周囲及び前記導電膜の上面に表面改質を行い、
液滴吐出法により、前記開口部内の前記導電膜上に絶縁物を滴下し、
前記絶縁物上に上部電極を形成し、
ことを特徴とする記憶装置の作製方法。
【請求項11】
請求項7乃至10のいずれか一において、
前記半導体膜は結晶構造、又は非晶質構造を有することを特徴とする記憶装置の作製方法。
【請求項12】
請求項7乃至11のいずれか一において、
前記絶縁物は、光学的作用又は熱的作用により性質が変化し、前記下部電極と、前記上部電極とが短絡することができる材料であって、酸化珪素、窒化珪素、又は酸化窒化珪素を有することを特徴とする記憶装置の作製方法。
【請求項13】
請求項7乃至11のいずれか一において、
前記絶縁物は、光学的作用又は熱的作用により性質が変化し、前記下部電極と、前記上部電極とが短絡することができる材料であって、
4、4’−ビス[N−(1−ナフチル)−N−フェニルアミノ]ビフェニル(略称:α−NPD)や4,4’−ビス[N−(3−メチルフェニル)−N−フェニルアミノ]ビフェニル(略称:TPD)や4,4’,4’’−トリス(N,N−ジフェニル−アミノ)トリフェニルアミン(略称:TDATA)、4,4’,4’’−トリス[N−(3−メチルフェニル)−N−フェニルアミノ]トリフェニルアミン、4,4’−ビス(N−(4−(N,N−ジ−m−トリルアミノ)フェニル)−N−フェニルアミノ)ビフェニル、ポリビニルカルバゾール、フタロシアニン、銅フタロシアニン、又はバナジルフタロシアニンを有することを特徴とする記憶装置の作製方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
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【図16】
【公開番号】特開2006−237584(P2006−237584A)
【公開日】平成18年9月7日(2006.9.7)
【国際特許分類】
【出願番号】特願2006−14812(P2006−14812)
【出願日】平成18年1月24日(2006.1.24)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
【公開日】平成18年9月7日(2006.9.7)
【国際特許分類】
【出願日】平成18年1月24日(2006.1.24)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
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