静電気放電保護素子
【課題】 SOI基板上に形成され、ESD耐性の高い半導体装置を提供する。
【解決手段】 SOI基板上に形成されたMOSトランジスタ2と、MOSトランジスタのソース電極及びドレイン電極間に少なくとも一つのダイオード3、及び抵抗4が直列接続されており、ダイオードと抵抗の接続点にMOSトランジスタ2のゲート電極5を接続することによってESD耐性を高める。さらに、ダイオードと抵抗の接続点と、ボディコンタクト領域6とを接続することによって、より高いESD耐性を得ることができる。
【解決手段】 SOI基板上に形成されたMOSトランジスタ2と、MOSトランジスタのソース電極及びドレイン電極間に少なくとも一つのダイオード3、及び抵抗4が直列接続されており、ダイオードと抵抗の接続点にMOSトランジスタ2のゲート電極5を接続することによってESD耐性を高める。さらに、ダイオードと抵抗の接続点と、ボディコンタクト領域6とを接続することによって、より高いESD耐性を得ることができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、静電気放電保護素子に関する。
【背景技術】
【0002】
近年の半導体集積回路の高集積化に伴って、半導体装置の内部回路素子が微細化され、破壊に至る電圧が低くなっている。バルクシリコン基板を使用したMOS(Metal Oxide Semiconductor)型の素子では、ゲート端子をソース端子に接続したGGNMOS(Gate Grounded NMOS)や、ゲート端子を抵抗を介してソース端子に接続したGCNMOS(Gate Coupled NMOS)をESD(Electro Static Discharge)保護素子として用いたり、基板を介して形成される縦型の寄生バイポーラトランジスタを利用したりすることにより保護素子を形成している。ここで、保護素子が導通して高抵抗領域から低抵抗領域に変化する電圧Vt1をトリガー電圧と呼ぶ。通常、このトリガー電圧Vt1は内部回路素子の破壊電圧(例えばゲート絶縁膜の耐圧)よりも低く設定する。
【0003】
上記したように半導体装置の内部回路素子が微細化されるにつれて、内部回路素子が破壊に至る電圧が低くなってきているため、トリガー電圧Vt1をより低く設定することが必要である。これに対して、ドレインが入力端子に接続され、ソース及び基板がそれぞれ接地端子に接続されたNMOSFET(Field Effect Transistor)と、NMOSFETのゲートと入力端子間に順方向に直列接続されたダイオード列と、NMOSFETのゲートと電源との間に接続された抵抗とを有する構成によってトリガー電圧Vt1を低くし、MOSFETを均一動作させることにより保護機能を改善することが提案されている(例えば、特許文献1参照)。
【0004】
ところで、SOI(Silicon On Insulator)基板上に形成されたデバイスは、基板に起因する容量成分が小さくなるという特徴から、高速・低消費デバイスとして広く利用されている。しかし、SOI基板上にデバイスを形成する場合、基板を介して形成される縦型の寄生バイポーラトランジスタを利用したESD保護素子を形成することができないため、バルクシリコンと同じ方法で保護素子を形成することができない。また、前記した特許文献1の構成を用いても、電荷がボディ領域に蓄積するSOI構造特有の影響によりMOSFETの均一動作が阻害され、ESD耐性の高い保護素子を形成することが困難であるという問題があった。
【特許文献1】特開2001−358297
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、SOI基板上に形成され、ESD耐性の高い静電気放電保護素子を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様による静電気放電保護素子は、SOI基板上に形成され、入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域、ボディ領域、前記ボディ領域上に形成されるゲート電極及びボディコンタクト領域を有するMOSFETと、前記MOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなるダイオード列と、前記MOSFETのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された抵抗部とを有するトリガー回路と、を備えることを特徴とする。
【0007】
また、本発明の別態様による静電気放電保護素子は、SOI基板上に形成され、入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域及びボディコンタクト領域を有するNMOSFETと、前記NMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第一のダイオード列と、前記NMOSFETのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された第一の抵抗部とを有する第一のトリガー回路と、SOI基板上に形成され、前記入出力端子に接続されるドレイン領域、電源に接続されるソース領域及びボディコンタクト領域を有するPMOSFETと、前記PMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第二のダイオード列と、前記PMOSFETのゲート電極及びボディコンタクト領域と前記電源との間に接続された第二の抵抗部とを有する第二のトリガー回路と、を備えることを特徴とする。
【0008】
また、本発明の別形態による静電気放電保護素子は、SOI基板上に形成され、入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域及びボディコンタクト領域を有する第一のNMOSFETと、前記NMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第一のダイオード列と、前記NMOSFETのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された第一の抵抗部とを有する第一のトリガー回路と、 SOI基板上に形成され、電源端子に接続されるドレイン領域、前記入出力端子に接続されるソース領域及びボディコンタクト領域を有する第二のNMOSFETと、前記NMOSFETのゲート電極及びボディコンタクト領域と前記電源端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第二のダイオード列と、前記NMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に接続された第二の抵抗部とを有する第二のトリガー回路と、を備えることを特徴とする。
【0009】
また、本発明の別態様による静電気放電保護素子は、SOI基板上に形成され、入出力端子に接続されるドレイン領域、電源に接続されるソース領域及びボディコンタクト領域を有するNMOSFETと、前記NMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第一のダイオード列と、前記NMOSFETのゲート電極及びボディコンタクト領域と前記電源との間に接続された第一の抵抗部とを有する第一のトリガー回路と、SOI基板上に形成され、前記入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域及びボディコンタクト領域を有するPMOSFETと、前記PMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第二のダイオード列と、前記PMOSFETのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された第二の抵抗部とを有する第二のトリガー回路と、を備えることを特徴とする。
【発明の効果】
【0010】
本発明によれば、SOI基板上に形成され、ESD耐性の高い静電気放電保護素子を提供することが可能となる。
【発明を実施するための最良の形態】
【0011】
以下、本発明の実施形態について図面を参照しながら説明する。
【0012】
(第1の実施形態)
図1は本発明の第1の実施形態に係る静電気放電保護素子を示した回路図である。図1に示すように、本発明の第1の実施形態に係る静電気放電保護素子1は、SOI基板上に形成されたMOSFET2と、MOSFETのソース電極及びドレイン電極間に少なくとも一つのダイオード3、及び抵抗4が直列接続されており、ダイオード列と抵抗4の接続点にMOSFET2のゲート電極5とボディコンタクト領域6が接続されている。
【0013】
続いて、MOSFET2の構造について図2乃至図4を用いて説明する。図2はMOSFET2を模式的に示した平面図、また図3及び図4はMOSFET2の断面を模式的に示した断面図である。図3は図2のa−a´に沿って切断した断面図を示しており、図4は図2のb−b´に沿って切断した断面図を示している。本実施形態ではMOSFET2がNMOSFETの場合について詳細な説明を行う。
【0014】
図3に示すように、本発明の第1の実施形態に係るNMOSFETは、例えば、埋め込み酸化膜からなる素子分離7、n+型のソース領域8、n+型のドレイン領域9及びp型のボディ領域10を有し、ボディ領域10上にゲート電極5が配置されている。ソース領域8、ボディ領域10、ドレイン領域9はnpn型の寄生パイボーラトランジスタ11を形成している。
【0015】
また、図2に示すように、ボディ領域10とゲート電極5はソース領域8、ドレイン領域9の外側まで延長されており、H字型の形態となっている。そのゲート電極5の外側にはp+型のボディコンタクト領域6が設けられており、ゲート電極5下のボディ領域10と電気的に接続されることによりボディ領域10の電位を制御できるようになっている。加えて、ソース領域8、ドレイン領域9、ボディコンタクト領域6には内部に配線部と接続されるプラグを形成するためのコンタクトホール12が設けられている。
【0016】
NMOSFETのドレイン領域9は入出力端子、ソース領域8は接地端子に接続されているため、NMOSFET部分が静電気放電保護回路の本体として機能することになる。このNMOSFETとは別に、トリガー回路として入出力端子と接地端子との間に少なくとも一つのダイオード3と、抵抗4を直列接続した回路が形成されている。抵抗4は数kΩの抵抗値に設定され、ダイオード3はスナップバック電圧に応じて段数を調整して設定することができる。
【0017】
ゲート電極5とボディコンタクト領域6は共にトリガー回路のダイオード列と抵抗4の接続点に接続されている。ボディ領域(p型)10とソース領域(n型)8はダイオードを形成しているため、入出力線と接地線は等価回路的には直列接続されたダイオードにさらに一個のダイオードを直列接続した形で接続されている。
【0018】
入出力端子に正のESD電圧VESDが印加されているとき、ダイオード列と抵抗4の接続点の電位は、ダイオード列の順方向抵抗と、ボディ領域とソース領域で形成されるダイオードの順方向抵抗とでESD電圧VESDを分圧した値となる。ダイオード列の順方向抵抗は、ダイオード列のダイオード数とそれぞれのダイオードの大きさによって決まる。
【0019】
また、MOSFETの断面構造は図5に示すような構造になっていても構わない。この構造は、MOSFETのドレイン領域及びソース領域が前記SOI基板の中に設けられている埋め込み絶縁膜であるBOX層の深さまで形成されている。この場合、ボディ領域がドレイン領域及びソース領域によって囲まれているため、リーク電流を抑制することができ、より確実にMOSFET内に形成される寄生バイポーラトランジスタを駆動させることができるため望ましい。
【0020】
次に、図1乃至図4に示した構成の静電気放電保護素子の動作について、図6及び図7を参照して説明する。図6において、入力端子にESD電圧が印加されているとき、ESD電圧がダイオード列のオン電圧よりも大きくなった時点でMOSFET2のゲート電極5及びボディ領域10に電圧が加えられる。MOSFET2のゲート電極5及びボディ領域10に電圧が加えられるとともに、ボディ領域10に電荷が注入される。
【0021】
ゲート電極5に電圧が加えられることによりMOSFET2のスナップバック電圧が低下する。また、ボディ領域に注入された電荷によりMOSFET2のソース領域8、ボディ領域10、ドレイン領域9で形成される寄生バイポーラトランジスタ11がオン状態へと移行する。そのため、MOSFET2のソース・ドレイン間の抵抗が急激に低下し、放電経路として動作することになる(図7)。
【0022】
バルクシリコン上に形成したデバイスでは、MOSFET部分以外の回路がp型基板で共通に接続されている。このデバイスにおいて、p型基板側の電位をESD電圧という制御できない電圧で変動させると、デバイスを設計する上で予期していないラッチアップが発生する恐れがある。従って、従来のバルクシリコン上に形成するデバイス構造の場合には、ゲート電極5とボディコンタクト領域10を接続し、放電回路として機能させることが困難であった。さらに、トリガー回路からボディコンタクト領域10に注入されたホールのほとんどが基板側に流出してしまうため、この構造自体が非現実的であった。
【0023】
本実施形態ではSOI基板を用いているため、p型基板のような他の部分との共通部分が存在せず、ゲート電極5とボディコンタクト領域10を接続しても、デバイスを設計する上で予期していないラッチアップが発生することを回避することができる。ゲート電極5とボディコンタクト領域10を接続することによってESD耐性を向上させることができるという効果を得ることができる。
【0024】
また、SOI構造特有の寄生バイポーラトランジスタの二段動作に対しても本実施形態に示した構成は有効である。SOI構造の場合、ボディ領域10のドレイン・ソース間の長さがゲート電極5に近い基板表面側と基板内部側で異なるため、バイポーラトランジスタの電流増幅率も基板表面側と基板内部側で異なる。そのため、寄生バイポーラトランジスタの全領域でトランジスタがオンせず、基板表面側だけしか導通しないため、保護機能が低下する恐れがある(図8参照)。しかし、本実施形態では外部からトリガー回路によりトランジスタをオンさせ、直接バイポーラトランジスタを駆動するため、基板内部側の領域のバイポーラトランジスタも放電経路として動作させることができる。
【0025】
続いて、入出力端子に負のESD電圧、すなわち接地端子に正のESD電圧が印加された場合について説明する。この場合の静電気放電保護素子の動作について、図9を参照して説明する。図9において、入力端子に負のESD電圧、すなわち接地端子に正のESD電圧が印加されると、抵抗4を経由してゲート電極5に対してMOSFET2をオンさせる形で電圧が印加される。さらに、寄生バイポーラトランジスタ11のベースにも電荷が注入されるため、この寄生バイポーラトランジスタ11を経由した放電経路も確保され(図10)、負のESD電圧に対しても本実施形態の静電気放電保護素子は有効である。すなわち、本実施形態の静電気放電保護素子は双方向デバイスに対応することができる。
【0026】
本実施形態における回路中に形成される寄生容量としては主にゲート容量、ドレイン・ボディ領域間の接合容量、ダイオード容量等が存在する。この内、ゲート容量、ドレイン・ボディ領域間の接合容量については、抵抗値の大きな抵抗4が直列接続されているため回路全体として考えると高いインピーダンスになっており、寄生容量としては実質的に動作しない。また、ダイオード容量についても、抵抗4が直列に接続されている上に、ダイオード列を形成しているため、容量としては小さいため、影響は小さい。
【0027】
本実施形態は、SOI基板を用いているため、バルクシリコン基板を用いた場合と比較して基板容量成分を小さく抑えることができる。そのため、回路全体としての寄生容量は同じサイズのバルクシリコン基板上に形成されたGCNMOS保護回路に比べると25%以下に、SOI基板上に形成されたGGNMOS保護回路と比べて半分以下にすることができる。また、その耐量は均一動作によりバルクシリコンとほぼ同等の性能を示した。
【0028】
本実施形態では、MOSFET2がNMOSFETの場合について詳細な説明を記載したが、NMOSFETの代わりにPMOSFETを用いても構わない。PMOSFETを用いる場合は図11に示すように、NMOSFETを用いた場合と比較してダイオード列と抵抗部の場所を入れ替えることで、静電気放電保護素子として動作させることができる。
【0029】
本実施形態によれば、次のような効果が得られる。すなわち、SOI基板上に形成された静電気放電保護素子に対して、ゲート電極とボディコンタクト領域を接続することでESD耐性の高い静電気放電保護素子を提供することができる。
【0030】
(第2の実施形態)
図12は本発明の第2の実施形態に係る静電気放電保護素子を示した回路図である。図12に示すように、本発明の第2の実施形態に係る静電気放電保護素子12は、SOI基板上に形成されたNMOSFET13と、NMOSFET13のソース電極及びドレイン電極間に少なくとも一つのダイオード14、及び抵抗15が直列接続されており、ダイオード列と抵抗15の接続点にNMOSFET13のゲート電極16とボディコンタクト領域17が接続されている。このNMOSFET13が形成されている保護回路と入出力端子を共通して、SOI基板上に形成されたPMOSFET18が設けられている。このPMOSFET18のソース電極及びドレイン電極間に少なくとも一つのダイオード19、及び抵抗20が直列接続されており、ダイオード列と抵抗20の接続点にPMOSFET18のゲート電極21とボディコンタクト領域22が接続されている。
【0031】
各々の素子の詳細は、前記した第1の実施形態と同様であるためここでは説明は省略する。図11には、入出力端子と接地端子との間にNMOSFET13を、入出力端子と電源との間にPMOSFET18を設けた構造を示しているが、NMOSFET13とPMOSFET18の位置を入れ替えても構わない。NMOSFET13とPMOSFET18の位置を入れ替えた構造の一例を図13に示す。NMOSFETとPMOSFETの位置は保護回路を用いるデバイスの特性に応じて用いることができる。また、双方向性があることからPMOSFETをNMOSFETに置き換えることも可能である。
【0032】
NMOSFETのみで構成した場合、NMOSFETよりもPMOSFETの方が小さく構成することができることから、PMOSFETを併用した場合に比べると小型にできるという利点がある。
【0033】
また、PMOSFETを併用した形態では、前記した第1の実施形態と比較して、より効率良く放電を行うことができる。以下にその理由を具体的に説明する。第1の実施形態でも双方向デバイスに対応することができるが、NMOSFETを用いた場合に入出力端子に負のESD電圧が印加されると、トリガー回路に形成されている抵抗の影響を受ける。そのため、寄生バイポーラトランジスタを経由した放電経路が確保されるタイミングが若干遅れる可能性がある。
【0034】
しかし、本実施形態ではNMOSFETとPMOSFETの両方を設けておくことによって、正負どちらのESD電圧に対しても効率良く放電を行うことができる。
【0035】
本発明は上記したような実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形し、組み合わせて実施することができる。
【図面の簡単な説明】
【0036】
【図1】本発明の第1の実施形態に係る静電気放電保護素子を示した回路図である。
【図2】本発明の第1の実施形態に係るMOSfetを模式的に示した平面図である。
【図3】本発明の第1の実施形態に係るMOSfetを模式的に示した断面図である。
【図4】本発明の第1の実施形態に係るMOSfetを模式的に示した断面図である。
【図5】本発明の第1の実施形態に係るMOSfetを模式的に示した断面図である。
【図6】本発明の第1の実施形態に係る静電気放電保護素子の動作を示した回路図である。
【図7】本発明の第1の実施形態に係る静電気放電保護素子の動作を示した回路図である。
【図8】本発明の第1の実施形態に係るMOSfetを模式的に示した断面図である。
【図9】本発明の第1の実施形態に係る静電気放電保護素子の動作を示した回路図である。
【図10】本発明の第1の実施形態に係る静電気放電保護素子の動作を示した回路図である。
【図11】本発明の第1の実施形態に係る静電気放電保護素子の変形例を示した回路図である。
【図12】本発明の第2の実施形態に係る静電気放電保護素子を示した回路図である。
【図13】本発明の第2の実施形態に係る静電気放電保護素子を示した回路図である。
【符号の説明】
【0037】
1、12 静電気放電保護素子
2 MOSFET
3、14、19 ダイオード
4、15、20 抵抗
5、16、21 ゲート電極
6、17、22 ボディコンタクト領域
7 素子分離
8 ソース領域
9 ドレイン領域
10 ボディ領域
11 寄生バイポーラトランジスタ
13 NMOSFET
18 PMOSFET
【技術分野】
【0001】
本発明は、静電気放電保護素子に関する。
【背景技術】
【0002】
近年の半導体集積回路の高集積化に伴って、半導体装置の内部回路素子が微細化され、破壊に至る電圧が低くなっている。バルクシリコン基板を使用したMOS(Metal Oxide Semiconductor)型の素子では、ゲート端子をソース端子に接続したGGNMOS(Gate Grounded NMOS)や、ゲート端子を抵抗を介してソース端子に接続したGCNMOS(Gate Coupled NMOS)をESD(Electro Static Discharge)保護素子として用いたり、基板を介して形成される縦型の寄生バイポーラトランジスタを利用したりすることにより保護素子を形成している。ここで、保護素子が導通して高抵抗領域から低抵抗領域に変化する電圧Vt1をトリガー電圧と呼ぶ。通常、このトリガー電圧Vt1は内部回路素子の破壊電圧(例えばゲート絶縁膜の耐圧)よりも低く設定する。
【0003】
上記したように半導体装置の内部回路素子が微細化されるにつれて、内部回路素子が破壊に至る電圧が低くなってきているため、トリガー電圧Vt1をより低く設定することが必要である。これに対して、ドレインが入力端子に接続され、ソース及び基板がそれぞれ接地端子に接続されたNMOSFET(Field Effect Transistor)と、NMOSFETのゲートと入力端子間に順方向に直列接続されたダイオード列と、NMOSFETのゲートと電源との間に接続された抵抗とを有する構成によってトリガー電圧Vt1を低くし、MOSFETを均一動作させることにより保護機能を改善することが提案されている(例えば、特許文献1参照)。
【0004】
ところで、SOI(Silicon On Insulator)基板上に形成されたデバイスは、基板に起因する容量成分が小さくなるという特徴から、高速・低消費デバイスとして広く利用されている。しかし、SOI基板上にデバイスを形成する場合、基板を介して形成される縦型の寄生バイポーラトランジスタを利用したESD保護素子を形成することができないため、バルクシリコンと同じ方法で保護素子を形成することができない。また、前記した特許文献1の構成を用いても、電荷がボディ領域に蓄積するSOI構造特有の影響によりMOSFETの均一動作が阻害され、ESD耐性の高い保護素子を形成することが困難であるという問題があった。
【特許文献1】特開2001−358297
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、SOI基板上に形成され、ESD耐性の高い静電気放電保護素子を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様による静電気放電保護素子は、SOI基板上に形成され、入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域、ボディ領域、前記ボディ領域上に形成されるゲート電極及びボディコンタクト領域を有するMOSFETと、前記MOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなるダイオード列と、前記MOSFETのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された抵抗部とを有するトリガー回路と、を備えることを特徴とする。
【0007】
また、本発明の別態様による静電気放電保護素子は、SOI基板上に形成され、入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域及びボディコンタクト領域を有するNMOSFETと、前記NMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第一のダイオード列と、前記NMOSFETのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された第一の抵抗部とを有する第一のトリガー回路と、SOI基板上に形成され、前記入出力端子に接続されるドレイン領域、電源に接続されるソース領域及びボディコンタクト領域を有するPMOSFETと、前記PMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第二のダイオード列と、前記PMOSFETのゲート電極及びボディコンタクト領域と前記電源との間に接続された第二の抵抗部とを有する第二のトリガー回路と、を備えることを特徴とする。
【0008】
また、本発明の別形態による静電気放電保護素子は、SOI基板上に形成され、入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域及びボディコンタクト領域を有する第一のNMOSFETと、前記NMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第一のダイオード列と、前記NMOSFETのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された第一の抵抗部とを有する第一のトリガー回路と、 SOI基板上に形成され、電源端子に接続されるドレイン領域、前記入出力端子に接続されるソース領域及びボディコンタクト領域を有する第二のNMOSFETと、前記NMOSFETのゲート電極及びボディコンタクト領域と前記電源端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第二のダイオード列と、前記NMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に接続された第二の抵抗部とを有する第二のトリガー回路と、を備えることを特徴とする。
【0009】
また、本発明の別態様による静電気放電保護素子は、SOI基板上に形成され、入出力端子に接続されるドレイン領域、電源に接続されるソース領域及びボディコンタクト領域を有するNMOSFETと、前記NMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第一のダイオード列と、前記NMOSFETのゲート電極及びボディコンタクト領域と前記電源との間に接続された第一の抵抗部とを有する第一のトリガー回路と、SOI基板上に形成され、前記入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域及びボディコンタクト領域を有するPMOSFETと、前記PMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第二のダイオード列と、前記PMOSFETのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された第二の抵抗部とを有する第二のトリガー回路と、を備えることを特徴とする。
【発明の効果】
【0010】
本発明によれば、SOI基板上に形成され、ESD耐性の高い静電気放電保護素子を提供することが可能となる。
【発明を実施するための最良の形態】
【0011】
以下、本発明の実施形態について図面を参照しながら説明する。
【0012】
(第1の実施形態)
図1は本発明の第1の実施形態に係る静電気放電保護素子を示した回路図である。図1に示すように、本発明の第1の実施形態に係る静電気放電保護素子1は、SOI基板上に形成されたMOSFET2と、MOSFETのソース電極及びドレイン電極間に少なくとも一つのダイオード3、及び抵抗4が直列接続されており、ダイオード列と抵抗4の接続点にMOSFET2のゲート電極5とボディコンタクト領域6が接続されている。
【0013】
続いて、MOSFET2の構造について図2乃至図4を用いて説明する。図2はMOSFET2を模式的に示した平面図、また図3及び図4はMOSFET2の断面を模式的に示した断面図である。図3は図2のa−a´に沿って切断した断面図を示しており、図4は図2のb−b´に沿って切断した断面図を示している。本実施形態ではMOSFET2がNMOSFETの場合について詳細な説明を行う。
【0014】
図3に示すように、本発明の第1の実施形態に係るNMOSFETは、例えば、埋め込み酸化膜からなる素子分離7、n+型のソース領域8、n+型のドレイン領域9及びp型のボディ領域10を有し、ボディ領域10上にゲート電極5が配置されている。ソース領域8、ボディ領域10、ドレイン領域9はnpn型の寄生パイボーラトランジスタ11を形成している。
【0015】
また、図2に示すように、ボディ領域10とゲート電極5はソース領域8、ドレイン領域9の外側まで延長されており、H字型の形態となっている。そのゲート電極5の外側にはp+型のボディコンタクト領域6が設けられており、ゲート電極5下のボディ領域10と電気的に接続されることによりボディ領域10の電位を制御できるようになっている。加えて、ソース領域8、ドレイン領域9、ボディコンタクト領域6には内部に配線部と接続されるプラグを形成するためのコンタクトホール12が設けられている。
【0016】
NMOSFETのドレイン領域9は入出力端子、ソース領域8は接地端子に接続されているため、NMOSFET部分が静電気放電保護回路の本体として機能することになる。このNMOSFETとは別に、トリガー回路として入出力端子と接地端子との間に少なくとも一つのダイオード3と、抵抗4を直列接続した回路が形成されている。抵抗4は数kΩの抵抗値に設定され、ダイオード3はスナップバック電圧に応じて段数を調整して設定することができる。
【0017】
ゲート電極5とボディコンタクト領域6は共にトリガー回路のダイオード列と抵抗4の接続点に接続されている。ボディ領域(p型)10とソース領域(n型)8はダイオードを形成しているため、入出力線と接地線は等価回路的には直列接続されたダイオードにさらに一個のダイオードを直列接続した形で接続されている。
【0018】
入出力端子に正のESD電圧VESDが印加されているとき、ダイオード列と抵抗4の接続点の電位は、ダイオード列の順方向抵抗と、ボディ領域とソース領域で形成されるダイオードの順方向抵抗とでESD電圧VESDを分圧した値となる。ダイオード列の順方向抵抗は、ダイオード列のダイオード数とそれぞれのダイオードの大きさによって決まる。
【0019】
また、MOSFETの断面構造は図5に示すような構造になっていても構わない。この構造は、MOSFETのドレイン領域及びソース領域が前記SOI基板の中に設けられている埋め込み絶縁膜であるBOX層の深さまで形成されている。この場合、ボディ領域がドレイン領域及びソース領域によって囲まれているため、リーク電流を抑制することができ、より確実にMOSFET内に形成される寄生バイポーラトランジスタを駆動させることができるため望ましい。
【0020】
次に、図1乃至図4に示した構成の静電気放電保護素子の動作について、図6及び図7を参照して説明する。図6において、入力端子にESD電圧が印加されているとき、ESD電圧がダイオード列のオン電圧よりも大きくなった時点でMOSFET2のゲート電極5及びボディ領域10に電圧が加えられる。MOSFET2のゲート電極5及びボディ領域10に電圧が加えられるとともに、ボディ領域10に電荷が注入される。
【0021】
ゲート電極5に電圧が加えられることによりMOSFET2のスナップバック電圧が低下する。また、ボディ領域に注入された電荷によりMOSFET2のソース領域8、ボディ領域10、ドレイン領域9で形成される寄生バイポーラトランジスタ11がオン状態へと移行する。そのため、MOSFET2のソース・ドレイン間の抵抗が急激に低下し、放電経路として動作することになる(図7)。
【0022】
バルクシリコン上に形成したデバイスでは、MOSFET部分以外の回路がp型基板で共通に接続されている。このデバイスにおいて、p型基板側の電位をESD電圧という制御できない電圧で変動させると、デバイスを設計する上で予期していないラッチアップが発生する恐れがある。従って、従来のバルクシリコン上に形成するデバイス構造の場合には、ゲート電極5とボディコンタクト領域10を接続し、放電回路として機能させることが困難であった。さらに、トリガー回路からボディコンタクト領域10に注入されたホールのほとんどが基板側に流出してしまうため、この構造自体が非現実的であった。
【0023】
本実施形態ではSOI基板を用いているため、p型基板のような他の部分との共通部分が存在せず、ゲート電極5とボディコンタクト領域10を接続しても、デバイスを設計する上で予期していないラッチアップが発生することを回避することができる。ゲート電極5とボディコンタクト領域10を接続することによってESD耐性を向上させることができるという効果を得ることができる。
【0024】
また、SOI構造特有の寄生バイポーラトランジスタの二段動作に対しても本実施形態に示した構成は有効である。SOI構造の場合、ボディ領域10のドレイン・ソース間の長さがゲート電極5に近い基板表面側と基板内部側で異なるため、バイポーラトランジスタの電流増幅率も基板表面側と基板内部側で異なる。そのため、寄生バイポーラトランジスタの全領域でトランジスタがオンせず、基板表面側だけしか導通しないため、保護機能が低下する恐れがある(図8参照)。しかし、本実施形態では外部からトリガー回路によりトランジスタをオンさせ、直接バイポーラトランジスタを駆動するため、基板内部側の領域のバイポーラトランジスタも放電経路として動作させることができる。
【0025】
続いて、入出力端子に負のESD電圧、すなわち接地端子に正のESD電圧が印加された場合について説明する。この場合の静電気放電保護素子の動作について、図9を参照して説明する。図9において、入力端子に負のESD電圧、すなわち接地端子に正のESD電圧が印加されると、抵抗4を経由してゲート電極5に対してMOSFET2をオンさせる形で電圧が印加される。さらに、寄生バイポーラトランジスタ11のベースにも電荷が注入されるため、この寄生バイポーラトランジスタ11を経由した放電経路も確保され(図10)、負のESD電圧に対しても本実施形態の静電気放電保護素子は有効である。すなわち、本実施形態の静電気放電保護素子は双方向デバイスに対応することができる。
【0026】
本実施形態における回路中に形成される寄生容量としては主にゲート容量、ドレイン・ボディ領域間の接合容量、ダイオード容量等が存在する。この内、ゲート容量、ドレイン・ボディ領域間の接合容量については、抵抗値の大きな抵抗4が直列接続されているため回路全体として考えると高いインピーダンスになっており、寄生容量としては実質的に動作しない。また、ダイオード容量についても、抵抗4が直列に接続されている上に、ダイオード列を形成しているため、容量としては小さいため、影響は小さい。
【0027】
本実施形態は、SOI基板を用いているため、バルクシリコン基板を用いた場合と比較して基板容量成分を小さく抑えることができる。そのため、回路全体としての寄生容量は同じサイズのバルクシリコン基板上に形成されたGCNMOS保護回路に比べると25%以下に、SOI基板上に形成されたGGNMOS保護回路と比べて半分以下にすることができる。また、その耐量は均一動作によりバルクシリコンとほぼ同等の性能を示した。
【0028】
本実施形態では、MOSFET2がNMOSFETの場合について詳細な説明を記載したが、NMOSFETの代わりにPMOSFETを用いても構わない。PMOSFETを用いる場合は図11に示すように、NMOSFETを用いた場合と比較してダイオード列と抵抗部の場所を入れ替えることで、静電気放電保護素子として動作させることができる。
【0029】
本実施形態によれば、次のような効果が得られる。すなわち、SOI基板上に形成された静電気放電保護素子に対して、ゲート電極とボディコンタクト領域を接続することでESD耐性の高い静電気放電保護素子を提供することができる。
【0030】
(第2の実施形態)
図12は本発明の第2の実施形態に係る静電気放電保護素子を示した回路図である。図12に示すように、本発明の第2の実施形態に係る静電気放電保護素子12は、SOI基板上に形成されたNMOSFET13と、NMOSFET13のソース電極及びドレイン電極間に少なくとも一つのダイオード14、及び抵抗15が直列接続されており、ダイオード列と抵抗15の接続点にNMOSFET13のゲート電極16とボディコンタクト領域17が接続されている。このNMOSFET13が形成されている保護回路と入出力端子を共通して、SOI基板上に形成されたPMOSFET18が設けられている。このPMOSFET18のソース電極及びドレイン電極間に少なくとも一つのダイオード19、及び抵抗20が直列接続されており、ダイオード列と抵抗20の接続点にPMOSFET18のゲート電極21とボディコンタクト領域22が接続されている。
【0031】
各々の素子の詳細は、前記した第1の実施形態と同様であるためここでは説明は省略する。図11には、入出力端子と接地端子との間にNMOSFET13を、入出力端子と電源との間にPMOSFET18を設けた構造を示しているが、NMOSFET13とPMOSFET18の位置を入れ替えても構わない。NMOSFET13とPMOSFET18の位置を入れ替えた構造の一例を図13に示す。NMOSFETとPMOSFETの位置は保護回路を用いるデバイスの特性に応じて用いることができる。また、双方向性があることからPMOSFETをNMOSFETに置き換えることも可能である。
【0032】
NMOSFETのみで構成した場合、NMOSFETよりもPMOSFETの方が小さく構成することができることから、PMOSFETを併用した場合に比べると小型にできるという利点がある。
【0033】
また、PMOSFETを併用した形態では、前記した第1の実施形態と比較して、より効率良く放電を行うことができる。以下にその理由を具体的に説明する。第1の実施形態でも双方向デバイスに対応することができるが、NMOSFETを用いた場合に入出力端子に負のESD電圧が印加されると、トリガー回路に形成されている抵抗の影響を受ける。そのため、寄生バイポーラトランジスタを経由した放電経路が確保されるタイミングが若干遅れる可能性がある。
【0034】
しかし、本実施形態ではNMOSFETとPMOSFETの両方を設けておくことによって、正負どちらのESD電圧に対しても効率良く放電を行うことができる。
【0035】
本発明は上記したような実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形し、組み合わせて実施することができる。
【図面の簡単な説明】
【0036】
【図1】本発明の第1の実施形態に係る静電気放電保護素子を示した回路図である。
【図2】本発明の第1の実施形態に係るMOSfetを模式的に示した平面図である。
【図3】本発明の第1の実施形態に係るMOSfetを模式的に示した断面図である。
【図4】本発明の第1の実施形態に係るMOSfetを模式的に示した断面図である。
【図5】本発明の第1の実施形態に係るMOSfetを模式的に示した断面図である。
【図6】本発明の第1の実施形態に係る静電気放電保護素子の動作を示した回路図である。
【図7】本発明の第1の実施形態に係る静電気放電保護素子の動作を示した回路図である。
【図8】本発明の第1の実施形態に係るMOSfetを模式的に示した断面図である。
【図9】本発明の第1の実施形態に係る静電気放電保護素子の動作を示した回路図である。
【図10】本発明の第1の実施形態に係る静電気放電保護素子の動作を示した回路図である。
【図11】本発明の第1の実施形態に係る静電気放電保護素子の変形例を示した回路図である。
【図12】本発明の第2の実施形態に係る静電気放電保護素子を示した回路図である。
【図13】本発明の第2の実施形態に係る静電気放電保護素子を示した回路図である。
【符号の説明】
【0037】
1、12 静電気放電保護素子
2 MOSFET
3、14、19 ダイオード
4、15、20 抵抗
5、16、21 ゲート電極
6、17、22 ボディコンタクト領域
7 素子分離
8 ソース領域
9 ドレイン領域
10 ボディ領域
11 寄生バイポーラトランジスタ
13 NMOSFET
18 PMOSFET
【特許請求の範囲】
【請求項1】
SOI基板上に形成され、入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域、ボディ領域、前記ボディ領域上に形成されるゲート電極及びボディコンタクト領域を有するMOSFETと、
前記MOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなるダイオード列と、前記MOSFETのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された抵抗部とを有するトリガー回路と、
を備えることを特徴とする静電気放電保護素子。
【請求項2】
前記MOSFETのドレイン領域及びソース領域は、前記SOI基板のBOX層の深さまで形成されていることを特徴とする請求項1記載の静電気放電保護素子。
【請求項3】
SOI基板上に形成され、入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域及びボディコンタクト領域を有するNMOSFETと、
前記NMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第一のダイオード列と、前記NMOSFETのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された第一の抵抗部とを有する第一のトリガー回路と、
SOI基板上に形成され、前記入出力端子に接続されるドレイン領域、電源に接続されるソース領域及びボディコンタクト領域を有するPMOSFETと、
前記PMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第二のダイオード列と、前記PMOSFETのゲート電極及びボディコンタクト領域と前記電源との間に接続された第二の抵抗部とを有する第二のトリガー回路と、
を備えることを特徴とする静電気放電保護素子。
【請求項4】
SOI基板上に形成され、入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域及びボディコンタクト領域を有する第一のNMOSFETと、
前記NMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第一のダイオード列と、前記NMOSFETのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された第一の抵抗部とを有する第一のトリガー回路と、
SOI基板上に形成され、電源端子に接続されるドレイン領域、前記入出力端子に接続されるソース領域及びボディコンタクト領域を有する第二のNMOSFETと、
前記NMOSFETのゲート電極及びボディコンタクト領域と前記電源端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第二のダイオード列と、前記NMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に接続された第二の抵抗部とを有する第二のトリガー回路と、
を備えることを特徴とする静電気放電保護素子。
【請求項5】
SOI基板上に形成され、入出力端子に接続されるドレイン領域、電源に接続されるソース領域及びボディコンタクト領域を有するNMOSFETと、
前記NMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第一のダイオード列と、前記NMOSFETのゲート電極及びボディコンタクト領域と前記電源との間に接続された第一の抵抗部とを有する第一のトリガー回路と、
SOI基板上に形成され、前記入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域及びボディコンタクト領域を有するPMOSFETと、
前記PMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第二のダイオード列と、前記PMOSFETのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された第二の抵抗部とを有する第二のトリガー回路と、
を備えることを特徴とする静電気放電保護素子。
【請求項6】
前記NMOSFETのドレイン領域及びソース領域並びに前記PMOSFETのドレイン領域及びソース領域は、前記SOI基板のBOX層の深さまで形成されていることを特徴とする請求項3乃至5に記載の静電気放電保護素子。
【請求項1】
SOI基板上に形成され、入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域、ボディ領域、前記ボディ領域上に形成されるゲート電極及びボディコンタクト領域を有するMOSFETと、
前記MOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなるダイオード列と、前記MOSFETのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された抵抗部とを有するトリガー回路と、
を備えることを特徴とする静電気放電保護素子。
【請求項2】
前記MOSFETのドレイン領域及びソース領域は、前記SOI基板のBOX層の深さまで形成されていることを特徴とする請求項1記載の静電気放電保護素子。
【請求項3】
SOI基板上に形成され、入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域及びボディコンタクト領域を有するNMOSFETと、
前記NMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第一のダイオード列と、前記NMOSFETのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された第一の抵抗部とを有する第一のトリガー回路と、
SOI基板上に形成され、前記入出力端子に接続されるドレイン領域、電源に接続されるソース領域及びボディコンタクト領域を有するPMOSFETと、
前記PMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第二のダイオード列と、前記PMOSFETのゲート電極及びボディコンタクト領域と前記電源との間に接続された第二の抵抗部とを有する第二のトリガー回路と、
を備えることを特徴とする静電気放電保護素子。
【請求項4】
SOI基板上に形成され、入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域及びボディコンタクト領域を有する第一のNMOSFETと、
前記NMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第一のダイオード列と、前記NMOSFETのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された第一の抵抗部とを有する第一のトリガー回路と、
SOI基板上に形成され、電源端子に接続されるドレイン領域、前記入出力端子に接続されるソース領域及びボディコンタクト領域を有する第二のNMOSFETと、
前記NMOSFETのゲート電極及びボディコンタクト領域と前記電源端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第二のダイオード列と、前記NMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に接続された第二の抵抗部とを有する第二のトリガー回路と、
を備えることを特徴とする静電気放電保護素子。
【請求項5】
SOI基板上に形成され、入出力端子に接続されるドレイン領域、電源に接続されるソース領域及びボディコンタクト領域を有するNMOSFETと、
前記NMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第一のダイオード列と、前記NMOSFETのゲート電極及びボディコンタクト領域と前記電源との間に接続された第一の抵抗部とを有する第一のトリガー回路と、
SOI基板上に形成され、前記入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域及びボディコンタクト領域を有するPMOSFETと、
前記PMOSFETのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第二のダイオード列と、前記PMOSFETのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された第二の抵抗部とを有する第二のトリガー回路と、
を備えることを特徴とする静電気放電保護素子。
【請求項6】
前記NMOSFETのドレイン領域及びソース領域並びに前記PMOSFETのドレイン領域及びソース領域は、前記SOI基板のBOX層の深さまで形成されていることを特徴とする請求項3乃至5に記載の静電気放電保護素子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2010−16177(P2010−16177A)
【公開日】平成22年1月21日(2010.1.21)
【国際特許分類】
【出願番号】特願2008−174697(P2008−174697)
【出願日】平成20年7月3日(2008.7.3)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成22年1月21日(2010.1.21)
【国際特許分類】
【出願日】平成20年7月3日(2008.7.3)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
[ Back to top ]