ＭＯＳ型半導体装置
【課題】 ＭＯＳ型半導体装置に関し、薄膜化されたゲート絶縁膜中の可動性且つイオン性の不純物を簡単な構成で排除できるようにして、ＭＯＳ型半導体装置の信頼性を向上させようとする。
【解決手段】 ゲート絶縁膜１３上のゲート電極１４両側で、且つ、ゲート絶縁膜１３の下地であるチャネル領域１８から外れた位置に形成され、ゲート電極１４直下のゲート絶縁膜１３から可動不純物１９を排除する電圧が印加されるサブゲート電極１７を備える。
【解決手段】 ゲート絶縁膜１３上のゲート電極１４両側で、且つ、ゲート絶縁膜１３の下地であるチャネル領域１８から外れた位置に形成され、ゲート電極１４直下のゲート絶縁膜１３から可動不純物１９を排除する電圧が印加されるサブゲート電極１７を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートの構造、特に、ゲート絶縁膜（酸化膜）近傍の構造を改良してリーク電流の発生を抑制して信頼性を向上したＭＯＳ型半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置を製造する技術の進歩が著しいが、ＭＯＳ型半導体装置に於けるゲート絶縁膜は益々薄膜化し、また、ゲート長やゲート幅は益々微細化の一途を辿っている。
【０００３】
図７は従来の標準的なＭＯＳ型半導体装置を表す要部切断側面図であり、図に見られるように、半導体基板３１にエピタキシャル成長したチャネル層３２上にゲート絶縁膜３３を形成し、ゲート絶縁膜３３上にゲート電極３４を形成し、そのゲートの側方にソース領域３５やドレイン領域３６が形成されている。
【０００４】
図示のＭＯＳ型半導体装置は、微細化することで性能向上は達成されるが、反面、半導体装置として信頼性面での問題点が次第に顕在化している。
【０００５】
最近の微細化されたＭＯＳ型半導体装置においては、２〜３％のドレイン電流の変動が観測されたり、ストレスを印加すると特性が変動し、そして、逆方向のストレスの印加、例えば、逆方向の一定電圧を与え続けるなどの操作で回復したりする現象が観測されていて、これらの原因はゲート絶縁膜３３中に存在するイオン化した不純物原子( 例えばナトリウム) 、或いは、格子欠陥（例えば水素が離脱した欠陥）ではないかと考えられる。
【０００６】
これら、イオン化した不純物、或いは、格子欠陥は絶縁膜の格子中、或いは、格子間に存在し、非常い遅い速度で移動可能であると考えられる。
【０００７】
前記した従来のＭＯＳ型半導体装置の構造では、前記移動可能なイオン化した不純物、乃至、格子欠陥は、半導体装置が動作中のバイアス電圧に依って、ゲート絶縁膜中のゲート電極直下の領域、或いは、その近傍に移動して来て、不純物同士の間隔が短くなる為、トラップ間のトンネル効果を起こす確率が増加し、その結果、ゲートリーク電流の増加、突発的な電流パスの形成を引き起し、回路動作の不良、装置の破壊を引き起こす可能性が増大する。
【０００８】
本発明のＭＯＳ型半導体装置については、勿論、〔発明の開示〕の項で詳細に説明してあるが、ゲート電極の側方にサブゲート電極を設置した構造がベースになっている。そして、これに類似する構造は既に知られているところである（例えば、特許文献１、特許文献２、特許文献３、特許文献４を参照。）。
【０００９】
然しながら、これら何れの公知例も、サブゲート電極に電圧を与える事でチャネル層に生成される反転層を制御する事を目的とする発明であり、本発明に於けるように、ゲート絶縁膜中の可動性イオン化不純物を排除する為の技術を開示するものではなく、その為、自ずからゲートの構造が相違している。
【００１０】
即ち、特許文献１、特許文献３、特許文献４に開示された発明は、何れもサブゲート電極に印加する電圧でしきい値を制御するものである為、サブゲート電極をチャネル領域の上に存在させることが必要なのであるが、本発明に依るＭＯＳ型半導体装置では、その必要がない。
【００１１】
また、特許文献２の公知例においては、サブゲート電極はドレイン( あるいはソース) 領域の上に存在し、チャネル領域の上には存在しない点において本発明のＭＯＳ型半導体装置と同様の構造であるように認識されるであろうが、ドレイン( あるいはソース) 電極とサブゲート電極間の静電容量を減らすため、サブゲート電極下の絶縁膜はゲート電極下の絶縁膜に比較し、厚くした構造になっている。
【００１２】
これに対し、本発明に於いては、サブゲート電極下の絶縁膜の厚みはゲート電極下の絶縁膜と同等か、或いは、それよりも薄くする構造になっているから、この点において、発明の目的も構成も相違していると認識される。
【特許文献１】特開平１−２０７９７０号公報
【特許文献２】特開平４−３２６５２４号公報
【特許文献３】特開２００４−２７４００９号公報
【特許文献４】特開平６−２８３７１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明では、薄膜化されたゲート絶縁膜中の可動性且つイオン性の不純物を簡単な構成で排除できるようにして、ＭＯＳ型半導体装置の信頼性を向上させようとする。
【課題を解決するための手段】
【００１４】
本発明に依るＭＯＳ型半導体装置に於いては、ゲート絶縁膜（例えば、ゲート絶縁膜１３）上のゲート電極（例えば、ゲート電極１４）両側で、且つ、ゲート絶縁膜下地のチャネル領域（例えば、チャネル領域１４）から外れた位置に形成され、該ゲート電極直下のゲート絶縁膜から可動不純物（例えば、可動不純物１９）を排除する電圧が印加されるサブゲート電極（例えば、サブゲート電極１７）を備えてなることを特徴とする。
【発明の効果】
【００１５】
前記手段を採ることに依り、サブゲート電極に適切な電圧を加えることで、ゲート絶縁膜中の不純物や欠陥などの可動性イオンをゲート電極直下の領域から排除してサブゲート電極側に移動させることができるので、ゲート絶縁膜中のトンネル電流が減少させることが可能となり、ゲート電極直下に於けるゲート絶縁膜の破壊を招来するリーク電流の発生が良好に抑制され、ＭＯＳ型半導体装置の信頼性が向上する。
【発明を実施するための最良の形態】
【００１６】
図１は本発明を実施したＭＯＳ型半導体装置を例示する要部切断側面図であり、図に見られるように、シリコン半導体基板１１に形成したエピタキシャル成長シリコン半導体層１２上にゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にゲート電極１４を形成し、ゲート電極１４の側方にゲート絶縁膜１３を掘り下げて更に薄膜化した領域１３Ａが形成され、その薄膜化した領域１３Ａ上にサブゲート電極１７が形成され、ゲートの側方に於けるシリコン半導体層１２にソース領域１５及びドレイン領域１６が形成されている。尚、１８はゲート電極１４直下のチャネル領域、１９はイオン化して可動性になった不純物を示している。
【００１７】
図２及び図３図は本発明に依るＭＯＳ型半導体装置を作製する工程を説明する為の工程要所に於けるＭＯＳ型半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００１８】
図２参照
（１）
ＭＢＥ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）法を適用することに依り、シリコン半導体基板２１上にシリコン半導体層２２をエピタキシャル成長させる。このシリコン半導体層２２はチャネル層として動作する。尚、ＭＢＥ法はＭＯＣＶＣ（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法に代替しても良い。また、若干、工程は複雑になるが、シリコン半導体層２２の表面に酸化膜を形成し、別のシリコン半導体基板に貼付して、その後、シリコン半導体基板２１を除去してＳＯＩ構造にしても良い。
【００１９】
図３参照
（２）
熱酸化法を適用し、エピタキシャル成長のシリコン半導体層２２の表面を電気炉内で水蒸気に曝すことに依り、ＳｉＯ2 からなるゲート絶縁膜２３を形成する。
【００２０】
図４参照
（３）
ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、ゲート絶縁膜２３上にポリシリコン層を形成し、次いで、リソグラフィ技術を適用することに依り、ポリシリコン層のエッチングを行ってゲート電極２４を形成する。
【００２１】
図５参照
（４）
イオン注入法を適用することに依り、シリコン半導体層２２にＡｓイオン或いはＧａイオンなどの打ち込みを行ってソース領域２５及びドレイン領域２６を形成する。
【００２２】
図６参照
（５）
リソグラフィ技術に於けるレジストプロセス、及び、ドライエッチング法を適用することに依り、ゲート絶縁膜２３をエッチングしてソース電極形成予定部分及びドレイン電極形成予定部分に開口を形成し、次いで、スパッタリング法を適用することに依って金属膜を形成してから再びリソグラフィ技術に於けるレジストプロセス、及び、ドライエッチング法を適用することに依り、前記金属膜をエッチングしてソース電極２７及びドレイン電極２８を形成する。
【００２３】
（６）
リソグラフィ技術に於けるレジストプロセス、及び、ドライエッチング法を適用することに依り、ゲート電極２４の両側に於けるゲート絶縁膜２３のサブゲート電極形成予定部分をエッチングして凹所を形成する。このエッチングは、ゲート絶縁膜２３の一部を薄膜化することが目的であって、ゲート絶縁膜２３を貫通する開口は形成しない。
【００２４】
（７）
スパッタリング法を適用することに依って金属膜を形成し、次いで、リソグラフィ技術に於けるレジストプロセス、及び、ドライエッチング法を適用することに依り、該金属膜のエッチングを行って前記凹所を埋めるサブゲート電極２９を形成する。
【００２５】
以上のようにしてＭＯＳ型半導体装置が完成されるのであるが、サブゲート電極２９への電圧印加は、ＭＯＳ型半導体装置の作成途上で実施し、ゲート電極２４の直下に在るゲート絶縁膜２３から可動性不純物の排除を行なった後は、実際にデバイスを動作させている状況での電圧印加は行わない。然しながら、実際にＭＯＳ型半導体装置を動作させる事で不純物( 欠陥) が発生する場合もあるので、動作中に於いてもサブゲート電極２９に電圧を印加することは任意である。
【図面の簡単な説明】
【００２６】
【図１】本発明を実施したＭＯＳ半導体装置を例示する要部切断側面図である。
【図２】工程要所に於けるＭＯＳ型半導体装置を表す要部切断側面図である。
【図３】工程要所に於けるＭＯＳ型半導体装置を表す要部切断側面図である。
【図４】工程要所に於けるＭＯＳ型半導体装置を表す要部切断側面図である。
【図５】工程要所に於けるＭＯＳ型半導体装置を表す要部切断側面図である。
【図６】工程要所に於けるＭＯＳ型半導体装置を表す要部切断側面図である。
【図７】従来の標準的なＭＯＳ型半導体装置を表す要部切断側面図である。
【符号の説明】
【００２７】
１１ シリコン半導体基板
１２ エピタキシャル成長シリコン半導体層
１３ ゲート絶縁膜
１３Ａ ゲート絶縁膜１３の薄膜化した領域
１４ ゲート電極
１５ ソース領域
１６ ドレイン領域
１７ サブゲート電極
１８ チャネル領域
１９ イオン化した可動性不純物
【技術分野】
【０００１】
本発明は、ゲートの構造、特に、ゲート絶縁膜（酸化膜）近傍の構造を改良してリーク電流の発生を抑制して信頼性を向上したＭＯＳ型半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置を製造する技術の進歩が著しいが、ＭＯＳ型半導体装置に於けるゲート絶縁膜は益々薄膜化し、また、ゲート長やゲート幅は益々微細化の一途を辿っている。
【０００３】
図７は従来の標準的なＭＯＳ型半導体装置を表す要部切断側面図であり、図に見られるように、半導体基板３１にエピタキシャル成長したチャネル層３２上にゲート絶縁膜３３を形成し、ゲート絶縁膜３３上にゲート電極３４を形成し、そのゲートの側方にソース領域３５やドレイン領域３６が形成されている。
【０００４】
図示のＭＯＳ型半導体装置は、微細化することで性能向上は達成されるが、反面、半導体装置として信頼性面での問題点が次第に顕在化している。
【０００５】
最近の微細化されたＭＯＳ型半導体装置においては、２〜３％のドレイン電流の変動が観測されたり、ストレスを印加すると特性が変動し、そして、逆方向のストレスの印加、例えば、逆方向の一定電圧を与え続けるなどの操作で回復したりする現象が観測されていて、これらの原因はゲート絶縁膜３３中に存在するイオン化した不純物原子( 例えばナトリウム) 、或いは、格子欠陥（例えば水素が離脱した欠陥）ではないかと考えられる。
【０００６】
これら、イオン化した不純物、或いは、格子欠陥は絶縁膜の格子中、或いは、格子間に存在し、非常い遅い速度で移動可能であると考えられる。
【０００７】
前記した従来のＭＯＳ型半導体装置の構造では、前記移動可能なイオン化した不純物、乃至、格子欠陥は、半導体装置が動作中のバイアス電圧に依って、ゲート絶縁膜中のゲート電極直下の領域、或いは、その近傍に移動して来て、不純物同士の間隔が短くなる為、トラップ間のトンネル効果を起こす確率が増加し、その結果、ゲートリーク電流の増加、突発的な電流パスの形成を引き起し、回路動作の不良、装置の破壊を引き起こす可能性が増大する。
【０００８】
本発明のＭＯＳ型半導体装置については、勿論、〔発明の開示〕の項で詳細に説明してあるが、ゲート電極の側方にサブゲート電極を設置した構造がベースになっている。そして、これに類似する構造は既に知られているところである（例えば、特許文献１、特許文献２、特許文献３、特許文献４を参照。）。
【０００９】
然しながら、これら何れの公知例も、サブゲート電極に電圧を与える事でチャネル層に生成される反転層を制御する事を目的とする発明であり、本発明に於けるように、ゲート絶縁膜中の可動性イオン化不純物を排除する為の技術を開示するものではなく、その為、自ずからゲートの構造が相違している。
【００１０】
即ち、特許文献１、特許文献３、特許文献４に開示された発明は、何れもサブゲート電極に印加する電圧でしきい値を制御するものである為、サブゲート電極をチャネル領域の上に存在させることが必要なのであるが、本発明に依るＭＯＳ型半導体装置では、その必要がない。
【００１１】
また、特許文献２の公知例においては、サブゲート電極はドレイン( あるいはソース) 領域の上に存在し、チャネル領域の上には存在しない点において本発明のＭＯＳ型半導体装置と同様の構造であるように認識されるであろうが、ドレイン( あるいはソース) 電極とサブゲート電極間の静電容量を減らすため、サブゲート電極下の絶縁膜はゲート電極下の絶縁膜に比較し、厚くした構造になっている。
【００１２】
これに対し、本発明に於いては、サブゲート電極下の絶縁膜の厚みはゲート電極下の絶縁膜と同等か、或いは、それよりも薄くする構造になっているから、この点において、発明の目的も構成も相違していると認識される。
【特許文献１】特開平１−２０７９７０号公報
【特許文献２】特開平４−３２６５２４号公報
【特許文献３】特開２００４−２７４００９号公報
【特許文献４】特開平６−２８３７１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明では、薄膜化されたゲート絶縁膜中の可動性且つイオン性の不純物を簡単な構成で排除できるようにして、ＭＯＳ型半導体装置の信頼性を向上させようとする。
【課題を解決するための手段】
【００１４】
本発明に依るＭＯＳ型半導体装置に於いては、ゲート絶縁膜（例えば、ゲート絶縁膜１３）上のゲート電極（例えば、ゲート電極１４）両側で、且つ、ゲート絶縁膜下地のチャネル領域（例えば、チャネル領域１４）から外れた位置に形成され、該ゲート電極直下のゲート絶縁膜から可動不純物（例えば、可動不純物１９）を排除する電圧が印加されるサブゲート電極（例えば、サブゲート電極１７）を備えてなることを特徴とする。
【発明の効果】
【００１５】
前記手段を採ることに依り、サブゲート電極に適切な電圧を加えることで、ゲート絶縁膜中の不純物や欠陥などの可動性イオンをゲート電極直下の領域から排除してサブゲート電極側に移動させることができるので、ゲート絶縁膜中のトンネル電流が減少させることが可能となり、ゲート電極直下に於けるゲート絶縁膜の破壊を招来するリーク電流の発生が良好に抑制され、ＭＯＳ型半導体装置の信頼性が向上する。
【発明を実施するための最良の形態】
【００１６】
図１は本発明を実施したＭＯＳ型半導体装置を例示する要部切断側面図であり、図に見られるように、シリコン半導体基板１１に形成したエピタキシャル成長シリコン半導体層１２上にゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にゲート電極１４を形成し、ゲート電極１４の側方にゲート絶縁膜１３を掘り下げて更に薄膜化した領域１３Ａが形成され、その薄膜化した領域１３Ａ上にサブゲート電極１７が形成され、ゲートの側方に於けるシリコン半導体層１２にソース領域１５及びドレイン領域１６が形成されている。尚、１８はゲート電極１４直下のチャネル領域、１９はイオン化して可動性になった不純物を示している。
【００１７】
図２及び図３図は本発明に依るＭＯＳ型半導体装置を作製する工程を説明する為の工程要所に於けるＭＯＳ型半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００１８】
図２参照
（１）
ＭＢＥ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）法を適用することに依り、シリコン半導体基板２１上にシリコン半導体層２２をエピタキシャル成長させる。このシリコン半導体層２２はチャネル層として動作する。尚、ＭＢＥ法はＭＯＣＶＣ（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法に代替しても良い。また、若干、工程は複雑になるが、シリコン半導体層２２の表面に酸化膜を形成し、別のシリコン半導体基板に貼付して、その後、シリコン半導体基板２１を除去してＳＯＩ構造にしても良い。
【００１９】
図３参照
（２）
熱酸化法を適用し、エピタキシャル成長のシリコン半導体層２２の表面を電気炉内で水蒸気に曝すことに依り、ＳｉＯ2 からなるゲート絶縁膜２３を形成する。
【００２０】
図４参照
（３）
ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、ゲート絶縁膜２３上にポリシリコン層を形成し、次いで、リソグラフィ技術を適用することに依り、ポリシリコン層のエッチングを行ってゲート電極２４を形成する。
【００２１】
図５参照
（４）
イオン注入法を適用することに依り、シリコン半導体層２２にＡｓイオン或いはＧａイオンなどの打ち込みを行ってソース領域２５及びドレイン領域２６を形成する。
【００２２】
図６参照
（５）
リソグラフィ技術に於けるレジストプロセス、及び、ドライエッチング法を適用することに依り、ゲート絶縁膜２３をエッチングしてソース電極形成予定部分及びドレイン電極形成予定部分に開口を形成し、次いで、スパッタリング法を適用することに依って金属膜を形成してから再びリソグラフィ技術に於けるレジストプロセス、及び、ドライエッチング法を適用することに依り、前記金属膜をエッチングしてソース電極２７及びドレイン電極２８を形成する。
【００２３】
（６）
リソグラフィ技術に於けるレジストプロセス、及び、ドライエッチング法を適用することに依り、ゲート電極２４の両側に於けるゲート絶縁膜２３のサブゲート電極形成予定部分をエッチングして凹所を形成する。このエッチングは、ゲート絶縁膜２３の一部を薄膜化することが目的であって、ゲート絶縁膜２３を貫通する開口は形成しない。
【００２４】
（７）
スパッタリング法を適用することに依って金属膜を形成し、次いで、リソグラフィ技術に於けるレジストプロセス、及び、ドライエッチング法を適用することに依り、該金属膜のエッチングを行って前記凹所を埋めるサブゲート電極２９を形成する。
【００２５】
以上のようにしてＭＯＳ型半導体装置が完成されるのであるが、サブゲート電極２９への電圧印加は、ＭＯＳ型半導体装置の作成途上で実施し、ゲート電極２４の直下に在るゲート絶縁膜２３から可動性不純物の排除を行なった後は、実際にデバイスを動作させている状況での電圧印加は行わない。然しながら、実際にＭＯＳ型半導体装置を動作させる事で不純物( 欠陥) が発生する場合もあるので、動作中に於いてもサブゲート電極２９に電圧を印加することは任意である。
【図面の簡単な説明】
【００２６】
【図１】本発明を実施したＭＯＳ半導体装置を例示する要部切断側面図である。
【図２】工程要所に於けるＭＯＳ型半導体装置を表す要部切断側面図である。
【図３】工程要所に於けるＭＯＳ型半導体装置を表す要部切断側面図である。
【図４】工程要所に於けるＭＯＳ型半導体装置を表す要部切断側面図である。
【図５】工程要所に於けるＭＯＳ型半導体装置を表す要部切断側面図である。
【図６】工程要所に於けるＭＯＳ型半導体装置を表す要部切断側面図である。
【図７】従来の標準的なＭＯＳ型半導体装置を表す要部切断側面図である。
【符号の説明】
【００２７】
１１ シリコン半導体基板
１２ エピタキシャル成長シリコン半導体層
１３ ゲート絶縁膜
１３Ａ ゲート絶縁膜１３の薄膜化した領域
１４ ゲート電極
１５ ソース領域
１６ ドレイン領域
１７ サブゲート電極
１８ チャネル領域
１９ イオン化した可動性不純物
【特許請求の範囲】
【請求項１】
ゲート酸化膜上のゲート電極両側で、且つ、ゲート酸化膜下地のチャネル領域から外れた位置に形成され、該ゲート電極直下のゲート酸化膜から可動性不純物を排除する電圧が印加されるサブゲート電極
を備えてなることを特徴とするＭＯＳ型半導体装置。
【請求項２】
サブゲート電極の下地であるゲート酸化膜は他の部分に比較して薄膜化され、該薄膜化された箇所に形成された一方のサブゲート電極の側面がチャネル領域上のゲート酸化膜を介して他方のサブゲート電極の側面に対向してなること
を特徴とする請求項１記載のＭＯＳ型半導体装置。
【請求項１】
ゲート酸化膜上のゲート電極両側で、且つ、ゲート酸化膜下地のチャネル領域から外れた位置に形成され、該ゲート電極直下のゲート酸化膜から可動性不純物を排除する電圧が印加されるサブゲート電極
を備えてなることを特徴とするＭＯＳ型半導体装置。
【請求項２】
サブゲート電極の下地であるゲート酸化膜は他の部分に比較して薄膜化され、該薄膜化された箇所に形成された一方のサブゲート電極の側面がチャネル領域上のゲート酸化膜を介して他方のサブゲート電極の側面に対向してなること
を特徴とする請求項１記載のＭＯＳ型半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００６−２６１５５９（Ｐ２００６−２６１５５９Ａ）
【公開日】平成１８年９月２８日（２００６．９．２８）
【国際特許分類】
【出願番号】特願２００５−７９７５４（Ｐ２００５−７９７５４）
【出願日】平成１７年３月１８日（２００５．３．１８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年９月２８日（２００６．９．２８）
【国際特許分類】
【出願日】平成１７年３月１８日（２００５．３．１８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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