ＴＦＴ−ＬＣＤアレイ基板及びその製造方法
【課題】ＴＦＴ−ＬＣＤアレイ基板及びその製造方法に関する。
【解決手段】ＴＦＴ−ＬＣＤアレイ基板は、基板に形成されたゲートラインと、データラインとを備え、前記ゲートラインとデータラインは交差して画素領域を画成し、前記画素領域内に画素電極と薄膜トランジスタが形成され、前記ゲートラインとデータラインの間に第１絶縁層と第２絶縁層が形成され、前記画素電極は前記第１絶縁層と第２絶縁層の間に配置される。
【解決手段】ＴＦＴ−ＬＣＤアレイ基板は、基板に形成されたゲートラインと、データラインとを備え、前記ゲートラインとデータラインは交差して画素領域を画成し、前記画素領域内に画素電極と薄膜トランジスタが形成され、前記ゲートラインとデータラインの間に第１絶縁層と第２絶縁層が形成され、前記画素電極は前記第１絶縁層と第２絶縁層の間に配置される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＦＴ−ＬＣＤアレイ基板及びその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ， ＴＦＴ−ＬＣＤと略称）は体積が小さく、エネルギー消費が少なく、輻射がないなどの特徴を有し、現在のプラットパネルディスプレイの市場において主導的地位を占めている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＴＦＴ−ＬＣＤは、主に互いに対向するように配置されたアレイ基板と、カラーフィルム基板とから構成される。マトリックス状に配列された薄膜トランジスタと画素電極がアレイ基板に形成されており、各画素電極は薄膜トランジスタにより制御される。薄膜トランジスタが「オン」である場合、画素電極は「オン」の時間内に充電し、充電が完了した後、画素電極の電圧は次の走査時まで維持され、次の走査時に再び充電される。通常、液晶コンデンサは大きくないので、液晶コンデンサだけでは画素電極の電圧を維持できない。そのため、蓄積コンデンサを配置することによって画素電極の電圧を保持してよい。通常、蓄積コンデンサの主なタイプについて、ゲートラインに位置する蓄積コンデンサ（Ｃｓ ｏｎ Ｇａｔｅ）と、共通電極ラインに位置するコンデンサ（Ｃｓ ｏｎ Ｃｏｍｍｏｎ）と、或いは両者の組み合わせ構造とがある。前記組み合わせ構造とは、蓄積コンデンサの一部がゲートラインに位置し、他の部分が共通電極ラインに位置するものである。上記タイプのいずれかにおいても、ゲート金属薄膜を蓄積コンデンサの１つの電極板とし、コンデンサのもう１つの電極板である画素電極との間に、厚さが３０００Å〜５０００Åであるゲート絶縁層及び厚さが１５００Å〜３５００Åであるパッシべーション層を挟んで配置している。蓄積コンデンサの計算式から分かるように、単位面積の蓄積容量の大きさと、２つの電極板間の距離とは反比例する。従来のＴＦＴ−ＬＣＤアレイ基板における蓄積コンデンサの２つの電極板間の距離は大きいから、単位面積の蓄積容量は割りに小さい。
【課題を解決するための手段】
【０００４】
本発明の実施例によりＴＦＴ−ＬＣＤアレイ基板が提供された。当該ＴＦＴ−ＬＣＤアレイ基板は、基板に形成されたゲートラインと、データラインとを備え、前記ゲートラインとデータラインは交差して画素領域を画成し、前記画素領域内に画素電極と薄膜トランジスタが形成され、前記ゲートラインとデータラインの間に第１絶縁層と第２絶縁層が形成され、前記第１絶縁層と第２絶縁層の間に前記画素電極が配置される。
【０００５】
本発明のもう１つの実施例によりＴＦＴ−ＬＣＤアレイ基板の製造方法が提供された。当該ＴＦＴ−ＬＣＤアレイ基板の製造方法は、基板にゲート金属薄膜を堆積し、パターンニング工程によってゲートラインとゲート電極とのパターンが含まれたパターンを形成するステップと、第１絶縁層と、透明導電薄膜とを順次堆積し、パターンニング工程によって画素電極のパターンが含まれたパターンを形成するステップと、第２絶縁層と、半導体層と、ドープ半導体層とを順次堆積し、パターンニング工程によって活性層と、前記画素電極の上方の第２絶縁層に位置する絶縁層ビアーホールとのパターンが含まれたパターンを形成するステップと、ソース・ドレイン金属薄膜を堆積し、パターンニング工程によってデータラインと、ソース電極と、前記絶縁層ビアーホールを介して画素電極に接続するドレイン電極と、そのドープ半導体層が完全にエッチングされることにより、その下の前記半導体層が露出されるＴＦＴチャネル領域とのパターンが含まれたパターンを形成するステップと、を備える。
【０００６】
以下では、図面と実施例により、本発明の実施形態に対して更なる詳細な説明をする。
【図面の簡単な説明】
【０００７】
【図１】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の平面図である。
【図２】図１のＡ１−Ａ１方向の断面図である。
【図３】図１のＢ−Ｂ方向の断面図である。
【図４】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例において第１回のパターンニング工程を経た後の平面図である。
【図５】図４のＡ２−Ａ２方向の断面図である。
【図６】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例において第２回のパターンニング工程を経た後の平面図である。
【図７】図６のＡ３−Ａ３方向の断面図である。
【図８】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例において第３回のパターンニング工程を経た後の平面図である。
【図９】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程において露光・現像した後のＡ４−Ａ４方向の断面図である。
【図１０】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程において第１回エッチング工程を経た後のＡ４−Ａ４方向の断面図である。
【図１１】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程においてアッシング工程を経た後のＡ４−Ａ４方向の断面図である。
【図１２】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程において第２回エッチング工程を経た後のＡ４−Ａ４方向の断面図である。
【図１３】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程を経た後のＡ４−Ａ４方向の断面図である。
【図１４】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第２実施例の平面図である。
【図１５】図１４のＡ５−Ａ５方向の断面図である。
【図１６】図１４のＣ−Ｃ方向の断面図である。
【発明を実施するための形態】
【０００８】
図１は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の平面図であり、図１において、アレイ基板における一つの画素ユニットの構造が示されている。図２は図１のＡ１−Ａ１方向の断面図であり、図３は図１のＢ−Ｂ方向の断面図である。
【０００９】
図１〜図３に示すように、本実施例のＴＦＴ−ＬＣＤアレイ基板の主体構造は、基板１に形成されたゲートライン１１と、データライン１２と、共通電極ライン１３と、画素電極４と、薄膜トランジスタとを備え、相互に直交するゲートライン１１とデータライン１２によって画素領域が画成され、薄膜トランジスタと画素電極４は画素領域内に形成される。ゲートライン１１は薄膜トランジスタへ「オン」の信号を提供することに用いられ、データライン１２は画素電極４へデータ信号を提供することに用いられ、共通電極ライン１３は画素電極４と蓄積コンデンサを構成することに用いられる。ここで、共通電極ライン１３は画素領域内に形成され、蓄積コンデンサが共通電極ラインに位置する（Ｃｓ ｏｎ Ｃｏｍｍｏｎ）構造であり、共通電極ライン１３と画素電極４の間に第１絶縁層３が挟まれて配置されている。
【００１０】
さらに具体的には、本実施例のＴＦＴ−ＬＣＤアレイ基板は、基板１に形成されたゲート電極２と、ゲートライン１１と、共通電極ライン１３とを備え、ゲート電極２とゲートライン１１とは接続し、共通電極ライン１３は隣接する２本のゲートライン１１の間に位置し、ゲートライン１１と平行する。第１絶縁層３は、ゲート電極２と、ゲートライン１１と、共通電極ライン１３とに形成され、且つ基板１の全体を覆う。画素電極４は第１絶縁層３に形成される。第２絶縁層５は画素電極４に形成され、且つ基板１の全体を覆う。第２絶縁層５に絶縁層ビアーホール１４が設けられている。前記絶縁層ビアーホール１４は、画素電極４のゲート電極２に近い周縁に位置し、画素電極４を露出する。活性層（半導体層６とドープ半導体層７）は第２絶縁層５に形成され、且つゲート電極の上方に位置する。ソース電極８の一端は活性層に形成され、他端はデータライン１２に接続し、ドレイン電極９の一端は活性層に形成され、他端は絶縁層ビアーホール１４を介して画素電極４に接続する。ソース電極８とドレイン電極９との間にＴＦＴチャネル領域が形成される。ＴＦＴチャネル領域のドープ半導体層７は完全にエッチングされ、半導体層６は厚さ方向の一部がエッチングされ、それによってＴＦＴチャネル領域の半導体層６は露出される。ＴＦＴチャネル領域で露出された半導体層６に対して酸化処理を行い、露出された半導体層６の表面に酸化層（例えば酸化シリコン）を形成し、ＴＦＴチャネル領域を保護することができる。酸化処理のＲＦパワーは５ＫＷ〜１３ＫＷであり、気圧は１００ｍＴ〜５００ｍＴであり、酸素の流量は１０００ｓｃｃｍ〜４０００ｓｃｃｍである。
【００１１】
本実施例の技術案から分かるように、蓄積コンデンサの１つの電極板である共通電極ラインは第１絶縁層の下に形成され、蓄積コンデンサのもう１つの電極板である画素電極は第１絶縁層の上に形成されるため、蓄積コンデンサの２つの電極板の間の距離は第１絶縁層の厚さしかない。また、ドレイン電極は画素電極の上方に位置し、両者は絶縁層ビアーホールを介して接続する。第１絶縁層の堆積について、高速堆積法を採用でき、それによって生産効率を向上できる。第２絶縁層の堆積について、低速堆積法を採用でき、それによって絶縁層の表面は滑らかで、膜表面の質がよい。表面の質がよい絶縁層は、その上に形成された半導体層とよく整合でき、キャリヤーの転送に寄与するため、ＴＦＴの特性を向上できる。
【００１２】
図４〜図１３はＴＦＴ−ＬＣＤアレイ基板の第１実施例の製造過程の概略図である。以下の説明において、本願に記載のパターンニング工程は、ホトレジストの塗布、マスキング、露光、エッチングなどの工程を備える。ホトレジストについては、ポジティブホトレジストを例とする。
【００１３】
図４は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例において第１回のパターンニング工程を経た後の平面図である。図面４において、一つの画素ユニットの構造が示されている。図５は図４のＡ２−Ａ２方向の断面図である。まず、磁気制御スパッタリング法、或いは熱蒸着法により、基板１（ガラス基板或いは石英基板）に厚さが５００Å〜４０００Åであるゲート金属薄膜を堆積する。ゲート金属薄膜については、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕなどの金属或いは合金を採用してもよく、多層金属薄膜から構成された複合薄膜を採用してもよい。図４、５に示すように、普通のマスク（シングルトーンマスクとも言う）で第１回のパターンニング工程によってゲート電極２と、ゲート１１と、共通電極ライン１３とのパターンが含まれたパターンを形成する。
【００１４】
図６はＴＦＴ−ＬＣＤアレイ基板の第１実施例において第２回のパターンニング工程を経た後の平面図である。図６において、一つの画素ユニットの構造が示されている。図７は図６のＡ３−Ａ３方向の断面図である。上記構造のパターンを完成した基板に、プラズマ強化化学気相蒸着法（ＰＥＣＶＤと略称）により、厚さが２０００Å〜５０００Åである第１絶縁層３を堆積する。その後、磁気制御スパッタリング法、或いは熱蒸着法により、厚さが３００Å〜６００Åである透明導電薄膜を堆積する。第１絶縁層については、酸化物、窒化物、或いは窒酸化物を採用してよく、対応する反応ガスはＳｉＨ４と、ＮＨ３と、Ｎ２との混合ガス、或いはＳｉＨ２Ｃｌ２と、ＮＨ３と、Ｎ２との混合ガスであってよい。透明導電薄膜の材料について、ＩＴＯ、ＩＺＯ、或いはアルミニウム亜鉛酸化物などであってもよい。ほかの透明金属又は透明金属酸化物を採用してもよい。図６、７に示すように、普通のマスクで、第２回のパターンニング工程によって画素領域内に画素電極４のパターンが含まれたパターンを形成する。この工程において、第１絶縁層の堆積は高速堆積法を採用し、それによって生産効率を向上できる。通常、ＲＦパワーとシランの流量を向上させることによって堆積スピードを上げることができるが、堆積された薄膜の質は悪く、均一性が悪い。本実施例において、高速堆積のＲＦパワーは４５００Ｗ〜７０００Ｗであり、シランの流量は９００ｓｃｃｍ〜１６００ｓｃｃｍである。
【００１５】
図８は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例において第３回のパターンニング工程を経た後の平面図である。図面８において、一つの画素ユニットの構造が示されている。図９は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程において露光・現像した後のＡ４−Ａ４方向の断面図である。上記構造のパターンを完成した基板に、ＰＥＣＶＤ法により、厚さが１０００Å〜２０００Åである第２絶縁層５と、厚さが１０００Å〜３０００Åである半導体薄膜２１と、厚さが５００Å〜１０００Åであるドープ半導体薄膜２２とを順次堆積する。第２絶縁層５について、酸化物、窒化物、或いは窒酸化物を採用してよく、対応する反応ガスはＳｉＨ４と、ＮＨ３と、Ｎ２との混合ガス、或いはＳｉＨ２Ｃｌ２と、ＮＨ３と、Ｎ２との混合ガスであってよい。半導体薄膜２１を製造するための反応ガスはＳｉＨ４と、Ｈ２との混合ガス、或いはＳｉＨ２Ｃｌ２と、Ｈ２との混合ガスであってよい。ドープ半導体薄膜２２を製造するための反応ガスはＳｉＨ４と、ＰＨ３と、Ｈ２との混合ガス、或いはＳｉＨ２Ｃｌ２と、ＰＨ３と、Ｈ２との混合ガスであってよい。その後、ドープ半導体薄膜２２にホトレジスト３０を塗布し、ハーフトーンマスク或いはグレートーンマスクによって露光し、ホトレジストを完全露光領域Ａと、未露光領域Ｂと、半露光領域Ｃとに形成する。未露光領域Ｂは、活性層のパターンが位置する領域に対応し、完全露光領域Ａは、絶縁層ビアーホールのパターンが位置する領域に対応し、半露光領域Ｃは、活性層のパターン及び絶縁層ビアーホールのパターン以外の領域に対応する。図９に示すように、露光されたホトレジストに対して現像処理を行った後、未露光領域Ｂのホトレジストの厚さには変化がなく、ホトレジスト完全保留領域を形成し、完全露光領域Ａのホトレジストは完全に除去され、ホトレジスト完全除去領域を形成し、半露光領域Ｃのホトレジストの厚さは半分薄くなり、ホトレジスト半保留領域を形成する。この工程において、第２絶縁層の堆積について、低速堆積法が採用され、絶縁層の表面は滑らかで、均一性がよく、膜表面の質がよい。そのため、表面の質がよい第２絶縁層は、その上に形成された半導体薄膜とよく整合でき、キャリヤーの転送に寄与する。この低速堆積のＲＦパワーは２５００Ｗ〜４０００Ｗであり、シランの流量は５００ｓｃｃｍ〜８００ｓｃｃｍである。
【００１６】
図１０は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程において第１回のエッチング工程を経た後のＡ４−Ａ４方向の断面図である。図１０に示すように、第１回のエッチング工程により、完全露光領域Ａのドープ半導体薄膜２２と、半導体薄膜２１と、第２絶縁層５とを完全にエッチングし、絶縁層ビアーホール１４のパターンを形成する。絶縁層ビアーホール１４は画素電極４のゲート電極２に近い周縁に位置し、その内で画素電極４を露出する。
【００１７】
図１１は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程においてアッシング工程を経た後のＡ４−Ａ４方向の断面図である。図１１に示すように、アッシング工程により、半露光領域Ｃのホトレジストを除去し、当該領域のドープ半導体薄膜２２を露出する。未露光領域Ｂのホトレジストの厚さは半露光領域Ｃのホトレジストの厚さよりも厚いため、アッシング工程を経た後、ある程度厚さのホトレジスト３０が依然として未露光領域Ｂを覆っている。
【００１８】
図１２は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程において第２回のエッチング工程を経た後のＡ４−Ａ４方向の断面図である。図１２に示すように、第２回のエッチング工程により、半露光領域Ｃのドープ半導体薄膜と、半導体薄膜とを完全にエッチングし、活性層のパターンを形成する。活性層のパターンはゲート電極２の上方に位置し、半導体層６と、ドープ半導体層７とを含んでいる。
【００１９】
図１３は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程を経た後のＡ４−Ａ４方向の断面図である。図８と図１３に示すように、残りのホトレジストを剥離し、本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程を完成する。
【００２０】
上記構造のパターンを完成した基板に、磁気制御スパッタリング法、或いは熱蒸着法により、厚さが２０００Å〜３０００Åであるソース・ドレイン金属薄膜を堆積する。ソース・ドレイン金属薄膜については、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕなどの金属或いは合金を採用してもよく、多層金属薄膜から構成された複合薄膜を採用してもよい。図１〜３に示すように、普通のマスクで第４回のパターンニング工程により、ソース・ドレイン金属薄膜に対してパターンニングを行い、データライン１２と、ソース電極８と、ドレイン電極９と、ＴＦＴチャネル領域とのパターンを形成する。ソース電極８の一端は活性層に形成され、他端はデータライン１２に接続し、ドレイン電極９の一端は活性層に形成され、他端は絶縁層ビアーホール１４を介して画素電極４に接続する。ソース電極８とドレイン電極９との間にＴＦＴチャネル領域が形成される。ＴＦＴチャネル領域のドープ半導体層７は完全にエッチングされ、半導体層６は厚さ方向の一部をエッチングされ、それによって当該領域の半導体層６は露出される。ＴＦＴチャネル領域の半導体層６に対して酸化処理を行い、露出された半導体層６の表面に酸化層（例えば酸化シリコン）を形成することができる。当該酸化層はＴＦＴチャネル領域を保護する役割を果たせる。酸化処理のＲＦパワーは５ＫＷ〜１３ＫＷであり、気圧は１００ｍＴ〜５００ｍＴであり、酸素の流量は１０００ｓｃｃｍ〜４０００ｓｃｃｍである。
【００２１】
以上説明した４回のパターンニング工程は、本実施例に係るＴＦＴ−ＬＣＤアレイ基板の製造を実現する一つの方法であり、実際に適用するとき、パターンニング工程の回数を増やしたり、減らしたりすることができる。又は、異なる材料或いは材料の組み合わせを選択しても本発明を実現できる。例えば、本実施例のＴＦＴ−ＬＣＤアレイ基板の第３回のパターンニング工程の代わりに２回のパターンニング工程で完成することができる。当該２回のパターンニング工程において、普通のマスクでパターンニング工程によって活性層のパターンを形成し、その後、普通のマスクでもう１回のパターンニング工程によって絶縁層ビアーホールのパターンを形成する。
【００２２】
図１４は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第２実施例の平面図である。図面１４において、一つの画素ユニットの構造が示されている。図１５は図１４のＡ５−Ａ５方向の断面図であり、図１６は図１４のＣ−Ｃ方向の断面図である。図１４〜１６に示すように、本実施例のＴＦＴ−ＬＣＤアレイ基板は、蓄積コンデンサがゲートラインに位置する（Ｃｓ ｏｎ Ｇａｔｅ）構造であり、その主体構造は前記第１実施例の基板の構造と同じであり、基板１に形成されたゲートライン１１と、データライン１２と、画素電極４と、薄膜トランジスタとを備え、画素電極４はゲートライン１１と共に蓄積コンデンサを構成し、ゲートライン１１と画素電極４との間に第１絶縁層３しか挟んで配置されていない。具体的に、本発明に係るＴＦＴ−ＬＣＤアレイ基板は、基板１に形成されたゲート電極２と、ゲートライン１１とを備え、ゲート電極２とゲートライン１１とは接続する。第１絶縁層３は、ゲート電極２と、ゲートライン１１とに形成され、且つ基板１の全体を覆う。画素電極４は第１絶縁層３に形成され、少なくとも片側の周縁がゲートライン１１の上方を覆う。第２絶縁層５は画素電極４に形成され、且つ基板１の全体を覆う。第２絶縁層５に絶縁層ビアーホール１４が設けられている。前記絶縁層ビアーホール１４は画素電極４のゲート電極２に近い周縁に位置する。活性層（半導体層６とドープ半導体層７）は第２絶縁層５に形成され、且つゲート電極２の上方に位置する。ソース電極８の一端は活性層に形成され、他端はデータライン１２に接続し、ドレイン電極９の一端は活性層に形成され、他端は絶縁層ビアーホール１４を介して画素電極４に接続し、ソース電極８とドレイン電極９の間にＴＦＴチャネル領域が形成される。ＴＦＴチャネル領域のドープ半導体層７は完全にエッチングされ、半導体層６は厚さ方向の一部がエッチングされ、それによってＴＦＴチャネル領域の半導体層６を露出する。更に、ＴＦＴチャネル領域の半導体層６に対して酸化処理を行い、露出された半導体層６の表面に酸化層を形成し、ＴＦＴチャネル領域を保護することができる。
【００２３】
本実施例のＴＦＴ−ＬＣＤアレイ基板の製造過程は上記第１実施例とほぼ同じであり、異なるところは、本実施例の第１回パターンニング工程において、ゲート電極２とゲートライン１１のパターンが含まれたパターンを形成し、第２回パターンニング工程によって形成された画素電極４は一部のゲートライン１１を覆うことにある。ここで、同じ内容の説明を省略する。
【００２４】
実際の適用において、本発明は、一部がゲートラインに位置し、他の部分が共通電極ラインに位置する蓄積コンデンサの構造を形成してもよい。即ち、上記第１実施例と第２実施例とを組み合せて組み合せ構造を形成し、画素領域内に共通電極ラインを配置すると共に、画素電極に一部のゲートラインを覆わせる。
【００２５】
本発明の上記実施例において、ＴＦＴ−ＬＣＤアレイ基板が提供された。２層の絶縁層を配置し、画素電極をこの２層の絶縁層の間に配置することにより、画素電極は、共通電極ライン或いはゲートラインと共に蓄積コンデンサを構成する場合に、蓄積コンデンサの２つの電極板間の距離は第１絶縁層の厚さしかない。２つの電極板間にゲート絶縁層とパッシべーション層とを挟んで配置する従来の蓄積コンデンサの構造と比べ、本発明の蓄積コンデンサの２つの電極板間の距離は大いに減縮され、単位面積の蓄積容量がの大きくした。更に、本発明は２層絶縁層の構造を採用するため、絶縁層と半導体層の間に形成された界面を改善でき、ＴＦＴの特性を向上できる。本発明の第１絶縁層の蓄積について、高速蓄積法が採用され、生産効率は向上したが、高速に蓄積された絶縁層の表面は粗く、界面の状態は悪く、その上に堆積された半導体層とよく整合できない。それに対して、本発明は低速堆積法により、相対的に薄い第２絶縁層を形成する。低速に堆積された絶縁層の表面は滑らかであり、均一性がよく、膜表面の質がよいため、生産効率を影響しない前提に、絶縁層の表面の質が向上し、その上の半導体層とよく整合でき、キャリヤーの転送に寄与し、薄膜トランジスタの電気学特性を向上させた。
【００２６】
ＴＦＴ−ＬＣＤが作動するときに、ソース電極とゲート電極との間に、ドレイン電極とゲート電極との間に、寄生コンデンサが存在するため、画素電極の充電が終わる瞬間にキックバック電圧ΔＶｐが生じる。このキックバック電圧ΔＶｐは、下記の式により表される。
【００２７】
【数１】
【００２８】
但し、Ｖｇｈはゲート電極の「オン」電圧で、Ｖｇｌはゲート電極の「オフ」電圧で、Ｃｌｃは液晶コンデンサで、Ｃｇｓは寄生コンデンサで、Ｃｓは蓄積コンデンサである。研究によって分かるように、キックバック電圧ΔＶｐの存在によって画素電極の極性は変更され、そして、正、負極性の電圧差は一致しないようになり、表示画面のフリッカ（ｆｌｉｃｋｅｒ）現象が現れ、表示の質は大きく影響される。そのため、設計上、生じるキックバック電圧ΔＶｐをなるべく小さくすることが要求される。本発明において、単位面積の蓄積容量の大きさは増大したため、蓄積容量の残量は十分に保証され、キックバック電圧ΔＶｐを効果的に減少し、表示の質を向上させた。
【００２９】
本発明に係るＴＦＴ−ＬＣＤアレイ基板の製造方法の実施例は以下のステップを備えることができる。
【００３０】
ステップ１：基板にゲート金属薄膜を堆積し、パターンニング工程によってゲートラインとゲート電極とのパターンが含まれたパターンを形成する。
【００３１】
ステップ２：ステップ１を完成した基板に、第１絶縁層と透明導電薄膜を堆積し、パターンニング工程によって画素電極のパターンが含まれたパターンを形成する。
【００３２】
ステップ３：ステップ２を完成した基板に、第２絶縁層と、半導体薄膜と、ドープ半導体薄膜とを堆積し、パターンニング工程によって活性層と、前記画素電極の上方に位置する絶縁層ビアーホールとのパターンが含まれたパターンを形成する。
【００３３】
ステップ４：ステップ３を完成した基板に、ソース・ドレイン金属薄膜を堆積し、パターンニング工程によってデータラインと、ソース電極と、前記絶縁層ビアーホールを介して画素電極に接続するドレイン電極と、そのドープ半導体層が完全にエッチングされたＴＦＴチャネル領域とのパターンが含まれたパターンを形成する。
【００３４】
当該実施例のステップ４において、更にＴＦＴチャネル領域の半導体層に対して酸化処理を行い、露出された半導体層の表面に酸化層を形成することもできる。
【００３５】
当該実施例において、第１絶縁層と第２絶縁層が形成され、且つ画素電極が第１絶縁層と第２絶縁層の間に形成されたため、画素電極は、共通電極ライン或いはゲートラインと共に蓄積コンデンサを構成する場合に、蓄積コンデンサの２つの電極板間の距離は第１絶縁層の厚さしかなく、蓄積コンデンサの２つの電極板間の距離は大いに減縮され、単位面積の蓄積容量の大きさが増大した。更に、本発明は２層絶縁層の構造を採用するため、絶縁層と半導体層の間に形成された界面を改善でき、ＴＦＴの特性を向上できる。
【００３６】
本発明に係るＴＦＴ−ＬＣＤアレイ基板の製造方法の第１例示は以下のステップを備える。
【００３７】
ステップ１１：基板にゲート金属薄膜を堆積し、パターンニング工程によってゲートラインと、ゲート電極と、共通電極ラインとのパターンが含まれたパターンを形成する。
【００３８】
ステップ１２：ステップ１１を完成した基板に、第１絶縁層と透明導電薄膜を堆積し、パターンニング工程によって画素電極のパターンが含まれたパターンを形成する。
【００３９】
ステップ１３：プラズマ強化化学気相蒸着法により、第２絶縁層と、半導体薄膜と、ドープ半導体薄膜とを順次堆積する。その後、前記ドープ半導体薄膜にホトレジストを塗布する。
【００４０】
ステップ１４：ハーフトーンマスク、或いはグレートーンマスクによって露光し、ホトレジストを、活性層のパターンが位置する領域に対応するホトレジスト完全保留領域と、絶縁層ビアーホールのパターンが位置する領域に対応するホトレジスト完全除去領域と、活性層のパターン及び絶縁層ビアーホールのパターン以外の領域に対応するホトレジスト半保留領域と、に形成する。現像処理を行った後、ホトレジスト完全保留領域のホトレジストの厚さは変化がなく、ホトレジスト完全除去領域のホトレジストは完全に除去され、ホトレジスト半保留領域のホトレジストは薄くなる。
【００４１】
ステップ１５：第１回のエッチング工程により、ホトレジスト完全除去領域のドープ半導体薄膜と、半導体薄膜と、第２絶縁層とを完全にエッチングし、画素電極のゲート電極に近い周縁に位置し、その中で画素電極が露出された絶縁層ビアーホールのパターンを形成する。
【００４２】
ステップ１６：アッシング工程により、ホトレジスト半保留領域のホトレジストを除去し、当該領域のドープ半導体薄膜を露出する。
【００４３】
ステップ１７：第２回のエッチング工程により、ホトレジスト半保留領域のドープ半導体層と半導体薄膜をエッチングし、活性層のパターンを形成し、残りのホトレジストを剥離する。
【００４４】
ステップ１８：磁気制御スパッタリング法、或いは熱蒸着法により、ステップ１７を完成した基板にソース・ドレイン金属薄膜を堆積する。
【００４５】
ステップ１９：普通のマスクでパターンニング工程によってソース・ドレイン金属薄膜に対してパターニングを行い、データラインと、その一端は活性層に位置し、他端はデータラインに接続するソース電極と、その一端は活性層に位置し、他端は絶縁層ビアーホールを介して画素電極に接続するドレイン電極と、ＴＦＴチャネル領域とのパターンを形成し、ソース電極とドレイン電極の間におけるＴＦＴチャネル領域のドープ半導体層は完全にエッチングされ、半導体層は厚さ方向の一部がエッチングされ、それによってＴＦＴチャネル領域の半導体層を露出する。
【００４６】
前記ＴＦＴチャネル領域の半導体層に対して酸化処理を行い、露出された半導体層の表面に酸化層を形成することができる。
【００４７】
本例示で製造するＴＦＴ−ＬＣＤアレイ基板は、蓄積コンデンサが共通電極ラインに位置する（Ｃｓ ｏｎ Ｃｏｍｍｏｎ）構造であり、その製造過程については、上記図１〜１３に示す技術案で詳細に紹介されたため、ここでその説明を省略する。
【００４８】
本発明に係るＴＦＴ−ＬＣＤアレイ基板の製造方法の第２例示は以下のステップを備える。
【００４９】
ステップ２１：基板にゲート金属薄膜を堆積し、パターンニング工程によってゲートラインと、ゲート電極とのパターンが含まれたパターンを形成する。
【００５０】
ステップ２２：ステップ２１を完成した基板に、第１絶縁層と、透明導電薄膜とを順次堆積し、パターンニング工程により、一部のゲートラインを覆う画素電極のパターンが含まれたパターンを形成する。
【００５１】
ステップ２３：プラズマ強化化学気相蒸着法により、第２絶縁層と、半導体薄膜と、ドープ半導体薄膜とを順次堆積する。その後、ドープ半導体薄膜にホトレジストを塗布する。
【００５２】
ステップ２４：ハーフトーンマスク、或いはグレートーンマスクによって露光し、ホトレジストを、活性層のパターンが位置する領域に対応するホトレジスト完全保留領域と、絶縁層ビアーホールのパターンが位置する領域に対応するホトレジスト完全除去領域と、活性層のパターン及び絶縁層ビアーホールのパターン以外の領域に対応するホトレジスト半保留領域と、に形成する。現像処理を行った後、ホトレジスト完全保留領域のホトレジストの厚さは変化がなく、ホトレジスト完全除去領域のホトレジストは完全に除去され、ホトレジスト半保留領域のホトレジストは薄くなる。
【００５３】
ステップ２５：第１回のエッチング工程により、ホトレジスト完全除去領域のドープ半導体薄膜と、半導体薄膜と、第２絶縁層とを完全にエッチングし、画素電極のゲート電極に近い周縁に位置し、その中で画素電極が露出された絶縁層ビアーホールのパターンを形成する。
【００５４】
ステップ２６：アッシング工程により、ホトレジスト半保留領域のホトレジストを除去し、当該領域のドープ半導体薄膜を露出する。
【００５５】
ステップ２７：第２回のエッチング工程により、ホトレジスト半保留領域のドープ半導体薄膜と半導体薄膜を完全にエッチングし、活性層のパターンを形成し、残りのホトレジストを剥離する。
【００５６】
ステップ２８：磁気制御スパッタリング法、或いは熱蒸着法により、ステップ２７を完成した基板にソース・ドレイン金属薄膜を堆積する。
【００５７】
ステップ２９：普通のマスクでパターンニング工程によってソース・ドレイン金属薄膜に対してパターニングを行い、データラインと、その一端は活性層に位置し、他端はデータラインに接続するソース電極と、その一端は活性層に位置し、他端は絶縁層ビアーホールを介して画素電極に接続するドレイン電極と、ＴＦＴチャネル領域とのパターンを形成する。ソース電極とドレイン電極との間におけるＴＦＴチャネル領域のドープ半導体層は完全にエッチングされ、半導体層は厚さ方向の一部がエッチングされ、それによってＴＦＴチャネル領域の半導体層を露出する。前記ＴＦＴチャネル領域の半導体層に対して酸化処理を行い、露出された半導体層の表面に酸化層を形成する。
【００５８】
本例示で製造するＴＦＴ−ＬＣＤアレイ基板は、蓄積コンデンサがゲートラインに位置する（Ｃｓ ｏｎ Ｇａｔｅ）構造であり、その製造過程は上記第１実施例とほぼ同じであり、異なるところは、本実施例のステップ２１において、ゲート電極とゲートラインのパターンが含まれたパターンを形成し、ステップ２２において、形成された画素電極は一部のゲートラインを覆うことにある。
【００５９】
上記技術案において、酸化処理のＲＦパワーは５ＫＷ〜１３ＫＷであり、気圧は１００ｍＴ〜５００ｍＴであり、酸素の流量は１０００ｓｃｃｍ〜４０００ｓｃｃｍである。第１絶縁層の堆積について、高速堆積法が採用され、それによって生産効率を向上できる。第２絶縁層の堆積について、低速堆積法が採用され、それによって絶縁層の表面は滑らかで、膜表面の質がよい。表面の質がよい絶縁層は、その上に形成された半導体層とよく整合でき、キャリヤーの転送に寄与するため、薄膜トランジスタの電気学特性を向上できる。
【００６０】
実際の適用において、本発明は、一部がゲートラインに位置し、他の部分が共通電極ラインに位置する蓄積コンデンサの構造を形成してもよい。即ち、上記第１実施例と第２実施例とを組み合せて組み合せ構造を形成し、ステップ１において、共通電極ラインを形成し、更にステップ２において、形成された画素電極に一部のゲートラインを覆わせる。
【００６１】
上記実施例は本発明の技術案を説明するものであり、限定するものではない。最良な実施形態を参照して本発明を詳細に説明したが、当業者は、その精神を逸脱しない範囲内において本発明の技術案を修正し、或いは均等な変更をすることができると理解すべきである。
【符号の説明】
【００６２】
１ 基板
２ ゲート電極
３ 第１絶縁層
４ 画素電極
５ 第２絶縁層
６ 半導体層
７ ドープ半導体層
８ ソース電極
９ ドレイン電極
１１ ゲートライン
１２ データライン
１３ 共通電極ライン
１４ 絶縁層ビアーホール
２１ 半導体薄膜
２２ ドープ半導体薄膜
３０ ホトレジスト
【技術分野】
【０００１】
本発明は、ＴＦＴ−ＬＣＤアレイ基板及びその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ， ＴＦＴ−ＬＣＤと略称）は体積が小さく、エネルギー消費が少なく、輻射がないなどの特徴を有し、現在のプラットパネルディスプレイの市場において主導的地位を占めている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＴＦＴ−ＬＣＤは、主に互いに対向するように配置されたアレイ基板と、カラーフィルム基板とから構成される。マトリックス状に配列された薄膜トランジスタと画素電極がアレイ基板に形成されており、各画素電極は薄膜トランジスタにより制御される。薄膜トランジスタが「オン」である場合、画素電極は「オン」の時間内に充電し、充電が完了した後、画素電極の電圧は次の走査時まで維持され、次の走査時に再び充電される。通常、液晶コンデンサは大きくないので、液晶コンデンサだけでは画素電極の電圧を維持できない。そのため、蓄積コンデンサを配置することによって画素電極の電圧を保持してよい。通常、蓄積コンデンサの主なタイプについて、ゲートラインに位置する蓄積コンデンサ（Ｃｓ ｏｎ Ｇａｔｅ）と、共通電極ラインに位置するコンデンサ（Ｃｓ ｏｎ Ｃｏｍｍｏｎ）と、或いは両者の組み合わせ構造とがある。前記組み合わせ構造とは、蓄積コンデンサの一部がゲートラインに位置し、他の部分が共通電極ラインに位置するものである。上記タイプのいずれかにおいても、ゲート金属薄膜を蓄積コンデンサの１つの電極板とし、コンデンサのもう１つの電極板である画素電極との間に、厚さが３０００Å〜５０００Åであるゲート絶縁層及び厚さが１５００Å〜３５００Åであるパッシべーション層を挟んで配置している。蓄積コンデンサの計算式から分かるように、単位面積の蓄積容量の大きさと、２つの電極板間の距離とは反比例する。従来のＴＦＴ−ＬＣＤアレイ基板における蓄積コンデンサの２つの電極板間の距離は大きいから、単位面積の蓄積容量は割りに小さい。
【課題を解決するための手段】
【０００４】
本発明の実施例によりＴＦＴ−ＬＣＤアレイ基板が提供された。当該ＴＦＴ−ＬＣＤアレイ基板は、基板に形成されたゲートラインと、データラインとを備え、前記ゲートラインとデータラインは交差して画素領域を画成し、前記画素領域内に画素電極と薄膜トランジスタが形成され、前記ゲートラインとデータラインの間に第１絶縁層と第２絶縁層が形成され、前記第１絶縁層と第２絶縁層の間に前記画素電極が配置される。
【０００５】
本発明のもう１つの実施例によりＴＦＴ−ＬＣＤアレイ基板の製造方法が提供された。当該ＴＦＴ−ＬＣＤアレイ基板の製造方法は、基板にゲート金属薄膜を堆積し、パターンニング工程によってゲートラインとゲート電極とのパターンが含まれたパターンを形成するステップと、第１絶縁層と、透明導電薄膜とを順次堆積し、パターンニング工程によって画素電極のパターンが含まれたパターンを形成するステップと、第２絶縁層と、半導体層と、ドープ半導体層とを順次堆積し、パターンニング工程によって活性層と、前記画素電極の上方の第２絶縁層に位置する絶縁層ビアーホールとのパターンが含まれたパターンを形成するステップと、ソース・ドレイン金属薄膜を堆積し、パターンニング工程によってデータラインと、ソース電極と、前記絶縁層ビアーホールを介して画素電極に接続するドレイン電極と、そのドープ半導体層が完全にエッチングされることにより、その下の前記半導体層が露出されるＴＦＴチャネル領域とのパターンが含まれたパターンを形成するステップと、を備える。
【０００６】
以下では、図面と実施例により、本発明の実施形態に対して更なる詳細な説明をする。
【図面の簡単な説明】
【０００７】
【図１】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の平面図である。
【図２】図１のＡ１−Ａ１方向の断面図である。
【図３】図１のＢ−Ｂ方向の断面図である。
【図４】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例において第１回のパターンニング工程を経た後の平面図である。
【図５】図４のＡ２−Ａ２方向の断面図である。
【図６】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例において第２回のパターンニング工程を経た後の平面図である。
【図７】図６のＡ３−Ａ３方向の断面図である。
【図８】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例において第３回のパターンニング工程を経た後の平面図である。
【図９】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程において露光・現像した後のＡ４−Ａ４方向の断面図である。
【図１０】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程において第１回エッチング工程を経た後のＡ４−Ａ４方向の断面図である。
【図１１】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程においてアッシング工程を経た後のＡ４−Ａ４方向の断面図である。
【図１２】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程において第２回エッチング工程を経た後のＡ４−Ａ４方向の断面図である。
【図１３】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程を経た後のＡ４−Ａ４方向の断面図である。
【図１４】本発明に係るＴＦＴ−ＬＣＤアレイ基板の第２実施例の平面図である。
【図１５】図１４のＡ５−Ａ５方向の断面図である。
【図１６】図１４のＣ−Ｃ方向の断面図である。
【発明を実施するための形態】
【０００８】
図１は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の平面図であり、図１において、アレイ基板における一つの画素ユニットの構造が示されている。図２は図１のＡ１−Ａ１方向の断面図であり、図３は図１のＢ−Ｂ方向の断面図である。
【０００９】
図１〜図３に示すように、本実施例のＴＦＴ−ＬＣＤアレイ基板の主体構造は、基板１に形成されたゲートライン１１と、データライン１２と、共通電極ライン１３と、画素電極４と、薄膜トランジスタとを備え、相互に直交するゲートライン１１とデータライン１２によって画素領域が画成され、薄膜トランジスタと画素電極４は画素領域内に形成される。ゲートライン１１は薄膜トランジスタへ「オン」の信号を提供することに用いられ、データライン１２は画素電極４へデータ信号を提供することに用いられ、共通電極ライン１３は画素電極４と蓄積コンデンサを構成することに用いられる。ここで、共通電極ライン１３は画素領域内に形成され、蓄積コンデンサが共通電極ラインに位置する（Ｃｓ ｏｎ Ｃｏｍｍｏｎ）構造であり、共通電極ライン１３と画素電極４の間に第１絶縁層３が挟まれて配置されている。
【００１０】
さらに具体的には、本実施例のＴＦＴ−ＬＣＤアレイ基板は、基板１に形成されたゲート電極２と、ゲートライン１１と、共通電極ライン１３とを備え、ゲート電極２とゲートライン１１とは接続し、共通電極ライン１３は隣接する２本のゲートライン１１の間に位置し、ゲートライン１１と平行する。第１絶縁層３は、ゲート電極２と、ゲートライン１１と、共通電極ライン１３とに形成され、且つ基板１の全体を覆う。画素電極４は第１絶縁層３に形成される。第２絶縁層５は画素電極４に形成され、且つ基板１の全体を覆う。第２絶縁層５に絶縁層ビアーホール１４が設けられている。前記絶縁層ビアーホール１４は、画素電極４のゲート電極２に近い周縁に位置し、画素電極４を露出する。活性層（半導体層６とドープ半導体層７）は第２絶縁層５に形成され、且つゲート電極の上方に位置する。ソース電極８の一端は活性層に形成され、他端はデータライン１２に接続し、ドレイン電極９の一端は活性層に形成され、他端は絶縁層ビアーホール１４を介して画素電極４に接続する。ソース電極８とドレイン電極９との間にＴＦＴチャネル領域が形成される。ＴＦＴチャネル領域のドープ半導体層７は完全にエッチングされ、半導体層６は厚さ方向の一部がエッチングされ、それによってＴＦＴチャネル領域の半導体層６は露出される。ＴＦＴチャネル領域で露出された半導体層６に対して酸化処理を行い、露出された半導体層６の表面に酸化層（例えば酸化シリコン）を形成し、ＴＦＴチャネル領域を保護することができる。酸化処理のＲＦパワーは５ＫＷ〜１３ＫＷであり、気圧は１００ｍＴ〜５００ｍＴであり、酸素の流量は１０００ｓｃｃｍ〜４０００ｓｃｃｍである。
【００１１】
本実施例の技術案から分かるように、蓄積コンデンサの１つの電極板である共通電極ラインは第１絶縁層の下に形成され、蓄積コンデンサのもう１つの電極板である画素電極は第１絶縁層の上に形成されるため、蓄積コンデンサの２つの電極板の間の距離は第１絶縁層の厚さしかない。また、ドレイン電極は画素電極の上方に位置し、両者は絶縁層ビアーホールを介して接続する。第１絶縁層の堆積について、高速堆積法を採用でき、それによって生産効率を向上できる。第２絶縁層の堆積について、低速堆積法を採用でき、それによって絶縁層の表面は滑らかで、膜表面の質がよい。表面の質がよい絶縁層は、その上に形成された半導体層とよく整合でき、キャリヤーの転送に寄与するため、ＴＦＴの特性を向上できる。
【００１２】
図４〜図１３はＴＦＴ−ＬＣＤアレイ基板の第１実施例の製造過程の概略図である。以下の説明において、本願に記載のパターンニング工程は、ホトレジストの塗布、マスキング、露光、エッチングなどの工程を備える。ホトレジストについては、ポジティブホトレジストを例とする。
【００１３】
図４は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例において第１回のパターンニング工程を経た後の平面図である。図面４において、一つの画素ユニットの構造が示されている。図５は図４のＡ２−Ａ２方向の断面図である。まず、磁気制御スパッタリング法、或いは熱蒸着法により、基板１（ガラス基板或いは石英基板）に厚さが５００Å〜４０００Åであるゲート金属薄膜を堆積する。ゲート金属薄膜については、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕなどの金属或いは合金を採用してもよく、多層金属薄膜から構成された複合薄膜を採用してもよい。図４、５に示すように、普通のマスク（シングルトーンマスクとも言う）で第１回のパターンニング工程によってゲート電極２と、ゲート１１と、共通電極ライン１３とのパターンが含まれたパターンを形成する。
【００１４】
図６はＴＦＴ−ＬＣＤアレイ基板の第１実施例において第２回のパターンニング工程を経た後の平面図である。図６において、一つの画素ユニットの構造が示されている。図７は図６のＡ３−Ａ３方向の断面図である。上記構造のパターンを完成した基板に、プラズマ強化化学気相蒸着法（ＰＥＣＶＤと略称）により、厚さが２０００Å〜５０００Åである第１絶縁層３を堆積する。その後、磁気制御スパッタリング法、或いは熱蒸着法により、厚さが３００Å〜６００Åである透明導電薄膜を堆積する。第１絶縁層については、酸化物、窒化物、或いは窒酸化物を採用してよく、対応する反応ガスはＳｉＨ４と、ＮＨ３と、Ｎ２との混合ガス、或いはＳｉＨ２Ｃｌ２と、ＮＨ３と、Ｎ２との混合ガスであってよい。透明導電薄膜の材料について、ＩＴＯ、ＩＺＯ、或いはアルミニウム亜鉛酸化物などであってもよい。ほかの透明金属又は透明金属酸化物を採用してもよい。図６、７に示すように、普通のマスクで、第２回のパターンニング工程によって画素領域内に画素電極４のパターンが含まれたパターンを形成する。この工程において、第１絶縁層の堆積は高速堆積法を採用し、それによって生産効率を向上できる。通常、ＲＦパワーとシランの流量を向上させることによって堆積スピードを上げることができるが、堆積された薄膜の質は悪く、均一性が悪い。本実施例において、高速堆積のＲＦパワーは４５００Ｗ〜７０００Ｗであり、シランの流量は９００ｓｃｃｍ〜１６００ｓｃｃｍである。
【００１５】
図８は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例において第３回のパターンニング工程を経た後の平面図である。図面８において、一つの画素ユニットの構造が示されている。図９は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程において露光・現像した後のＡ４−Ａ４方向の断面図である。上記構造のパターンを完成した基板に、ＰＥＣＶＤ法により、厚さが１０００Å〜２０００Åである第２絶縁層５と、厚さが１０００Å〜３０００Åである半導体薄膜２１と、厚さが５００Å〜１０００Åであるドープ半導体薄膜２２とを順次堆積する。第２絶縁層５について、酸化物、窒化物、或いは窒酸化物を採用してよく、対応する反応ガスはＳｉＨ４と、ＮＨ３と、Ｎ２との混合ガス、或いはＳｉＨ２Ｃｌ２と、ＮＨ３と、Ｎ２との混合ガスであってよい。半導体薄膜２１を製造するための反応ガスはＳｉＨ４と、Ｈ２との混合ガス、或いはＳｉＨ２Ｃｌ２と、Ｈ２との混合ガスであってよい。ドープ半導体薄膜２２を製造するための反応ガスはＳｉＨ４と、ＰＨ３と、Ｈ２との混合ガス、或いはＳｉＨ２Ｃｌ２と、ＰＨ３と、Ｈ２との混合ガスであってよい。その後、ドープ半導体薄膜２２にホトレジスト３０を塗布し、ハーフトーンマスク或いはグレートーンマスクによって露光し、ホトレジストを完全露光領域Ａと、未露光領域Ｂと、半露光領域Ｃとに形成する。未露光領域Ｂは、活性層のパターンが位置する領域に対応し、完全露光領域Ａは、絶縁層ビアーホールのパターンが位置する領域に対応し、半露光領域Ｃは、活性層のパターン及び絶縁層ビアーホールのパターン以外の領域に対応する。図９に示すように、露光されたホトレジストに対して現像処理を行った後、未露光領域Ｂのホトレジストの厚さには変化がなく、ホトレジスト完全保留領域を形成し、完全露光領域Ａのホトレジストは完全に除去され、ホトレジスト完全除去領域を形成し、半露光領域Ｃのホトレジストの厚さは半分薄くなり、ホトレジスト半保留領域を形成する。この工程において、第２絶縁層の堆積について、低速堆積法が採用され、絶縁層の表面は滑らかで、均一性がよく、膜表面の質がよい。そのため、表面の質がよい第２絶縁層は、その上に形成された半導体薄膜とよく整合でき、キャリヤーの転送に寄与する。この低速堆積のＲＦパワーは２５００Ｗ〜４０００Ｗであり、シランの流量は５００ｓｃｃｍ〜８００ｓｃｃｍである。
【００１６】
図１０は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程において第１回のエッチング工程を経た後のＡ４−Ａ４方向の断面図である。図１０に示すように、第１回のエッチング工程により、完全露光領域Ａのドープ半導体薄膜２２と、半導体薄膜２１と、第２絶縁層５とを完全にエッチングし、絶縁層ビアーホール１４のパターンを形成する。絶縁層ビアーホール１４は画素電極４のゲート電極２に近い周縁に位置し、その内で画素電極４を露出する。
【００１７】
図１１は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程においてアッシング工程を経た後のＡ４−Ａ４方向の断面図である。図１１に示すように、アッシング工程により、半露光領域Ｃのホトレジストを除去し、当該領域のドープ半導体薄膜２２を露出する。未露光領域Ｂのホトレジストの厚さは半露光領域Ｃのホトレジストの厚さよりも厚いため、アッシング工程を経た後、ある程度厚さのホトレジスト３０が依然として未露光領域Ｂを覆っている。
【００１８】
図１２は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程において第２回のエッチング工程を経た後のＡ４−Ａ４方向の断面図である。図１２に示すように、第２回のエッチング工程により、半露光領域Ｃのドープ半導体薄膜と、半導体薄膜とを完全にエッチングし、活性層のパターンを形成する。活性層のパターンはゲート電極２の上方に位置し、半導体層６と、ドープ半導体層７とを含んでいる。
【００１９】
図１３は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程を経た後のＡ４−Ａ４方向の断面図である。図８と図１３に示すように、残りのホトレジストを剥離し、本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１実施例の第３回のパターンニング工程を完成する。
【００２０】
上記構造のパターンを完成した基板に、磁気制御スパッタリング法、或いは熱蒸着法により、厚さが２０００Å〜３０００Åであるソース・ドレイン金属薄膜を堆積する。ソース・ドレイン金属薄膜については、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕなどの金属或いは合金を採用してもよく、多層金属薄膜から構成された複合薄膜を採用してもよい。図１〜３に示すように、普通のマスクで第４回のパターンニング工程により、ソース・ドレイン金属薄膜に対してパターンニングを行い、データライン１２と、ソース電極８と、ドレイン電極９と、ＴＦＴチャネル領域とのパターンを形成する。ソース電極８の一端は活性層に形成され、他端はデータライン１２に接続し、ドレイン電極９の一端は活性層に形成され、他端は絶縁層ビアーホール１４を介して画素電極４に接続する。ソース電極８とドレイン電極９との間にＴＦＴチャネル領域が形成される。ＴＦＴチャネル領域のドープ半導体層７は完全にエッチングされ、半導体層６は厚さ方向の一部をエッチングされ、それによって当該領域の半導体層６は露出される。ＴＦＴチャネル領域の半導体層６に対して酸化処理を行い、露出された半導体層６の表面に酸化層（例えば酸化シリコン）を形成することができる。当該酸化層はＴＦＴチャネル領域を保護する役割を果たせる。酸化処理のＲＦパワーは５ＫＷ〜１３ＫＷであり、気圧は１００ｍＴ〜５００ｍＴであり、酸素の流量は１０００ｓｃｃｍ〜４０００ｓｃｃｍである。
【００２１】
以上説明した４回のパターンニング工程は、本実施例に係るＴＦＴ−ＬＣＤアレイ基板の製造を実現する一つの方法であり、実際に適用するとき、パターンニング工程の回数を増やしたり、減らしたりすることができる。又は、異なる材料或いは材料の組み合わせを選択しても本発明を実現できる。例えば、本実施例のＴＦＴ−ＬＣＤアレイ基板の第３回のパターンニング工程の代わりに２回のパターンニング工程で完成することができる。当該２回のパターンニング工程において、普通のマスクでパターンニング工程によって活性層のパターンを形成し、その後、普通のマスクでもう１回のパターンニング工程によって絶縁層ビアーホールのパターンを形成する。
【００２２】
図１４は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第２実施例の平面図である。図面１４において、一つの画素ユニットの構造が示されている。図１５は図１４のＡ５−Ａ５方向の断面図であり、図１６は図１４のＣ−Ｃ方向の断面図である。図１４〜１６に示すように、本実施例のＴＦＴ−ＬＣＤアレイ基板は、蓄積コンデンサがゲートラインに位置する（Ｃｓ ｏｎ Ｇａｔｅ）構造であり、その主体構造は前記第１実施例の基板の構造と同じであり、基板１に形成されたゲートライン１１と、データライン１２と、画素電極４と、薄膜トランジスタとを備え、画素電極４はゲートライン１１と共に蓄積コンデンサを構成し、ゲートライン１１と画素電極４との間に第１絶縁層３しか挟んで配置されていない。具体的に、本発明に係るＴＦＴ−ＬＣＤアレイ基板は、基板１に形成されたゲート電極２と、ゲートライン１１とを備え、ゲート電極２とゲートライン１１とは接続する。第１絶縁層３は、ゲート電極２と、ゲートライン１１とに形成され、且つ基板１の全体を覆う。画素電極４は第１絶縁層３に形成され、少なくとも片側の周縁がゲートライン１１の上方を覆う。第２絶縁層５は画素電極４に形成され、且つ基板１の全体を覆う。第２絶縁層５に絶縁層ビアーホール１４が設けられている。前記絶縁層ビアーホール１４は画素電極４のゲート電極２に近い周縁に位置する。活性層（半導体層６とドープ半導体層７）は第２絶縁層５に形成され、且つゲート電極２の上方に位置する。ソース電極８の一端は活性層に形成され、他端はデータライン１２に接続し、ドレイン電極９の一端は活性層に形成され、他端は絶縁層ビアーホール１４を介して画素電極４に接続し、ソース電極８とドレイン電極９の間にＴＦＴチャネル領域が形成される。ＴＦＴチャネル領域のドープ半導体層７は完全にエッチングされ、半導体層６は厚さ方向の一部がエッチングされ、それによってＴＦＴチャネル領域の半導体層６を露出する。更に、ＴＦＴチャネル領域の半導体層６に対して酸化処理を行い、露出された半導体層６の表面に酸化層を形成し、ＴＦＴチャネル領域を保護することができる。
【００２３】
本実施例のＴＦＴ−ＬＣＤアレイ基板の製造過程は上記第１実施例とほぼ同じであり、異なるところは、本実施例の第１回パターンニング工程において、ゲート電極２とゲートライン１１のパターンが含まれたパターンを形成し、第２回パターンニング工程によって形成された画素電極４は一部のゲートライン１１を覆うことにある。ここで、同じ内容の説明を省略する。
【００２４】
実際の適用において、本発明は、一部がゲートラインに位置し、他の部分が共通電極ラインに位置する蓄積コンデンサの構造を形成してもよい。即ち、上記第１実施例と第２実施例とを組み合せて組み合せ構造を形成し、画素領域内に共通電極ラインを配置すると共に、画素電極に一部のゲートラインを覆わせる。
【００２５】
本発明の上記実施例において、ＴＦＴ−ＬＣＤアレイ基板が提供された。２層の絶縁層を配置し、画素電極をこの２層の絶縁層の間に配置することにより、画素電極は、共通電極ライン或いはゲートラインと共に蓄積コンデンサを構成する場合に、蓄積コンデンサの２つの電極板間の距離は第１絶縁層の厚さしかない。２つの電極板間にゲート絶縁層とパッシべーション層とを挟んで配置する従来の蓄積コンデンサの構造と比べ、本発明の蓄積コンデンサの２つの電極板間の距離は大いに減縮され、単位面積の蓄積容量がの大きくした。更に、本発明は２層絶縁層の構造を採用するため、絶縁層と半導体層の間に形成された界面を改善でき、ＴＦＴの特性を向上できる。本発明の第１絶縁層の蓄積について、高速蓄積法が採用され、生産効率は向上したが、高速に蓄積された絶縁層の表面は粗く、界面の状態は悪く、その上に堆積された半導体層とよく整合できない。それに対して、本発明は低速堆積法により、相対的に薄い第２絶縁層を形成する。低速に堆積された絶縁層の表面は滑らかであり、均一性がよく、膜表面の質がよいため、生産効率を影響しない前提に、絶縁層の表面の質が向上し、その上の半導体層とよく整合でき、キャリヤーの転送に寄与し、薄膜トランジスタの電気学特性を向上させた。
【００２６】
ＴＦＴ−ＬＣＤが作動するときに、ソース電極とゲート電極との間に、ドレイン電極とゲート電極との間に、寄生コンデンサが存在するため、画素電極の充電が終わる瞬間にキックバック電圧ΔＶｐが生じる。このキックバック電圧ΔＶｐは、下記の式により表される。
【００２７】
【数１】
【００２８】
但し、Ｖｇｈはゲート電極の「オン」電圧で、Ｖｇｌはゲート電極の「オフ」電圧で、Ｃｌｃは液晶コンデンサで、Ｃｇｓは寄生コンデンサで、Ｃｓは蓄積コンデンサである。研究によって分かるように、キックバック電圧ΔＶｐの存在によって画素電極の極性は変更され、そして、正、負極性の電圧差は一致しないようになり、表示画面のフリッカ（ｆｌｉｃｋｅｒ）現象が現れ、表示の質は大きく影響される。そのため、設計上、生じるキックバック電圧ΔＶｐをなるべく小さくすることが要求される。本発明において、単位面積の蓄積容量の大きさは増大したため、蓄積容量の残量は十分に保証され、キックバック電圧ΔＶｐを効果的に減少し、表示の質を向上させた。
【００２９】
本発明に係るＴＦＴ−ＬＣＤアレイ基板の製造方法の実施例は以下のステップを備えることができる。
【００３０】
ステップ１：基板にゲート金属薄膜を堆積し、パターンニング工程によってゲートラインとゲート電極とのパターンが含まれたパターンを形成する。
【００３１】
ステップ２：ステップ１を完成した基板に、第１絶縁層と透明導電薄膜を堆積し、パターンニング工程によって画素電極のパターンが含まれたパターンを形成する。
【００３２】
ステップ３：ステップ２を完成した基板に、第２絶縁層と、半導体薄膜と、ドープ半導体薄膜とを堆積し、パターンニング工程によって活性層と、前記画素電極の上方に位置する絶縁層ビアーホールとのパターンが含まれたパターンを形成する。
【００３３】
ステップ４：ステップ３を完成した基板に、ソース・ドレイン金属薄膜を堆積し、パターンニング工程によってデータラインと、ソース電極と、前記絶縁層ビアーホールを介して画素電極に接続するドレイン電極と、そのドープ半導体層が完全にエッチングされたＴＦＴチャネル領域とのパターンが含まれたパターンを形成する。
【００３４】
当該実施例のステップ４において、更にＴＦＴチャネル領域の半導体層に対して酸化処理を行い、露出された半導体層の表面に酸化層を形成することもできる。
【００３５】
当該実施例において、第１絶縁層と第２絶縁層が形成され、且つ画素電極が第１絶縁層と第２絶縁層の間に形成されたため、画素電極は、共通電極ライン或いはゲートラインと共に蓄積コンデンサを構成する場合に、蓄積コンデンサの２つの電極板間の距離は第１絶縁層の厚さしかなく、蓄積コンデンサの２つの電極板間の距離は大いに減縮され、単位面積の蓄積容量の大きさが増大した。更に、本発明は２層絶縁層の構造を採用するため、絶縁層と半導体層の間に形成された界面を改善でき、ＴＦＴの特性を向上できる。
【００３６】
本発明に係るＴＦＴ−ＬＣＤアレイ基板の製造方法の第１例示は以下のステップを備える。
【００３７】
ステップ１１：基板にゲート金属薄膜を堆積し、パターンニング工程によってゲートラインと、ゲート電極と、共通電極ラインとのパターンが含まれたパターンを形成する。
【００３８】
ステップ１２：ステップ１１を完成した基板に、第１絶縁層と透明導電薄膜を堆積し、パターンニング工程によって画素電極のパターンが含まれたパターンを形成する。
【００３９】
ステップ１３：プラズマ強化化学気相蒸着法により、第２絶縁層と、半導体薄膜と、ドープ半導体薄膜とを順次堆積する。その後、前記ドープ半導体薄膜にホトレジストを塗布する。
【００４０】
ステップ１４：ハーフトーンマスク、或いはグレートーンマスクによって露光し、ホトレジストを、活性層のパターンが位置する領域に対応するホトレジスト完全保留領域と、絶縁層ビアーホールのパターンが位置する領域に対応するホトレジスト完全除去領域と、活性層のパターン及び絶縁層ビアーホールのパターン以外の領域に対応するホトレジスト半保留領域と、に形成する。現像処理を行った後、ホトレジスト完全保留領域のホトレジストの厚さは変化がなく、ホトレジスト完全除去領域のホトレジストは完全に除去され、ホトレジスト半保留領域のホトレジストは薄くなる。
【００４１】
ステップ１５：第１回のエッチング工程により、ホトレジスト完全除去領域のドープ半導体薄膜と、半導体薄膜と、第２絶縁層とを完全にエッチングし、画素電極のゲート電極に近い周縁に位置し、その中で画素電極が露出された絶縁層ビアーホールのパターンを形成する。
【００４２】
ステップ１６：アッシング工程により、ホトレジスト半保留領域のホトレジストを除去し、当該領域のドープ半導体薄膜を露出する。
【００４３】
ステップ１７：第２回のエッチング工程により、ホトレジスト半保留領域のドープ半導体層と半導体薄膜をエッチングし、活性層のパターンを形成し、残りのホトレジストを剥離する。
【００４４】
ステップ１８：磁気制御スパッタリング法、或いは熱蒸着法により、ステップ１７を完成した基板にソース・ドレイン金属薄膜を堆積する。
【００４５】
ステップ１９：普通のマスクでパターンニング工程によってソース・ドレイン金属薄膜に対してパターニングを行い、データラインと、その一端は活性層に位置し、他端はデータラインに接続するソース電極と、その一端は活性層に位置し、他端は絶縁層ビアーホールを介して画素電極に接続するドレイン電極と、ＴＦＴチャネル領域とのパターンを形成し、ソース電極とドレイン電極の間におけるＴＦＴチャネル領域のドープ半導体層は完全にエッチングされ、半導体層は厚さ方向の一部がエッチングされ、それによってＴＦＴチャネル領域の半導体層を露出する。
【００４６】
前記ＴＦＴチャネル領域の半導体層に対して酸化処理を行い、露出された半導体層の表面に酸化層を形成することができる。
【００４７】
本例示で製造するＴＦＴ−ＬＣＤアレイ基板は、蓄積コンデンサが共通電極ラインに位置する（Ｃｓ ｏｎ Ｃｏｍｍｏｎ）構造であり、その製造過程については、上記図１〜１３に示す技術案で詳細に紹介されたため、ここでその説明を省略する。
【００４８】
本発明に係るＴＦＴ−ＬＣＤアレイ基板の製造方法の第２例示は以下のステップを備える。
【００４９】
ステップ２１：基板にゲート金属薄膜を堆積し、パターンニング工程によってゲートラインと、ゲート電極とのパターンが含まれたパターンを形成する。
【００５０】
ステップ２２：ステップ２１を完成した基板に、第１絶縁層と、透明導電薄膜とを順次堆積し、パターンニング工程により、一部のゲートラインを覆う画素電極のパターンが含まれたパターンを形成する。
【００５１】
ステップ２３：プラズマ強化化学気相蒸着法により、第２絶縁層と、半導体薄膜と、ドープ半導体薄膜とを順次堆積する。その後、ドープ半導体薄膜にホトレジストを塗布する。
【００５２】
ステップ２４：ハーフトーンマスク、或いはグレートーンマスクによって露光し、ホトレジストを、活性層のパターンが位置する領域に対応するホトレジスト完全保留領域と、絶縁層ビアーホールのパターンが位置する領域に対応するホトレジスト完全除去領域と、活性層のパターン及び絶縁層ビアーホールのパターン以外の領域に対応するホトレジスト半保留領域と、に形成する。現像処理を行った後、ホトレジスト完全保留領域のホトレジストの厚さは変化がなく、ホトレジスト完全除去領域のホトレジストは完全に除去され、ホトレジスト半保留領域のホトレジストは薄くなる。
【００５３】
ステップ２５：第１回のエッチング工程により、ホトレジスト完全除去領域のドープ半導体薄膜と、半導体薄膜と、第２絶縁層とを完全にエッチングし、画素電極のゲート電極に近い周縁に位置し、その中で画素電極が露出された絶縁層ビアーホールのパターンを形成する。
【００５４】
ステップ２６：アッシング工程により、ホトレジスト半保留領域のホトレジストを除去し、当該領域のドープ半導体薄膜を露出する。
【００５５】
ステップ２７：第２回のエッチング工程により、ホトレジスト半保留領域のドープ半導体薄膜と半導体薄膜を完全にエッチングし、活性層のパターンを形成し、残りのホトレジストを剥離する。
【００５６】
ステップ２８：磁気制御スパッタリング法、或いは熱蒸着法により、ステップ２７を完成した基板にソース・ドレイン金属薄膜を堆積する。
【００５７】
ステップ２９：普通のマスクでパターンニング工程によってソース・ドレイン金属薄膜に対してパターニングを行い、データラインと、その一端は活性層に位置し、他端はデータラインに接続するソース電極と、その一端は活性層に位置し、他端は絶縁層ビアーホールを介して画素電極に接続するドレイン電極と、ＴＦＴチャネル領域とのパターンを形成する。ソース電極とドレイン電極との間におけるＴＦＴチャネル領域のドープ半導体層は完全にエッチングされ、半導体層は厚さ方向の一部がエッチングされ、それによってＴＦＴチャネル領域の半導体層を露出する。前記ＴＦＴチャネル領域の半導体層に対して酸化処理を行い、露出された半導体層の表面に酸化層を形成する。
【００５８】
本例示で製造するＴＦＴ−ＬＣＤアレイ基板は、蓄積コンデンサがゲートラインに位置する（Ｃｓ ｏｎ Ｇａｔｅ）構造であり、その製造過程は上記第１実施例とほぼ同じであり、異なるところは、本実施例のステップ２１において、ゲート電極とゲートラインのパターンが含まれたパターンを形成し、ステップ２２において、形成された画素電極は一部のゲートラインを覆うことにある。
【００５９】
上記技術案において、酸化処理のＲＦパワーは５ＫＷ〜１３ＫＷであり、気圧は１００ｍＴ〜５００ｍＴであり、酸素の流量は１０００ｓｃｃｍ〜４０００ｓｃｃｍである。第１絶縁層の堆積について、高速堆積法が採用され、それによって生産効率を向上できる。第２絶縁層の堆積について、低速堆積法が採用され、それによって絶縁層の表面は滑らかで、膜表面の質がよい。表面の質がよい絶縁層は、その上に形成された半導体層とよく整合でき、キャリヤーの転送に寄与するため、薄膜トランジスタの電気学特性を向上できる。
【００６０】
実際の適用において、本発明は、一部がゲートラインに位置し、他の部分が共通電極ラインに位置する蓄積コンデンサの構造を形成してもよい。即ち、上記第１実施例と第２実施例とを組み合せて組み合せ構造を形成し、ステップ１において、共通電極ラインを形成し、更にステップ２において、形成された画素電極に一部のゲートラインを覆わせる。
【００６１】
上記実施例は本発明の技術案を説明するものであり、限定するものではない。最良な実施形態を参照して本発明を詳細に説明したが、当業者は、その精神を逸脱しない範囲内において本発明の技術案を修正し、或いは均等な変更をすることができると理解すべきである。
【符号の説明】
【００６２】
１ 基板
２ ゲート電極
３ 第１絶縁層
４ 画素電極
５ 第２絶縁層
６ 半導体層
７ ドープ半導体層
８ ソース電極
９ ドレイン電極
１１ ゲートライン
１２ データライン
１３ 共通電極ライン
１４ 絶縁層ビアーホール
２１ 半導体薄膜
２２ ドープ半導体薄膜
３０ ホトレジスト
【特許請求の範囲】
【請求項１】
基板に形成されたゲートラインと、データラインとを備えるＴＦＴ−ＬＣＤアレイ基板であって、
前記ゲートラインとデータラインとは交差して画素領域を画成し、前記画素領域内に画素電極と薄膜トランジスタが形成され、前記ゲートラインとデータラインとの間に第１絶縁層と第２絶縁層が形成され、前記画素電極は前記第１絶縁層と第２絶縁層との間に配置されることを特徴とするＴＦＴ−ＬＣＤアレイ基板。
【請求項２】
前記第１絶縁層は前記ゲートラインと前記薄膜トランジスタのゲート電極に形成され、前記画素電極は前記第１絶縁層に形成され、前記第２絶縁層は前記画素電極と前記第１絶縁層に形成され、前記第２絶縁層において、前記画素電極に絶縁層ビアーホールが形成され、活性層が第２絶縁層に形成され、且つ前記ゲート電極の上方に位置し、薄膜トランジスタのソース電極の一端は前記活性層に位置し、他端はデータラインに接続し、薄膜トランジスタのドレイン電極の一端は前記活性層に位置し、他端は前記絶縁層ビアーホールを介して画素電極に接続し、前記ソース電極とドレイン電極との間にＴＦＴチャネル領域が形成されることを特徴とする請求項１に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項３】
前記活性層は堆積された半導体層とドープ半導体層を備え、前記ＴＦＴチャネル領域において、前記ドープ半導体層は完全にエッチングされ、前記半導体層の厚さ方向の一部がエッチングされることにより、ＴＦＴチャネル領域の半導体層を露出させることを特徴とする請求項２に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項４】
前記ＴＦＴチャネル領域において、前記ドープ半導体層を介して露出された半導体層の表面に、酸化処理によって形成された酸化層があることを特徴とする請求項３に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項５】
前記画素領域内に、前記画素電極と重なって蓄積コンデンサを構成する共通電極ラインが更に形成されたことを特徴とする請求項１〜４のいずれか一項に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項６】
前記画素電極は前記ゲートラインの一部を覆うことを特徴とする請求項１〜５のいずれか一項に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項７】
ＴＦＴ−ＬＣＤアレイ基板の製造方法であって、
基板にゲート金属薄膜を堆積し、パターンニング工程によってゲートラインとゲート電極とのパターンが含まれたパターンを形成するステップと、
第１絶縁層と、透明導電薄膜とを順次堆積し、パターンニング工程によって画素電極のパターンが含まれたパターンを形成するステップと、
第２絶縁層と、半導体層と、ドープ半導体層とを順次堆積し、パターンニング工程によって活性層と、前記画素電極の上方の第２絶縁層に位置する絶縁層ビアーホールとのパターンが含まれたパターンを形成するステップと、
ソース・ドレイン金属薄膜を堆積し、パターンニング工程によってデータラインと、ソース電極と、前記絶縁層ビアーホールを介して画素電極に接続するドレイン電極と、そのドープ半導体層が完全にエッチングされることにより、その下の前記半導体層が露出されるＴＦＴチャネル領域とのパターンが含まれたパターンを形成するステップと、を備えることを特徴とするＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項８】
活性層と、絶縁層ビアーホールとのパターンが含まれたパターンを形成するステップは、
プラズマ強化化学気相蒸着法により、第２絶縁層と、半導体層と、ドープ半導体層とを順次堆積するステップと、
前記ドープ半導体層にホトレジストを塗布するステップと、
ハーフトーンマスク、或いはグレートーンマスクによって露光し、前記ホトレジストを、活性層のパターンが位置する領域に対応するホトレジスト完全保留領域と、絶縁層ビアーホールのパターンが位置する領域に対応するホトレジスト完全除去領域と、活性層のパターン及び絶縁層ビアーホールのパターン以外の領域に対応するホトレジスト半保留領域とに形成し、露光された前記ホトレジストに対して現像処理を行った後、前記ホトレジスト完全保留領域のホトレジストの厚さには変化がなく、前記ホトレジスト完全除去領域のホトレジストは完全に除去され、前記ホトレジスト半保留領域のホトレジストは薄くなるステップと、
第１回のエッチング工程により、前記ホトレジスト完全除去領域のドープ半導体層と、半導体層と、第２絶縁層とを完全にエッチングにより除去し、その中で前記画素電極が露出された前記絶縁層ビアーホールのパターンを形成するステップと、
アッシング工程により、前記ホトレジスト半保留領域のホトレジストを除去し、前記ドープ半導体層を露出するステップと、
第２回のエッチング工程により、前記ホトレジスト半保留領域のドープ半導体層と半導体層を完全にエッチングにより除去し、活性層のパターンを形成するステップと、
残りのホトレジストを剥離するステップと、を備えることを特徴とする請求項７に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項９】
データラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域とのパターンが含まれたパターンを形成するステップは、
磁気制御スパッタリング法、或いは熱蒸着法により、ソース・ドレイン金属層を堆積するステップと、
普通のマスクでパターンニング工程によってソース・ドレイン金属層に対してパターニングを行い、データラインと、その一端は活性層に位置し、他端はデータラインに接続するソース電極と、その一端は活性層に位置し、他端は絶縁層ビアーホールを介して画素電極に接続するドレイン電極と、ＴＦＴチャネル領域とのパターンを形成するステップと、を備え、
ソース電極とドレイン電極との間におけるＴＦＴチャネル領域のドープ半導体層は完全にエッチングされ、半導体層は厚さ方向の一部がエッチングされることによってＴＦＴチャネル領域の半導体層を露出させることを特徴とする請求項７に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１０】
前記ＴＦＴチャネル領域の露出された半導体層に対して酸化処理を行い、前記ドープ半導体層を介して露出された半導体層の表面に酸化層を形成することを特徴とする請求項７〜９のいずれか一項に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１１】
前記酸化処理のＲＦパワーは５ＫＷ〜１３ＫＷであり、気圧は１００ｍＴ〜５００ｍＴであり、酸素の流量は１０００ｓｃｃｍ〜４０００ｓｃｃｍであることを特徴とする請求項１０に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１２】
前記第１絶縁層は高速堆積法によって堆積され、前記第２絶縁層は低速堆積法によって堆積されることを特徴とする請求項７〜９のいずれか一項に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１３】
前記高速堆積のＲＦパワーは４５００Ｗ〜７０００Ｗであり、シランの流量は９００ｓｃｃｍ〜１６００ｓｃｃｍであり、且つ前記低速堆積のＲＦパワーは２５００Ｗ〜４０００Ｗであり、シランの流量は５００ｓｃｃｍ〜８００ｓｃｃｍであることを特徴とする請求項１２に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１４】
ゲートラインと、ゲート電極とのパターンが含まれたパターンが形成されるとともに、ゲートラインと平行して延伸する共通電極ラインも形成され、この共通電極ラインは、その後に形成される画素電極と重なることを特徴とする請求項７に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１５】
前記画素電極は前記ゲートラインの一部を覆うことを特徴とする請求項７〜９、或いは請求項１４のいずれか一項に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１】
基板に形成されたゲートラインと、データラインとを備えるＴＦＴ−ＬＣＤアレイ基板であって、
前記ゲートラインとデータラインとは交差して画素領域を画成し、前記画素領域内に画素電極と薄膜トランジスタが形成され、前記ゲートラインとデータラインとの間に第１絶縁層と第２絶縁層が形成され、前記画素電極は前記第１絶縁層と第２絶縁層との間に配置されることを特徴とするＴＦＴ−ＬＣＤアレイ基板。
【請求項２】
前記第１絶縁層は前記ゲートラインと前記薄膜トランジスタのゲート電極に形成され、前記画素電極は前記第１絶縁層に形成され、前記第２絶縁層は前記画素電極と前記第１絶縁層に形成され、前記第２絶縁層において、前記画素電極に絶縁層ビアーホールが形成され、活性層が第２絶縁層に形成され、且つ前記ゲート電極の上方に位置し、薄膜トランジスタのソース電極の一端は前記活性層に位置し、他端はデータラインに接続し、薄膜トランジスタのドレイン電極の一端は前記活性層に位置し、他端は前記絶縁層ビアーホールを介して画素電極に接続し、前記ソース電極とドレイン電極との間にＴＦＴチャネル領域が形成されることを特徴とする請求項１に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項３】
前記活性層は堆積された半導体層とドープ半導体層を備え、前記ＴＦＴチャネル領域において、前記ドープ半導体層は完全にエッチングされ、前記半導体層の厚さ方向の一部がエッチングされることにより、ＴＦＴチャネル領域の半導体層を露出させることを特徴とする請求項２に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項４】
前記ＴＦＴチャネル領域において、前記ドープ半導体層を介して露出された半導体層の表面に、酸化処理によって形成された酸化層があることを特徴とする請求項３に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項５】
前記画素領域内に、前記画素電極と重なって蓄積コンデンサを構成する共通電極ラインが更に形成されたことを特徴とする請求項１〜４のいずれか一項に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項６】
前記画素電極は前記ゲートラインの一部を覆うことを特徴とする請求項１〜５のいずれか一項に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項７】
ＴＦＴ−ＬＣＤアレイ基板の製造方法であって、
基板にゲート金属薄膜を堆積し、パターンニング工程によってゲートラインとゲート電極とのパターンが含まれたパターンを形成するステップと、
第１絶縁層と、透明導電薄膜とを順次堆積し、パターンニング工程によって画素電極のパターンが含まれたパターンを形成するステップと、
第２絶縁層と、半導体層と、ドープ半導体層とを順次堆積し、パターンニング工程によって活性層と、前記画素電極の上方の第２絶縁層に位置する絶縁層ビアーホールとのパターンが含まれたパターンを形成するステップと、
ソース・ドレイン金属薄膜を堆積し、パターンニング工程によってデータラインと、ソース電極と、前記絶縁層ビアーホールを介して画素電極に接続するドレイン電極と、そのドープ半導体層が完全にエッチングされることにより、その下の前記半導体層が露出されるＴＦＴチャネル領域とのパターンが含まれたパターンを形成するステップと、を備えることを特徴とするＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項８】
活性層と、絶縁層ビアーホールとのパターンが含まれたパターンを形成するステップは、
プラズマ強化化学気相蒸着法により、第２絶縁層と、半導体層と、ドープ半導体層とを順次堆積するステップと、
前記ドープ半導体層にホトレジストを塗布するステップと、
ハーフトーンマスク、或いはグレートーンマスクによって露光し、前記ホトレジストを、活性層のパターンが位置する領域に対応するホトレジスト完全保留領域と、絶縁層ビアーホールのパターンが位置する領域に対応するホトレジスト完全除去領域と、活性層のパターン及び絶縁層ビアーホールのパターン以外の領域に対応するホトレジスト半保留領域とに形成し、露光された前記ホトレジストに対して現像処理を行った後、前記ホトレジスト完全保留領域のホトレジストの厚さには変化がなく、前記ホトレジスト完全除去領域のホトレジストは完全に除去され、前記ホトレジスト半保留領域のホトレジストは薄くなるステップと、
第１回のエッチング工程により、前記ホトレジスト完全除去領域のドープ半導体層と、半導体層と、第２絶縁層とを完全にエッチングにより除去し、その中で前記画素電極が露出された前記絶縁層ビアーホールのパターンを形成するステップと、
アッシング工程により、前記ホトレジスト半保留領域のホトレジストを除去し、前記ドープ半導体層を露出するステップと、
第２回のエッチング工程により、前記ホトレジスト半保留領域のドープ半導体層と半導体層を完全にエッチングにより除去し、活性層のパターンを形成するステップと、
残りのホトレジストを剥離するステップと、を備えることを特徴とする請求項７に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項９】
データラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域とのパターンが含まれたパターンを形成するステップは、
磁気制御スパッタリング法、或いは熱蒸着法により、ソース・ドレイン金属層を堆積するステップと、
普通のマスクでパターンニング工程によってソース・ドレイン金属層に対してパターニングを行い、データラインと、その一端は活性層に位置し、他端はデータラインに接続するソース電極と、その一端は活性層に位置し、他端は絶縁層ビアーホールを介して画素電極に接続するドレイン電極と、ＴＦＴチャネル領域とのパターンを形成するステップと、を備え、
ソース電極とドレイン電極との間におけるＴＦＴチャネル領域のドープ半導体層は完全にエッチングされ、半導体層は厚さ方向の一部がエッチングされることによってＴＦＴチャネル領域の半導体層を露出させることを特徴とする請求項７に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１０】
前記ＴＦＴチャネル領域の露出された半導体層に対して酸化処理を行い、前記ドープ半導体層を介して露出された半導体層の表面に酸化層を形成することを特徴とする請求項７〜９のいずれか一項に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１１】
前記酸化処理のＲＦパワーは５ＫＷ〜１３ＫＷであり、気圧は１００ｍＴ〜５００ｍＴであり、酸素の流量は１０００ｓｃｃｍ〜４０００ｓｃｃｍであることを特徴とする請求項１０に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１２】
前記第１絶縁層は高速堆積法によって堆積され、前記第２絶縁層は低速堆積法によって堆積されることを特徴とする請求項７〜９のいずれか一項に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１３】
前記高速堆積のＲＦパワーは４５００Ｗ〜７０００Ｗであり、シランの流量は９００ｓｃｃｍ〜１６００ｓｃｃｍであり、且つ前記低速堆積のＲＦパワーは２５００Ｗ〜４０００Ｗであり、シランの流量は５００ｓｃｃｍ〜８００ｓｃｃｍであることを特徴とする請求項１２に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１４】
ゲートラインと、ゲート電極とのパターンが含まれたパターンが形成されるとともに、ゲートラインと平行して延伸する共通電極ラインも形成され、この共通電極ラインは、その後に形成される画素電極と重なることを特徴とする請求項７に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１５】
前記画素電極は前記ゲートラインの一部を覆うことを特徴とする請求項７〜９、或いは請求項１４のいずれか一項に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−２０４６５６（Ｐ２０１０−２０４６５６Ａ）
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願番号】特願２０１０−３８６３５（Ｐ２０１０−３８６３５）
【出願日】平成２２年２月２４日（２０１０．２．２４）
【出願人】（５０７１３４３０１）北京京東方光電科技有限公司 (90)
【Ｆターム（参考）】
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願日】平成２２年２月２４日（２０１０．２．２４）
【出願人】（５０７１３４３０１）北京京東方光電科技有限公司 (90)
【Ｆターム（参考）】
[ Back to top ]