シングルゲートまたはマルチゲートフィールドプレート製造
【課題】誘電性材料に与えるダメージの少ない乾式または湿式エッチングプロセスを用いることなく、フィールドプレートされたデバイスを実現できるシングルゲートまたはマルチゲートフィールドプレートの製造方法を提供する。
【解決手段】電界効果トランジスタ１０は、ソースオーミックコンタクト１２と、ドレインオーミックコンタクト１４、ゲートコンタクト１６、および活性領域１８を含む。（１）デバイスの真性および外因性領域に誘電性材料を堆積または成長させ、（２）乾式または湿式エッチングプロセス、あるいはリフトオフプロセスで誘電性材料をパターニングし、（３）パターニングされた誘電性材料上にフィールドプレートを蒸着させるステップを包含する方法。
【解決手段】電界効果トランジスタ１０は、ソースオーミックコンタクト１２と、ドレインオーミックコンタクト１４、ゲートコンタクト１６、および活性領域１８を含む。（１）デバイスの真性および外因性領域に誘電性材料を堆積または成長させ、（２）乾式または湿式エッチングプロセス、あるいはリフトオフプロセスで誘電性材料をパターニングし、（３）パターニングされた誘電性材料上にフィールドプレートを蒸着させるステップを包含する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の参照）
本出願は、以下の同時係属中で、同一出願人による米国仮特許出願（シリアル番号第６
０／５０１，５５７号、題名「ＦＡＢＲＩＣＡＴＩＯＮ ＯＦ ＳＩＮＧＬＥ ＯＲ Ｍ
ＵＬＴＩＰＬＥ ＧＡＴＥ ＦＩＥＬＤ ＰＬＡＴＥＳ」、Ａｌｅｓｓａｎｄｒｏ Ｃｈ
ｉｎｉ、 Ｕｍｅｓｈ Ｋ． Ｍｉｓｈｒａ、 Ｐｒｉｍｉｔ Ｐａｒｉｋｈ、 および
、Ｙｉｆｅｎｇ Ｗｕによって、２００３年９月９日に出願、代理人整理番号第３０７９
４．１０５−ＵＳ−Ｐ１号）の米国法典第３５巻第１１９条（ｅ）項の利益を主張するも
のであり、その出願がここに援用される。
【０００２】
（連邦によるスポンサー研究および開発に関する声明）
本発明は、ＯＮＲ ＭＵＲＩプログラムによって与えられた助成金第Ｎ０００１４−０
１−１−０７６４号、および、ＡＦＯＳＲ ＭＵＲＩプログラムによって与えられた助成
金第Ｆ４９６２０−９９−１−０２９６号の下、政府支援により行われた。政府は、本発
明に関し、特定の権利を有する。
【０００３】
（本発明の分野）
本発明は、半導体デバイスに関し、特に、シングルゲートまたはマルチゲートフィール
ドプレートの製造に関する。
【背景技術】
【０００４】
（注：本出願は、カッコ内の参照番号（例えば、［ｘ］で、本明細書に示す様々な文献
を参照している。これら刊行物のリストは、参照番号順に並べ、「参考文献」と題する節
で、以下に列挙される。これら刊行物のそれぞれは、ここに援用される。）
半導体ベースの電界効果型トランジスタ（ＦＥＴ）において、動作中に、ゲート−ドレ
インのアクセス領域で、大きな電界が発生する。フィールドプレーティングは、高電界動
作下におけるデバイス性能向上と、表面トラッピング現象を緩和する周知の技術である［
１］、［２］。例えば、フィールドプレーティングは、高電界でデバイス動作中に起こる
有害な影響全て（絶縁破壊電圧、トラッピングの影響、信頼性）を緩和する効果的で、周
知の技術となっている。
【０００５】
フィールドプレーティングの基本的概念は、デバイス活性領域の縦方向空乏に依存する
もので、これにより、横方向の空乏領域に、より拡がりを持たせることができる。この結
果、ある与えられたバイアス電圧において、デバイス活性領域の電界がより低くなり、デ
バイスが高電界で動作しているときに常に生じる有害な影響全て（低い絶縁破壊電圧、ト
ラッピング現象、低い信頼性）を緩和できる。さらに、ゲート−ドレインアクセス領域に
位置するフィールドプレートは、デバイス活性領域の調節能力もあり、その結果、高い無
線周波数（ＲＦ）信号下での適切なデバイス動作を妨げる表面トラッピングの影響を減少
させる。
しかしながら、必要とされているのは、シングルゲートまたはマルチゲートフィールド
プレート製造の改善方法、および、シングルゲートまたはマルチゲートフィールドプレー
トを組み込んだ改善構造である。
【発明の概要】
【課題を解決するための手段】
【０００６】
（本発明の概要）
本発明の実施形態は、シングルゲートまたはマルチゲートフィールドプレート製造の改
善方法を提供する。本発明に基づく製造プロセスは、電界効果型トランジスタの表面に、
誘電性材料を堆積または成長させ、誘電性材料をエッチングし、および、メタルを蒸着さ
せる、連続的なステップを含む。本製造プロセスの利点は、誘電性材料の厚みを厳しく（
ｔｉｇｈｔ）制御できること、および、電界効果型トランジスタを形成する半導体材料に
ダメージを与えうる任意の乾式または湿式エッチングプロセスに、デバイス活性領域の表
面を、一切曝さないことを含む。さらに、デバイス表面に堆積された誘電性材料は、デバ
イスの真性領域から除去される必要はない。このため、乾式または湿式エッチングプロセ
スで生じるダメージを受けることなく、フィールドプレートされたデバイスを、実現する
ことができる。マルチゲートフィールドプレートを使うと、マルチ接続を使用するので、
ゲート抵抗を減らすことができ、大周辺デバイスおよび／またはサブミクロンゲートデバ
イスの性能を向上できる。最終的に、誘電性材料の厚みを適切に調整すると、平行なゲー
トコンタクトを誘電性材料の上に、堆積させることができる。これは、デバイスの外因性
領域で、平行なゲートコンタクトを電気的に接続して、ゲート抵抗を著しく減少するため
である。
例えば、本発明は以下の項目を提供する。
（項目１）
１以上のゲートフィールドプレートの製造方法であって、該方法は、
デバイスの表面に１つ以上のフィールドプレートを形成するために、誘電性材料を堆積
または成長させること、誘電性材料をエッチングすること、および、メタル蒸着すること
からなる連続的ステップを実行することを包含し、
該表面に堆積される該誘電性材料は、活性領域から除去される必要がなく、それによっ
て、低ダメージの乾式または湿式エッチングプロセスを用いずに、フィールドプレートさ
れたデバイスの実現を可能とする、方法。
（項目２）
前記ステップが、フィールドプレートオペレーションの厳しい制御を可能とする、請求
項１に記載の方法。
（項目３）
ゲート抵抗を減少させるために、マルチフィールドプレートを用いてマルチ接続を形成す
ることをさらに包含する、項目１に記載の方法。
（項目４）
前記フィールドプレートをゲートドレインアクセス領域に配置することで、前記活性領
域の調節能力を提供し、その結果、高い無線周波数（ＲＦ）信号下での適切なデバイス動
作を妨げる表面トラッピングの影響を減少させる、項目１に記載の方法。
（項目５）
前記デバイスにダメージを与えうる前記乾式または湿式エッチングプロセスに、前記活
性領域の前記表面を、一切曝さないようにすることをさらに包含する、項目１に記載の
方法。
（項目６）
外因性領域にある少なくとも２つの平行なゲートを電気的に接続することで、ゲート抵
抗を著しく減少させるために、前記誘電性材料の厚さを適切に調整して、該誘電性材料の
トップに、平行なゲートコンタクトを堆積させることをさらに包含する、項目１に記載
の方法。
（項目７）
前記デバイスが、ソースオーミックコンタクトとドレインオーミックコンタクト、ゲー
トコンタクト、および、活性領域を含む電界効果型トランジスタである、項目１に記載
の方法。
（項目８）
前記実行ステップが、
（１）前記デバイスの真性および外因性領域に、前記誘電性材料を堆積または成長させ
ることと、
（２）該誘電性材料が、主として、前記デバイスの活性領域に残るように、該誘電性材
料をパターニングすることと、
（３）該パターニングされた誘電性材料にフィールドプレートを生成することであって
、ゲートフィールドコンタクトとフィールドプレートコンタクトとが、少なくとも、前記
外因性領域での、少なくとも片側で電気的に短絡され、それによって、両コンタクト間に
低抵抗接続を提供する、ことと
をさらに包含する、項目１に記載の方法。
（項目９）
前記誘電性材料の厚さが、前記デバイスの適切な動作を達成するために、制御される、
項目８に記載の方法。
（項目１０）
前記パターニングステップ（３）が、乾式または湿式エッチングプロセス、あるいは、
リフトオフプロセスによって、前記誘電性材料をパターニングすることを包含する、請求
項８に記載の方法。
（項目１１）
前記生成ステップ（３）が、前記誘電性材料上に、フィールドプレートを蒸着すること
を包含する、項目８に記載の方法。
（項目１２）
複数のフィールドプレートを形成するために、前記ステップ（１）〜（３）が繰り返さ
れる、項目８に記載の方法。
（項目１３）
前記フィールドプレートが、ゲート抵抗Ｒｇに等価な抵抗Ｒｆを有する、項目８に記
載の方法。
（項目１４）
前記フィールドプレートが、前記デバイスの真性領域の両側に接続されている、項目
８に記載の方法。
（項目１５）
ゲート抵抗を減少させるために、前記ゲートと前記フィールドプレートとの間に、マル
チ接続を形成することをさらに包含する、項目８に記載の方法。
（項目１６）
前記形成ステップが、前記ゲートと前記フィールドプレートとの間にマルチ接続を形成
するための該ゲートの堆積の前に、前記活性領域の小部分をエッチングすることを包含す
る、項目１５に記載の方法。
（項目１７）
前記デバイスの熱インピーダンスを設計するために、前記活性領域間にスペーシングす
ることをさらに包含する、項目１５に記載の方法。
（項目１８）
前記デバイスは、エアブリッジの数を減少させた大周辺デバイスを含む、項目１５に
記載の方法。
（項目１９）
前記生成ステップは、ゲート抵抗を低くするために、Ｔ字型プロセスを用いずに、前記
マルチ接続を生成するステップを包含する、項目１５に記載の方法。
（項目２０）
前記生成ステップは、平行なフィールドプレートを用いて、前記マルチ接続を生成する
ステップを包含する、項目１５に記載の方法。
（項目２１）
前記生成ステップは、デバイスの線形性能を向上させるために、ソースアクセス抵抗を
調節するために、ゲートソースアクセス領域をカバーする前記フィールドプレートを形成
するステップを包含する、項目２０に記載の方法。
（項目２２）
項目１に記載の方法を使用して製造される、デバイス。
（項目２３）
ゲートフィールドプレートを製造する方法であって、
（ａ）デバイスの真性領域と外因性領域上に、誘電性材料を堆積または成長することと、
（ｂ）該誘電性材料が、主として、該デバイスの活性化領域に残るように、該誘電性材料
をパターニングすることと、
（ｃ）該パターニングされた誘電性材料の上に、フィールドプレートを生成することであ
って、ゲートコンタクトとフィールドコンタクトは、該外因性領域の少なくとも片側で電
気的に短絡され、それによって、両コンタクト間に低抵抗接続を提供する、ことと
を包含する、方法。
（項目２４）
前記デバイスを適切な動作を達成するために、前記誘電性材料の厚さが制御されている
、項目２３に記載の方法。
（項目２５）
前記パターニングステップ（ｂ）は、乾式エッチングまたは湿式エッチング、あるいは
、リフトオフプロセスによって、前記誘電体材料をパターニングすることを包含する、請
求項２３に記載の方法。
（項目２６）
前記生成ステップ（ｃ）は、前記パターニングされた誘電体材料上に、フィールドプレ
ートを蒸着することを包含する、項目２３に記載の方法。
（項目２７）
前記ステップ（ａ）と（ｂ）は、複数のフィールドプレートを生成するために、繰り返
し行われる、項目２３に記載の方法。
（項目２８）
基板と、
該基板上に成長させた核形成層と
該核形成層上に形成されたチャネル層と、
該チャネル層に形成されたバリア層と、
該バリア層上に成長させた半導体スペーサ層と、
ソース電極とドレイン電極であって、該ゲート電極が適切なレベルでバイアスされたと
き、該ソース電極と該ドレイン電極との間で電流が流れるように、該バリア層を介してオ
ーミックコンタクトするように形成された、ソース電極とドレイン電極と
を備える、高電子移動度トランジスタ（ＨＥＭＴ）であって、
該ゲート電極の少なくとも一部分がバリア層の表面上にあるように、該スペーサ層はエ
ッチングされ、該ゲート電極は堆積され、
該ゲート電極が、該ゲート電極から該ドレイン電極に向かってある距離拡がるフィール
ドプレートを形成するように、該ゲート電極の一部分は、該スペーサ層を横切って拡がる
ようにパターニングされている、ＨＥＭＴ。
（項目２９）
前記電流は、前記ゲート電極が適切なレベルでバイアスされているとき、前記チャネル
層とバリア層との間のヘテロ界面で生じる二次元電子ガス（２ＤＥＧ）を介して、前記ゲ
ート電極とドレイン電極との間を流れる、項目２８に記載のＨＥＭＴ。
（項目３０）
前記スペーサ層上の前記ゲート電極の一部分は、エピタキシャルフィールドプレートを
形成する、項目２８に記載のＨＥＭＴ。
（項目３１）
前記スペーサ層をカバーする誘電性パッシベーション層をさらに備える、項目２８に
記載のＨＥＭＴ。
（項目３２）
前記スペーサ層は、誘電性層、アンドープのまたは空乏化したＡｌｘＧａ１−ｘＮ（０
≦ｘ≦１）材料の層、あるいは、その組合せを含む、項目２８に記載のＨＥＭＴ。
（項目３３）
前記フィールド層は、前記スペーサ層の上に形成され、前記ゲート電極の端から前記ド
レイン電極に向かって、距離Ｌｆ（フィールドプレート距離）まで拡がる、項目２８に
記載のＨＥＭＴ。
（項目３４）
前記フィールドプレートは、前記ゲート電極に電気的に接続されている、項目２８に
記載のＨＥＭＴ。
（項目３５）
前記フィールドプレートは、前記ゲート電極の成長と同じ堆積ステップの間に形成され
る、項目２８に記載のＨＥＭＴ。
（項目３６）
前記フィールドプレートとゲート電極は、別個の堆積ステップの間に形成される、請求
項２８に記載のＨＥＭＴ。
（項目３７）
前記基板は、シリコンカーバイド、サファイア、スピネル、酸化亜鉛、シリコン、ある
いは、ＩＩＩ族窒化物材料の成長をサポートできる他の任意の材料からなる、項目２８
に記載のＨＥＭＴ。
（項目３８）
前記核形成層は、ＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）核形成層である、項目２８に記
載のＨＥＭＴ。
（項目３９）
前記核形成層は、ＡｌＮ核形成層である、項目２８に記載のＨＥＭＴ。
（項目４０）
前記チャネル層は、高抵抗のＩＩＩ族窒化物チャネル層である、項目２８に記載のＨ
ＥＭＴ。
（項目４１）
前記チャネル層は、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ
＋ｙ≦１）を含む、項目２８に記載のＨＥＭＴ。
（項目４２）
前記チャネル層は、ＧａＮ：Ｆｅを含む、項目２８に記載のＨＥＭＴ。
（項目４３）
前記バリア層は、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）を含む、項目２８に記載のＨＥ
ＭＴ。
（項目４４）
前記バリア層は、ＡｌＮおよびＡｌＧａＮを含む、項目２８に記載のＨＥＭＴ。
（項目４５）
前記チャネル層とバリア層のそれぞれは、ＩＩＩ族窒化物材料のドープまたはアンドー
プの層であるサブ層を含む、項目２８に記載のＨＥＭＴ。
（項目４６）
前記スペーサ層は、ＡｌｘＧａ１−ｘＮバリア層上に成長される、ＩＩＩ族窒化物半導
体スペーサ層を含む、項目２８に記載のＨＥＭＴ。
（項目４７）
前記スペーサ層は、均一な組成を有する、項目２８に記載のＨＥＭＴ。
（項目４８）
前記スペーサ層は、勾配のある組成を有する、項目２８に記載のＨＥＭＴ。
（項目４９）
前記スペーサ層は、アンドープである、項目２８に記載のＨＥＭＴ。
（項目５０）
前記スペーサ層は、成長すると完全に空乏化する、項目２８に記載のＨＥＭＴ。
（項目５１）
前記ゲート電極は前記バリア層が形成された後に形成され、パッシベーション層は前記
デバイス上に堆積され、
前記フィールドプレートは、該ゲートをオーバーラップし、ゲート−ドレイン領域で距
離Ｌｆ拡がるように、該パッシベーション層に次いで形成され、該パッシベーション層は
該フィールドプレートに対してスペーサ層として働く、項目２８に記載のＨＥＭＴ。
【図面の簡単な説明】
【０００７】
【図１】図１Ａは、電界効果トランジスタ（ＦＥＴ）の断面図である。図１Ｂは、電界効果トランジスタ（ＦＥＴ）の平面図である。
【図２】図２Ａは、誘電性材料堆積／成長デバイスの断面図である。図２Ｂは、誘電性材料堆積／成長デバイスの平面図である。
【図３】図３Ａは、デバイスの外因性部分から、誘電性材料の除去を示すデバイス断面図である。図３Ｂは、デバイスの外因性部分から、誘電性材料の除去を示すデバイス平面図である。
【図４】図４Ａは、ゲートフィールドプレートの蒸着を示すデバイス断面図である。図４Ｂは、ゲートフィールドプレートの蒸着を示すデバイス平面図である。
【図５】図５Ａは、マルチフィールドプレート構造の一例を示すデバイス断面図である。図５Ｂは、マルチフィールドプレート構造の一例を示すデバイス平面図である。
【図６】図６は、ｆｍａｘ依存性とゲートフィンガー幅との関係をシミュレーションしたグラフである。
【図７】図７Ａは、ゲート抵抗を減らしたマルチフィールドプレートデバイスのデバイス断面図である。図７Ｂは、ゲート抵抗を減らしたマルチフィールドプレートデバイスのデバイス平面図である。図７Ｃは、ゲート抵抗を減らしたマルチフィールドプレートデバイスのデバイス断面図である。
【図８】図８は、窒化膜ベースのＨＥＭＴ（高電子移動度トランジスタ）デバイスのユニットセルの断面模式図である。
【図９】図９は、図８に示した図と異なる構成を有する窒化膜ベースのＨＥＭＴデバイスのユニットセルの断面模式図である。
【図１０】図１０は、フィールドプレート距離が、デバイス性能に与える影響を示すグラフである。
【発明を実施するための形態】
【０００８】
（本発明の詳細な説明）
以下の好ましい実施形態の記述の中で、その記述の一部を形成する添付図面を参照する
。その添付図面は、本発明が実施されうる特定の実施形態を図によって示すものである。
本発明の範囲から逸脱することなく、他の実施形態も利用されうるし、構造的な変更もな
されうることは、理解されるべきである。
【０００９】
（概観）
本発明は、電界効果型トランジスタ（ＦＥＴ）用のシングルゲートまたはマルチゲート
フィールドプレート構造を実現するためのものである。本発明は、シンプルで、典型的に
十分制御された連続的なプロセッシングステップ（誘電性材料の堆積または成長、誘電性
材料のエッチング、および、メタル蒸着）を用いる。
【００１０】
（製造プロセス）
図１Ａ、図１Ｂ、図２Ａ、図２Ｂ、図３Ａ、図３Ｂ、図４Ａ、および、図４Ｂに、本発
明の一実施形態に基づく製造プロセスを、一つの可能な形で実現するときのステップを示
す。ここで、製造プロセスには、ゲートフィールドプレートを製造する方法を含む。
【００１１】
図１Ａは、電界効果トランジスタ（ＦＥＴ）１０の断面図で、図１Ｂはその平面図であ
る。電界効果型トランジスタ１０は、ソースオーミックコンタクト１２と、ドレインオー
ミックコンタクト１４、ゲートコンタクト１６、および、活性領域１８を含む。製造プロ
セスの各ステップは、電界効果型トランジスタ１０あるいは他のデバイスに適用される。
一般的に、本方法は、誘電性材料の堆積または成長、誘電性材料のエッチング、および、
メタル蒸着の連続的なステップの実施を包含する。これは、デバイスの表面に、１以上の
フィールドプレートを生成するためである。ここで、各ステップは、フィールドプレート
オペレーションを厳しく制御することができ、表面に堆積された誘電性材料は、活性領域
１８から除去される必要がない。そのため、誘電性材料に与えるダメージの少ない乾式ま
たは湿式エッチングプロセスを用いることなく、フィールドプレートされたデバイスを実
現できることである。この実施ステップは、さらに、以下のステップを包含する。（１）
デバイスの真性および外因性領域に、誘電性材料を堆積または成長させ、ここで、誘電性
材料の厚さは、デバイスが適切な動作を実行するために制御され、（２）乾式または湿式
エッチングプロセス、あるいは、リフトオフプロセスで、誘電性材料をパターニングし、
誘電性材料が、主として、デバイスの活性領域に残るようにし、そして、（３）パターニ
ングされた誘電性材料上にフィールドプレートを蒸着させ、ここで、ゲートコンタクトお
よびフィールドコンタクトが少なくとも外因性領域の片側（ｏｎｅ ｓｉｄｅ）で電気的
に短絡され、両コンタクト間に低抵抗接続を提供する。これらステップは、図２Ａ、図２
Ｂ、図３Ａ、図３Ｂ、図４Ａ、および、図４Ｂとともに、以下に、より詳細に記述される
。
【００１２】
図２Ａはデバイスの断面図で、図２Ｂはデバイスの平面図であり、これらは製造プロセ
スの第一ステップを示す。このステップには、デバイス１０の真性および外因性領域に、
誘電性材料２０を堆積または成長させることを含む。誘電性材料２０の厚さは、最終デバ
イス１０が適切な動作を実行するために制御されるべき、重要なパラメータである。しか
しながら、これは、例えば、ＰＥＣＶＤ（プラズマ化学気相成長）などの多くの堆積／成
長技術で、通常、十分制御されたプロセスである。典型的な材料としては、シリコン窒化
物およびシリコン酸化物であるが、乾式または湿式エッチング、あるいは、リフトオフで
、パターニングさせることが可能であれば、他の材料も使うことができる。
【００１３】
図３Ａは、デバイス断面図で、図３Ｂはデバイス平面図であり、これらは製造プロセス
の第二ステップを示す。このステップには、デバイスの外因性領域２２から、エッチング
あるいは除去で、誘電性材料２０をパターニングすることを含む。これは、誘電性材料２
０が、主として、デバイス１０の活性領域１８に残るようにするためである。パターンが
エッチングで形成された場合、そのステップの間、デバイスを形成する半導体材料にダメ
ージを与えうる任意の乾式または湿式エッチングに、活性領域１８の表面を、一切曝さな
いので、デバイス１０の表面が保護されるということは、強調されるべきである。このス
テップの後に、オーミックコンタクト１２、１４は、デバイスの外因性領域２２に属する
ゲート部１６とともに、電気的にアクセス可能となる。
【００１４】
図４Ａは、デバイス断面図で、図４Ｂはデバイス平面図であり、これらは製造プロセス
の第三ステップを示す。このステップには、パターンニングされた誘電性材料２０上に、
フィールドプレート２４を生成することを含む。ここで、ゲート１６コンタクトおよびフ
ィールドプレート２４コンタクトは、両コンタクト間が低抵抗接続となるように、外因性
領域の少なくとも片側で電気的に短絡されている。好ましくは、メタル蒸着は、フィール
ドプレート２４を形成するために用いられる。ここで、フィールドプレート２４は、メタ
ルストライプまたはメタルコンタクトからなる。フィールドプレート２４は、ゲート１６
ドレインのアクセス領域に位置することで、活性領域１８の調節能力を提供し、その結果
、高いＲＦ信号下での適切なデバイス動作を妨げる表面トラッピングの影響を減少させる
ことができる。フィールドプレート２４は、デバイスの真性領域の両側に接続されており
、ゲート１６およびフィールドプレート２４とは、外因性領域２２の少なくとも片側で、
電気的に短絡されており、その２つのメタル線間に低抵抗接続を提供している。フィール
ドプレート２４のオフセットおよび長さは、狙いとするデバイス性能、すなわち、絶縁破
壊電圧やＲＦ性能などを考慮して、最適化される。
【００１５】
マルチフィールドプレートが必要とされる場合には、図２Ａ、図２Ｂ、図３Ａ、図３Ｂ
、図４Ａ、および、図４Ｂとともに示した三つのステップ（誘電性材料の堆積または成長
、誘電性材料のエッチング、および、メタル蒸着）が繰り返されて、可能となる。
【００１６】
図５Ａは、デバイス断面図で、図５Ｂはデバイス平面図であり、これらは、マルチゲー
トフィールドプレートで使う、マルチ接続を形成した一例を示す。これは、ゲート抵抗を
減少させるためであり、これによって、大周辺デバイスおよび／またはサブミクロンゲー
トデバイスの性能を向上させることができる。本例は、２段フィールドプレート構造であ
り、誘電性材料２６の更なる層と、メタルストライプまたはメタルコンタクトからなる更
なるフィールドプレート２８を含む。誘電性材料２６の厚さ、ゲート１６と他のフィール
ドプレート２４とを考慮したフィールドプレート２８の長さとオフセット、および、導入
されるフィールドプレート２４、２８の数が、製造プロセスパラメータを構成する。マル
チフィールドプレート２４、２８を使うことで、デバイス１０の設計は、さらに自由にな
り、高電圧デバイス１０の実現にも大きなインパクトをもたらす。
【００１７】
また、本発明の利点は、大周辺デバイスのゲート抵抗によって引き起こされるＲＦ性能
低下を緩和する可能性である。典型的には、最大変動周波数（ｆｍａｘ）は、ゲート抵抗
増加によるゲートフィンガー幅の拡大で、減少する。
【００１８】
図６は、ｆｍａｘ依存性とゲートフィンガー幅との関係をシミュレーションしたグラフ
である。グラフに示すように、活性領域の両端で短絡されたフィールドプレート構造を導
入すると、大きなフィンガー幅のデバイスのｆｍａｘ性能は、向上する。ゲート抵抗Ｒｇ
に等価な抵抗Ｒｆを有し、活性領域の両側に接続されたフィールドプレートを使うと、ｆ
ｍａｘ性能は著しく向上する。更なる向上は、フィールドプレート抵抗を下げることで、
達成される。フィールドプレート構造によって追加された寄生容量が、真性デバイスの寄
生容量に比べ、無視できる程度の場合のみ、この減少が見られることは、強調されるべき
である。これは、誘電性材料を適切に選択し、その厚さを適切に選択することで達成でき
、プロセスの最適化として、考えられねばならない。
【００１９】
ゲートとフィールドプレート間のマルチ接続は、また、ゲート抵抗の著しい減少を招く
。ＲＦ動作が著しく低下しないマルチ接続を達成するためには、活性領域の小部分をゲー
ト堆積の前にエッチングする。これは、デバイスのＲＦ動作を悪化させずに、ゲートとフ
ィールドプレートの間にマルチ接続を生成するためである。
【００２０】
この領域において、ゲートプレートおよびフィールドプレートは、デバイスに何ら寄生
容量を追加することなく、接続されうる。繰り返しになるが、デバイス性能が改善するの
は、導入された寄生容量が、真性デバイスの寄生容量に比し、小さい場合のみである。さ
らに、個々の活性領域間のスペーシングは、従来型配置のデバイスに比し、熱インピーダ
ンスをより効率的にするように、設計するために使われている。
【００２１】
重要なパラメータは、誘電性材料の選択、その誘電性材料の厚さ、フィールドプレート
の長さである。これらの重要なパラメータは、ここで提案する製造プロセスの各ステップ
を最適化する上で、考えられなくてはならない。
【００２２】
本方法を使うことで、エアブリッジの数を減らした大周辺デバイスの製造ができる。さ
らに、サブミクロンデバイスの製造にあたっては、本発明の利点を活かすことができる。
典型的には、サブミクロンゲートは、Ｔ字型プロセス（Ｔ−ｓｈａｐｅ ｐｒｏｃｅｓｓ
）を用いて、製造される。なぜなら、Ｔ字型にすると、標準のゲート形状に比べ、ゲート
抵抗が減少するからである。サブミクロンゲートであっても、Ｔ字型プロセスを用いない
マルチ接続を形成すると、ゲート抵抗を低くすることができる。
【００２３】
さらに、平行なゲートコンタクトは、誘電性材料の厚さを適切に調整して、誘電性材料
のトップに堆積されることができる。これは、デバイスの外因性領域上の平行なフィール
ドプレートを用いたマルチ接続を形成することで、ゲート抵抗を著しく減少させるためで
ある。低い抵抗の経路は、ゲートプレートとフィールドプレートとの間の接続が起こる幅
を適切に選択することで、平行なフィールドプレートによって、提供される。
【００２４】
図７Ａはデバイスの断面図で、図７Ｂはデバイスの平面図で、図７Ｃはデバイス断面図
であり、これらは、ゲート抵抗を減らしたマルチフィールドプレート構造の例を示したも
のである。さらに、図７Ａ、図７Ｂ、および、図７Ｃに示すように、ゲートソースアクセ
ス領域をカバーするフィールドプレートを有することで、デバイスの線形性能を向上する
ため、ソースアクセス抵抗を調節するためにも、使われる。
【００２５】
（ガリウム窒化物ベースのフィールドプレートを有する高電子移動度トランジスタ）
ＡｌＧａＮ／ＧａＮの高電子移動度トランジスタ（ＨＥＭＴ）を含むＧａＮベースのト
ランジスタは、ＲＦ周波数、マイクロ波周波数、および、ミリ波周波数で、非常に高い電
圧で、かつ、ハイパワーでの動作が可能である。しかしながら、電子トラッピング、およ
び、それに続くＤＣ特性とＲＦ特性との違いによって、これらデバイスの性能に、制限が
かけられていた。このトラッピング問題を緩和するために、ＳｉＮパッシベーションが用
いられ、成功を収めてきた結果、１０ＧＨｚで、電力密度１０Ｗ／ｍｍを超える高性能デ
バイスが可能になった。例えば、［３］は、ＧａＮトランジスタのトラッピングの影響を
減らすための方法と構造とを開示している。しかしながら、こうした構造に存在する高電
界のために、電荷トラッピングは、相変わらず、問題となっている。
【００２６】
本発明は、ＡｌＧａＮ／ＧａＮ ＨＥＭＴパワーデバイスの性能向上に使われて、成功
されてきた。４ＧＨｚ動作では、サファイア基板において、電力密度は１２Ｗ／ｍｍが、
シリコンカーバイド基板では、電力密度１８．８Ｗ／ｍｍが、それぞれ達成された。フィ
ールドプレート製造にかかるプロセッシングのステップがシンプルであるので、本発明は
、ＡｌＧａＮ／ＧａＮ ＨＥＭＴの技術や他の半導体デバイスの開発に使われうる。適切
に設計されたマルチフィールドプレートを使うと、このようなデバイスの絶縁破壊と大Ｒ
Ｆ信号性能とを両方とも、大いに改善する。
【００２７】
ＧａＮベースのＨＥＭＴは、チャネル層、および、そのチャネル層上のバリア層とを含
む。メタルソースコンタクトとドレインオーミックコンタクトは、バリア層に接して、形
成される。ゲートコンタクトは、ソースコンタクトとドレインコンタクトの間のバリア層
上（ｏｎ）に形成され、スペーサ層は、バリア層の上に（ａｂｏｖｅ）形成される。スペ
ーサ層は、誘電性層、アンドープの（ｕｎｄｏｐｅｄ）または空乏化した（ｄｅｐｌｅｔ
ｅｄ）ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）材料、あるいは、その組合せを含みうる。伝導
性のフィールドプレートは、スペーサ層の上に（ａｂｏｖｅ）形成され、ゲートコンタク
トの端からドレインコンタクトへ向かって、距離Ｌｆ（フィールドプレート距離）拡がる
。フィールドプレートは、ゲートコンタクトに、電気的に接続されていてもよい。一部の
実施形態においては、フィールドプレートは、ゲートコンタクトの成長（ｅｘｔｅｎｓｉ
ｏｎ）と同じ堆積ステップの間に、形成される。また、一部の実施形態においては、フィ
ールドプレートとゲートコンタクトは、別個の堆積ステップの間に形成される。この配置
は、デバイスのピーク電界を減少し、この結果、絶縁破壊電圧も高くなり、トラッピング
も減少する。電界の減少は、電流リークの減少や信頼性向上といった他のメリットにも繋
がる。
【００２８】
本発明の一実施形態を図８に示す。これは、窒化物ベースのＨＥＭＴデバイスのユニッ
トセル３０の断面模式図である。特に、デバイス３０は、基板３２を含む。基板３２は、
シリコンカーバイド、サファイア、スピネル、ＺｎＯ、シリコン、あるいは、ＩＩＩ族窒
化物材料の成長をサポートできる他の任意の材料を含みうる。ＡｌｚＧａ１−ｚＮ（０≦
ｚ≦１）の核形成（ｎｕｃｌｅａｔｉｏｎ）層３４は、ＭＯＣＶＤ（有機金属化学気相成
長法）、ＨＶＰＥ（ハイドライド気相成長法）、あるいは、ＭＢＥ（分子線成長法）など
のエピタキシャル結晶成長法で、基板３２上に成長される。核形成層３４の形成は、基板
３２の材料に依存しうる。例えば、様々な基板上に核形成層３４を形成する方法は、［４
］と［５］に教示されている。シリコンカーバイド基板３２上に核形成層３４を形成する
方法は、［６］、［７］、および、［８］に開示されている。
【００２９】
高抵抗のＩＩＩ族窒化物チャネル層３６は、核形成層３４上の形成される。チャネル層
３６は、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）を
含みうる。次いで、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）のバリア層３８は、チャネル層３
６上に形成される。チャネル層３６とバリア層３８の各層は、ＩＩＩ族窒化物材料のドー
プまたはアンドープの層からなりうるサブ層を含みうる。例示的な構造は、［３］、［９
］、［１０〕、［１１］、および、［１２］に示されている。他の窒化物ベースのＨＥＭ
Ｔの構造は、［１３］、および、［１４］に示されている。
【００３０】
図８に示される実施形態では、ＩＩＩ族窒化物半導体スペーサ層４０は、ＡｌｘＧａ１
−ｘＮバリア層３８上に成長される。スペーサ層４０の組成は、均一であっても、勾配を
有していてもよい。スペーサ層４０は、アンドープされることもあり、成長すると、完全
に空乏化されるように設計されることもあるが、その一方のみ、その双方でもよい。
【００３１】
ソース電極４２とドレイン電極４４は、バリア層３８を介し、オーミックコンタクトを
するように形成される。これは、電流がソース電極４２とドレイン電極４４との間に流れ
るようにするためである。その経路は、ゲート電極４６に適切なレベルのバイアス電圧を
印加したとき、チャネル層３６とバリア層３８間のヘテロ界面で生じる二次元電子ガス（
２ＤＥＧ）を介して（ｖｉａ）である。ソース電極４２とドレイン電極４４の形成は、上
記で参照した特許文献および刊行物に詳細に記載されている。
【００３２】
スペーサ層４０は、エッチングされえて、ゲート電極４６は、そのゲート電極４６の底
が、バリア層３８の表面となるように堆積されうる。ゲート電極４６を形成するメタルは
、スペーサ層４０を横切って拡がるように、パターニングされてもよい。それは、ゲート
４６の最上部が、ゲート４６の端からドレイン４４に向かって、距離Ｌｆ拡がるフィール
ドプレート構造４８を形成するためである。別の言い方をすれば、スペーサ層４０に残る
ゲート４６のメタル部分が、エピタキシャルフィールドプレート４８を形成する。最終的
に、その構造は、シリコン窒化物のような誘電性パッシベーション層５０で、覆われる。
誘電性パッシベーション層５０を形成する方法は、上記で参照した特許文献および刊行物
に詳細に記載されている。
【００３３】
また、本発明の別の実施形態が、図９に示されている。これは、図８に示した図と異な
る構成を有する窒化膜ベースのＨＥＭＴデバイスのユニットセル３０の断面模式図である
。図９に示すデバイス３０の基板３２、核形成層３４、チャネル層３６、および、バリア
層３８は、図８に示す各層と対応する同じ層である。一部の実施形態では、基板３２には
、半絶縁性の４Ｈ−ＳｉＣ（ノースカロライナ州ＤｕｒｈａｍのＣｒｅｅ，Ｉｎｃ．より
市販）を含み、核形成層３４は、ＡｌＮで形成され、また、チャネル層３６は、２μｍ厚
のＧａＮ：Ｆｅ層を含み、このとき、バリア層３８は、０．８ｎｍのＡｌＮおよび２２．
５ｎｍのＡｌｘＧａ１−ｘＮを含む。ここで、ＰＬ（光ルミネセンス）測定によると、ｘ
＝０．１９５である。
【００３４】
ゲート電極４６は、バリア層３８の形成後に形成され、パッシベーション層５０がデバ
イスに堆積される。次いで、フィールドプレート４８が、ゲート４６とオーバーラップし
、ゲート−ドレイン領域で距離Ｌｆ拡がるように、パッシベーション層５０上に形成され
る。図９に示す実施形態では、パッシベーション層５０は、フィールドプレート４８のス
ペーサ層としての役割を果たす。ゲート４６の上の（ａｂｏｖｅ）フィールドプレート４
８のオーバーラップ、および、ゲート−ドレイン領域での拡がり量は、最適な結果を得る
ために、変更されうる。フィールドプレート４８とゲート４６は、ビア（ｖｉａ）あるい
は他の接続（図示せず）によって、接続している。
【００３５】
一部の実施形態において、フィールドプレート４８は、距離Ｌｆ０．２〜１μｍ拡がり
うる。一部の実施形態において、フィールドプレート４８は、距離Ｌｆ０．５〜０．９μ
ｍ拡がりうる。好ましい実施形態として、フィールドプレート４８は、距離Ｌｆ０．７μ
ｍ拡がりうる。
【００３６】
図９に従う構造ＧａＮベースのＨＥＭＴ構造が、構築され、テストされた。そのデバイ
スは、１２０Ｖと４ＧＨｚで動作したとき、５５％の電力付加効率（ＰＡＥ）、電力密度
３２Ｗ／ｍｍを達成した。
【００３７】
フィールドプレート距離（Ｌｆ）がデバイス性能に与える影響が、テストされた。デバ
イスは、図９の実施形態に、概ね従って、製造された。ただし、フィールドプレート長Ｌ
ｆは、０〜０．９μｍと距離を変化させた。その後、得られたデバイスのＰＡＥを測定し
た。図１０に示すように、フィールドプレート長が０．５μｍを一度超えると、ＰＡＥは
向上し、その最適長さは約０．７μｍであった。しかしながら、最適長さは、個々のデバ
イス設計に依存しうるし、また、動作する電圧と周波数にも依存しうる。
【００３８】
（参考文献）
以下の参考文献が、本明細書中で、参考文献として、組み込まれている。
［１］ Ｋ Ａｓａｎｏら、「Ｎｏｖｅｌ Ｈｉｇｈ Ｐｏｗｅｒ ＡｌＧａＡｓ／Ｇａ
Ａｓ ＨＦＥＴ ｗｉｔｈ ａ Ｆｉｅｌｄ−Ｍｏｄｕｌａｔｉｎｇ Ｐｌａｔｅ Ｏｐ
ｅｒａｔｅｄ ａｔ ３５Ｖ Ｄｒａｉｎ Ｖｏｌｔａｇｅ」 ＩＥＤＭ Ｃｏｎｆｅｒ
ｅｎｃｅ、 １９９８、 ｐｐ．５９−６２
［２］ Ｙ． Ａｎｄｏら、「１０−Ｗ／ｍｍ ＡｌＧａＮ−ＧａＮ ＨＦＥＴ Ｗｉｔ
ｈ ａ Ｆｉｅｌｄ Ｍｏｄｕｌａｔｉｎｇ Ｐｌａｔｅ」、 ＩＥＥＥ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ． ２４， Ｎｏ． ５， ２００３年
５月， ｐｐ． ２８９−２９１．
［３］米国特許第６，５８６，７８１号，２００３年７月１日発行、Ｗｕら、「Ｇｒｏｕ
ｐ ＩＩＩ ｎｉｔｒｉｄｅ ｂａｓｅｄ ＦＥＴｓ ａｎｄ ＨＥＭＴｓ ｗｉｔｈ
ｒｅｄｕｃｅｄ ｔｒａｐｐｉｎｇ ａｎｄ ｍｅｔｈｏｄ ｆｏｒ ｐｒｏｄｕｃｉｎ
ｇ ｔｈｅ ｓａｍｅ」
［４］米国特許第５，２９０，３９３号、１９９４年３月１日発行、Ｎａｋａｍｕｒａ、
「Ｃｒｙｓｔａｌ ｇｒｏｗｔｈ ｍｅｔｈｏｄ ｆｏｒ ｇａｌｌｉｕｍ ｎｉｔｒｉ
ｄｅ−ｂａｓｅｄ ｃｏｍｐｏｕｎｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」
［５］米国特許第５，６８６，７３８号、１９９７年１１月１１日発行、Ｍｏｕｓｔａｋ
ａｓ、「Ｈｉｇｈｌｙ ｉｎｓｕｌａｔｉｎｇ ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ ｇａ
ｌｌｉｕｍ ｎｉｔｒｉｄｅ ｔｈｉｎ ｆｉｌｍｓ．」
［６］米国特許第５，３９３，９９３号、１９９５年２月２８日発行、Ｅｄｍｏｎｄら、
「Ｂｕｆｆｅｒ ｓｔｒｕｃｔｕｒｅ ｂｅｔｗｅｅｎ ｓｉｌｉｃｏｎ ｃａｒｂｉｄ
ｅ ａｎｄ ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ ａｎｄ ｒｅｓｕｌｔｉｎｇ ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅｓ」
［７］米国特許第５，５２３，５８９号、１９９６年６月４日発行、Ｅｄｍｏｎｄら、「
Ｖｅｒｔｉｃａｌ ｇｅｏｍｅｔｒｙ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ ｗ
ｉｔｈ ｇｒｏｕｐ ＩＩＩ ｎｉｔｒｉｄｅ ａｃｔｉｖｅ ｌａｙｅｒ ａｎｄ ｅ
ｘｔｅｎｄｅｄ ｌｉｆｅｔｉｍｅ」
［８］米国特許第５，７３９，５５４号、１９９８年４月１４日発行、Ｅｄｍｏｎｄら、
「Ｄｏｕｂｌｅ ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉ
ｏｄｅ ｗｉｔｈ ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ ａｃｔｉｖｅ ｌａｙｅｒ」
［９］米国特許第６，３１６，７９３号、２００１年１１月１３日発行、Ｓｈｅｐｐａｒ
ｄら、「Ｎｉｔｒｉｄｅ ｂａｓｅｄ ｔｒａｎｓｉｓｔｏｒｓ ｏｎ ｓｅｍｉ−ｉｎ
ｓｕｌａｔｉｎｇ ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ ｓｕｂｓｔｒａｔｅｓ」
［１０］米国特許第６，５４８，３３３号、２００３年４月１５日発行、Ｓｍｉｔｈ、「
Ａｌｕｍｉｎｕｍ ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ／ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ
ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒｓ ｈａｖｉ
ｎｇ ａ ｇａｔｅ ｃｏｎｔａｃｔ ｏｎ ａ ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ ｂ
ａｓｅｄ ｃａｐ ｓｅｇｍｅｎｔ」
［１１］米国特許出願公開番号第２００２／０１６７０２３号、２００２年１１月１４日
公開、Ｃｈａｖａｒｋａｒ， Ｐｒａｓｈａｎｔら、「Ｇｒｏｕｐ−ＩＩＩ ｎｉｔｒｉ
ｄｅ ｂａｓｅｄ ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔ
ｏｒ （ＨＥＭＴ） ｗｉｔｈ ｂａｒｒｉｅｒ／ｓｐａｃｅｒ ｌａｙｅｒ」
［１２］米国特許出願公開番号第２００３／００２００９２号、２００３年１月３０日公
開，Ｐａｒｉｋｈ， Ｐｒｉｍｉｔら、「Ｉｎｓｕｌａｔｉｎｇ ｇａｔｅ ＡｌＧａＮ
／ＧａＮ ＨＥＭＴ」
［１３］米国特許第５，１９２，９８７号、１９９３年３月９日発行、Ｋｈａｎら、「Ｈ
ｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ Ｇａ
Ｎ／ＡｌｘＧａ１−ｘＮ ｈｅｔｅｒｏｊｕｎｃｔｉｏｎｓ」
［１４］米国特許第５，２９６，３９５号，１９９４年３月２２日発行、Ｋｈａｎら、「
Ｍｅｔｈｏｄ ｏｆ ｍａｋｉｎｇ ａ ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔ
ｙ ｔｒａｎｓｉｓｔｏｒ」
［１５］ Ｙ．−Ｆ． Ｗｕ、 Ａ． Ｓａｘｌｅｒ、 Ｍ． Ｍｏｏｒｅ、 Ｒ．Ｐ．
Ｓｍｉｔｈ、 Ｓ． Ｓｈｅｐｐａｒｄ、 Ｐ．Ｍ． Ｃｈａｖａｒｋａｒ、 Ｔ．
Ｗｉｓｌｅｄｅｒ、 Ｕ．Ｋ． Ｍｉｓｈｒａ、 Ｐ． Ｐａｒｉｋｈ、「３０ Ｗ／ｍ
ｍ ＧａＮ ＨＥＭＴｓ ｂｙ ｆｉｅｌｄ ｐｌａｔｅ ｏｐｔｉｍｉｚａｔｉｏｎ」
， ＩＥＥＥ ＥＤＬ、 Ｖｏｌ．２５、 Ｎｏ．３、 ｐｐ．１１７−１１９、２００
４年３月
［１６］ Ｓ．Ｋａｒｍａｌｋａｒ、 Ｕ．Ｋ． Ｍｉｓｈｒａ、 Ｖｅｒｙ ｈｉｇｈ
ｖｏｌｔａｇｅ ＡｌＧａＮ−ＧａＮ ＨＥＭＴ ｕｓｉｎｇ ａ ｆｉｅｌｄ ｐｌ
ａｔｅ ｄｅｐｏｓｉｔｅｄ ｏｎ ａ ｓｔｅｐｐｅｄ ｉｎｓｕｌａｔｏｒ， Ｓｏ
ｌｉｄ Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ， ４５（２００１）１６４５−１６５２
．
（結論）
本明細書は、本発明の好ましい実施形態の記載を結論付けるものである。本発明の一以
上の実施形態について前述してきたが、これは例示と記述の目的のために、示されたもの
である。ここに開示した細かな形式で、本発明の網羅を意図したものでも、本発明の制限
を意図したものではない。上記に教示したことから、修正や変更を多数行うことも可能で
ある。本発明の範囲は、ここに記載した詳細な記述で限定されることを意図しておらず、
むしろ、以下に述べる項目で限定されることを意図している。
【技術分野】
【０００１】
（関連出願の参照）
本出願は、以下の同時係属中で、同一出願人による米国仮特許出願（シリアル番号第６
０／５０１，５５７号、題名「ＦＡＢＲＩＣＡＴＩＯＮ ＯＦ ＳＩＮＧＬＥ ＯＲ Ｍ
ＵＬＴＩＰＬＥ ＧＡＴＥ ＦＩＥＬＤ ＰＬＡＴＥＳ」、Ａｌｅｓｓａｎｄｒｏ Ｃｈ
ｉｎｉ、 Ｕｍｅｓｈ Ｋ． Ｍｉｓｈｒａ、 Ｐｒｉｍｉｔ Ｐａｒｉｋｈ、 および
、Ｙｉｆｅｎｇ Ｗｕによって、２００３年９月９日に出願、代理人整理番号第３０７９
４．１０５−ＵＳ−Ｐ１号）の米国法典第３５巻第１１９条（ｅ）項の利益を主張するも
のであり、その出願がここに援用される。
【０００２】
（連邦によるスポンサー研究および開発に関する声明）
本発明は、ＯＮＲ ＭＵＲＩプログラムによって与えられた助成金第Ｎ０００１４−０
１−１−０７６４号、および、ＡＦＯＳＲ ＭＵＲＩプログラムによって与えられた助成
金第Ｆ４９６２０−９９−１−０２９６号の下、政府支援により行われた。政府は、本発
明に関し、特定の権利を有する。
【０００３】
（本発明の分野）
本発明は、半導体デバイスに関し、特に、シングルゲートまたはマルチゲートフィール
ドプレートの製造に関する。
【背景技術】
【０００４】
（注：本出願は、カッコ内の参照番号（例えば、［ｘ］で、本明細書に示す様々な文献
を参照している。これら刊行物のリストは、参照番号順に並べ、「参考文献」と題する節
で、以下に列挙される。これら刊行物のそれぞれは、ここに援用される。）
半導体ベースの電界効果型トランジスタ（ＦＥＴ）において、動作中に、ゲート−ドレ
インのアクセス領域で、大きな電界が発生する。フィールドプレーティングは、高電界動
作下におけるデバイス性能向上と、表面トラッピング現象を緩和する周知の技術である［
１］、［２］。例えば、フィールドプレーティングは、高電界でデバイス動作中に起こる
有害な影響全て（絶縁破壊電圧、トラッピングの影響、信頼性）を緩和する効果的で、周
知の技術となっている。
【０００５】
フィールドプレーティングの基本的概念は、デバイス活性領域の縦方向空乏に依存する
もので、これにより、横方向の空乏領域に、より拡がりを持たせることができる。この結
果、ある与えられたバイアス電圧において、デバイス活性領域の電界がより低くなり、デ
バイスが高電界で動作しているときに常に生じる有害な影響全て（低い絶縁破壊電圧、ト
ラッピング現象、低い信頼性）を緩和できる。さらに、ゲート−ドレインアクセス領域に
位置するフィールドプレートは、デバイス活性領域の調節能力もあり、その結果、高い無
線周波数（ＲＦ）信号下での適切なデバイス動作を妨げる表面トラッピングの影響を減少
させる。
しかしながら、必要とされているのは、シングルゲートまたはマルチゲートフィールド
プレート製造の改善方法、および、シングルゲートまたはマルチゲートフィールドプレー
トを組み込んだ改善構造である。
【発明の概要】
【課題を解決するための手段】
【０００６】
（本発明の概要）
本発明の実施形態は、シングルゲートまたはマルチゲートフィールドプレート製造の改
善方法を提供する。本発明に基づく製造プロセスは、電界効果型トランジスタの表面に、
誘電性材料を堆積または成長させ、誘電性材料をエッチングし、および、メタルを蒸着さ
せる、連続的なステップを含む。本製造プロセスの利点は、誘電性材料の厚みを厳しく（
ｔｉｇｈｔ）制御できること、および、電界効果型トランジスタを形成する半導体材料に
ダメージを与えうる任意の乾式または湿式エッチングプロセスに、デバイス活性領域の表
面を、一切曝さないことを含む。さらに、デバイス表面に堆積された誘電性材料は、デバ
イスの真性領域から除去される必要はない。このため、乾式または湿式エッチングプロセ
スで生じるダメージを受けることなく、フィールドプレートされたデバイスを、実現する
ことができる。マルチゲートフィールドプレートを使うと、マルチ接続を使用するので、
ゲート抵抗を減らすことができ、大周辺デバイスおよび／またはサブミクロンゲートデバ
イスの性能を向上できる。最終的に、誘電性材料の厚みを適切に調整すると、平行なゲー
トコンタクトを誘電性材料の上に、堆積させることができる。これは、デバイスの外因性
領域で、平行なゲートコンタクトを電気的に接続して、ゲート抵抗を著しく減少するため
である。
例えば、本発明は以下の項目を提供する。
（項目１）
１以上のゲートフィールドプレートの製造方法であって、該方法は、
デバイスの表面に１つ以上のフィールドプレートを形成するために、誘電性材料を堆積
または成長させること、誘電性材料をエッチングすること、および、メタル蒸着すること
からなる連続的ステップを実行することを包含し、
該表面に堆積される該誘電性材料は、活性領域から除去される必要がなく、それによっ
て、低ダメージの乾式または湿式エッチングプロセスを用いずに、フィールドプレートさ
れたデバイスの実現を可能とする、方法。
（項目２）
前記ステップが、フィールドプレートオペレーションの厳しい制御を可能とする、請求
項１に記載の方法。
（項目３）
ゲート抵抗を減少させるために、マルチフィールドプレートを用いてマルチ接続を形成す
ることをさらに包含する、項目１に記載の方法。
（項目４）
前記フィールドプレートをゲートドレインアクセス領域に配置することで、前記活性領
域の調節能力を提供し、その結果、高い無線周波数（ＲＦ）信号下での適切なデバイス動
作を妨げる表面トラッピングの影響を減少させる、項目１に記載の方法。
（項目５）
前記デバイスにダメージを与えうる前記乾式または湿式エッチングプロセスに、前記活
性領域の前記表面を、一切曝さないようにすることをさらに包含する、項目１に記載の
方法。
（項目６）
外因性領域にある少なくとも２つの平行なゲートを電気的に接続することで、ゲート抵
抗を著しく減少させるために、前記誘電性材料の厚さを適切に調整して、該誘電性材料の
トップに、平行なゲートコンタクトを堆積させることをさらに包含する、項目１に記載
の方法。
（項目７）
前記デバイスが、ソースオーミックコンタクトとドレインオーミックコンタクト、ゲー
トコンタクト、および、活性領域を含む電界効果型トランジスタである、項目１に記載
の方法。
（項目８）
前記実行ステップが、
（１）前記デバイスの真性および外因性領域に、前記誘電性材料を堆積または成長させ
ることと、
（２）該誘電性材料が、主として、前記デバイスの活性領域に残るように、該誘電性材
料をパターニングすることと、
（３）該パターニングされた誘電性材料にフィールドプレートを生成することであって
、ゲートフィールドコンタクトとフィールドプレートコンタクトとが、少なくとも、前記
外因性領域での、少なくとも片側で電気的に短絡され、それによって、両コンタクト間に
低抵抗接続を提供する、ことと
をさらに包含する、項目１に記載の方法。
（項目９）
前記誘電性材料の厚さが、前記デバイスの適切な動作を達成するために、制御される、
項目８に記載の方法。
（項目１０）
前記パターニングステップ（３）が、乾式または湿式エッチングプロセス、あるいは、
リフトオフプロセスによって、前記誘電性材料をパターニングすることを包含する、請求
項８に記載の方法。
（項目１１）
前記生成ステップ（３）が、前記誘電性材料上に、フィールドプレートを蒸着すること
を包含する、項目８に記載の方法。
（項目１２）
複数のフィールドプレートを形成するために、前記ステップ（１）〜（３）が繰り返さ
れる、項目８に記載の方法。
（項目１３）
前記フィールドプレートが、ゲート抵抗Ｒｇに等価な抵抗Ｒｆを有する、項目８に記
載の方法。
（項目１４）
前記フィールドプレートが、前記デバイスの真性領域の両側に接続されている、項目
８に記載の方法。
（項目１５）
ゲート抵抗を減少させるために、前記ゲートと前記フィールドプレートとの間に、マル
チ接続を形成することをさらに包含する、項目８に記載の方法。
（項目１６）
前記形成ステップが、前記ゲートと前記フィールドプレートとの間にマルチ接続を形成
するための該ゲートの堆積の前に、前記活性領域の小部分をエッチングすることを包含す
る、項目１５に記載の方法。
（項目１７）
前記デバイスの熱インピーダンスを設計するために、前記活性領域間にスペーシングす
ることをさらに包含する、項目１５に記載の方法。
（項目１８）
前記デバイスは、エアブリッジの数を減少させた大周辺デバイスを含む、項目１５に
記載の方法。
（項目１９）
前記生成ステップは、ゲート抵抗を低くするために、Ｔ字型プロセスを用いずに、前記
マルチ接続を生成するステップを包含する、項目１５に記載の方法。
（項目２０）
前記生成ステップは、平行なフィールドプレートを用いて、前記マルチ接続を生成する
ステップを包含する、項目１５に記載の方法。
（項目２１）
前記生成ステップは、デバイスの線形性能を向上させるために、ソースアクセス抵抗を
調節するために、ゲートソースアクセス領域をカバーする前記フィールドプレートを形成
するステップを包含する、項目２０に記載の方法。
（項目２２）
項目１に記載の方法を使用して製造される、デバイス。
（項目２３）
ゲートフィールドプレートを製造する方法であって、
（ａ）デバイスの真性領域と外因性領域上に、誘電性材料を堆積または成長することと、
（ｂ）該誘電性材料が、主として、該デバイスの活性化領域に残るように、該誘電性材料
をパターニングすることと、
（ｃ）該パターニングされた誘電性材料の上に、フィールドプレートを生成することであ
って、ゲートコンタクトとフィールドコンタクトは、該外因性領域の少なくとも片側で電
気的に短絡され、それによって、両コンタクト間に低抵抗接続を提供する、ことと
を包含する、方法。
（項目２４）
前記デバイスを適切な動作を達成するために、前記誘電性材料の厚さが制御されている
、項目２３に記載の方法。
（項目２５）
前記パターニングステップ（ｂ）は、乾式エッチングまたは湿式エッチング、あるいは
、リフトオフプロセスによって、前記誘電体材料をパターニングすることを包含する、請
求項２３に記載の方法。
（項目２６）
前記生成ステップ（ｃ）は、前記パターニングされた誘電体材料上に、フィールドプレ
ートを蒸着することを包含する、項目２３に記載の方法。
（項目２７）
前記ステップ（ａ）と（ｂ）は、複数のフィールドプレートを生成するために、繰り返
し行われる、項目２３に記載の方法。
（項目２８）
基板と、
該基板上に成長させた核形成層と
該核形成層上に形成されたチャネル層と、
該チャネル層に形成されたバリア層と、
該バリア層上に成長させた半導体スペーサ層と、
ソース電極とドレイン電極であって、該ゲート電極が適切なレベルでバイアスされたと
き、該ソース電極と該ドレイン電極との間で電流が流れるように、該バリア層を介してオ
ーミックコンタクトするように形成された、ソース電極とドレイン電極と
を備える、高電子移動度トランジスタ（ＨＥＭＴ）であって、
該ゲート電極の少なくとも一部分がバリア層の表面上にあるように、該スペーサ層はエ
ッチングされ、該ゲート電極は堆積され、
該ゲート電極が、該ゲート電極から該ドレイン電極に向かってある距離拡がるフィール
ドプレートを形成するように、該ゲート電極の一部分は、該スペーサ層を横切って拡がる
ようにパターニングされている、ＨＥＭＴ。
（項目２９）
前記電流は、前記ゲート電極が適切なレベルでバイアスされているとき、前記チャネル
層とバリア層との間のヘテロ界面で生じる二次元電子ガス（２ＤＥＧ）を介して、前記ゲ
ート電極とドレイン電極との間を流れる、項目２８に記載のＨＥＭＴ。
（項目３０）
前記スペーサ層上の前記ゲート電極の一部分は、エピタキシャルフィールドプレートを
形成する、項目２８に記載のＨＥＭＴ。
（項目３１）
前記スペーサ層をカバーする誘電性パッシベーション層をさらに備える、項目２８に
記載のＨＥＭＴ。
（項目３２）
前記スペーサ層は、誘電性層、アンドープのまたは空乏化したＡｌｘＧａ１−ｘＮ（０
≦ｘ≦１）材料の層、あるいは、その組合せを含む、項目２８に記載のＨＥＭＴ。
（項目３３）
前記フィールド層は、前記スペーサ層の上に形成され、前記ゲート電極の端から前記ド
レイン電極に向かって、距離Ｌｆ（フィールドプレート距離）まで拡がる、項目２８に
記載のＨＥＭＴ。
（項目３４）
前記フィールドプレートは、前記ゲート電極に電気的に接続されている、項目２８に
記載のＨＥＭＴ。
（項目３５）
前記フィールドプレートは、前記ゲート電極の成長と同じ堆積ステップの間に形成され
る、項目２８に記載のＨＥＭＴ。
（項目３６）
前記フィールドプレートとゲート電極は、別個の堆積ステップの間に形成される、請求
項２８に記載のＨＥＭＴ。
（項目３７）
前記基板は、シリコンカーバイド、サファイア、スピネル、酸化亜鉛、シリコン、ある
いは、ＩＩＩ族窒化物材料の成長をサポートできる他の任意の材料からなる、項目２８
に記載のＨＥＭＴ。
（項目３８）
前記核形成層は、ＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）核形成層である、項目２８に記
載のＨＥＭＴ。
（項目３９）
前記核形成層は、ＡｌＮ核形成層である、項目２８に記載のＨＥＭＴ。
（項目４０）
前記チャネル層は、高抵抗のＩＩＩ族窒化物チャネル層である、項目２８に記載のＨ
ＥＭＴ。
（項目４１）
前記チャネル層は、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ
＋ｙ≦１）を含む、項目２８に記載のＨＥＭＴ。
（項目４２）
前記チャネル層は、ＧａＮ：Ｆｅを含む、項目２８に記載のＨＥＭＴ。
（項目４３）
前記バリア層は、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）を含む、項目２８に記載のＨＥ
ＭＴ。
（項目４４）
前記バリア層は、ＡｌＮおよびＡｌＧａＮを含む、項目２８に記載のＨＥＭＴ。
（項目４５）
前記チャネル層とバリア層のそれぞれは、ＩＩＩ族窒化物材料のドープまたはアンドー
プの層であるサブ層を含む、項目２８に記載のＨＥＭＴ。
（項目４６）
前記スペーサ層は、ＡｌｘＧａ１−ｘＮバリア層上に成長される、ＩＩＩ族窒化物半導
体スペーサ層を含む、項目２８に記載のＨＥＭＴ。
（項目４７）
前記スペーサ層は、均一な組成を有する、項目２８に記載のＨＥＭＴ。
（項目４８）
前記スペーサ層は、勾配のある組成を有する、項目２８に記載のＨＥＭＴ。
（項目４９）
前記スペーサ層は、アンドープである、項目２８に記載のＨＥＭＴ。
（項目５０）
前記スペーサ層は、成長すると完全に空乏化する、項目２８に記載のＨＥＭＴ。
（項目５１）
前記ゲート電極は前記バリア層が形成された後に形成され、パッシベーション層は前記
デバイス上に堆積され、
前記フィールドプレートは、該ゲートをオーバーラップし、ゲート−ドレイン領域で距
離Ｌｆ拡がるように、該パッシベーション層に次いで形成され、該パッシベーション層は
該フィールドプレートに対してスペーサ層として働く、項目２８に記載のＨＥＭＴ。
【図面の簡単な説明】
【０００７】
【図１】図１Ａは、電界効果トランジスタ（ＦＥＴ）の断面図である。図１Ｂは、電界効果トランジスタ（ＦＥＴ）の平面図である。
【図２】図２Ａは、誘電性材料堆積／成長デバイスの断面図である。図２Ｂは、誘電性材料堆積／成長デバイスの平面図である。
【図３】図３Ａは、デバイスの外因性部分から、誘電性材料の除去を示すデバイス断面図である。図３Ｂは、デバイスの外因性部分から、誘電性材料の除去を示すデバイス平面図である。
【図４】図４Ａは、ゲートフィールドプレートの蒸着を示すデバイス断面図である。図４Ｂは、ゲートフィールドプレートの蒸着を示すデバイス平面図である。
【図５】図５Ａは、マルチフィールドプレート構造の一例を示すデバイス断面図である。図５Ｂは、マルチフィールドプレート構造の一例を示すデバイス平面図である。
【図６】図６は、ｆｍａｘ依存性とゲートフィンガー幅との関係をシミュレーションしたグラフである。
【図７】図７Ａは、ゲート抵抗を減らしたマルチフィールドプレートデバイスのデバイス断面図である。図７Ｂは、ゲート抵抗を減らしたマルチフィールドプレートデバイスのデバイス平面図である。図７Ｃは、ゲート抵抗を減らしたマルチフィールドプレートデバイスのデバイス断面図である。
【図８】図８は、窒化膜ベースのＨＥＭＴ（高電子移動度トランジスタ）デバイスのユニットセルの断面模式図である。
【図９】図９は、図８に示した図と異なる構成を有する窒化膜ベースのＨＥＭＴデバイスのユニットセルの断面模式図である。
【図１０】図１０は、フィールドプレート距離が、デバイス性能に与える影響を示すグラフである。
【発明を実施するための形態】
【０００８】
（本発明の詳細な説明）
以下の好ましい実施形態の記述の中で、その記述の一部を形成する添付図面を参照する
。その添付図面は、本発明が実施されうる特定の実施形態を図によって示すものである。
本発明の範囲から逸脱することなく、他の実施形態も利用されうるし、構造的な変更もな
されうることは、理解されるべきである。
【０００９】
（概観）
本発明は、電界効果型トランジスタ（ＦＥＴ）用のシングルゲートまたはマルチゲート
フィールドプレート構造を実現するためのものである。本発明は、シンプルで、典型的に
十分制御された連続的なプロセッシングステップ（誘電性材料の堆積または成長、誘電性
材料のエッチング、および、メタル蒸着）を用いる。
【００１０】
（製造プロセス）
図１Ａ、図１Ｂ、図２Ａ、図２Ｂ、図３Ａ、図３Ｂ、図４Ａ、および、図４Ｂに、本発
明の一実施形態に基づく製造プロセスを、一つの可能な形で実現するときのステップを示
す。ここで、製造プロセスには、ゲートフィールドプレートを製造する方法を含む。
【００１１】
図１Ａは、電界効果トランジスタ（ＦＥＴ）１０の断面図で、図１Ｂはその平面図であ
る。電界効果型トランジスタ１０は、ソースオーミックコンタクト１２と、ドレインオー
ミックコンタクト１４、ゲートコンタクト１６、および、活性領域１８を含む。製造プロ
セスの各ステップは、電界効果型トランジスタ１０あるいは他のデバイスに適用される。
一般的に、本方法は、誘電性材料の堆積または成長、誘電性材料のエッチング、および、
メタル蒸着の連続的なステップの実施を包含する。これは、デバイスの表面に、１以上の
フィールドプレートを生成するためである。ここで、各ステップは、フィールドプレート
オペレーションを厳しく制御することができ、表面に堆積された誘電性材料は、活性領域
１８から除去される必要がない。そのため、誘電性材料に与えるダメージの少ない乾式ま
たは湿式エッチングプロセスを用いることなく、フィールドプレートされたデバイスを実
現できることである。この実施ステップは、さらに、以下のステップを包含する。（１）
デバイスの真性および外因性領域に、誘電性材料を堆積または成長させ、ここで、誘電性
材料の厚さは、デバイスが適切な動作を実行するために制御され、（２）乾式または湿式
エッチングプロセス、あるいは、リフトオフプロセスで、誘電性材料をパターニングし、
誘電性材料が、主として、デバイスの活性領域に残るようにし、そして、（３）パターニ
ングされた誘電性材料上にフィールドプレートを蒸着させ、ここで、ゲートコンタクトお
よびフィールドコンタクトが少なくとも外因性領域の片側（ｏｎｅ ｓｉｄｅ）で電気的
に短絡され、両コンタクト間に低抵抗接続を提供する。これらステップは、図２Ａ、図２
Ｂ、図３Ａ、図３Ｂ、図４Ａ、および、図４Ｂとともに、以下に、より詳細に記述される
。
【００１２】
図２Ａはデバイスの断面図で、図２Ｂはデバイスの平面図であり、これらは製造プロセ
スの第一ステップを示す。このステップには、デバイス１０の真性および外因性領域に、
誘電性材料２０を堆積または成長させることを含む。誘電性材料２０の厚さは、最終デバ
イス１０が適切な動作を実行するために制御されるべき、重要なパラメータである。しか
しながら、これは、例えば、ＰＥＣＶＤ（プラズマ化学気相成長）などの多くの堆積／成
長技術で、通常、十分制御されたプロセスである。典型的な材料としては、シリコン窒化
物およびシリコン酸化物であるが、乾式または湿式エッチング、あるいは、リフトオフで
、パターニングさせることが可能であれば、他の材料も使うことができる。
【００１３】
図３Ａは、デバイス断面図で、図３Ｂはデバイス平面図であり、これらは製造プロセス
の第二ステップを示す。このステップには、デバイスの外因性領域２２から、エッチング
あるいは除去で、誘電性材料２０をパターニングすることを含む。これは、誘電性材料２
０が、主として、デバイス１０の活性領域１８に残るようにするためである。パターンが
エッチングで形成された場合、そのステップの間、デバイスを形成する半導体材料にダメ
ージを与えうる任意の乾式または湿式エッチングに、活性領域１８の表面を、一切曝さな
いので、デバイス１０の表面が保護されるということは、強調されるべきである。このス
テップの後に、オーミックコンタクト１２、１４は、デバイスの外因性領域２２に属する
ゲート部１６とともに、電気的にアクセス可能となる。
【００１４】
図４Ａは、デバイス断面図で、図４Ｂはデバイス平面図であり、これらは製造プロセス
の第三ステップを示す。このステップには、パターンニングされた誘電性材料２０上に、
フィールドプレート２４を生成することを含む。ここで、ゲート１６コンタクトおよびフ
ィールドプレート２４コンタクトは、両コンタクト間が低抵抗接続となるように、外因性
領域の少なくとも片側で電気的に短絡されている。好ましくは、メタル蒸着は、フィール
ドプレート２４を形成するために用いられる。ここで、フィールドプレート２４は、メタ
ルストライプまたはメタルコンタクトからなる。フィールドプレート２４は、ゲート１６
ドレインのアクセス領域に位置することで、活性領域１８の調節能力を提供し、その結果
、高いＲＦ信号下での適切なデバイス動作を妨げる表面トラッピングの影響を減少させる
ことができる。フィールドプレート２４は、デバイスの真性領域の両側に接続されており
、ゲート１６およびフィールドプレート２４とは、外因性領域２２の少なくとも片側で、
電気的に短絡されており、その２つのメタル線間に低抵抗接続を提供している。フィール
ドプレート２４のオフセットおよび長さは、狙いとするデバイス性能、すなわち、絶縁破
壊電圧やＲＦ性能などを考慮して、最適化される。
【００１５】
マルチフィールドプレートが必要とされる場合には、図２Ａ、図２Ｂ、図３Ａ、図３Ｂ
、図４Ａ、および、図４Ｂとともに示した三つのステップ（誘電性材料の堆積または成長
、誘電性材料のエッチング、および、メタル蒸着）が繰り返されて、可能となる。
【００１６】
図５Ａは、デバイス断面図で、図５Ｂはデバイス平面図であり、これらは、マルチゲー
トフィールドプレートで使う、マルチ接続を形成した一例を示す。これは、ゲート抵抗を
減少させるためであり、これによって、大周辺デバイスおよび／またはサブミクロンゲー
トデバイスの性能を向上させることができる。本例は、２段フィールドプレート構造であ
り、誘電性材料２６の更なる層と、メタルストライプまたはメタルコンタクトからなる更
なるフィールドプレート２８を含む。誘電性材料２６の厚さ、ゲート１６と他のフィール
ドプレート２４とを考慮したフィールドプレート２８の長さとオフセット、および、導入
されるフィールドプレート２４、２８の数が、製造プロセスパラメータを構成する。マル
チフィールドプレート２４、２８を使うことで、デバイス１０の設計は、さらに自由にな
り、高電圧デバイス１０の実現にも大きなインパクトをもたらす。
【００１７】
また、本発明の利点は、大周辺デバイスのゲート抵抗によって引き起こされるＲＦ性能
低下を緩和する可能性である。典型的には、最大変動周波数（ｆｍａｘ）は、ゲート抵抗
増加によるゲートフィンガー幅の拡大で、減少する。
【００１８】
図６は、ｆｍａｘ依存性とゲートフィンガー幅との関係をシミュレーションしたグラフ
である。グラフに示すように、活性領域の両端で短絡されたフィールドプレート構造を導
入すると、大きなフィンガー幅のデバイスのｆｍａｘ性能は、向上する。ゲート抵抗Ｒｇ
に等価な抵抗Ｒｆを有し、活性領域の両側に接続されたフィールドプレートを使うと、ｆ
ｍａｘ性能は著しく向上する。更なる向上は、フィールドプレート抵抗を下げることで、
達成される。フィールドプレート構造によって追加された寄生容量が、真性デバイスの寄
生容量に比べ、無視できる程度の場合のみ、この減少が見られることは、強調されるべき
である。これは、誘電性材料を適切に選択し、その厚さを適切に選択することで達成でき
、プロセスの最適化として、考えられねばならない。
【００１９】
ゲートとフィールドプレート間のマルチ接続は、また、ゲート抵抗の著しい減少を招く
。ＲＦ動作が著しく低下しないマルチ接続を達成するためには、活性領域の小部分をゲー
ト堆積の前にエッチングする。これは、デバイスのＲＦ動作を悪化させずに、ゲートとフ
ィールドプレートの間にマルチ接続を生成するためである。
【００２０】
この領域において、ゲートプレートおよびフィールドプレートは、デバイスに何ら寄生
容量を追加することなく、接続されうる。繰り返しになるが、デバイス性能が改善するの
は、導入された寄生容量が、真性デバイスの寄生容量に比し、小さい場合のみである。さ
らに、個々の活性領域間のスペーシングは、従来型配置のデバイスに比し、熱インピーダ
ンスをより効率的にするように、設計するために使われている。
【００２１】
重要なパラメータは、誘電性材料の選択、その誘電性材料の厚さ、フィールドプレート
の長さである。これらの重要なパラメータは、ここで提案する製造プロセスの各ステップ
を最適化する上で、考えられなくてはならない。
【００２２】
本方法を使うことで、エアブリッジの数を減らした大周辺デバイスの製造ができる。さ
らに、サブミクロンデバイスの製造にあたっては、本発明の利点を活かすことができる。
典型的には、サブミクロンゲートは、Ｔ字型プロセス（Ｔ−ｓｈａｐｅ ｐｒｏｃｅｓｓ
）を用いて、製造される。なぜなら、Ｔ字型にすると、標準のゲート形状に比べ、ゲート
抵抗が減少するからである。サブミクロンゲートであっても、Ｔ字型プロセスを用いない
マルチ接続を形成すると、ゲート抵抗を低くすることができる。
【００２３】
さらに、平行なゲートコンタクトは、誘電性材料の厚さを適切に調整して、誘電性材料
のトップに堆積されることができる。これは、デバイスの外因性領域上の平行なフィール
ドプレートを用いたマルチ接続を形成することで、ゲート抵抗を著しく減少させるためで
ある。低い抵抗の経路は、ゲートプレートとフィールドプレートとの間の接続が起こる幅
を適切に選択することで、平行なフィールドプレートによって、提供される。
【００２４】
図７Ａはデバイスの断面図で、図７Ｂはデバイスの平面図で、図７Ｃはデバイス断面図
であり、これらは、ゲート抵抗を減らしたマルチフィールドプレート構造の例を示したも
のである。さらに、図７Ａ、図７Ｂ、および、図７Ｃに示すように、ゲートソースアクセ
ス領域をカバーするフィールドプレートを有することで、デバイスの線形性能を向上する
ため、ソースアクセス抵抗を調節するためにも、使われる。
【００２５】
（ガリウム窒化物ベースのフィールドプレートを有する高電子移動度トランジスタ）
ＡｌＧａＮ／ＧａＮの高電子移動度トランジスタ（ＨＥＭＴ）を含むＧａＮベースのト
ランジスタは、ＲＦ周波数、マイクロ波周波数、および、ミリ波周波数で、非常に高い電
圧で、かつ、ハイパワーでの動作が可能である。しかしながら、電子トラッピング、およ
び、それに続くＤＣ特性とＲＦ特性との違いによって、これらデバイスの性能に、制限が
かけられていた。このトラッピング問題を緩和するために、ＳｉＮパッシベーションが用
いられ、成功を収めてきた結果、１０ＧＨｚで、電力密度１０Ｗ／ｍｍを超える高性能デ
バイスが可能になった。例えば、［３］は、ＧａＮトランジスタのトラッピングの影響を
減らすための方法と構造とを開示している。しかしながら、こうした構造に存在する高電
界のために、電荷トラッピングは、相変わらず、問題となっている。
【００２６】
本発明は、ＡｌＧａＮ／ＧａＮ ＨＥＭＴパワーデバイスの性能向上に使われて、成功
されてきた。４ＧＨｚ動作では、サファイア基板において、電力密度は１２Ｗ／ｍｍが、
シリコンカーバイド基板では、電力密度１８．８Ｗ／ｍｍが、それぞれ達成された。フィ
ールドプレート製造にかかるプロセッシングのステップがシンプルであるので、本発明は
、ＡｌＧａＮ／ＧａＮ ＨＥＭＴの技術や他の半導体デバイスの開発に使われうる。適切
に設計されたマルチフィールドプレートを使うと、このようなデバイスの絶縁破壊と大Ｒ
Ｆ信号性能とを両方とも、大いに改善する。
【００２７】
ＧａＮベースのＨＥＭＴは、チャネル層、および、そのチャネル層上のバリア層とを含
む。メタルソースコンタクトとドレインオーミックコンタクトは、バリア層に接して、形
成される。ゲートコンタクトは、ソースコンタクトとドレインコンタクトの間のバリア層
上（ｏｎ）に形成され、スペーサ層は、バリア層の上に（ａｂｏｖｅ）形成される。スペ
ーサ層は、誘電性層、アンドープの（ｕｎｄｏｐｅｄ）または空乏化した（ｄｅｐｌｅｔ
ｅｄ）ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）材料、あるいは、その組合せを含みうる。伝導
性のフィールドプレートは、スペーサ層の上に（ａｂｏｖｅ）形成され、ゲートコンタク
トの端からドレインコンタクトへ向かって、距離Ｌｆ（フィールドプレート距離）拡がる
。フィールドプレートは、ゲートコンタクトに、電気的に接続されていてもよい。一部の
実施形態においては、フィールドプレートは、ゲートコンタクトの成長（ｅｘｔｅｎｓｉ
ｏｎ）と同じ堆積ステップの間に、形成される。また、一部の実施形態においては、フィ
ールドプレートとゲートコンタクトは、別個の堆積ステップの間に形成される。この配置
は、デバイスのピーク電界を減少し、この結果、絶縁破壊電圧も高くなり、トラッピング
も減少する。電界の減少は、電流リークの減少や信頼性向上といった他のメリットにも繋
がる。
【００２８】
本発明の一実施形態を図８に示す。これは、窒化物ベースのＨＥＭＴデバイスのユニッ
トセル３０の断面模式図である。特に、デバイス３０は、基板３２を含む。基板３２は、
シリコンカーバイド、サファイア、スピネル、ＺｎＯ、シリコン、あるいは、ＩＩＩ族窒
化物材料の成長をサポートできる他の任意の材料を含みうる。ＡｌｚＧａ１−ｚＮ（０≦
ｚ≦１）の核形成（ｎｕｃｌｅａｔｉｏｎ）層３４は、ＭＯＣＶＤ（有機金属化学気相成
長法）、ＨＶＰＥ（ハイドライド気相成長法）、あるいは、ＭＢＥ（分子線成長法）など
のエピタキシャル結晶成長法で、基板３２上に成長される。核形成層３４の形成は、基板
３２の材料に依存しうる。例えば、様々な基板上に核形成層３４を形成する方法は、［４
］と［５］に教示されている。シリコンカーバイド基板３２上に核形成層３４を形成する
方法は、［６］、［７］、および、［８］に開示されている。
【００２９】
高抵抗のＩＩＩ族窒化物チャネル層３６は、核形成層３４上の形成される。チャネル層
３６は、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）を
含みうる。次いで、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）のバリア層３８は、チャネル層３
６上に形成される。チャネル層３６とバリア層３８の各層は、ＩＩＩ族窒化物材料のドー
プまたはアンドープの層からなりうるサブ層を含みうる。例示的な構造は、［３］、［９
］、［１０〕、［１１］、および、［１２］に示されている。他の窒化物ベースのＨＥＭ
Ｔの構造は、［１３］、および、［１４］に示されている。
【００３０】
図８に示される実施形態では、ＩＩＩ族窒化物半導体スペーサ層４０は、ＡｌｘＧａ１
−ｘＮバリア層３８上に成長される。スペーサ層４０の組成は、均一であっても、勾配を
有していてもよい。スペーサ層４０は、アンドープされることもあり、成長すると、完全
に空乏化されるように設計されることもあるが、その一方のみ、その双方でもよい。
【００３１】
ソース電極４２とドレイン電極４４は、バリア層３８を介し、オーミックコンタクトを
するように形成される。これは、電流がソース電極４２とドレイン電極４４との間に流れ
るようにするためである。その経路は、ゲート電極４６に適切なレベルのバイアス電圧を
印加したとき、チャネル層３６とバリア層３８間のヘテロ界面で生じる二次元電子ガス（
２ＤＥＧ）を介して（ｖｉａ）である。ソース電極４２とドレイン電極４４の形成は、上
記で参照した特許文献および刊行物に詳細に記載されている。
【００３２】
スペーサ層４０は、エッチングされえて、ゲート電極４６は、そのゲート電極４６の底
が、バリア層３８の表面となるように堆積されうる。ゲート電極４６を形成するメタルは
、スペーサ層４０を横切って拡がるように、パターニングされてもよい。それは、ゲート
４６の最上部が、ゲート４６の端からドレイン４４に向かって、距離Ｌｆ拡がるフィール
ドプレート構造４８を形成するためである。別の言い方をすれば、スペーサ層４０に残る
ゲート４６のメタル部分が、エピタキシャルフィールドプレート４８を形成する。最終的
に、その構造は、シリコン窒化物のような誘電性パッシベーション層５０で、覆われる。
誘電性パッシベーション層５０を形成する方法は、上記で参照した特許文献および刊行物
に詳細に記載されている。
【００３３】
また、本発明の別の実施形態が、図９に示されている。これは、図８に示した図と異な
る構成を有する窒化膜ベースのＨＥＭＴデバイスのユニットセル３０の断面模式図である
。図９に示すデバイス３０の基板３２、核形成層３４、チャネル層３６、および、バリア
層３８は、図８に示す各層と対応する同じ層である。一部の実施形態では、基板３２には
、半絶縁性の４Ｈ−ＳｉＣ（ノースカロライナ州ＤｕｒｈａｍのＣｒｅｅ，Ｉｎｃ．より
市販）を含み、核形成層３４は、ＡｌＮで形成され、また、チャネル層３６は、２μｍ厚
のＧａＮ：Ｆｅ層を含み、このとき、バリア層３８は、０．８ｎｍのＡｌＮおよび２２．
５ｎｍのＡｌｘＧａ１−ｘＮを含む。ここで、ＰＬ（光ルミネセンス）測定によると、ｘ
＝０．１９５である。
【００３４】
ゲート電極４６は、バリア層３８の形成後に形成され、パッシベーション層５０がデバ
イスに堆積される。次いで、フィールドプレート４８が、ゲート４６とオーバーラップし
、ゲート−ドレイン領域で距離Ｌｆ拡がるように、パッシベーション層５０上に形成され
る。図９に示す実施形態では、パッシベーション層５０は、フィールドプレート４８のス
ペーサ層としての役割を果たす。ゲート４６の上の（ａｂｏｖｅ）フィールドプレート４
８のオーバーラップ、および、ゲート−ドレイン領域での拡がり量は、最適な結果を得る
ために、変更されうる。フィールドプレート４８とゲート４６は、ビア（ｖｉａ）あるい
は他の接続（図示せず）によって、接続している。
【００３５】
一部の実施形態において、フィールドプレート４８は、距離Ｌｆ０．２〜１μｍ拡がり
うる。一部の実施形態において、フィールドプレート４８は、距離Ｌｆ０．５〜０．９μ
ｍ拡がりうる。好ましい実施形態として、フィールドプレート４８は、距離Ｌｆ０．７μ
ｍ拡がりうる。
【００３６】
図９に従う構造ＧａＮベースのＨＥＭＴ構造が、構築され、テストされた。そのデバイ
スは、１２０Ｖと４ＧＨｚで動作したとき、５５％の電力付加効率（ＰＡＥ）、電力密度
３２Ｗ／ｍｍを達成した。
【００３７】
フィールドプレート距離（Ｌｆ）がデバイス性能に与える影響が、テストされた。デバ
イスは、図９の実施形態に、概ね従って、製造された。ただし、フィールドプレート長Ｌ
ｆは、０〜０．９μｍと距離を変化させた。その後、得られたデバイスのＰＡＥを測定し
た。図１０に示すように、フィールドプレート長が０．５μｍを一度超えると、ＰＡＥは
向上し、その最適長さは約０．７μｍであった。しかしながら、最適長さは、個々のデバ
イス設計に依存しうるし、また、動作する電圧と周波数にも依存しうる。
【００３８】
（参考文献）
以下の参考文献が、本明細書中で、参考文献として、組み込まれている。
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ｐ ＩＩＩ ｎｉｔｒｉｄｅ ｂａｓｅｄ ＦＥＴｓ ａｎｄ ＨＥＭＴｓ ｗｉｔｈ
ｒｅｄｕｃｅｄ ｔｒａｐｐｉｎｇ ａｎｄ ｍｅｔｈｏｄ ｆｏｒ ｐｒｏｄｕｃｉｎ
ｇ ｔｈｅ ｓａｍｅ」
［４］米国特許第５，２９０，３９３号、１９９４年３月１日発行、Ｎａｋａｍｕｒａ、
「Ｃｒｙｓｔａｌ ｇｒｏｗｔｈ ｍｅｔｈｏｄ ｆｏｒ ｇａｌｌｉｕｍ ｎｉｔｒｉ
ｄｅ−ｂａｓｅｄ ｃｏｍｐｏｕｎｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」
［５］米国特許第５，６８６，７３８号、１９９７年１１月１１日発行、Ｍｏｕｓｔａｋ
ａｓ、「Ｈｉｇｈｌｙ ｉｎｓｕｌａｔｉｎｇ ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ ｇａ
ｌｌｉｕｍ ｎｉｔｒｉｄｅ ｔｈｉｎ ｆｉｌｍｓ．」
［６］米国特許第５，３９３，９９３号、１９９５年２月２８日発行、Ｅｄｍｏｎｄら、
「Ｂｕｆｆｅｒ ｓｔｒｕｃｔｕｒｅ ｂｅｔｗｅｅｎ ｓｉｌｉｃｏｎ ｃａｒｂｉｄ
ｅ ａｎｄ ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ ａｎｄ ｒｅｓｕｌｔｉｎｇ ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅｓ」
［７］米国特許第５，５２３，５８９号、１９９６年６月４日発行、Ｅｄｍｏｎｄら、「
Ｖｅｒｔｉｃａｌ ｇｅｏｍｅｔｒｙ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ ｗ
ｉｔｈ ｇｒｏｕｐ ＩＩＩ ｎｉｔｒｉｄｅ ａｃｔｉｖｅ ｌａｙｅｒ ａｎｄ ｅ
ｘｔｅｎｄｅｄ ｌｉｆｅｔｉｍｅ」
［８］米国特許第５，７３９，５５４号、１９９８年４月１４日発行、Ｅｄｍｏｎｄら、
「Ｄｏｕｂｌｅ ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉ
ｏｄｅ ｗｉｔｈ ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ ａｃｔｉｖｅ ｌａｙｅｒ」
［９］米国特許第６，３１６，７９３号、２００１年１１月１３日発行、Ｓｈｅｐｐａｒ
ｄら、「Ｎｉｔｒｉｄｅ ｂａｓｅｄ ｔｒａｎｓｉｓｔｏｒｓ ｏｎ ｓｅｍｉ−ｉｎ
ｓｕｌａｔｉｎｇ ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ ｓｕｂｓｔｒａｔｅｓ」
［１０］米国特許第６，５４８，３３３号、２００３年４月１５日発行、Ｓｍｉｔｈ、「
Ａｌｕｍｉｎｕｍ ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ／ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ
ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒｓ ｈａｖｉ
ｎｇ ａ ｇａｔｅ ｃｏｎｔａｃｔ ｏｎ ａ ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ ｂ
ａｓｅｄ ｃａｐ ｓｅｇｍｅｎｔ」
［１１］米国特許出願公開番号第２００２／０１６７０２３号、２００２年１１月１４日
公開、Ｃｈａｖａｒｋａｒ， Ｐｒａｓｈａｎｔら、「Ｇｒｏｕｐ−ＩＩＩ ｎｉｔｒｉ
ｄｅ ｂａｓｅｄ ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔ
ｏｒ （ＨＥＭＴ） ｗｉｔｈ ｂａｒｒｉｅｒ／ｓｐａｃｅｒ ｌａｙｅｒ」
［１２］米国特許出願公開番号第２００３／００２００９２号、２００３年１月３０日公
開，Ｐａｒｉｋｈ， Ｐｒｉｍｉｔら、「Ｉｎｓｕｌａｔｉｎｇ ｇａｔｅ ＡｌＧａＮ
／ＧａＮ ＨＥＭＴ」
［１３］米国特許第５，１９２，９８７号、１９９３年３月９日発行、Ｋｈａｎら、「Ｈ
ｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ Ｇａ
Ｎ／ＡｌｘＧａ１−ｘＮ ｈｅｔｅｒｏｊｕｎｃｔｉｏｎｓ」
［１４］米国特許第５，２９６，３９５号，１９９４年３月２２日発行、Ｋｈａｎら、「
Ｍｅｔｈｏｄ ｏｆ ｍａｋｉｎｇ ａ ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔ
ｙ ｔｒａｎｓｉｓｔｏｒ」
［１５］ Ｙ．−Ｆ． Ｗｕ、 Ａ． Ｓａｘｌｅｒ、 Ｍ． Ｍｏｏｒｅ、 Ｒ．Ｐ．
Ｓｍｉｔｈ、 Ｓ． Ｓｈｅｐｐａｒｄ、 Ｐ．Ｍ． Ｃｈａｖａｒｋａｒ、 Ｔ．
Ｗｉｓｌｅｄｅｒ、 Ｕ．Ｋ． Ｍｉｓｈｒａ、 Ｐ． Ｐａｒｉｋｈ、「３０ Ｗ／ｍ
ｍ ＧａＮ ＨＥＭＴｓ ｂｙ ｆｉｅｌｄ ｐｌａｔｅ ｏｐｔｉｍｉｚａｔｉｏｎ」
， ＩＥＥＥ ＥＤＬ、 Ｖｏｌ．２５、 Ｎｏ．３、 ｐｐ．１１７−１１９、２００
４年３月
［１６］ Ｓ．Ｋａｒｍａｌｋａｒ、 Ｕ．Ｋ． Ｍｉｓｈｒａ、 Ｖｅｒｙ ｈｉｇｈ
ｖｏｌｔａｇｅ ＡｌＧａＮ−ＧａＮ ＨＥＭＴ ｕｓｉｎｇ ａ ｆｉｅｌｄ ｐｌ
ａｔｅ ｄｅｐｏｓｉｔｅｄ ｏｎ ａ ｓｔｅｐｐｅｄ ｉｎｓｕｌａｔｏｒ， Ｓｏ
ｌｉｄ Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ， ４５（２００１）１６４５−１６５２
．
（結論）
本明細書は、本発明の好ましい実施形態の記載を結論付けるものである。本発明の一以
上の実施形態について前述してきたが、これは例示と記述の目的のために、示されたもの
である。ここに開示した細かな形式で、本発明の網羅を意図したものでも、本発明の制限
を意図したものではない。上記に教示したことから、修正や変更を多数行うことも可能で
ある。本発明の範囲は、ここに記載した詳細な記述で限定されることを意図しておらず、
むしろ、以下に述べる項目で限定されることを意図している。
【特許請求の範囲】
【請求項１】
明細書に記載の発明。
【請求項１】
明細書に記載の発明。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１６４９９４（Ｐ２０１２−１６４９９４Ａ）
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−８１７２６（Ｐ２０１２−８１７２６）
【出願日】平成２４年３月３０日（２０１２．３．３０）
【分割の表示】特願２００６−５２５５４４（Ｐ２００６−５２５５４４）の分割
【原出願日】平成１６年９月９日（２００４．９．９）
【出願人】（５９２１３０６９９）ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア (364)
【氏名又は名称原語表記】Ｔｈｅ Ｒｅｇｅｎｔｓ ｏｆ Ｔｈｅ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｃａｌｉｆｏｒｎｉａ
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【Ｆターム（参考）】
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願番号】特願２０１２−８１７２６（Ｐ２０１２−８１７２６）
【出願日】平成２４年３月３０日（２０１２．３．３０）
【分割の表示】特願２００６−５２５５４４（Ｐ２００６−５２５５４４）の分割
【原出願日】平成１６年９月９日（２００４．９．９）
【出願人】（５９２１３０６９９）ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア (364)
【氏名又は名称原語表記】Ｔｈｅ Ｒｅｇｅｎｔｓ ｏｆ Ｔｈｅ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｃａｌｉｆｏｒｎｉａ
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【Ｆターム（参考）】
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