半導体装置、及び半導体装置の駆動方法
【課題】データの書込みにおいて、電源電位を増やすことなく電圧を低減することで低消費電力化が実現された半導体装置を提供する。さらにデータの書込みにおいて、電源電位を増やすことなく選択トランジスタにおけるしきい値落ちの問題が抑制された半導体装置を提供する。
【解決手段】ｎチャネル型の選択トランジスタのゲートに電気的に接続するワード線に直列にダイオード電気的に接続されたトランジスタを電気的に接続し、さらに当該選択トランジスタのソース又はドレインの一方に電気的に接続するビット線と、ワード線との間に容量素子を設ける、またはビット線とワード線との線間容量を利用する。さらに書込みにおいて、ワード選択のタイミングをビット選択のタイミングよりも早くする。
【解決手段】ｎチャネル型の選択トランジスタのゲートに電気的に接続するワード線に直列にダイオード電気的に接続されたトランジスタを電気的に接続し、さらに当該選択トランジスタのソース又はドレインの一方に電気的に接続するビット線と、ワード線との間に容量素子を設ける、またはビット線とワード線との線間容量を利用する。さらに書込みにおいて、ワード選択のタイミングをビット選択のタイミングよりも早くする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス状に配置された複数の回路素子を含む半導体装置に関する。
【背景技術】
【０００２】
マトリクス状に配置された選択トランジスタを有する複数の回路素子を、複数の信号線と駆動回路を用いて駆動させる技術が知られている。このような技術は例えば、液晶表示装置や発光表示装置、電子ペーパーなどの画像表示装置、またＤＲＡＭやＳＲＡＭなどの記憶装置などに応用されている。
【０００３】
上記選択トランジスタにはｎチャネル型のトランジスタを用いられることが多い。ｎチャネル型のトランジスタは、移動度の高い電子をキャリアとするため動作が高速である点、また比較的小さいサイズのトランジスタであっても大きな電流を流すことができる点などにより、微細化に適していることが理由の一つに挙げられる。
【０００４】
このような技術が画像表示装置に応用される場合、一般的にアクティブマトリクス技術などと称される。例えば、アクティブマトリクス型液晶表示装置の多くは、ｎチャネル型トランジスタで構成される画素部を有する。
【０００５】
また、半導体素子を利用した記憶装置は、電力の供給が停止すると記憶内容が失われる揮発性の記憶装置と、電力の供給が停止しても記憶内容が保持される不揮発性の記憶装置に大別される。
【０００６】
不揮発性の記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、フローティングゲートに電荷を保持することにより、半永久的なデータ保持期間を有する記憶装置である（例えば、特許文献１参照）。しかしながら、書込みや消去には高い電圧が必要であるため消費電力が高いうえに、これらの動作の高速化が容易でないという問題もある。
【０００７】
また揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などが挙げられる。これら揮発性記憶装置は電力の供給が停止すると記憶内容が失われるが、不揮発性メモリのような大きな電圧を必要としないため消費電力は比較的小さい。
【０００８】
一方、近年では携帯電話、小型ＰＣなどの携帯用電子機器や、非接触ＩＣカード、ＲＦＩＤタグなどの無線によって電力が供給される無線機器など、低消費電力が要求される機器の開発が進んでいる。このような機器では例えわずかな消費電力の増大であっても問題となる場合がある。機器の消費電力の増大は、例えばＲＦＩＤタグであれば通信距離の低下、また例えば携帯電話などにおいては、バッテリーによる駆動時間の低下を招く。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
液晶表示装置、発光表示装置などの画像表示装置や、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリのような記憶装置は、低消費電力での駆動が期待されており、更なる低電力化が検討されている。
【００１１】
また、これらを構成する回路内の選択トランジスタには、上述のような理由からｎチャネル型のトランジスタが多く用いられる。しかしながら、ｎチャネル型の選択トランジスタを介して画素、又はメモリ素子へデータを書込む際に、トランジスタのしきい値落ちが生じてしまう問題がある。つまり、トランジスタを介して書込まれる電位は、当該トランジスタのしきい値電圧分低下してしまい、その分書込まれる電位にロスが生じてしまう。
【００１２】
この問題を防ぐためには、データの書込みを行う際、例えばあらかじめトランジスタのしきい値電圧分を上乗せした電位を用いる、または、選択トランジスタのゲート及びドレインにそれぞれ電気的に接続する２系統の電源を用い、選択トランジスタのゲートには高い電位を印加するなどの対策が必要であった。しかしこれらの対策はいずれにしても、結果的に書込みの電圧の上昇を伴うこととなり、消費電力の増加に繋がっていた。
【００１３】
しかしながら、上述の携帯機器や無線機器など、わずかな消費電力の増大が問題となるような低消費電力が求められる機器においては、上記のように書込み動作の際に高い電源電位を用いるような対策は機器の消費電力の増大に繋がるため好ましくない。また、電源電位を生成する電源回路を増やすような対策は、当該電源回路による消費電力が機器の消費電力を増大させる問題を生む。
【００１４】
したがって、電源回路を増やすことなく書込み動作を可能とすること、さらに、書込みの際の選択トランジスタによるしきい値落ちによるロスをなくし、従来よりも低電圧で書込み動作を行うことは、上記のような機器の低消費電力化において、大きな課題となっている。
【００１５】
上述の問題に鑑み、本発明の目的は、データの書込みにおいて、電源電位を増やすことなく電圧を低減することで低消費電力化が実現された半導体装置を提供することを課題の一とする。さらにデータの書込みにおいて、電源電位を増やすことなく選択トランジスタにおけるしきい値落ちの問題が抑制された半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明の一態様は、複数のワード線（第１の信号線とも言う）と、これと交差する複数のビット線（第２の信号線とも言う）とを有し、これらの交差する部分に選択トランジスタを含む回路素子を有するマトリクス回路において、ｎチャネル型の選択トランジスタのゲートに電気的に接続するワード線に直列にダイオード接続されたトランジスタを電気的に接続し、さらに当該選択トランジスタのソース又はドレインの一方に電気的に接続するビット線と、ワード線との間に容量を設ける。さらに書込みにおいて、ワード線の選択のタイミングをビット線の選択のタイミングよりも早くする。
【００１７】
なお、上記回路素子は、ソース又はドレインの一方にビット線が電気的に接続される選択トランジスタと、当該選択トランジスタのソース又はドレインの他方に電気的に接続される機能回路とを有する。当該機能回路は、選択トランジスタを介してビット線から入力される電位によって様々な機能を発現する回路であって、例えばＤＲＡＭの場合では容量素子に相当し、発光装置の場合では発光素子、保持容量素子、及び電流制御用トランジスタなどからなる回路に相当する。
【００１８】
上記構成とすることにより、書込みにおいて、先に選択されたワード線が電源電圧により電位の高い状態でフローティング状態となる。その後ビット線に同一の電源電圧を印加すると、ワード線とビット線の間の容量による容量結合によりワード線の電位が上昇し、ビット線の電位よりも高い電位となる。従って、選択トランジスタのゲートには、ソースよりも高い電圧が印加されるため、しきい値落ちを抑制し、電源電圧に近い電圧で書込みを行うことができる。
【００１９】
また、ワード線、及び基準電位が与えられた基準電位線に直列に接続されたトランジスタを設ける構成とし、書込み動作を終える際、ワード線を非選択とした後、又は非選択にすると同時に、当該トランジスタをオンとすることにより、ワード線の電位は基準電位となるため選択トランジスタがオフされる。その後、ビット線を非選択とすることにより、書込みが終了する。ここで、基準電位には少なくともトランジスタのゲートに入力されたときに当該トランジスタをオフする電位を用いる。基準電位として接地電位を用いてもよい。
【００２０】
上述の構成とすることにより、従来のように書込みにおいてしきい値分を上乗せした電圧を用いる必要がなくなり、低電圧で書込みが可能となるため、消費電力を低減することができる。
【００２１】
さらに、選択トランジスタのしきい値電圧が変動してしまう場合や、回路内の複数の選択トランジスタのしきい値電圧にばらつきが存在する場合であっても、上述の構成を用いて当該選択トランジスタのゲートに十分高い電圧を印加することにより、このような変動やばらつきに関係なく等しい電圧を、選択トランジスタを介して書込むことができる。
【００２２】
すなわち、本発明の一態様は、ダイオードと、該ダイオードの出力端子に電気的に接続され、該ダイオードを介して選択信号が入力される第１の信号線と、ソース又はドレインの一方が第１の信号線と電気的に接続され、ソース又はドレインの他方が基準電位線と電気的に接続される第１のトランジスタと、ゲートが第１の信号線と電気的に接続し、ソース又はドレインの一方が第２の信号線と電気的に接続し、上記選択信号によって制御される、ｎチャネル型の第２のトランジスタと、第１の信号線と第２の信号線との間に容量と、第２のトランジスタのソース又はドレインの他方と電気的に接続され、該第２のトランジスタを介して第２の信号線からの信号が入力される機能回路と、を有するセルアレイと、を備えた、半導体装置である。
【００２３】
また、本発明の一態様は、上記ダイオードは、ゲートとソース又はドレインの一方が電気的に接続され、ソース又はドレインの他方が第１の信号線と電気的に接続する第３のトランジスタからなる、半導体装置である。
【００２４】
また、本発明の一態様は、ダイオードの入力端子に第１の電位を与え、該ダイオードの出力端子に電気的に接続された第１の信号線の電位を第２の電位まで上昇させる第１のステップと、第２の信号線に第１の電位を与え、第１の信号線と第２の信号線との間に電気的に接続された容量を充電することにより第１の信号線の電位を第３の電位まで上昇させ、第１の信号線に電気的に接続された第２のトランジスタのゲートに第３の電位を与え、第２のトランジスタをオンさせると共に、第２の信号線に電気的に接続された第２のトランジスタのドレインに第１の電位を与える第２のステップと、ダイオードに第２のトランジスタをオフさせる第４の電位を与える第３のステップと、第１の信号線にドレインが電気的に接続され、基準電位線にソースが電気的に接続された第１のトランジスタのゲートに第１の電位を与え、第１のトランジスタをオンにし、第１の信号線の電位を第４の電位まで下降させることにより、第２のトランジスタのゲートに第４の電位を与え、第２のトランジスタをオフにする第４のステップと、を有し、第１の電位は、ダイオードのしきい値電圧と、第２のトランジスタのしきい値電圧との和より高い電圧である、半導体装置の駆動方法である。
【００２５】
また、本発明の一態様は、上記第４のステップの後に、第２の信号線に第４の電位を与える第５のステップを有する、半導体装置の駆動方法である。
【００２６】
このような半導体装置、および駆動方法を用いることにより、液晶表示装置や発光表示装置、電子ペーパーなどの表示装置における画素や、ＤＲＡＭやＳＲＡＭ、酸化物半導体を用いた記憶装置における記憶素子等の機能素子への書込み時において、第１の信号線（以降ワード線とも呼ぶ）に電圧を印加した後に第２の信号線（以降ビット線とも呼ぶ）に電圧を印加することによって、これらに電気的に接続された容量による容量結合によりワード線電位がビット線よりも高い電位まで上昇する。従って上記第２のトランジスタ（選択トランジスタとも呼ぶ）のドレインの電位よりもゲートの電位のほうが高くなることにより、該第２のトランジスタのしきい値落ちを抑制できる。その後、ワード線への電圧印加を終えた後に、上記第１のトランジスタをオン状態とすることによりワード線電位を接地電位まで低下させ、書込み動作が終了する。従って、このような構成とすることにより、電源回路を増やす必要がなく、且つしきい値落ちを想定してあらかじめ高い電源電位を用いる必要がなく、低電力で書込み動作を行うことができる。
【００２７】
また、このような半導体装置、および駆動方法においては、ワード線の電位は上記ダイオードのしきい値電圧分低下するが、電源電位を上記ダイオード、及び上記第２のトランジスタのしきい値電圧の和よりも高い電位とすることにより、上記ダイオードのしきい値落ちの影響を抑制することができる。つまり、このような電位を電源電位に用いることにより、選択トランジスタのゲートに電気的に接続するワード線は、該選択トランジスタを線形領域で動作させるだけの十分高い電位となるため、ソース、ドレイン間のしきい値落ちの影響を抑制することができる。このような効果は、書込まれるノードにハイレベル電位、及びローレベル電位の二つの状態を書込む場合（例えば、２値のデータを用いるようなＤＲＡＭ、ＳＲＡＭ、及び酸化物半導体トランジスタを用いた記憶装置や、デジタル階調表示方式を採用した液晶表示装置や発光表示装置などの表示装置）であっても、三つ以上の状態を書込む場合（例えば、３値以上のデータを用いるような記憶装置や、アナログ階調表示方式を採用した液晶表示装置や発光表示装置などの表示装置）であっても有効である。
【００２８】
さらに、上記の構成とした半導体装置、及び駆動方法において、書込まれるノードに任意の電位を書込む際、ダイオードの入力端子に入力する電位は、ビット線に入力する信号の電位と等しい、上記ダイオード、及び上記第２のトランジスタ（選択トランジスタ）のしきい値電圧の和より高い電位を用いることができる。すなわち、ワード線の電位は、ビット線に入力する電位の値によらず、常に選択トランジスタを線形領域で動作させるだけの高い電位を確保することができるため、書込まれるノードには選択トランジスタのしきい値落ちの影響を受けることなく、ビット線に入力する信号の任意の電位を書込むことができる。この様な構成とすることにより、従来のようにワード線、及びビット線それぞれに入力する異なる電源電位を用意する必要がないため回路構成を簡略化できると共に、電源回路による消費電力を低減することができる。
【００２９】
また、上記ダイオードは、ゲートとソース又はドレインの一方とが接続されたトランジスタを用いることができる。ダイオードとしてこのように接続したトランジスタを用いることにより、他の回路に用いるトランジスタと同様の工程を経て形成することができ、工程が簡略化されるため有効である。
【００３０】
また、本発明の一態様は、上記第２のトランジスタのチャネルが形成される半導体層は、酸化物半導体を含む、半導体装置である。
【００３１】
また、本発明の一態様は、上記第２のトランジスタのオフ状態における、チャネル幅１μｍあたりの電流が、ソースとドレイン間の電圧が３．５Ｖ、温度２５℃の条件下において、１００ｚＡ以下である、半導体装置である。
【００３２】
つまり、選択トランジスタには、オフ状態でのリーク電流が極めて低いトランジスタを用いる。具体的には、選択トランジスタに酸化物半導体を半導体層に用いたトランジスタを適用する。例えば、オフ状態でのソースとドレイン間のチャネル幅１μｍあたりのリーク電流（オフ電流）が、ソースとドレイン間の電圧が３．５Ｖ、使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０−１９Ａ）以下であるトランジスタを用いることができる。このような酸化物半導体を半導体層としたトランジスタは、リーク電流が極めて小さいため、書込んだデータが選択トランジスタのオフリークにより失われることが抑制できる。つまり、低電圧で書込みを行っても長期間にわたって情報を保持することが可能となる。すなわち低電圧で書込み動作を行うことができるため、消費電力が低減された半導体装置を実現できる。
【００３３】
例えば、選択トランジスタとして酸化物半導体を半導体層としたトランジスタを用いた記憶装置の場合、トランジスタのオン、オフ動作の制御で情報の記憶を行う構成とすることができる。従って、トランジスタがオンする程度の低い電圧で書込み動作を行うことが可能となる。従来のフローティングゲート型の記憶装置では書込み動作に１５Ｖ〜２０Ｖ程度の電圧を要する。例えば該トランジスタのオンする電圧を１．７Ｖとした時に、１６Ｖで駆動するフローティングゲート型の記憶装置と比較すると、計算上では書込み時の消費電力は約９８％削減できることになる。
【００３４】
≪定義≫
なお、本明細書等においてしきい値落ちとは、ｎチャネル型のトランジスタにおいてゲート及びドレインに同一電圧（Ｖｄｄ）を印加したとき、ソースに出力される電圧が、トランジスタのしきい値電圧（Ｖｔｈ）分だけ低下する現象のことを言う。
【発明の効果】
【００３５】
本発明によれば、データの書込みにおいて、電源電位を増やすことなく電圧を低減することで低消費電力化が実現された半導体装置を提供できる。さらにデータの書込みにおいて、電源電位を増やすことなく選択トランジスタにおけるしきい値落ちの問題が抑制された半導体装置を提供できる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一態様である、記憶装置を説明する図。
【図２】本発明の一態様である、記憶装置の構成を説明する図。
【図３】本発明の一態様である、記憶装置におけるタイミングチャート。
【図４】本発明の一態様である、記憶装置の構成を説明する図。
【図５】本発明の一態様である、記憶装置の構成を説明する図。
【図６】本発明の一態様である、画像表示装置の構成を説明する図。
【図７】本発明の一態様である、トランジスタ及び作製方法を説明する図。
【図８】本発明の一態様である、トランジスタを説明する図。
【図９】本発明の一態様である、電子機器を説明する図。
【図１０】本発明の実施例に用いた回路図。
【図１１】本発明の実施例における入出力特性。
【発明を実施するための形態】
【００３７】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３８】
なお、本明細書で説明する図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため誇張され、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３９】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００４０】
また、本明細書等において、トランジスタのソース、又はドレインのどちらか一方のことを「第１電極」と呼び、ソース、又はドレインの他方を「第２電極」とも呼ぶこととする。なお、この際、ゲートについては「ゲート」又は「ゲート電極」とも呼ぶ。
【００４１】
また、本明細書等において、ダイオードの有する２つの電極のうち、電流の流れる向きに対して入力側（アノード側）を「第１の電極」又は「入力端子」と呼び、出力側（カソード側）を「第２の電極」又は「出力端子」と呼ぶこととする。
【００４２】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００４３】
（実施の形態１）
本実施の形態では、本発明の一態様の記憶装置の構成について図１乃至図５を用いて説明する。本実施の形態では、酸化物半導体を半導体層に用いたｎチャネル型トランジスタを選択トランジスタとして用いた、記憶装置について説明する。
【００４４】
≪装置構成≫
図１に本実施の形態で例示する記憶装置のブロック図を示す。
【００４５】
記憶装置１００は、メモリセルアレイ１０２と、駆動回路１０４、駆動回路１０５、駆動回路１０６、及び駆動回路１０７といった周辺回路から構成される。
【００４６】
メモリセルアレイ１０２には、メモリセル１１０が、縦ｍ個（行）×横ｎ個（列）（ｍ及びｎは自然数）のマトリクス状に配置されている。また、一つのメモリセルには、ワード線ＷＬ、ビット線ＢＬ、データ線ＤＬ、読出し信号線ＲＬ、及び基準電位線がそれぞれ電気的に接続されている。
【００４７】
また、駆動回路１０４はｍ本のワード線ＷＬ（ＷＬ＿１〜ＷＬ＿ｍ）と電気的に接続され、駆動回路１０７はｍ本の読出し信号線ＲＬ（ＲＬ＿１〜ＲＬ＿ｍ）と電気的に接続さている。また、駆動回路１０５はｎ本のビット線ＢＬ（ＢＬ＿１〜ＢＬ＿ｎ）と電気的に接続され、駆動回路１０６はｎ本のデータ線ＤＬ（ＤＬ＿１〜ＤＬ＿ｎ）と電気的に接続されている。
【００４８】
駆動回路１０４、駆動回路１０５、駆動回路１０７は、それぞれに電気的に接続された信号線に選択的に電圧を印加することにより、メモリセル１１０に対して選択的に読出し、書込み動作を行うことができる。
【００４９】
また、駆動回路１０６は、メモリセル１１０に書き込まれたデータを取得する、読出し回路の役割を果たす。
【００５０】
なお、ここでは駆動回路１０４、駆動回路１０５、駆動回路１０６、駆動回路１０７をそれぞれ独立に設けているが、これらに換えて複数の機能を有するデコーダーを用いてもよい。
【００５１】
次に、メモリセル１１０、及びワード線ＷＬが電気的に接続される駆動回路１０４内の一部の構成について、図２を用いて説明する。図２はメモリセルアレイ１０２内の一つのメモリセル１１０と、これに繋がる駆動回路１０４、及び駆動回路１０６の一部の構成を抜き出した回路図である。
【００５２】
駆動回路１０４は、入力部ＩＮ（１）と、接地電位入力部ＧＮＤを有する。さらに駆動回路１０４は、トランジスタ２０２、トランジスタ２０４、及びインバータ２０６を有する。トランジスタ２０２は、ゲート、及びソース又はドレインのどちらか一方（第１電極）が入力部ＩＮ（１）と電気的に接続され、ソース又はドレインの他方（第２電極）はワード線２５０に電気的に接続される。トランジスタ２０４の第１電極はワード線２５０に電気的に接続され、また第２電極が接地電位入力部ＧＮＤと電気的に接続されている。インバータ２０６は入力側が入力部ＩＮ（１）と電気的に接続し、出力側がトランジスタ２０４のゲートと電気的に接続される。本実施の形態では接地電位が入力される接地電位入力部を用いる構成としたが、少なくともワード線２５０に接続されるトランジスタをオフする基準電位が入力される構成としてもよい。
【００５３】
データ線２５４に繋がる駆動回路１０６は、電源入力部ＶＤＤ、及びトランジスタ２１６を有する。データ線２５４にはトランジスタ２１６のゲート、及び第１電極が電気的に接続される。トランジスタ２１６の第２電極は電源入力部ＶＤＤに電気的に接続される。電源入力部ＶＤＤには常に電源電位Ｖｄｄが入力される。また、トランジスタ２１６にはｐチャネル型のトランジスタを用いる。
【００５４】
メモリセル１１０は、ワード線２５０、ビット線２５２、データ線２５４、読出し信号線２５６、及び基準電位線２５８に囲まれた領域に配置され、容量素子２０８と、メモリ部２８０から成る。基準電位線２５８には、読み出しに用いる基準電位が入力される。本構成では、基準電位として接地電位を用いる。
【００５５】
容量素子２０８は、一方の電極がワード線２５０と電気的に接続し、他方の電極がビット線２５２と電気的に接続される。
【００５６】
メモリ部２８０は、トランジスタ２１０、容量素子２１２、及びトランジスタ２１４を有する。トランジスタ２１０のゲートはワード線２５０と電気的に接続し、第１電極が容量素子２０８の他方の電極、及びビット線２５２と電気的に接続される。またトランジスタ２１０の第２電極は、容量素子２１２の一方の電極、及びトランジスタ２１４のゲートと電気的に接続されている。トランジスタ２１４の第１電極は、基準電位線２５８と電気的に接続され、第２電極はデータ線２５４と電気的に接続される。容量素子２１２の他方の電極は、読出し信号線２５６と電気的に接続されている。ここで、容量素子２１２及びトランジスタ２１４を含む構成が機能回路に相当する。
【００５７】
本実施の形態では、トランジスタ２０２、トランジスタ２０４、トランジスタ２１０、トランジスタ２１４は全てｎチャネル型のトランジスタとする。移動度の高い電子をキャリアとしたｎチャネル型トランジスタを用いることにより、書込み、読出し動作を高速に行うことができる。さらに小さいサイズのトランジスタであっても比較的大きな電流を流すことができるため、回路を微細化することができる。
【００５８】
また、トランジスタ２０２、トランジスタ２０４、トランジスタ２１４、トランジスタ２１６、及びインバータ２０６を構成するトランジスタにおいて、チャネルが形成される半導体には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。このような半導体材料を用いたトランジスタは、十分な高速動作が可能なため、記憶した情報の読出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。
【００５９】
また、トランジスタ２１０のチャネルが形成される半導体に酸化物半導体を用いることができる。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ状態でのソースとドレイン間の、チャネル幅１μｍあたりのリーク電流（オフ電流）は、ソースとドレイン間の電圧が３．５Ｖ、使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０−１９Ａ）以下、もしくは１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下とすることができる。このため、消費電力の小さい半導体装置を実現することができる。
【００６０】
本実施の形態では、トランジスタ２１０のチャネルが形成される半導体に酸化物半導体を用い、ｎチャネル型のトランジスタ２１０とした。
【００６１】
また、容量素子２０８は、ワード線ＷＬとビット線ＢＬとの線間容量などで代用して省略することもできる。
【００６２】
≪駆動方法≫
次に図２に示す回路の書き込み動作及び読出し動作についてタイミングチャートを用いて詳細に説明する。図３に示すタイミングチャートは、図２に示す各信号線、及びノードの電圧、または状態の時間変化を示している。
【００６３】
ここで図２における入力部ＩＮ（１）には、ハイレベル電位Ｖｉｎ（１）Ｈ又はローレベル電位Ｖｉｎ（１）Ｌが与えられるものとする。また、ビット線２５２には、ハイレベル電位ＶＢＬＨ又はローレベル電位ＶＢＬＬが与えられるものとする。また、読出し信号線２５６には、ハイレベル電位ＶＲＬＨ又はローレベル電位ＶＲＬＬが与えられるものとする。
【００６４】
本実施の形態の回路では、入力部ＩＮ（１）、ビット線２５２に入力されるハイレベル電位は、電源電位Ｖｄｄと同じ電位で駆動させることができる。ここで電源電位は、各トランジスタのしきい値電圧などのトランジスタ特性を考慮して、適宜設定すればよい。
【００６５】
本実施の形態では、図２に示す回路の書き込み動作及び読出し動作を説明するための一例として、トランジスタ２０２、トランジスタ２０４、トランジスタ２１０、トランジスタ２１４のしきい値電圧（Ｖｔｈ）を０Ｖ以上１．５Ｖ未満と仮定し、トランジスタ２１６のしきい値電圧を−１．５Ｖより大きく、０Ｖ以下であると仮定し、電源電位を３Ｖとした。
【００６６】
また、読出し信号線２５６に入力されるハイレベル電位ＶＲＬＨは、接地電位（０Ｖ）とし、ローレベル電位ＶＲＬＬは負の電源電位（−Ｖｄｄ）以下の電位を用いることができる。本実施の形態では、ＶＲＬＬを−３Ｖとした。
【００６７】
はじめに、図３に示すタイミングチャートを用いて、書込み動作について説明する。最初に、トランジスタ２１４のゲートに電気的に接続されるノード（ｎｏｄｅ（Ａ））にハイレベル電位を書き込む方法について説明する。図３に示すタイミングチャートにおいてｎｏｄｅ（Ａ）にハイレベル電位を書き込む際の各信号線及びノードの電圧、又は状態の時間変化を実線で示している。
【００６８】
書込み動作中において、読出し信号線ＲＬの電位は常にＶＲＬＨである。また、電源入力部ＶＤＤには電源電位Ｖｄｄが、さらに接地電位入力部ＧＮＤには、常に接地電位（０Ｖ）が印加される。
【００６９】
まず、期間Ｔ１においてＩＮ（１）にハイレベル電位ＶＩＮ（１）Ｈが与えられると、トランジスタ２０２がオン状態となり、ワード線ＷＬの電位がＶＷＬＨまで上昇する。ここでＶＷＬＨは、３Ｖからトランジスタ２０２のしきい値電圧（Ｖｔｈ）分だけ低下した電位となるため、３Ｖ−Ｖｔｈとなる。
【００７０】
次に、期間Ｔ２では、ＩＮ（１）の電位を保持した状態でビット線ＢＬにハイレベル電位ＶＢＬＨを与える。すると、容量素子２０８の容量結合によりワード線ＷＬの電位がＶＢＬＨだけ上昇し、ＶＷＬＨＨとなる。ここでＶＷＬＨＨは６Ｖ−Ｖｔｈとなる。
【００７１】
ここで、トランジスタ２１０に着目すると、トランジスタ２１０のゲートには６Ｖ−Ｖｔｈの電位が印加され、ビット線２５２に電気的に接続されたソース又はドレインの一方には３Ｖが印加された状態となる。従って、トランジスタ２１０は線形領域で動作することになるため、トランジスタ２１４のゲートに電気的に接続されるノード（ｎｏｄｅ（Ａ））の電位はトランジスタ２１０のしきい値落ちの影響を受けることなく、電源電位である３Ｖまで上昇する。
【００７２】
このように、ワード線２５０とビット線２５２の間に容量素子２０８を電気的に接続する構成とすることにより、トランジスタ２１０のゲートとソース及びドレイン間にしきい値電圧以上の電位差を生じさせることができるため、ソース、ドレイン間のしきい値落ちの影響を受けることなく電源電位と同じ電位を書込むことができる。従って、しきい値落ちの影響を考慮してあらかじめ高い電源電位を用いる必要がなく、低電力で書込みを行うことができる。
【００７３】
また、トランジスタ２１０のしきい値電圧が変動してしまう場合や、複数のメモリセル内のそれぞれのトランジスタ２１０のしきい値電圧にばらつきが存在する場合であっても、上述の構成を用いてトランジスタ２１０のゲートに十分高い電圧を印加することにより、このような変動やばらつきに関係なく等しい電圧を、トランジスタ２１０を介してｎｏｄｅ（Ａ）に書込むことができる。
【００７４】
また、期間Ｔ２において書込みが行われ、ｎｏｄｅ（Ａ）の電位が上昇すると、トランジスタ２１４がオン状態となる。従って、トランジスタ２１４のソース及びドレインを介して電気的に接続された基準電位線２５８とデータ線２５４とは接地電位（０Ｖ）で等電位となり、データ線ＤＬにはローレベル電位ＶＤＬＬが出力される。
【００７５】
続いて、期間Ｔ３において、ビット線ＢＬの電位をハイレベル電位ＶＢＬＨに保持した状態で、ＩＮ（１）をローレベル電位ＶＩＮ（１）Ｌとする。このとき、インバータ２０６によって反転されたハイレベル電位ＶＩＮ（１）Ｈがトランジスタ２０４のゲートに印加され、トランジスタ２０４はオン状態となる。ワード線２５０と接地電位入力部ＧＮＤがトランジスタ２０４のソース及びドレインを介して電気的に接続されるため、ワード線ＷＬの電位はローレベル電位ＶＷＬＬまで低下する。従って、ワード線ＷＬの電位の低下に伴い、トランジスタ２１０はオフ状態となる。
【００７６】
最後に、期間Ｔ４において、ビット線ＢＬの電位をローレベル電位ＶＢＬＬとする。このとき、トランジスタ２１０はオフ状態を維持するため、ｎｏｄｅ（Ａ）には期間Ｔ２で書き込まれた電位（Ｖｄｄ）が保持される。
【００７７】
以上のような一連の書込み動作により、ｎｏｄｅ（Ａ）にハイレベル電位を書き込むことができる。
【００７８】
続いて、ｎｏｄｅ（Ａ）にローレベル電位の情報を書き込む方法について説明する。図３に示すタイミングチャートにおいて、ハイレベル電位の情報を書き込む場合と異なる部分のみ、破線で示している。
【００７９】
ｎｏｄｅ（Ａ）にローレベル電位の情報を書き込むには、期間Ｔ２及びＴ３においてビット線ＢＬの電位をＶＢＬＬとした状態で保持する。この際、ワード線ＷＬはハイレベル電位ＶＷＬＨまで上昇し、トランジスタ２１０はオン状態となっているが、ビット線ＢＬの電位がローレベル電位ＶＢＬＬのままであるためｎｏｄｅ（Ａ）の電位はローレベル電位を保持する。
【００８０】
ｎｏｄｅ（Ａ）がローレベル電位のとき、トランジスタ２１４はオフ状態となる。従ってデータ線ＤＬには、電源入力部ＶＤＤから入力される電位Ｖｄｄから、トランジスタ２１６のしきい値電圧だけ低下した電位（ＶＤＬＨ）が出力される。
【００８１】
以上のような一連の書き込み動作により、ｎｏｄｅ（Ａ）にローレベル電位を書込むことができる。
【００８２】
次に、読出し動作について説明する。図３に示す期間Ｔ５が、読出し動作の期間に対応する。
【００８３】
読出しを行う際、入力部ＩＮ（１）、ビット線ＢＬにはローレベル電位を印加する。さらに読み出し信号線ＲＬにハイレベル電位ＶＲＬＨを印加する。このときのデータ線ＤＬの電位を検知することにより、ｎｏｄｅ（Ａ）の状態を読み出すことができる。すなわち、データ線ＤＬの電位がローレベル電位ＶＤＬＬのとき、ｎｏｄｅ（Ａ）にはハイレベル電位が書込まれていることを示し、一方、データ線ＤＬの電位がハイレベル電位ＶＤＬＨのとき、ｎｏｄｅ（Ａ）にはローレベル電位が書込まれていることを示す。
【００８４】
図１に示す記憶装置１００において、読出し動作は一行ごと、つまり横に並んだｎ個のメモリセルについて同時に行うことができる。その際、読出しを行わない行については、読出し信号線ＲＬの電位をローレベル電位ＶＲＬＬとする。
【００８５】
読出し信号線ＲＬの電位をローレベル電位ＶＲＬＬとすると、ｎｏｄｅ（Ａ）の電位は容量素子２１２の容量結合により電位ＶＲＬＬだけ低下する。ここで、ＶＲＬＬは負の電源電位−Ｖｄｄよりも低い電位であるため、たとえｎｏｄｅ（Ａ）にハイレベル電位Ｖｄｄが書込まれた状態であっても、ｎｏｄｅ（Ａ）の電位は０Ｖより小さい電位まで低下する。従って、トランジスタ２１４はｎｏｄｅ（Ａ）の電位の状態に関わらず常にオフ状態となる。
【００８６】
このようにして読出しを行うことにより、所望のメモリセルにおけるｎｏｄｅ（Ａ）の状態を選択的に読み出すことができる。
【００８７】
≪変形例１≫
次に、記憶装置１００における変形例の一つについて説明する。
【００８８】
記憶装置１００において、トランジスタ２１４は、ｐチャネル型のトランジスタとしてもよい。図４に当該トランジスタにｐチャネル型のトランジスタを用いたときの構成について示す。
【００８９】
メモリ部２８２は、メモリ部２８０のトランジスタ２１４を、ｐチャネル型のトランジスタ２２４とした構成となっている。また、トランジスタ２２４の第１電極が電気的に接続される信号線が、接地電位入力部ＧＮＤではなく、電源入力部ＶＤＤとなっている点、及びデータ線ＤＬに電気的に接続されるトランジスタ２１６の第２電極が電気的に接続される信号線が、電源入力部ＶＤＤではなく、接地電位入力部ＧＮＤとなっている点で、上記の構成と異なっている。
【００９０】
書込み動作に関しては、このような構成とした場合についても、上記と同様の動作でｎｏｄｅ（Ｂ）にハイレベル電位、及びローレベル電位を書込むことができる。
【００９１】
ｎｏｄｅ（Ｂ）にハイレベル電位が書込まれた場合、トランジスタ２２４はオフ状態となり、データ線ＤＬにはローレベル電位が出力される。一方、ｎｏｄｅ（Ｂ）にローレベル電位が書込まれた場合は、トランジスタ２２４はオン状態となるため、データ線ＤＬにはハイレベル電位が出力される。
【００９２】
読出しは上記の構成と同様に一行ずつ行うことができる。その際、非選択の行については、読出し信号線ＲＬに電源電位Ｖｄｄと等しい電位を印加する。ｎｏｄｅ（Ｂ）にローレベル電位が書込まれていた場合、読出し信号線ＲＬにＶｄｄを印加することにより、容量素子２１２による容量結合によりｎｏｄｅ（Ｂ）の電位はＶｄｄまで上昇し、トランジスタ２２４をオフ状態とすることができる。一方、ｎｏｄｅ（Ｂ）にハイレベル電位が書込まれていた場合は、ｎｏｄｅ（Ｂ）の電位は更に高くなるため、トランジスタ２２４はオフ状態を維持する。このように、読出し信号線ＲＬに電源電位Ｖｄｄを印加することにより、ｎｏｄｅ（Ｂ）の状態に関わらず、トランジスタ２２４をオフ状態にすることができる。
【００９３】
このように、ｎｏｄｅ（Ｂ）にゲートが電気的に接続されるトランジスタをｐチャネル型のトランジスタとすることにより、負の電源電位を用いることなく読出し動作を行うことができ、回路構成を簡略化することができる。
【００９４】
≪変形例２≫
次に、記憶装置１００について別の変形例について説明する。
【００９５】
記憶装置１００のメモリ部２８０を、図５（Ａ）に示すようなｎチャネル型のトランジスタ２１０と容量素子２１２のみで構成したメモリ部２８４に置き換えることができる。図示しないが、トランジスタ２１０のゲートはワード線ＷＬと、また第１電極はビット線ＢＬとそれぞれ電気的に接続され、また第２電極は、容量素子２１２の一方の電極と電気的に接続されている。容量素子２１２の他方の電極は、基準電位線と電気的に接続されている。すなわち、メモリ部２８４はいわゆるＤＲＡＭのメモリ素子を構成している。ここで、トランジスタ２１０に電気的に接続される容量素子２１２が機能回路に相当する。
【００９６】
データは上記の構成と同様に、ｎｏｄｅ（Ｃ）の電位の違いを用いて記憶することができる。すなわち、ｎｏｄｅ（Ｃ）がハイレベル電位であるか、ローレベル電位であるかの違いを用いて情報を記憶する。
【００９７】
また、トランジスタ２１０のチャネルが形成される半導体には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。このような半導体材料を用いたトランジスタは、十分な高速動作が可能なため、記憶した情報の読出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。
【００９８】
この様な構成とすることにより、データ線、及び読出し信号線を必要としないため、回路を簡略化することができる。さらに、メモリ素子もトランジスタと容量素子を一つずつ備えた構成とすることができるため、メモリ素子サイズを縮小することができる。
【００９９】
また、トランジスタ２１０のチャネルが形成される半導体に酸化物半導体を用いることができる。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ状態でのソースとドレイン間のチャネル幅１μｍあたりのリーク電流（オフ電流）は、ソースとドレイン間の電圧が３．５Ｖ、使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０−１９Ａ）以下、もしくは１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下とすることができる。このため、消費電力の小さい半導体装置を実現することができる。
【０１００】
さらに、酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴から、トランジスタ２１０をオフ状態とすることで、ｎｏｄｅ（Ｃ）の電位を極めて長時間にわたって保持することが可能である。従って、従来のＤＲＡＭとくらべて、リフレッシュ動作をなくす、もしくはリフレッシュ動作の間隔を極めて長くすることが可能となる。
【０１０１】
≪変形例３≫
また、記憶装置１００について、上記とは異なる変形例について説明する。
【０１０２】
記憶装置１００のメモリ部２８０を、図５（Ｂ）に示すような、２個のトランジスタと２個のインバータから構成された、メモリ部２８６とすることもできる。ここで、トランジスタ２１０のゲートは図示しないワード線ＷＬと電気的に接続され、第１電極は図示しないビット線ＢＬと電気的に接続される。また、トランジスタ２１０の第２電極は、インバータ２２７の入力部、及びインバータ２２８の出力部と電気的に接続される。またトランジスタ２２６のゲートは図示しないワード線ＷＬと電気的に接続され、第１電極はインバータ２２７の出力部、及びインバータ２２８の入力部と電気的に接続され、第２電極は、データ線ＤＬと電気的に接続されている。すなわち、メモリ部２８６はいわゆるＳＲＡＭのメモリ素子を構成している。なお明瞭化のため、ここではインバータに電気的に接続される電源線や基準電位線は図示していない。ここで、インバータ２２７及びインバータ２２８を含む構成が機能回路に相当する。
【０１０３】
書込みデータはｎｏｄｅ（Ｄ）の電位として保存される。すなわち、ｎｏｄｅ（Ｄ）がハイレベル電位であるか、ローレベル電位であるかどうかの違いを用いて、情報を保持することができる。
【０１０４】
読出しの際は、ワード線ＷＬに電圧を印加し、トランジスタ２２６をオン状態とすると、ｎｏｄｅ（Ｄ）の電位の状態によってデータ線ＤＬの電位が異なって出力される。ｎｏｄｅ（Ｄ）がハイレベル電位の場合は、データ線ＤＬにはローレベル電位が、一方、ｎｏｄｅ（Ｄ）がローレベル電位の場合は、データ線ＤＬにはハイレベル電位が出力される。
【０１０５】
このような構成とすることにより、メモリセル内に容量素子を用いないため、書込み、読出し動作を極めて高速で行うことが可能となる。
【０１０６】
本実施の形態で示した記憶装置は、ワード線とビット線の間に電気的に接続された容量素子、又はこれらの配線間の容量を用い、書込み時にビット線よりも先にワード線に電圧を印加することにより、ワード線電位をビット線電位よりも高くすることができ、書き込みの際のしきい値落ちを抑制することができる。従って、しきい値落ちを想定してあらかじめ高い電源電位を用いる必要がなく、また電源電位を増やすことなく書き込みを行うことが可能であり、低電力で書込み動作を行うことが可能である。
【０１０７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１０８】
（実施の形態２）
本発明の一態様は、液晶表示装置や発光表示装置、電子ペーパーなどの画素表示装置にも適用することができる。本実施の形態では、本発明の一態様である、発光表示装置の構成について説明する。
【０１０９】
本実施の形態では発光表示装置の例として、エレクトロルミネッセンスを利用する発光素子を用いた構成について説明する。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【０１１０】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子及び正孔）が再結合することにより発光する。このようなメカニズムから、上記の発光素子は、電流励起型の発光素子と呼ばれる。
【０１１１】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、以下では、発光素子として有機ＥＬ素子を用いて説明する。
【０１１２】
図６は本実施の形態で例示する発光表示素子の画素構成の一例を示す図である。本実施の形態では、デジタル階調駆動を適用可能な画素構成の一例を示す。
【０１１３】
画素３００は、ビット線ＢＬ、ワード線ＷＬ、電源線ＶＤＤ、基準電位線に囲まれた領域に配置されている。なお、ワード線ＷＬにはトランジスタ３０２の第２電極が電気的に接続されており、トランジスタ３０２の第１電極とゲートは、入力部ＩＮ（２）に電気的に接続されている。また、電源線ＶＤＤは電源電位Ｖｄｄを、基準電位線は０Ｖを常に供給する。
【０１１４】
画素３００は、容量素子３０８、トランジスタ３１０、発光素子駆動用のトランジスタ３１４、容量素子３１２、及び発光素子３１６を有している。容量素子３０８は一方の電極がワード線ＷＬに、他方の電極がビット線ＢＬに電気的に接続されている。トランジスタ３１０のゲートはワード線ＷＬに電気的に接続され、第１電極がビット線ＢＬと電気的に接続され、第２電極が容量素子３１２の一方の電極と、トランジスタ３１４のゲートに電気的に接続されている。容量素子３１２の他方の電極と、トランジスタ３１４の第１電極とは、電源線ＶＤＤと電気的に接続している。また、トランジスタ３１４の第２電極は、発光素子３１６の第１電極（画素電極）に電気的に接続されている。発光素子３１６の第２電極は基準電位線と電気的に接続される。ここで、容量素子３１２、トランジスタ３１４及び発光素子３１６を含む構成が機能回路に相当する。
【０１１５】
なお、発光素子３１６の第２電極には、低電源電位が設定されていてもよい。なお、低電源電位とは、電源線ＶＤＤに設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤや０Ｖなどが設定されてもよい。この高電源電位と低電源電位との電位差を発光素子３１６に印加して、発光素子３１６に電流を流して発光素子３１６を発光させるため、高電源電位と低電源電位との電位差が発光素子３１６の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。本実施の形態では、低電源電位として０Ｖを用いる。
【０１１６】
発光素子には、基板とは反対側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子などがあるが、本実施の形態で示す画素構成は、どの射出構造の発光素子でも発光素子３１６に適用可能である。
【０１１７】
また、トランジスタ３１０のチャネルが形成される半導体に酸化物半導体を用いることができる。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ状態でのソースとドレイン間のチャネル幅１μｍあたりのリーク電流（オフ電流）は、ソースとドレイン間の電圧が３．５Ｖ、使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０−１９Ａ）以下、もしくは１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下とすることができる。このため、消費電力の小さい半導体装置を実現することができる。
【０１１８】
さらに、酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴から、画素への書込み後、トランジスタ３１０をオフ状態とすることで、トランジスタ３１４のゲート電位を極めて長時間にわたって保持することが可能である。従って、例えば静止画を表示する際はデータの書き換えを行わなくとも、長時間にわたって表示を保つことができ、消費電力の低い表示装置を実現できる。
【０１１９】
なお、容量素子３１２はトランジスタ３１４のゲート容量を代用して省略することも可能である。トランジスタ３１４のゲート容量については、チャネル領域とゲート電極層との間で容量が形成されていてもよい。
【０１２０】
また、容量素子３０８は、ワード線ＷＬとビット線ＢＬとの線間容量などで代用して省略することもできる。
【０１２１】
画素にデータを書込む際、まず入力部ＩＮ（２）に電圧を印加することにより、ワード線ＷＬの電位が上昇し、トランジスタ３１０をオン状態とする。続いてビット線ＢＬに電圧を印加することで、容量素子３０８の容量結合により、ワード線ＷＬの電位はさらに上昇する。従って、容量素子３１２の一方の電極、及びトランジスタ３１４のゲートに印加される電位は、トランジスタ３１０のしきい値落ちの影響を受けることなく、ビット線電圧に極めて近い電位が印加される。また、この際、ワード線ＷＬにはビット線ＢＬに入力する電位と同じ電位を印加することができる。
【０１２２】
トランジスタ３１４のゲートに電圧が印加されると、トランジスタ３１４はオン状態となるため、発光素子３１６には電圧が印加され、電流が流れることにより発光が起こる。
【０１２３】
ここで、電圧入力電圧駆動方式の場合には、トランジスタ３１４のゲート電位、すなわちビット線ＢＬの電位はトランジスタ３１４が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、トランジスタ３１４は線形領域で動作させる。トランジスタ３１４が十分にオンするビデオ信号の電位として、電源線ＶＤＤよりも高い電圧、少なくとも、Ｖｄｄ＋トランジスタ３１４のＶｔｈよりも高い電圧を用いることができる。
【０１２４】
また、デジタル時間階調駆動に変えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図６と同じ画素構成を用いることができる。
【０１２５】
アナログ階調駆動を行う場合、トランジスタ３１４のゲートに発光素子３１６の順方向電圧＋トランジスタ３１４のＶｔｈ以上の電圧を印加する。発光素子３１６の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、トランジスタ３１４が飽和領域で動作するようなビデオ信号を入力することで、発光素子３１６に電流を流すことができる。トランジスタ３１４を飽和領域で動作させるため、電源線ＶＤＤの電位は、トランジスタ３１４のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子３１６にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０１２６】
なお、図６に示す画素構成は、これに限定されない。例えば、図６に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路などを追加してもよい。
【０１２７】
本実施の形態で示した発光表示装置は、ワード線とビット線の間に電気的に接続された容量素子、又はこれらの配線間の容量を用い、書込み時にビット線よりも先にワード線に電圧を印加することにより、ワード線電位をビット線電位よりも高くすることができ、書き込みの際のしきい値落ちを抑制することができる。従って、しきい値落ちを想定してあらかじめ高い電源電位を用いる必要がなく、また電源電位を増やすことなく書き込みを行うことが可能であり、低電力で書込み動作を行うことが可能である。
【０１２８】
また、トランジスタ３１０のしきい値電圧が変動してしまう場合や、複数の画素内のそれぞれのトランジスタ３１０のしきい値電圧にばらつきが存在する場合であっても、上述の構成を用いてトランジスタ３１０のゲートに十分高い電圧を印加することにより、このような変動やばらつきに関係なく等しい電圧を、トランジスタ３１０を介してトランジスタ３１４のゲートに印加することができる。したがって、発光輝度の変動やばらつきが抑制され、信頼性の高い発光表示装置とすることができる。
【０１２９】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１３０】
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置に適用可能な、酸化物半導体を半導体層に用いたトランジスタの構成、及び作製方法の一例について、図７及び図８を用いて説明する。
【０１３１】
図７（Ｄ）に示すトランジスタ６１０は、逆スタガ型のトランジスタの一例である。
【０１３２】
逆スタガ型のトランジスタ６１０は、基板６００上にゲート電極層６０１を有し、ゲート電極層６０１を覆うゲート絶縁層６０２を有する。またゲート絶縁層６０２に接して、ゲート電極層６０１と重畳する酸化物半導体層６０３を有し、酸化物半導体層６０３の端部と接するソース電極層６０５ａ、及びドレイン電極層６０５ｂを有する。さらに、ゲート絶縁層６０２、ソース電極層６０５ａ、ドレイン電極層６０５ｂ、及び酸化物半導体層６０３の露出した部分を覆う、第１の絶縁層６０７を有する。また第１の絶縁層６０７を覆う第２の絶縁層６０９を有する。
【０１３３】
本実施の形態の半導体層に用いる酸化物半導体は、ドナーとなりえる水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによりＩ型（真性）の酸化物半導体、又はＩ型（真性）に限りなく近い酸化物半導体としたものである。
【０１３４】
なお、高純度化された酸化物半導体中ではキャリアが極めて少なく、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満となる。また、このようにキャリアが少ないことで、オフ状態における電流（オフ電流）は十分に小さくなる。
【０１３５】
具体的には、上述の酸化物半導体層を具備するトランジスタでは、室温（２５℃）におけるチャネル幅１μｍあたりのオフ電流を、１００ｚＡ（１×１０−１９Ａ）以下、さらには１０ｚＡ（１×１０−２０Ａ）以下にすることが可能である。
【０１３６】
また、高純度化された酸化物半導体層を具備するトランジスタ６１０は、オン電流の温度依存性がほとんど見られず、高温状態においてもオフ電流は非常に小さいままである。
【０１３７】
以下、図７（Ａ）乃至（Ｅ）を用い、基板６００上にトランジスタ６１０を作製する工程を説明する。図７（Ａ）乃至図７（Ｅ）はトランジスタ６１０の作製工程にかかる断面概略図である。
【０１３８】
まず、絶縁表面を有する基板６００上に導電層を形成した後、第１のフォトリソグラフィ工程によりゲート電極層６０１を形成する。なお、当該フォトリソグラフィ工程に用いるレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１３９】
基板６００は絶縁表面を有すればよく、大きな制限はないが、後の工程で加熱処理を行う場合は、少なくともその温度に耐えうる耐熱性を有している必要がある。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、石英基板、サファイア基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板又は半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチックなどの可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐えうるのであれば用いることが可能である。なお、基板６００の表面を、ＣＭＰ法などの研磨により平坦化しておいてもよい。本実施の形態では基板６００としてガラス基板を用いる。
【０１４０】
なお、下地となる絶縁層を基板６００とゲート電極層６０１との間に設けてもよい。当該絶縁層には、基板６００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜などから選ばれた一または複数の膜により形成することができる。
【０１４１】
また、ゲート電極層６０１は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料若しくは導電性酸化物を用いて形成することができる。また、その構造は、単層構造としても良いし、積層構造としても良い。
【０１４２】
次いで、ゲート電極層６０１上にゲート絶縁層６０２を形成する。ゲート絶縁層６０２は、プラズマＣＶＤ法やスパッタリング法などを用いて形成することができる。また、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜などから選ばれた一又は複数の膜により形成することができる。
【０１４３】
なお、ゲート絶縁層６０２、酸化物半導体層６０３に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体層６０３の成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極層６０１が形成された基板６００、またはゲート絶縁層６０２までが形成された基板６００を予備加熱し、基板６００が吸着している水素、水分などの不純物を脱離させることが好ましい。また、予備加熱室に設ける排気手段は、クライオポンプとすることが好ましい。また、当該予備加熱は、ソース電極層６０５ａ及びドレイン電極層６０５ｂまで形成した基板６００に対して行っても良い。なお、この予備加熱の処理は省略することもできる。
【０１４４】
次いで、ゲート絶縁層６０２上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体層６０３を形成する（図７（Ａ）参照）。
【０１４５】
酸化物半導体層６０３には、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ―Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ―Ｏ系酸化物、またはＩｎ−Ｈｆ−Ａｌ−Ｚｎ―Ｏ系酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、またはＩｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｇａ−Ｏ系酸化物、またはＩｎ−Ｓｎ−Ｏ系酸化物や、Ｉｎ−Ｏ系酸化物、Ｓｎ−Ｏ系酸化物、Ｚｎ−Ｏ系酸化物などを用いることができる。また、上記酸化物にＳｉＯ２を含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比はとくに問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。
【０１４６】
また、酸化物半導体層６０３には、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【０１４７】
酸化物半導体層６０３をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）を用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：２：１［ｍｏｌ数比］、又はＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。酸化物半導体ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い酸化物半導体ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。また、ターゲットの純度は９９．９９％以上が好ましく、特にＮａ、Ｌｉ等のアルカリ金属及びＣａなどのアルカリ土類金属などの不純物は低減されているものが好ましい。
【０１４８】
本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタリング法により形成することとする。
【０１４９】
酸化物半導体層６０３の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【０１５０】
酸化物半導体層６０３の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは１５０℃以上４５０℃以下、より好ましくは２００℃以上４００℃以下となるように被処理物を熱する。特に、２５０℃以上３２０℃以下の範囲が脱水化に好適である。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタリングガスを導入し、上記ターゲットを用いて酸化物半導体層６０３を形成する。被処理物を熱しながら酸化物半導体層６０３を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボ分子ポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などの水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が除去することができるため、酸化物半導体層６０３中の不純物濃度を低減できる。
【０１５１】
酸化物半導体層６０３の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層６０３の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層６０３を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【０１５２】
なお、酸化物半導体層６０３をスパッタリング法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行い、形成表面（例えばゲート絶縁層６０２の表面）の付着物を除去するのが好適である。ここで、逆スパッタリングとは、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【０１５３】
次いで、酸化物半導体層６０３を第２のフォトリソグラフィ工程により島状の酸化物半導体層６０３に加工する（図７（Ｂ）参照）。なお、当該フォトリソグラフィ工程に用いるレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１５４】
なお、ゲート絶縁層６０２にコンタクトホールを形成する場合、その工程は酸化物半導体層６０３の加工と同時に行うことができる。
【０１５５】
酸化物半導体層６０３のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体層６０３のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸とを混合させた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０１５６】
その後、酸化物半導体層６０３に対して、熱処理（第１の熱処理）を行う。この第１の熱処理によって酸化物半導体層中の過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
【０１５７】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
【０１５８】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１５９】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【０１６０】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１６１】
いずれにしても、第１の熱処理によって不純物を低減し、Ｉ型（真性半導体）またはＩ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【０１６２】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるので、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層６０３を島状に加工する前において行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１６３】
なお、第１の加熱処理は、上記以外に、ソース電極層およびドレイン電極層を形成した後、ソース電極層およびドレイン電極層上に絶縁層を形成した後、などのタイミングにおいて行うことができる。
【０１６４】
次いで、ゲート絶縁層６０２、及び酸化物半導体層６０３上に、ソース電極層またはドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する。ソース電極層またはドレイン電極層に用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等を用いることができる。また、Ａｌ膜、Ｃｕ膜などの金属膜の下側又は上側の一方または双方にＴｉ膜、Ｍｏ膜、Ｗ膜などの高融点金属膜を積層させた構成としても良い。また、Ａｌ膜に生ずるヒロックやウィスカーの発生を防止する元素（Ｓｉ、Ｎｄ、Ｓｃなど）が添加されているＡｌ材料を用いることで耐熱性を向上させることが可能となる。ソース電極層またはドレイン電極層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化珪素を含ませたものを用いることができる。
【０１６５】
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層６０５ａ及びドレイン電極層６０５ｂを形成した後、レジストマスクを除去する（図７（Ｃ）参照）。
【０１６６】
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるとよい。なお、トランジスタのチャネル長（Ｌ）は、ソース電極層とドレイン電極層との間隔によって決定される。このため、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタの作製に用いるマスク形成時の露光には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０１６７】
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成されたレジストマスクは異なる厚さの領域を有し、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工するための複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。これにより、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０１６８】
なお、導電膜のエッチングの際には、酸化物半導体層６０３がエッチングにより分断されることのないように、エッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層６０３を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に、酸化物半導体層６０３の一部がエッチングされ溝部（凹部）が形成されることもある。
【０１６９】
導電膜のエッチングには、ウェットエッチング、ドライエッチングのいずれを用いても良い。なお、素子の微細化という観点からはドライエッチングを用いるのが好適である。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。本実施の形態では、導電膜としてチタン膜を用い、酸化物半導体層６０３にはＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いているため、例えばウェットエッチングを適用する場合には、エッチャントとしてアンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）を用いることができる。
【０１７０】
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層の表面に付着した水素や水などを除去するのが望ましい。当該プラズマ処理を行う場合、大気に触れない条件で、続けて保護絶縁層となる第１の絶縁層６０７を形成する。
【０１７１】
第１の絶縁層６０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、第１の絶縁層６０７に水や水素等の不純物を混入させない方法を用いて形成することが望ましい。第１の絶縁層６０７に水素が含まれると、その水素の酸化物半導体層への侵入や、水素による酸化物半導体層中の酸素の引き抜きなどが生じ、酸化物半導体層のバックチャネルが低抵抗化（ｎ型化）して寄生チャネルが形成されるおそれがあるからである。また、第１の絶縁層６０７には、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜、酸化ガリウム膜などを用いるのが望ましい。
【０１７２】
本実施の形態では、第１の絶縁層６０７として膜厚２００ｎｍの酸化シリコン膜を、スパッタリング法を用いて成膜する。成膜時の基板温度は、室温（２５℃）以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンターゲットを用いることができる。
【０１７３】
酸化物半導体層６０３の形成時と同様に、第１の絶縁層６０７の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜することにより、第１の絶縁層６０７に含まれる不純物の濃度を低減できる。また、第１の絶縁層６０７の成膜室内の残留水分を除去するための排気手段として、ターボ分子ポンプにコールドトラップを加えたものを用いても良い。
【０１７４】
第１の絶縁層６０７の成膜に用いるスパッタリングガスは、水素や水などの不純物が除去された高純度ガスであることが望ましい。
【０１７５】
次いで、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行う。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下とする。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、第１の絶縁層６０７から酸化物半導体層６０３への酸素の供給により、該酸化物半導体層６０３の酸素欠損を補填して、Ｉ型（真性半導体）またはＩ型に限りなく近い酸化物半導体層を形成することもできる。
【０１７６】
なお、本実施の形態では、第１の絶縁層６０７の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良い。
【０１７７】
上述のように、第１の熱処理および第２の熱処理によって、酸化物半導体層６０３を、その主成分以外の不純物が極力含まれないように高純度化し、Ｉ型（真性）化することができる。
【０１７８】
以上の工程でトランジスタ６１０が形成される（図７（Ｄ）参照）。
【０１７９】
なお、第１の絶縁層６０７上には、さらに第２の絶縁層６０９を形成するのが望ましい（図７（Ｅ）参照）。第２の絶縁層６０９は、水素や水などが外部からの侵入を防止する。第２の絶縁層６０９としては、例えば、窒化シリコン膜、窒化アルミニウム膜などを用いることができる。成膜方法は特に限定されないが、ＲＦスパッタリング法は量産性がよいため、第２の絶縁層６０９の成膜方法として適している。また、第２の絶縁層６０９として、ポリイミド、アクリル、ベンゾシクロブテン、等の有機材料を用いることができる。これらの有機材料を用いることにより、さらなる絶縁性の向上を図ることができる。また、第２の絶縁層６０９は、上記の材料を積層した構造としても良く、例えば、窒化シリコン膜上にポリイミド膜を積層した構造とすることができる。このような構造にすることで、第２の絶縁層６０９は、水素や水などの侵入を防ぎ、且つ絶縁性を向上させることができる。
【０１８０】
なお、第２の絶縁層６０９の形成後には、さらに、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の条件で、熱処理を行ってもよい。
【０１８１】
≪変形例≫
以下では、本実施の形態で示した逆スタガ型のトランジスタ６１０とは異なる構成のトランジスタについて説明する。以下に説明する構成のトランジスタはいずれも高純度化された酸化物半導体層を含むトランジスタであり、トランジスタのリーク電流が十分に低減されたトランジスタである。
【０１８２】
図８（Ａ）に示すトランジスタ６２０は前述のトランジスタ６１０とは異なる構成の逆スタガ構造のトランジスタである。
【０１８３】
トランジスタ６２０は、酸化物半導体層６０３のチャネル形成領域を覆うようにチャネル保護層６２７を有する。チャネル保護層６２７をチャネル形成領域の上に形成することにより、作製工程中においてソース電極層６０５ａ及びドレイン電極層６０５ｂの形成時に、酸化物半導体層６０３へのエッチングによるダメージが低減されるため、信頼性の高いトランジスタとすることができる。
【０１８４】
図８（Ｂ）に示すトランジスタ６３０は、トランジスタ６１０、及びトランジスタ６２０とは異なる構成の、ボトムゲート型のトランジスタである。
【０１８５】
トランジスタ６３０は、トランジスタ６１０において、ソース電極層６０５ａ及びドレイン電極層６０５ｂと、酸化物半導体層６０３との積層順を入れ替えた構成となっている。すなわち、ゲート絶縁層６０２上に間隙を設けてソース電極層６０５ａ及びドレイン電極層６０５ｂが形成され、この間隙を覆うように酸化物半導体層６０３が形成されている。
【０１８６】
このような構成とすることにより、酸化物半導体層６０３へのソース電極層６０５ａ及びドレイン電極層６０５ｂの形成時のエッチングのダメージ等が低減され、信頼性の高いトランジスタとすることができる。
【０１８７】
図８（Ｃ）に示すトランジスタ６４０は、トップゲート型のトランジスタの一つである。
【０１８８】
トランジスタ６４０は、基板６００上に下地絶縁層６３７、酸化物半導体層６０３、ソース電極層６０５ａ及びドレイン電極層６０５ｂ、ゲート絶縁層６０２、及びゲート電極層６０１の順に形成された構成となっている。また、ゲート絶縁層６０２に設けられたコンタクトホールを介して、ソース電極層６０５ａ及びドレイン電極層６０５ｂと電気的に接続するソース配線層６３６ａ、及びドレイン配線層６３６ｂを有する。
【０１８９】
また、図８（Ｄ）に示すトランジスタ６５０は、トップゲート型のトランジスタの一つであるスタガ構造のトランジスタである。
【０１９０】
トランジスタ６５０は、トランジスタ６４０において、酸化物半導体層６０３と、ソース電極層６０５ａ及びドレイン電極層６０５ｂとの積層順を入れ替えた構成となっている。すなわち、下地絶縁層６３７上に間隙を設けてソース電極層６０５ａ及びドレイン電極層６０５ｂが形成され、この間隙を覆うように酸化物半導体層６０３が形成されている。
【０１９１】
トランジスタ６４０、及びトランジスタ６５０のような構成のトランジスタは、酸化物半導体層６０３のチャネル形成領域がゲート絶縁層６０２、及び下地絶縁層６３７に挟まれる構成となっている。従ってこれらの層により酸化物半導体層６０３への不純物の侵入を防ぐことができ、より信頼性の高いトランジスタとすることができる。
【０１９２】
このように、本実施の形態を用いて作製した、高純度化された酸化物半導体層を含むトランジスタを用いることにより、トランジスタのリーク電流を十分に低減することが可能である。よって、このトランジスタを回路の一部に用いることにより、低消費電力の半導体装置を作製することができる。また、このようなリーク電流の極めて小さいトランジスタを選択トランジスタに用いることにより、低電圧で書き込みを行っても長期間にわたって情報を保持することが可能となるため、低電圧で書込み動作を行うことができ、消費電力の低減された半導体装置を実現できる。
【０１９３】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図９を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０１９４】
図９（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２内には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電位を増やすことなく書込み動作において書込み電圧が低減され、且つ書込み動作時の消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０１９５】
図９（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電位を増やすことなく書込み動作において書込み電圧が低減され、且つ書込み動作時の消費電力が十分に低減された携帯情報端末が実現される。
【０１９６】
図９（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電位を増やすことなく書込み動作において書込み電圧が低減され、且つ書込み動作時の消費電力が十分に低減された電子書籍が実現される。
【０１９７】
図９（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図９（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電位を増やすことなく書込み動作において書込み電圧が低減され、且つ書込み動作時の消費電力が十分に低減された携帯電話機が実現される。
【０１９８】
図９（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電位を増やすことなく書込み動作において書込み電圧が低減され、且つ書込み動作時の消費電力が十分に低減されたデジタルカメラが実現される。
【０１９９】
図９（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、前述の実施の形態に示す半導体装置が搭載されている。そのため、電源電位を増やすことなく書込み動作において書込み電圧が低減され、且つ書込み動作時の消費電力が十分に低減されたテレビジョン装置が実現される。
【０２００】
以上のように、本実施の形態に示す電子機器には、前述の実施の形態に係る半導体装置が搭載されている。このため、電源電位を増やすことなく書込み動作時における消費電力を低減した電子機器が実現される。
【実施例１】
【０２０１】
本実施例では、本発明の一態様のメモリ回路について、その入出力特性について計算した結果について示す。
【０２０２】
≪回路構成≫
まず、計算に用いた回路について図１０を用いて説明する。図１０に本実施例で用いた回路構成を示す。
【０２０３】
回路４００は、トランジスタ４０２、トランジスタ４０４、トランジスタ４０６、トランジスタ４０８、トランジスタ４１２、トランジスタ４１６、及びトランジスタ４１８、並びに容量素子４１０、及び容量素子４１４を有する。また、２つの入力部（入力部ＩＮ（１）、入力部ＩＮ（２））、２つの電源入力部（電源入力部ＶＤＤ）、３つの接地電位入力部、及び１つの出力部（出力部ＯＵＴＰＵＴ）を有する。ここで、トランジスタ４０２、トランジスタ４０６、トランジスタ４０８、トランジスタ４１２、及びトランジスタ４１６はｎチャネル型のトランジスタであり、トランジスタ４０４、及びトランジスタ４１８はｐチャネル型のトランジスタである。
【０２０４】
トランジスタ４０２はゲート、及び第１電極が入力部ＩＮ（１）と電気的に接続され、第２電極がトランジスタ４０８の第１電極と、容量素子４１０の第１電極と、トランジスタ４１２のゲートに電気的に接続される。トランジスタ４０４はゲートが入力部ＩＮ（１）、及びトランジスタ４０６のゲートと電気的に接続され、第１電極が電源入力部ＶＤＤと電気的に接続され、第２電極がトランジスタ４０６の第１電極、及びトランジスタ４０８のゲートと電気的に接続される。トランジスタ４０６は、第２電極が接地電位入力部に電気的に接続される。トランジスタ４０８は、第２電極が接地電位入力部に電気的に接続される。容量素子４１０は、第２電極が入力部ＩＮ（２）、及びトランジスタ４１２の第１電極に電気的に接続される。トランジスタ４１２は、第２電極が容量素子４１４の第１電極と、トランジスタ４１６のゲートに電気的に接続される。容量素子４１４は第２電極がトランジスタ４１６の第１電極、及び接地電位入力部と電気的に接続される。トランジスタ４１６は、第２電極が出力部ＯＵＴＰＵＴと、トランジスタ４１８の第２電極及びゲートと電気的に接続される。トランジスタ４１８は、第１電極が電源入力部ＶＤＤと電気的に接続される。
【０２０５】
ここで、トランジスタ４０４とトランジスタ４０６はインバータ回路を形成しており、その出力部にはトランジスタ４０８のゲートが電気的に接続されている。従って、ＩＮ（１）にハイレベル電位が入力されると、トランジスタ４０８のゲートにはローレベル電位が入力され、トランジスタ４０８はオフ状態となる。一方、ＩＮ（１）にローレベル電位が入力されると、トランジスタ４０８のゲートにはハイレベル電位が入力され、トランジスタ４０８はオン状態となる。トランジスタ４０８がオン状態となるとｎｏｄｅ（Ａ）は接地電位入力部と導通するため、ｎｏｄｅ（Ａ）はローレベル電位となる。
【０２０６】
ここで、トランジスタ４０２の第２電極、トランジスタ４０８の第１電極、容量素子４１０の第１電極、及びトランジスタ４１２のゲートと電気的に接続されるノードをｎｏｄｅ（Ａ）とする。また、トランジスタ４１２の第２電極、容量素子４１４の第１電極、及びトランジスタ４１６のゲートと電気的に接続されるノードをｎｏｄｅ（Ｂ）とする。
【０２０７】
≪入出力特性≫
次に、回路４００を用いて計算した入出力特性について、図１１を用いて説明する。本実施例では、入力部ＩＮ（１）、及び入力部ＩＮ（２）に時間をずらして電圧を印加し、ｎｏｄｅ（Ｂ）にハイレベル電位の書込みを行ったときの、ｎｏｄｅ（Ａ）、ｎｏｄｅ（Ｂ）、及び出力部ＯＵＴＰＵＴの電位の時間変化について計算を行った。
【０２０８】
本実施例で計算に用いたトランジスタの特性には、多結晶シリコンを半導体層に用いた薄膜トランジスタ（Ｌ長１μｍ、Ｗ長２０μｍ）を作製し、その実測から見積もったトランジスタの特性を用いた。しきい値電圧としては、ｎチャネル型のトランジスタのしきい値電圧を０．４２Ｖ、またｐチャネル型のトランジスタのしきい値電圧を−０．７６Ｖとした。また、回路内の容量素子の容量の大きさを１．０ｐＦとし、電源入力部ＶＤＤに入力される電圧の値を１．７Ｖ、接地電位入力部に入力される電圧の値を０Ｖとした。また、入力部ＩＮ（１）、入力部ＩＮ（２）に入力されるパルス電圧は、ハイレベル電位を１．７Ｖ、ローレベル電位を０Ｖとした。
【０２０９】
図１１（Ａ）は入力部ＩＮ（１）に印加した電圧の時間変化を示しており、図１１（Ｂ）は入力部ＩＮ（２）に印加した電圧の時間変化を示す。図１１（Ｃ）、図１１（Ｄ）、及び図１１（Ｅ）はそれぞれ、ｎｏｄｅ（Ａ）、ｎｏｄｅ（Ｂ）、及び出力部ＯＵＴＰＵＴの電位の時間変化である。
【０２１０】
計算開始時点を０秒として計算を開始した。まず、約０．３μｓの時点（Ｔ１とする）で入力部ＩＮ（１）に１．７Ｖの電圧を印加し、約１．０μｓの時点（Ｔ２とする）で入力部ＩＮ（２）に１．７Ｖの電圧を印加した。その後、約１．８μｓの時点（Ｔ３とする）で入力部ＩＮ（１）の電圧を０Ｖとし、約２．０μｓの時点（Ｔ４とする）で入力部ＩＮ（２）の電圧を０Ｖとした。
【０２１１】
Ｔ１において、入力部ＩＮ（１）に電圧が印加されると、ｎｏｄｅ（Ａ）の電位が約１．２Ｖまで上昇する。ここで、ｎｏｄｅ（Ａ）の電圧が入力電圧である１．７Ｖまで達しないのは、トランジスタ４０２のしきい値電圧や、ｎｏｄｅ（Ａ）とその他の配線間（ノード間）の容量のバランスなどの影響による。
【０２１２】
次に、Ｔ２において、入力部ＩＮ（２）に電圧が印加されると、容量素子４１０による容量結合の効果によりｎｏｄｅ（Ａ）の電位が２．９Ｖ程度まで上昇した。また同時に、ｎｏｄｅ（Ｂ）は、ＩＮ（２）に入力された入力電圧である１．７Ｖまで上昇した。またこれと対応して、出力部ＯＵＴＰＵＴには、ローレベル電位が出力された。
【０２１３】
Ｔ３において、ＩＮ（１）に０Ｖが入力されると、ｎｏｄｅ（Ａ）の電位は０Ｖまで降下した。一方、ｎｏｄｅ（Ｂ）、及び出力部ＯＵＴＰＵＴの電位は変化せずに保持されたままであった。
【０２１４】
Ｔ４において、ＩＮ（２）に０Ｖが入力されても、ｎｏｄｅ（Ｂ）及び出力部ＯＵＴＰＵＴの電位は変化せずに保持されたままであった。
【０２１５】
以上の結果から、ワード線とビット線の間に電気的に接続された容量素子、又はこれらの配線間の容量を用い、書込み時にビット線よりも先にワード線に電圧を印加することにより、ワード線電位をビット線電位よりも高くすることができ、さらに書き込みの際のしきい値落ちを抑制することができることが確認された。従って、本発明の一態様を用いることにより、しきい値落ちを想定してあらかじめ高い電源電位を用いる必要がなく、低電力で書込み動作が可能な半導体装置を実現できる。
【符号の説明】
【０２１６】
１００ 記憶装置
１０２ メモリセルアレイ
１０４ 駆動回路
１０５ 駆動回路
１０６ 駆動回路
１０７ 駆動回路
１１０ メモリセル
２０２ トランジスタ
２０４ トランジスタ
２０６ インバータ
２０８ 容量素子
２１０ トランジスタ
２１２ 容量素子
２１４ トランジスタ
２１６ トランジスタ
２２４ トランジスタ
２２６ トランジスタ
２２７ インバータ
２２８ インバータ
２５０ ワード線
２５２ ビット線
２５４ データ線
２５６ 読出し信号線
２５８ 基準電位線
２８０ メモリ部
２８２ メモリ部
２８４ メモリ部
２８６ メモリ部
３００ 画素
３０２ トランジスタ
３０８ 容量素子
３１０ トランジスタ
３１２ 容量素子
３１４ トランジスタ
３１６ 発光素子
４００ 回路
４０２ トランジスタ
４０４ トランジスタ
４０６ トランジスタ
４０８ トランジスタ
４１０ 容量素子
４１２ トランジスタ
４１４ 容量素子
４１６ トランジスタ
４１８ トランジスタ
６００ 基板
６０１ ゲート電極層
６０２ ゲート絶縁層
６０３ 酸化物半導体層
６０５ａ ソース電極層
６０５ｂ ドレイン電極層
６０７ 第１の絶縁層
６０９ 第２の絶縁層
６１０ トランジスタ
６２０ トランジスタ
６２７ チャネル保護層
６３０ トランジスタ
６３６ａ ソース配線層
６３６ｂ ドレイン配線層
６３７ 下地絶縁層
６４０ トランジスタ
６５０ トランジスタ
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
【技術分野】
【０００１】
本発明は、マトリクス状に配置された複数の回路素子を含む半導体装置に関する。
【背景技術】
【０００２】
マトリクス状に配置された選択トランジスタを有する複数の回路素子を、複数の信号線と駆動回路を用いて駆動させる技術が知られている。このような技術は例えば、液晶表示装置や発光表示装置、電子ペーパーなどの画像表示装置、またＤＲＡＭやＳＲＡＭなどの記憶装置などに応用されている。
【０００３】
上記選択トランジスタにはｎチャネル型のトランジスタを用いられることが多い。ｎチャネル型のトランジスタは、移動度の高い電子をキャリアとするため動作が高速である点、また比較的小さいサイズのトランジスタであっても大きな電流を流すことができる点などにより、微細化に適していることが理由の一つに挙げられる。
【０００４】
このような技術が画像表示装置に応用される場合、一般的にアクティブマトリクス技術などと称される。例えば、アクティブマトリクス型液晶表示装置の多くは、ｎチャネル型トランジスタで構成される画素部を有する。
【０００５】
また、半導体素子を利用した記憶装置は、電力の供給が停止すると記憶内容が失われる揮発性の記憶装置と、電力の供給が停止しても記憶内容が保持される不揮発性の記憶装置に大別される。
【０００６】
不揮発性の記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、フローティングゲートに電荷を保持することにより、半永久的なデータ保持期間を有する記憶装置である（例えば、特許文献１参照）。しかしながら、書込みや消去には高い電圧が必要であるため消費電力が高いうえに、これらの動作の高速化が容易でないという問題もある。
【０００７】
また揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などが挙げられる。これら揮発性記憶装置は電力の供給が停止すると記憶内容が失われるが、不揮発性メモリのような大きな電圧を必要としないため消費電力は比較的小さい。
【０００８】
一方、近年では携帯電話、小型ＰＣなどの携帯用電子機器や、非接触ＩＣカード、ＲＦＩＤタグなどの無線によって電力が供給される無線機器など、低消費電力が要求される機器の開発が進んでいる。このような機器では例えわずかな消費電力の増大であっても問題となる場合がある。機器の消費電力の増大は、例えばＲＦＩＤタグであれば通信距離の低下、また例えば携帯電話などにおいては、バッテリーによる駆動時間の低下を招く。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
液晶表示装置、発光表示装置などの画像表示装置や、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリのような記憶装置は、低消費電力での駆動が期待されており、更なる低電力化が検討されている。
【００１１】
また、これらを構成する回路内の選択トランジスタには、上述のような理由からｎチャネル型のトランジスタが多く用いられる。しかしながら、ｎチャネル型の選択トランジスタを介して画素、又はメモリ素子へデータを書込む際に、トランジスタのしきい値落ちが生じてしまう問題がある。つまり、トランジスタを介して書込まれる電位は、当該トランジスタのしきい値電圧分低下してしまい、その分書込まれる電位にロスが生じてしまう。
【００１２】
この問題を防ぐためには、データの書込みを行う際、例えばあらかじめトランジスタのしきい値電圧分を上乗せした電位を用いる、または、選択トランジスタのゲート及びドレインにそれぞれ電気的に接続する２系統の電源を用い、選択トランジスタのゲートには高い電位を印加するなどの対策が必要であった。しかしこれらの対策はいずれにしても、結果的に書込みの電圧の上昇を伴うこととなり、消費電力の増加に繋がっていた。
【００１３】
しかしながら、上述の携帯機器や無線機器など、わずかな消費電力の増大が問題となるような低消費電力が求められる機器においては、上記のように書込み動作の際に高い電源電位を用いるような対策は機器の消費電力の増大に繋がるため好ましくない。また、電源電位を生成する電源回路を増やすような対策は、当該電源回路による消費電力が機器の消費電力を増大させる問題を生む。
【００１４】
したがって、電源回路を増やすことなく書込み動作を可能とすること、さらに、書込みの際の選択トランジスタによるしきい値落ちによるロスをなくし、従来よりも低電圧で書込み動作を行うことは、上記のような機器の低消費電力化において、大きな課題となっている。
【００１５】
上述の問題に鑑み、本発明の目的は、データの書込みにおいて、電源電位を増やすことなく電圧を低減することで低消費電力化が実現された半導体装置を提供することを課題の一とする。さらにデータの書込みにおいて、電源電位を増やすことなく選択トランジスタにおけるしきい値落ちの問題が抑制された半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明の一態様は、複数のワード線（第１の信号線とも言う）と、これと交差する複数のビット線（第２の信号線とも言う）とを有し、これらの交差する部分に選択トランジスタを含む回路素子を有するマトリクス回路において、ｎチャネル型の選択トランジスタのゲートに電気的に接続するワード線に直列にダイオード接続されたトランジスタを電気的に接続し、さらに当該選択トランジスタのソース又はドレインの一方に電気的に接続するビット線と、ワード線との間に容量を設ける。さらに書込みにおいて、ワード線の選択のタイミングをビット線の選択のタイミングよりも早くする。
【００１７】
なお、上記回路素子は、ソース又はドレインの一方にビット線が電気的に接続される選択トランジスタと、当該選択トランジスタのソース又はドレインの他方に電気的に接続される機能回路とを有する。当該機能回路は、選択トランジスタを介してビット線から入力される電位によって様々な機能を発現する回路であって、例えばＤＲＡＭの場合では容量素子に相当し、発光装置の場合では発光素子、保持容量素子、及び電流制御用トランジスタなどからなる回路に相当する。
【００１８】
上記構成とすることにより、書込みにおいて、先に選択されたワード線が電源電圧により電位の高い状態でフローティング状態となる。その後ビット線に同一の電源電圧を印加すると、ワード線とビット線の間の容量による容量結合によりワード線の電位が上昇し、ビット線の電位よりも高い電位となる。従って、選択トランジスタのゲートには、ソースよりも高い電圧が印加されるため、しきい値落ちを抑制し、電源電圧に近い電圧で書込みを行うことができる。
【００１９】
また、ワード線、及び基準電位が与えられた基準電位線に直列に接続されたトランジスタを設ける構成とし、書込み動作を終える際、ワード線を非選択とした後、又は非選択にすると同時に、当該トランジスタをオンとすることにより、ワード線の電位は基準電位となるため選択トランジスタがオフされる。その後、ビット線を非選択とすることにより、書込みが終了する。ここで、基準電位には少なくともトランジスタのゲートに入力されたときに当該トランジスタをオフする電位を用いる。基準電位として接地電位を用いてもよい。
【００２０】
上述の構成とすることにより、従来のように書込みにおいてしきい値分を上乗せした電圧を用いる必要がなくなり、低電圧で書込みが可能となるため、消費電力を低減することができる。
【００２１】
さらに、選択トランジスタのしきい値電圧が変動してしまう場合や、回路内の複数の選択トランジスタのしきい値電圧にばらつきが存在する場合であっても、上述の構成を用いて当該選択トランジスタのゲートに十分高い電圧を印加することにより、このような変動やばらつきに関係なく等しい電圧を、選択トランジスタを介して書込むことができる。
【００２２】
すなわち、本発明の一態様は、ダイオードと、該ダイオードの出力端子に電気的に接続され、該ダイオードを介して選択信号が入力される第１の信号線と、ソース又はドレインの一方が第１の信号線と電気的に接続され、ソース又はドレインの他方が基準電位線と電気的に接続される第１のトランジスタと、ゲートが第１の信号線と電気的に接続し、ソース又はドレインの一方が第２の信号線と電気的に接続し、上記選択信号によって制御される、ｎチャネル型の第２のトランジスタと、第１の信号線と第２の信号線との間に容量と、第２のトランジスタのソース又はドレインの他方と電気的に接続され、該第２のトランジスタを介して第２の信号線からの信号が入力される機能回路と、を有するセルアレイと、を備えた、半導体装置である。
【００２３】
また、本発明の一態様は、上記ダイオードは、ゲートとソース又はドレインの一方が電気的に接続され、ソース又はドレインの他方が第１の信号線と電気的に接続する第３のトランジスタからなる、半導体装置である。
【００２４】
また、本発明の一態様は、ダイオードの入力端子に第１の電位を与え、該ダイオードの出力端子に電気的に接続された第１の信号線の電位を第２の電位まで上昇させる第１のステップと、第２の信号線に第１の電位を与え、第１の信号線と第２の信号線との間に電気的に接続された容量を充電することにより第１の信号線の電位を第３の電位まで上昇させ、第１の信号線に電気的に接続された第２のトランジスタのゲートに第３の電位を与え、第２のトランジスタをオンさせると共に、第２の信号線に電気的に接続された第２のトランジスタのドレインに第１の電位を与える第２のステップと、ダイオードに第２のトランジスタをオフさせる第４の電位を与える第３のステップと、第１の信号線にドレインが電気的に接続され、基準電位線にソースが電気的に接続された第１のトランジスタのゲートに第１の電位を与え、第１のトランジスタをオンにし、第１の信号線の電位を第４の電位まで下降させることにより、第２のトランジスタのゲートに第４の電位を与え、第２のトランジスタをオフにする第４のステップと、を有し、第１の電位は、ダイオードのしきい値電圧と、第２のトランジスタのしきい値電圧との和より高い電圧である、半導体装置の駆動方法である。
【００２５】
また、本発明の一態様は、上記第４のステップの後に、第２の信号線に第４の電位を与える第５のステップを有する、半導体装置の駆動方法である。
【００２６】
このような半導体装置、および駆動方法を用いることにより、液晶表示装置や発光表示装置、電子ペーパーなどの表示装置における画素や、ＤＲＡＭやＳＲＡＭ、酸化物半導体を用いた記憶装置における記憶素子等の機能素子への書込み時において、第１の信号線（以降ワード線とも呼ぶ）に電圧を印加した後に第２の信号線（以降ビット線とも呼ぶ）に電圧を印加することによって、これらに電気的に接続された容量による容量結合によりワード線電位がビット線よりも高い電位まで上昇する。従って上記第２のトランジスタ（選択トランジスタとも呼ぶ）のドレインの電位よりもゲートの電位のほうが高くなることにより、該第２のトランジスタのしきい値落ちを抑制できる。その後、ワード線への電圧印加を終えた後に、上記第１のトランジスタをオン状態とすることによりワード線電位を接地電位まで低下させ、書込み動作が終了する。従って、このような構成とすることにより、電源回路を増やす必要がなく、且つしきい値落ちを想定してあらかじめ高い電源電位を用いる必要がなく、低電力で書込み動作を行うことができる。
【００２７】
また、このような半導体装置、および駆動方法においては、ワード線の電位は上記ダイオードのしきい値電圧分低下するが、電源電位を上記ダイオード、及び上記第２のトランジスタのしきい値電圧の和よりも高い電位とすることにより、上記ダイオードのしきい値落ちの影響を抑制することができる。つまり、このような電位を電源電位に用いることにより、選択トランジスタのゲートに電気的に接続するワード線は、該選択トランジスタを線形領域で動作させるだけの十分高い電位となるため、ソース、ドレイン間のしきい値落ちの影響を抑制することができる。このような効果は、書込まれるノードにハイレベル電位、及びローレベル電位の二つの状態を書込む場合（例えば、２値のデータを用いるようなＤＲＡＭ、ＳＲＡＭ、及び酸化物半導体トランジスタを用いた記憶装置や、デジタル階調表示方式を採用した液晶表示装置や発光表示装置などの表示装置）であっても、三つ以上の状態を書込む場合（例えば、３値以上のデータを用いるような記憶装置や、アナログ階調表示方式を採用した液晶表示装置や発光表示装置などの表示装置）であっても有効である。
【００２８】
さらに、上記の構成とした半導体装置、及び駆動方法において、書込まれるノードに任意の電位を書込む際、ダイオードの入力端子に入力する電位は、ビット線に入力する信号の電位と等しい、上記ダイオード、及び上記第２のトランジスタ（選択トランジスタ）のしきい値電圧の和より高い電位を用いることができる。すなわち、ワード線の電位は、ビット線に入力する電位の値によらず、常に選択トランジスタを線形領域で動作させるだけの高い電位を確保することができるため、書込まれるノードには選択トランジスタのしきい値落ちの影響を受けることなく、ビット線に入力する信号の任意の電位を書込むことができる。この様な構成とすることにより、従来のようにワード線、及びビット線それぞれに入力する異なる電源電位を用意する必要がないため回路構成を簡略化できると共に、電源回路による消費電力を低減することができる。
【００２９】
また、上記ダイオードは、ゲートとソース又はドレインの一方とが接続されたトランジスタを用いることができる。ダイオードとしてこのように接続したトランジスタを用いることにより、他の回路に用いるトランジスタと同様の工程を経て形成することができ、工程が簡略化されるため有効である。
【００３０】
また、本発明の一態様は、上記第２のトランジスタのチャネルが形成される半導体層は、酸化物半導体を含む、半導体装置である。
【００３１】
また、本発明の一態様は、上記第２のトランジスタのオフ状態における、チャネル幅１μｍあたりの電流が、ソースとドレイン間の電圧が３．５Ｖ、温度２５℃の条件下において、１００ｚＡ以下である、半導体装置である。
【００３２】
つまり、選択トランジスタには、オフ状態でのリーク電流が極めて低いトランジスタを用いる。具体的には、選択トランジスタに酸化物半導体を半導体層に用いたトランジスタを適用する。例えば、オフ状態でのソースとドレイン間のチャネル幅１μｍあたりのリーク電流（オフ電流）が、ソースとドレイン間の電圧が３．５Ｖ、使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０−１９Ａ）以下であるトランジスタを用いることができる。このような酸化物半導体を半導体層としたトランジスタは、リーク電流が極めて小さいため、書込んだデータが選択トランジスタのオフリークにより失われることが抑制できる。つまり、低電圧で書込みを行っても長期間にわたって情報を保持することが可能となる。すなわち低電圧で書込み動作を行うことができるため、消費電力が低減された半導体装置を実現できる。
【００３３】
例えば、選択トランジスタとして酸化物半導体を半導体層としたトランジスタを用いた記憶装置の場合、トランジスタのオン、オフ動作の制御で情報の記憶を行う構成とすることができる。従って、トランジスタがオンする程度の低い電圧で書込み動作を行うことが可能となる。従来のフローティングゲート型の記憶装置では書込み動作に１５Ｖ〜２０Ｖ程度の電圧を要する。例えば該トランジスタのオンする電圧を１．７Ｖとした時に、１６Ｖで駆動するフローティングゲート型の記憶装置と比較すると、計算上では書込み時の消費電力は約９８％削減できることになる。
【００３４】
≪定義≫
なお、本明細書等においてしきい値落ちとは、ｎチャネル型のトランジスタにおいてゲート及びドレインに同一電圧（Ｖｄｄ）を印加したとき、ソースに出力される電圧が、トランジスタのしきい値電圧（Ｖｔｈ）分だけ低下する現象のことを言う。
【発明の効果】
【００３５】
本発明によれば、データの書込みにおいて、電源電位を増やすことなく電圧を低減することで低消費電力化が実現された半導体装置を提供できる。さらにデータの書込みにおいて、電源電位を増やすことなく選択トランジスタにおけるしきい値落ちの問題が抑制された半導体装置を提供できる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一態様である、記憶装置を説明する図。
【図２】本発明の一態様である、記憶装置の構成を説明する図。
【図３】本発明の一態様である、記憶装置におけるタイミングチャート。
【図４】本発明の一態様である、記憶装置の構成を説明する図。
【図５】本発明の一態様である、記憶装置の構成を説明する図。
【図６】本発明の一態様である、画像表示装置の構成を説明する図。
【図７】本発明の一態様である、トランジスタ及び作製方法を説明する図。
【図８】本発明の一態様である、トランジスタを説明する図。
【図９】本発明の一態様である、電子機器を説明する図。
【図１０】本発明の実施例に用いた回路図。
【図１１】本発明の実施例における入出力特性。
【発明を実施するための形態】
【００３７】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３８】
なお、本明細書で説明する図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため誇張され、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３９】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００４０】
また、本明細書等において、トランジスタのソース、又はドレインのどちらか一方のことを「第１電極」と呼び、ソース、又はドレインの他方を「第２電極」とも呼ぶこととする。なお、この際、ゲートについては「ゲート」又は「ゲート電極」とも呼ぶ。
【００４１】
また、本明細書等において、ダイオードの有する２つの電極のうち、電流の流れる向きに対して入力側（アノード側）を「第１の電極」又は「入力端子」と呼び、出力側（カソード側）を「第２の電極」又は「出力端子」と呼ぶこととする。
【００４２】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００４３】
（実施の形態１）
本実施の形態では、本発明の一態様の記憶装置の構成について図１乃至図５を用いて説明する。本実施の形態では、酸化物半導体を半導体層に用いたｎチャネル型トランジスタを選択トランジスタとして用いた、記憶装置について説明する。
【００４４】
≪装置構成≫
図１に本実施の形態で例示する記憶装置のブロック図を示す。
【００４５】
記憶装置１００は、メモリセルアレイ１０２と、駆動回路１０４、駆動回路１０５、駆動回路１０６、及び駆動回路１０７といった周辺回路から構成される。
【００４６】
メモリセルアレイ１０２には、メモリセル１１０が、縦ｍ個（行）×横ｎ個（列）（ｍ及びｎは自然数）のマトリクス状に配置されている。また、一つのメモリセルには、ワード線ＷＬ、ビット線ＢＬ、データ線ＤＬ、読出し信号線ＲＬ、及び基準電位線がそれぞれ電気的に接続されている。
【００４７】
また、駆動回路１０４はｍ本のワード線ＷＬ（ＷＬ＿１〜ＷＬ＿ｍ）と電気的に接続され、駆動回路１０７はｍ本の読出し信号線ＲＬ（ＲＬ＿１〜ＲＬ＿ｍ）と電気的に接続さている。また、駆動回路１０５はｎ本のビット線ＢＬ（ＢＬ＿１〜ＢＬ＿ｎ）と電気的に接続され、駆動回路１０６はｎ本のデータ線ＤＬ（ＤＬ＿１〜ＤＬ＿ｎ）と電気的に接続されている。
【００４８】
駆動回路１０４、駆動回路１０５、駆動回路１０７は、それぞれに電気的に接続された信号線に選択的に電圧を印加することにより、メモリセル１１０に対して選択的に読出し、書込み動作を行うことができる。
【００４９】
また、駆動回路１０６は、メモリセル１１０に書き込まれたデータを取得する、読出し回路の役割を果たす。
【００５０】
なお、ここでは駆動回路１０４、駆動回路１０５、駆動回路１０６、駆動回路１０７をそれぞれ独立に設けているが、これらに換えて複数の機能を有するデコーダーを用いてもよい。
【００５１】
次に、メモリセル１１０、及びワード線ＷＬが電気的に接続される駆動回路１０４内の一部の構成について、図２を用いて説明する。図２はメモリセルアレイ１０２内の一つのメモリセル１１０と、これに繋がる駆動回路１０４、及び駆動回路１０６の一部の構成を抜き出した回路図である。
【００５２】
駆動回路１０４は、入力部ＩＮ（１）と、接地電位入力部ＧＮＤを有する。さらに駆動回路１０４は、トランジスタ２０２、トランジスタ２０４、及びインバータ２０６を有する。トランジスタ２０２は、ゲート、及びソース又はドレインのどちらか一方（第１電極）が入力部ＩＮ（１）と電気的に接続され、ソース又はドレインの他方（第２電極）はワード線２５０に電気的に接続される。トランジスタ２０４の第１電極はワード線２５０に電気的に接続され、また第２電極が接地電位入力部ＧＮＤと電気的に接続されている。インバータ２０６は入力側が入力部ＩＮ（１）と電気的に接続し、出力側がトランジスタ２０４のゲートと電気的に接続される。本実施の形態では接地電位が入力される接地電位入力部を用いる構成としたが、少なくともワード線２５０に接続されるトランジスタをオフする基準電位が入力される構成としてもよい。
【００５３】
データ線２５４に繋がる駆動回路１０６は、電源入力部ＶＤＤ、及びトランジスタ２１６を有する。データ線２５４にはトランジスタ２１６のゲート、及び第１電極が電気的に接続される。トランジスタ２１６の第２電極は電源入力部ＶＤＤに電気的に接続される。電源入力部ＶＤＤには常に電源電位Ｖｄｄが入力される。また、トランジスタ２１６にはｐチャネル型のトランジスタを用いる。
【００５４】
メモリセル１１０は、ワード線２５０、ビット線２５２、データ線２５４、読出し信号線２５６、及び基準電位線２５８に囲まれた領域に配置され、容量素子２０８と、メモリ部２８０から成る。基準電位線２５８には、読み出しに用いる基準電位が入力される。本構成では、基準電位として接地電位を用いる。
【００５５】
容量素子２０８は、一方の電極がワード線２５０と電気的に接続し、他方の電極がビット線２５２と電気的に接続される。
【００５６】
メモリ部２８０は、トランジスタ２１０、容量素子２１２、及びトランジスタ２１４を有する。トランジスタ２１０のゲートはワード線２５０と電気的に接続し、第１電極が容量素子２０８の他方の電極、及びビット線２５２と電気的に接続される。またトランジスタ２１０の第２電極は、容量素子２１２の一方の電極、及びトランジスタ２１４のゲートと電気的に接続されている。トランジスタ２１４の第１電極は、基準電位線２５８と電気的に接続され、第２電極はデータ線２５４と電気的に接続される。容量素子２１２の他方の電極は、読出し信号線２５６と電気的に接続されている。ここで、容量素子２１２及びトランジスタ２１４を含む構成が機能回路に相当する。
【００５７】
本実施の形態では、トランジスタ２０２、トランジスタ２０４、トランジスタ２１０、トランジスタ２１４は全てｎチャネル型のトランジスタとする。移動度の高い電子をキャリアとしたｎチャネル型トランジスタを用いることにより、書込み、読出し動作を高速に行うことができる。さらに小さいサイズのトランジスタであっても比較的大きな電流を流すことができるため、回路を微細化することができる。
【００５８】
また、トランジスタ２０２、トランジスタ２０４、トランジスタ２１４、トランジスタ２１６、及びインバータ２０６を構成するトランジスタにおいて、チャネルが形成される半導体には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。このような半導体材料を用いたトランジスタは、十分な高速動作が可能なため、記憶した情報の読出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。
【００５９】
また、トランジスタ２１０のチャネルが形成される半導体に酸化物半導体を用いることができる。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ状態でのソースとドレイン間の、チャネル幅１μｍあたりのリーク電流（オフ電流）は、ソースとドレイン間の電圧が３．５Ｖ、使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０−１９Ａ）以下、もしくは１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下とすることができる。このため、消費電力の小さい半導体装置を実現することができる。
【００６０】
本実施の形態では、トランジスタ２１０のチャネルが形成される半導体に酸化物半導体を用い、ｎチャネル型のトランジスタ２１０とした。
【００６１】
また、容量素子２０８は、ワード線ＷＬとビット線ＢＬとの線間容量などで代用して省略することもできる。
【００６２】
≪駆動方法≫
次に図２に示す回路の書き込み動作及び読出し動作についてタイミングチャートを用いて詳細に説明する。図３に示すタイミングチャートは、図２に示す各信号線、及びノードの電圧、または状態の時間変化を示している。
【００６３】
ここで図２における入力部ＩＮ（１）には、ハイレベル電位Ｖｉｎ（１）Ｈ又はローレベル電位Ｖｉｎ（１）Ｌが与えられるものとする。また、ビット線２５２には、ハイレベル電位ＶＢＬＨ又はローレベル電位ＶＢＬＬが与えられるものとする。また、読出し信号線２５６には、ハイレベル電位ＶＲＬＨ又はローレベル電位ＶＲＬＬが与えられるものとする。
【００６４】
本実施の形態の回路では、入力部ＩＮ（１）、ビット線２５２に入力されるハイレベル電位は、電源電位Ｖｄｄと同じ電位で駆動させることができる。ここで電源電位は、各トランジスタのしきい値電圧などのトランジスタ特性を考慮して、適宜設定すればよい。
【００６５】
本実施の形態では、図２に示す回路の書き込み動作及び読出し動作を説明するための一例として、トランジスタ２０２、トランジスタ２０４、トランジスタ２１０、トランジスタ２１４のしきい値電圧（Ｖｔｈ）を０Ｖ以上１．５Ｖ未満と仮定し、トランジスタ２１６のしきい値電圧を−１．５Ｖより大きく、０Ｖ以下であると仮定し、電源電位を３Ｖとした。
【００６６】
また、読出し信号線２５６に入力されるハイレベル電位ＶＲＬＨは、接地電位（０Ｖ）とし、ローレベル電位ＶＲＬＬは負の電源電位（−Ｖｄｄ）以下の電位を用いることができる。本実施の形態では、ＶＲＬＬを−３Ｖとした。
【００６７】
はじめに、図３に示すタイミングチャートを用いて、書込み動作について説明する。最初に、トランジスタ２１４のゲートに電気的に接続されるノード（ｎｏｄｅ（Ａ））にハイレベル電位を書き込む方法について説明する。図３に示すタイミングチャートにおいてｎｏｄｅ（Ａ）にハイレベル電位を書き込む際の各信号線及びノードの電圧、又は状態の時間変化を実線で示している。
【００６８】
書込み動作中において、読出し信号線ＲＬの電位は常にＶＲＬＨである。また、電源入力部ＶＤＤには電源電位Ｖｄｄが、さらに接地電位入力部ＧＮＤには、常に接地電位（０Ｖ）が印加される。
【００６９】
まず、期間Ｔ１においてＩＮ（１）にハイレベル電位ＶＩＮ（１）Ｈが与えられると、トランジスタ２０２がオン状態となり、ワード線ＷＬの電位がＶＷＬＨまで上昇する。ここでＶＷＬＨは、３Ｖからトランジスタ２０２のしきい値電圧（Ｖｔｈ）分だけ低下した電位となるため、３Ｖ−Ｖｔｈとなる。
【００７０】
次に、期間Ｔ２では、ＩＮ（１）の電位を保持した状態でビット線ＢＬにハイレベル電位ＶＢＬＨを与える。すると、容量素子２０８の容量結合によりワード線ＷＬの電位がＶＢＬＨだけ上昇し、ＶＷＬＨＨとなる。ここでＶＷＬＨＨは６Ｖ−Ｖｔｈとなる。
【００７１】
ここで、トランジスタ２１０に着目すると、トランジスタ２１０のゲートには６Ｖ−Ｖｔｈの電位が印加され、ビット線２５２に電気的に接続されたソース又はドレインの一方には３Ｖが印加された状態となる。従って、トランジスタ２１０は線形領域で動作することになるため、トランジスタ２１４のゲートに電気的に接続されるノード（ｎｏｄｅ（Ａ））の電位はトランジスタ２１０のしきい値落ちの影響を受けることなく、電源電位である３Ｖまで上昇する。
【００７２】
このように、ワード線２５０とビット線２５２の間に容量素子２０８を電気的に接続する構成とすることにより、トランジスタ２１０のゲートとソース及びドレイン間にしきい値電圧以上の電位差を生じさせることができるため、ソース、ドレイン間のしきい値落ちの影響を受けることなく電源電位と同じ電位を書込むことができる。従って、しきい値落ちの影響を考慮してあらかじめ高い電源電位を用いる必要がなく、低電力で書込みを行うことができる。
【００７３】
また、トランジスタ２１０のしきい値電圧が変動してしまう場合や、複数のメモリセル内のそれぞれのトランジスタ２１０のしきい値電圧にばらつきが存在する場合であっても、上述の構成を用いてトランジスタ２１０のゲートに十分高い電圧を印加することにより、このような変動やばらつきに関係なく等しい電圧を、トランジスタ２１０を介してｎｏｄｅ（Ａ）に書込むことができる。
【００７４】
また、期間Ｔ２において書込みが行われ、ｎｏｄｅ（Ａ）の電位が上昇すると、トランジスタ２１４がオン状態となる。従って、トランジスタ２１４のソース及びドレインを介して電気的に接続された基準電位線２５８とデータ線２５４とは接地電位（０Ｖ）で等電位となり、データ線ＤＬにはローレベル電位ＶＤＬＬが出力される。
【００７５】
続いて、期間Ｔ３において、ビット線ＢＬの電位をハイレベル電位ＶＢＬＨに保持した状態で、ＩＮ（１）をローレベル電位ＶＩＮ（１）Ｌとする。このとき、インバータ２０６によって反転されたハイレベル電位ＶＩＮ（１）Ｈがトランジスタ２０４のゲートに印加され、トランジスタ２０４はオン状態となる。ワード線２５０と接地電位入力部ＧＮＤがトランジスタ２０４のソース及びドレインを介して電気的に接続されるため、ワード線ＷＬの電位はローレベル電位ＶＷＬＬまで低下する。従って、ワード線ＷＬの電位の低下に伴い、トランジスタ２１０はオフ状態となる。
【００７６】
最後に、期間Ｔ４において、ビット線ＢＬの電位をローレベル電位ＶＢＬＬとする。このとき、トランジスタ２１０はオフ状態を維持するため、ｎｏｄｅ（Ａ）には期間Ｔ２で書き込まれた電位（Ｖｄｄ）が保持される。
【００７７】
以上のような一連の書込み動作により、ｎｏｄｅ（Ａ）にハイレベル電位を書き込むことができる。
【００７８】
続いて、ｎｏｄｅ（Ａ）にローレベル電位の情報を書き込む方法について説明する。図３に示すタイミングチャートにおいて、ハイレベル電位の情報を書き込む場合と異なる部分のみ、破線で示している。
【００７９】
ｎｏｄｅ（Ａ）にローレベル電位の情報を書き込むには、期間Ｔ２及びＴ３においてビット線ＢＬの電位をＶＢＬＬとした状態で保持する。この際、ワード線ＷＬはハイレベル電位ＶＷＬＨまで上昇し、トランジスタ２１０はオン状態となっているが、ビット線ＢＬの電位がローレベル電位ＶＢＬＬのままであるためｎｏｄｅ（Ａ）の電位はローレベル電位を保持する。
【００８０】
ｎｏｄｅ（Ａ）がローレベル電位のとき、トランジスタ２１４はオフ状態となる。従ってデータ線ＤＬには、電源入力部ＶＤＤから入力される電位Ｖｄｄから、トランジスタ２１６のしきい値電圧だけ低下した電位（ＶＤＬＨ）が出力される。
【００８１】
以上のような一連の書き込み動作により、ｎｏｄｅ（Ａ）にローレベル電位を書込むことができる。
【００８２】
次に、読出し動作について説明する。図３に示す期間Ｔ５が、読出し動作の期間に対応する。
【００８３】
読出しを行う際、入力部ＩＮ（１）、ビット線ＢＬにはローレベル電位を印加する。さらに読み出し信号線ＲＬにハイレベル電位ＶＲＬＨを印加する。このときのデータ線ＤＬの電位を検知することにより、ｎｏｄｅ（Ａ）の状態を読み出すことができる。すなわち、データ線ＤＬの電位がローレベル電位ＶＤＬＬのとき、ｎｏｄｅ（Ａ）にはハイレベル電位が書込まれていることを示し、一方、データ線ＤＬの電位がハイレベル電位ＶＤＬＨのとき、ｎｏｄｅ（Ａ）にはローレベル電位が書込まれていることを示す。
【００８４】
図１に示す記憶装置１００において、読出し動作は一行ごと、つまり横に並んだｎ個のメモリセルについて同時に行うことができる。その際、読出しを行わない行については、読出し信号線ＲＬの電位をローレベル電位ＶＲＬＬとする。
【００８５】
読出し信号線ＲＬの電位をローレベル電位ＶＲＬＬとすると、ｎｏｄｅ（Ａ）の電位は容量素子２１２の容量結合により電位ＶＲＬＬだけ低下する。ここで、ＶＲＬＬは負の電源電位−Ｖｄｄよりも低い電位であるため、たとえｎｏｄｅ（Ａ）にハイレベル電位Ｖｄｄが書込まれた状態であっても、ｎｏｄｅ（Ａ）の電位は０Ｖより小さい電位まで低下する。従って、トランジスタ２１４はｎｏｄｅ（Ａ）の電位の状態に関わらず常にオフ状態となる。
【００８６】
このようにして読出しを行うことにより、所望のメモリセルにおけるｎｏｄｅ（Ａ）の状態を選択的に読み出すことができる。
【００８７】
≪変形例１≫
次に、記憶装置１００における変形例の一つについて説明する。
【００８８】
記憶装置１００において、トランジスタ２１４は、ｐチャネル型のトランジスタとしてもよい。図４に当該トランジスタにｐチャネル型のトランジスタを用いたときの構成について示す。
【００８９】
メモリ部２８２は、メモリ部２８０のトランジスタ２１４を、ｐチャネル型のトランジスタ２２４とした構成となっている。また、トランジスタ２２４の第１電極が電気的に接続される信号線が、接地電位入力部ＧＮＤではなく、電源入力部ＶＤＤとなっている点、及びデータ線ＤＬに電気的に接続されるトランジスタ２１６の第２電極が電気的に接続される信号線が、電源入力部ＶＤＤではなく、接地電位入力部ＧＮＤとなっている点で、上記の構成と異なっている。
【００９０】
書込み動作に関しては、このような構成とした場合についても、上記と同様の動作でｎｏｄｅ（Ｂ）にハイレベル電位、及びローレベル電位を書込むことができる。
【００９１】
ｎｏｄｅ（Ｂ）にハイレベル電位が書込まれた場合、トランジスタ２２４はオフ状態となり、データ線ＤＬにはローレベル電位が出力される。一方、ｎｏｄｅ（Ｂ）にローレベル電位が書込まれた場合は、トランジスタ２２４はオン状態となるため、データ線ＤＬにはハイレベル電位が出力される。
【００９２】
読出しは上記の構成と同様に一行ずつ行うことができる。その際、非選択の行については、読出し信号線ＲＬに電源電位Ｖｄｄと等しい電位を印加する。ｎｏｄｅ（Ｂ）にローレベル電位が書込まれていた場合、読出し信号線ＲＬにＶｄｄを印加することにより、容量素子２１２による容量結合によりｎｏｄｅ（Ｂ）の電位はＶｄｄまで上昇し、トランジスタ２２４をオフ状態とすることができる。一方、ｎｏｄｅ（Ｂ）にハイレベル電位が書込まれていた場合は、ｎｏｄｅ（Ｂ）の電位は更に高くなるため、トランジスタ２２４はオフ状態を維持する。このように、読出し信号線ＲＬに電源電位Ｖｄｄを印加することにより、ｎｏｄｅ（Ｂ）の状態に関わらず、トランジスタ２２４をオフ状態にすることができる。
【００９３】
このように、ｎｏｄｅ（Ｂ）にゲートが電気的に接続されるトランジスタをｐチャネル型のトランジスタとすることにより、負の電源電位を用いることなく読出し動作を行うことができ、回路構成を簡略化することができる。
【００９４】
≪変形例２≫
次に、記憶装置１００について別の変形例について説明する。
【００９５】
記憶装置１００のメモリ部２８０を、図５（Ａ）に示すようなｎチャネル型のトランジスタ２１０と容量素子２１２のみで構成したメモリ部２８４に置き換えることができる。図示しないが、トランジスタ２１０のゲートはワード線ＷＬと、また第１電極はビット線ＢＬとそれぞれ電気的に接続され、また第２電極は、容量素子２１２の一方の電極と電気的に接続されている。容量素子２１２の他方の電極は、基準電位線と電気的に接続されている。すなわち、メモリ部２８４はいわゆるＤＲＡＭのメモリ素子を構成している。ここで、トランジスタ２１０に電気的に接続される容量素子２１２が機能回路に相当する。
【００９６】
データは上記の構成と同様に、ｎｏｄｅ（Ｃ）の電位の違いを用いて記憶することができる。すなわち、ｎｏｄｅ（Ｃ）がハイレベル電位であるか、ローレベル電位であるかの違いを用いて情報を記憶する。
【００９７】
また、トランジスタ２１０のチャネルが形成される半導体には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。このような半導体材料を用いたトランジスタは、十分な高速動作が可能なため、記憶した情報の読出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。
【００９８】
この様な構成とすることにより、データ線、及び読出し信号線を必要としないため、回路を簡略化することができる。さらに、メモリ素子もトランジスタと容量素子を一つずつ備えた構成とすることができるため、メモリ素子サイズを縮小することができる。
【００９９】
また、トランジスタ２１０のチャネルが形成される半導体に酸化物半導体を用いることができる。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ状態でのソースとドレイン間のチャネル幅１μｍあたりのリーク電流（オフ電流）は、ソースとドレイン間の電圧が３．５Ｖ、使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０−１９Ａ）以下、もしくは１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下とすることができる。このため、消費電力の小さい半導体装置を実現することができる。
【０１００】
さらに、酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴から、トランジスタ２１０をオフ状態とすることで、ｎｏｄｅ（Ｃ）の電位を極めて長時間にわたって保持することが可能である。従って、従来のＤＲＡＭとくらべて、リフレッシュ動作をなくす、もしくはリフレッシュ動作の間隔を極めて長くすることが可能となる。
【０１０１】
≪変形例３≫
また、記憶装置１００について、上記とは異なる変形例について説明する。
【０１０２】
記憶装置１００のメモリ部２８０を、図５（Ｂ）に示すような、２個のトランジスタと２個のインバータから構成された、メモリ部２８６とすることもできる。ここで、トランジスタ２１０のゲートは図示しないワード線ＷＬと電気的に接続され、第１電極は図示しないビット線ＢＬと電気的に接続される。また、トランジスタ２１０の第２電極は、インバータ２２７の入力部、及びインバータ２２８の出力部と電気的に接続される。またトランジスタ２２６のゲートは図示しないワード線ＷＬと電気的に接続され、第１電極はインバータ２２７の出力部、及びインバータ２２８の入力部と電気的に接続され、第２電極は、データ線ＤＬと電気的に接続されている。すなわち、メモリ部２８６はいわゆるＳＲＡＭのメモリ素子を構成している。なお明瞭化のため、ここではインバータに電気的に接続される電源線や基準電位線は図示していない。ここで、インバータ２２７及びインバータ２２８を含む構成が機能回路に相当する。
【０１０３】
書込みデータはｎｏｄｅ（Ｄ）の電位として保存される。すなわち、ｎｏｄｅ（Ｄ）がハイレベル電位であるか、ローレベル電位であるかどうかの違いを用いて、情報を保持することができる。
【０１０４】
読出しの際は、ワード線ＷＬに電圧を印加し、トランジスタ２２６をオン状態とすると、ｎｏｄｅ（Ｄ）の電位の状態によってデータ線ＤＬの電位が異なって出力される。ｎｏｄｅ（Ｄ）がハイレベル電位の場合は、データ線ＤＬにはローレベル電位が、一方、ｎｏｄｅ（Ｄ）がローレベル電位の場合は、データ線ＤＬにはハイレベル電位が出力される。
【０１０５】
このような構成とすることにより、メモリセル内に容量素子を用いないため、書込み、読出し動作を極めて高速で行うことが可能となる。
【０１０６】
本実施の形態で示した記憶装置は、ワード線とビット線の間に電気的に接続された容量素子、又はこれらの配線間の容量を用い、書込み時にビット線よりも先にワード線に電圧を印加することにより、ワード線電位をビット線電位よりも高くすることができ、書き込みの際のしきい値落ちを抑制することができる。従って、しきい値落ちを想定してあらかじめ高い電源電位を用いる必要がなく、また電源電位を増やすことなく書き込みを行うことが可能であり、低電力で書込み動作を行うことが可能である。
【０１０７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１０８】
（実施の形態２）
本発明の一態様は、液晶表示装置や発光表示装置、電子ペーパーなどの画素表示装置にも適用することができる。本実施の形態では、本発明の一態様である、発光表示装置の構成について説明する。
【０１０９】
本実施の形態では発光表示装置の例として、エレクトロルミネッセンスを利用する発光素子を用いた構成について説明する。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【０１１０】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子及び正孔）が再結合することにより発光する。このようなメカニズムから、上記の発光素子は、電流励起型の発光素子と呼ばれる。
【０１１１】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、以下では、発光素子として有機ＥＬ素子を用いて説明する。
【０１１２】
図６は本実施の形態で例示する発光表示素子の画素構成の一例を示す図である。本実施の形態では、デジタル階調駆動を適用可能な画素構成の一例を示す。
【０１１３】
画素３００は、ビット線ＢＬ、ワード線ＷＬ、電源線ＶＤＤ、基準電位線に囲まれた領域に配置されている。なお、ワード線ＷＬにはトランジスタ３０２の第２電極が電気的に接続されており、トランジスタ３０２の第１電極とゲートは、入力部ＩＮ（２）に電気的に接続されている。また、電源線ＶＤＤは電源電位Ｖｄｄを、基準電位線は０Ｖを常に供給する。
【０１１４】
画素３００は、容量素子３０８、トランジスタ３１０、発光素子駆動用のトランジスタ３１４、容量素子３１２、及び発光素子３１６を有している。容量素子３０８は一方の電極がワード線ＷＬに、他方の電極がビット線ＢＬに電気的に接続されている。トランジスタ３１０のゲートはワード線ＷＬに電気的に接続され、第１電極がビット線ＢＬと電気的に接続され、第２電極が容量素子３１２の一方の電極と、トランジスタ３１４のゲートに電気的に接続されている。容量素子３１２の他方の電極と、トランジスタ３１４の第１電極とは、電源線ＶＤＤと電気的に接続している。また、トランジスタ３１４の第２電極は、発光素子３１６の第１電極（画素電極）に電気的に接続されている。発光素子３１６の第２電極は基準電位線と電気的に接続される。ここで、容量素子３１２、トランジスタ３１４及び発光素子３１６を含む構成が機能回路に相当する。
【０１１５】
なお、発光素子３１６の第２電極には、低電源電位が設定されていてもよい。なお、低電源電位とは、電源線ＶＤＤに設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤや０Ｖなどが設定されてもよい。この高電源電位と低電源電位との電位差を発光素子３１６に印加して、発光素子３１６に電流を流して発光素子３１６を発光させるため、高電源電位と低電源電位との電位差が発光素子３１６の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。本実施の形態では、低電源電位として０Ｖを用いる。
【０１１６】
発光素子には、基板とは反対側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子などがあるが、本実施の形態で示す画素構成は、どの射出構造の発光素子でも発光素子３１６に適用可能である。
【０１１７】
また、トランジスタ３１０のチャネルが形成される半導体に酸化物半導体を用いることができる。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ状態でのソースとドレイン間のチャネル幅１μｍあたりのリーク電流（オフ電流）は、ソースとドレイン間の電圧が３．５Ｖ、使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０−１９Ａ）以下、もしくは１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下とすることができる。このため、消費電力の小さい半導体装置を実現することができる。
【０１１８】
さらに、酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴から、画素への書込み後、トランジスタ３１０をオフ状態とすることで、トランジスタ３１４のゲート電位を極めて長時間にわたって保持することが可能である。従って、例えば静止画を表示する際はデータの書き換えを行わなくとも、長時間にわたって表示を保つことができ、消費電力の低い表示装置を実現できる。
【０１１９】
なお、容量素子３１２はトランジスタ３１４のゲート容量を代用して省略することも可能である。トランジスタ３１４のゲート容量については、チャネル領域とゲート電極層との間で容量が形成されていてもよい。
【０１２０】
また、容量素子３０８は、ワード線ＷＬとビット線ＢＬとの線間容量などで代用して省略することもできる。
【０１２１】
画素にデータを書込む際、まず入力部ＩＮ（２）に電圧を印加することにより、ワード線ＷＬの電位が上昇し、トランジスタ３１０をオン状態とする。続いてビット線ＢＬに電圧を印加することで、容量素子３０８の容量結合により、ワード線ＷＬの電位はさらに上昇する。従って、容量素子３１２の一方の電極、及びトランジスタ３１４のゲートに印加される電位は、トランジスタ３１０のしきい値落ちの影響を受けることなく、ビット線電圧に極めて近い電位が印加される。また、この際、ワード線ＷＬにはビット線ＢＬに入力する電位と同じ電位を印加することができる。
【０１２２】
トランジスタ３１４のゲートに電圧が印加されると、トランジスタ３１４はオン状態となるため、発光素子３１６には電圧が印加され、電流が流れることにより発光が起こる。
【０１２３】
ここで、電圧入力電圧駆動方式の場合には、トランジスタ３１４のゲート電位、すなわちビット線ＢＬの電位はトランジスタ３１４が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、トランジスタ３１４は線形領域で動作させる。トランジスタ３１４が十分にオンするビデオ信号の電位として、電源線ＶＤＤよりも高い電圧、少なくとも、Ｖｄｄ＋トランジスタ３１４のＶｔｈよりも高い電圧を用いることができる。
【０１２４】
また、デジタル時間階調駆動に変えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図６と同じ画素構成を用いることができる。
【０１２５】
アナログ階調駆動を行う場合、トランジスタ３１４のゲートに発光素子３１６の順方向電圧＋トランジスタ３１４のＶｔｈ以上の電圧を印加する。発光素子３１６の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、トランジスタ３１４が飽和領域で動作するようなビデオ信号を入力することで、発光素子３１６に電流を流すことができる。トランジスタ３１４を飽和領域で動作させるため、電源線ＶＤＤの電位は、トランジスタ３１４のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子３１６にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０１２６】
なお、図６に示す画素構成は、これに限定されない。例えば、図６に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路などを追加してもよい。
【０１２７】
本実施の形態で示した発光表示装置は、ワード線とビット線の間に電気的に接続された容量素子、又はこれらの配線間の容量を用い、書込み時にビット線よりも先にワード線に電圧を印加することにより、ワード線電位をビット線電位よりも高くすることができ、書き込みの際のしきい値落ちを抑制することができる。従って、しきい値落ちを想定してあらかじめ高い電源電位を用いる必要がなく、また電源電位を増やすことなく書き込みを行うことが可能であり、低電力で書込み動作を行うことが可能である。
【０１２８】
また、トランジスタ３１０のしきい値電圧が変動してしまう場合や、複数の画素内のそれぞれのトランジスタ３１０のしきい値電圧にばらつきが存在する場合であっても、上述の構成を用いてトランジスタ３１０のゲートに十分高い電圧を印加することにより、このような変動やばらつきに関係なく等しい電圧を、トランジスタ３１０を介してトランジスタ３１４のゲートに印加することができる。したがって、発光輝度の変動やばらつきが抑制され、信頼性の高い発光表示装置とすることができる。
【０１２９】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１３０】
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置に適用可能な、酸化物半導体を半導体層に用いたトランジスタの構成、及び作製方法の一例について、図７及び図８を用いて説明する。
【０１３１】
図７（Ｄ）に示すトランジスタ６１０は、逆スタガ型のトランジスタの一例である。
【０１３２】
逆スタガ型のトランジスタ６１０は、基板６００上にゲート電極層６０１を有し、ゲート電極層６０１を覆うゲート絶縁層６０２を有する。またゲート絶縁層６０２に接して、ゲート電極層６０１と重畳する酸化物半導体層６０３を有し、酸化物半導体層６０３の端部と接するソース電極層６０５ａ、及びドレイン電極層６０５ｂを有する。さらに、ゲート絶縁層６０２、ソース電極層６０５ａ、ドレイン電極層６０５ｂ、及び酸化物半導体層６０３の露出した部分を覆う、第１の絶縁層６０７を有する。また第１の絶縁層６０７を覆う第２の絶縁層６０９を有する。
【０１３３】
本実施の形態の半導体層に用いる酸化物半導体は、ドナーとなりえる水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによりＩ型（真性）の酸化物半導体、又はＩ型（真性）に限りなく近い酸化物半導体としたものである。
【０１３４】
なお、高純度化された酸化物半導体中ではキャリアが極めて少なく、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満となる。また、このようにキャリアが少ないことで、オフ状態における電流（オフ電流）は十分に小さくなる。
【０１３５】
具体的には、上述の酸化物半導体層を具備するトランジスタでは、室温（２５℃）におけるチャネル幅１μｍあたりのオフ電流を、１００ｚＡ（１×１０−１９Ａ）以下、さらには１０ｚＡ（１×１０−２０Ａ）以下にすることが可能である。
【０１３６】
また、高純度化された酸化物半導体層を具備するトランジスタ６１０は、オン電流の温度依存性がほとんど見られず、高温状態においてもオフ電流は非常に小さいままである。
【０１３７】
以下、図７（Ａ）乃至（Ｅ）を用い、基板６００上にトランジスタ６１０を作製する工程を説明する。図７（Ａ）乃至図７（Ｅ）はトランジスタ６１０の作製工程にかかる断面概略図である。
【０１３８】
まず、絶縁表面を有する基板６００上に導電層を形成した後、第１のフォトリソグラフィ工程によりゲート電極層６０１を形成する。なお、当該フォトリソグラフィ工程に用いるレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１３９】
基板６００は絶縁表面を有すればよく、大きな制限はないが、後の工程で加熱処理を行う場合は、少なくともその温度に耐えうる耐熱性を有している必要がある。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、石英基板、サファイア基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板又は半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチックなどの可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐えうるのであれば用いることが可能である。なお、基板６００の表面を、ＣＭＰ法などの研磨により平坦化しておいてもよい。本実施の形態では基板６００としてガラス基板を用いる。
【０１４０】
なお、下地となる絶縁層を基板６００とゲート電極層６０１との間に設けてもよい。当該絶縁層には、基板６００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜などから選ばれた一または複数の膜により形成することができる。
【０１４１】
また、ゲート電極層６０１は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料若しくは導電性酸化物を用いて形成することができる。また、その構造は、単層構造としても良いし、積層構造としても良い。
【０１４２】
次いで、ゲート電極層６０１上にゲート絶縁層６０２を形成する。ゲート絶縁層６０２は、プラズマＣＶＤ法やスパッタリング法などを用いて形成することができる。また、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜などから選ばれた一又は複数の膜により形成することができる。
【０１４３】
なお、ゲート絶縁層６０２、酸化物半導体層６０３に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体層６０３の成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極層６０１が形成された基板６００、またはゲート絶縁層６０２までが形成された基板６００を予備加熱し、基板６００が吸着している水素、水分などの不純物を脱離させることが好ましい。また、予備加熱室に設ける排気手段は、クライオポンプとすることが好ましい。また、当該予備加熱は、ソース電極層６０５ａ及びドレイン電極層６０５ｂまで形成した基板６００に対して行っても良い。なお、この予備加熱の処理は省略することもできる。
【０１４４】
次いで、ゲート絶縁層６０２上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体層６０３を形成する（図７（Ａ）参照）。
【０１４５】
酸化物半導体層６０３には、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ―Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ―Ｏ系酸化物、またはＩｎ−Ｈｆ−Ａｌ−Ｚｎ―Ｏ系酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、またはＩｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｇａ−Ｏ系酸化物、またはＩｎ−Ｓｎ−Ｏ系酸化物や、Ｉｎ−Ｏ系酸化物、Ｓｎ−Ｏ系酸化物、Ｚｎ−Ｏ系酸化物などを用いることができる。また、上記酸化物にＳｉＯ２を含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比はとくに問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。
【０１４６】
また、酸化物半導体層６０３には、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【０１４７】
酸化物半導体層６０３をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）を用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：２：１［ｍｏｌ数比］、又はＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。酸化物半導体ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い酸化物半導体ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。また、ターゲットの純度は９９．９９％以上が好ましく、特にＮａ、Ｌｉ等のアルカリ金属及びＣａなどのアルカリ土類金属などの不純物は低減されているものが好ましい。
【０１４８】
本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタリング法により形成することとする。
【０１４９】
酸化物半導体層６０３の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【０１５０】
酸化物半導体層６０３の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは１５０℃以上４５０℃以下、より好ましくは２００℃以上４００℃以下となるように被処理物を熱する。特に、２５０℃以上３２０℃以下の範囲が脱水化に好適である。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタリングガスを導入し、上記ターゲットを用いて酸化物半導体層６０３を形成する。被処理物を熱しながら酸化物半導体層６０３を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボ分子ポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などの水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が除去することができるため、酸化物半導体層６０３中の不純物濃度を低減できる。
【０１５１】
酸化物半導体層６０３の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層６０３の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層６０３を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【０１５２】
なお、酸化物半導体層６０３をスパッタリング法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行い、形成表面（例えばゲート絶縁層６０２の表面）の付着物を除去するのが好適である。ここで、逆スパッタリングとは、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【０１５３】
次いで、酸化物半導体層６０３を第２のフォトリソグラフィ工程により島状の酸化物半導体層６０３に加工する（図７（Ｂ）参照）。なお、当該フォトリソグラフィ工程に用いるレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１５４】
なお、ゲート絶縁層６０２にコンタクトホールを形成する場合、その工程は酸化物半導体層６０３の加工と同時に行うことができる。
【０１５５】
酸化物半導体層６０３のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体層６０３のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸とを混合させた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０１５６】
その後、酸化物半導体層６０３に対して、熱処理（第１の熱処理）を行う。この第１の熱処理によって酸化物半導体層中の過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
【０１５７】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
【０１５８】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１５９】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【０１６０】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１６１】
いずれにしても、第１の熱処理によって不純物を低減し、Ｉ型（真性半導体）またはＩ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【０１６２】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるので、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層６０３を島状に加工する前において行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１６３】
なお、第１の加熱処理は、上記以外に、ソース電極層およびドレイン電極層を形成した後、ソース電極層およびドレイン電極層上に絶縁層を形成した後、などのタイミングにおいて行うことができる。
【０１６４】
次いで、ゲート絶縁層６０２、及び酸化物半導体層６０３上に、ソース電極層またはドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する。ソース電極層またはドレイン電極層に用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等を用いることができる。また、Ａｌ膜、Ｃｕ膜などの金属膜の下側又は上側の一方または双方にＴｉ膜、Ｍｏ膜、Ｗ膜などの高融点金属膜を積層させた構成としても良い。また、Ａｌ膜に生ずるヒロックやウィスカーの発生を防止する元素（Ｓｉ、Ｎｄ、Ｓｃなど）が添加されているＡｌ材料を用いることで耐熱性を向上させることが可能となる。ソース電極層またはドレイン電極層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化珪素を含ませたものを用いることができる。
【０１６５】
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層６０５ａ及びドレイン電極層６０５ｂを形成した後、レジストマスクを除去する（図７（Ｃ）参照）。
【０１６６】
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるとよい。なお、トランジスタのチャネル長（Ｌ）は、ソース電極層とドレイン電極層との間隔によって決定される。このため、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタの作製に用いるマスク形成時の露光には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０１６７】
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成されたレジストマスクは異なる厚さの領域を有し、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工するための複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。これにより、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０１６８】
なお、導電膜のエッチングの際には、酸化物半導体層６０３がエッチングにより分断されることのないように、エッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層６０３を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に、酸化物半導体層６０３の一部がエッチングされ溝部（凹部）が形成されることもある。
【０１６９】
導電膜のエッチングには、ウェットエッチング、ドライエッチングのいずれを用いても良い。なお、素子の微細化という観点からはドライエッチングを用いるのが好適である。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。本実施の形態では、導電膜としてチタン膜を用い、酸化物半導体層６０３にはＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いているため、例えばウェットエッチングを適用する場合には、エッチャントとしてアンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）を用いることができる。
【０１７０】
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層の表面に付着した水素や水などを除去するのが望ましい。当該プラズマ処理を行う場合、大気に触れない条件で、続けて保護絶縁層となる第１の絶縁層６０７を形成する。
【０１７１】
第１の絶縁層６０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、第１の絶縁層６０７に水や水素等の不純物を混入させない方法を用いて形成することが望ましい。第１の絶縁層６０７に水素が含まれると、その水素の酸化物半導体層への侵入や、水素による酸化物半導体層中の酸素の引き抜きなどが生じ、酸化物半導体層のバックチャネルが低抵抗化（ｎ型化）して寄生チャネルが形成されるおそれがあるからである。また、第１の絶縁層６０７には、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜、酸化ガリウム膜などを用いるのが望ましい。
【０１７２】
本実施の形態では、第１の絶縁層６０７として膜厚２００ｎｍの酸化シリコン膜を、スパッタリング法を用いて成膜する。成膜時の基板温度は、室温（２５℃）以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンターゲットを用いることができる。
【０１７３】
酸化物半導体層６０３の形成時と同様に、第１の絶縁層６０７の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜することにより、第１の絶縁層６０７に含まれる不純物の濃度を低減できる。また、第１の絶縁層６０７の成膜室内の残留水分を除去するための排気手段として、ターボ分子ポンプにコールドトラップを加えたものを用いても良い。
【０１７４】
第１の絶縁層６０７の成膜に用いるスパッタリングガスは、水素や水などの不純物が除去された高純度ガスであることが望ましい。
【０１７５】
次いで、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行う。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下とする。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、第１の絶縁層６０７から酸化物半導体層６０３への酸素の供給により、該酸化物半導体層６０３の酸素欠損を補填して、Ｉ型（真性半導体）またはＩ型に限りなく近い酸化物半導体層を形成することもできる。
【０１７６】
なお、本実施の形態では、第１の絶縁層６０７の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良い。
【０１７７】
上述のように、第１の熱処理および第２の熱処理によって、酸化物半導体層６０３を、その主成分以外の不純物が極力含まれないように高純度化し、Ｉ型（真性）化することができる。
【０１７８】
以上の工程でトランジスタ６１０が形成される（図７（Ｄ）参照）。
【０１７９】
なお、第１の絶縁層６０７上には、さらに第２の絶縁層６０９を形成するのが望ましい（図７（Ｅ）参照）。第２の絶縁層６０９は、水素や水などが外部からの侵入を防止する。第２の絶縁層６０９としては、例えば、窒化シリコン膜、窒化アルミニウム膜などを用いることができる。成膜方法は特に限定されないが、ＲＦスパッタリング法は量産性がよいため、第２の絶縁層６０９の成膜方法として適している。また、第２の絶縁層６０９として、ポリイミド、アクリル、ベンゾシクロブテン、等の有機材料を用いることができる。これらの有機材料を用いることにより、さらなる絶縁性の向上を図ることができる。また、第２の絶縁層６０９は、上記の材料を積層した構造としても良く、例えば、窒化シリコン膜上にポリイミド膜を積層した構造とすることができる。このような構造にすることで、第２の絶縁層６０９は、水素や水などの侵入を防ぎ、且つ絶縁性を向上させることができる。
【０１８０】
なお、第２の絶縁層６０９の形成後には、さらに、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の条件で、熱処理を行ってもよい。
【０１８１】
≪変形例≫
以下では、本実施の形態で示した逆スタガ型のトランジスタ６１０とは異なる構成のトランジスタについて説明する。以下に説明する構成のトランジスタはいずれも高純度化された酸化物半導体層を含むトランジスタであり、トランジスタのリーク電流が十分に低減されたトランジスタである。
【０１８２】
図８（Ａ）に示すトランジスタ６２０は前述のトランジスタ６１０とは異なる構成の逆スタガ構造のトランジスタである。
【０１８３】
トランジスタ６２０は、酸化物半導体層６０３のチャネル形成領域を覆うようにチャネル保護層６２７を有する。チャネル保護層６２７をチャネル形成領域の上に形成することにより、作製工程中においてソース電極層６０５ａ及びドレイン電極層６０５ｂの形成時に、酸化物半導体層６０３へのエッチングによるダメージが低減されるため、信頼性の高いトランジスタとすることができる。
【０１８４】
図８（Ｂ）に示すトランジスタ６３０は、トランジスタ６１０、及びトランジスタ６２０とは異なる構成の、ボトムゲート型のトランジスタである。
【０１８５】
トランジスタ６３０は、トランジスタ６１０において、ソース電極層６０５ａ及びドレイン電極層６０５ｂと、酸化物半導体層６０３との積層順を入れ替えた構成となっている。すなわち、ゲート絶縁層６０２上に間隙を設けてソース電極層６０５ａ及びドレイン電極層６０５ｂが形成され、この間隙を覆うように酸化物半導体層６０３が形成されている。
【０１８６】
このような構成とすることにより、酸化物半導体層６０３へのソース電極層６０５ａ及びドレイン電極層６０５ｂの形成時のエッチングのダメージ等が低減され、信頼性の高いトランジスタとすることができる。
【０１８７】
図８（Ｃ）に示すトランジスタ６４０は、トップゲート型のトランジスタの一つである。
【０１８８】
トランジスタ６４０は、基板６００上に下地絶縁層６３７、酸化物半導体層６０３、ソース電極層６０５ａ及びドレイン電極層６０５ｂ、ゲート絶縁層６０２、及びゲート電極層６０１の順に形成された構成となっている。また、ゲート絶縁層６０２に設けられたコンタクトホールを介して、ソース電極層６０５ａ及びドレイン電極層６０５ｂと電気的に接続するソース配線層６３６ａ、及びドレイン配線層６３６ｂを有する。
【０１８９】
また、図８（Ｄ）に示すトランジスタ６５０は、トップゲート型のトランジスタの一つであるスタガ構造のトランジスタである。
【０１９０】
トランジスタ６５０は、トランジスタ６４０において、酸化物半導体層６０３と、ソース電極層６０５ａ及びドレイン電極層６０５ｂとの積層順を入れ替えた構成となっている。すなわち、下地絶縁層６３７上に間隙を設けてソース電極層６０５ａ及びドレイン電極層６０５ｂが形成され、この間隙を覆うように酸化物半導体層６０３が形成されている。
【０１９１】
トランジスタ６４０、及びトランジスタ６５０のような構成のトランジスタは、酸化物半導体層６０３のチャネル形成領域がゲート絶縁層６０２、及び下地絶縁層６３７に挟まれる構成となっている。従ってこれらの層により酸化物半導体層６０３への不純物の侵入を防ぐことができ、より信頼性の高いトランジスタとすることができる。
【０１９２】
このように、本実施の形態を用いて作製した、高純度化された酸化物半導体層を含むトランジスタを用いることにより、トランジスタのリーク電流を十分に低減することが可能である。よって、このトランジスタを回路の一部に用いることにより、低消費電力の半導体装置を作製することができる。また、このようなリーク電流の極めて小さいトランジスタを選択トランジスタに用いることにより、低電圧で書き込みを行っても長期間にわたって情報を保持することが可能となるため、低電圧で書込み動作を行うことができ、消費電力の低減された半導体装置を実現できる。
【０１９３】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図９を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０１９４】
図９（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２内には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電位を増やすことなく書込み動作において書込み電圧が低減され、且つ書込み動作時の消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０１９５】
図９（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電位を増やすことなく書込み動作において書込み電圧が低減され、且つ書込み動作時の消費電力が十分に低減された携帯情報端末が実現される。
【０１９６】
図９（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電位を増やすことなく書込み動作において書込み電圧が低減され、且つ書込み動作時の消費電力が十分に低減された電子書籍が実現される。
【０１９７】
図９（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図９（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電位を増やすことなく書込み動作において書込み電圧が低減され、且つ書込み動作時の消費電力が十分に低減された携帯電話機が実現される。
【０１９８】
図９（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電位を増やすことなく書込み動作において書込み電圧が低減され、且つ書込み動作時の消費電力が十分に低減されたデジタルカメラが実現される。
【０１９９】
図９（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、前述の実施の形態に示す半導体装置が搭載されている。そのため、電源電位を増やすことなく書込み動作において書込み電圧が低減され、且つ書込み動作時の消費電力が十分に低減されたテレビジョン装置が実現される。
【０２００】
以上のように、本実施の形態に示す電子機器には、前述の実施の形態に係る半導体装置が搭載されている。このため、電源電位を増やすことなく書込み動作時における消費電力を低減した電子機器が実現される。
【実施例１】
【０２０１】
本実施例では、本発明の一態様のメモリ回路について、その入出力特性について計算した結果について示す。
【０２０２】
≪回路構成≫
まず、計算に用いた回路について図１０を用いて説明する。図１０に本実施例で用いた回路構成を示す。
【０２０３】
回路４００は、トランジスタ４０２、トランジスタ４０４、トランジスタ４０６、トランジスタ４０８、トランジスタ４１２、トランジスタ４１６、及びトランジスタ４１８、並びに容量素子４１０、及び容量素子４１４を有する。また、２つの入力部（入力部ＩＮ（１）、入力部ＩＮ（２））、２つの電源入力部（電源入力部ＶＤＤ）、３つの接地電位入力部、及び１つの出力部（出力部ＯＵＴＰＵＴ）を有する。ここで、トランジスタ４０２、トランジスタ４０６、トランジスタ４０８、トランジスタ４１２、及びトランジスタ４１６はｎチャネル型のトランジスタであり、トランジスタ４０４、及びトランジスタ４１８はｐチャネル型のトランジスタである。
【０２０４】
トランジスタ４０２はゲート、及び第１電極が入力部ＩＮ（１）と電気的に接続され、第２電極がトランジスタ４０８の第１電極と、容量素子４１０の第１電極と、トランジスタ４１２のゲートに電気的に接続される。トランジスタ４０４はゲートが入力部ＩＮ（１）、及びトランジスタ４０６のゲートと電気的に接続され、第１電極が電源入力部ＶＤＤと電気的に接続され、第２電極がトランジスタ４０６の第１電極、及びトランジスタ４０８のゲートと電気的に接続される。トランジスタ４０６は、第２電極が接地電位入力部に電気的に接続される。トランジスタ４０８は、第２電極が接地電位入力部に電気的に接続される。容量素子４１０は、第２電極が入力部ＩＮ（２）、及びトランジスタ４１２の第１電極に電気的に接続される。トランジスタ４１２は、第２電極が容量素子４１４の第１電極と、トランジスタ４１６のゲートに電気的に接続される。容量素子４１４は第２電極がトランジスタ４１６の第１電極、及び接地電位入力部と電気的に接続される。トランジスタ４１６は、第２電極が出力部ＯＵＴＰＵＴと、トランジスタ４１８の第２電極及びゲートと電気的に接続される。トランジスタ４１８は、第１電極が電源入力部ＶＤＤと電気的に接続される。
【０２０５】
ここで、トランジスタ４０４とトランジスタ４０６はインバータ回路を形成しており、その出力部にはトランジスタ４０８のゲートが電気的に接続されている。従って、ＩＮ（１）にハイレベル電位が入力されると、トランジスタ４０８のゲートにはローレベル電位が入力され、トランジスタ４０８はオフ状態となる。一方、ＩＮ（１）にローレベル電位が入力されると、トランジスタ４０８のゲートにはハイレベル電位が入力され、トランジスタ４０８はオン状態となる。トランジスタ４０８がオン状態となるとｎｏｄｅ（Ａ）は接地電位入力部と導通するため、ｎｏｄｅ（Ａ）はローレベル電位となる。
【０２０６】
ここで、トランジスタ４０２の第２電極、トランジスタ４０８の第１電極、容量素子４１０の第１電極、及びトランジスタ４１２のゲートと電気的に接続されるノードをｎｏｄｅ（Ａ）とする。また、トランジスタ４１２の第２電極、容量素子４１４の第１電極、及びトランジスタ４１６のゲートと電気的に接続されるノードをｎｏｄｅ（Ｂ）とする。
【０２０７】
≪入出力特性≫
次に、回路４００を用いて計算した入出力特性について、図１１を用いて説明する。本実施例では、入力部ＩＮ（１）、及び入力部ＩＮ（２）に時間をずらして電圧を印加し、ｎｏｄｅ（Ｂ）にハイレベル電位の書込みを行ったときの、ｎｏｄｅ（Ａ）、ｎｏｄｅ（Ｂ）、及び出力部ＯＵＴＰＵＴの電位の時間変化について計算を行った。
【０２０８】
本実施例で計算に用いたトランジスタの特性には、多結晶シリコンを半導体層に用いた薄膜トランジスタ（Ｌ長１μｍ、Ｗ長２０μｍ）を作製し、その実測から見積もったトランジスタの特性を用いた。しきい値電圧としては、ｎチャネル型のトランジスタのしきい値電圧を０．４２Ｖ、またｐチャネル型のトランジスタのしきい値電圧を−０．７６Ｖとした。また、回路内の容量素子の容量の大きさを１．０ｐＦとし、電源入力部ＶＤＤに入力される電圧の値を１．７Ｖ、接地電位入力部に入力される電圧の値を０Ｖとした。また、入力部ＩＮ（１）、入力部ＩＮ（２）に入力されるパルス電圧は、ハイレベル電位を１．７Ｖ、ローレベル電位を０Ｖとした。
【０２０９】
図１１（Ａ）は入力部ＩＮ（１）に印加した電圧の時間変化を示しており、図１１（Ｂ）は入力部ＩＮ（２）に印加した電圧の時間変化を示す。図１１（Ｃ）、図１１（Ｄ）、及び図１１（Ｅ）はそれぞれ、ｎｏｄｅ（Ａ）、ｎｏｄｅ（Ｂ）、及び出力部ＯＵＴＰＵＴの電位の時間変化である。
【０２１０】
計算開始時点を０秒として計算を開始した。まず、約０．３μｓの時点（Ｔ１とする）で入力部ＩＮ（１）に１．７Ｖの電圧を印加し、約１．０μｓの時点（Ｔ２とする）で入力部ＩＮ（２）に１．７Ｖの電圧を印加した。その後、約１．８μｓの時点（Ｔ３とする）で入力部ＩＮ（１）の電圧を０Ｖとし、約２．０μｓの時点（Ｔ４とする）で入力部ＩＮ（２）の電圧を０Ｖとした。
【０２１１】
Ｔ１において、入力部ＩＮ（１）に電圧が印加されると、ｎｏｄｅ（Ａ）の電位が約１．２Ｖまで上昇する。ここで、ｎｏｄｅ（Ａ）の電圧が入力電圧である１．７Ｖまで達しないのは、トランジスタ４０２のしきい値電圧や、ｎｏｄｅ（Ａ）とその他の配線間（ノード間）の容量のバランスなどの影響による。
【０２１２】
次に、Ｔ２において、入力部ＩＮ（２）に電圧が印加されると、容量素子４１０による容量結合の効果によりｎｏｄｅ（Ａ）の電位が２．９Ｖ程度まで上昇した。また同時に、ｎｏｄｅ（Ｂ）は、ＩＮ（２）に入力された入力電圧である１．７Ｖまで上昇した。またこれと対応して、出力部ＯＵＴＰＵＴには、ローレベル電位が出力された。
【０２１３】
Ｔ３において、ＩＮ（１）に０Ｖが入力されると、ｎｏｄｅ（Ａ）の電位は０Ｖまで降下した。一方、ｎｏｄｅ（Ｂ）、及び出力部ＯＵＴＰＵＴの電位は変化せずに保持されたままであった。
【０２１４】
Ｔ４において、ＩＮ（２）に０Ｖが入力されても、ｎｏｄｅ（Ｂ）及び出力部ＯＵＴＰＵＴの電位は変化せずに保持されたままであった。
【０２１５】
以上の結果から、ワード線とビット線の間に電気的に接続された容量素子、又はこれらの配線間の容量を用い、書込み時にビット線よりも先にワード線に電圧を印加することにより、ワード線電位をビット線電位よりも高くすることができ、さらに書き込みの際のしきい値落ちを抑制することができることが確認された。従って、本発明の一態様を用いることにより、しきい値落ちを想定してあらかじめ高い電源電位を用いる必要がなく、低電力で書込み動作が可能な半導体装置を実現できる。
【符号の説明】
【０２１６】
１００ 記憶装置
１０２ メモリセルアレイ
１０４ 駆動回路
１０５ 駆動回路
１０６ 駆動回路
１０７ 駆動回路
１１０ メモリセル
２０２ トランジスタ
２０４ トランジスタ
２０６ インバータ
２０８ 容量素子
２１０ トランジスタ
２１２ 容量素子
２１４ トランジスタ
２１６ トランジスタ
２２４ トランジスタ
２２６ トランジスタ
２２７ インバータ
２２８ インバータ
２５０ ワード線
２５２ ビット線
２５４ データ線
２５６ 読出し信号線
２５８ 基準電位線
２８０ メモリ部
２８２ メモリ部
２８４ メモリ部
２８６ メモリ部
３００ 画素
３０２ トランジスタ
３０８ 容量素子
３１０ トランジスタ
３１２ 容量素子
３１４ トランジスタ
３１６ 発光素子
４００ 回路
４０２ トランジスタ
４０４ トランジスタ
４０６ トランジスタ
４０８ トランジスタ
４１０ 容量素子
４１２ トランジスタ
４１４ 容量素子
４１６ トランジスタ
４１８ トランジスタ
６００ 基板
６０１ ゲート電極層
６０２ ゲート絶縁層
６０３ 酸化物半導体層
６０５ａ ソース電極層
６０５ｂ ドレイン電極層
６０７ 第１の絶縁層
６０９ 第２の絶縁層
６１０ トランジスタ
６２０ トランジスタ
６２７ チャネル保護層
６３０ トランジスタ
６３６ａ ソース配線層
６３６ｂ ドレイン配線層
６３７ 下地絶縁層
６４０ トランジスタ
６５０ トランジスタ
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
【特許請求の範囲】
【請求項１】
ダイオードと、
該ダイオードの出力端子に電気的に接続され、該ダイオードを介して選択信号が入力される第１の信号線と、
ソース又はドレインの一方が前記第１の信号線と電気的に接続され、ソース又はドレインの他方が基準電位線と電気的に接続される第１のトランジスタと、
ゲートが前記第１の信号線と電気的に接続し、ソース又はドレインの一方が第２の信号線と電気的に接続し、前記選択信号によって制御される、ｎチャネル型の第２のトランジスタと、前記第１の信号線と前記第２の信号線との間に容量と、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、該第２のトランジスタを介して前記第２の信号線からの信号が入力される機能回路と、を有するセルアレイと、を備えた、半導体装置。
【請求項２】
前記ダイオードは、ゲートとソース又はドレインの一方が電気的に接続され、ソース又はドレインの他方が前記第１の信号線と電気的に接続する第３のトランジスタからなる、請求項１に記載の半導体装置。
【請求項３】
前記第２のトランジスタのチャネルが形成される半導体層は、酸化物半導体を含む、請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第２のトランジスタのオフ状態における、チャネル幅１μｍあたりの電流が、ソースとドレイン間の電圧が３．５Ｖ、温度２５℃の条件下において、１００ｚＡ以下である、請求項１乃至請求項３のいずれか一に記載の半導体装置。
【請求項５】
ダイオードの入力端子に第１の電位を与え、前記ダイオードの出力端子に電気的に接続された第１の信号線の電位を第２の電位まで上昇させる、第１のステップと、
第２の信号線に前記第１の電位を与え、前記第１の信号線と前記第２の信号線との間に電気的に接続された容量を充電することにより前記第１の信号線の電位を第３の電位まで上昇させ、前記第１の信号線に電気的に接続された第２のトランジスタのゲートに前記第３の電位を与え、前記第２のトランジスタをオンさせると共に、前記第２の信号線に電気的に接続された前記第２のトランジスタのドレインに前記第１の電位を与える、第２のステップと、
前記ダイオードに前記第２のトランジスタをオフさせる第４の電位を与える、第３のステップと、
前記第１の信号線にドレインが電気的に接続され、基準電位線にソースが電気的に接続された第１のトランジスタのゲートに前記第１の電位を与え、前記第１のトランジスタをオンにし、前記第１の信号線の電位を前記第４の電位まで下降させることにより、前記第２のトランジスタのゲートに前記第４の電位を与え、前記第２のトランジスタをオフにする、第４のステップと、を有し、
前記第１の電位は、前記ダイオードのしきい値電圧と、前記第２のトランジスタのしきい値電圧との和よりも高い電圧である、半導体装置の駆動方法。
【請求項６】
請求項５において、前記第４のステップの後に、
前記第２の信号線に前記第４の電位を与える、第５のステップを有する、半導体装置の駆動方法。
【請求項１】
ダイオードと、
該ダイオードの出力端子に電気的に接続され、該ダイオードを介して選択信号が入力される第１の信号線と、
ソース又はドレインの一方が前記第１の信号線と電気的に接続され、ソース又はドレインの他方が基準電位線と電気的に接続される第１のトランジスタと、
ゲートが前記第１の信号線と電気的に接続し、ソース又はドレインの一方が第２の信号線と電気的に接続し、前記選択信号によって制御される、ｎチャネル型の第２のトランジスタと、前記第１の信号線と前記第２の信号線との間に容量と、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、該第２のトランジスタを介して前記第２の信号線からの信号が入力される機能回路と、を有するセルアレイと、を備えた、半導体装置。
【請求項２】
前記ダイオードは、ゲートとソース又はドレインの一方が電気的に接続され、ソース又はドレインの他方が前記第１の信号線と電気的に接続する第３のトランジスタからなる、請求項１に記載の半導体装置。
【請求項３】
前記第２のトランジスタのチャネルが形成される半導体層は、酸化物半導体を含む、請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第２のトランジスタのオフ状態における、チャネル幅１μｍあたりの電流が、ソースとドレイン間の電圧が３．５Ｖ、温度２５℃の条件下において、１００ｚＡ以下である、請求項１乃至請求項３のいずれか一に記載の半導体装置。
【請求項５】
ダイオードの入力端子に第１の電位を与え、前記ダイオードの出力端子に電気的に接続された第１の信号線の電位を第２の電位まで上昇させる、第１のステップと、
第２の信号線に前記第１の電位を与え、前記第１の信号線と前記第２の信号線との間に電気的に接続された容量を充電することにより前記第１の信号線の電位を第３の電位まで上昇させ、前記第１の信号線に電気的に接続された第２のトランジスタのゲートに前記第３の電位を与え、前記第２のトランジスタをオンさせると共に、前記第２の信号線に電気的に接続された前記第２のトランジスタのドレインに前記第１の電位を与える、第２のステップと、
前記ダイオードに前記第２のトランジスタをオフさせる第４の電位を与える、第３のステップと、
前記第１の信号線にドレインが電気的に接続され、基準電位線にソースが電気的に接続された第１のトランジスタのゲートに前記第１の電位を与え、前記第１のトランジスタをオンにし、前記第１の信号線の電位を前記第４の電位まで下降させることにより、前記第２のトランジスタのゲートに前記第４の電位を与え、前記第２のトランジスタをオフにする、第４のステップと、を有し、
前記第１の電位は、前記ダイオードのしきい値電圧と、前記第２のトランジスタのしきい値電圧との和よりも高い電圧である、半導体装置の駆動方法。
【請求項６】
請求項５において、前記第４のステップの後に、
前記第２の信号線に前記第４の電位を与える、第５のステップを有する、半導体装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−４８８０７（Ｐ２０１２−４８８０７Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１１−１５６５３４（Ｐ２０１１−１５６５３４）
【出願日】平成２３年７月１５日（２０１１．７．１５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２３年７月１５日（２０１１．７．１５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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