半導体装置およびその製造方法
【課題】電子移動度の低下が抑制され、かつ二次元電子ガスの閉じ込めが高められた半導体装置およびその製造方法を提供する。
【解決手段】ＡｌaＩｎbＧａ1-(a+b)Ｎ（０≦ａ，ｂ≦１、０≦ａ＋ｂ≦１）から成り、第２の窒化物半導体層３よりもバンドギャップが大きい第１の窒化物半導体層２、ＡｌcＩｎdＧａ1-(c+d)Ｎ（０≦ｃ，ｄ≦１、０≦ｃ＋ｄ≦１）から成る第２の窒化物半導体層３、ＩｎeＧａ1-eＮ（０＜ｅ≦１）から成り、第２の窒化物半導体層３よりもバンドギャップが小さいバックバリア層４、ＡｌfＩｎgＧａ1-(f+g)Ｎ（０≦ｆ，ｇ≦１、０≦ｆ＋ｇ≦１）から成り、第２の窒化物半導体層３とバンドギャップが等しいチャネル層５、ＡｌhＩｎiＧａ1-(h+i)Ｎ（０≦ｈ，ｉ≦１、０≦ｈ＋ｉ≦１）から成り、チャネル層５よりもバンドギャップが大きいバリア層６を、この順に基板１に積層する。
【解決手段】ＡｌaＩｎbＧａ1-(a+b)Ｎ（０≦ａ，ｂ≦１、０≦ａ＋ｂ≦１）から成り、第２の窒化物半導体層３よりもバンドギャップが大きい第１の窒化物半導体層２、ＡｌcＩｎdＧａ1-(c+d)Ｎ（０≦ｃ，ｄ≦１、０≦ｃ＋ｄ≦１）から成る第２の窒化物半導体層３、ＩｎeＧａ1-eＮ（０＜ｅ≦１）から成り、第２の窒化物半導体層３よりもバンドギャップが小さいバックバリア層４、ＡｌfＩｎgＧａ1-(f+g)Ｎ（０≦ｆ，ｇ≦１、０≦ｆ＋ｇ≦１）から成り、第２の窒化物半導体層３とバンドギャップが等しいチャネル層５、ＡｌhＩｎiＧａ1-(h+i)Ｎ（０≦ｈ，ｉ≦１、０≦ｈ＋ｉ≦１）から成り、チャネル層５よりもバンドギャップが大きいバリア層６を、この順に基板１に積層する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より詳細には、窒化物半導体を用いたヘテロ接合電界効果型トランジスタなどの半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体を用いたヘテロ接合電界効果型トランジスタは、高電子移動度トランジスタ（High Electron Mobility Transistor；略称：ＨＥＭＴ）として知られている。ＨＥＭＴは、シリコン（Ｓｉ）を用いたトランジスタおよび砒化ガリウム（ＧａＡｓ）を用いたトランジスタに比べて、絶縁破壊電界が大きく、かつ電子移動度が高いという特長を有するので、高周波かつ高出力で動作するデバイスとして期待されている。
【０００３】
高周波化に伴い、ゲート長の微細化が必要になる。従来のＨＥＭＴにおいて、ゲート長が微細化されると、ゲート電極による二次元電子ガスの変調効果が低下する、いわゆる短チャネル効果が発生する。短チャネル効果の発生を抑制するためには、二次元電子ガスの閉じ込めを高める構造とすることが効果的である。
【０００４】
非特許文献１には、二次元電子ガスの閉じ込めを高める構造として、チャネル層に、チャネル層に比べてバンドギャップが小さく、厚さが小さいバックバリア層を挿入したバックバリア構造が開示されている。具体的には、非特許文献１には、窒化アルミニウムガリウム（ＡｌＧａＮ）層および窒化ガリウム（ＧａＮ）層で構成されるＡｌＧａＮ／ＧａＮチャネル層に、窒化インジウムガリウム（ＩｎＧａＮ）バックバリア層を挿入したＨＥＭＴが開示されている。
【０００５】
バックバリア層の上層および下層として２つに分けられたチャネル層は、バンドギャップが同じであっても、バックバリア層の分極の効果によって、伝導帯にノッチが生じている。これによって、バックバリア層の下層のチャネル層の伝導帯が持ち上げられて、障壁が形成される。この障壁によって、二次元電子ガスの閉じ込めが高められている。
【０００６】
また特許文献１には、チャネル層内に複数のバックバリア層を挿入したバックバリア構造が開示されている。具体的には、特許文献１には、ＧａＮチャネル層内に、ＩｎＧａＮから成る伝導チャネルを複数個設けることによって、伝導チャネル内のキャリアの閉じ込めを高める構造が開示されている。伝導チャネルは、バックバリア層に相当する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００７−５３５１３８号公報
【非特許文献】
【０００８】
【非特許文献１】Ｔ．パラシオス（T.Palacios）、外５名、"ＩｎＧａＮバックバリア層を備えるＡｌＧａＮ／ＧａＮ高電子移動度トランジスタ（AlGaN/GaN High Electron Mobility Transistors with InGaN Back-Barriers）"、ＩＥＥＥ電子デバイスレター（IEEE ELECTRON DEVICE LETTERS）、２００６年１月、第２７巻（Ｖｏｌ．２７）、第１号（Ｎｏ．１）、ｐ．１３−１５
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述の非特許文献１に開示される技術では、ＧａＮチャネル層内に、バンドギャップが小さく、厚さが比較的小さいＩｎＧａＮバックバリア層を形成し、バックバリア層の下層であるＧａＮバッファー層の伝導帯を持ち上げることによって、二次元電子ガスの閉じ込めを向上させ、前述の短チャネル効果が発生するという問題の改善を図っている。
【００１０】
非特許文献１の図２（ａ）には、ＩｎＧａＮバックバリア層の無い構造での相互コンダクタンスｇmのゲート電圧依存性が開示されている。また非特許文献１の図２（ｂ）には、前述のＩｎＧａＮバックバリア構造を採ることによって、相互コンダクタンスｇmの立ち上がりが良くなり、相互コンダクタンスｇmの値も増加していることが開示されている。
【００１１】
しかし、非特許文献１に開示されるＩｎＧａＮバックバリア構造では、二次元電子ガスは、チャネル層だけでなく、チャネル層の下層まで広がってしまう。したがって、二次元電子ガスの閉じ込めをさらに高めることが求められる。
【００１２】
またＨＥＭＴなどの半導体装置を構成する半導体層は、たとえば有機金属気相成長（Metal Organic Chemical Vapor Deposition；略称：ＭＯＣＶＤ）法を用いた結晶成長によって形成される。ＭＯＣＶＤでは、結晶性の良い半導体層を形成するためには、１０００℃以上の成長温度が必要とされている。
【００１３】
しかし、前述の非特許文献１および特許文献１に開示されるような、Ｉｎを含む窒化物半導体層を形成するときには、Ｉｎの融点の低さに起因するＩｎの偏析を抑えるために、たとえば約９００℃の低温で結晶成長が行われる。
【００１４】
また非特許文献１には、ＩｎＧａＮバックバリア構造において、二次元電子ガスの閉じ込めを高める効果を充分に発揮させるためには、ＧａＮチャネル層の厚さを１０ｎｍ〜２０ｎｍ程度と比較的薄くすることが好ましいことが開示されている。このような比較的薄いＧａＮチャネル層を形成するときにも、低温で結晶成長が行われる。
【００１５】
このように低温で結晶成長が行われると、ＧａＮチャネル層およびＡｌＧａＮチャネル層の結晶性が低下し、電子移動度が低下するという問題がある。
【００１６】
またＧａＮチャネル層の厚さを前述のように比較的薄くすると、ＧａＮチャネル層内に分布する二次元電子ガスが、３元合金であるＩｎＧａＮバックバリア層による合金散乱によって散乱されて、電子移動度が低下するという問題がある。
【００１７】
本発明の目的は、電子移動度の低下が抑制され、かつ二次元電子ガスの閉じ込めが高められた半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、基板と、前記基板上に設けられ、組成式ＡｌaＩｎbＧａ1-(a+b)Ｎ（０≦ａ≦１、０≦ｂ≦１、０≦ａ＋ｂ≦１）で表される窒化物半導体から成る第１の窒化物半導体層と、前記第１の窒化物半導体層上に設けられ、組成式ＡｌcＩｎdＧａ1-(c+d)Ｎ（０≦ｃ≦１、０≦ｄ≦１、０≦ｃ＋ｄ≦１）で表される窒化物半導体から成る第２の窒化物半導体層と、前記第２の窒化物半導体層上に設けられ、組成式ＩｎeＧａ1-eＮ（０＜ｅ≦１）で表される窒化物半導体から成る第３の窒化物半導体層と、前記第３の窒化物半導体層上に設けられ、組成式ＡｌfＩｎgＧａ1-(f+g)Ｎ（０≦ｆ≦１、０≦ｇ≦１、０≦ｆ＋ｇ≦１）で表される窒化物半導体から成る第４の窒化物半導体層と、前記第４の窒化物半導体層上に設けられ、組成式ＡｌhＩｎiＧａ1-(h+i)Ｎ（０≦ｈ≦１、０≦ｉ≦１、０≦ｈ＋ｉ≦１）で表される窒化物半導体から成る第５の窒化物半導体層とを備え、前記第１の窒化物半導体層のバンドギャップは、前記第２の窒化物半導体層のバンドギャップよりも大きく、前記第３の窒化物半導体層のバンドギャップは、前記第２の窒化物半導体層のバンドギャップよりも小さく、前記第４の窒化物半導体層のバンドギャップは、前記第２の窒化物半導体層のバンドギャップと等しく、前記第５の窒化物半導体層のバンドギャップは、前記第４の窒化物半導体層のバンドギャップよりも大きいことを特徴とする。
【００１９】
また本発明の半導体装置の製造方法は、基板上に、組成式ＡｌaＩｎbＧａ1-(a+b)Ｎ（０≦ａ≦１、０≦ｂ≦１、０≦ａ＋ｂ≦１）で表される窒化物半導体によって、第１の窒化物半導体層を形成する第１層形成工程と、前記第１の窒化物半導体層上に、組成式ＡｌcＩｎdＧａ1-(c+d)Ｎ（０≦ｃ≦１、０≦ｄ≦１、０≦ｃ＋ｄ≦１）で表される窒化物半導体によって、第２の窒化物半導体層を形成する第２層形成工程と、前記第２の窒化物半導体層上に、組成式ＩｎeＧａ1-eＮ（０＜ｅ≦１）で表される窒化物半導体によって、第３の窒化物半導体層を形成する第３層形成工程と、前記第３の窒化物半導体層上に、組成式ＡｌfＩｎgＧａ1-(f+g)Ｎ（０≦ｆ≦１、０≦ｇ≦１、０≦ｆ＋ｇ≦１）で表される窒化物半導体によって、第４の窒化物半導体層を形成する第４層形成工程と、前記第４の窒化物半導体層上に、組成式ＡｌhＩｎiＧａ1-(h+i)Ｎ（０≦ｈ≦１、０≦ｉ≦１、０≦ｈ＋ｉ≦１）で表される窒化物半導体によって、第５の窒化物半導体層を形成する第５層形成工程とを備え、前記第１層形成工程では、前記第１の窒化物半導体層のバンドギャップが、前記第２の窒化物半導体層のバンドギャップよりも大きくなるように、前記第１の窒化物半導体層を形成し、前記第３層形成工程では、前記第３の窒化物半導体層のバンドギャップが、前記第２の窒化物半導体層のバンドギャップよりも小さくなるように、前記第３の窒化物半導体層を形成し、前記第４層形成工程では、前記第４の窒化物半導体層のバンドギャップが、前記第２の窒化物半導体層のバンドギャップと等しくなるように、前記第４の窒化物半導体層を形成し、前記第５層形成工程では、前記第５の窒化物半導体層のバンドギャップが、前記第４の窒化物半導体層のバンドギャップよりも大きくなるように、前記第５の窒化物半導体層を形成することを特徴とする。
【発明の効果】
【００２０】
本発明の半導体装置によれば、第２の窒化物半導体層と基板との間には、第２の窒化物半導体層のバンドギャップよりも大きいバンドギャップを有する第１の窒化物半導体層が設けられている。これによって、バリア層として機能する第５の窒化物半導体層６と、チャネル層として機能する第４の窒化物半導体層５との界面への二次元電子ガスの閉じ込めを向上させ、良好なピンチオフ特性を得ることができる。
【００２１】
また、この二次元電子ガスの分布は、チャネル層である第４の窒化物半導体層の厚さを大きくしても、大きく崩れることはない。したがって、ＩｎＧａＮで構成され、バックバリア層として機能する第３の窒化物半導体層の合金散乱の影響を低下させることができるので、電子移動度の低下を抑制することができる。
【００２２】
また、二次元電子ガスの閉じ込め幅を広くすることなく、チャネル層である第４の窒化物半導体層の厚さを大きくすることができるので、チャネル層の結晶性を向上させることができる。これによって、チャネル層である第４の窒化物半導体層と、バリア層である第５の窒化物半導体層とのヘテロ界面の結晶性および表面モフォロジーを向上させることができるので、電子移動度を向上させることができる。したがって、ゲート長を短くしても、短チャネル効果を抑制することができるので、高周波特性の向上、高効率化、電子移動度向上による高出力化を図ることができる。
【００２３】
本発明の半導体装置の製造方法によれば、前述のように優れた効果を有する本発明の半導体装置を製造することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の一形態である半導体装置１００の構成を示す断面図である。
【図２】従来技術の半導体装置のエピタキシャル構造におけるバンド構造と二次元電子ガスのキャリア分布とを示すグラフである。
【図３】本発明の実施の一形態である半導体装置１００のエピタキシャル構造におけるバンド構造と二次元電子ガスのキャリア分布とを示すグラフである。
【図４】半導体装置の他の例である半導体装置１０１を示す断面図である。
【図５】半導体装置のさらに他の例である半導体装置１０２を示す断面図である。
【図６】半導体装置のさらに他の例である半導体装置１０３を示す断面図である。
【図７】半導体装置のさらに他の例である半導体装置１０４を示す断面図である。
【図８】半導体装置のさらに他の例である半導体装置１０５を示す断面図である。
【図９】半導体装置のさらに他の例である半導体装置１０６を示す断面図である。
【図１０】半導体装置のさらに他の例である半導体装置１０７を示す断面図である。
【図１１】基板１上への第１〜第５の窒化物半導体層２〜６の積層が終了した段階の状態を示す断面図である。
【図１２】ソース電極８ａおよびドレイン電極８ｂの形成が終了した段階の状態を示す断面図である。
【図１３】素子分離領域９の形成が終了した段階の状態を示す断面図である。
【図１４】ゲート電極７の形成が終了した段階の状態を示す断面図である。
【図１５】絶縁膜１０の形成が終了した段階の状態を示す断面図である。
【図１６】高濃度ｎ型不純物領域１２の形成が終了した段階の状態を示す断面図である。
【図１７】ソース電極８ａおよびドレイン電極８ｂの形成が終了した段階の状態を示す断面図である。
【図１８】素子分離領域９の形成が終了した段階の状態を示す断面図である。
【図１９】孔部１３の形成が終了した段階の状態を示す断面図である。
【図２０】リセス１４の形成が終了した段階の状態を示す断面図である。
【図２１】ゲート電極形成領域Ｓの絶縁膜１０の除去が終了した段階の状態を示す断面図である。
【図２２】ゲート電極形成領域Ｓの絶縁膜７０の除去が終了した段階の状態を示す断面図である。
【図２３】半導体装置のさらに他の例である半導体装置１０８を示す断面図である。
【図２４】半導体装置のさらに他の例である半導体装置１０９を示す断面図である。
【発明を実施するための形態】
【００２５】
図１は、本発明の実施の一形態である半導体装置１００の構成を示す断面図である。本実施の形態における半導体装置１００は、窒化物半導体を用いたヘテロ接合電界効果型トランジスタ（以下、単に「トランジスタ」という場合がある）である。
【００２６】
半導体装置１００は、基板１、第１の窒化物半導体層２、第２の窒化物半導体層３、第３の窒化物半導体層４、第４の窒化物半導体層５、第５の窒化物半導体層６、ゲート電極７、ソース電極８ａ、ドレイン電極８ｂ、素子分離領域９および絶縁膜１０を備えて構成される。基板１は、半絶縁性炭化珪素（ＳｉＣ）基板である。
【００２７】
基板１の厚み方向一方側の表面上には、第１の窒化物半導体層２が設けられている。第１の窒化物半導体層２の厚み方向一方側の表面上には、第２の窒化物半導体層３が設けられている。第２の窒化物半導体層３の厚み方向一方側の表面上には、第３の窒化物半導体層４が設けられている。第３の窒化物半導体層４の厚み方向一方側の表面上には、第４の窒化物半導体層５が設けられている。第４の窒化物半導体層５の厚み方向一方側の表面上には、第５の窒化物半導体層６が設けられている。
【００２８】
第１〜第５の窒化物半導体層２〜６は、エピタキシャル結晶層であり、後述するようにエピタキシャル成長によって形成される。以下の説明では、第１〜第５の窒化物半導体層２〜６を、「エピタキシャル結晶層」という場合がある。またエピタキシャル結晶層の構造、すなわち第１〜第５の窒化物半導体層２〜６の構造を、「エピタキシャル構造」という場合がある。またエピタキシャル結晶層の厚み方向一方側の表面、すなわち第５の窒化物半導体層６の厚み方向一方側の表面を、「半導体表面」という場合がある。
【００２９】
第１の窒化物半導体層２は、組成式ＡｌaＩｎbＧａ1-(a+b)Ｎ（０≦ａ≦１、０≦ｂ≦１、０≦ａ＋ｂ≦１）で表される窒化物半導体から成る。本実施の形態では、第１の窒化物半導体層２は、Ａｌ0.03Ｇａ0.97Ｎから成る。
【００３０】
第２の窒化物半導体層３は、組成式ＡｌcＩｎdＧａ1-(c+d)Ｎ（０≦ｃ≦１、０≦ｄ≦１、０≦ｃ＋ｄ≦１）で表される窒化物半導体から成る。より詳細には、第２の窒化物半導体層３は、組成式ＡｌcＩｎdＧａ1-(c+d)Ｎ（０≦ｃ≦１、０≦ｄ≦１、０≦ｃ＋ｄ≦１）で表される窒化物半導体であって、第１の窒化物半導体層２よりも小さいバンドギャップを有する窒化物半導体から成る。本実施の形態では、第２の窒化物半導体層３は、第１の窒化物半導体層２よりも小さなバンドギャップを有するＧａＮから成る。したがって、第２の窒化物半導体層３のバンドギャップは、第１の窒化物半導体層２のバンドギャップよりも小さい。換言すれば、第１の窒化物半導体層２のバンドギャップは、第２の窒化物半導体層３のバンドギャップよりも大きい。
【００３１】
第３の窒化物半導体層４は、組成式ＩｎeＧａ1-eＮ（０＜ｅ≦１）で表される窒化物半導体から成る。より詳細には、第３の窒化物半導体層４は、組成式ＩｎeＧａ1-eＮ（０＜ｅ≦１）で表される窒化物半導体であって、第２の窒化物半導体層３よりも小さいバンドギャップを有する窒化物半導体から成る。本実施の形態では、第３の窒化物半導体層４は、第２の窒化物半導体層３よりも小さいバンドギャップを有するＩｎ0.15Ｇａ0.85Ｎから成る。したがって、第３の窒化物半導体層４のバンドギャップは、第２の窒化物半導体層３のバンドギャップよりも小さい。
【００３２】
第４の窒化物半導体層５は、組成式ＡｌfＩｎgＧａ1-(f+g)Ｎ（０≦ｆ≦１、０≦ｇ≦１、０≦ｆ＋ｇ≦１）で表される窒化物半導体から成る。より詳細には、第４の窒化物半導体層５は、組成式ＡｌfＩｎgＧａ1-(f+g)Ｎ（０≦ｆ≦１、０≦ｇ≦１、０≦ｆ＋ｇ≦１）で表される窒化物半導体であって、第２の窒化物半導体層３と等しいバンドギャップを有する窒化物半導体から成る。本実施の形態では、第４の窒化物半導体層５は、第２の窒化物半導体層３と等しいバンドギャップを有するＧａＮから成る。したがって、第４の窒化物半導体層５のバンドギャップは、第２の窒化物半導体層３のバンドギャップと等しい。
【００３３】
第５の窒化物半導体層６は、組成式ＡｌhＩｎiＧａ1-(h+i)Ｎ（０≦ｈ≦１、０≦ｉ≦１、０≦ｈ＋ｉ≦１）で表される窒化物半導体から成る。より詳細には、第５の窒化物半導体層６は、組成式ＡｌhＩｎiＧａ1-(h+i)Ｎ（０≦ｈ≦１、０≦ｉ≦１、０≦ｈ＋ｉ≦１）で表される窒化物半導体であって、第４の窒化物半導体層５よりも大きいバンドギャップを有する窒化物半導体から成る。本実施の形態では、第５の窒化物半導体層６は、第４の窒化物半導体層５よりも大きいバンドギャップを有するＡｌ0.2Ｇａ0.8Ｎから成る。
【００３４】
したがって、第５の窒化物半導体層６のバンドギャップは、第４の窒化物半導体層５のバンドギャップよりも大きい。前述のように第４の窒化物半導体層５のバンドギャップは、第２の窒化物半導体層３のバンドギャップと等しいので、第５の窒化物半導体層６のバンドギャップは、第２の窒化物半導体層３のバンドギャップよりも大きいことになる。
【００３５】
ゲート電極７は、第５の窒化物半導体層６の厚み方向一方側の表面上に設けられる。ゲート電極７は、ショットキー電極として機能する。ゲート電極７は、たとえばニッケル／金（Ｎｉ／Ａｕ）二層膜によって構成される。
【００３６】
ソース電極８ａおよびドレイン電極８ｂは、ゲート電極７を挟んで対向するように、第５の窒化物半導体層６の厚み方向一方側の表面上に設けられる。ソース電極８ａおよびドレイン電極８ｂは、いずれも、ゲート電極７から間隔をあけて設けられる。ソース電極８ａおよびドレイン電極８ｂは、オーミック電極として機能する。ソース電極８ａおよびドレイン電極８ｂは、たとえばチタン／アルミニウム（Ｔｉ／Ａｌ）二層膜によって構成される。
【００３７】
第５の窒化物半導体層６の厚み方向一方側の表面のうち、少なくともゲート電極７、ソース電極８ａおよびドレイン電極８ｂが設けられていない部分は、絶縁膜１０によって覆われている。換言すれば、半導体表面のうち、少なくとも露出している部分は、絶縁膜１０によって覆われている。このように絶縁膜１０は、最小限、半導体表面の露出している部分を覆うように設けられる。これに限定されず、絶縁膜１０は、半導体表面の露出している部分と、ゲート電極７、ソース電極８ａおよびドレイン電極８ｂの各電極の一部分とを覆うように設けられてもよい。
【００３８】
素子分離領域９は、トランジスタと、基板１上に設けられる他の半導体素子とを分離する。図１では、トランジスタを半導体装置１００として記載しているが、基板１上にトランジスタ以外の他の半導体素子が設けられる場合、半導体装置１００は、トランジスタと他の半導体素子とを含んで構成されてもよい。
【００３９】
素子分離領域９は、トランジスタが形成される領域以外の領域のエピタキシャル結晶層に形成される。具体的には、素子分離領域９は、トランジスタが形成される領域と、他の半導体素子が形成される領域との間のエピタキシャル結晶層に形成される。本実施の形態では、素子分離領域９は、半導体表面である第５の窒化物半導体層６の厚み方向一方側の表面から、第４の窒化物半導体層５の内部にわたって形成される。
【００４０】
このように素子分離領域９は、第５の窒化物半導体層６の厚み方向一方側の表面から、第４の窒化物半導体層５の内部にわたって形成されるが、これに限定されず、第３の窒化物半導体層４の内部にわたって形成されてもよいし、第２の窒化物半導体層３の内部にわたって形成されてもよいし、第１の窒化物半導体層２の内部にわたって形成されてもよい。換言すれば、素子分離領域９の深さは、第５の窒化物半導体層６の表面から、第４の窒化物半導体層５の内部まででもよいし、第３の窒化物半導体層４の内部まででもよいし、第２の窒化物半導体層３の内部まででもよいし、第１の窒化物半導体層２の内部まででもよい。
【００４１】
以上に述べたように本実施の形態の半導体装置１００では、基板１と第２の窒化物半導体層３との間に、第２の窒化物半導体層３のバンドギャップよりも大きいバンドギャップを有する第１の窒化物半導体層２が設けられている。これによって、バリア層である第５の窒化物半導体層６と、チャネル層である第４の窒化物半導体層５との界面近くに、二次元電子ガス１１のほぼ全体を閉じ込めることができる。以下に具体的に説明する。
【００４２】
図２は、従来技術の半導体装置のエピタキシャル構造におけるバンド構造と二次元電子ガスのキャリア分布とを示すグラフである。図３は、本発明の実施の一形態である半導体装置１００のエピタキシャル構造におけるバンド構造と二次元電子ガスのキャリア分布とを示すグラフである。図２および図３に示すグラフの横軸は、半導体装置の厚み方向一方側の表面からの距離［ｎｍ］を表し、左縦軸はエネルギー［ｅＶ］を表し、右縦軸はキャリア濃度［ｃｍ-3］を表している。
【００４３】
図２および図３において、符号ＧＣで示される線は、二次元電子ガス濃度を示し、符号Ｅｃで示される線は、伝導帯（Conduction band）のエネルギー準位を示し、符号Ｅｆで示される線は、フェルミ準位（Fermi Level）を示し、符号Ｅｖで示される線は、価電子帯（valence band）のエネルギー準位を示す。図２および図３に示すグラフは、半導体装置のエピタキシャル構造におけるバンド構造と二次元電子ガスのキャリア分布とを、一次元バンド計算シミュレータソフトウェアを用いて計算した結果を表す。
【００４４】
図３には、図１で示した本実施の形態の半導体装置１００におけるエピタキシャル構造である、Ａｌ0.2Ｇａ0.8Ｎ／ＧａＮ／Ｉｎ0.15Ｇａ0.85Ｎ／ＧａＮ／Ａｌ0.03Ｇａ0.97Ｎ構造でのバンド構造と二次元電子ガスのキャリア分布とを、一次元バンド計算シミュレータソフトウェアを用いて計算した結果を示す。ここで、「Ａｌ0.2Ｇａ0.8Ｎ／ＧａＮ／Ｉｎ0.15Ｇａ0.85Ｎ／ＧａＮ／Ａｌ0.03Ｇａ0.97Ｎ」は、第１〜第５の窒化物半導体層２〜６を構成する窒化物半導体を、半導体表面側から順に、すなわち第５の窒化物半導体層６、第４の窒化物半導体層５、第３の窒化物半導体層４、第２の窒化物半導体層３、第１の窒化物半導体層２の順に示している。
【００４５】
一次元バンド計算シミュレータソフトウェアを用いた計算において、図１に示す半導体装置１００は、第１の窒化物半導体層２をＡｌ0.03Ｇａ0.97Ｎで構成し、その厚さを２００ｎｍとし、第２の窒化物半導体層３をＧａＮで構成し、その厚さを５０ｎｍとし、バックバリア層である第３の窒化物半導体層４をＩｎ0.15Ｇａ0.85Ｎで構成し、その厚さを２ｎｍとし、チャネル層である第４の窒化物半導体層５をＧａＮで構成し、その厚さを５０ｎｍとし、バリア層である第５の窒化物半導体層６をＡｌ0.2Ｇａ0.8Ｎで構成し、その厚さを１５ｎｍとしている。また各層のキャリア濃度を１×１０16ｃｍ-3とし、バリア層である第５の窒化物半導体層６の表面ピニングエネルギーを１．４２ｅＶとしている。
【００４６】
図２には、従来の半導体装置におけるエピタキシャル構造でのバンド構造と二次元電子ガスのキャリア分布とを、一次元バンド計算シミュレータソフトウェアを用いて計算した結果を示す。従来の半導体装置におけるエピタキシャル構造としては、バリア層５６をＡｌ0.2Ｇａ0.8Ｎで構成し、その厚さを１５ｎｍとし、チャネル層５５をＧａＮで構成し、その厚さを１５ｎｍとし、バックバリア層５４をＩｎ0.15Ｇａ0.85Ｎで構成し、その厚さを２ｎｍとしている。バックバリア層５４と基板との間には、ＧａＮバッファー層を設け、その厚さを２００ｎｍとしている。また各層のキャリア濃度を１×１０16ｃｍ-3とし、バリア層５６の表面ピニングエネルギーを１．４２ｅＶとしている。
【００４７】
図２の計算に用いている従来の半導体装置におけるエピタキシャル構造は、前述の非特許文献１に開示されるエピタキシャル構造に相当する。非特許文献１の図１には、ＩｎＧａＮバックバリア構造における価電子帯のバンド構造が示されている。また非特許文献１の図２には、キャリア濃度の分布を調べるために一次元バンド計算シミュレータソフトウェアを用いて計算した結果が示されている。非特許文献１の図２から、キャリア濃度が１×１０17ｃｍ-3以上の高い値を持って分布している二次元電子ガスは、ＧａＮチャネル層の全域に分布していることが判る。
【００４８】
非特許文献１の図１および図２に示す結果は、本願の図２に示す結果と同様である。つまり、図２に示すように、従来の半導体装置におけるエピタキシャル構造では、二次元電子ガス１１の分布は、チャネル層５５だけでなく、チャネル層５５の下層まで広がっている。したがって、チャネル層５５の厚さを変えても、二次元電子ガス１１の分布は、チャネル層５５の全域で見られる。
【００４９】
これに対し、本実施の形態の半導体装置１００の場合は、図３に示すように、チャネル層である第４の窒化物半導体層５の厚さに関係なく、二次元電子ガス１１の分布は、バリア層である第５の窒化物半導体層６と、チャネル層である第４の窒化物半導体層５との界面近くに、ほぼ全体が閉じ込められる。これは、第２の窒化物半導体層３のバンドギャップよりも大きいバンドギャップを有する第１の窒化物半導体層２が設けられているためであると考えられる。
【００５０】
つまり、本実施の形態のように、第２の窒化物半導体層３のバンドギャップよりも大きいバンドギャップを有する第１の窒化物半導体層２を設けることによって、二次元電子ガス１１を、バリア層６とチャネル層５との界面近くに閉じ込めることができる。
【００５１】
このように本実施の形態では、二次元電子ガス１１の閉じ込めを高めることができるので、ゲート電極７のゲート長が短くなっても、ゲート電極７によって、二次元電子ガス１１の変調を制御することができる。換言すれば、短チャネル効果を抑制することができる。したがって、効率向上を含めた高周波領域でのトランジスタ特性の向上が可能となる。
【００５２】
以上のように本実施の形態によれば、第２の窒化物半導体層３と基板１との間、すなわちバックバリア層４の直下の第２の窒化物半導体層３の下層には、第２の窒化物半導体層３のバンドギャップよりも大きいバンドギャップを有する第１の窒化物半導体層２が設けられている。これによって、バリア層６とチャネル層５との界面への二次元電子ガス１１の閉じ込めを向上させ、良好なピンチオフ特性を得ることができる。
【００５３】
また、この二次元電子ガス１１の分布は、前述の図３に示すように、チャネル層５の厚さを大きくしても、大きく崩れることはない。したがって、ＩｎＧａＮで構成されるバックバリア層４の合金散乱の影響を低下させることができるので、電子移動度の低下を抑制することができる。
【００５４】
また、二次元電子ガス１１の閉じ込め幅を広くすることなく、チャネル層５の厚さを大きくすることができるので、チャネル層５の結晶性を向上させることができる。これによって、チャネル層５とバリア層６とのヘテロ界面の結晶性および表面モフォロジーを向上させることができるので、電子移動度を向上させることができる。したがって、ゲート長を短くしても、短チャネル効果を抑制することができるので、高周波特性の向上、高効率化、および電子移動度向上による高出力化を図ることができる。
【００５５】
このように本実施の形態では、電子移動度の低下が抑制され、かつ二次元電子ガスの閉じ込めが高められた半導体装置１００を実現することができるので、半導体装置１００の高周波特性の向上、高効率化、および電子移動度向上による高出力化を実現することができる。
【００５６】
エピタキシャル構造としては、本実施の形態の構成に限定されず、以下に示すような構成のエピタキシャル構造でもよい。
【００５７】
たとえば、本実施の形態におけるエピタキシャル構造の各層とバンドギャップがそれぞれ等しく、かつバックバリア層である第３の窒化物半導体層４の格子定数と他の各層の格子定数とが等しくなる構造が挙げられる。このようなエピタキシャル構造としては、たとえばＡｌ0.489Ｉｎ0.26Ｇａ0.215Ｎ／Ａｌ0.242Ｉｎ0.247Ｇａ0.511Ｎ／Ｉｎ0.15Ｇａ0.85Ｎ／Ａｌ0.242Ｉｎ0.247Ｇａ0.511Ｎ／Ａｌ0.279Ｉｎ0.255Ｇａ0.466Ｎ構造がある。
【００５８】
このエピタキシャル構造において、第３の窒化物半導体層４以外の各窒化物半導体層２，３，５，６の格子定数は、第３の窒化物半導体層４を構成するＩｎ0.15Ｇａ0.85Ｎの格子定数と等しくなっている。また、このエピタキシャル構造の各層のバンドギャップは、それぞれ、本実施の形態におけるエピタキシャル構造であるＡｌ0.2Ｇａ0.8Ｎ／ＧａＮ／Ｉｎ0.15Ｇａ0.85Ｎ／ＧａＮ／Ａｌ0.03Ｇａ0.97Ｎ構造の各層のバンドギャップと等しくなっている。
【００５９】
これによって、本実施の形態におけるエピタキシャル構造であるＡｌ0.2Ｇａ0.8Ｎ／ＧａＮ／Ｉｎ0.15Ｇａ0.85Ｎ／ＧａＮ／Ａｌ0.03Ｇａ0.97Ｎ構造で得られる効果と同様の効果を得ることができる。また、各層の格子定数が整合した格子整合系となるので、エピタキシャル結晶内の歪みが生じない構造を構成することができる。したがって、トランジスタの信頼性を向上させることができる。
【００６０】
つまり、第１、第２、第４および第５の各窒化物半導体層２，３，５，６におけるアルミニウム（Ａｌ）、インジウム（Ｉｎ）およびガリウム（Ｇａ）の組成を、第１、第２、第４および第５の各窒化物半導体層２，３，５，６の格子定数と、第３の窒化物半導体層４の格子定数とが一致するように選ぶことによって、半導体装置１００を構成する窒化物半導体層の格子定数を整合させることができる。これよって、エピタキシャル結晶内に歪みが生じることを防ぐことができるので、半導体装置１００の信頼性を向上させることができる。
【００６１】
窒化物半導体を用いたヘテロ接合電界効果型トランジスタは、チャネル層５に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。高耐圧化の観点から、本実施の形態では、第１〜第５の各窒化物半導体層２〜６のバンドギャップを前述の関係を満たすようにするとともに、チャネル層である第４の窒化物半導体層５と、バックバリア層の直下層である第２の窒化物半導体層３とを同一の組成の窒化物半導体で構成し、第２および第４の窒化物半導体層３，５のバンドギャップを３．４７ｅＶ以上とする。
【００６２】
具体的には、チャネル層である第４の窒化物半導体層５およびバックバリア層の直下層である第２の窒化物半導体層３を、組成式ＡｌcＩｎdＧａ1-(c+d)Ｎで表される窒化物半導体で構成し、アルミニウム（Ａｌ）およびインジウム（Ｉｎ）の組成ｄ，ｃを、ｄ≧｛（２．７３／２．６７）×ｃ｝を満たすように選択する。
【００６３】
これによって、チャネル層である第４の窒化物半導体層５のバンドギャップを、ＧａＮのバンドギャップである３．４７ｅＶ以上とすることができる。したがって、前述の効果に加えて、耐圧を向上させることができ、高耐圧化を実現することが可能となる。
【００６４】
以上に述べた本実施の形態では、トランジスタとして動作する必要最小限の要素のみを記載しているが、半導体装置１００は、最終的には保護膜、配線、バイアホールなどが形成された構造においてデバイスとして用いられる。
【００６５】
また本実施の形態では、基板１は、半絶縁性ＳｉＣ基板であるが、これに限定されず、たとえばシリコン（Ｓｉ）、サファイヤ、窒化ガリウム（ＧａＮ）、または窒化アルミニウム（ＡｌＮ）などから成る基板であってもよい。
【００６６】
またソース電極８ａおよびドレイン電極８ｂは、必ずしもＴｉ／Ａｌ二層膜で構成される必要はない。ソース電極８ａおよびドレイン電極８ｂは、オーミック特性が得られればよく、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ストロンチウム（Ｓｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、金（Ａｕ）、白金（Ｐｔ）、バナジウム（Ｖ）、モリブデン（Ｍｏ）もしくはタングステン（Ｗ）などの金属、またはこれらから構成される多層膜で形成されていてもよい。
【００６７】
またゲート電極７，７１は、必ずしもニッケル／金（Ｎｉ／Ａｕ）二層膜で構成される必要はない。ゲート電極７，７１は、チタン（Ｔｉ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）などの金属、イリジウムシリサイド（ＩｒＳｉ）、白金シリサイド（ＰｔＳｉ）、ニッケルシリサイド（ＮｉＳｉ2）などのシリサイド、もしくは窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）などの窒化物金属で構成される単層膜、または、これらの単層膜から構成される多層膜で形成されていてもよい。
【００６８】
また絶縁膜１０は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ケイ素（Ｓｉ）、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、バナジウム（Ｖ）などのうちの少なくとも１種類以上の原子の酸化物、窒化物または酸窒化物などで構成される単層膜で形成されていてもよく、これらの単層膜から構成される多層膜で形成されていてもよい。
【００６９】
また半導体装置は、図４〜図１０に示す構成であってもよい。図４は、半導体装置の他の例である半導体装置１０１を示す断面図である。ソース電極８ａおよびドレイン電極８ｂの下側、すなわち基板１側の少なくとも一部の窒化物半導体層内には、図４に示すように、ｎ型不純物が高濃度にドーピングされた領域である高濃度ｎ型不純物領域１２が形成されていてもよい。
【００７０】
このような構造にすることによって、ソース電極８ａおよびドレイン電極８ｂと、これらに接触する窒化物半導体層との接触抵抗を低減することができる。また、チャネル層５のバリア層６側に発生する二次元電子ガス１１と、ソース電極８ａおよびドレイン電極８ｂとの間の抵抗を低減することができる。したがって、図４に示す構造は、図１に示す構造に比べて、トランジスタとしての半導体装置の高効率化および大電流化による高出力化に有利であり、より好ましい構造と言える。
【００７１】
高濃度ｎ型不純物領域１２は、ｎ型不純物として、たとえばＳｉを窒化物半導体層に注入することによって形成される。高濃度ｎ型不純物領域１２は、必ずしもＳｉを注入して形成する必要はなく、ｎ型不純物が高濃度にドーピングされていればよい。具体的には、高濃度不純物領域１２は、窒化物半導体中でｎ型の不純物準位を形成する材料、たとえばＳｉ、酸素原子（Ｏ）および炭素原子（Ｃ）などが高濃度にドーピングされていればよい。このように高濃度不純物領域１２は、窒化物半導体中でｎ型の不純物準位を形成する材料のドーピングによって形成することができるが、これに限定されず、たとえば窒素空孔の形成によって形成されてもよい。この場合、高濃度不純物領域１２には、窒素空孔が高濃度に形成されていればよい。
【００７２】
また、図４では、高濃度ｎ型不純物領域１２は、半導体表面である第５の窒化物半導体層６の表面から、チャネル層である第４の窒化物半導体層５に至る領域まで形成されている。高濃度ｎ型不純物領域１２が形成される領域は、必ずしも図４に示す領域に限る必要はなく、図４に示す領域よりも大きくても小さくてもよい。すなわち高濃度ｎ型不純物領域１２は、ソース電極８ａおよびドレイン電極８ｂの下側の少なくとも一部の窒化物半導体層内に形成されていればよい。このように高濃度ｎ型不純物領域１２がソース電極８ａおよびドレイン電極８ｂの下側の少なくとも一部の窒化物半導体層内に形成されていれば、前述の効果を得ることができる。
【００７３】
図５は、半導体装置のさらに他の例である半導体装置１０２を示す断面図である。前述の図１に示す半導体装置１００におけるソース電極８ａおよびドレイン電極８ｂの下側、すなわち基板１側の一部の窒化物半導体層は、図５に示すように除去されていてもよい。この場合、窒化物半導体層の除去された部分には、ソース電極１８ａおよびドレイン電極１８ｂが充填される。図５では、第５の窒化物半導体層６の一部が除去されて孔部１３が形成されており、この孔部１３の孔にソース電極１８ａおよびドレイン電極１８ｂの一部分が充填されている。
【００７４】
図５に示す構造にすることによって、チャネル層５のバリア層６側に発生する二次元電子ガス１１と、ソース電極１８ａおよびドレイン電極１８ｂとの間の抵抗を低減することができる。したがって、図５に示す構造は、図１に示す構造に比べて、トランジスタとしての半導体装置の高効率化および大電流化による高出力化に有利であり、より好ましい構造と言える。
【００７５】
図５では、ソース電極１８ａおよびドレイン電極１８ｂの下側の窒化物半導体層２〜６は、半導体表面である第５の窒化物半導体層６の表面すなわちバリア層６の表面から、バリア層６の下層近くに至る領域まで除去されている。窒化物半導体層２〜６の除去する深さ方向の限度は、チャネル層である第４の窒化物半導体層５と、バリア層である第５の窒化物半導体層６との界面までとする。ソース電極１８ａおよびドレイン電極１８ｂの下側の少なくとも一部の窒化物半導体層が除去されていれば、前述の効果を得ることができる。
【００７６】
図６は、半導体装置のさらに他の例である半導体装置１０３を示す断面図である。ゲート電極は、図６に示すゲート電極１７のように、リセス１４に埋め込まれるように設けられてもよい。図６に示すゲート電極１７の底部は、バリア層である第５の窒化物半導体層６に形成されたリセス１４に埋め込まれている。リセス１４は、エッチングなどでバリア層６の一部を除去することによって形成される。したがって、ゲート電極１７の底面は、バリア層６のエピタキシャル成長によって形成された表面には接していない。
【００７７】
前述の図１に示すように、ゲート電極７の底面が、バリア層６のエピタキシャル成長によって形成された表面に接している場合、電流コプラスが生じるおそれがある。ここで、「電流コプラス」とは、低電圧動作でのトランジスタのオン抵抗値と比べて、高電圧動作でのオン抵抗値が高くなってしまう現象をいう。電流コプラスは、高電圧動作時にゲート電極の端部に電界が集中して電子が加速され、エピタキシャル結晶層表面の欠陥および界面準位などに電子がトラップされることが原因であると考えられる。
【００７８】
前述の図１に示すように、ゲート電極７の底面が、バリア層６のエピタキシャル成長によって形成された表面と接している場合は、ゲート電極７とドレイン電極８ｂとの間の半導体表面およびその近傍に形成された欠陥および界面準位などにトラップされた電子の影響によって、仮想ゲートが形成される。これによって、本来のゲート電極７の電位制御による二次元電子ガス１１の制御が行いにくくなり、電流コラプスが発生する。
【００７９】
これに対し、図６に示すように、ゲート電極１７の底面を、バリア層６のエピタキシャル成長によって形成された表面と接しないようにすると、二次元電子ガス１１の制御を行うゲート電極１７と二次元電子ガス１１との距離が短くなる。これによって、ゲート電極１７の電位制御による二次元電子ガス１１の制御が行いやすくなり、半導体表面への電子のトラップの影響が低下する。したがって、電流コラプスを抑制することができ、相互コンダクタンスを増加させることができる。
【００８０】
図７は、半導体装置のさらに他の例である半導体装置１０４を示す断面図である。前述の図１、図４〜図６では、ゲート電極７は、断面形状が四角形状である。ゲート電極の断面形状は、必ずしも四角形状である必要はない。ゲート電極は、たとえば図７に示すようなＴ型構造のゲート電極（以下「Ｔ型ゲート電極」という場合がある）７１、またはＹ型構造のゲート電極でもよい。このようにゲート電極７１の断面形状をＴ型構造またはＹ型構造にすることによって、ゲート電極７１が半導体と接触する面積を維持しつつ、ゲート抵抗を低減することができる。具体的には、ゲート電極７１が、バリア層である第５の窒化物半導体層６と接触する面積を維持するとともに、ゲート抵抗を低減することができる。
【００８１】
図８は、半導体装置のさらに他の例である半導体装置１０５を示す断面図である。前述の図７では、Ｔ型ゲート電極７１の傘下部分が絶縁膜１０と接していない構造を示したが、図８に示すように、Ｔ型ゲート電極７２の傘下部分が絶縁膜１０と接する構造にしてもよい。Ｔ型ゲート電極７２の傘下部分が絶縁膜１０と接する構造にすることによって、高電圧動作時において、ゲート電極７２のドレイン電極８ｂ側のエッジ部分に集中する電界を緩和することができる。これによって、電流コラプスを抑制するとともに、耐圧を高くすることができる。
【００８２】
図９は、半導体装置のさらに他の例である半導体装置１０６を示す断面図である。前述の図８では、絶縁膜１０は、バリア層６の厚み方向一方側の表面のうち、少なくともゲート電極７２、ソース電極８ａおよびドレイン電極８ｂが形成されていない部分全体に形成されている。これに限定されず、図９に示すように、ゲート電極７１の傘下部分のみに絶縁膜７０を形成してもよい。このように絶縁膜７０をゲート電極７１の傘下部分のみに形成することによって、ソース電極８ａとゲート電極７１との間、およびゲート電極７１とドレイン電極８ｂとの間に発生する容量を低減することができる。これによって、高周波動作時の利得および効率を向上することができる。
【００８３】
図１０は、半導体装置のさらに他の例である半導体装置１０７を示す断面図である。前述の図４〜図９に示す構造は、全て個々に採用する必要はなく、たとえば、図１０に示すように、組み合わせてもよい。図１０に示す半導体装置１０７では、Ｔ型ゲート電極７３の底部は、リセス１４に埋め込まれている。
【００８４】
次に、前述の図１に示す本発明の実施の一形態である半導体装置１００の製造方法について説明する。図１１〜図２０は、本発明の実施の一形態である半導体装置１００の製造方法を説明するための図である。
【００８５】
図１１は、基板１上への第１〜第５の窒化物半導体層２〜６の積層が終了した段階の状態を示す断面図である。まず、たとえば、サファイヤ、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、またはＳｉなどから成る基板１を準備する。本実施の形態では、基板１として、ＳｉＣ基板を準備する。
【００８６】
次に、たとえば、分子線エピタキシー（Molecular Beam Epitaxy；略称：ＭＢＥ）法または気相成長（Chemical Vapor Deposition；略称：ＣＶＤ）法によって、基板１の厚み方向一方側の表面上に、第１の窒化物半導体層２、第２の窒化物半導体層３、第３の窒化物半導体層４、第４の窒化物半導体層５、および第５の窒化物半導体層６を、この順序で積層する。前述のように、第３の窒化物半導体層４は、バックバリア層として機能する。第４の窒化物半導体層５は、チャネル層として機能する。第５の窒化物半導体層６は、バリア層として機能する。
【００８７】
本実施の形態では、第１〜第５の窒化物半導体層２〜６として、Ａｌ0.2Ｇａ0.8Ｎ／ＧａＮ／Ｉｎ0.15Ｇａ0.85Ｎ／ＧａＮ／Ａｌ0.03Ｇａ0.97Ｎの構造をＳｉＣ基板上にエピタキシャル成長させる場合について説明する。
【００８８】
第１の窒化物半導体層２のバンドギャップは、チャネル層である第４の窒化物半導体層５に高い濃度で分布する二次元電子ガス１１の閉じ込めに影響を与える。したがって、第１の窒化物半導体層２のバンドギャップは、チャネル層５と等しいバンドギャップを有する第２の窒化物半導体層３よりも大きいことが望ましい。このことから、第１の窒化物半導体層２を構成する窒化物半導体におけるＡｌ、ＩｎおよびＧａの組成は、第１の窒化物半導体層２のバンドギャップが、第２の窒化物半導体層３のバンドギャップよりも大きくなるように選ぶことが望ましい。
【００８９】
また第１の窒化物半導体層２の厚み寸法（以下「厚さ」という場合がある）は、基板１との格子不整による転移を上層のエピタキシャル結晶層に及ぼさない厚さが望ましい。具体的には、第１の窒化物半導体層２の厚さは、１００ｎｍ以上１０００ｎｍ以下であることが望ましい。このように第１の窒化物半導体層２を１００ｎｍ以上１０００ｎｍ以下と厚くすることによって、第１の窒化物半導体層２の結晶性が良くなり、その後に積層する第２の窒化物半導体層３以降の窒化物半導体層の結晶性を向上させることができる。本実施の形態では、第１の窒化物半導体層２をＡｌ0.03Ｇａ0.97Ｎによって構成し、その厚さを２００ｎｍとする。
【００９０】
また本実施の形態では、第２の窒化物半導体層３、およびチャネル層である第４の窒化物半導体層５は、ＧａＮによって構成し、その厚さを５０ｎｍとする。第２および第４の窒化物半導体層３，５の厚さは、これに限定されるものではないが、第１の窒化物半導体層２の厚さよりも小さく、かつ第３の窒化物半導体層４の厚さよりも大きい値に選ばれる。具体的には、第２および第４の窒化物半導体層３，５の厚さは、１０ｎｍ以上２００ｎｍ以下であることが望ましい。この範囲の中でも、特に第２の窒化物半導体層３の厚さは、厚い方が望ましい。第２の窒化物半導体層３の厚さを、たとえば２００ｎｍ程度と厚くすることによって、第２の窒化物半導体層３の結晶性が良くなり、その後に積層する第３の窒化物半導体層４であるＩｎＧａＮ層の結晶性を向上させることができる。
【００９１】
バックバリア層である第３の窒化物半導体層４は、前述のように、組成式ＩｎeＧａ1-eＮ（０＜ｅ≦１）で表される窒化物半導体から成る。第３の窒化物半導体層４のバンドギャップは、第２の窒化物半導体層３および第４の窒化物半導体層５のバンドギャップよりも小さくする。
【００９２】
第２の窒化物半導体層３および第４の窒化物半導体層５は、第３の窒化物半導体層４の上下の層であり、かつバンドギャップが等しい。この第２および第４の窒化物半導体層３，５のバンドギャップよりも、第３の窒化物半導体層４のバンドギャップを前述のように小さくすることによって、第２の窒化物半導体層３と第４の窒化物半導体層５とにエネルギー差（以下「ノッチ」という場合がある）を生じさせることができる。このエネルギー差が、電子に対する障壁、すなわちバックバリアとなる。
【００９３】
したがって、バックバリア層となる第３の窒化物半導体層４の厚さは、５ｎｍ以下程度と小さい方が、急激なバンドギャップ差を生じさせることができるので、望ましい。ただし、第３の窒化物半導体層４のバンドギャップは、前述のように第２および第４の窒化物半導体層３，５のバンドギャップよりも小さくしたときに、正孔、すなわちホールの形成が生じない程度のバンドギャップであることが望ましい。
【００９４】
以上のことから、本実施の形態では、バックバリア層である第３の窒化物半導体層４は、Ｉｎ0.15Ｇａ0.85Ｎによって構成し、その厚さを２ｎｍとする。第３の窒化物半導体層４の厚さは、これに限定されるものではないが、前述のように５ｎｍ以下であることが望ましく、より望ましくは１ｎｍ以上５ｎｍ以下である。第３の窒化物半導体層４の厚さは、第２および第４の窒化物半導体層３，５の厚さよりも小さい値に選ばれる。
【００９５】
またバリア層である第５の窒化物半導体層６は、本実施の形態では、Ａｌ0.2Ｇａ0.8Ｎによって構成し、その厚さを１５ｎｍとする。第５の窒化物半導体層６の厚さは、これに限定されるものではない。所望の二次元電子ガス濃度と耐圧とを鑑みて、第５の窒化物半導体層６と第４の窒化物半導体層５とのバンドギャップ差が決められ、それに基づいて、第５の窒化物半導体層６の構成元素の組成と、第５の窒化物半導体層６の厚さとが決められる。すなわち、第５の窒化物半導体層６の組成および厚さは、所望の二次元電子ガス濃度と耐圧とに基づいて決められる。具体的には、第５の窒化物半導体層６の厚さは、５ｎｍ以上５０ｎｍ以下であることが望ましい。
【００９６】
第１〜第５の窒化物半導体層２〜６の不純物濃度は、１×１０18ｃｍ-3以下であればよい。特に、バリア層である第５の窒化物半導体層６の不純物濃度は、バリア層６を高耐圧層とするために、１×１０18ｃｍ-3以下に設定される。本実施の形態では、不純物の導電型は、常にｎ型である。窒化物半導体は、意図的に不純物を導入しない場合、すなわちノンドープの場合においても、成長炉または雰囲気ガス中から不純物が窒化物半導体中に入り、ｎ型の不純物を含むこととなる。したがって、第１〜第５の窒化物半導体層２〜６は、結晶成長においてノンドープであっても、実際の不純物濃度が１×１０18ｃｍ-3以下であればよく、この不純物濃度が低い方が望ましい。
【００９７】
図１２は、ソース電極８ａおよびドレイン電極８ｂの形成が終了した段階の状態を示す断面図である。第１〜第５の窒化物半導体層２〜６の形成後は、たとえば蒸着法またはスパッタ法を用いて、ソース電極８ａおよびドレイン電極８ｂとなる導電膜を堆積し、リフトオフ法などによってソース電極８ａおよびドレイン電極８ｂを形成する。ソース電極８ａおよびドレイン電極８ｂとなる導電膜としては、たとえばチタン（Ｔｉ）、アルミニウム（Ａｌ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ストロンチウム（Ｓｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、金（Ａｕ）、白金（Ｐｔ）、バナジウム（Ｖ）、モリブデン（Ｍｏ）もしくはタングステン（Ｗ）などの金属から成る単層膜、またはこれらの単層膜で構成される多層膜を用いる。
【００９８】
ソース電極８ａおよびドレイン電極８ｂの形成後には、熱処理を行ってもよい。熱処理を行うことによって、ソース電極８ａおよびドレイン電極８ｂを構成する金属層と、半導体表面層である第５の窒化物半導体層６とを反応させて、反応層として、合金層を形成することができる。これによって、接触抵抗およびアクセス抵抗を更に低減することができる。
【００９９】
図１３は、素子分離領域９の形成が終了した段階の状態を示す断面図である。ソース電極８ａおよびドレイン電極８ｂの形成後は、レジストパターンなどをマスク３１として、トランジスタを作製する領域以外の領域のエピタキシャル結晶層に素子分離領域９を形成する。素子分離領域９は、本実施の形態では、第５の窒化物半導体層６の表面から、基板１の方向に向けて、第４の窒化物半導体層５の内部にわたって形成される。素子分離領域９は、これに限定されるものではなく、第５の窒化物半導体層６の表面から、基板１の方向に向けて、エピタキシャル結晶層である第５〜第１の窒化物半導体層６〜２のいずれかの内部にわたって形成される。
【０１００】
本実施の形態では、イオン３２を照射するイオン注入法によって素子分離領域９を形成する。照射するイオン３２としては、たとえば、ヘリウム（Ｈｅ）、窒素（Ｎ）、酸素（Ｏ）、マグネシウム（Ｍｇ）、アルゴン（Ａｒ）、カルシウム（Ｃａ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）などのイオンが挙げられる。素子分離領域９の形成方法は、イオン注入法に限定されない。たとえば、エッチングなどを用いて、第１〜第５の窒化物半導体層の一部分を除去し、素子分離領域９を形成してもよい。
【０１０１】
図１４は、ゲート電極７の形成が終了した段階の状態を示す断面図である。素子分離領域９の形成後は、たとえば蒸着法またはスパッタ法を用いて、ゲート電極７となる導電膜を堆積し、リフトオフ法などによってゲート電極７を形成する。ゲート電極７となる導電膜としては、たとえば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）などの金属、珪化イリジウム（ＩｒＳｉ）、珪化白金（ＰｔＳｉ）、珪化ニッケル（ＮｉＳｉ2）などのシリサイド、もしくは窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）などの窒化物金属などから成る単層膜、またはこれらの単層膜で構成される多層膜を用いる。
【０１０２】
図１５は、絶縁膜１０の形成が終了した段階の状態を示す断面図である。ゲート電極７の形成後は、第５の窒化物半導体層６の厚み方向一方側の表面のうち、少なくともゲート電極７、ソース電極８ａおよびドレイン電極８ｂが形成されていない部分を覆うように、絶縁膜１０を形成する。具体的には、たとえばプラズマＣＶＤ法、触媒化学気相成長（Catalytic Chemical Vapor Deposition；略称：Ｃａｔ−ＣＶＤ）法、原子成長（Atomic Layer Deposition；略称：ＡＬＤ）法、ＭＯＣＶＤ法、ＭＢＥ法またはスパッタ法によって、絶縁膜１０を形成する。
【０１０３】
絶縁膜１０としては、たとえばアルミニウム（Ａｌ）、ガリウム（Ｇａ）、ケイ素（Ｓｉ）、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、バナジウム（Ｖ）などのうちの少なくとも１種類以上の原子の酸化物、窒化物もしくは酸窒化物などから成る単層膜、またはこれらの単層膜で構成される多層膜を形成する。
【０１０４】
以上に述べた半導体装置の製造方法によれば、前述の図１に示す構造を有し、前述のように優れた効果を有するヘテロ接合電界効果型トランジスタである半導体装置１００を製造することができる。本実施の形態では、トランジスタとして動作する必要最小限の要素しか記載していないが、半導体装置１００は、最終的には保護膜、配線、バイアホールなどの形成プロセスを経てデバイスとして用いられる。
【０１０５】
また本実施の形態では、エピタキシャル結晶層である第１〜第５の窒化物半導体層６の形成後に、ソース電極８ａおよびドレイン電極８ｂの形成、素子分離領域９の形成、ゲート電極７の形成、絶縁膜１０の形成の各工程が、この順に行われている。これらの工程は、必ずしもこの順番で行う必要はなく、工程の順番を入れ替えてもよい。
【０１０６】
たとえば、ソース電極８ａおよびドレイン電極８ｂを形成する前に、素子分離領域９の形成を行ってもよい。またゲート電極７の形成後に素子分離領域９の形成を行ってもよい。また絶縁膜１０の形成を行い、形成した絶縁膜１０のうち、ゲート電極７を形成する領域の絶縁膜１０を除去した後に、ゲート電極７を形成してもよい。また絶縁膜１０の形成後に素子分離領域９の形成を行い、次いでゲート形成領域の絶縁膜１０を除去した後に、ゲート電極７を形成してもよい。
【０１０７】
また本実施の形態では、前述の図１１に示す第１〜第５の窒化物半導体層２〜６として、Ａｌ0.2Ｇａ0.8Ｎ／ＧａＮ／Ｉｎ0.15Ｇａ0.85Ｎ／ＧａＮ／Ａｌ0.03Ｇａ0.97Ｎの構造をＳｉＣ基板上にエピタキシャル成長させる場合について説明したが、第１〜第５の窒化物半導体層２〜６を形成するときの条件を適宜に変更することによって、実施の形態と同様の効果を達成する種々のヘテロ接合電界効果型トランジスタを半導体装置として製造することができる。
【０１０８】
具体的には、図１１に示すエピタキシャル構造を、ＭＯＣＶＤ法を用いて、基板１上にエピタキシャル成長させるときに、窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいは、ｎ型ドーパントの原料ガスとなるシランなどの流量、圧力、温度および時間を調整し、各層を所望の組成、膜厚およびドーピング濃度とする。これによって、さまざまな窒化物半導体ヘテロ接合電界効果型トランジスタを半導体装置として製造することができる。
【０１０９】
また前述の図１１〜図１５に示す本実施の形態の半導体装置１００の製造方法における各工程を適宜に変更することによって、前述の図４〜図１０に示す他の半導体装置１０１〜１０７を製造することができる。たとえば、前述の図４に示す半導体装置１０１は、以下のようにして製造することができる。
【０１１０】
図１６は、高濃度ｎ型不純物領域１２の形成が終了した段階の状態を示す断面図である。まず、前述の本実施の形態と同様にして、前述の図１１に示すように第１〜第５の窒化物半導体層２〜６を基板１上に形成する。
【０１１１】
次いで、図１６に示すように、レジストパターンなどを注入マスク３３として、ソース電極８ａおよびドレイン電極８ｂを形成する領域の下側、すなわち基板１側の少なくとも一部の窒化物半導体層２〜６内に、窒化物半導体においてｎ型となるＳｉなどの不純物を注入する。具体的には、イオン注入法などを用いて、前述の不純物のイオン３４を所望の領域に打ち込む。次いで、熱処理することによって、高濃度ｎ型不純物領域１２を形成する。イオン３４を打ち込むときの条件は、本実施の形態では、注入ドーズ量を１×１０13ｃｍ-2〜１×１０17ｃｍ-2とし、注入エネルギーを１０ｋｅＶ〜１０００ｋｅＶとする。
【０１１２】
高濃度ｎ型不純物領域１２の不純物濃度は、結晶成長時に、意図的にｎ型のＧａＮまたはＡｌＧａＮを形成するときに用いられる不純物濃度と同等か、またはそれ以上が望ましい。具体的には、高濃度ｎ型不純物領域１２の不純物濃度は、１×１０18ｃｍ-3以上であることが好ましく、より好ましくは１×１０19ｃｍ-3以上である。
【０１１３】
高濃度ｎ型不純物領域１２内の不純物の望ましい分布の一つとして、ソース電極８ａおよびドレイン電極８ｂ下の半導体表面から、電子の流れるバリア層６とチャネル層５との界面までの領域と、この界面からチャネル層５側に１０ｎｍ程度までの領域との双方で、１×１０18ｃｍ-3以上といった高い不純物濃度を有する構造が挙げられる。このような不純物分布を形成する注入ドーズ量および注入エネルギーの決め方としては、注入エネルギーおよび照射対象物の構造をパラメータとして、モンテカルロ計算によって、イオンの飛程をシミュレートする方法が挙げられる。この方法によって、前記条件を満たす注入エネルギーおよび注入ドーズ量を決めることができる。
【０１１４】
注入マスク３３としてレジストパターンを用いる場合、レジストパターンは、バリア層６上に窒化膜または酸化膜を形成した後で形成されてもよい。このようにバリア層６上に窒化膜または酸化膜を形成することによって、注入されたイオン３４で、バリア層６を構成する原子、具体的にはアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、窒素（Ｎ）などが真空中に跳ね飛ばされることを抑制することができる。バリア層６上に形成する窒化膜または酸化膜としては、たとえば、窒化シリコン（ＳｉＮX）膜もしくは窒化アルミニウム（ＡｌＮ）膜などの窒化膜、または二酸化シリコン（ＳｉＯ2）膜もしくは酸化アルミニウム（Ａｌ2Ｏ3）などの酸化膜を、１０ｎｍ〜１００ｎｍ程度の厚さで形成する。
【０１１５】
前述のように、注入マスク３３を用いてイオン３４を注入した後は、熱処理を行い、注入したイオン３４を活性化させることによって、ソース電極８ａおよびドレイン電極８ｂの下側の高濃度ｎ型不純物領域１２を低抵抗化する。この熱処理は、窒化膜または酸化膜で窒化物半導体の表面を被った後に行われてもよい。このように窒化膜または酸化膜で窒化物半導体の表面を被った後に熱処理を行うことによって、この熱処理のときに、半導体表面から窒素原子が抜けることを防止することができる。
【０１１６】
窒化物半導体の表面を被う窒化膜または酸化膜としては、たとえばバリア層６上に、窒化シリコン（ＳｉＮX）膜もしくは窒化アルミニウム（ＡｌＮ）膜などの窒化膜、または二酸化シリコン（ＳｉＯ2）膜もしくは酸化アルミニウム（Ａｌ2Ｏ3）などの酸化膜を、１０ｎｍ〜１００ｎｍ程度の厚さで形成する。このように窒化膜または酸化膜で窒化物半導体の表面を被った後に、熱処理を行ってもよい。
【０１１７】
図１７は、ソース電極８ａおよびドレイン電極８ｂの形成が終了した段階の状態を示す断面図である。高濃度ｎ型不純物領域１２を形成した後は、前述の図１２に示す場合と同様にして、リフトオフ法などによって、ソース電極８ａおよびドレイン電極８ｂを形成する。
【０１１８】
図１８は、素子分離領域９の形成が終了した段階の状態を示す断面図である。ソース電極８ａおよびドレイン電極８ｂの形成後は、前述の図１３に示す場合と同様にして、レジストパターンなどをマスク３１として、トランジスタを作製する領域以外の領域のエピタキシャル結晶層に素子分離領域９を形成する。その後は、前述の図１４および図１５に示す場合と同様にして、ゲート電極７および絶縁膜１０を形成する。以上の工程を経ることによって、前述の図４に示す半導体装置１０１を製造することができる。
【０１１９】
以上に述べた半導体装置１０１の製造方法では、図１６に示す高濃度ｎ型不純物領域１２の形成工程、図１７に示すソース電極８ａおよびドレイン電極８ｂの形成工程、および図１８に示す素子分離領域９の形成工程を、この順番で行っている。これら３つの工程は、必ずしもこの順番で行う必要はなく、工程の順番を入れ替えてもよい。たとえば、ソース電極８ａおよびドレイン電極８ｂを形成する前に、素子分離領域９を形成してもよい。
【０１２０】
図１９は、孔部１３の形成が終了した段階の状態を示す断面図である。前述の図５に示す半導体装置１０２を製造する場合には、前述の図１１に示す第１〜第５の窒化物半導体層２〜６の形成後であって、図１２に示すソース電極８ａおよびドレイン電極８ｂの形成前に、図１９に示すように、孔部１３を形成する。
【０１２１】
具体的には、レジストパターンなどをマスク３５として、塩素（Ｃｌ2）ガスなどを用いたドライエッチング法などによってエッチングすることによって、第１〜第５の窒化物半導体層２〜６のうち、ソース電極８ａおよびドレイン電極８ｂを形成する領域の下側の少なくとも一部の半導体層を除去する。図５に示す半導体装置１０２を製造する場合には、図１７に示すように、第５の窒化物半導体層６の一部を除去する。これによって、第５の窒化物半導体層６に孔部１３が形成される。次いで、前述の図１２に示す場合と同様にして、孔部１３の孔に充填されるようにソース電極１８ａおよびドレイン電極１８ｂを形成する。
【０１２２】
その後は、前述の図１３〜図１５に示す場合と同様にして、素子分離領域９、ゲート電極７および絶縁膜１０を形成する。以上の工程を経ることによって、前述の図５に示す半導体装置１０２を製造することができる。
【０１２３】
図１９に示すエッチング工程の前または後には、前述の図１６に示す高濃度ｎ型不純物領域１２の形成工程を行ってもよい。これによって、図４に示す半導体装置１０１と図５に示す半導体装置１０２とを組み合わせた半導体装置、すなわち高濃度ｎ型不純物領域１２を有し、かつ高濃度ｎ型不純物領域１２の一部が除去されて形成された孔部１３の孔に、ソース電極１８ａおよびドレイン電極１８ｂが充填された半導体装置を製造することができる。
【０１２４】
図２０は、リセス１４の形成が終了した段階の状態を示す断面図である。前述の図６に示す半導体装置１０３を製造する場合には、前述の図１３に示す素子分離領域９の形成後であって、前述の図１４に示すゲート電極７を形成する前に、図２０に示すように、リセス１４を形成する。
【０１２５】
具体的には、レジストパターンなどをマスク３６として、マスク３６の開口３６ａを通して、塩素（Ｃｌ2）ガスなどを用いたドライエッチング法などによってエッチングすることによって、ゲート電極７を形成する領域（以下「ゲート電極形成領域」という）Ｓのバリア層６の一部を除去する。これによって、バリア層である第５の窒化物半導体層６にリセス１４が形成される。エッチングを行うときに、エッチング時間およびガス流量を調整することによって、所望の深さまでエッチングを行うことができるので、所望の深さのリセス１４を形成することができる。
【０１２６】
その後は、前述の図１４に示す場合と同様にして、リセス１４に充填されるようにゲート電極１７を形成した後、図１５に示す場合と同様にして絶縁膜１０を形成する。以上の工程を経ることによって、前述の図６に示すようにリセス１４にゲート電極１７が埋め込まれた構造の半導体装置１０３を製造することができる。
【０１２７】
図２１は、ゲート電極形成領域Ｓの絶縁膜１０の除去が終了した段階の状態を示す断面図である。前述の図８に示す半導体装置１０５を製造する場合には、前述の図１３に示す素子分離領域９の形成後であって、前述の図１４に示すゲート電極７を形成する前に、前述の図１５に示す場合と同様にして、半導体表面すなわち第５の窒化物半導体層６の表面に、絶縁膜１０を形成する。具体的には、半導体表面に、たとえば蒸着法、プラズマＣＶＤ法、Ｃａｔ−ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法またはＡＬＤ法などを用いて、絶縁膜１０を堆積する。
【０１２８】
半導体表面に形成する絶縁膜１０は、保護膜としての役割も有するので、良質な膜であることが望ましい。このような絶縁膜１０として、たとえば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ケイ素（Ｓｉ）、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、バナジウム（Ｖ）などのうちの少なくとも１種類以上の原子を含む酸化物、窒化物または酸窒化物などから成る絶縁膜を堆積する。
【０１２９】
次いで、ゲート電極形成領域Ｓに開口３７ａが形成されたマスク３７を介して、ドライエッチングまたはウェットエッチングによって、ゲート電極形成領域Ｓの絶縁膜１０を除去する。マスク３７としては、たとえばレジストマスクまたは酸化膜マスクなどを用いる。
【０１３０】
マスク３７を除去した後、エッチングによって形成された絶縁膜１０の開口よりも広い開口が形成されたレジストパターンを用いて、蒸着法によってゲートメタルとなる電極金属を堆積し、リフトオフ法などによってゲート電極７２を形成する。これによって、前述の図８に示す構造の半導体装置１０５を製造することができる。
【０１３１】
以上に述べた図８に示す半導体装置１０５の製造方法を用いることによって、前述の図９に示す構造の半導体装置１０６を製造することができる。具体的には、まず、図８に示す半導体装置１０５を製造する場合と同様にして、前述の図１３に示す素子分離領域９の形成後に、半導体表面である第５の窒化物半導体層６の表面に絶縁膜を形成する。このとき、絶縁膜として、前述の図９に示すゲート電極７１の傘下部分と半導体表面との距離に等しい厚さの絶縁膜７０を形成する。次いで、前述の図８に示す半導体装置１０５を製造する場合と同様にして、図２１に示すようにゲート電極形成領域Ｓの絶縁膜７０を除去し、ゲート電極７１を形成する。
【０１３２】
次いで、バッファードフッ酸、すなわちフッ酸緩衝液などのエッチング液を用いたウェットエッチングによって、絶縁膜７０を除去する。このときに、ウェットエッチングの処理条件、たとえば処理時間およびエッチング液の濃度を調整することによって、絶縁膜７０を所望の領域に残すことが可能である。これによって、図９に示すように、ゲート電極７１の傘下部分のみに絶縁膜７０が残る形状が得られる。
【０１３３】
以上のようにすることによって、図９に示すように、ゲート電極７１の傘下部分のみに絶縁膜７０が残る構造の半導体装置１０６を製造することができる。
【０１３４】
図２２は、ゲート電極形成領域Ｓの絶縁膜７０の除去が終了した段階の状態を示す断面図である。前述の図７に示す半導体装置１０４は、前述の図８に示す半導体装置１０５と同様にして製造することができる。具体的には、前述の図１３に示す素子分離領域９の形成後であって、前述の図１４に示すゲート電極７を形成する前に、前述の図２１に示す場合と同様にして、半導体表面である第５の窒化物半導体層６の表面に、絶縁膜１０を形成する。
【０１３５】
半導体装置１０４を最終的にデバイスとして使用するためには、ソース電極８ａおよびドレイン電極８ｂを覆った絶縁膜１０の一部を、たとえばフッ酸などを用いてウェットエッチングして除去した後、配線電極を形成する必要がある。したがって、絶縁膜１０としては、たとえばフッ酸などを用いたウェットエッチングによって除去可能な絶縁膜を形成する。
【０１３６】
次いで、絶縁膜１０の厚み方向一方側の表面上に、第２の絶縁膜４０を形成する。これによって、絶縁膜１０および第２の絶縁膜４０の２つの絶縁膜で構成される絶縁膜７０が形成される。第２の絶縁膜４０としては、絶縁膜１０に比べて、ウェットエッチングによって容易に除去することができる絶縁膜、たとえばシリコン酸化膜（ＳｉＯ）を形成する。
【０１３７】
次いで、ゲート電極形成領域Ｓに開口３８ａが形成されたマスク３８を介して、ドライエッチングまたはウェットエッチングによって、ゲート電極形成領域Ｓの第２の絶縁膜４０および絶縁膜１０を順次除去する。マスク３８としては、たとえばレジストマスクまたは酸化膜マスクなどを用いる。
【０１３８】
マスク３８を除去した後、エッチングによって形成された第２の絶縁膜４０および絶縁膜１０の開口よりも広い開口が形成されたレジストパターンを用いて、蒸着法によってゲートメタルとなる電極金属を堆積し、リフトオフ法などによってゲート電極７１を形成する。
【０１３９】
絶縁膜７０のうち、ウェットエッチングされやすい方の絶縁膜である第２の絶縁膜４０を、たとえばバッファードフッ酸、すなわちフッ酸緩衝液などのエッチング液を用いたウェットエッチングによって除去する。これによって、ゲート電極７１の傘下部分が絶縁膜１０と接していない構造である、図７に示す構造の半導体装置１０４を製造することができる。
【０１４０】
また、第２の絶縁膜４０のウェットエッチングの処理条件、たとえば処理時間およびエッチング液の濃度を調整することによって、所望の領域の第２の絶縁膜４０を残すことができる。これによって、たとえば図２３に示す構造の半導体装置１０８を製造することができる。図２３は、半導体装置のさらに他の例である半導体装置１０８を示す断面図である。前述のように第２の絶縁膜４０のウェットエッチングの処理条件を調整することによって、図２３に示すように、絶縁膜１０が半導体表面を覆い、かつ第２の絶縁膜４０がゲート電極７１の傘下部分のみに残る形状を得ることができる。
【０１４１】
以上に述べた半導体装置の製造方法は、全て個々に採用する必要はなく、適宜に組み合わせることができる。前述の半導体装置の製造方法を適宜に組み合わせることによって、たとえば前述の図１０に示す半導体装置１０７を製造することができる。
【０１４２】
具体的には、まず、前述の図１に示す半導体装置１００を製造する場合と同様にして、前述の図１１に示すように、基板１上に第１〜第５の窒化物半導体層２〜６を形成する。次いで、前述の図４に示す半導体装置１０１を製造する場合と同様にして、前述の図１６〜図１８に示すように高濃度不純物領域１２、ソース電極８ａ、ドレイン電極８ｂおよび素子分離領域９を形成する。
【０１４３】
次いで、前述の図８に示す半導体装置１０５を製造する場合と同様にして、前述の図２１に示すように、半導体表面である第５の窒化物半導体層６の表面のうち、少なくともソース電極８ａおよびドレイン電極８ｂが形成されていない部分を覆うように、絶縁膜を形成する。このとき、絶縁膜として、前述の図１０に示すゲート電極７３の傘下部分と半導体表面との距離に等しい厚さの絶縁膜７０を形成する。
【０１４４】
その後、前述の図６に示す半導体装置１０３を製造する場合と同様にして、前述の図２０に示すように、ゲート電極形成領域Ｓにリセス１４を形成する。次いで、リセス１４に充填されるように、前述の図７〜図９に示すゲート電極７１，７２と同様の形状のゲート電極７３を形成する。
【０１４５】
次いで、バッファードフッ酸などのエッチング液で絶縁膜７０を除去する。このときに、ウェットエッチングの処理条件を調整することによって、絶縁膜７０を所望の領域に残すことが可能である。これによって、前述の図１０に示すように、ゲート電極７３の傘下部分のみに絶縁膜７０が残る形状が得られる。
【０１４６】
以上のようにすることによって、前述の図１０に示すように、リセス１４に底部が埋め込まれたＴ型ゲート電極７３の傘下部分のみに絶縁膜７０が残る形状の半導体装置１０７を製造することができる。
【０１４７】
また前述の半導体装置の製造方法を適宜に組み合わせることによって、たとえば図２４に示す半導体装置１０９を製造することもできる。図２４は、半導体装置のさらに他の例である半導体装置１０９を示す断面図である。半導体装置１０９では、前述の図２３に示す半導体装置１０８と同様に、絶縁膜１０が半導体表面を覆い、かつ第２の絶縁膜４０がゲート電極７３の傘下部分のみに残る形状となっている。
【０１４８】
図２４に示す半導体装置１０９の製造方法を具体的に述べると、まず、前述の図１０に示す半導体装置１０７を製造する場合と同様にして、基板１上に第１〜第５の窒化物半導体層２〜６を形成した後、高濃度不純物領域１２、ソース電極８ａ、ドレイン電極８ｂおよび素子分離領域９を形成する。
【０１４９】
次いで、前述の図７に示す半導体装置１０４を製造する場合と同様にして、前述の図２２に示すように、半導体表面である第５の窒化物半導体層６の表面のうち、少なくともソース電極８ａおよびドレイン電極８ｂが形成されていない部分を覆うように、絶縁膜１０を形成する。次いで、絶縁膜１０の厚み方向一方側の表面上に、第２の絶縁膜４０を形成して、絶縁膜１０および第２の絶縁膜４０の２つの絶縁膜で構成される絶縁膜７０を形成する。
【０１５０】
その後、前述の図２０に示す場合と同様にして、ゲート電極形成領域Ｓにリセス１４を形成した後に、前述の図７〜図９に示すゲート電極７１，７２と同様の形状のゲート電極７３を形成し、バッファードフッ酸などのエッチング液で第２の絶縁膜４０を除去する。このときに、ウェットエッチングの処理条件を調整することによって、第２の絶縁膜４０を所望の領域に残すことが可能である。これによって、図２４に示すように、ゲート電極７３の傘下部分のみに第２の絶縁膜４０が残る形状が得られる。
【０１５１】
以上のようにすることによって、図２４に示すように、絶縁膜１０が半導体表面を覆い、かつリセス１４に底部が埋め込まれたＴ型ゲート電極７３の傘下部分のみに第２の絶縁膜４０が残る構造の半導体装置１０９を製造することができる。
【符号の説明】
【０１５２】
１ 基板、２ 第１の窒化物半導体層、３ 第２の窒化物半導体層、４ 第３の窒化物半導体層（バックバリア層）、５ 第４の窒化物半導体層（チャネル層）、６ 第５の窒化物半導体層（バリア層）、７，１７，７１〜７３ ゲート電極、８ａ，１８ａ ソース電極、８ｂ，１８ｂ ドレイン電極、９ 素子分離領域、１０，７０ 絶縁膜、１１ 二次元電子ガス、１２ 高濃度ｎ型不純物領域、４０ 第２の絶縁膜、１００〜１０９ 半導体装置。
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より詳細には、窒化物半導体を用いたヘテロ接合電界効果型トランジスタなどの半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体を用いたヘテロ接合電界効果型トランジスタは、高電子移動度トランジスタ（High Electron Mobility Transistor；略称：ＨＥＭＴ）として知られている。ＨＥＭＴは、シリコン（Ｓｉ）を用いたトランジスタおよび砒化ガリウム（ＧａＡｓ）を用いたトランジスタに比べて、絶縁破壊電界が大きく、かつ電子移動度が高いという特長を有するので、高周波かつ高出力で動作するデバイスとして期待されている。
【０００３】
高周波化に伴い、ゲート長の微細化が必要になる。従来のＨＥＭＴにおいて、ゲート長が微細化されると、ゲート電極による二次元電子ガスの変調効果が低下する、いわゆる短チャネル効果が発生する。短チャネル効果の発生を抑制するためには、二次元電子ガスの閉じ込めを高める構造とすることが効果的である。
【０００４】
非特許文献１には、二次元電子ガスの閉じ込めを高める構造として、チャネル層に、チャネル層に比べてバンドギャップが小さく、厚さが小さいバックバリア層を挿入したバックバリア構造が開示されている。具体的には、非特許文献１には、窒化アルミニウムガリウム（ＡｌＧａＮ）層および窒化ガリウム（ＧａＮ）層で構成されるＡｌＧａＮ／ＧａＮチャネル層に、窒化インジウムガリウム（ＩｎＧａＮ）バックバリア層を挿入したＨＥＭＴが開示されている。
【０００５】
バックバリア層の上層および下層として２つに分けられたチャネル層は、バンドギャップが同じであっても、バックバリア層の分極の効果によって、伝導帯にノッチが生じている。これによって、バックバリア層の下層のチャネル層の伝導帯が持ち上げられて、障壁が形成される。この障壁によって、二次元電子ガスの閉じ込めが高められている。
【０００６】
また特許文献１には、チャネル層内に複数のバックバリア層を挿入したバックバリア構造が開示されている。具体的には、特許文献１には、ＧａＮチャネル層内に、ＩｎＧａＮから成る伝導チャネルを複数個設けることによって、伝導チャネル内のキャリアの閉じ込めを高める構造が開示されている。伝導チャネルは、バックバリア層に相当する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００７−５３５１３８号公報
【非特許文献】
【０００８】
【非特許文献１】Ｔ．パラシオス（T.Palacios）、外５名、"ＩｎＧａＮバックバリア層を備えるＡｌＧａＮ／ＧａＮ高電子移動度トランジスタ（AlGaN/GaN High Electron Mobility Transistors with InGaN Back-Barriers）"、ＩＥＥＥ電子デバイスレター（IEEE ELECTRON DEVICE LETTERS）、２００６年１月、第２７巻（Ｖｏｌ．２７）、第１号（Ｎｏ．１）、ｐ．１３−１５
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述の非特許文献１に開示される技術では、ＧａＮチャネル層内に、バンドギャップが小さく、厚さが比較的小さいＩｎＧａＮバックバリア層を形成し、バックバリア層の下層であるＧａＮバッファー層の伝導帯を持ち上げることによって、二次元電子ガスの閉じ込めを向上させ、前述の短チャネル効果が発生するという問題の改善を図っている。
【００１０】
非特許文献１の図２（ａ）には、ＩｎＧａＮバックバリア層の無い構造での相互コンダクタンスｇmのゲート電圧依存性が開示されている。また非特許文献１の図２（ｂ）には、前述のＩｎＧａＮバックバリア構造を採ることによって、相互コンダクタンスｇmの立ち上がりが良くなり、相互コンダクタンスｇmの値も増加していることが開示されている。
【００１１】
しかし、非特許文献１に開示されるＩｎＧａＮバックバリア構造では、二次元電子ガスは、チャネル層だけでなく、チャネル層の下層まで広がってしまう。したがって、二次元電子ガスの閉じ込めをさらに高めることが求められる。
【００１２】
またＨＥＭＴなどの半導体装置を構成する半導体層は、たとえば有機金属気相成長（Metal Organic Chemical Vapor Deposition；略称：ＭＯＣＶＤ）法を用いた結晶成長によって形成される。ＭＯＣＶＤでは、結晶性の良い半導体層を形成するためには、１０００℃以上の成長温度が必要とされている。
【００１３】
しかし、前述の非特許文献１および特許文献１に開示されるような、Ｉｎを含む窒化物半導体層を形成するときには、Ｉｎの融点の低さに起因するＩｎの偏析を抑えるために、たとえば約９００℃の低温で結晶成長が行われる。
【００１４】
また非特許文献１には、ＩｎＧａＮバックバリア構造において、二次元電子ガスの閉じ込めを高める効果を充分に発揮させるためには、ＧａＮチャネル層の厚さを１０ｎｍ〜２０ｎｍ程度と比較的薄くすることが好ましいことが開示されている。このような比較的薄いＧａＮチャネル層を形成するときにも、低温で結晶成長が行われる。
【００１５】
このように低温で結晶成長が行われると、ＧａＮチャネル層およびＡｌＧａＮチャネル層の結晶性が低下し、電子移動度が低下するという問題がある。
【００１６】
またＧａＮチャネル層の厚さを前述のように比較的薄くすると、ＧａＮチャネル層内に分布する二次元電子ガスが、３元合金であるＩｎＧａＮバックバリア層による合金散乱によって散乱されて、電子移動度が低下するという問題がある。
【００１７】
本発明の目的は、電子移動度の低下が抑制され、かつ二次元電子ガスの閉じ込めが高められた半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、基板と、前記基板上に設けられ、組成式ＡｌaＩｎbＧａ1-(a+b)Ｎ（０≦ａ≦１、０≦ｂ≦１、０≦ａ＋ｂ≦１）で表される窒化物半導体から成る第１の窒化物半導体層と、前記第１の窒化物半導体層上に設けられ、組成式ＡｌcＩｎdＧａ1-(c+d)Ｎ（０≦ｃ≦１、０≦ｄ≦１、０≦ｃ＋ｄ≦１）で表される窒化物半導体から成る第２の窒化物半導体層と、前記第２の窒化物半導体層上に設けられ、組成式ＩｎeＧａ1-eＮ（０＜ｅ≦１）で表される窒化物半導体から成る第３の窒化物半導体層と、前記第３の窒化物半導体層上に設けられ、組成式ＡｌfＩｎgＧａ1-(f+g)Ｎ（０≦ｆ≦１、０≦ｇ≦１、０≦ｆ＋ｇ≦１）で表される窒化物半導体から成る第４の窒化物半導体層と、前記第４の窒化物半導体層上に設けられ、組成式ＡｌhＩｎiＧａ1-(h+i)Ｎ（０≦ｈ≦１、０≦ｉ≦１、０≦ｈ＋ｉ≦１）で表される窒化物半導体から成る第５の窒化物半導体層とを備え、前記第１の窒化物半導体層のバンドギャップは、前記第２の窒化物半導体層のバンドギャップよりも大きく、前記第３の窒化物半導体層のバンドギャップは、前記第２の窒化物半導体層のバンドギャップよりも小さく、前記第４の窒化物半導体層のバンドギャップは、前記第２の窒化物半導体層のバンドギャップと等しく、前記第５の窒化物半導体層のバンドギャップは、前記第４の窒化物半導体層のバンドギャップよりも大きいことを特徴とする。
【００１９】
また本発明の半導体装置の製造方法は、基板上に、組成式ＡｌaＩｎbＧａ1-(a+b)Ｎ（０≦ａ≦１、０≦ｂ≦１、０≦ａ＋ｂ≦１）で表される窒化物半導体によって、第１の窒化物半導体層を形成する第１層形成工程と、前記第１の窒化物半導体層上に、組成式ＡｌcＩｎdＧａ1-(c+d)Ｎ（０≦ｃ≦１、０≦ｄ≦１、０≦ｃ＋ｄ≦１）で表される窒化物半導体によって、第２の窒化物半導体層を形成する第２層形成工程と、前記第２の窒化物半導体層上に、組成式ＩｎeＧａ1-eＮ（０＜ｅ≦１）で表される窒化物半導体によって、第３の窒化物半導体層を形成する第３層形成工程と、前記第３の窒化物半導体層上に、組成式ＡｌfＩｎgＧａ1-(f+g)Ｎ（０≦ｆ≦１、０≦ｇ≦１、０≦ｆ＋ｇ≦１）で表される窒化物半導体によって、第４の窒化物半導体層を形成する第４層形成工程と、前記第４の窒化物半導体層上に、組成式ＡｌhＩｎiＧａ1-(h+i)Ｎ（０≦ｈ≦１、０≦ｉ≦１、０≦ｈ＋ｉ≦１）で表される窒化物半導体によって、第５の窒化物半導体層を形成する第５層形成工程とを備え、前記第１層形成工程では、前記第１の窒化物半導体層のバンドギャップが、前記第２の窒化物半導体層のバンドギャップよりも大きくなるように、前記第１の窒化物半導体層を形成し、前記第３層形成工程では、前記第３の窒化物半導体層のバンドギャップが、前記第２の窒化物半導体層のバンドギャップよりも小さくなるように、前記第３の窒化物半導体層を形成し、前記第４層形成工程では、前記第４の窒化物半導体層のバンドギャップが、前記第２の窒化物半導体層のバンドギャップと等しくなるように、前記第４の窒化物半導体層を形成し、前記第５層形成工程では、前記第５の窒化物半導体層のバンドギャップが、前記第４の窒化物半導体層のバンドギャップよりも大きくなるように、前記第５の窒化物半導体層を形成することを特徴とする。
【発明の効果】
【００２０】
本発明の半導体装置によれば、第２の窒化物半導体層と基板との間には、第２の窒化物半導体層のバンドギャップよりも大きいバンドギャップを有する第１の窒化物半導体層が設けられている。これによって、バリア層として機能する第５の窒化物半導体層６と、チャネル層として機能する第４の窒化物半導体層５との界面への二次元電子ガスの閉じ込めを向上させ、良好なピンチオフ特性を得ることができる。
【００２１】
また、この二次元電子ガスの分布は、チャネル層である第４の窒化物半導体層の厚さを大きくしても、大きく崩れることはない。したがって、ＩｎＧａＮで構成され、バックバリア層として機能する第３の窒化物半導体層の合金散乱の影響を低下させることができるので、電子移動度の低下を抑制することができる。
【００２２】
また、二次元電子ガスの閉じ込め幅を広くすることなく、チャネル層である第４の窒化物半導体層の厚さを大きくすることができるので、チャネル層の結晶性を向上させることができる。これによって、チャネル層である第４の窒化物半導体層と、バリア層である第５の窒化物半導体層とのヘテロ界面の結晶性および表面モフォロジーを向上させることができるので、電子移動度を向上させることができる。したがって、ゲート長を短くしても、短チャネル効果を抑制することができるので、高周波特性の向上、高効率化、電子移動度向上による高出力化を図ることができる。
【００２３】
本発明の半導体装置の製造方法によれば、前述のように優れた効果を有する本発明の半導体装置を製造することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の一形態である半導体装置１００の構成を示す断面図である。
【図２】従来技術の半導体装置のエピタキシャル構造におけるバンド構造と二次元電子ガスのキャリア分布とを示すグラフである。
【図３】本発明の実施の一形態である半導体装置１００のエピタキシャル構造におけるバンド構造と二次元電子ガスのキャリア分布とを示すグラフである。
【図４】半導体装置の他の例である半導体装置１０１を示す断面図である。
【図５】半導体装置のさらに他の例である半導体装置１０２を示す断面図である。
【図６】半導体装置のさらに他の例である半導体装置１０３を示す断面図である。
【図７】半導体装置のさらに他の例である半導体装置１０４を示す断面図である。
【図８】半導体装置のさらに他の例である半導体装置１０５を示す断面図である。
【図９】半導体装置のさらに他の例である半導体装置１０６を示す断面図である。
【図１０】半導体装置のさらに他の例である半導体装置１０７を示す断面図である。
【図１１】基板１上への第１〜第５の窒化物半導体層２〜６の積層が終了した段階の状態を示す断面図である。
【図１２】ソース電極８ａおよびドレイン電極８ｂの形成が終了した段階の状態を示す断面図である。
【図１３】素子分離領域９の形成が終了した段階の状態を示す断面図である。
【図１４】ゲート電極７の形成が終了した段階の状態を示す断面図である。
【図１５】絶縁膜１０の形成が終了した段階の状態を示す断面図である。
【図１６】高濃度ｎ型不純物領域１２の形成が終了した段階の状態を示す断面図である。
【図１７】ソース電極８ａおよびドレイン電極８ｂの形成が終了した段階の状態を示す断面図である。
【図１８】素子分離領域９の形成が終了した段階の状態を示す断面図である。
【図１９】孔部１３の形成が終了した段階の状態を示す断面図である。
【図２０】リセス１４の形成が終了した段階の状態を示す断面図である。
【図２１】ゲート電極形成領域Ｓの絶縁膜１０の除去が終了した段階の状態を示す断面図である。
【図２２】ゲート電極形成領域Ｓの絶縁膜７０の除去が終了した段階の状態を示す断面図である。
【図２３】半導体装置のさらに他の例である半導体装置１０８を示す断面図である。
【図２４】半導体装置のさらに他の例である半導体装置１０９を示す断面図である。
【発明を実施するための形態】
【００２５】
図１は、本発明の実施の一形態である半導体装置１００の構成を示す断面図である。本実施の形態における半導体装置１００は、窒化物半導体を用いたヘテロ接合電界効果型トランジスタ（以下、単に「トランジスタ」という場合がある）である。
【００２６】
半導体装置１００は、基板１、第１の窒化物半導体層２、第２の窒化物半導体層３、第３の窒化物半導体層４、第４の窒化物半導体層５、第５の窒化物半導体層６、ゲート電極７、ソース電極８ａ、ドレイン電極８ｂ、素子分離領域９および絶縁膜１０を備えて構成される。基板１は、半絶縁性炭化珪素（ＳｉＣ）基板である。
【００２７】
基板１の厚み方向一方側の表面上には、第１の窒化物半導体層２が設けられている。第１の窒化物半導体層２の厚み方向一方側の表面上には、第２の窒化物半導体層３が設けられている。第２の窒化物半導体層３の厚み方向一方側の表面上には、第３の窒化物半導体層４が設けられている。第３の窒化物半導体層４の厚み方向一方側の表面上には、第４の窒化物半導体層５が設けられている。第４の窒化物半導体層５の厚み方向一方側の表面上には、第５の窒化物半導体層６が設けられている。
【００２８】
第１〜第５の窒化物半導体層２〜６は、エピタキシャル結晶層であり、後述するようにエピタキシャル成長によって形成される。以下の説明では、第１〜第５の窒化物半導体層２〜６を、「エピタキシャル結晶層」という場合がある。またエピタキシャル結晶層の構造、すなわち第１〜第５の窒化物半導体層２〜６の構造を、「エピタキシャル構造」という場合がある。またエピタキシャル結晶層の厚み方向一方側の表面、すなわち第５の窒化物半導体層６の厚み方向一方側の表面を、「半導体表面」という場合がある。
【００２９】
第１の窒化物半導体層２は、組成式ＡｌaＩｎbＧａ1-(a+b)Ｎ（０≦ａ≦１、０≦ｂ≦１、０≦ａ＋ｂ≦１）で表される窒化物半導体から成る。本実施の形態では、第１の窒化物半導体層２は、Ａｌ0.03Ｇａ0.97Ｎから成る。
【００３０】
第２の窒化物半導体層３は、組成式ＡｌcＩｎdＧａ1-(c+d)Ｎ（０≦ｃ≦１、０≦ｄ≦１、０≦ｃ＋ｄ≦１）で表される窒化物半導体から成る。より詳細には、第２の窒化物半導体層３は、組成式ＡｌcＩｎdＧａ1-(c+d)Ｎ（０≦ｃ≦１、０≦ｄ≦１、０≦ｃ＋ｄ≦１）で表される窒化物半導体であって、第１の窒化物半導体層２よりも小さいバンドギャップを有する窒化物半導体から成る。本実施の形態では、第２の窒化物半導体層３は、第１の窒化物半導体層２よりも小さなバンドギャップを有するＧａＮから成る。したがって、第２の窒化物半導体層３のバンドギャップは、第１の窒化物半導体層２のバンドギャップよりも小さい。換言すれば、第１の窒化物半導体層２のバンドギャップは、第２の窒化物半導体層３のバンドギャップよりも大きい。
【００３１】
第３の窒化物半導体層４は、組成式ＩｎeＧａ1-eＮ（０＜ｅ≦１）で表される窒化物半導体から成る。より詳細には、第３の窒化物半導体層４は、組成式ＩｎeＧａ1-eＮ（０＜ｅ≦１）で表される窒化物半導体であって、第２の窒化物半導体層３よりも小さいバンドギャップを有する窒化物半導体から成る。本実施の形態では、第３の窒化物半導体層４は、第２の窒化物半導体層３よりも小さいバンドギャップを有するＩｎ0.15Ｇａ0.85Ｎから成る。したがって、第３の窒化物半導体層４のバンドギャップは、第２の窒化物半導体層３のバンドギャップよりも小さい。
【００３２】
第４の窒化物半導体層５は、組成式ＡｌfＩｎgＧａ1-(f+g)Ｎ（０≦ｆ≦１、０≦ｇ≦１、０≦ｆ＋ｇ≦１）で表される窒化物半導体から成る。より詳細には、第４の窒化物半導体層５は、組成式ＡｌfＩｎgＧａ1-(f+g)Ｎ（０≦ｆ≦１、０≦ｇ≦１、０≦ｆ＋ｇ≦１）で表される窒化物半導体であって、第２の窒化物半導体層３と等しいバンドギャップを有する窒化物半導体から成る。本実施の形態では、第４の窒化物半導体層５は、第２の窒化物半導体層３と等しいバンドギャップを有するＧａＮから成る。したがって、第４の窒化物半導体層５のバンドギャップは、第２の窒化物半導体層３のバンドギャップと等しい。
【００３３】
第５の窒化物半導体層６は、組成式ＡｌhＩｎiＧａ1-(h+i)Ｎ（０≦ｈ≦１、０≦ｉ≦１、０≦ｈ＋ｉ≦１）で表される窒化物半導体から成る。より詳細には、第５の窒化物半導体層６は、組成式ＡｌhＩｎiＧａ1-(h+i)Ｎ（０≦ｈ≦１、０≦ｉ≦１、０≦ｈ＋ｉ≦１）で表される窒化物半導体であって、第４の窒化物半導体層５よりも大きいバンドギャップを有する窒化物半導体から成る。本実施の形態では、第５の窒化物半導体層６は、第４の窒化物半導体層５よりも大きいバンドギャップを有するＡｌ0.2Ｇａ0.8Ｎから成る。
【００３４】
したがって、第５の窒化物半導体層６のバンドギャップは、第４の窒化物半導体層５のバンドギャップよりも大きい。前述のように第４の窒化物半導体層５のバンドギャップは、第２の窒化物半導体層３のバンドギャップと等しいので、第５の窒化物半導体層６のバンドギャップは、第２の窒化物半導体層３のバンドギャップよりも大きいことになる。
【００３５】
ゲート電極７は、第５の窒化物半導体層６の厚み方向一方側の表面上に設けられる。ゲート電極７は、ショットキー電極として機能する。ゲート電極７は、たとえばニッケル／金（Ｎｉ／Ａｕ）二層膜によって構成される。
【００３６】
ソース電極８ａおよびドレイン電極８ｂは、ゲート電極７を挟んで対向するように、第５の窒化物半導体層６の厚み方向一方側の表面上に設けられる。ソース電極８ａおよびドレイン電極８ｂは、いずれも、ゲート電極７から間隔をあけて設けられる。ソース電極８ａおよびドレイン電極８ｂは、オーミック電極として機能する。ソース電極８ａおよびドレイン電極８ｂは、たとえばチタン／アルミニウム（Ｔｉ／Ａｌ）二層膜によって構成される。
【００３７】
第５の窒化物半導体層６の厚み方向一方側の表面のうち、少なくともゲート電極７、ソース電極８ａおよびドレイン電極８ｂが設けられていない部分は、絶縁膜１０によって覆われている。換言すれば、半導体表面のうち、少なくとも露出している部分は、絶縁膜１０によって覆われている。このように絶縁膜１０は、最小限、半導体表面の露出している部分を覆うように設けられる。これに限定されず、絶縁膜１０は、半導体表面の露出している部分と、ゲート電極７、ソース電極８ａおよびドレイン電極８ｂの各電極の一部分とを覆うように設けられてもよい。
【００３８】
素子分離領域９は、トランジスタと、基板１上に設けられる他の半導体素子とを分離する。図１では、トランジスタを半導体装置１００として記載しているが、基板１上にトランジスタ以外の他の半導体素子が設けられる場合、半導体装置１００は、トランジスタと他の半導体素子とを含んで構成されてもよい。
【００３９】
素子分離領域９は、トランジスタが形成される領域以外の領域のエピタキシャル結晶層に形成される。具体的には、素子分離領域９は、トランジスタが形成される領域と、他の半導体素子が形成される領域との間のエピタキシャル結晶層に形成される。本実施の形態では、素子分離領域９は、半導体表面である第５の窒化物半導体層６の厚み方向一方側の表面から、第４の窒化物半導体層５の内部にわたって形成される。
【００４０】
このように素子分離領域９は、第５の窒化物半導体層６の厚み方向一方側の表面から、第４の窒化物半導体層５の内部にわたって形成されるが、これに限定されず、第３の窒化物半導体層４の内部にわたって形成されてもよいし、第２の窒化物半導体層３の内部にわたって形成されてもよいし、第１の窒化物半導体層２の内部にわたって形成されてもよい。換言すれば、素子分離領域９の深さは、第５の窒化物半導体層６の表面から、第４の窒化物半導体層５の内部まででもよいし、第３の窒化物半導体層４の内部まででもよいし、第２の窒化物半導体層３の内部まででもよいし、第１の窒化物半導体層２の内部まででもよい。
【００４１】
以上に述べたように本実施の形態の半導体装置１００では、基板１と第２の窒化物半導体層３との間に、第２の窒化物半導体層３のバンドギャップよりも大きいバンドギャップを有する第１の窒化物半導体層２が設けられている。これによって、バリア層である第５の窒化物半導体層６と、チャネル層である第４の窒化物半導体層５との界面近くに、二次元電子ガス１１のほぼ全体を閉じ込めることができる。以下に具体的に説明する。
【００４２】
図２は、従来技術の半導体装置のエピタキシャル構造におけるバンド構造と二次元電子ガスのキャリア分布とを示すグラフである。図３は、本発明の実施の一形態である半導体装置１００のエピタキシャル構造におけるバンド構造と二次元電子ガスのキャリア分布とを示すグラフである。図２および図３に示すグラフの横軸は、半導体装置の厚み方向一方側の表面からの距離［ｎｍ］を表し、左縦軸はエネルギー［ｅＶ］を表し、右縦軸はキャリア濃度［ｃｍ-3］を表している。
【００４３】
図２および図３において、符号ＧＣで示される線は、二次元電子ガス濃度を示し、符号Ｅｃで示される線は、伝導帯（Conduction band）のエネルギー準位を示し、符号Ｅｆで示される線は、フェルミ準位（Fermi Level）を示し、符号Ｅｖで示される線は、価電子帯（valence band）のエネルギー準位を示す。図２および図３に示すグラフは、半導体装置のエピタキシャル構造におけるバンド構造と二次元電子ガスのキャリア分布とを、一次元バンド計算シミュレータソフトウェアを用いて計算した結果を表す。
【００４４】
図３には、図１で示した本実施の形態の半導体装置１００におけるエピタキシャル構造である、Ａｌ0.2Ｇａ0.8Ｎ／ＧａＮ／Ｉｎ0.15Ｇａ0.85Ｎ／ＧａＮ／Ａｌ0.03Ｇａ0.97Ｎ構造でのバンド構造と二次元電子ガスのキャリア分布とを、一次元バンド計算シミュレータソフトウェアを用いて計算した結果を示す。ここで、「Ａｌ0.2Ｇａ0.8Ｎ／ＧａＮ／Ｉｎ0.15Ｇａ0.85Ｎ／ＧａＮ／Ａｌ0.03Ｇａ0.97Ｎ」は、第１〜第５の窒化物半導体層２〜６を構成する窒化物半導体を、半導体表面側から順に、すなわち第５の窒化物半導体層６、第４の窒化物半導体層５、第３の窒化物半導体層４、第２の窒化物半導体層３、第１の窒化物半導体層２の順に示している。
【００４５】
一次元バンド計算シミュレータソフトウェアを用いた計算において、図１に示す半導体装置１００は、第１の窒化物半導体層２をＡｌ0.03Ｇａ0.97Ｎで構成し、その厚さを２００ｎｍとし、第２の窒化物半導体層３をＧａＮで構成し、その厚さを５０ｎｍとし、バックバリア層である第３の窒化物半導体層４をＩｎ0.15Ｇａ0.85Ｎで構成し、その厚さを２ｎｍとし、チャネル層である第４の窒化物半導体層５をＧａＮで構成し、その厚さを５０ｎｍとし、バリア層である第５の窒化物半導体層６をＡｌ0.2Ｇａ0.8Ｎで構成し、その厚さを１５ｎｍとしている。また各層のキャリア濃度を１×１０16ｃｍ-3とし、バリア層である第５の窒化物半導体層６の表面ピニングエネルギーを１．４２ｅＶとしている。
【００４６】
図２には、従来の半導体装置におけるエピタキシャル構造でのバンド構造と二次元電子ガスのキャリア分布とを、一次元バンド計算シミュレータソフトウェアを用いて計算した結果を示す。従来の半導体装置におけるエピタキシャル構造としては、バリア層５６をＡｌ0.2Ｇａ0.8Ｎで構成し、その厚さを１５ｎｍとし、チャネル層５５をＧａＮで構成し、その厚さを１５ｎｍとし、バックバリア層５４をＩｎ0.15Ｇａ0.85Ｎで構成し、その厚さを２ｎｍとしている。バックバリア層５４と基板との間には、ＧａＮバッファー層を設け、その厚さを２００ｎｍとしている。また各層のキャリア濃度を１×１０16ｃｍ-3とし、バリア層５６の表面ピニングエネルギーを１．４２ｅＶとしている。
【００４７】
図２の計算に用いている従来の半導体装置におけるエピタキシャル構造は、前述の非特許文献１に開示されるエピタキシャル構造に相当する。非特許文献１の図１には、ＩｎＧａＮバックバリア構造における価電子帯のバンド構造が示されている。また非特許文献１の図２には、キャリア濃度の分布を調べるために一次元バンド計算シミュレータソフトウェアを用いて計算した結果が示されている。非特許文献１の図２から、キャリア濃度が１×１０17ｃｍ-3以上の高い値を持って分布している二次元電子ガスは、ＧａＮチャネル層の全域に分布していることが判る。
【００４８】
非特許文献１の図１および図２に示す結果は、本願の図２に示す結果と同様である。つまり、図２に示すように、従来の半導体装置におけるエピタキシャル構造では、二次元電子ガス１１の分布は、チャネル層５５だけでなく、チャネル層５５の下層まで広がっている。したがって、チャネル層５５の厚さを変えても、二次元電子ガス１１の分布は、チャネル層５５の全域で見られる。
【００４９】
これに対し、本実施の形態の半導体装置１００の場合は、図３に示すように、チャネル層である第４の窒化物半導体層５の厚さに関係なく、二次元電子ガス１１の分布は、バリア層である第５の窒化物半導体層６と、チャネル層である第４の窒化物半導体層５との界面近くに、ほぼ全体が閉じ込められる。これは、第２の窒化物半導体層３のバンドギャップよりも大きいバンドギャップを有する第１の窒化物半導体層２が設けられているためであると考えられる。
【００５０】
つまり、本実施の形態のように、第２の窒化物半導体層３のバンドギャップよりも大きいバンドギャップを有する第１の窒化物半導体層２を設けることによって、二次元電子ガス１１を、バリア層６とチャネル層５との界面近くに閉じ込めることができる。
【００５１】
このように本実施の形態では、二次元電子ガス１１の閉じ込めを高めることができるので、ゲート電極７のゲート長が短くなっても、ゲート電極７によって、二次元電子ガス１１の変調を制御することができる。換言すれば、短チャネル効果を抑制することができる。したがって、効率向上を含めた高周波領域でのトランジスタ特性の向上が可能となる。
【００５２】
以上のように本実施の形態によれば、第２の窒化物半導体層３と基板１との間、すなわちバックバリア層４の直下の第２の窒化物半導体層３の下層には、第２の窒化物半導体層３のバンドギャップよりも大きいバンドギャップを有する第１の窒化物半導体層２が設けられている。これによって、バリア層６とチャネル層５との界面への二次元電子ガス１１の閉じ込めを向上させ、良好なピンチオフ特性を得ることができる。
【００５３】
また、この二次元電子ガス１１の分布は、前述の図３に示すように、チャネル層５の厚さを大きくしても、大きく崩れることはない。したがって、ＩｎＧａＮで構成されるバックバリア層４の合金散乱の影響を低下させることができるので、電子移動度の低下を抑制することができる。
【００５４】
また、二次元電子ガス１１の閉じ込め幅を広くすることなく、チャネル層５の厚さを大きくすることができるので、チャネル層５の結晶性を向上させることができる。これによって、チャネル層５とバリア層６とのヘテロ界面の結晶性および表面モフォロジーを向上させることができるので、電子移動度を向上させることができる。したがって、ゲート長を短くしても、短チャネル効果を抑制することができるので、高周波特性の向上、高効率化、および電子移動度向上による高出力化を図ることができる。
【００５５】
このように本実施の形態では、電子移動度の低下が抑制され、かつ二次元電子ガスの閉じ込めが高められた半導体装置１００を実現することができるので、半導体装置１００の高周波特性の向上、高効率化、および電子移動度向上による高出力化を実現することができる。
【００５６】
エピタキシャル構造としては、本実施の形態の構成に限定されず、以下に示すような構成のエピタキシャル構造でもよい。
【００５７】
たとえば、本実施の形態におけるエピタキシャル構造の各層とバンドギャップがそれぞれ等しく、かつバックバリア層である第３の窒化物半導体層４の格子定数と他の各層の格子定数とが等しくなる構造が挙げられる。このようなエピタキシャル構造としては、たとえばＡｌ0.489Ｉｎ0.26Ｇａ0.215Ｎ／Ａｌ0.242Ｉｎ0.247Ｇａ0.511Ｎ／Ｉｎ0.15Ｇａ0.85Ｎ／Ａｌ0.242Ｉｎ0.247Ｇａ0.511Ｎ／Ａｌ0.279Ｉｎ0.255Ｇａ0.466Ｎ構造がある。
【００５８】
このエピタキシャル構造において、第３の窒化物半導体層４以外の各窒化物半導体層２，３，５，６の格子定数は、第３の窒化物半導体層４を構成するＩｎ0.15Ｇａ0.85Ｎの格子定数と等しくなっている。また、このエピタキシャル構造の各層のバンドギャップは、それぞれ、本実施の形態におけるエピタキシャル構造であるＡｌ0.2Ｇａ0.8Ｎ／ＧａＮ／Ｉｎ0.15Ｇａ0.85Ｎ／ＧａＮ／Ａｌ0.03Ｇａ0.97Ｎ構造の各層のバンドギャップと等しくなっている。
【００５９】
これによって、本実施の形態におけるエピタキシャル構造であるＡｌ0.2Ｇａ0.8Ｎ／ＧａＮ／Ｉｎ0.15Ｇａ0.85Ｎ／ＧａＮ／Ａｌ0.03Ｇａ0.97Ｎ構造で得られる効果と同様の効果を得ることができる。また、各層の格子定数が整合した格子整合系となるので、エピタキシャル結晶内の歪みが生じない構造を構成することができる。したがって、トランジスタの信頼性を向上させることができる。
【００６０】
つまり、第１、第２、第４および第５の各窒化物半導体層２，３，５，６におけるアルミニウム（Ａｌ）、インジウム（Ｉｎ）およびガリウム（Ｇａ）の組成を、第１、第２、第４および第５の各窒化物半導体層２，３，５，６の格子定数と、第３の窒化物半導体層４の格子定数とが一致するように選ぶことによって、半導体装置１００を構成する窒化物半導体層の格子定数を整合させることができる。これよって、エピタキシャル結晶内に歪みが生じることを防ぐことができるので、半導体装置１００の信頼性を向上させることができる。
【００６１】
窒化物半導体を用いたヘテロ接合電界効果型トランジスタは、チャネル層５に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。高耐圧化の観点から、本実施の形態では、第１〜第５の各窒化物半導体層２〜６のバンドギャップを前述の関係を満たすようにするとともに、チャネル層である第４の窒化物半導体層５と、バックバリア層の直下層である第２の窒化物半導体層３とを同一の組成の窒化物半導体で構成し、第２および第４の窒化物半導体層３，５のバンドギャップを３．４７ｅＶ以上とする。
【００６２】
具体的には、チャネル層である第４の窒化物半導体層５およびバックバリア層の直下層である第２の窒化物半導体層３を、組成式ＡｌcＩｎdＧａ1-(c+d)Ｎで表される窒化物半導体で構成し、アルミニウム（Ａｌ）およびインジウム（Ｉｎ）の組成ｄ，ｃを、ｄ≧｛（２．７３／２．６７）×ｃ｝を満たすように選択する。
【００６３】
これによって、チャネル層である第４の窒化物半導体層５のバンドギャップを、ＧａＮのバンドギャップである３．４７ｅＶ以上とすることができる。したがって、前述の効果に加えて、耐圧を向上させることができ、高耐圧化を実現することが可能となる。
【００６４】
以上に述べた本実施の形態では、トランジスタとして動作する必要最小限の要素のみを記載しているが、半導体装置１００は、最終的には保護膜、配線、バイアホールなどが形成された構造においてデバイスとして用いられる。
【００６５】
また本実施の形態では、基板１は、半絶縁性ＳｉＣ基板であるが、これに限定されず、たとえばシリコン（Ｓｉ）、サファイヤ、窒化ガリウム（ＧａＮ）、または窒化アルミニウム（ＡｌＮ）などから成る基板であってもよい。
【００６６】
またソース電極８ａおよびドレイン電極８ｂは、必ずしもＴｉ／Ａｌ二層膜で構成される必要はない。ソース電極８ａおよびドレイン電極８ｂは、オーミック特性が得られればよく、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ストロンチウム（Ｓｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、金（Ａｕ）、白金（Ｐｔ）、バナジウム（Ｖ）、モリブデン（Ｍｏ）もしくはタングステン（Ｗ）などの金属、またはこれらから構成される多層膜で形成されていてもよい。
【００６７】
またゲート電極７，７１は、必ずしもニッケル／金（Ｎｉ／Ａｕ）二層膜で構成される必要はない。ゲート電極７，７１は、チタン（Ｔｉ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）などの金属、イリジウムシリサイド（ＩｒＳｉ）、白金シリサイド（ＰｔＳｉ）、ニッケルシリサイド（ＮｉＳｉ2）などのシリサイド、もしくは窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）などの窒化物金属で構成される単層膜、または、これらの単層膜から構成される多層膜で形成されていてもよい。
【００６８】
また絶縁膜１０は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ケイ素（Ｓｉ）、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、バナジウム（Ｖ）などのうちの少なくとも１種類以上の原子の酸化物、窒化物または酸窒化物などで構成される単層膜で形成されていてもよく、これらの単層膜から構成される多層膜で形成されていてもよい。
【００６９】
また半導体装置は、図４〜図１０に示す構成であってもよい。図４は、半導体装置の他の例である半導体装置１０１を示す断面図である。ソース電極８ａおよびドレイン電極８ｂの下側、すなわち基板１側の少なくとも一部の窒化物半導体層内には、図４に示すように、ｎ型不純物が高濃度にドーピングされた領域である高濃度ｎ型不純物領域１２が形成されていてもよい。
【００７０】
このような構造にすることによって、ソース電極８ａおよびドレイン電極８ｂと、これらに接触する窒化物半導体層との接触抵抗を低減することができる。また、チャネル層５のバリア層６側に発生する二次元電子ガス１１と、ソース電極８ａおよびドレイン電極８ｂとの間の抵抗を低減することができる。したがって、図４に示す構造は、図１に示す構造に比べて、トランジスタとしての半導体装置の高効率化および大電流化による高出力化に有利であり、より好ましい構造と言える。
【００７１】
高濃度ｎ型不純物領域１２は、ｎ型不純物として、たとえばＳｉを窒化物半導体層に注入することによって形成される。高濃度ｎ型不純物領域１２は、必ずしもＳｉを注入して形成する必要はなく、ｎ型不純物が高濃度にドーピングされていればよい。具体的には、高濃度不純物領域１２は、窒化物半導体中でｎ型の不純物準位を形成する材料、たとえばＳｉ、酸素原子（Ｏ）および炭素原子（Ｃ）などが高濃度にドーピングされていればよい。このように高濃度不純物領域１２は、窒化物半導体中でｎ型の不純物準位を形成する材料のドーピングによって形成することができるが、これに限定されず、たとえば窒素空孔の形成によって形成されてもよい。この場合、高濃度不純物領域１２には、窒素空孔が高濃度に形成されていればよい。
【００７２】
また、図４では、高濃度ｎ型不純物領域１２は、半導体表面である第５の窒化物半導体層６の表面から、チャネル層である第４の窒化物半導体層５に至る領域まで形成されている。高濃度ｎ型不純物領域１２が形成される領域は、必ずしも図４に示す領域に限る必要はなく、図４に示す領域よりも大きくても小さくてもよい。すなわち高濃度ｎ型不純物領域１２は、ソース電極８ａおよびドレイン電極８ｂの下側の少なくとも一部の窒化物半導体層内に形成されていればよい。このように高濃度ｎ型不純物領域１２がソース電極８ａおよびドレイン電極８ｂの下側の少なくとも一部の窒化物半導体層内に形成されていれば、前述の効果を得ることができる。
【００７３】
図５は、半導体装置のさらに他の例である半導体装置１０２を示す断面図である。前述の図１に示す半導体装置１００におけるソース電極８ａおよびドレイン電極８ｂの下側、すなわち基板１側の一部の窒化物半導体層は、図５に示すように除去されていてもよい。この場合、窒化物半導体層の除去された部分には、ソース電極１８ａおよびドレイン電極１８ｂが充填される。図５では、第５の窒化物半導体層６の一部が除去されて孔部１３が形成されており、この孔部１３の孔にソース電極１８ａおよびドレイン電極１８ｂの一部分が充填されている。
【００７４】
図５に示す構造にすることによって、チャネル層５のバリア層６側に発生する二次元電子ガス１１と、ソース電極１８ａおよびドレイン電極１８ｂとの間の抵抗を低減することができる。したがって、図５に示す構造は、図１に示す構造に比べて、トランジスタとしての半導体装置の高効率化および大電流化による高出力化に有利であり、より好ましい構造と言える。
【００７５】
図５では、ソース電極１８ａおよびドレイン電極１８ｂの下側の窒化物半導体層２〜６は、半導体表面である第５の窒化物半導体層６の表面すなわちバリア層６の表面から、バリア層６の下層近くに至る領域まで除去されている。窒化物半導体層２〜６の除去する深さ方向の限度は、チャネル層である第４の窒化物半導体層５と、バリア層である第５の窒化物半導体層６との界面までとする。ソース電極１８ａおよびドレイン電極１８ｂの下側の少なくとも一部の窒化物半導体層が除去されていれば、前述の効果を得ることができる。
【００７６】
図６は、半導体装置のさらに他の例である半導体装置１０３を示す断面図である。ゲート電極は、図６に示すゲート電極１７のように、リセス１４に埋め込まれるように設けられてもよい。図６に示すゲート電極１７の底部は、バリア層である第５の窒化物半導体層６に形成されたリセス１４に埋め込まれている。リセス１４は、エッチングなどでバリア層６の一部を除去することによって形成される。したがって、ゲート電極１７の底面は、バリア層６のエピタキシャル成長によって形成された表面には接していない。
【００７７】
前述の図１に示すように、ゲート電極７の底面が、バリア層６のエピタキシャル成長によって形成された表面に接している場合、電流コプラスが生じるおそれがある。ここで、「電流コプラス」とは、低電圧動作でのトランジスタのオン抵抗値と比べて、高電圧動作でのオン抵抗値が高くなってしまう現象をいう。電流コプラスは、高電圧動作時にゲート電極の端部に電界が集中して電子が加速され、エピタキシャル結晶層表面の欠陥および界面準位などに電子がトラップされることが原因であると考えられる。
【００７８】
前述の図１に示すように、ゲート電極７の底面が、バリア層６のエピタキシャル成長によって形成された表面と接している場合は、ゲート電極７とドレイン電極８ｂとの間の半導体表面およびその近傍に形成された欠陥および界面準位などにトラップされた電子の影響によって、仮想ゲートが形成される。これによって、本来のゲート電極７の電位制御による二次元電子ガス１１の制御が行いにくくなり、電流コラプスが発生する。
【００７９】
これに対し、図６に示すように、ゲート電極１７の底面を、バリア層６のエピタキシャル成長によって形成された表面と接しないようにすると、二次元電子ガス１１の制御を行うゲート電極１７と二次元電子ガス１１との距離が短くなる。これによって、ゲート電極１７の電位制御による二次元電子ガス１１の制御が行いやすくなり、半導体表面への電子のトラップの影響が低下する。したがって、電流コラプスを抑制することができ、相互コンダクタンスを増加させることができる。
【００８０】
図７は、半導体装置のさらに他の例である半導体装置１０４を示す断面図である。前述の図１、図４〜図６では、ゲート電極７は、断面形状が四角形状である。ゲート電極の断面形状は、必ずしも四角形状である必要はない。ゲート電極は、たとえば図７に示すようなＴ型構造のゲート電極（以下「Ｔ型ゲート電極」という場合がある）７１、またはＹ型構造のゲート電極でもよい。このようにゲート電極７１の断面形状をＴ型構造またはＹ型構造にすることによって、ゲート電極７１が半導体と接触する面積を維持しつつ、ゲート抵抗を低減することができる。具体的には、ゲート電極７１が、バリア層である第５の窒化物半導体層６と接触する面積を維持するとともに、ゲート抵抗を低減することができる。
【００８１】
図８は、半導体装置のさらに他の例である半導体装置１０５を示す断面図である。前述の図７では、Ｔ型ゲート電極７１の傘下部分が絶縁膜１０と接していない構造を示したが、図８に示すように、Ｔ型ゲート電極７２の傘下部分が絶縁膜１０と接する構造にしてもよい。Ｔ型ゲート電極７２の傘下部分が絶縁膜１０と接する構造にすることによって、高電圧動作時において、ゲート電極７２のドレイン電極８ｂ側のエッジ部分に集中する電界を緩和することができる。これによって、電流コラプスを抑制するとともに、耐圧を高くすることができる。
【００８２】
図９は、半導体装置のさらに他の例である半導体装置１０６を示す断面図である。前述の図８では、絶縁膜１０は、バリア層６の厚み方向一方側の表面のうち、少なくともゲート電極７２、ソース電極８ａおよびドレイン電極８ｂが形成されていない部分全体に形成されている。これに限定されず、図９に示すように、ゲート電極７１の傘下部分のみに絶縁膜７０を形成してもよい。このように絶縁膜７０をゲート電極７１の傘下部分のみに形成することによって、ソース電極８ａとゲート電極７１との間、およびゲート電極７１とドレイン電極８ｂとの間に発生する容量を低減することができる。これによって、高周波動作時の利得および効率を向上することができる。
【００８３】
図１０は、半導体装置のさらに他の例である半導体装置１０７を示す断面図である。前述の図４〜図９に示す構造は、全て個々に採用する必要はなく、たとえば、図１０に示すように、組み合わせてもよい。図１０に示す半導体装置１０７では、Ｔ型ゲート電極７３の底部は、リセス１４に埋め込まれている。
【００８４】
次に、前述の図１に示す本発明の実施の一形態である半導体装置１００の製造方法について説明する。図１１〜図２０は、本発明の実施の一形態である半導体装置１００の製造方法を説明するための図である。
【００８５】
図１１は、基板１上への第１〜第５の窒化物半導体層２〜６の積層が終了した段階の状態を示す断面図である。まず、たとえば、サファイヤ、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、またはＳｉなどから成る基板１を準備する。本実施の形態では、基板１として、ＳｉＣ基板を準備する。
【００８６】
次に、たとえば、分子線エピタキシー（Molecular Beam Epitaxy；略称：ＭＢＥ）法または気相成長（Chemical Vapor Deposition；略称：ＣＶＤ）法によって、基板１の厚み方向一方側の表面上に、第１の窒化物半導体層２、第２の窒化物半導体層３、第３の窒化物半導体層４、第４の窒化物半導体層５、および第５の窒化物半導体層６を、この順序で積層する。前述のように、第３の窒化物半導体層４は、バックバリア層として機能する。第４の窒化物半導体層５は、チャネル層として機能する。第５の窒化物半導体層６は、バリア層として機能する。
【００８７】
本実施の形態では、第１〜第５の窒化物半導体層２〜６として、Ａｌ0.2Ｇａ0.8Ｎ／ＧａＮ／Ｉｎ0.15Ｇａ0.85Ｎ／ＧａＮ／Ａｌ0.03Ｇａ0.97Ｎの構造をＳｉＣ基板上にエピタキシャル成長させる場合について説明する。
【００８８】
第１の窒化物半導体層２のバンドギャップは、チャネル層である第４の窒化物半導体層５に高い濃度で分布する二次元電子ガス１１の閉じ込めに影響を与える。したがって、第１の窒化物半導体層２のバンドギャップは、チャネル層５と等しいバンドギャップを有する第２の窒化物半導体層３よりも大きいことが望ましい。このことから、第１の窒化物半導体層２を構成する窒化物半導体におけるＡｌ、ＩｎおよびＧａの組成は、第１の窒化物半導体層２のバンドギャップが、第２の窒化物半導体層３のバンドギャップよりも大きくなるように選ぶことが望ましい。
【００８９】
また第１の窒化物半導体層２の厚み寸法（以下「厚さ」という場合がある）は、基板１との格子不整による転移を上層のエピタキシャル結晶層に及ぼさない厚さが望ましい。具体的には、第１の窒化物半導体層２の厚さは、１００ｎｍ以上１０００ｎｍ以下であることが望ましい。このように第１の窒化物半導体層２を１００ｎｍ以上１０００ｎｍ以下と厚くすることによって、第１の窒化物半導体層２の結晶性が良くなり、その後に積層する第２の窒化物半導体層３以降の窒化物半導体層の結晶性を向上させることができる。本実施の形態では、第１の窒化物半導体層２をＡｌ0.03Ｇａ0.97Ｎによって構成し、その厚さを２００ｎｍとする。
【００９０】
また本実施の形態では、第２の窒化物半導体層３、およびチャネル層である第４の窒化物半導体層５は、ＧａＮによって構成し、その厚さを５０ｎｍとする。第２および第４の窒化物半導体層３，５の厚さは、これに限定されるものではないが、第１の窒化物半導体層２の厚さよりも小さく、かつ第３の窒化物半導体層４の厚さよりも大きい値に選ばれる。具体的には、第２および第４の窒化物半導体層３，５の厚さは、１０ｎｍ以上２００ｎｍ以下であることが望ましい。この範囲の中でも、特に第２の窒化物半導体層３の厚さは、厚い方が望ましい。第２の窒化物半導体層３の厚さを、たとえば２００ｎｍ程度と厚くすることによって、第２の窒化物半導体層３の結晶性が良くなり、その後に積層する第３の窒化物半導体層４であるＩｎＧａＮ層の結晶性を向上させることができる。
【００９１】
バックバリア層である第３の窒化物半導体層４は、前述のように、組成式ＩｎeＧａ1-eＮ（０＜ｅ≦１）で表される窒化物半導体から成る。第３の窒化物半導体層４のバンドギャップは、第２の窒化物半導体層３および第４の窒化物半導体層５のバンドギャップよりも小さくする。
【００９２】
第２の窒化物半導体層３および第４の窒化物半導体層５は、第３の窒化物半導体層４の上下の層であり、かつバンドギャップが等しい。この第２および第４の窒化物半導体層３，５のバンドギャップよりも、第３の窒化物半導体層４のバンドギャップを前述のように小さくすることによって、第２の窒化物半導体層３と第４の窒化物半導体層５とにエネルギー差（以下「ノッチ」という場合がある）を生じさせることができる。このエネルギー差が、電子に対する障壁、すなわちバックバリアとなる。
【００９３】
したがって、バックバリア層となる第３の窒化物半導体層４の厚さは、５ｎｍ以下程度と小さい方が、急激なバンドギャップ差を生じさせることができるので、望ましい。ただし、第３の窒化物半導体層４のバンドギャップは、前述のように第２および第４の窒化物半導体層３，５のバンドギャップよりも小さくしたときに、正孔、すなわちホールの形成が生じない程度のバンドギャップであることが望ましい。
【００９４】
以上のことから、本実施の形態では、バックバリア層である第３の窒化物半導体層４は、Ｉｎ0.15Ｇａ0.85Ｎによって構成し、その厚さを２ｎｍとする。第３の窒化物半導体層４の厚さは、これに限定されるものではないが、前述のように５ｎｍ以下であることが望ましく、より望ましくは１ｎｍ以上５ｎｍ以下である。第３の窒化物半導体層４の厚さは、第２および第４の窒化物半導体層３，５の厚さよりも小さい値に選ばれる。
【００９５】
またバリア層である第５の窒化物半導体層６は、本実施の形態では、Ａｌ0.2Ｇａ0.8Ｎによって構成し、その厚さを１５ｎｍとする。第５の窒化物半導体層６の厚さは、これに限定されるものではない。所望の二次元電子ガス濃度と耐圧とを鑑みて、第５の窒化物半導体層６と第４の窒化物半導体層５とのバンドギャップ差が決められ、それに基づいて、第５の窒化物半導体層６の構成元素の組成と、第５の窒化物半導体層６の厚さとが決められる。すなわち、第５の窒化物半導体層６の組成および厚さは、所望の二次元電子ガス濃度と耐圧とに基づいて決められる。具体的には、第５の窒化物半導体層６の厚さは、５ｎｍ以上５０ｎｍ以下であることが望ましい。
【００９６】
第１〜第５の窒化物半導体層２〜６の不純物濃度は、１×１０18ｃｍ-3以下であればよい。特に、バリア層である第５の窒化物半導体層６の不純物濃度は、バリア層６を高耐圧層とするために、１×１０18ｃｍ-3以下に設定される。本実施の形態では、不純物の導電型は、常にｎ型である。窒化物半導体は、意図的に不純物を導入しない場合、すなわちノンドープの場合においても、成長炉または雰囲気ガス中から不純物が窒化物半導体中に入り、ｎ型の不純物を含むこととなる。したがって、第１〜第５の窒化物半導体層２〜６は、結晶成長においてノンドープであっても、実際の不純物濃度が１×１０18ｃｍ-3以下であればよく、この不純物濃度が低い方が望ましい。
【００９７】
図１２は、ソース電極８ａおよびドレイン電極８ｂの形成が終了した段階の状態を示す断面図である。第１〜第５の窒化物半導体層２〜６の形成後は、たとえば蒸着法またはスパッタ法を用いて、ソース電極８ａおよびドレイン電極８ｂとなる導電膜を堆積し、リフトオフ法などによってソース電極８ａおよびドレイン電極８ｂを形成する。ソース電極８ａおよびドレイン電極８ｂとなる導電膜としては、たとえばチタン（Ｔｉ）、アルミニウム（Ａｌ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ストロンチウム（Ｓｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、金（Ａｕ）、白金（Ｐｔ）、バナジウム（Ｖ）、モリブデン（Ｍｏ）もしくはタングステン（Ｗ）などの金属から成る単層膜、またはこれらの単層膜で構成される多層膜を用いる。
【００９８】
ソース電極８ａおよびドレイン電極８ｂの形成後には、熱処理を行ってもよい。熱処理を行うことによって、ソース電極８ａおよびドレイン電極８ｂを構成する金属層と、半導体表面層である第５の窒化物半導体層６とを反応させて、反応層として、合金層を形成することができる。これによって、接触抵抗およびアクセス抵抗を更に低減することができる。
【００９９】
図１３は、素子分離領域９の形成が終了した段階の状態を示す断面図である。ソース電極８ａおよびドレイン電極８ｂの形成後は、レジストパターンなどをマスク３１として、トランジスタを作製する領域以外の領域のエピタキシャル結晶層に素子分離領域９を形成する。素子分離領域９は、本実施の形態では、第５の窒化物半導体層６の表面から、基板１の方向に向けて、第４の窒化物半導体層５の内部にわたって形成される。素子分離領域９は、これに限定されるものではなく、第５の窒化物半導体層６の表面から、基板１の方向に向けて、エピタキシャル結晶層である第５〜第１の窒化物半導体層６〜２のいずれかの内部にわたって形成される。
【０１００】
本実施の形態では、イオン３２を照射するイオン注入法によって素子分離領域９を形成する。照射するイオン３２としては、たとえば、ヘリウム（Ｈｅ）、窒素（Ｎ）、酸素（Ｏ）、マグネシウム（Ｍｇ）、アルゴン（Ａｒ）、カルシウム（Ｃａ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）などのイオンが挙げられる。素子分離領域９の形成方法は、イオン注入法に限定されない。たとえば、エッチングなどを用いて、第１〜第５の窒化物半導体層の一部分を除去し、素子分離領域９を形成してもよい。
【０１０１】
図１４は、ゲート電極７の形成が終了した段階の状態を示す断面図である。素子分離領域９の形成後は、たとえば蒸着法またはスパッタ法を用いて、ゲート電極７となる導電膜を堆積し、リフトオフ法などによってゲート電極７を形成する。ゲート電極７となる導電膜としては、たとえば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）などの金属、珪化イリジウム（ＩｒＳｉ）、珪化白金（ＰｔＳｉ）、珪化ニッケル（ＮｉＳｉ2）などのシリサイド、もしくは窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）などの窒化物金属などから成る単層膜、またはこれらの単層膜で構成される多層膜を用いる。
【０１０２】
図１５は、絶縁膜１０の形成が終了した段階の状態を示す断面図である。ゲート電極７の形成後は、第５の窒化物半導体層６の厚み方向一方側の表面のうち、少なくともゲート電極７、ソース電極８ａおよびドレイン電極８ｂが形成されていない部分を覆うように、絶縁膜１０を形成する。具体的には、たとえばプラズマＣＶＤ法、触媒化学気相成長（Catalytic Chemical Vapor Deposition；略称：Ｃａｔ−ＣＶＤ）法、原子成長（Atomic Layer Deposition；略称：ＡＬＤ）法、ＭＯＣＶＤ法、ＭＢＥ法またはスパッタ法によって、絶縁膜１０を形成する。
【０１０３】
絶縁膜１０としては、たとえばアルミニウム（Ａｌ）、ガリウム（Ｇａ）、ケイ素（Ｓｉ）、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、バナジウム（Ｖ）などのうちの少なくとも１種類以上の原子の酸化物、窒化物もしくは酸窒化物などから成る単層膜、またはこれらの単層膜で構成される多層膜を形成する。
【０１０４】
以上に述べた半導体装置の製造方法によれば、前述の図１に示す構造を有し、前述のように優れた効果を有するヘテロ接合電界効果型トランジスタである半導体装置１００を製造することができる。本実施の形態では、トランジスタとして動作する必要最小限の要素しか記載していないが、半導体装置１００は、最終的には保護膜、配線、バイアホールなどの形成プロセスを経てデバイスとして用いられる。
【０１０５】
また本実施の形態では、エピタキシャル結晶層である第１〜第５の窒化物半導体層６の形成後に、ソース電極８ａおよびドレイン電極８ｂの形成、素子分離領域９の形成、ゲート電極７の形成、絶縁膜１０の形成の各工程が、この順に行われている。これらの工程は、必ずしもこの順番で行う必要はなく、工程の順番を入れ替えてもよい。
【０１０６】
たとえば、ソース電極８ａおよびドレイン電極８ｂを形成する前に、素子分離領域９の形成を行ってもよい。またゲート電極７の形成後に素子分離領域９の形成を行ってもよい。また絶縁膜１０の形成を行い、形成した絶縁膜１０のうち、ゲート電極７を形成する領域の絶縁膜１０を除去した後に、ゲート電極７を形成してもよい。また絶縁膜１０の形成後に素子分離領域９の形成を行い、次いでゲート形成領域の絶縁膜１０を除去した後に、ゲート電極７を形成してもよい。
【０１０７】
また本実施の形態では、前述の図１１に示す第１〜第５の窒化物半導体層２〜６として、Ａｌ0.2Ｇａ0.8Ｎ／ＧａＮ／Ｉｎ0.15Ｇａ0.85Ｎ／ＧａＮ／Ａｌ0.03Ｇａ0.97Ｎの構造をＳｉＣ基板上にエピタキシャル成長させる場合について説明したが、第１〜第５の窒化物半導体層２〜６を形成するときの条件を適宜に変更することによって、実施の形態と同様の効果を達成する種々のヘテロ接合電界効果型トランジスタを半導体装置として製造することができる。
【０１０８】
具体的には、図１１に示すエピタキシャル構造を、ＭＯＣＶＤ法を用いて、基板１上にエピタキシャル成長させるときに、窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいは、ｎ型ドーパントの原料ガスとなるシランなどの流量、圧力、温度および時間を調整し、各層を所望の組成、膜厚およびドーピング濃度とする。これによって、さまざまな窒化物半導体ヘテロ接合電界効果型トランジスタを半導体装置として製造することができる。
【０１０９】
また前述の図１１〜図１５に示す本実施の形態の半導体装置１００の製造方法における各工程を適宜に変更することによって、前述の図４〜図１０に示す他の半導体装置１０１〜１０７を製造することができる。たとえば、前述の図４に示す半導体装置１０１は、以下のようにして製造することができる。
【０１１０】
図１６は、高濃度ｎ型不純物領域１２の形成が終了した段階の状態を示す断面図である。まず、前述の本実施の形態と同様にして、前述の図１１に示すように第１〜第５の窒化物半導体層２〜６を基板１上に形成する。
【０１１１】
次いで、図１６に示すように、レジストパターンなどを注入マスク３３として、ソース電極８ａおよびドレイン電極８ｂを形成する領域の下側、すなわち基板１側の少なくとも一部の窒化物半導体層２〜６内に、窒化物半導体においてｎ型となるＳｉなどの不純物を注入する。具体的には、イオン注入法などを用いて、前述の不純物のイオン３４を所望の領域に打ち込む。次いで、熱処理することによって、高濃度ｎ型不純物領域１２を形成する。イオン３４を打ち込むときの条件は、本実施の形態では、注入ドーズ量を１×１０13ｃｍ-2〜１×１０17ｃｍ-2とし、注入エネルギーを１０ｋｅＶ〜１０００ｋｅＶとする。
【０１１２】
高濃度ｎ型不純物領域１２の不純物濃度は、結晶成長時に、意図的にｎ型のＧａＮまたはＡｌＧａＮを形成するときに用いられる不純物濃度と同等か、またはそれ以上が望ましい。具体的には、高濃度ｎ型不純物領域１２の不純物濃度は、１×１０18ｃｍ-3以上であることが好ましく、より好ましくは１×１０19ｃｍ-3以上である。
【０１１３】
高濃度ｎ型不純物領域１２内の不純物の望ましい分布の一つとして、ソース電極８ａおよびドレイン電極８ｂ下の半導体表面から、電子の流れるバリア層６とチャネル層５との界面までの領域と、この界面からチャネル層５側に１０ｎｍ程度までの領域との双方で、１×１０18ｃｍ-3以上といった高い不純物濃度を有する構造が挙げられる。このような不純物分布を形成する注入ドーズ量および注入エネルギーの決め方としては、注入エネルギーおよび照射対象物の構造をパラメータとして、モンテカルロ計算によって、イオンの飛程をシミュレートする方法が挙げられる。この方法によって、前記条件を満たす注入エネルギーおよび注入ドーズ量を決めることができる。
【０１１４】
注入マスク３３としてレジストパターンを用いる場合、レジストパターンは、バリア層６上に窒化膜または酸化膜を形成した後で形成されてもよい。このようにバリア層６上に窒化膜または酸化膜を形成することによって、注入されたイオン３４で、バリア層６を構成する原子、具体的にはアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、窒素（Ｎ）などが真空中に跳ね飛ばされることを抑制することができる。バリア層６上に形成する窒化膜または酸化膜としては、たとえば、窒化シリコン（ＳｉＮX）膜もしくは窒化アルミニウム（ＡｌＮ）膜などの窒化膜、または二酸化シリコン（ＳｉＯ2）膜もしくは酸化アルミニウム（Ａｌ2Ｏ3）などの酸化膜を、１０ｎｍ〜１００ｎｍ程度の厚さで形成する。
【０１１５】
前述のように、注入マスク３３を用いてイオン３４を注入した後は、熱処理を行い、注入したイオン３４を活性化させることによって、ソース電極８ａおよびドレイン電極８ｂの下側の高濃度ｎ型不純物領域１２を低抵抗化する。この熱処理は、窒化膜または酸化膜で窒化物半導体の表面を被った後に行われてもよい。このように窒化膜または酸化膜で窒化物半導体の表面を被った後に熱処理を行うことによって、この熱処理のときに、半導体表面から窒素原子が抜けることを防止することができる。
【０１１６】
窒化物半導体の表面を被う窒化膜または酸化膜としては、たとえばバリア層６上に、窒化シリコン（ＳｉＮX）膜もしくは窒化アルミニウム（ＡｌＮ）膜などの窒化膜、または二酸化シリコン（ＳｉＯ2）膜もしくは酸化アルミニウム（Ａｌ2Ｏ3）などの酸化膜を、１０ｎｍ〜１００ｎｍ程度の厚さで形成する。このように窒化膜または酸化膜で窒化物半導体の表面を被った後に、熱処理を行ってもよい。
【０１１７】
図１７は、ソース電極８ａおよびドレイン電極８ｂの形成が終了した段階の状態を示す断面図である。高濃度ｎ型不純物領域１２を形成した後は、前述の図１２に示す場合と同様にして、リフトオフ法などによって、ソース電極８ａおよびドレイン電極８ｂを形成する。
【０１１８】
図１８は、素子分離領域９の形成が終了した段階の状態を示す断面図である。ソース電極８ａおよびドレイン電極８ｂの形成後は、前述の図１３に示す場合と同様にして、レジストパターンなどをマスク３１として、トランジスタを作製する領域以外の領域のエピタキシャル結晶層に素子分離領域９を形成する。その後は、前述の図１４および図１５に示す場合と同様にして、ゲート電極７および絶縁膜１０を形成する。以上の工程を経ることによって、前述の図４に示す半導体装置１０１を製造することができる。
【０１１９】
以上に述べた半導体装置１０１の製造方法では、図１６に示す高濃度ｎ型不純物領域１２の形成工程、図１７に示すソース電極８ａおよびドレイン電極８ｂの形成工程、および図１８に示す素子分離領域９の形成工程を、この順番で行っている。これら３つの工程は、必ずしもこの順番で行う必要はなく、工程の順番を入れ替えてもよい。たとえば、ソース電極８ａおよびドレイン電極８ｂを形成する前に、素子分離領域９を形成してもよい。
【０１２０】
図１９は、孔部１３の形成が終了した段階の状態を示す断面図である。前述の図５に示す半導体装置１０２を製造する場合には、前述の図１１に示す第１〜第５の窒化物半導体層２〜６の形成後であって、図１２に示すソース電極８ａおよびドレイン電極８ｂの形成前に、図１９に示すように、孔部１３を形成する。
【０１２１】
具体的には、レジストパターンなどをマスク３５として、塩素（Ｃｌ2）ガスなどを用いたドライエッチング法などによってエッチングすることによって、第１〜第５の窒化物半導体層２〜６のうち、ソース電極８ａおよびドレイン電極８ｂを形成する領域の下側の少なくとも一部の半導体層を除去する。図５に示す半導体装置１０２を製造する場合には、図１７に示すように、第５の窒化物半導体層６の一部を除去する。これによって、第５の窒化物半導体層６に孔部１３が形成される。次いで、前述の図１２に示す場合と同様にして、孔部１３の孔に充填されるようにソース電極１８ａおよびドレイン電極１８ｂを形成する。
【０１２２】
その後は、前述の図１３〜図１５に示す場合と同様にして、素子分離領域９、ゲート電極７および絶縁膜１０を形成する。以上の工程を経ることによって、前述の図５に示す半導体装置１０２を製造することができる。
【０１２３】
図１９に示すエッチング工程の前または後には、前述の図１６に示す高濃度ｎ型不純物領域１２の形成工程を行ってもよい。これによって、図４に示す半導体装置１０１と図５に示す半導体装置１０２とを組み合わせた半導体装置、すなわち高濃度ｎ型不純物領域１２を有し、かつ高濃度ｎ型不純物領域１２の一部が除去されて形成された孔部１３の孔に、ソース電極１８ａおよびドレイン電極１８ｂが充填された半導体装置を製造することができる。
【０１２４】
図２０は、リセス１４の形成が終了した段階の状態を示す断面図である。前述の図６に示す半導体装置１０３を製造する場合には、前述の図１３に示す素子分離領域９の形成後であって、前述の図１４に示すゲート電極７を形成する前に、図２０に示すように、リセス１４を形成する。
【０１２５】
具体的には、レジストパターンなどをマスク３６として、マスク３６の開口３６ａを通して、塩素（Ｃｌ2）ガスなどを用いたドライエッチング法などによってエッチングすることによって、ゲート電極７を形成する領域（以下「ゲート電極形成領域」という）Ｓのバリア層６の一部を除去する。これによって、バリア層である第５の窒化物半導体層６にリセス１４が形成される。エッチングを行うときに、エッチング時間およびガス流量を調整することによって、所望の深さまでエッチングを行うことができるので、所望の深さのリセス１４を形成することができる。
【０１２６】
その後は、前述の図１４に示す場合と同様にして、リセス１４に充填されるようにゲート電極１７を形成した後、図１５に示す場合と同様にして絶縁膜１０を形成する。以上の工程を経ることによって、前述の図６に示すようにリセス１４にゲート電極１７が埋め込まれた構造の半導体装置１０３を製造することができる。
【０１２７】
図２１は、ゲート電極形成領域Ｓの絶縁膜１０の除去が終了した段階の状態を示す断面図である。前述の図８に示す半導体装置１０５を製造する場合には、前述の図１３に示す素子分離領域９の形成後であって、前述の図１４に示すゲート電極７を形成する前に、前述の図１５に示す場合と同様にして、半導体表面すなわち第５の窒化物半導体層６の表面に、絶縁膜１０を形成する。具体的には、半導体表面に、たとえば蒸着法、プラズマＣＶＤ法、Ｃａｔ−ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法またはＡＬＤ法などを用いて、絶縁膜１０を堆積する。
【０１２８】
半導体表面に形成する絶縁膜１０は、保護膜としての役割も有するので、良質な膜であることが望ましい。このような絶縁膜１０として、たとえば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ケイ素（Ｓｉ）、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、バナジウム（Ｖ）などのうちの少なくとも１種類以上の原子を含む酸化物、窒化物または酸窒化物などから成る絶縁膜を堆積する。
【０１２９】
次いで、ゲート電極形成領域Ｓに開口３７ａが形成されたマスク３７を介して、ドライエッチングまたはウェットエッチングによって、ゲート電極形成領域Ｓの絶縁膜１０を除去する。マスク３７としては、たとえばレジストマスクまたは酸化膜マスクなどを用いる。
【０１３０】
マスク３７を除去した後、エッチングによって形成された絶縁膜１０の開口よりも広い開口が形成されたレジストパターンを用いて、蒸着法によってゲートメタルとなる電極金属を堆積し、リフトオフ法などによってゲート電極７２を形成する。これによって、前述の図８に示す構造の半導体装置１０５を製造することができる。
【０１３１】
以上に述べた図８に示す半導体装置１０５の製造方法を用いることによって、前述の図９に示す構造の半導体装置１０６を製造することができる。具体的には、まず、図８に示す半導体装置１０５を製造する場合と同様にして、前述の図１３に示す素子分離領域９の形成後に、半導体表面である第５の窒化物半導体層６の表面に絶縁膜を形成する。このとき、絶縁膜として、前述の図９に示すゲート電極７１の傘下部分と半導体表面との距離に等しい厚さの絶縁膜７０を形成する。次いで、前述の図８に示す半導体装置１０５を製造する場合と同様にして、図２１に示すようにゲート電極形成領域Ｓの絶縁膜７０を除去し、ゲート電極７１を形成する。
【０１３２】
次いで、バッファードフッ酸、すなわちフッ酸緩衝液などのエッチング液を用いたウェットエッチングによって、絶縁膜７０を除去する。このときに、ウェットエッチングの処理条件、たとえば処理時間およびエッチング液の濃度を調整することによって、絶縁膜７０を所望の領域に残すことが可能である。これによって、図９に示すように、ゲート電極７１の傘下部分のみに絶縁膜７０が残る形状が得られる。
【０１３３】
以上のようにすることによって、図９に示すように、ゲート電極７１の傘下部分のみに絶縁膜７０が残る構造の半導体装置１０６を製造することができる。
【０１３４】
図２２は、ゲート電極形成領域Ｓの絶縁膜７０の除去が終了した段階の状態を示す断面図である。前述の図７に示す半導体装置１０４は、前述の図８に示す半導体装置１０５と同様にして製造することができる。具体的には、前述の図１３に示す素子分離領域９の形成後であって、前述の図１４に示すゲート電極７を形成する前に、前述の図２１に示す場合と同様にして、半導体表面である第５の窒化物半導体層６の表面に、絶縁膜１０を形成する。
【０１３５】
半導体装置１０４を最終的にデバイスとして使用するためには、ソース電極８ａおよびドレイン電極８ｂを覆った絶縁膜１０の一部を、たとえばフッ酸などを用いてウェットエッチングして除去した後、配線電極を形成する必要がある。したがって、絶縁膜１０としては、たとえばフッ酸などを用いたウェットエッチングによって除去可能な絶縁膜を形成する。
【０１３６】
次いで、絶縁膜１０の厚み方向一方側の表面上に、第２の絶縁膜４０を形成する。これによって、絶縁膜１０および第２の絶縁膜４０の２つの絶縁膜で構成される絶縁膜７０が形成される。第２の絶縁膜４０としては、絶縁膜１０に比べて、ウェットエッチングによって容易に除去することができる絶縁膜、たとえばシリコン酸化膜（ＳｉＯ）を形成する。
【０１３７】
次いで、ゲート電極形成領域Ｓに開口３８ａが形成されたマスク３８を介して、ドライエッチングまたはウェットエッチングによって、ゲート電極形成領域Ｓの第２の絶縁膜４０および絶縁膜１０を順次除去する。マスク３８としては、たとえばレジストマスクまたは酸化膜マスクなどを用いる。
【０１３８】
マスク３８を除去した後、エッチングによって形成された第２の絶縁膜４０および絶縁膜１０の開口よりも広い開口が形成されたレジストパターンを用いて、蒸着法によってゲートメタルとなる電極金属を堆積し、リフトオフ法などによってゲート電極７１を形成する。
【０１３９】
絶縁膜７０のうち、ウェットエッチングされやすい方の絶縁膜である第２の絶縁膜４０を、たとえばバッファードフッ酸、すなわちフッ酸緩衝液などのエッチング液を用いたウェットエッチングによって除去する。これによって、ゲート電極７１の傘下部分が絶縁膜１０と接していない構造である、図７に示す構造の半導体装置１０４を製造することができる。
【０１４０】
また、第２の絶縁膜４０のウェットエッチングの処理条件、たとえば処理時間およびエッチング液の濃度を調整することによって、所望の領域の第２の絶縁膜４０を残すことができる。これによって、たとえば図２３に示す構造の半導体装置１０８を製造することができる。図２３は、半導体装置のさらに他の例である半導体装置１０８を示す断面図である。前述のように第２の絶縁膜４０のウェットエッチングの処理条件を調整することによって、図２３に示すように、絶縁膜１０が半導体表面を覆い、かつ第２の絶縁膜４０がゲート電極７１の傘下部分のみに残る形状を得ることができる。
【０１４１】
以上に述べた半導体装置の製造方法は、全て個々に採用する必要はなく、適宜に組み合わせることができる。前述の半導体装置の製造方法を適宜に組み合わせることによって、たとえば前述の図１０に示す半導体装置１０７を製造することができる。
【０１４２】
具体的には、まず、前述の図１に示す半導体装置１００を製造する場合と同様にして、前述の図１１に示すように、基板１上に第１〜第５の窒化物半導体層２〜６を形成する。次いで、前述の図４に示す半導体装置１０１を製造する場合と同様にして、前述の図１６〜図１８に示すように高濃度不純物領域１２、ソース電極８ａ、ドレイン電極８ｂおよび素子分離領域９を形成する。
【０１４３】
次いで、前述の図８に示す半導体装置１０５を製造する場合と同様にして、前述の図２１に示すように、半導体表面である第５の窒化物半導体層６の表面のうち、少なくともソース電極８ａおよびドレイン電極８ｂが形成されていない部分を覆うように、絶縁膜を形成する。このとき、絶縁膜として、前述の図１０に示すゲート電極７３の傘下部分と半導体表面との距離に等しい厚さの絶縁膜７０を形成する。
【０１４４】
その後、前述の図６に示す半導体装置１０３を製造する場合と同様にして、前述の図２０に示すように、ゲート電極形成領域Ｓにリセス１４を形成する。次いで、リセス１４に充填されるように、前述の図７〜図９に示すゲート電極７１，７２と同様の形状のゲート電極７３を形成する。
【０１４５】
次いで、バッファードフッ酸などのエッチング液で絶縁膜７０を除去する。このときに、ウェットエッチングの処理条件を調整することによって、絶縁膜７０を所望の領域に残すことが可能である。これによって、前述の図１０に示すように、ゲート電極７３の傘下部分のみに絶縁膜７０が残る形状が得られる。
【０１４６】
以上のようにすることによって、前述の図１０に示すように、リセス１４に底部が埋め込まれたＴ型ゲート電極７３の傘下部分のみに絶縁膜７０が残る形状の半導体装置１０７を製造することができる。
【０１４７】
また前述の半導体装置の製造方法を適宜に組み合わせることによって、たとえば図２４に示す半導体装置１０９を製造することもできる。図２４は、半導体装置のさらに他の例である半導体装置１０９を示す断面図である。半導体装置１０９では、前述の図２３に示す半導体装置１０８と同様に、絶縁膜１０が半導体表面を覆い、かつ第２の絶縁膜４０がゲート電極７３の傘下部分のみに残る形状となっている。
【０１４８】
図２４に示す半導体装置１０９の製造方法を具体的に述べると、まず、前述の図１０に示す半導体装置１０７を製造する場合と同様にして、基板１上に第１〜第５の窒化物半導体層２〜６を形成した後、高濃度不純物領域１２、ソース電極８ａ、ドレイン電極８ｂおよび素子分離領域９を形成する。
【０１４９】
次いで、前述の図７に示す半導体装置１０４を製造する場合と同様にして、前述の図２２に示すように、半導体表面である第５の窒化物半導体層６の表面のうち、少なくともソース電極８ａおよびドレイン電極８ｂが形成されていない部分を覆うように、絶縁膜１０を形成する。次いで、絶縁膜１０の厚み方向一方側の表面上に、第２の絶縁膜４０を形成して、絶縁膜１０および第２の絶縁膜４０の２つの絶縁膜で構成される絶縁膜７０を形成する。
【０１５０】
その後、前述の図２０に示す場合と同様にして、ゲート電極形成領域Ｓにリセス１４を形成した後に、前述の図７〜図９に示すゲート電極７１，７２と同様の形状のゲート電極７３を形成し、バッファードフッ酸などのエッチング液で第２の絶縁膜４０を除去する。このときに、ウェットエッチングの処理条件を調整することによって、第２の絶縁膜４０を所望の領域に残すことが可能である。これによって、図２４に示すように、ゲート電極７３の傘下部分のみに第２の絶縁膜４０が残る形状が得られる。
【０１５１】
以上のようにすることによって、図２４に示すように、絶縁膜１０が半導体表面を覆い、かつリセス１４に底部が埋め込まれたＴ型ゲート電極７３の傘下部分のみに第２の絶縁膜４０が残る構造の半導体装置１０９を製造することができる。
【符号の説明】
【０１５２】
１ 基板、２ 第１の窒化物半導体層、３ 第２の窒化物半導体層、４ 第３の窒化物半導体層（バックバリア層）、５ 第４の窒化物半導体層（チャネル層）、６ 第５の窒化物半導体層（バリア層）、７，１７，７１〜７３ ゲート電極、８ａ，１８ａ ソース電極、８ｂ，１８ｂ ドレイン電極、９ 素子分離領域、１０，７０ 絶縁膜、１１ 二次元電子ガス、１２ 高濃度ｎ型不純物領域、４０ 第２の絶縁膜、１００〜１０９ 半導体装置。
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、組成式ＡｌaＩｎbＧａ1-(a+b)Ｎ（０≦ａ≦１、０≦ｂ≦１、０≦ａ＋ｂ≦１）で表される窒化物半導体から成る第１の窒化物半導体層と、
前記第１の窒化物半導体層上に設けられ、組成式ＡｌcＩｎdＧａ1-(c+d)Ｎ（０≦ｃ≦１、０≦ｄ≦１、０≦ｃ＋ｄ≦１）で表される窒化物半導体から成る第２の窒化物半導体層と、
前記第２の窒化物半導体層上に設けられ、組成式ＩｎeＧａ1-eＮ（０＜ｅ≦１）で表される窒化物半導体から成る第３の窒化物半導体層と、
前記第３の窒化物半導体層上に設けられ、組成式ＡｌfＩｎgＧａ1-(f+g)Ｎ（０≦ｆ≦１、０≦ｇ≦１、０≦ｆ＋ｇ≦１）で表される窒化物半導体から成る第４の窒化物半導体層と、
前記第４の窒化物半導体層上に設けられ、組成式ＡｌhＩｎiＧａ1-(h+i)Ｎ（０≦ｈ≦１、０≦ｉ≦１、０≦ｈ＋ｉ≦１）で表される窒化物半導体から成る第５の窒化物半導体層とを備え、
前記第１の窒化物半導体層のバンドギャップは、前記第２の窒化物半導体層のバンドギャップよりも大きく、
前記第３の窒化物半導体層のバンドギャップは、前記第２の窒化物半導体層のバンドギャップよりも小さく、
前記第４の窒化物半導体層のバンドギャップは、前記第２の窒化物半導体層のバンドギャップと等しく、
前記第５の窒化物半導体層のバンドギャップは、前記第４の窒化物半導体層のバンドギャップよりも大きいことを特徴とする半導体装置。
【請求項２】
前記第１、第２、第４および第５の各窒化物半導体層におけるアルミニウム（Ａｌ）、インジウム（Ｉｎ）およびガリウム（Ｇａ）の組成は、前記第１、第２、第４および第５の各窒化物半導体層の格子定数と、前記第３の窒化物半導体層の格子定数とが一致するように選ばれることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の窒化物半導体層と前記第４の窒化物半導体層とは、同一の組成の窒化物半導体から成り、
前記第２および第４の窒化物半導体層のバンドギャップは、３．４７ｅＶ以上であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
基板上に、組成式ＡｌaＩｎbＧａ1-(a+b)Ｎ（０≦ａ≦１、０≦ｂ≦１、０≦ａ＋ｂ≦１）で表される窒化物半導体によって、第１の窒化物半導体層を形成する第１層形成工程と、
前記第１の窒化物半導体層上に、組成式ＡｌcＩｎdＧａ1-(c+d)Ｎ（０≦ｃ≦１、０≦ｄ≦１、０≦ｃ＋ｄ≦１）で表される窒化物半導体によって、第２の窒化物半導体層を形成する第２層形成工程と、
前記第２の窒化物半導体層上に、組成式ＩｎeＧａ1-eＮ（０＜ｅ≦１）で表される窒化物半導体によって、第３の窒化物半導体層を形成する第３層形成工程と、
前記第３の窒化物半導体層上に、組成式ＡｌfＩｎgＧａ1-(f+g)Ｎ（０≦ｆ≦１、０≦ｇ≦１、０≦ｆ＋ｇ≦１）で表される窒化物半導体によって、第４の窒化物半導体層を形成する第４層形成工程と、
前記第４の窒化物半導体層上に、組成式ＡｌhＩｎiＧａ1-(h+i)Ｎ（０≦ｈ≦１、０≦ｉ≦１、０≦ｈ＋ｉ≦１）で表される窒化物半導体によって、第５の窒化物半導体層を形成する第５層形成工程とを備え、
前記第１層形成工程では、前記第１の窒化物半導体層のバンドギャップが、前記第２の窒化物半導体層のバンドギャップよりも大きくなるように、前記第１の窒化物半導体層を形成し、
前記第３層形成工程では、前記第３の窒化物半導体層のバンドギャップが、前記第２の窒化物半導体層のバンドギャップよりも小さくなるように、前記第３の窒化物半導体層を形成し、
前記第４層形成工程では、前記第４の窒化物半導体層のバンドギャップが、前記第２の窒化物半導体層のバンドギャップと等しくなるように、前記第４の窒化物半導体層を形成し、
前記第５層形成工程では、前記第５の窒化物半導体層のバンドギャップが、前記第４の窒化物半導体層のバンドギャップよりも大きくなるように、前記第５の窒化物半導体層を形成することを特徴とする半導体装置の製造方法。
【請求項１】
基板と、
前記基板上に設けられ、組成式ＡｌaＩｎbＧａ1-(a+b)Ｎ（０≦ａ≦１、０≦ｂ≦１、０≦ａ＋ｂ≦１）で表される窒化物半導体から成る第１の窒化物半導体層と、
前記第１の窒化物半導体層上に設けられ、組成式ＡｌcＩｎdＧａ1-(c+d)Ｎ（０≦ｃ≦１、０≦ｄ≦１、０≦ｃ＋ｄ≦１）で表される窒化物半導体から成る第２の窒化物半導体層と、
前記第２の窒化物半導体層上に設けられ、組成式ＩｎeＧａ1-eＮ（０＜ｅ≦１）で表される窒化物半導体から成る第３の窒化物半導体層と、
前記第３の窒化物半導体層上に設けられ、組成式ＡｌfＩｎgＧａ1-(f+g)Ｎ（０≦ｆ≦１、０≦ｇ≦１、０≦ｆ＋ｇ≦１）で表される窒化物半導体から成る第４の窒化物半導体層と、
前記第４の窒化物半導体層上に設けられ、組成式ＡｌhＩｎiＧａ1-(h+i)Ｎ（０≦ｈ≦１、０≦ｉ≦１、０≦ｈ＋ｉ≦１）で表される窒化物半導体から成る第５の窒化物半導体層とを備え、
前記第１の窒化物半導体層のバンドギャップは、前記第２の窒化物半導体層のバンドギャップよりも大きく、
前記第３の窒化物半導体層のバンドギャップは、前記第２の窒化物半導体層のバンドギャップよりも小さく、
前記第４の窒化物半導体層のバンドギャップは、前記第２の窒化物半導体層のバンドギャップと等しく、
前記第５の窒化物半導体層のバンドギャップは、前記第４の窒化物半導体層のバンドギャップよりも大きいことを特徴とする半導体装置。
【請求項２】
前記第１、第２、第４および第５の各窒化物半導体層におけるアルミニウム（Ａｌ）、インジウム（Ｉｎ）およびガリウム（Ｇａ）の組成は、前記第１、第２、第４および第５の各窒化物半導体層の格子定数と、前記第３の窒化物半導体層の格子定数とが一致するように選ばれることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の窒化物半導体層と前記第４の窒化物半導体層とは、同一の組成の窒化物半導体から成り、
前記第２および第４の窒化物半導体層のバンドギャップは、３．４７ｅＶ以上であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
基板上に、組成式ＡｌaＩｎbＧａ1-(a+b)Ｎ（０≦ａ≦１、０≦ｂ≦１、０≦ａ＋ｂ≦１）で表される窒化物半導体によって、第１の窒化物半導体層を形成する第１層形成工程と、
前記第１の窒化物半導体層上に、組成式ＡｌcＩｎdＧａ1-(c+d)Ｎ（０≦ｃ≦１、０≦ｄ≦１、０≦ｃ＋ｄ≦１）で表される窒化物半導体によって、第２の窒化物半導体層を形成する第２層形成工程と、
前記第２の窒化物半導体層上に、組成式ＩｎeＧａ1-eＮ（０＜ｅ≦１）で表される窒化物半導体によって、第３の窒化物半導体層を形成する第３層形成工程と、
前記第３の窒化物半導体層上に、組成式ＡｌfＩｎgＧａ1-(f+g)Ｎ（０≦ｆ≦１、０≦ｇ≦１、０≦ｆ＋ｇ≦１）で表される窒化物半導体によって、第４の窒化物半導体層を形成する第４層形成工程と、
前記第４の窒化物半導体層上に、組成式ＡｌhＩｎiＧａ1-(h+i)Ｎ（０≦ｈ≦１、０≦ｉ≦１、０≦ｈ＋ｉ≦１）で表される窒化物半導体によって、第５の窒化物半導体層を形成する第５層形成工程とを備え、
前記第１層形成工程では、前記第１の窒化物半導体層のバンドギャップが、前記第２の窒化物半導体層のバンドギャップよりも大きくなるように、前記第１の窒化物半導体層を形成し、
前記第３層形成工程では、前記第３の窒化物半導体層のバンドギャップが、前記第２の窒化物半導体層のバンドギャップよりも小さくなるように、前記第３の窒化物半導体層を形成し、
前記第４層形成工程では、前記第４の窒化物半導体層のバンドギャップが、前記第２の窒化物半導体層のバンドギャップと等しくなるように、前記第４の窒化物半導体層を形成し、
前記第５層形成工程では、前記第５の窒化物半導体層のバンドギャップが、前記第４の窒化物半導体層のバンドギャップよりも大きくなるように、前記第５の窒化物半導体層を形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１２−２０９２９７（Ｐ２０１２−２０９２９７Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１１−７１５２６（Ｐ２０１１−７１５２６）
【出願日】平成２３年３月２９日（２０１１．３．２９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２３年３月２９日（２０１１．３．２９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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