半導体装置及びその製造方法
【課題】 半導体装置及びその製造方法に関し、ダマシン構造を有する銅多層配線を構成するトレンチのＣＭＰ工程後に露出した低誘電率膜表面のダメージを回避して配線信頼性を確保するとともに、直列抵抗の増大を抑制する。
【解決手段】 ポーラス絶縁膜に設けた凹部に埋め込まれた第１の金属膜の少なくとも頂面を、前記ポーラス絶縁膜の頂面と整合する高さまでＺｒ及びＢを含む第２の金属膜で覆う。
【解決手段】 ポーラス絶縁膜に設けた凹部に埋め込まれた第１の金属膜の少なくとも頂面を、前記ポーラス絶縁膜の頂面と整合する高さまでＺｒ及びＢを含む第２の金属膜で覆う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関するものであり、特に、シングル・ダマシンまたはデュアル・ダマシン型の埋込ビア及び／又は埋込配線層を形成する際にポーラスシリカ系塗布膜の受けるダメージを回避し、配線信頼性を確保するための構成に関するものである。
【背景技術】
【０００２】
従来、半導体装置の電極材料、配線材料としては、アルミニウムが広く実用されてきたが、近年の半導体装置の微細化や処理の高速化の要求に伴い、電極や配線の形成をアルミニウムで対応することは困難になってきている。
そのため、アルミニウムの次世代材料として、エレクトロマイグレーションに強く、比抵抗がアルミニウムより小さな銅を利用する試みが進められている。
【０００３】
電極材料や配線材料として銅を用いる場合、銅が選択エッチングの困難な材料であることから、電極や配線はダマシン法により埋込電極或いは埋込配線として形成されることになるが、この場合は、形成される電極や配線のアスペクト比を高くすることによって、半導体装置の微細化、高速化を実現することが可能になる。
【０００４】
一方、半導体装置の高速化のためには、配線・電極の低抵抗化とともに、寄生容量を低減するためには層間絶縁膜の低誘電率化が必要となり、低誘電率の層間絶縁膜としてポリアエーテル等の低誘電率の有機絶縁材料（例えば、ダウケミカル社登録商標ＳｉＬＫ）やポーラスシリカの採用が試みられている（例えば、特許文献１参照）。
【０００５】
ダマシン法により多層配線構造を形成する場合には、絶縁膜に配線溝を形成し、その配線溝の底面および側面上を含む絶縁膜上に導電性バリア膜と銅の主導体膜を形成し、ＣＭＰ法により不要な部分を除去して埋込Ｃｕ配線を形成する。
このような工程を繰り返すことによって、多層配線構造を形成している。
【０００６】
近年の配線の微細化にともない、信号遅延を回避するため層間絶縁膜としてｋ値の低い所謂Ｌｏｗ−ｋ材料が適用されている。
Ｌｏｗ−ｋ材料は一般には空孔を有することでｋ値を下げているが、空孔があるが故にバルク強度は低くプラズマに対する耐性も脆弱になっている。
【０００７】
そこで、この様なダマシン工程では、埋込Ｃｕ配線の頂面が露出した状態で、次層のポーラスＬｏｗ−ｋ膜からなる層間絶縁膜を堆積することになるため、Ｃｕの拡散を防止することを目的に、まず、ｋ値が３以上の高密度のバリア絶縁膜を形成したのち、低誘電率膜を形成している。
【０００８】
しかし、ポーラスＬｏｗ−ｋ膜上に高密度のバリア絶縁膜を成膜すると成膜時のプラズマにより、ポーラスＬｏｗ−ｋ膜表面がダメージを受けたり高密度化が起こり、ｋ値が上昇する。
また、バリア絶縁膜を成膜することで工程数が増えるとともに、バリア絶縁膜の誘電率が低誘電率化の妨げになり、そのため、ポーラスＬｏｗ−ｋ膜の本来の低いｋ値を活かした埋込Ｃｕ多層配線の形成のメリットを発揮出来なくなるという問題が発生している。
【０００９】
近年、配線全体のｋ値、所謂ｋeff を下げることが求められていることから、埋込Ｃｕ配線を形成する際、Ｃｕ研磨後に空孔を有するポーラスＬｏｗ−ｋ材料が表面に露出する構造をとるようになってきた。
【００１０】
そこで、埋込Ｃｕ配線の頂面からのＣｕの拡散を防止するために、埋込Ｃｕ配線の頂面をバリア性の或るダングステン等からなる金属キャップ層で覆うことが提案されている（例えば、特許文献２或いは特許文献３参照）。
例えば、特許文献２においては、ＣＭＰ法による埋込Ｃｕ配線を平坦化したのち、埋込Ｃｕ配線の一部をリセスして、そのリセス部に金属キャップ層を形成している。
この場合、埋込Ｃｕ配線のリセス工程において、低誘電率膜からなる層間絶縁膜の表面がエッチング雰囲気に晒されるため、低誘電率膜にダメージが入るという問題がある。
【００１１】
また、特許文献３の場合には、低誘電率膜からなる層間絶縁膜の表面にバリアメタル層が残存する条件でＣＭＰ法により過剰研磨を行ってリセス部を形成し、このリセス部に金属キャップ層を形成している。
この場合には、リセス工程において、低誘電率膜の表面はバリアメタル層で覆われているので、低誘電率膜にダメージが入ることはない。
【００１２】
一方、バリアメタル層として、従来のＴａ、ＴａＮ、ＴｉＮ等に代えてＺｒＢ2 を用いることも提案されており、例えば、トレンチを形成した絶縁膜の表面にＺｒ（ＢＨ4 ）4 ガスを利用してＺｒ（ＢＨ4 ）4 を吸着させたのち、励起されたＨ2 ガス及び／又はＮＨ3 ガスを導入して、吸着させたＺｒ（ＢＨ4 ）4 と反応させてＺｒＢ2 膜或いはＺｒＢＮ膜を低温プロセスにより形成している（例えば、特許文献４参照）。
【特許文献１】特開２００４−０７１７０５号公報
【特許文献２】特開２００７−０４２６６２号公報
【特許文献３】特開２００７−０３５７３４号公報
【特許文献４】特開２００６−０５７１６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、上記の特許文献３においては、過剰研磨によりリセス部を形成しているので、時間管理に高い精度が要求されるとともに、パターンに疎密間差等が発生する可能性があり制御性が悪いという問題がある。
【００１４】
また、従来の金属キャップ層を設ける方法の場合には、金属キャップに用いるバリアメタルの比抵抗が大きいため、耐拡散性を高めるために金属キャップ層を厚くすると、次層のビアと接続する部分の直列抵抗が大きくなり、高速化の妨げになるという問題がある。
【００１５】
したがって、本発明は、ダマシン構造を有する銅多層配線において、トレンチのＣＭＰ後に露出した低誘電率膜表面のダメージを回避して配線信頼性を確保するとともに、直列抵抗の増大を抑制することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の一観点によれば、ポーラス絶縁膜に設けた凹部に埋め込まれた第１の金属膜の少なくとも頂面を、前記ポーラス絶縁膜の頂面と整合する高さまでＺｒ及びＢを含む第２の金属膜で覆った半導体装置が提供される。
【００１７】
また、本発明の別の観点からは、半導体基板上にトランジスタを形成する工程と、前記半導体基板の上方にポーラス絶縁膜を形成する工程と、前記ポーラス絶縁膜に凹部を形成する工程と、前記ポーラス絶縁膜の上面及び前記凹部の内壁にバリア膜を形成する工程と、前記凹部を第１の金属膜で埋める工程と、前記第１の金属膜を前記ポーラス絶縁膜の上面の高さより低くなるようにリセスさせる工程と、前記リセスさせた部分と前記バリア膜の表面にＺｒ及びＢを含む第２の金属膜の形成工程と、前記凹部内の上部に前記第２の金属膜を残すように平坦化する工程とを含む半導体装置の製造方法が提供される。
【発明の効果】
【００１８】
本発明では、Ｃｕ埋込層の表面をメタルキャップ層で覆っているのでポーラス絶縁膜上にバリア絶縁膜を介することなく、ポーラス絶縁層を直接成膜してもＣｕがポーラス絶縁膜中に拡散することがない。
また、メタルキャップ層としてＺｒ及びＢを含む金属を用いることによって低抵抗性と耐Ｃｕバリア性を両立することができる。
【発明を実施するための最良の形態】
【００１９】
ここで、図１及び図２を参照して、本発明の実施の形態を説明する。
図１（ａ）に示すように、まず、プラグ１２を形成した下地絶縁膜１１上にエッチングストッパ膜１３を介してポーラスＬｏｗ−ｋ膜からなる層間絶縁膜１４を設ける。
なお、この場合の層間絶縁膜１４は、ＭＳＱ（メチルシルセスキオキサン）、ポーラスＨＳＱ（ハイドロゲンシルセスキオキサン）或いはポーラスＭＨＳＱ（メチレーテッドハイドロゲンシルセスキオキサン）等を塗布して、ｋ値が２．４以下のポーラスＬｏｗ−ｋ膜で構成する。
なお、ポーラスＬｏｗ−ｋ膜は塗布型に限られるものでなく、ＣＶＤ成長膜でも良い。
【００２０】
次いで、図１（ｂ）に示すように、配線用トレンチ１５を形成したのち、バリアメタル膜１６を堆積させたのち、Ｃｕシード層を介して電解メッキによってＣｕ膜１７を配線用トレンチ１５を完全に埋めるように堆積させる。
バリアメタル膜１６の厚さは１〜２０ｎｍ程度とする。
なお、バリアメタル膜１６としては、ＣｏＷＰ、ＣｏＷＢ、ＷＮ、ＣｏＷ、Ｔａ、ＴａＮ、ＴｉＮ、ＮｉＷ、或いは、ＺｒＢ2 またはＺｒＢＮ等を用いる。
次いで、図１（ｃ）に示すように、ＣＭＰ法を用いて平坦化を行い、Ｃｕ膜１７を配線用トレンチ１５内に埋め込む。
【００２１】
次いで、図１（ｄ）に示すように、バリアメタル膜１６が残存した状態で、ウェット・エッチングによりＣｕ膜１７を選択的にエッチングバックして凹部１８を形成する。
この時の凹部１８の深さ、即ち、リセス深さは配線用トレンチ１５の深さの０．０５〜３０％程度が望ましい。
【００２２】
また、リセスの制御性に関しては、過酸化水素と塩酸の混合液或いはフッ酸過水等で制御された条件でリセスをウェットエッチすることで、ＣＭＰによる過剰研磨によりリセスを形成する場合に比べて、面内均一性良くリセスを形成することができる。
また、エッチング工程において、層間絶縁膜１４の表面はバリアメタル膜１６で被覆されているので、層間絶縁膜１４の表面がダメージを受けることがない。
【００２３】
次いで、図２（ｅ）に示すように、凹部１８を完全に埋め込むようにＺｒとＢとを含む導電膜１９を堆積させる。
この導電膜１９は、典型的には、ＺｒＢ2 膜であるが、化学量論比から組成がずれたＺｒＢx 或いはＺｒＢＮ膜を用いても良い。
【００２４】
本発明者は、ＺｒＢ2 （二硼化ジルコニウム）が低抵抗で且つＣｕのキャップバリア性に優れる材料であることを見出した。
例えば、バルクのＴａＮの比抵抗は１３５μΩｃｍであるのに対し、ＺｒＢ2 の比抵抗は１０μΩｃｍである。
また、ＺｒＢ2 は、上記の特許文献４に記載されているような各種の方法で成膜するものであり、ＣＶＤ法、ＰＶＤ法、或いは、スパッタ法等を利用して成膜する。
【００２５】
次いで、図２（ｆ）に示すように、再びＣＭＰ法により凹部１８に埋め込まれた導電膜１９の厚さが５〜１５ｎｍになるように研磨して平坦化してバリアキャップ膜２０とする。
この時、層間絶縁膜１４の表面が露出することになる。
【００２６】
次いで、図２（ｇ）に示すように、全面にポーラスＬｏｗ−ｋ膜からなる第２の層間絶縁膜２１を成長させる。
この時、Ｃｕ膜１７の表面にはバリアキャップ膜２０が設けられているので、第２の層間絶縁膜２１中へのＣｕの拡散が抑制される。
なお、この場合の第２の層間絶縁膜２１も、ＭＳＱ（メチルシルセスキオキサン）、ポーラスＨＳＱ（ハイドロゲンシルセスキオキサン）或いはポーラスＭＨＳＱ（メチレーテッドハイドロゲンシルセスキオキサン）等を塗布して、ｋ値が２．４以下のポーラスＬｏｗ−ｋ膜で構成する。
【００２７】
このようなＭＳＱ等は、塗布型のＳＯＧ膜であるため、従来Ｃｕ表面のリークを防ぐために成膜していたプラズマＳｉＣやＳｉＣＮのバリア絶縁膜の成膜に伴うプラズマダメージをポーラスＬｏｗ−ｋ膜からなる下層の層間絶縁膜１４が受けることない。
【００２８】
なお、層間絶縁膜１４及び第２の層間絶縁膜２１を構成するポーラス膜としてＣＶＤ法膜を選択することも可能である。
この場合も、第２の層間絶縁膜２１の成膜の際、下地の層間絶縁膜１４と同じポーラス膜が成膜されるため層間絶縁膜１４上にダメージは入らない。
【００２９】
以降は、シングルダマシン法の場合には、この第２の層間絶縁膜に上述の工程を経て表面がＺｒとＢからなる導電膜１９でキャップされたプラグを形成する。
或いは、デュアルダマシン法の場合には、第２の層間絶縁膜上に、ミドルストッパ膜及び第３の層間絶縁膜を順次堆積させ、第２の層間絶縁膜にビアホールを形成するとともに、第３の層間絶縁膜に配線用トレンチを形成して、表面がＺｒとＢからなる導電膜１９でキャップされたＣｕ埋込配線とプラグとを同時に形成する。
【００３０】
この時、プラグは、バリアキャップ膜２０を介してＣｕ膜１７と接続することになるが、本発明においてはバリアキャップ膜２０はＺｒとＢからなる導電材料からなるので、直列抵抗が不所望に増大することはない。
なお、更に配線の微細化にともないビア径が縮小した場合には、例え低抵抗といえども、ＺｒＢ2 キャップの抵抗が影響してくるため、第２の配線におけるビア内のバリアメタル成膜の際にＺｒＢ2 キャップを除去して、下層の配線のＣｕ膜１７と直接プラグを接続させる構造をとっても差し支えない。
なお、ビア底のＺｒＢ2 キャップは、Ａｒスパッタ等で容易に除去できる。
【００３１】
さらに、上層の配線のバリアメタル成膜後にめっきでＣｕを析出させるために必要なＣｕシードを成膜するが、この際、バリアメタルがビア底に存在する状態で成膜しても良いが、ビアの接続抵抗を低減するためにＣｕシード成膜前にビア底のバリアメタルを除去してからＣｕシードを成膜しても良い。
【００３２】
また、導電膜１９を凹部１８内に成膜する際、トレンチ側壁が逆テーパ形状になっていると、側壁と導電膜１９の間に隙間が発生する可能性があるので、トレンチ開口部の側壁は順テーパ形状であることが望ましい。
【００３３】
即ち、絶縁膜上などの不要箇所に堆積した導電膜１９をＣＭＰで除去する際、トレンチ上部のバリアキャップ膜２０に第２のリセスが形成されることがある。
この場合、第２のリセス上に第２の層間絶縁膜２１を構成するポーラスＬｏｗ−ｋ膜が成膜されるが、ポーラスＬｏｗ−ｋ膜が塗布型の場合はトレンチ側壁が逆テーパになっていても表面張力などの影響で第２のリセス内に塗布液が充填し、第２のリセス内に隙間なく上層のＣｕ配線を形成することができる。
【００３４】
しかし、ポーラスＬｏｗ−ｋ膜がＣＶＤ膜の場合、第２のリセス部のトレンチ側壁が逆テーパ形状を呈していると、コンフォーマルな成膜が出来ないために、上層の配線形成のためのポーラスＬｏｗ−ｋ膜成膜の際、逆テーパ部に隙間が発生する。
そのため、下層の配線上部に隙間が存在した状態で配線が形成されるため、配線間リークの発生にともなう信頼性の低下が起こるので、トレンチの上部側壁はテーパ形状であることが望ましいことになる。
【実施例１】
【００３５】
以上を前提として、次に、図３を参照して、本発明の実施例１の半導体装置の製造工程を説明する。
図３は、本発明の実施例１による方法で作製した半導体装置の概略的断面図であり、まず、例えば、直径が３００ｍｍのシリコン基板３１の表面に、シャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁膜３２を形成し、この素子分離絶縁膜３２で囲まれた活性領域内に、ＭＯＳＦＥＴ３３を形成する。
【００３６】
このＭＯＳＦＥＴ３３は、ゲート絶縁膜３４、ゲート電極３５、ソース領域３６、及び、ドレイン領域３７で構成され、ゲート電極３５の両側にはサイドウォール３８が設けられており、ソース領域３６及びドレイン領域３７のゲート電極寄りにはエクステンション領域が形成されている。
【００３７】
次いで、全面にリンガラス（ＰＳＧ）からなる厚さが、例えば、１．５μｍの層間絶縁膜３９を堆積させたのち、層間絶縁膜３９を貫通するとともにソース領域３６及びドレイン領域３７に達する２本のビアホールを形成し、このビアホール内をＣＭＰ法を用いてタングステン（Ｗ）からなる導電性プラグ４０，４１で充填する。
【００３８】
次いで、例えば、原料ガスとしてテトラメチルシランならびに炭酸ガスを用いたＣＶＤ法により、層間絶縁膜３９上に比誘電率３．６のシリコンオキシカーバイド膜からなる厚さが、例えば、３０ｎｍのエッチングストッパ膜４２を形成する。
この時の成膜条件は、例えば、
テトラメチルシランの流量：５００ｓｃｃｍ
炭酸ガスの流量：１５０ｓｃｃｍ
圧力：約６００Ｐａ（４．５Ｔｏｒｒ）
１３．５６ＭＨｚのＲＦ電力：６００Ｗ
４００ｋＨｚのＲＦ電力：１０Ｗ
基板温度：４００℃
とする。
なお、ＲＦ電力を投入するための平行平板電極の面積は、シリコン基板３１の面積とほぼ等しい。
【００３９】
次いで、エッチングストッパ膜４２の上に、塗布法により、水を含む液状シリカ系組成物、例えば、ＮＣＳ（触媒化成工業株式会社製商品名）を塗布し、塗布後に、４００℃で６０分のキュアを行うことによって、ＭＳＱを主成分とするｋ値が２．４以下のポーラスシリカからなるトレンチ形成層４３を形成する。
【００４０】
次いで、トレンチ形成層４３及びエッチングストッパ膜４２に、複数の配線用トレンチを形成したのち、Ｔａからなる厚さが、例えば、１５ｎｍのバリアメタル層４４及びＣｕ膜で埋め込んだのち、バリアメタル層４４が残存する程度に研磨することによって、Ｃｕ配線４５，４６を形成する。
なお、Ｃｕ膜は、無電解Ｃｕメッキ膜と電解Ｃｕメッキ膜とからなる。
【００４１】
次いで、配線用トレンチに埋め込まれたＣｕ配線４５，４６の表面側を選択的にエッチングするために、希釈過酸化水素水と希釈塩酸の混合液に一定時間浸漬しトレンチ内に３０ｎｍのリセスを形成する。
このときポーラスシリカからなるトレンチ形成層４３はバリアメタル層４４で被覆されているため、エッチングされない。
【００４２】
次いで、リセス部を完全に埋め込むようにＺｒＢ2 膜を成膜したのち、再び、ＣＭＰ法により研磨し、ＺｒＢ2 膜の５〜１５ｎｍの厚さになるように残してバリアキャップ層４７とする。
この時、トレンチ形成層４３の上面に成膜しているバリアメタル層４４は除去されて、トレンチ形成層４３の表面が露出した状態となる。
なお、バリアキャップ層４４の厚さが５ｎｍ未満であるとピンホール等の膜欠陥が問題になり、また、１５ｎｍを超えると直列抵抗の増大が問題になる。
【００４３】
このＺｒＢ2 膜の成膜条件としては、例えば、基板温度を１５０℃とし、雰囲気を３×１０-1Ｔｏｒｒとして、原料ガスであるＺｒ（ＢＨ4 ）4 ガスを導入してバリアメタル層４４及びＣｕ配線４５，４６の露出表面に吸着させる。
【００４４】
次いで、基板温度を４５０℃とし、雰囲気を２×１０-5Ｔｏｒｒとして、励起されたＨラジカルを導入することによって、表面に吸着しているＺｒ（ＢＨ4 ）4 と反応させ、ＺｒＢ2 膜を形成する。
この吸着及び反応の工程を所定回数繰り返すことによって、所望の膜厚のＺｒＢ2 膜を成膜する。
【００４５】
また、研磨工程においては、ＺｒＢ2 とＴａからなるバリアメタルを同一のスラリーで研磨できるように、メカニカル研磨性能の高い砥粒入り研磨スラリーを用いた。
例えば、砥粒としては、アルミナ、コロイダルシリカ、セリウム、ヒュームドシリカ等が選択可能であるが、ここでは、アルミナ砥粒が添加されたスラリーを用いて研磨を行った。
研磨は、エンドポイントディテクタを用いモニターを行い、研磨がバリアメタルとトレンチ形成層４３の界面に達した時点からさらに２０ｎｍ程度、トレンチ形成層を削り込む時間の研磨を行った。
【００４６】
次いで、トレンチ形成層４３の表面を含む全面に、塗布法により、水を含む液状シリカ系組成物、例えば、ＮＣＳ（触媒化成工業株式会社製商品名）を塗布し、塗布後に、４００℃で６０分のキュアを行うことによって、ＭＳＱを主成分とするｋ値が２．４以下のポーラスシリカからなる厚さが、例えば、１５０ｎｍのビア形成層４８を形成する。
この時、Ｃｕ配線４５，４６の表面はバリアキャップ層４７で覆われているので、Ｃｕがビア形成層４８に拡散することはない。
また、ビア形成層４８とトレンチ形成層４３は同じ材料であるので、密着性も良好になる。
【００４７】
次いで、ビア形成層４８上に、比誘電率３．６のシリコンオキシカーバイドからなる厚さが、例えば、３０ｎｍのミドルストッパ膜４９を成膜したのち、密着性を改善するためにＮＨ3 プラズマ処理を行い、次いで、上述の同じＭＳＱを主成分とするポーラスシリカからなる厚さが、例えば、１５０ｎｍのトレンチ形成層５０を形成する。
【００４８】
次いで、トレンチ形成層５０に配線用トレンチを形成するとともに、ミドルストッパ膜４９、及び、ビア形成層４８にビアホールを形成したのち、Ｔａからなる厚さが、例えば、１５ｎｍのバリアメタル層５１及びＣｕ膜で埋め込んだのち、バリアメタル層５１程度に研磨することによって、Ｃｕ配線５２とビアプラグ５３を同時形成する。
なお、Ｃｕ膜は、無電解Ｃｕメッキ膜と電解Ｃｕメッキ膜とからなる。
【００４９】
次いで、再び、配線用トレンチに埋め込まれたＣｕ配線５２の表面側を選択的にエッチングするために、希釈過酸化水素水と希釈塩酸の混合液に一定時間浸漬しトレンチ内に３０ｎｍのリセスを形成する。
このときもポーラスシリカからなるトレンチ形成層５０はバリアメタル層５１で被覆されているため、エッチングされない。
【００５０】
次いで、再び、リセス部を完全に埋め込むようにＺｒＢ2 膜を成膜したのち、再び、ＣＭＰ法により研磨し、ＺｒＢ2 膜の５〜１５ｎｍの厚さになるように残してバリアキャップ層５４とする。
ここでも、ＺｒＢ2 とＴａからなるバリアメタルを同一のスラリーで研磨できるように、メカニカル研磨性能の高い砥粒入り研磨スラリーを用いた。
【００５１】
次いで、必要とする多層配線構造の数に応じてデュアルダマシン工程を繰り返したのち、最も上の埋込配線５５を含む配線層の上に、比誘電率３．６のシリコンオキシカーバイドからなる厚さが、例えば、３０ｎｍのエッチングストッパ膜５６を成膜したのち、ＮＨ3 プラズマ処理を行い、次いで、上述の同じＭＳＱを主成分とするポーラスシリカからなるビア形成層となる層間絶縁膜５７を形成する。
【００５２】
次いで、層間絶縁膜５７及びエッチングストッパ膜５６を貫通するとともに、下層の埋込配線５５に達するビアホールが形成され、その内部にタングステンからなる導電性プラグ５８を充填する。
【００５３】
次いで、層間絶縁膜５７の上に、導電性プラグ５８に接続されるアルミニウムからなるパッド５９を形成したのち、パッド５９及び層間絶縁膜５７を、ＳｉＮからなる保護膜６０で覆い、最後に、保護膜６０にパッド５９の表面を露出させる開口を形成することによって、本発明の実施例１の半導体装置の基本構成が完成する。
【００５４】
本発明の実施例１においては、バリアキャップ層として、耐Ｃｕ拡散性に優れるとともに、低抵抗のＺｒＢ2 を用いているので、ビアとの直列抵抗の増大を抑制することができる。
また、リセス工程がバリアメタル層を残した状態でのウェット・エッチング工程であるので、ＣＭＰによる過剰研磨に比べてウェハ面内均一な処理が可能になるともに、ポーラスシリカからなるトレンチ形成層がエッチングダメージを受けることがない。
【００５５】
また、トレンチ形成層上に、ビア形成層を成膜する際に、Ｃｕ配線がバリアキャップ層で被覆されているので、エッチングストッパを兼ねるバリア絶縁膜を成膜する必要がないため、バリア絶縁膜の成膜に伴うプラズマダメージを受けることがなく、且つ、トレンチ形成層とビア形成層の密着性も良好になる。
【実施例２】
【００５６】
次に、図４を参照して、本発明の実施例２の半導体装置を説明するが、この実施例２はバリアメタルもＺｒＢ2 で形成したものであり、基本的製造工程は上記の実施例１の全く同じであるので、構造のみ説明する。
図４は、本発明の実施例２の半導体装置の概略的断面図であり、Ｃｕ配線４５，４６、ビアプラグ５３、Ｃｕ配線５２、及び、埋込配線５５の底面及び側面を覆うバリアメタル層６１，６２，６３として、ＺｒＢ2 膜を用いたものである。
このバリアメタル層６１〜６３となるＺｒＢ2 膜の成膜工程も、バリアキャップ層５４を構成するＺｒＢ2 膜の成膜工程と全く同様である。
【００５７】
本発明の実施例２においては、バリアメタルとしても耐Ｃｕ拡散性に優れるとともに、低抵抗のＺｒＢ2 を用いているので、直列抵抗をより低減することができるとともに、原料ガスとして、Ｚｒ（ＢＨ4 ）4 ガスを容易するだけで良くなる。
【００５８】
以上、本発明の実施の形態及び各実施例を説明してきたが、本発明は実施の形態及び各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、エッチングストッパ膜及びミドルストッパ膜として非誘電率が３．６のシリコンオキシカーバイド膜を用いているが、このような非誘電率に限られるものではなく、成膜時のテトラメチルシランおよび炭酸ガスの流量を適宜変化させて、比誘電率を３．６乃至４．６としても良いものであり、Ｓｉ−ＣＨ2 −Ｓｉ構造を１０〜９０重量％含有するシリコンオキシカーバイドであれば良い。
【００５９】
また、上記の各実施例においては、ポーラスＳｉＯ2 膜を成膜するための液状シリカ系組成物としてＮＣＳ（触媒化成工業株式会社製商品名）を用いているが、ＮＣＳ（触媒化成工業株式会社製商品名）に限られるものではなく、比誘電率が２．７以下のポーラスシリカが得られるものであれば良く、例えば、他のＭＱＳ（メチルシルセスキオキサン）、ＨＳＱ（ハイドロゲンシルセスキオキサン）或いはＭＨＳＱ（メチレーテッドハイドロゲンシルセスキオキサン）、さらに、ＭＱＳとＨＳＱの混合物からなる組成物等を用いても良いものである。
【００６０】
また、上記の各実施例においては、ビア及び埋込配線をＣｕによって形成しているが、Ｃｕに限られるものではなく、Ｃｕ−ＡｌやＣｕ−Ｓｉ等のＣｕを主成分とする合金にも適用されるものであり、さらには、ＡｌやＡｇ等のＣｕ以外の金属、或いは、ＴｉＮやＴａＮ等の金属窒化物にも適用されるものである。
【００６１】
また、上記の実施例においては、デュアルダマシン工程においてミドルストッパ膜を用いているが、ミドルストッパ膜は必須ではなく、一層のポーラスシリカ膜にトレンチとビアとを形成しても良い。
【００６２】
上記の実施例１及び実施例２を含む本発明の実施の形態に関し、下記の付記を開示する。
（付記１） ポーラス絶縁膜に設けた凹部に埋め込まれた第１の金属膜の少なくとも頂面を、前記ポーラス絶縁膜の頂面と整合する高さまでＺｒ及びＢを含む第２の金属膜で覆った半導体装置。
（付記２） 前記第２の金属膜が、前記第１の金属膜の両側面及び底面も覆っている付記１記載の半導体装置。
（付記３） 前記第１の金属膜が、Ｃｕからなる付記１または付記２記載の半導体装置。
（付記４） 前記第２の金属膜が、ＺｒＢ2 からなる付記１乃至付記４のいずれか１に記載の半導体装置。
（付記５） 前記第１の金属膜を積層方向に複数箇所に設けて多層配線構造を構成するとともに、前記各第１の金属膜を埋め込む前記各ポーラス絶縁膜が前記積層方向において互いに直接接している付記１乃至４のいずれか１に記載の半導体装置。
（付記６） 半導体基板上にトランジスタを形成する工程と、
前記半導体基板の上方にポーラス絶縁膜を形成する工程と、
前記ポーラス絶縁膜に凹部を形成する工程と、
前記ポーラス絶縁膜の上面及び前記凹部の内壁にバリア膜を形成する工程と、
前記凹部を第１の金属膜で埋める工程と、
前記第１の金属膜を前記ポーラス絶縁膜の上面の高さより低くなるようにリセスさせる工程と、
前記リセスさせた部分と前記バリア膜の表面にＺｒ及びＢを含む第２の金属膜を形成する工程と、
前記凹部内の上部に前記第２の金属膜を残すように平坦化する工程と、
を含む半導体装置の製造方法。
（付記７） さらに、前記平坦化する工程の後に、次層を構成するポーラス絶縁膜を直接成膜する工程を有することを特徴とする付記６記載の半導体装置の製造方法。
（付記８） 前記バリア膜も、前記第２の金属膜からなる付記６または７に記載の半導体装置の製造方法。
（付記９） 前記第１の金属膜が、Ｃｕからなる付記６乃至８のいずれか１に記載の半導体装置の製造方法。
（付記１０） 前記第２の金属膜が、ＺｒＢ2 からなる付記６乃至９のいずれか１に記載の半導体装置の製造方法。
（付記１１） 前記平坦化する工程が化学機械研磨工程であり、前記化学機械研磨工程で用いるスラリーが、砥粒系スラリーである付記６乃至１０のいずれか１に記載の半導体装置の製造方法。
（付記１２） 前記砥粒系スラリーが、コロイダルシリカあるいはアルミナのいずれかを含む付記６乃至１１のいずれか１に記載の半導体装置の製造方法。
（付記１３） 前記ポーラス絶縁膜は、メチルシルセスキオキサンを塗布して形成する付記６乃至１２のいずれか１に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態の途中までの製造工程の説明図である。
【図２】本発明の実施の形態の図１以降の製造工程の説明図である。
【図３】本発明の実施例１による方法で作製した半導体装置の概略的断面図である。
【図４】本発明の実施例２の半導体装置の概略的断面図である。
【符号の説明】
【００６４】
１１ 下地絶縁膜
１２ プラグ
１３ エッチングストッパ膜
１４ 層間絶縁膜
１５ 配線用トレンチ
１６ バリアメタル膜
１７ Ｃｕ膜
１８ 凹部
１９ 導電膜
２０ バリアキャップ膜
２１ 第２の層間絶縁膜
３１ シリコン基板
３２ 素子分離絶縁膜
３３ ＭＯＳＦＥＴ
３４ ゲート絶縁膜
３５ ゲート電極
３６ ソース領域
３７ ドレイン領域
３８ サイドウォール
３９ 層間絶縁膜
４０，４１ 導電性プラグ
４２ エッチングストッパ膜
４３ トレンチ形成層
４４ バリアメタル層
４５，４６ Ｃｕ配線
４７ バリアキャップ層
４８ ビア形成層
４９ ミドルストッパ膜
５０ トレンチ形成層
５１ バリアメタル層
５２ Ｃｕ配線
５３ ビアプラグ
５４ バリアキャップ層
５５ 埋込配線
５６ エッチングストッパ膜
５７ 層間絶縁膜
５８ 導電性プラグ
５９ パッド
６０ 保護膜
６１〜６３ バリアメタル層
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関するものであり、特に、シングル・ダマシンまたはデュアル・ダマシン型の埋込ビア及び／又は埋込配線層を形成する際にポーラスシリカ系塗布膜の受けるダメージを回避し、配線信頼性を確保するための構成に関するものである。
【背景技術】
【０００２】
従来、半導体装置の電極材料、配線材料としては、アルミニウムが広く実用されてきたが、近年の半導体装置の微細化や処理の高速化の要求に伴い、電極や配線の形成をアルミニウムで対応することは困難になってきている。
そのため、アルミニウムの次世代材料として、エレクトロマイグレーションに強く、比抵抗がアルミニウムより小さな銅を利用する試みが進められている。
【０００３】
電極材料や配線材料として銅を用いる場合、銅が選択エッチングの困難な材料であることから、電極や配線はダマシン法により埋込電極或いは埋込配線として形成されることになるが、この場合は、形成される電極や配線のアスペクト比を高くすることによって、半導体装置の微細化、高速化を実現することが可能になる。
【０００４】
一方、半導体装置の高速化のためには、配線・電極の低抵抗化とともに、寄生容量を低減するためには層間絶縁膜の低誘電率化が必要となり、低誘電率の層間絶縁膜としてポリアエーテル等の低誘電率の有機絶縁材料（例えば、ダウケミカル社登録商標ＳｉＬＫ）やポーラスシリカの採用が試みられている（例えば、特許文献１参照）。
【０００５】
ダマシン法により多層配線構造を形成する場合には、絶縁膜に配線溝を形成し、その配線溝の底面および側面上を含む絶縁膜上に導電性バリア膜と銅の主導体膜を形成し、ＣＭＰ法により不要な部分を除去して埋込Ｃｕ配線を形成する。
このような工程を繰り返すことによって、多層配線構造を形成している。
【０００６】
近年の配線の微細化にともない、信号遅延を回避するため層間絶縁膜としてｋ値の低い所謂Ｌｏｗ−ｋ材料が適用されている。
Ｌｏｗ−ｋ材料は一般には空孔を有することでｋ値を下げているが、空孔があるが故にバルク強度は低くプラズマに対する耐性も脆弱になっている。
【０００７】
そこで、この様なダマシン工程では、埋込Ｃｕ配線の頂面が露出した状態で、次層のポーラスＬｏｗ−ｋ膜からなる層間絶縁膜を堆積することになるため、Ｃｕの拡散を防止することを目的に、まず、ｋ値が３以上の高密度のバリア絶縁膜を形成したのち、低誘電率膜を形成している。
【０００８】
しかし、ポーラスＬｏｗ−ｋ膜上に高密度のバリア絶縁膜を成膜すると成膜時のプラズマにより、ポーラスＬｏｗ−ｋ膜表面がダメージを受けたり高密度化が起こり、ｋ値が上昇する。
また、バリア絶縁膜を成膜することで工程数が増えるとともに、バリア絶縁膜の誘電率が低誘電率化の妨げになり、そのため、ポーラスＬｏｗ−ｋ膜の本来の低いｋ値を活かした埋込Ｃｕ多層配線の形成のメリットを発揮出来なくなるという問題が発生している。
【０００９】
近年、配線全体のｋ値、所謂ｋeff を下げることが求められていることから、埋込Ｃｕ配線を形成する際、Ｃｕ研磨後に空孔を有するポーラスＬｏｗ−ｋ材料が表面に露出する構造をとるようになってきた。
【００１０】
そこで、埋込Ｃｕ配線の頂面からのＣｕの拡散を防止するために、埋込Ｃｕ配線の頂面をバリア性の或るダングステン等からなる金属キャップ層で覆うことが提案されている（例えば、特許文献２或いは特許文献３参照）。
例えば、特許文献２においては、ＣＭＰ法による埋込Ｃｕ配線を平坦化したのち、埋込Ｃｕ配線の一部をリセスして、そのリセス部に金属キャップ層を形成している。
この場合、埋込Ｃｕ配線のリセス工程において、低誘電率膜からなる層間絶縁膜の表面がエッチング雰囲気に晒されるため、低誘電率膜にダメージが入るという問題がある。
【００１１】
また、特許文献３の場合には、低誘電率膜からなる層間絶縁膜の表面にバリアメタル層が残存する条件でＣＭＰ法により過剰研磨を行ってリセス部を形成し、このリセス部に金属キャップ層を形成している。
この場合には、リセス工程において、低誘電率膜の表面はバリアメタル層で覆われているので、低誘電率膜にダメージが入ることはない。
【００１２】
一方、バリアメタル層として、従来のＴａ、ＴａＮ、ＴｉＮ等に代えてＺｒＢ2 を用いることも提案されており、例えば、トレンチを形成した絶縁膜の表面にＺｒ（ＢＨ4 ）4 ガスを利用してＺｒ（ＢＨ4 ）4 を吸着させたのち、励起されたＨ2 ガス及び／又はＮＨ3 ガスを導入して、吸着させたＺｒ（ＢＨ4 ）4 と反応させてＺｒＢ2 膜或いはＺｒＢＮ膜を低温プロセスにより形成している（例えば、特許文献４参照）。
【特許文献１】特開２００４−０７１７０５号公報
【特許文献２】特開２００７−０４２６６２号公報
【特許文献３】特開２００７−０３５７３４号公報
【特許文献４】特開２００６−０５７１６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、上記の特許文献３においては、過剰研磨によりリセス部を形成しているので、時間管理に高い精度が要求されるとともに、パターンに疎密間差等が発生する可能性があり制御性が悪いという問題がある。
【００１４】
また、従来の金属キャップ層を設ける方法の場合には、金属キャップに用いるバリアメタルの比抵抗が大きいため、耐拡散性を高めるために金属キャップ層を厚くすると、次層のビアと接続する部分の直列抵抗が大きくなり、高速化の妨げになるという問題がある。
【００１５】
したがって、本発明は、ダマシン構造を有する銅多層配線において、トレンチのＣＭＰ後に露出した低誘電率膜表面のダメージを回避して配線信頼性を確保するとともに、直列抵抗の増大を抑制することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の一観点によれば、ポーラス絶縁膜に設けた凹部に埋め込まれた第１の金属膜の少なくとも頂面を、前記ポーラス絶縁膜の頂面と整合する高さまでＺｒ及びＢを含む第２の金属膜で覆った半導体装置が提供される。
【００１７】
また、本発明の別の観点からは、半導体基板上にトランジスタを形成する工程と、前記半導体基板の上方にポーラス絶縁膜を形成する工程と、前記ポーラス絶縁膜に凹部を形成する工程と、前記ポーラス絶縁膜の上面及び前記凹部の内壁にバリア膜を形成する工程と、前記凹部を第１の金属膜で埋める工程と、前記第１の金属膜を前記ポーラス絶縁膜の上面の高さより低くなるようにリセスさせる工程と、前記リセスさせた部分と前記バリア膜の表面にＺｒ及びＢを含む第２の金属膜の形成工程と、前記凹部内の上部に前記第２の金属膜を残すように平坦化する工程とを含む半導体装置の製造方法が提供される。
【発明の効果】
【００１８】
本発明では、Ｃｕ埋込層の表面をメタルキャップ層で覆っているのでポーラス絶縁膜上にバリア絶縁膜を介することなく、ポーラス絶縁層を直接成膜してもＣｕがポーラス絶縁膜中に拡散することがない。
また、メタルキャップ層としてＺｒ及びＢを含む金属を用いることによって低抵抗性と耐Ｃｕバリア性を両立することができる。
【発明を実施するための最良の形態】
【００１９】
ここで、図１及び図２を参照して、本発明の実施の形態を説明する。
図１（ａ）に示すように、まず、プラグ１２を形成した下地絶縁膜１１上にエッチングストッパ膜１３を介してポーラスＬｏｗ−ｋ膜からなる層間絶縁膜１４を設ける。
なお、この場合の層間絶縁膜１４は、ＭＳＱ（メチルシルセスキオキサン）、ポーラスＨＳＱ（ハイドロゲンシルセスキオキサン）或いはポーラスＭＨＳＱ（メチレーテッドハイドロゲンシルセスキオキサン）等を塗布して、ｋ値が２．４以下のポーラスＬｏｗ−ｋ膜で構成する。
なお、ポーラスＬｏｗ−ｋ膜は塗布型に限られるものでなく、ＣＶＤ成長膜でも良い。
【００２０】
次いで、図１（ｂ）に示すように、配線用トレンチ１５を形成したのち、バリアメタル膜１６を堆積させたのち、Ｃｕシード層を介して電解メッキによってＣｕ膜１７を配線用トレンチ１５を完全に埋めるように堆積させる。
バリアメタル膜１６の厚さは１〜２０ｎｍ程度とする。
なお、バリアメタル膜１６としては、ＣｏＷＰ、ＣｏＷＢ、ＷＮ、ＣｏＷ、Ｔａ、ＴａＮ、ＴｉＮ、ＮｉＷ、或いは、ＺｒＢ2 またはＺｒＢＮ等を用いる。
次いで、図１（ｃ）に示すように、ＣＭＰ法を用いて平坦化を行い、Ｃｕ膜１７を配線用トレンチ１５内に埋め込む。
【００２１】
次いで、図１（ｄ）に示すように、バリアメタル膜１６が残存した状態で、ウェット・エッチングによりＣｕ膜１７を選択的にエッチングバックして凹部１８を形成する。
この時の凹部１８の深さ、即ち、リセス深さは配線用トレンチ１５の深さの０．０５〜３０％程度が望ましい。
【００２２】
また、リセスの制御性に関しては、過酸化水素と塩酸の混合液或いはフッ酸過水等で制御された条件でリセスをウェットエッチすることで、ＣＭＰによる過剰研磨によりリセスを形成する場合に比べて、面内均一性良くリセスを形成することができる。
また、エッチング工程において、層間絶縁膜１４の表面はバリアメタル膜１６で被覆されているので、層間絶縁膜１４の表面がダメージを受けることがない。
【００２３】
次いで、図２（ｅ）に示すように、凹部１８を完全に埋め込むようにＺｒとＢとを含む導電膜１９を堆積させる。
この導電膜１９は、典型的には、ＺｒＢ2 膜であるが、化学量論比から組成がずれたＺｒＢx 或いはＺｒＢＮ膜を用いても良い。
【００２４】
本発明者は、ＺｒＢ2 （二硼化ジルコニウム）が低抵抗で且つＣｕのキャップバリア性に優れる材料であることを見出した。
例えば、バルクのＴａＮの比抵抗は１３５μΩｃｍであるのに対し、ＺｒＢ2 の比抵抗は１０μΩｃｍである。
また、ＺｒＢ2 は、上記の特許文献４に記載されているような各種の方法で成膜するものであり、ＣＶＤ法、ＰＶＤ法、或いは、スパッタ法等を利用して成膜する。
【００２５】
次いで、図２（ｆ）に示すように、再びＣＭＰ法により凹部１８に埋め込まれた導電膜１９の厚さが５〜１５ｎｍになるように研磨して平坦化してバリアキャップ膜２０とする。
この時、層間絶縁膜１４の表面が露出することになる。
【００２６】
次いで、図２（ｇ）に示すように、全面にポーラスＬｏｗ−ｋ膜からなる第２の層間絶縁膜２１を成長させる。
この時、Ｃｕ膜１７の表面にはバリアキャップ膜２０が設けられているので、第２の層間絶縁膜２１中へのＣｕの拡散が抑制される。
なお、この場合の第２の層間絶縁膜２１も、ＭＳＱ（メチルシルセスキオキサン）、ポーラスＨＳＱ（ハイドロゲンシルセスキオキサン）或いはポーラスＭＨＳＱ（メチレーテッドハイドロゲンシルセスキオキサン）等を塗布して、ｋ値が２．４以下のポーラスＬｏｗ−ｋ膜で構成する。
【００２７】
このようなＭＳＱ等は、塗布型のＳＯＧ膜であるため、従来Ｃｕ表面のリークを防ぐために成膜していたプラズマＳｉＣやＳｉＣＮのバリア絶縁膜の成膜に伴うプラズマダメージをポーラスＬｏｗ−ｋ膜からなる下層の層間絶縁膜１４が受けることない。
【００２８】
なお、層間絶縁膜１４及び第２の層間絶縁膜２１を構成するポーラス膜としてＣＶＤ法膜を選択することも可能である。
この場合も、第２の層間絶縁膜２１の成膜の際、下地の層間絶縁膜１４と同じポーラス膜が成膜されるため層間絶縁膜１４上にダメージは入らない。
【００２９】
以降は、シングルダマシン法の場合には、この第２の層間絶縁膜に上述の工程を経て表面がＺｒとＢからなる導電膜１９でキャップされたプラグを形成する。
或いは、デュアルダマシン法の場合には、第２の層間絶縁膜上に、ミドルストッパ膜及び第３の層間絶縁膜を順次堆積させ、第２の層間絶縁膜にビアホールを形成するとともに、第３の層間絶縁膜に配線用トレンチを形成して、表面がＺｒとＢからなる導電膜１９でキャップされたＣｕ埋込配線とプラグとを同時に形成する。
【００３０】
この時、プラグは、バリアキャップ膜２０を介してＣｕ膜１７と接続することになるが、本発明においてはバリアキャップ膜２０はＺｒとＢからなる導電材料からなるので、直列抵抗が不所望に増大することはない。
なお、更に配線の微細化にともないビア径が縮小した場合には、例え低抵抗といえども、ＺｒＢ2 キャップの抵抗が影響してくるため、第２の配線におけるビア内のバリアメタル成膜の際にＺｒＢ2 キャップを除去して、下層の配線のＣｕ膜１７と直接プラグを接続させる構造をとっても差し支えない。
なお、ビア底のＺｒＢ2 キャップは、Ａｒスパッタ等で容易に除去できる。
【００３１】
さらに、上層の配線のバリアメタル成膜後にめっきでＣｕを析出させるために必要なＣｕシードを成膜するが、この際、バリアメタルがビア底に存在する状態で成膜しても良いが、ビアの接続抵抗を低減するためにＣｕシード成膜前にビア底のバリアメタルを除去してからＣｕシードを成膜しても良い。
【００３２】
また、導電膜１９を凹部１８内に成膜する際、トレンチ側壁が逆テーパ形状になっていると、側壁と導電膜１９の間に隙間が発生する可能性があるので、トレンチ開口部の側壁は順テーパ形状であることが望ましい。
【００３３】
即ち、絶縁膜上などの不要箇所に堆積した導電膜１９をＣＭＰで除去する際、トレンチ上部のバリアキャップ膜２０に第２のリセスが形成されることがある。
この場合、第２のリセス上に第２の層間絶縁膜２１を構成するポーラスＬｏｗ−ｋ膜が成膜されるが、ポーラスＬｏｗ−ｋ膜が塗布型の場合はトレンチ側壁が逆テーパになっていても表面張力などの影響で第２のリセス内に塗布液が充填し、第２のリセス内に隙間なく上層のＣｕ配線を形成することができる。
【００３４】
しかし、ポーラスＬｏｗ−ｋ膜がＣＶＤ膜の場合、第２のリセス部のトレンチ側壁が逆テーパ形状を呈していると、コンフォーマルな成膜が出来ないために、上層の配線形成のためのポーラスＬｏｗ−ｋ膜成膜の際、逆テーパ部に隙間が発生する。
そのため、下層の配線上部に隙間が存在した状態で配線が形成されるため、配線間リークの発生にともなう信頼性の低下が起こるので、トレンチの上部側壁はテーパ形状であることが望ましいことになる。
【実施例１】
【００３５】
以上を前提として、次に、図３を参照して、本発明の実施例１の半導体装置の製造工程を説明する。
図３は、本発明の実施例１による方法で作製した半導体装置の概略的断面図であり、まず、例えば、直径が３００ｍｍのシリコン基板３１の表面に、シャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁膜３２を形成し、この素子分離絶縁膜３２で囲まれた活性領域内に、ＭＯＳＦＥＴ３３を形成する。
【００３６】
このＭＯＳＦＥＴ３３は、ゲート絶縁膜３４、ゲート電極３５、ソース領域３６、及び、ドレイン領域３７で構成され、ゲート電極３５の両側にはサイドウォール３８が設けられており、ソース領域３６及びドレイン領域３７のゲート電極寄りにはエクステンション領域が形成されている。
【００３７】
次いで、全面にリンガラス（ＰＳＧ）からなる厚さが、例えば、１．５μｍの層間絶縁膜３９を堆積させたのち、層間絶縁膜３９を貫通するとともにソース領域３６及びドレイン領域３７に達する２本のビアホールを形成し、このビアホール内をＣＭＰ法を用いてタングステン（Ｗ）からなる導電性プラグ４０，４１で充填する。
【００３８】
次いで、例えば、原料ガスとしてテトラメチルシランならびに炭酸ガスを用いたＣＶＤ法により、層間絶縁膜３９上に比誘電率３．６のシリコンオキシカーバイド膜からなる厚さが、例えば、３０ｎｍのエッチングストッパ膜４２を形成する。
この時の成膜条件は、例えば、
テトラメチルシランの流量：５００ｓｃｃｍ
炭酸ガスの流量：１５０ｓｃｃｍ
圧力：約６００Ｐａ（４．５Ｔｏｒｒ）
１３．５６ＭＨｚのＲＦ電力：６００Ｗ
４００ｋＨｚのＲＦ電力：１０Ｗ
基板温度：４００℃
とする。
なお、ＲＦ電力を投入するための平行平板電極の面積は、シリコン基板３１の面積とほぼ等しい。
【００３９】
次いで、エッチングストッパ膜４２の上に、塗布法により、水を含む液状シリカ系組成物、例えば、ＮＣＳ（触媒化成工業株式会社製商品名）を塗布し、塗布後に、４００℃で６０分のキュアを行うことによって、ＭＳＱを主成分とするｋ値が２．４以下のポーラスシリカからなるトレンチ形成層４３を形成する。
【００４０】
次いで、トレンチ形成層４３及びエッチングストッパ膜４２に、複数の配線用トレンチを形成したのち、Ｔａからなる厚さが、例えば、１５ｎｍのバリアメタル層４４及びＣｕ膜で埋め込んだのち、バリアメタル層４４が残存する程度に研磨することによって、Ｃｕ配線４５，４６を形成する。
なお、Ｃｕ膜は、無電解Ｃｕメッキ膜と電解Ｃｕメッキ膜とからなる。
【００４１】
次いで、配線用トレンチに埋め込まれたＣｕ配線４５，４６の表面側を選択的にエッチングするために、希釈過酸化水素水と希釈塩酸の混合液に一定時間浸漬しトレンチ内に３０ｎｍのリセスを形成する。
このときポーラスシリカからなるトレンチ形成層４３はバリアメタル層４４で被覆されているため、エッチングされない。
【００４２】
次いで、リセス部を完全に埋め込むようにＺｒＢ2 膜を成膜したのち、再び、ＣＭＰ法により研磨し、ＺｒＢ2 膜の５〜１５ｎｍの厚さになるように残してバリアキャップ層４７とする。
この時、トレンチ形成層４３の上面に成膜しているバリアメタル層４４は除去されて、トレンチ形成層４３の表面が露出した状態となる。
なお、バリアキャップ層４４の厚さが５ｎｍ未満であるとピンホール等の膜欠陥が問題になり、また、１５ｎｍを超えると直列抵抗の増大が問題になる。
【００４３】
このＺｒＢ2 膜の成膜条件としては、例えば、基板温度を１５０℃とし、雰囲気を３×１０-1Ｔｏｒｒとして、原料ガスであるＺｒ（ＢＨ4 ）4 ガスを導入してバリアメタル層４４及びＣｕ配線４５，４６の露出表面に吸着させる。
【００４４】
次いで、基板温度を４５０℃とし、雰囲気を２×１０-5Ｔｏｒｒとして、励起されたＨラジカルを導入することによって、表面に吸着しているＺｒ（ＢＨ4 ）4 と反応させ、ＺｒＢ2 膜を形成する。
この吸着及び反応の工程を所定回数繰り返すことによって、所望の膜厚のＺｒＢ2 膜を成膜する。
【００４５】
また、研磨工程においては、ＺｒＢ2 とＴａからなるバリアメタルを同一のスラリーで研磨できるように、メカニカル研磨性能の高い砥粒入り研磨スラリーを用いた。
例えば、砥粒としては、アルミナ、コロイダルシリカ、セリウム、ヒュームドシリカ等が選択可能であるが、ここでは、アルミナ砥粒が添加されたスラリーを用いて研磨を行った。
研磨は、エンドポイントディテクタを用いモニターを行い、研磨がバリアメタルとトレンチ形成層４３の界面に達した時点からさらに２０ｎｍ程度、トレンチ形成層を削り込む時間の研磨を行った。
【００４６】
次いで、トレンチ形成層４３の表面を含む全面に、塗布法により、水を含む液状シリカ系組成物、例えば、ＮＣＳ（触媒化成工業株式会社製商品名）を塗布し、塗布後に、４００℃で６０分のキュアを行うことによって、ＭＳＱを主成分とするｋ値が２．４以下のポーラスシリカからなる厚さが、例えば、１５０ｎｍのビア形成層４８を形成する。
この時、Ｃｕ配線４５，４６の表面はバリアキャップ層４７で覆われているので、Ｃｕがビア形成層４８に拡散することはない。
また、ビア形成層４８とトレンチ形成層４３は同じ材料であるので、密着性も良好になる。
【００４７】
次いで、ビア形成層４８上に、比誘電率３．６のシリコンオキシカーバイドからなる厚さが、例えば、３０ｎｍのミドルストッパ膜４９を成膜したのち、密着性を改善するためにＮＨ3 プラズマ処理を行い、次いで、上述の同じＭＳＱを主成分とするポーラスシリカからなる厚さが、例えば、１５０ｎｍのトレンチ形成層５０を形成する。
【００４８】
次いで、トレンチ形成層５０に配線用トレンチを形成するとともに、ミドルストッパ膜４９、及び、ビア形成層４８にビアホールを形成したのち、Ｔａからなる厚さが、例えば、１５ｎｍのバリアメタル層５１及びＣｕ膜で埋め込んだのち、バリアメタル層５１程度に研磨することによって、Ｃｕ配線５２とビアプラグ５３を同時形成する。
なお、Ｃｕ膜は、無電解Ｃｕメッキ膜と電解Ｃｕメッキ膜とからなる。
【００４９】
次いで、再び、配線用トレンチに埋め込まれたＣｕ配線５２の表面側を選択的にエッチングするために、希釈過酸化水素水と希釈塩酸の混合液に一定時間浸漬しトレンチ内に３０ｎｍのリセスを形成する。
このときもポーラスシリカからなるトレンチ形成層５０はバリアメタル層５１で被覆されているため、エッチングされない。
【００５０】
次いで、再び、リセス部を完全に埋め込むようにＺｒＢ2 膜を成膜したのち、再び、ＣＭＰ法により研磨し、ＺｒＢ2 膜の５〜１５ｎｍの厚さになるように残してバリアキャップ層５４とする。
ここでも、ＺｒＢ2 とＴａからなるバリアメタルを同一のスラリーで研磨できるように、メカニカル研磨性能の高い砥粒入り研磨スラリーを用いた。
【００５１】
次いで、必要とする多層配線構造の数に応じてデュアルダマシン工程を繰り返したのち、最も上の埋込配線５５を含む配線層の上に、比誘電率３．６のシリコンオキシカーバイドからなる厚さが、例えば、３０ｎｍのエッチングストッパ膜５６を成膜したのち、ＮＨ3 プラズマ処理を行い、次いで、上述の同じＭＳＱを主成分とするポーラスシリカからなるビア形成層となる層間絶縁膜５７を形成する。
【００５２】
次いで、層間絶縁膜５７及びエッチングストッパ膜５６を貫通するとともに、下層の埋込配線５５に達するビアホールが形成され、その内部にタングステンからなる導電性プラグ５８を充填する。
【００５３】
次いで、層間絶縁膜５７の上に、導電性プラグ５８に接続されるアルミニウムからなるパッド５９を形成したのち、パッド５９及び層間絶縁膜５７を、ＳｉＮからなる保護膜６０で覆い、最後に、保護膜６０にパッド５９の表面を露出させる開口を形成することによって、本発明の実施例１の半導体装置の基本構成が完成する。
【００５４】
本発明の実施例１においては、バリアキャップ層として、耐Ｃｕ拡散性に優れるとともに、低抵抗のＺｒＢ2 を用いているので、ビアとの直列抵抗の増大を抑制することができる。
また、リセス工程がバリアメタル層を残した状態でのウェット・エッチング工程であるので、ＣＭＰによる過剰研磨に比べてウェハ面内均一な処理が可能になるともに、ポーラスシリカからなるトレンチ形成層がエッチングダメージを受けることがない。
【００５５】
また、トレンチ形成層上に、ビア形成層を成膜する際に、Ｃｕ配線がバリアキャップ層で被覆されているので、エッチングストッパを兼ねるバリア絶縁膜を成膜する必要がないため、バリア絶縁膜の成膜に伴うプラズマダメージを受けることがなく、且つ、トレンチ形成層とビア形成層の密着性も良好になる。
【実施例２】
【００５６】
次に、図４を参照して、本発明の実施例２の半導体装置を説明するが、この実施例２はバリアメタルもＺｒＢ2 で形成したものであり、基本的製造工程は上記の実施例１の全く同じであるので、構造のみ説明する。
図４は、本発明の実施例２の半導体装置の概略的断面図であり、Ｃｕ配線４５，４６、ビアプラグ５３、Ｃｕ配線５２、及び、埋込配線５５の底面及び側面を覆うバリアメタル層６１，６２，６３として、ＺｒＢ2 膜を用いたものである。
このバリアメタル層６１〜６３となるＺｒＢ2 膜の成膜工程も、バリアキャップ層５４を構成するＺｒＢ2 膜の成膜工程と全く同様である。
【００５７】
本発明の実施例２においては、バリアメタルとしても耐Ｃｕ拡散性に優れるとともに、低抵抗のＺｒＢ2 を用いているので、直列抵抗をより低減することができるとともに、原料ガスとして、Ｚｒ（ＢＨ4 ）4 ガスを容易するだけで良くなる。
【００５８】
以上、本発明の実施の形態及び各実施例を説明してきたが、本発明は実施の形態及び各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、エッチングストッパ膜及びミドルストッパ膜として非誘電率が３．６のシリコンオキシカーバイド膜を用いているが、このような非誘電率に限られるものではなく、成膜時のテトラメチルシランおよび炭酸ガスの流量を適宜変化させて、比誘電率を３．６乃至４．６としても良いものであり、Ｓｉ−ＣＨ2 −Ｓｉ構造を１０〜９０重量％含有するシリコンオキシカーバイドであれば良い。
【００５９】
また、上記の各実施例においては、ポーラスＳｉＯ2 膜を成膜するための液状シリカ系組成物としてＮＣＳ（触媒化成工業株式会社製商品名）を用いているが、ＮＣＳ（触媒化成工業株式会社製商品名）に限られるものではなく、比誘電率が２．７以下のポーラスシリカが得られるものであれば良く、例えば、他のＭＱＳ（メチルシルセスキオキサン）、ＨＳＱ（ハイドロゲンシルセスキオキサン）或いはＭＨＳＱ（メチレーテッドハイドロゲンシルセスキオキサン）、さらに、ＭＱＳとＨＳＱの混合物からなる組成物等を用いても良いものである。
【００６０】
また、上記の各実施例においては、ビア及び埋込配線をＣｕによって形成しているが、Ｃｕに限られるものではなく、Ｃｕ−ＡｌやＣｕ−Ｓｉ等のＣｕを主成分とする合金にも適用されるものであり、さらには、ＡｌやＡｇ等のＣｕ以外の金属、或いは、ＴｉＮやＴａＮ等の金属窒化物にも適用されるものである。
【００６１】
また、上記の実施例においては、デュアルダマシン工程においてミドルストッパ膜を用いているが、ミドルストッパ膜は必須ではなく、一層のポーラスシリカ膜にトレンチとビアとを形成しても良い。
【００６２】
上記の実施例１及び実施例２を含む本発明の実施の形態に関し、下記の付記を開示する。
（付記１） ポーラス絶縁膜に設けた凹部に埋め込まれた第１の金属膜の少なくとも頂面を、前記ポーラス絶縁膜の頂面と整合する高さまでＺｒ及びＢを含む第２の金属膜で覆った半導体装置。
（付記２） 前記第２の金属膜が、前記第１の金属膜の両側面及び底面も覆っている付記１記載の半導体装置。
（付記３） 前記第１の金属膜が、Ｃｕからなる付記１または付記２記載の半導体装置。
（付記４） 前記第２の金属膜が、ＺｒＢ2 からなる付記１乃至付記４のいずれか１に記載の半導体装置。
（付記５） 前記第１の金属膜を積層方向に複数箇所に設けて多層配線構造を構成するとともに、前記各第１の金属膜を埋め込む前記各ポーラス絶縁膜が前記積層方向において互いに直接接している付記１乃至４のいずれか１に記載の半導体装置。
（付記６） 半導体基板上にトランジスタを形成する工程と、
前記半導体基板の上方にポーラス絶縁膜を形成する工程と、
前記ポーラス絶縁膜に凹部を形成する工程と、
前記ポーラス絶縁膜の上面及び前記凹部の内壁にバリア膜を形成する工程と、
前記凹部を第１の金属膜で埋める工程と、
前記第１の金属膜を前記ポーラス絶縁膜の上面の高さより低くなるようにリセスさせる工程と、
前記リセスさせた部分と前記バリア膜の表面にＺｒ及びＢを含む第２の金属膜を形成する工程と、
前記凹部内の上部に前記第２の金属膜を残すように平坦化する工程と、
を含む半導体装置の製造方法。
（付記７） さらに、前記平坦化する工程の後に、次層を構成するポーラス絶縁膜を直接成膜する工程を有することを特徴とする付記６記載の半導体装置の製造方法。
（付記８） 前記バリア膜も、前記第２の金属膜からなる付記６または７に記載の半導体装置の製造方法。
（付記９） 前記第１の金属膜が、Ｃｕからなる付記６乃至８のいずれか１に記載の半導体装置の製造方法。
（付記１０） 前記第２の金属膜が、ＺｒＢ2 からなる付記６乃至９のいずれか１に記載の半導体装置の製造方法。
（付記１１） 前記平坦化する工程が化学機械研磨工程であり、前記化学機械研磨工程で用いるスラリーが、砥粒系スラリーである付記６乃至１０のいずれか１に記載の半導体装置の製造方法。
（付記１２） 前記砥粒系スラリーが、コロイダルシリカあるいはアルミナのいずれかを含む付記６乃至１１のいずれか１に記載の半導体装置の製造方法。
（付記１３） 前記ポーラス絶縁膜は、メチルシルセスキオキサンを塗布して形成する付記６乃至１２のいずれか１に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態の途中までの製造工程の説明図である。
【図２】本発明の実施の形態の図１以降の製造工程の説明図である。
【図３】本発明の実施例１による方法で作製した半導体装置の概略的断面図である。
【図４】本発明の実施例２の半導体装置の概略的断面図である。
【符号の説明】
【００６４】
１１ 下地絶縁膜
１２ プラグ
１３ エッチングストッパ膜
１４ 層間絶縁膜
１５ 配線用トレンチ
１６ バリアメタル膜
１７ Ｃｕ膜
１８ 凹部
１９ 導電膜
２０ バリアキャップ膜
２１ 第２の層間絶縁膜
３１ シリコン基板
３２ 素子分離絶縁膜
３３ ＭＯＳＦＥＴ
３４ ゲート絶縁膜
３５ ゲート電極
３６ ソース領域
３７ ドレイン領域
３８ サイドウォール
３９ 層間絶縁膜
４０，４１ 導電性プラグ
４２ エッチングストッパ膜
４３ トレンチ形成層
４４ バリアメタル層
４５，４６ Ｃｕ配線
４７ バリアキャップ層
４８ ビア形成層
４９ ミドルストッパ膜
５０ トレンチ形成層
５１ バリアメタル層
５２ Ｃｕ配線
５３ ビアプラグ
５４ バリアキャップ層
５５ 埋込配線
５６ エッチングストッパ膜
５７ 層間絶縁膜
５８ 導電性プラグ
５９ パッド
６０ 保護膜
６１〜６３ バリアメタル層
【特許請求の範囲】
【請求項１】
ポーラス絶縁膜に設けた凹部に埋め込まれた第１の金属膜の少なくとも頂面を、前記ポーラス絶縁膜の頂面と整合する高さまでＺｒ及びＢを含む第２の金属膜で覆った半導体装置。
【請求項２】
前記第２の金属膜が、前記第１の金属膜の両側面及び底面も覆っている請求項１記載の半導体装置。
【請求項３】
前記第１の金属膜を積層方向に複数箇所に設けて多層配線構造を構成するとともに、隣接する前記各第１の金属膜を埋め込む前記各ポーラス絶縁膜が前記積層方向において互いに直接接している請求項１または２に記載の半導体装置。
【請求項４】
半導体基板上にトランジスタを形成する工程と、
前記半導体基板の上方にポーラス絶縁膜を形成する工程と、
前記ポーラス絶縁膜に凹部を形成する工程と、
前記ポーラス絶縁膜の上面及び前記凹部の内壁にバリア膜を形成する工程と、
前記凹部を第１の金属膜で埋める工程と、
前記第１の金属膜を前記ポーラス絶縁膜の上面の高さより低くなるようにリセスさせる工程と、
前記リセスさせた部分と前記バリア膜の上面にＺｒ及びＢを含む第２の金属膜を形成工程と、
前記凹部内の上部に前記第２の金属膜を残すように平坦化する工程と、
を含む半導体装置の製造方法。
【請求項５】
前記平坦化する工程の後に、次層を構成するポーラス絶縁膜を直接成膜する請求項４記載の半導体装置の製造方法。
【請求項６】
前記平坦化工程が化学機械研磨工程であり、前記化学機械研磨工程で用いるスラリーが、砥粒系スラリーである請求項４または５に記載の半導体装置の製造方法。
【請求項１】
ポーラス絶縁膜に設けた凹部に埋め込まれた第１の金属膜の少なくとも頂面を、前記ポーラス絶縁膜の頂面と整合する高さまでＺｒ及びＢを含む第２の金属膜で覆った半導体装置。
【請求項２】
前記第２の金属膜が、前記第１の金属膜の両側面及び底面も覆っている請求項１記載の半導体装置。
【請求項３】
前記第１の金属膜を積層方向に複数箇所に設けて多層配線構造を構成するとともに、隣接する前記各第１の金属膜を埋め込む前記各ポーラス絶縁膜が前記積層方向において互いに直接接している請求項１または２に記載の半導体装置。
【請求項４】
半導体基板上にトランジスタを形成する工程と、
前記半導体基板の上方にポーラス絶縁膜を形成する工程と、
前記ポーラス絶縁膜に凹部を形成する工程と、
前記ポーラス絶縁膜の上面及び前記凹部の内壁にバリア膜を形成する工程と、
前記凹部を第１の金属膜で埋める工程と、
前記第１の金属膜を前記ポーラス絶縁膜の上面の高さより低くなるようにリセスさせる工程と、
前記リセスさせた部分と前記バリア膜の上面にＺｒ及びＢを含む第２の金属膜を形成工程と、
前記凹部内の上部に前記第２の金属膜を残すように平坦化する工程と、
を含む半導体装置の製造方法。
【請求項５】
前記平坦化する工程の後に、次層を構成するポーラス絶縁膜を直接成膜する請求項４記載の半導体装置の製造方法。
【請求項６】
前記平坦化工程が化学機械研磨工程であり、前記化学機械研磨工程で用いるスラリーが、砥粒系スラリーである請求項４または５に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００９−１８８１０１（Ｐ２００９−１８８１０１Ａ）
【公開日】平成２１年８月２０日（２００９．８．２０）
【国際特許分類】
【出願番号】特願２００８−２５１７７（Ｐ２００８−２５１７７）
【出願日】平成２０年２月５日（２００８．２．５）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２１年８月２０日（２００９．８．２０）
【国際特許分類】
【出願日】平成２０年２月５日（２００８．２．５）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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