半導体装置及びその製造方法
【課題】アモルファス半導体膜の結晶化を低温で短時間に行うことができ、大粒径の結晶粒を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】実施形態による半導体装置の製造方法では、基板上にアモルファス半導体膜を形成する。さらに、前記方法では、前記基板上にマイクロ波を照射することにより、前記アモルファス半導体膜をアニールして、前記アモルファス半導体膜から多結晶半導体膜を形成する。さらに、前記方法では、前記多結晶半導体膜をチャネルとするトランジスタを形成する。
【解決手段】実施形態による半導体装置の製造方法では、基板上にアモルファス半導体膜を形成する。さらに、前記方法では、前記基板上にマイクロ波を照射することにより、前記アモルファス半導体膜をアニールして、前記アモルファス半導体膜から多結晶半導体膜を形成する。さらに、前記方法では、前記多結晶半導体膜をチャネルとするトランジスタを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
次世代以降の３次元メモリでは、多結晶Ｓｉ（シリコン）薄膜や多結晶ＳｉＧｅ（シリコンゲルマニウム）薄膜が、例えばＢｉＣＳ（Bit Cost Scalable）フラッシュメモリのチャネル等で必要となる。これらの薄膜は、平滑なモフォロジーで段差被覆性良く成膜するために、通常はアモルファスＳｉ薄膜やアモルファスＳｉＧｅ薄膜として堆積される。また、アモルファスＳｉ薄膜やアモルファスＳｉＧｅ薄膜は、最終的には多結晶にして抵抗を下げる必要があるため、熱処理による結晶化が必要である。
【０００３】
この際、従来の炉アニールやランプアニールにより熱処理を行うと、熱処理温度を高く設定しても、Ｓｉ結晶やＳｉＧｅ結晶の粒径が小さくなり、チャネルＳｉ薄膜やチャネルＳｉＧｅ薄膜のキャリア移動度が低くなるという問題が発生する。また、熱処理温度が高いことで、周辺トランジスタにて特性劣化等の問題も発生する。
【０００４】
アモルファスＳｉ膜を結晶化させて大粒径のＳｉ結晶を形成する方法の例として、アモルファスＳｉ膜に接触したＧｅ結晶を核としてＳｉ結晶を固相成長させる方法が知られている。しかしながら、この方法には、工程が複雑、Ｇｅ核を形成することが困難、結晶化に時間がかかる等の問題がある。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】V. Subramanian et al. "High-Performance Germanium-Seeded Laterally Crystallized TFT's for Vertical Device Integration", IEEE Trans. on Electron Devices, Vol. 45, pp1934-1939 (1998).
【非特許文献２】V. Sabramanian et al. "A Novel Technique for 3-D Integration: Ge-seeded laterally Crystallized TFTs", 1997 Symp. on VLSI Technology, pp97-98.
【非特許文献３】R. Katsumata et al. "Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices", 2009 Symp. on VLSI Technology, pp136-137.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
アモルファス半導体膜の結晶化を低温で短時間に行うことができ、大粒径の結晶粒を形成することが可能な半導体装置の製造方法、及び該方法により製造可能な半導体装置を提供する。
【課題を解決するための手段】
【０００７】
一の実施形態による半導体装置の製造方法では、基板上にアモルファス半導体膜を形成する。さらに、前記方法では、前記基板上にマイクロ波を照射することにより、前記アモルファス半導体膜をアニールして、前記アモルファス半導体膜から多結晶半導体膜を形成する。さらに、前記方法では、前記多結晶半導体膜をチャネルとするトランジスタを形成する。
【０００８】
また、別の実施形態による半導体装置は、基板と、前記基板上に形成された多結晶半導体膜と、前記多結晶半導体膜をチャネルとするトランジスタとを備える。さらに、前記多結晶半導体膜は、粒径が前記多結晶半導体膜の膜厚の２倍以上である結晶粒を含む。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の半導体装置の構造を示す側方断面図である。
【図２】第１実施形態の半導体装置の製造方法を示す側方断面図(1/3)である。
【図３】第１実施形態の半導体装置の製造方法を示す側方断面図(2/3)である。
【図４】第１実施形態の半導体装置の製造方法を示す側方断面図(3/3)である。
【図５】炉アニールにおける結晶化のメカニズムを示した図である。
【図６】マイクロ波アニールにおける結晶化のメカニズムを示した図である。
【図７】Ｓｉ結晶を核としてアモルファスＳｉ膜を炉アニール、マイクロ波アニールで処理した場合のＳｉ成長速度を示したグラフである。
【図８】第２実施形態の半導体装置の構造を示す側方断面図である。
【図９】第２実施形態の半導体装置の製造方法を示す側方断面図である。
【図１０】第３実施形態における基板温度の低減方法を説明するための図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を、図面を参照して説明する。
【００１１】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す側方断面図である。図１の半導体装置は、ＢｉＣＳフラッシュメモリである。
【００１２】
図１の半導体装置は、半導体基板１００と、電極膜１０１とを備えている。半導体基板１００は例えば、Ｓｉ（シリコン）基板であり、電極膜１０１は例えば、Ｓｉ膜である。電極膜１０１は、半導体基板１００上に絶縁膜（図示せず）を介して形成されている。本実施形態では、電極膜１０１が半導体基板１００と別個に設けられているが、代わりに、半導体基板１００の一部を電極として用いる構造を採用しても構わない。
【００１３】
電極膜１０１上には、複数の絶縁膜１０２と、複数の半導体膜１０３が交互に積層されている。絶縁膜１０２は例えば、ＳｉＯ２膜（シリコン酸化膜）であり、半導体膜１０３は例えば、Ｓｉ膜である。半導体膜１０３は、ＢｉＣＳフラッシュメモリのワードラインとして機能する。図１には、一例として、５層の絶縁膜１０２1〜１０２5と、４層の半導体膜１０３1〜１０３4が交互に積層された構造が示されている。
【００１４】
絶縁膜１０２5上には、半導体膜１０３よりも膜厚の厚い半導体膜１０４が積層されている。半導体膜１０４は例えば、Ｓｉ膜である。半導体膜１０４は、ＢｉＣＳフラッシュメモリのセレクトゲートとして機能する。半導体膜１０４上には、絶縁膜１０２6が積層されている。絶縁膜１０２6は例えば、ＳｉＯ２膜である。
【００１５】
また、電極膜１０１、絶縁膜１０２、半導体膜１０３、及び半導体膜１０４が積層された構造内には、パイプ形状のメモリホールＨが開口されている。メモリホールＨは、絶縁膜１０２、半導体膜１０３、及び半導体膜１０４を貫通する２つの穴と、電極膜１０１内に形成され、これらの穴同士を繋ぐ１つの穴とで構成されている。
【００１６】
メモリ絶縁膜１１１と、多結晶Ｓｉ膜１１２は、メモリホールＨの内壁面に順に形成されている。メモリ絶縁膜１１１は例えば、ＳｉＯ２膜、ＳｉＮ膜（シリコン窒化膜）、又はＡｌ２Ｏ３膜（アルミナ膜）から構成される単層膜、又はこれらの膜のうちの１種類以上を含む積層膜である。メモリ絶縁膜１１１と多結晶Ｓｉ膜１１２の合計膜厚は、メモリホールＨを塞ぎ切らない厚さに設定されているのが望ましい。
【００１７】
図１のＢｉＣＳフラッシュメモリでは、各半導体膜１０３と、メモリ絶縁膜１１１と、多結晶Ｓｉ膜１１２は、メモリセルトランジスタを構成している。また、半導体膜１０４と、メモリ絶縁膜１１１と、多結晶Ｓｉ膜１１２は、選択トランジスタを構成している。多結晶Ｓｉ膜１１２は、これらのトランジスタのチャネルとして機能する。多結晶Ｓｉ膜１１２は、本開示の多結晶半導体膜の例である。
【００１８】
図１の半導体装置はさらに、ドープト多結晶Ｓｉ領域１１３と、埋込絶縁膜１１４とを備えている。ドープト多結晶Ｓｉ領域１１３は、多結晶Ｓｉ膜１１２の一部に形成されており、具体的には、半導体膜１０４に囲まれた位置に形成されている。埋込絶縁膜１１４は、メモリ絶縁膜１１１、多結晶Ｓｉ膜１１２、及びドープト多結晶Ｓｉ領域１１３が形成されたメモリホールＨ内に埋め込まれている。埋込絶縁膜１１４は例えば、ＳｉＮ膜である。なお、メモリ絶縁膜１１１、多結晶Ｓｉ膜１１２、及びドープト多結晶Ｓｉ領域１１３がメモリホールＨを塞いでいる場合には、埋込絶縁膜１１４は不要である。
【００１９】
本実施形態では、多結晶Ｓｉ膜１１２内の領域のうち、ドープト多結晶Ｓｉ領域１１３は、不純物半導体で形成された領域となっており、ドープト多結晶Ｓｉ領域１１３以外の領域は、真性（イントリンシック）半導体で形成された領域となっている。
【００２０】
（１）半導体装置の製造方法
次に、図２〜図４を参照し、図１の半導体装置の製造方法について説明する。
【００２１】
図２〜図４は、第１実施形態の半導体装置の製造方法を示す側方断面図である。
【００２２】
まず、図２(ａ)に示すように、電極膜１０１、絶縁膜１０２、半導体膜１０３、及び半導体膜１０４内にメモリホールＨが開口された構造を形成する。電極膜１０１、絶縁膜１０２、半導体膜１０３、及び半導体膜１０４は、図１に示す半導体基板１００上に積層されている。
【００２３】
次に、図２(ｂ)に示すように、半導体基板１００の全面に、メモリ絶縁膜１１１を形成する。これにより、メモリホールＨの内壁面に、メモリ絶縁膜１１１が形成される。
【００２４】
次に、図３(ａ)に示すように、ＳｉＨ４ガス、Ｓｉ２Ｈ６ガス、又はこれらの両方のガスを用いて、半導体基板１００の全面に、膜厚４〜１０ｎｍのアモルファスＳｉ膜１２１を堆積する。これにより、メモリホールＨの内壁面に、メモリ絶縁膜１１１を介して、アモルファスＳｉ膜１２１が形成される。アモルファスＳｉ膜１２１は、本開示のアモルファス半導体膜の例である。
【００２５】
次に、図３(ｂ)に示すように、半導体基板１００上にマイクロ波を照射することで、半導体基板１００上のアモルファスＳｉ膜１２１をアニールする。本実施形態では、１０Ｗ／ｃｍ２〜１０ｋＷ／ｃｍ２のパワーで、５．８０ＧＨｚのマイクロ波を照射する。そして、マイクロ波の照射により基板温度を６００℃〜８００℃まで上昇させ、この温度で２分間〜１時間のマイクロ波アニールを行う。これにより、アモルファスＳｉ膜１２１が多結晶Ｓｉ膜１１２へと変化する。
【００２６】
次に、図４(ａ)に示すように、多結晶Ｓｉ膜１１２の上部に不純物をドーピングし、多結晶Ｓｉ膜１１２内に、ドープト多結晶Ｓｉ領域１１３を形成する。次に、半導体基板１００の全面に、埋込絶縁膜１１４を堆積する。これにより、メモリホールＨの内部に埋込絶縁膜１１４が形成される。
【００２７】
次に、図４(ｂ)に示すように、ＲＩＥ（Reactive Ion Etching）により、埋込絶縁膜１１４、多結晶Ｓｉ膜１１２、及びメモリ絶縁膜１１１をリセスする。こうして、多結晶Ｓｉ膜１１２をチャネルとするメモリセルトランジスタ及び選択トランジスタが形成される。
【００２８】
その後、種々の配線層、プラグ層、層間絶縁膜等が形成される。こうして、図１に示す半導体装置が製造される。
【００２９】
（２）炉アニールとマイクロ波アニールとの比較
以上のように、本実施形態では、マイクロ波アニールにより、アモルファスＳｉ膜１２１から多結晶Ｓｉ膜１１２を形成する。以下、図５〜図７を参照し、炉アニール（赤外線アニール）とマイクロ波アニールとの比較を行う。
【００３０】
図５は、炉アニールにおける結晶化のメカニズムを示した図である。
【００３１】
図５(ａ)は、ＳｉＯ２膜上に形成されたアモルファスＳｉ膜を示す。アモルファスＳｉ膜の炉アニールを開始すると、図５(ｂ)に示すように、アモルファスＳｉ膜内に、Ｓｉ結晶の核Ｘ1、Ｘ2が発生する。そして、この炉アニールを継続すると、図５(ｃ)に示すように、これらの結晶核Ｘ1、Ｘ2が成長していく。
【００３２】
ここで、炉アニールによる結晶化には、結晶成長速度が遅いという性質がある。そのため、図５(ｃ)に示すように、初期に発生した結晶核Ｘ1、Ｘ2の成長中に、新たな結晶核Ｘ3が発生する頻度が高い。よって、最終的な結晶粒Ｘ1〜Ｘ3の粒径は小さくなる。図５(ｄ)では、多結晶Ｓｉ膜の膜厚がＷ、結晶粒Ｘ3の粒径がＤAで示されている。
【００３３】
図６は、マイクロ波アニールにおける結晶化のメカニズムを示した図である。
【００３４】
図６(ａ)は、図５(ａ)と同様、ＳｉＯ２膜上に形成されたアモルファスＳｉ膜を示す。アモルファスＳｉ膜のマイクロ波アニールを開始すると、図６(ｂ)に示すように、アモルファスＳｉ膜内に、Ｓｉ結晶の核Ｙ1、Ｙ2が発生する。そして、このマイクロ波アニールを継続すると、図６(ｃ)に示すように、これらの結晶核Ｙ1、Ｙ2が成長していく。
【００３５】
ここで、マイクロ波アニールによる結晶化には、炉アニールによる結晶化に比べ、結晶成長速度が速いという性質がある。そのため、初期に発生した結晶核Ｙ1、Ｙ2の成長中に、新たな結晶核が発生する頻度は低い（図６(ｃ)参照）。よって、最終的な結晶粒Ｙ1、Ｙ2の粒径は大きくなる。図６(ｄ)では、多結晶Ｓｉ膜の膜厚がＷ、結晶粒Ｙ2の粒径がＤBで示されている。
【００３６】
本発明者らによる実験によれば、マイクロ波アニールでは、多結晶Ｓｉ膜が真性半導体膜である場合であっても、最終的な結晶粒の粒径ＤBを、膜厚Ｗの２倍以上とすることができることが解った。一方、炉アニール等の赤外線アニールでは、多結晶Ｓｉ膜がリンを含有する不純物半導体膜である場合には、最終的な結晶粒の粒径ＤBを膜厚Ｗの２倍以上とすることができたものの、多結晶Ｓｉ膜が真性半導体膜や、リン以外の不純物を含有する不純物半導体膜である場合には、最終的な結晶粒の粒径ＤBを膜厚Ｗの２倍以上とすることができなかった。また、多結晶Ｓｉ膜が、粒径ＤBが膜厚Ｗの２倍以上となる量のリンを含有する場合には、閾値電圧が大きくシフトすると同時に、不純物拡散により、結晶粒が大きくても移動度が小さくなることが判明した。本実施形態では、最終的な粒径ＤBが膜厚Ｗの２倍以上の結晶粒を含む多結晶Ｓｉ膜１１２をマイクロ波アニールにより形成し、このような結晶粒を含む多結晶Ｓｉ膜１１２をチャネルとして用いることで、キャリア移動度の高いチャネルを実現し、性能の良い半導体装置を提供することができる。
【００３７】
図７は、Ｓｉ結晶を核としてアモルファスＳｉ膜を炉アニール、マイクロ波アニールで処理した場合のＳｉ成長速度（Ｓｉ結晶の成長速度）を示したグラフである。図７には、５５０℃の炉アニールでのＳｉ成長速度と、５２０℃のマイクロ波アニールでのＳｉ成長速度が示されている。
【００３８】
図７に示すように、マイクロ波アニールでの結晶成長速度は、５２０℃という低温でも速く、５５０℃の炉アニールでの結晶成長速度よりも速い。同じ温度であれば、マイクロ波アニールでの結晶成長速度は、炉アニールでの結晶成長速度に比べ、１０倍以上速いと予測できる。そのため、マイクロ波アニールでは、結晶核が形成されると、結晶成長が高速で進行する。よって、マイクロ波アニールによれば、炉アニールに比べ、大粒径の結晶粒を形成することができる。これは、炉アニール以外の赤外線アニール（ランプアニール等）と比べた場合でも同様である。
【００３９】
また、マイクロ波アニールによれば、アモルファスＳｉ膜の結晶化を低温で短時間（即ち高スループット）に行うことができるため、例えば、周辺トランジスタの特性劣化等を抑制することができる。
【００４０】
ただし、ＳｉＯ２膜上のアモルファスＳｉ膜をアニールする場合、５５０℃以下の基板温度では結晶核が発生しないため、本実施形態では、５５０℃以上（具体的には６００℃〜８００℃）の基板温度でマイクロ波アニールを行う。なお、基板温度を５５０℃以上ではなく６００℃以上とする理由は、本実施形態のアモルファスＳｉ膜１２１の膜厚が１０ｎｍ以下と薄いためである。また、基板温度を８００℃以下とする理由は、周辺トランジスタの特性劣化等の問題を抑制するためである。
【００４１】
本発明者らが図２〜図４に示す方法を実施したところ、膜厚１０ｎｍの多結晶Ｓｉ膜１１２を構成するＳｉ結晶粒の粒径は、３０ｎｍ〜７０ｎｍとなった。一方、炉アニールにて得られたＳｉ結晶粒の粒径は、１０ｎｍ程度であった。このように、本実施形態によれば、大粒径の結晶粒を形成できることが解った。
【００４２】
（３）マイクロ波アニールの詳細
次に、本実施形態におけるマイクロ波アニールの詳細について説明する。
【００４３】
本実施形態では、マイクロ波の導入は導波管を用いて行う。よって、マグネトロンや進行波管等のマイクロ波発振装置の出力を導波管の断面積で除した値が、マイクロ波の照射パワーとなる。また、複数のマイクロ波発振装置を使用する場合には、これらの装置のパワーの合計が、マイクロ波の照射パワーとなる。
【００４４】
ここで、マイクロ波について詳細に説明する。マイクロ波は、２００ＭＨｚ〜３ＴＨｚの周波数（１００μｍ〜１ｍの波長）を有する電磁波と規定されている。マイクロ波の周波数に関しては、ＩＳＭ（Industry-Science-Medical）バンドとして、２．４５ＧＨｚ、５．８０ＧＨｚ、２４．１２５ＧＨｚが世界共通のバンドと指定されている。そのため、これらの周波数のマイクロ波は、これらを発生させるためのマグネトロンが容易に入手可能である。よって、本実施形態のマイクロ波アニールは、２．４５ＧＨｚ〜２５．０ＧＨｚの周波数を中心とする周波数帯のマイクロ波を用いて行うことが望ましい。
【００４５】
また、上記の世界共通のバンドの中で、周波数が高いほどアモルファスＳｉ中の双極子が回転しやすくなるが、周波数が高すぎるとアモルファスＳｉ中のフォノン振動が誘起されて温度が上昇してしまうという問題が有ることから、これらのバンドの中では、５．８０ＧＨｚが、シリコンを結晶化させるのに適した周波数である。よって、本実施形態では、５．８０ＧＨｚを用いている。ただし、５．８０ＧＨｚ付近の周波数（例えば３ＧＨｚ〜８ＧＨｚ）を中心とする周波数帯のマイクロ波を用いても、大粒径のＳｉ結晶を得ることができる。
【００４６】
また、本実施形態では、アモルファス半導体膜１２１として、Ｓｉ膜を用いているが、代わりにＳｉＧｅ（シリコンゲルマニウム）膜を用いてもよい。アモルファスＳｉＧｅ膜内での結晶核の最低発生温度は、Ｇｅ組成率（Ｓｉ1-XＧｅXの値Ｘ）が大きくなるほど低くなる。よって、アモルファスＳｉＧｅ膜を用いる場合には、６００℃以下（本実施形態では５５０℃以下）の基板温度でマイクロ波アニールを行うことが可能である。
【００４７】
例えば、Ｇｅ組成率が０．７〜０．９で、膜厚が１０ｎｍの場合、結晶核の最低発生温度は、４００℃程度である。よって、この場合には例えば、４００℃〜５５０℃の基板温度でマイクロ波アニールを行う。これにより、アモルファスＳｉ膜のマイクロ波アニールを５５０℃〜８００℃の基板温度で行う場合と同様の効果を得ることができる。ただし、どのような基板温度が最適であるかは、Ｇｅ組成率だけでなく、アモルファスＳｉＧｅ膜の膜厚にも依存する。
【００４８】
なお、アモルファス半導体膜１２１としてＳｉＧｅ膜を用いる場合、Ｇｅ組成率Ｘは、０＜Ｘ＜１のいずれの値でも構わない。また、アモルファス半導体膜１２１は、Ｇｅ膜であっても構わない。
【００４９】
（４）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
【００５０】
以上のように、本実施形態では、マイクロ波アニールによりアモルファス半導体膜１２１から多結晶半導体膜１１２を形成し、多結晶半導体膜１１２をチャネルとするトランジスタを形成する。これにより、炉アニールやランプアニールに比べ、アモルファス半導体膜１２１の結晶化を低温で短時間に行うことが可能となる。その結果、本実施形態では、半導体装置を低コスト製造することができると共に、大粒径の結晶粒を形成することが可能となる。よって、本実施形態によれば、チャネル移動度の高いチャネルを実現し、性能の良い半導体装置を提供することが可能となる。
【００５１】
なお、本実施形態は、真性半導体で形成された多結晶半導体膜１１２をチャネルとするトランジスタにも、不純物半導体で形成された多結晶半導体膜１１２をチャネルとするトランジスタにも適用可能である。
【００５２】
以下、第１実施形態の変形例である第２及び第３実施形態について説明する。第２及び第３実施形態については、第１実施形態との相違点を中心に説明する。
【００５３】
（第２実施形態）
図８は、第２実施形態の半導体装置の構造を示す側方断面図である。図８の半導体装置は、液晶ディスプレイ駆動用のＴＦＴ（Thin Film Transistor）を備えている。
【００５４】
図８の半導体装置は、ＴＦＴの構成要素として、ガラス基板２００と、ガラス基板２００上に形成された多結晶ＳｉＧｅ膜２０１と、多結晶ＳｉＧｅ膜２０１上にゲート絶縁膜２０２を介して形成されたゲート電極２０３と、多結晶ＳｉＧｅ膜２０１内にゲート電極２０３を挟むように形成されたソース領域２０４及びドレイン領域２０５を備えている。多結晶ＳｉＧｅ膜２０１は、本開示の多結晶半導体膜の例であり、ＴＦＴのチャネルとして機能する。
【００５５】
本実施形態では、多結晶ＳｉＧｅ膜２０１内の領域のうち、ソース領域２０４及びドレイン領域２０５は、不純物半導体で形成された領域となっており、ソース領域２０４及びドレイン領域２０５以外の領域は、真性半導体で形成された領域となっている。
【００５６】
図８の半導体装置はさらに、ガラス基板２００上に、ＴＦＴを覆うように形成された絶縁膜２０６を備えている。
【００５７】
図９は、第２実施形態の半導体装置の製造方法を示す側方断面図である。
【００５８】
まず、図９(ａ)に示すように、ＳｉＨ４ガスとＧｅＨ４ガスを用いて、４５０℃にて、ガラス基板２００の全面に、膜厚５０〜１００ｎｍのアモルファスＳｉＧｅ膜２１１を堆積する。アモルファスＳｉＧｅ膜２１１は、本開示のアモルファス半導体膜の例である。
【００５９】
次に、図９(ｂ)に示すように、ガラス基板２００上にマイクロ波を照射することで、ガラス基板２００上のアモルファス半導体膜２１１をアニールする。本実施形態では、１０Ｗ／ｃｍ２〜１０ｋＷ／ｃｍ２のパワーで、５．８０ＧＨｚのマイクロ波を照射する。そして、マイクロ波の照射によりアモルファス半導体膜２１１が加熱され、熱伝導によりガラス基板２００が暖められることにより、基板温度を４５０℃〜５５０℃まで上昇させ、この温度で１５分間〜２時間のマイクロ波アニールを行う。これにより、アモルファスＳｉＧｅ膜２１１が多結晶ＳｉＧｅ膜２０１へと変化する。
【００６０】
次に、図９(ｃ)に示すように、多結晶ＳｉＧｅ膜２０１上に、ゲート絶縁膜２０２の材料であるゲート絶縁膜材料２１２と、ゲート電極２０３の材料であるゲート電極材料２１３とを順に形成する。
【００６１】
次に、図９(ｄ)に示すように、ゲート電極材料２１３のエッチング加工を行い、ゲート電極材料２１３、ゲート絶縁膜材料２１２からそれぞれ、ゲート電極２０３、ゲート絶縁膜２０２を形成する。次に、図９(ｄ)に示すように、多結晶ＳｉＧｅ膜２０１内に、ゲート電極２０３を挟むようにソース領域２０４及びドレイン領域２０５を形成する。こうして、多結晶ＳｉＧｅ膜２０１をチャネルとするＴＦＴが形成される。
【００６２】
その後、ＴＦＴを覆う絶縁膜２０６等が形成される。こうして、図８に示す半導体装置が製造される。
【００６３】
本発明者らが図９に示す方法を実施したところ、多結晶ＳｉＧｅ膜２０１を構成するＳｉＧｅ結晶粒の粒径は、２００ｎｍ〜１μｍとなった。一方、炉アニールにて得られたＳｉＧｅ結晶粒の粒径は、５０ｎｍ〜１００ｎｍ程度であった。このように、本実施形態によれば、大粒径の結晶粒を形成できることが解った。
【００６４】
最後に、第２実施形態の効果について説明する。
【００６５】
以上のように、本実施形態では、第１実施形態と同様に、マイクロ波アニールによりアモルファス半導体膜２１１から多結晶半導体膜２０１を形成し、多結晶半導体膜２０１をチャネルとするトランジスタ（ＴＦＴ）を形成する。これにより、炉アニールやランプアニールに比べ、アモルファス半導体膜２１１の結晶化を低温で短時間に行うことが可能となる。その結果、本実施形態では、半導体装置を低コスト製造することができると共に、大粒径の結晶粒を形成することが可能となる。よって、本実施形態によれば、チャネル移動度の高いチャネルを実現し、性能の良い半導体装置を提供することが可能となる。
【００６６】
なお、本実施形態は、真性半導体で形成された多結晶半導体膜２０１をチャネルとするトランジスタにも、不純物半導体で形成された多結晶半導体膜２０１をチャネルとするトランジスタにも適用可能である。
【００６７】
（第３実施形態）
第３実施形態では、図３(ｂ)のマイクロ波アニールとして、第１のアニール処理と、これに続く第２のアニール処理とを実施する。第２のアニール処理は、マイクロ波のパワーを変更せずに、第１のアニール処理よりも基板温度を下げて行われる。
【００６８】
第１のアニール処理では、半導体基板１００上に、１０Ｗ／ｃｍ２〜１０ｋＷ／ｃｍ２のパワーで、５．８０ＧＨｚのマイクロ波を照射する。そして、マイクロ波の照射により基板温度を５５０℃〜８００℃（例えば、６００℃〜６５０℃）まで上昇させ、この温度で１分間〜５分間のマイクロ波アニールを行う。
【００６９】
次に、第２のアニール処理では、第１のアニール処理と同様、半導体基板１００上に、１０Ｗ／ｃｍ２〜１０ｋＷ／ｃｍ２のパワーで、５．８０ＧＨｚのマイクロ波を照射する。ただし、第２のアニール処理では、基板温度を３００℃〜５５０℃まで低下させ、この温度で１０分間〜３０分間のマイクロ波アニールを行う。これにより、アモルファスＳｉ膜１２１から多結晶Ｓｉ膜１１２が形成される。
【００７０】
基板温度を低下させる方法の例としては、図１０に示す３種類の方法が挙げられる。図１０は、第３実施形態における基板温度の低減方法を説明するための図である。図１０では、ウエハ（半導体基板）が、符号３００で示されている。
【００７１】
図１０(ａ)及び(ｂ)には、複数本のピン３０１で支えていたウエハ３００（図１０(ａ)）を、石英サセプター３０２に近づける（図１０(ｂ)）方法が示されている。また、図１０(ｃ)には、ウエハ３００を石英サセプター３０２上に直接載せる方法が示されている。また、図１０(ｄ)には、ウエハ３００に冷却ガス（例えばＨｅガス）３０３を吹き付ける方法が示されている。なお、冷却ガス３０３のその他の例としては、Ｎ２ガス、Ｎｅガス、Ａｒガス、Ｘｅガス等が挙げられる。
【００７２】
本発明者らが第３実施形態の方法を実施したところ、多結晶Ｓｉ膜１１２を構成するＳｉ結晶粒の粒径は、５０ｎｍ〜１１０ｎｍとなった。このように、第３実施形態の方法によれば、第１実施形態の方法よりも大粒径の結晶粒を形成できることが解った。
【００７３】
（１）第１及び第２のアニール処理の詳細
ここで、第１及び第２のアニール処理の詳細について説明する。
【００７４】
第１実施形態にて説明したように、ＳｉＯ２膜上のアモルファスＳｉ膜をアニールする場合、５５０℃以下の基板温度では結晶核が発生しない。そのため、第３実施形態では、第１のアニール処理中は結晶核が発生するのに対し、第２のアニール処理中は結晶核が発生しない。よって、第３実施形態によれば、図６を参照して説明したメカニズムから理解されるように、第１実施形態の場合よりもさらに大粒径の結晶粒を形成することが可能となる。第３実施形態では、第１アニール処理から第２アニール処理への切り替えにより、切り替え以降の結晶核の発生を抑制することができるからである。
【００７５】
従って、第１のアニール処理は、結晶核の最低発生温度（５５０℃）以上の温度で、必要以上の個数の結晶核が発生しない時間だけ実施することが望ましい。この時間が長すぎると、必要以上の個数の結晶核が発生し、結晶粒の粒径が小さくなってしまう。逆に、この時間が短すぎると、アモルファスＳｉ膜１２１が完全に多結晶Ｓｉ膜１１２に変化する前に、結晶化が停止してしまう。本実施形態では、第１のアニール処理の実施時間を１分間〜５分間に設定することで、必要以上の結晶核の発生を回避している。
【００７６】
また、第２のアニール処理は、結晶核の最低発生温度（５５０℃）以下の温度で、アモルファスＳｉ膜１２１が完全に多結晶Ｓｉ膜１１２に変化するのに必要な時間の間実施することが望ましい。第２のアニール処理では、新たな結晶核の発生は抑制され、第１のアニール処理で発生した結晶核の結晶成長が進行することとなる。本実施形態では、第２のアニール処理は、１０分間〜３０分間実施される。
【００７７】
また、本実施形態では、アモルファス半導体膜１２１として、Ｓｉ膜を用いているが、代わりにＳｉＧｅ膜を用いてもよい。アモルファスＳｉＧｅ膜内での結晶核の最低発生温度は、Ｇｅ組成率が大きくなるほど低くなる。よって、アモルファスＳｉＧｅ膜を用いる場合には、６００℃以下（本実施形態では５５０℃以下）の基板温度で第１のアニール処理を行うことが可能である。
【００７８】
例えば、Ｇｅ組成率が０．７〜０．９で、膜厚が１０ｎｍの場合、結晶核の最低発生温度は、４００℃程度である。よって、この場合には例えば、４００℃〜５５０℃の基板温度で１０分間、第１のアニール処理を行い、３５０℃〜４００℃の基板温度で１時間〜２時間、第２のアニール処理を行う。これにより、第１実施形態の場合よりも大粒径の結晶粒を形成することができる。ただし、どのような基板温度が最適であるかは、Ｇｅ組成率だけでなく、アモルファスＳｉＧｅ膜の膜厚にも依存する。
【００７９】
なお、アモルファス半導体膜１２１としてＳｉＧｅ膜を用いる場合、Ｇｅ組成率Ｘは、０＜Ｘ＜１のいずれの値でも構わない。また、アモルファス半導体膜１２１は、Ｇｅ膜であっても構わない。
【００８０】
また、第３実施形態の方法は、第１実施形態のＢｉＣＳフラッシュメモリだけでなく、第２実施形態のＴＦＴにも適用可能である。
【００８１】
（２）第３実施形態の効果
最後に、第１実施形態の効果について説明する。
【００８２】
以上のように、本実施形態では、マイクロ波アニールとして、第１のアニール処理と、これに続く第２のアニール処理とを実施する。そして、第２のアニール処理は、第１のアニール処理よりも基板温度を下げて実施する。これにより、第１及び第２実施形態の場合よりも大粒径の結晶粒を形成することが可能となる。
【００８３】
以上、本発明の具体的な態様の例を、第１から第３実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【００８４】
１００：半導体基板、１０１：電極膜、１０２：絶縁膜、
１０３：ワードラインとして機能する半導体膜、
１０４：セレクトゲートとして機能する半導体膜、
１１１：メモリ絶縁膜、１１２：多結晶Ｓｉ膜、１１３：ドープト多結晶Ｓｉ領域、
１１４：埋込絶縁膜、１２１：アモルファスＳｉ膜、
２００：ガラス基板、２０１：多結晶ＳｉＧｅ膜、
２０２：ゲート絶縁膜、２０３：ゲート電極、
２０４：ソース領域、２０５：ドレイン領域、２０６：絶縁膜、
２１１：アモルファスＳｉＧｅ膜、
２１２：ゲート絶縁膜材料、２１３：ゲート電極材料、
３００：ウエハ、３０１：ピン、３０２：石英サセプター、３０３：冷却ガス
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
次世代以降の３次元メモリでは、多結晶Ｓｉ（シリコン）薄膜や多結晶ＳｉＧｅ（シリコンゲルマニウム）薄膜が、例えばＢｉＣＳ（Bit Cost Scalable）フラッシュメモリのチャネル等で必要となる。これらの薄膜は、平滑なモフォロジーで段差被覆性良く成膜するために、通常はアモルファスＳｉ薄膜やアモルファスＳｉＧｅ薄膜として堆積される。また、アモルファスＳｉ薄膜やアモルファスＳｉＧｅ薄膜は、最終的には多結晶にして抵抗を下げる必要があるため、熱処理による結晶化が必要である。
【０００３】
この際、従来の炉アニールやランプアニールにより熱処理を行うと、熱処理温度を高く設定しても、Ｓｉ結晶やＳｉＧｅ結晶の粒径が小さくなり、チャネルＳｉ薄膜やチャネルＳｉＧｅ薄膜のキャリア移動度が低くなるという問題が発生する。また、熱処理温度が高いことで、周辺トランジスタにて特性劣化等の問題も発生する。
【０００４】
アモルファスＳｉ膜を結晶化させて大粒径のＳｉ結晶を形成する方法の例として、アモルファスＳｉ膜に接触したＧｅ結晶を核としてＳｉ結晶を固相成長させる方法が知られている。しかしながら、この方法には、工程が複雑、Ｇｅ核を形成することが困難、結晶化に時間がかかる等の問題がある。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】V. Subramanian et al. "High-Performance Germanium-Seeded Laterally Crystallized TFT's for Vertical Device Integration", IEEE Trans. on Electron Devices, Vol. 45, pp1934-1939 (1998).
【非特許文献２】V. Sabramanian et al. "A Novel Technique for 3-D Integration: Ge-seeded laterally Crystallized TFTs", 1997 Symp. on VLSI Technology, pp97-98.
【非特許文献３】R. Katsumata et al. "Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices", 2009 Symp. on VLSI Technology, pp136-137.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
アモルファス半導体膜の結晶化を低温で短時間に行うことができ、大粒径の結晶粒を形成することが可能な半導体装置の製造方法、及び該方法により製造可能な半導体装置を提供する。
【課題を解決するための手段】
【０００７】
一の実施形態による半導体装置の製造方法では、基板上にアモルファス半導体膜を形成する。さらに、前記方法では、前記基板上にマイクロ波を照射することにより、前記アモルファス半導体膜をアニールして、前記アモルファス半導体膜から多結晶半導体膜を形成する。さらに、前記方法では、前記多結晶半導体膜をチャネルとするトランジスタを形成する。
【０００８】
また、別の実施形態による半導体装置は、基板と、前記基板上に形成された多結晶半導体膜と、前記多結晶半導体膜をチャネルとするトランジスタとを備える。さらに、前記多結晶半導体膜は、粒径が前記多結晶半導体膜の膜厚の２倍以上である結晶粒を含む。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の半導体装置の構造を示す側方断面図である。
【図２】第１実施形態の半導体装置の製造方法を示す側方断面図(1/3)である。
【図３】第１実施形態の半導体装置の製造方法を示す側方断面図(2/3)である。
【図４】第１実施形態の半導体装置の製造方法を示す側方断面図(3/3)である。
【図５】炉アニールにおける結晶化のメカニズムを示した図である。
【図６】マイクロ波アニールにおける結晶化のメカニズムを示した図である。
【図７】Ｓｉ結晶を核としてアモルファスＳｉ膜を炉アニール、マイクロ波アニールで処理した場合のＳｉ成長速度を示したグラフである。
【図８】第２実施形態の半導体装置の構造を示す側方断面図である。
【図９】第２実施形態の半導体装置の製造方法を示す側方断面図である。
【図１０】第３実施形態における基板温度の低減方法を説明するための図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を、図面を参照して説明する。
【００１１】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す側方断面図である。図１の半導体装置は、ＢｉＣＳフラッシュメモリである。
【００１２】
図１の半導体装置は、半導体基板１００と、電極膜１０１とを備えている。半導体基板１００は例えば、Ｓｉ（シリコン）基板であり、電極膜１０１は例えば、Ｓｉ膜である。電極膜１０１は、半導体基板１００上に絶縁膜（図示せず）を介して形成されている。本実施形態では、電極膜１０１が半導体基板１００と別個に設けられているが、代わりに、半導体基板１００の一部を電極として用いる構造を採用しても構わない。
【００１３】
電極膜１０１上には、複数の絶縁膜１０２と、複数の半導体膜１０３が交互に積層されている。絶縁膜１０２は例えば、ＳｉＯ２膜（シリコン酸化膜）であり、半導体膜１０３は例えば、Ｓｉ膜である。半導体膜１０３は、ＢｉＣＳフラッシュメモリのワードラインとして機能する。図１には、一例として、５層の絶縁膜１０２1〜１０２5と、４層の半導体膜１０３1〜１０３4が交互に積層された構造が示されている。
【００１４】
絶縁膜１０２5上には、半導体膜１０３よりも膜厚の厚い半導体膜１０４が積層されている。半導体膜１０４は例えば、Ｓｉ膜である。半導体膜１０４は、ＢｉＣＳフラッシュメモリのセレクトゲートとして機能する。半導体膜１０４上には、絶縁膜１０２6が積層されている。絶縁膜１０２6は例えば、ＳｉＯ２膜である。
【００１５】
また、電極膜１０１、絶縁膜１０２、半導体膜１０３、及び半導体膜１０４が積層された構造内には、パイプ形状のメモリホールＨが開口されている。メモリホールＨは、絶縁膜１０２、半導体膜１０３、及び半導体膜１０４を貫通する２つの穴と、電極膜１０１内に形成され、これらの穴同士を繋ぐ１つの穴とで構成されている。
【００１６】
メモリ絶縁膜１１１と、多結晶Ｓｉ膜１１２は、メモリホールＨの内壁面に順に形成されている。メモリ絶縁膜１１１は例えば、ＳｉＯ２膜、ＳｉＮ膜（シリコン窒化膜）、又はＡｌ２Ｏ３膜（アルミナ膜）から構成される単層膜、又はこれらの膜のうちの１種類以上を含む積層膜である。メモリ絶縁膜１１１と多結晶Ｓｉ膜１１２の合計膜厚は、メモリホールＨを塞ぎ切らない厚さに設定されているのが望ましい。
【００１７】
図１のＢｉＣＳフラッシュメモリでは、各半導体膜１０３と、メモリ絶縁膜１１１と、多結晶Ｓｉ膜１１２は、メモリセルトランジスタを構成している。また、半導体膜１０４と、メモリ絶縁膜１１１と、多結晶Ｓｉ膜１１２は、選択トランジスタを構成している。多結晶Ｓｉ膜１１２は、これらのトランジスタのチャネルとして機能する。多結晶Ｓｉ膜１１２は、本開示の多結晶半導体膜の例である。
【００１８】
図１の半導体装置はさらに、ドープト多結晶Ｓｉ領域１１３と、埋込絶縁膜１１４とを備えている。ドープト多結晶Ｓｉ領域１１３は、多結晶Ｓｉ膜１１２の一部に形成されており、具体的には、半導体膜１０４に囲まれた位置に形成されている。埋込絶縁膜１１４は、メモリ絶縁膜１１１、多結晶Ｓｉ膜１１２、及びドープト多結晶Ｓｉ領域１１３が形成されたメモリホールＨ内に埋め込まれている。埋込絶縁膜１１４は例えば、ＳｉＮ膜である。なお、メモリ絶縁膜１１１、多結晶Ｓｉ膜１１２、及びドープト多結晶Ｓｉ領域１１３がメモリホールＨを塞いでいる場合には、埋込絶縁膜１１４は不要である。
【００１９】
本実施形態では、多結晶Ｓｉ膜１１２内の領域のうち、ドープト多結晶Ｓｉ領域１１３は、不純物半導体で形成された領域となっており、ドープト多結晶Ｓｉ領域１１３以外の領域は、真性（イントリンシック）半導体で形成された領域となっている。
【００２０】
（１）半導体装置の製造方法
次に、図２〜図４を参照し、図１の半導体装置の製造方法について説明する。
【００２１】
図２〜図４は、第１実施形態の半導体装置の製造方法を示す側方断面図である。
【００２２】
まず、図２(ａ)に示すように、電極膜１０１、絶縁膜１０２、半導体膜１０３、及び半導体膜１０４内にメモリホールＨが開口された構造を形成する。電極膜１０１、絶縁膜１０２、半導体膜１０３、及び半導体膜１０４は、図１に示す半導体基板１００上に積層されている。
【００２３】
次に、図２(ｂ)に示すように、半導体基板１００の全面に、メモリ絶縁膜１１１を形成する。これにより、メモリホールＨの内壁面に、メモリ絶縁膜１１１が形成される。
【００２４】
次に、図３(ａ)に示すように、ＳｉＨ４ガス、Ｓｉ２Ｈ６ガス、又はこれらの両方のガスを用いて、半導体基板１００の全面に、膜厚４〜１０ｎｍのアモルファスＳｉ膜１２１を堆積する。これにより、メモリホールＨの内壁面に、メモリ絶縁膜１１１を介して、アモルファスＳｉ膜１２１が形成される。アモルファスＳｉ膜１２１は、本開示のアモルファス半導体膜の例である。
【００２５】
次に、図３(ｂ)に示すように、半導体基板１００上にマイクロ波を照射することで、半導体基板１００上のアモルファスＳｉ膜１２１をアニールする。本実施形態では、１０Ｗ／ｃｍ２〜１０ｋＷ／ｃｍ２のパワーで、５．８０ＧＨｚのマイクロ波を照射する。そして、マイクロ波の照射により基板温度を６００℃〜８００℃まで上昇させ、この温度で２分間〜１時間のマイクロ波アニールを行う。これにより、アモルファスＳｉ膜１２１が多結晶Ｓｉ膜１１２へと変化する。
【００２６】
次に、図４(ａ)に示すように、多結晶Ｓｉ膜１１２の上部に不純物をドーピングし、多結晶Ｓｉ膜１１２内に、ドープト多結晶Ｓｉ領域１１３を形成する。次に、半導体基板１００の全面に、埋込絶縁膜１１４を堆積する。これにより、メモリホールＨの内部に埋込絶縁膜１１４が形成される。
【００２７】
次に、図４(ｂ)に示すように、ＲＩＥ（Reactive Ion Etching）により、埋込絶縁膜１１４、多結晶Ｓｉ膜１１２、及びメモリ絶縁膜１１１をリセスする。こうして、多結晶Ｓｉ膜１１２をチャネルとするメモリセルトランジスタ及び選択トランジスタが形成される。
【００２８】
その後、種々の配線層、プラグ層、層間絶縁膜等が形成される。こうして、図１に示す半導体装置が製造される。
【００２９】
（２）炉アニールとマイクロ波アニールとの比較
以上のように、本実施形態では、マイクロ波アニールにより、アモルファスＳｉ膜１２１から多結晶Ｓｉ膜１１２を形成する。以下、図５〜図７を参照し、炉アニール（赤外線アニール）とマイクロ波アニールとの比較を行う。
【００３０】
図５は、炉アニールにおける結晶化のメカニズムを示した図である。
【００３１】
図５(ａ)は、ＳｉＯ２膜上に形成されたアモルファスＳｉ膜を示す。アモルファスＳｉ膜の炉アニールを開始すると、図５(ｂ)に示すように、アモルファスＳｉ膜内に、Ｓｉ結晶の核Ｘ1、Ｘ2が発生する。そして、この炉アニールを継続すると、図５(ｃ)に示すように、これらの結晶核Ｘ1、Ｘ2が成長していく。
【００３２】
ここで、炉アニールによる結晶化には、結晶成長速度が遅いという性質がある。そのため、図５(ｃ)に示すように、初期に発生した結晶核Ｘ1、Ｘ2の成長中に、新たな結晶核Ｘ3が発生する頻度が高い。よって、最終的な結晶粒Ｘ1〜Ｘ3の粒径は小さくなる。図５(ｄ)では、多結晶Ｓｉ膜の膜厚がＷ、結晶粒Ｘ3の粒径がＤAで示されている。
【００３３】
図６は、マイクロ波アニールにおける結晶化のメカニズムを示した図である。
【００３４】
図６(ａ)は、図５(ａ)と同様、ＳｉＯ２膜上に形成されたアモルファスＳｉ膜を示す。アモルファスＳｉ膜のマイクロ波アニールを開始すると、図６(ｂ)に示すように、アモルファスＳｉ膜内に、Ｓｉ結晶の核Ｙ1、Ｙ2が発生する。そして、このマイクロ波アニールを継続すると、図６(ｃ)に示すように、これらの結晶核Ｙ1、Ｙ2が成長していく。
【００３５】
ここで、マイクロ波アニールによる結晶化には、炉アニールによる結晶化に比べ、結晶成長速度が速いという性質がある。そのため、初期に発生した結晶核Ｙ1、Ｙ2の成長中に、新たな結晶核が発生する頻度は低い（図６(ｃ)参照）。よって、最終的な結晶粒Ｙ1、Ｙ2の粒径は大きくなる。図６(ｄ)では、多結晶Ｓｉ膜の膜厚がＷ、結晶粒Ｙ2の粒径がＤBで示されている。
【００３６】
本発明者らによる実験によれば、マイクロ波アニールでは、多結晶Ｓｉ膜が真性半導体膜である場合であっても、最終的な結晶粒の粒径ＤBを、膜厚Ｗの２倍以上とすることができることが解った。一方、炉アニール等の赤外線アニールでは、多結晶Ｓｉ膜がリンを含有する不純物半導体膜である場合には、最終的な結晶粒の粒径ＤBを膜厚Ｗの２倍以上とすることができたものの、多結晶Ｓｉ膜が真性半導体膜や、リン以外の不純物を含有する不純物半導体膜である場合には、最終的な結晶粒の粒径ＤBを膜厚Ｗの２倍以上とすることができなかった。また、多結晶Ｓｉ膜が、粒径ＤBが膜厚Ｗの２倍以上となる量のリンを含有する場合には、閾値電圧が大きくシフトすると同時に、不純物拡散により、結晶粒が大きくても移動度が小さくなることが判明した。本実施形態では、最終的な粒径ＤBが膜厚Ｗの２倍以上の結晶粒を含む多結晶Ｓｉ膜１１２をマイクロ波アニールにより形成し、このような結晶粒を含む多結晶Ｓｉ膜１１２をチャネルとして用いることで、キャリア移動度の高いチャネルを実現し、性能の良い半導体装置を提供することができる。
【００３７】
図７は、Ｓｉ結晶を核としてアモルファスＳｉ膜を炉アニール、マイクロ波アニールで処理した場合のＳｉ成長速度（Ｓｉ結晶の成長速度）を示したグラフである。図７には、５５０℃の炉アニールでのＳｉ成長速度と、５２０℃のマイクロ波アニールでのＳｉ成長速度が示されている。
【００３８】
図７に示すように、マイクロ波アニールでの結晶成長速度は、５２０℃という低温でも速く、５５０℃の炉アニールでの結晶成長速度よりも速い。同じ温度であれば、マイクロ波アニールでの結晶成長速度は、炉アニールでの結晶成長速度に比べ、１０倍以上速いと予測できる。そのため、マイクロ波アニールでは、結晶核が形成されると、結晶成長が高速で進行する。よって、マイクロ波アニールによれば、炉アニールに比べ、大粒径の結晶粒を形成することができる。これは、炉アニール以外の赤外線アニール（ランプアニール等）と比べた場合でも同様である。
【００３９】
また、マイクロ波アニールによれば、アモルファスＳｉ膜の結晶化を低温で短時間（即ち高スループット）に行うことができるため、例えば、周辺トランジスタの特性劣化等を抑制することができる。
【００４０】
ただし、ＳｉＯ２膜上のアモルファスＳｉ膜をアニールする場合、５５０℃以下の基板温度では結晶核が発生しないため、本実施形態では、５５０℃以上（具体的には６００℃〜８００℃）の基板温度でマイクロ波アニールを行う。なお、基板温度を５５０℃以上ではなく６００℃以上とする理由は、本実施形態のアモルファスＳｉ膜１２１の膜厚が１０ｎｍ以下と薄いためである。また、基板温度を８００℃以下とする理由は、周辺トランジスタの特性劣化等の問題を抑制するためである。
【００４１】
本発明者らが図２〜図４に示す方法を実施したところ、膜厚１０ｎｍの多結晶Ｓｉ膜１１２を構成するＳｉ結晶粒の粒径は、３０ｎｍ〜７０ｎｍとなった。一方、炉アニールにて得られたＳｉ結晶粒の粒径は、１０ｎｍ程度であった。このように、本実施形態によれば、大粒径の結晶粒を形成できることが解った。
【００４２】
（３）マイクロ波アニールの詳細
次に、本実施形態におけるマイクロ波アニールの詳細について説明する。
【００４３】
本実施形態では、マイクロ波の導入は導波管を用いて行う。よって、マグネトロンや進行波管等のマイクロ波発振装置の出力を導波管の断面積で除した値が、マイクロ波の照射パワーとなる。また、複数のマイクロ波発振装置を使用する場合には、これらの装置のパワーの合計が、マイクロ波の照射パワーとなる。
【００４４】
ここで、マイクロ波について詳細に説明する。マイクロ波は、２００ＭＨｚ〜３ＴＨｚの周波数（１００μｍ〜１ｍの波長）を有する電磁波と規定されている。マイクロ波の周波数に関しては、ＩＳＭ（Industry-Science-Medical）バンドとして、２．４５ＧＨｚ、５．８０ＧＨｚ、２４．１２５ＧＨｚが世界共通のバンドと指定されている。そのため、これらの周波数のマイクロ波は、これらを発生させるためのマグネトロンが容易に入手可能である。よって、本実施形態のマイクロ波アニールは、２．４５ＧＨｚ〜２５．０ＧＨｚの周波数を中心とする周波数帯のマイクロ波を用いて行うことが望ましい。
【００４５】
また、上記の世界共通のバンドの中で、周波数が高いほどアモルファスＳｉ中の双極子が回転しやすくなるが、周波数が高すぎるとアモルファスＳｉ中のフォノン振動が誘起されて温度が上昇してしまうという問題が有ることから、これらのバンドの中では、５．８０ＧＨｚが、シリコンを結晶化させるのに適した周波数である。よって、本実施形態では、５．８０ＧＨｚを用いている。ただし、５．８０ＧＨｚ付近の周波数（例えば３ＧＨｚ〜８ＧＨｚ）を中心とする周波数帯のマイクロ波を用いても、大粒径のＳｉ結晶を得ることができる。
【００４６】
また、本実施形態では、アモルファス半導体膜１２１として、Ｓｉ膜を用いているが、代わりにＳｉＧｅ（シリコンゲルマニウム）膜を用いてもよい。アモルファスＳｉＧｅ膜内での結晶核の最低発生温度は、Ｇｅ組成率（Ｓｉ1-XＧｅXの値Ｘ）が大きくなるほど低くなる。よって、アモルファスＳｉＧｅ膜を用いる場合には、６００℃以下（本実施形態では５５０℃以下）の基板温度でマイクロ波アニールを行うことが可能である。
【００４７】
例えば、Ｇｅ組成率が０．７〜０．９で、膜厚が１０ｎｍの場合、結晶核の最低発生温度は、４００℃程度である。よって、この場合には例えば、４００℃〜５５０℃の基板温度でマイクロ波アニールを行う。これにより、アモルファスＳｉ膜のマイクロ波アニールを５５０℃〜８００℃の基板温度で行う場合と同様の効果を得ることができる。ただし、どのような基板温度が最適であるかは、Ｇｅ組成率だけでなく、アモルファスＳｉＧｅ膜の膜厚にも依存する。
【００４８】
なお、アモルファス半導体膜１２１としてＳｉＧｅ膜を用いる場合、Ｇｅ組成率Ｘは、０＜Ｘ＜１のいずれの値でも構わない。また、アモルファス半導体膜１２１は、Ｇｅ膜であっても構わない。
【００４９】
（４）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
【００５０】
以上のように、本実施形態では、マイクロ波アニールによりアモルファス半導体膜１２１から多結晶半導体膜１１２を形成し、多結晶半導体膜１１２をチャネルとするトランジスタを形成する。これにより、炉アニールやランプアニールに比べ、アモルファス半導体膜１２１の結晶化を低温で短時間に行うことが可能となる。その結果、本実施形態では、半導体装置を低コスト製造することができると共に、大粒径の結晶粒を形成することが可能となる。よって、本実施形態によれば、チャネル移動度の高いチャネルを実現し、性能の良い半導体装置を提供することが可能となる。
【００５１】
なお、本実施形態は、真性半導体で形成された多結晶半導体膜１１２をチャネルとするトランジスタにも、不純物半導体で形成された多結晶半導体膜１１２をチャネルとするトランジスタにも適用可能である。
【００５２】
以下、第１実施形態の変形例である第２及び第３実施形態について説明する。第２及び第３実施形態については、第１実施形態との相違点を中心に説明する。
【００５３】
（第２実施形態）
図８は、第２実施形態の半導体装置の構造を示す側方断面図である。図８の半導体装置は、液晶ディスプレイ駆動用のＴＦＴ（Thin Film Transistor）を備えている。
【００５４】
図８の半導体装置は、ＴＦＴの構成要素として、ガラス基板２００と、ガラス基板２００上に形成された多結晶ＳｉＧｅ膜２０１と、多結晶ＳｉＧｅ膜２０１上にゲート絶縁膜２０２を介して形成されたゲート電極２０３と、多結晶ＳｉＧｅ膜２０１内にゲート電極２０３を挟むように形成されたソース領域２０４及びドレイン領域２０５を備えている。多結晶ＳｉＧｅ膜２０１は、本開示の多結晶半導体膜の例であり、ＴＦＴのチャネルとして機能する。
【００５５】
本実施形態では、多結晶ＳｉＧｅ膜２０１内の領域のうち、ソース領域２０４及びドレイン領域２０５は、不純物半導体で形成された領域となっており、ソース領域２０４及びドレイン領域２０５以外の領域は、真性半導体で形成された領域となっている。
【００５６】
図８の半導体装置はさらに、ガラス基板２００上に、ＴＦＴを覆うように形成された絶縁膜２０６を備えている。
【００５７】
図９は、第２実施形態の半導体装置の製造方法を示す側方断面図である。
【００５８】
まず、図９(ａ)に示すように、ＳｉＨ４ガスとＧｅＨ４ガスを用いて、４５０℃にて、ガラス基板２００の全面に、膜厚５０〜１００ｎｍのアモルファスＳｉＧｅ膜２１１を堆積する。アモルファスＳｉＧｅ膜２１１は、本開示のアモルファス半導体膜の例である。
【００５９】
次に、図９(ｂ)に示すように、ガラス基板２００上にマイクロ波を照射することで、ガラス基板２００上のアモルファス半導体膜２１１をアニールする。本実施形態では、１０Ｗ／ｃｍ２〜１０ｋＷ／ｃｍ２のパワーで、５．８０ＧＨｚのマイクロ波を照射する。そして、マイクロ波の照射によりアモルファス半導体膜２１１が加熱され、熱伝導によりガラス基板２００が暖められることにより、基板温度を４５０℃〜５５０℃まで上昇させ、この温度で１５分間〜２時間のマイクロ波アニールを行う。これにより、アモルファスＳｉＧｅ膜２１１が多結晶ＳｉＧｅ膜２０１へと変化する。
【００６０】
次に、図９(ｃ)に示すように、多結晶ＳｉＧｅ膜２０１上に、ゲート絶縁膜２０２の材料であるゲート絶縁膜材料２１２と、ゲート電極２０３の材料であるゲート電極材料２１３とを順に形成する。
【００６１】
次に、図９(ｄ)に示すように、ゲート電極材料２１３のエッチング加工を行い、ゲート電極材料２１３、ゲート絶縁膜材料２１２からそれぞれ、ゲート電極２０３、ゲート絶縁膜２０２を形成する。次に、図９(ｄ)に示すように、多結晶ＳｉＧｅ膜２０１内に、ゲート電極２０３を挟むようにソース領域２０４及びドレイン領域２０５を形成する。こうして、多結晶ＳｉＧｅ膜２０１をチャネルとするＴＦＴが形成される。
【００６２】
その後、ＴＦＴを覆う絶縁膜２０６等が形成される。こうして、図８に示す半導体装置が製造される。
【００６３】
本発明者らが図９に示す方法を実施したところ、多結晶ＳｉＧｅ膜２０１を構成するＳｉＧｅ結晶粒の粒径は、２００ｎｍ〜１μｍとなった。一方、炉アニールにて得られたＳｉＧｅ結晶粒の粒径は、５０ｎｍ〜１００ｎｍ程度であった。このように、本実施形態によれば、大粒径の結晶粒を形成できることが解った。
【００６４】
最後に、第２実施形態の効果について説明する。
【００６５】
以上のように、本実施形態では、第１実施形態と同様に、マイクロ波アニールによりアモルファス半導体膜２１１から多結晶半導体膜２０１を形成し、多結晶半導体膜２０１をチャネルとするトランジスタ（ＴＦＴ）を形成する。これにより、炉アニールやランプアニールに比べ、アモルファス半導体膜２１１の結晶化を低温で短時間に行うことが可能となる。その結果、本実施形態では、半導体装置を低コスト製造することができると共に、大粒径の結晶粒を形成することが可能となる。よって、本実施形態によれば、チャネル移動度の高いチャネルを実現し、性能の良い半導体装置を提供することが可能となる。
【００６６】
なお、本実施形態は、真性半導体で形成された多結晶半導体膜２０１をチャネルとするトランジスタにも、不純物半導体で形成された多結晶半導体膜２０１をチャネルとするトランジスタにも適用可能である。
【００６７】
（第３実施形態）
第３実施形態では、図３(ｂ)のマイクロ波アニールとして、第１のアニール処理と、これに続く第２のアニール処理とを実施する。第２のアニール処理は、マイクロ波のパワーを変更せずに、第１のアニール処理よりも基板温度を下げて行われる。
【００６８】
第１のアニール処理では、半導体基板１００上に、１０Ｗ／ｃｍ２〜１０ｋＷ／ｃｍ２のパワーで、５．８０ＧＨｚのマイクロ波を照射する。そして、マイクロ波の照射により基板温度を５５０℃〜８００℃（例えば、６００℃〜６５０℃）まで上昇させ、この温度で１分間〜５分間のマイクロ波アニールを行う。
【００６９】
次に、第２のアニール処理では、第１のアニール処理と同様、半導体基板１００上に、１０Ｗ／ｃｍ２〜１０ｋＷ／ｃｍ２のパワーで、５．８０ＧＨｚのマイクロ波を照射する。ただし、第２のアニール処理では、基板温度を３００℃〜５５０℃まで低下させ、この温度で１０分間〜３０分間のマイクロ波アニールを行う。これにより、アモルファスＳｉ膜１２１から多結晶Ｓｉ膜１１２が形成される。
【００７０】
基板温度を低下させる方法の例としては、図１０に示す３種類の方法が挙げられる。図１０は、第３実施形態における基板温度の低減方法を説明するための図である。図１０では、ウエハ（半導体基板）が、符号３００で示されている。
【００７１】
図１０(ａ)及び(ｂ)には、複数本のピン３０１で支えていたウエハ３００（図１０(ａ)）を、石英サセプター３０２に近づける（図１０(ｂ)）方法が示されている。また、図１０(ｃ)には、ウエハ３００を石英サセプター３０２上に直接載せる方法が示されている。また、図１０(ｄ)には、ウエハ３００に冷却ガス（例えばＨｅガス）３０３を吹き付ける方法が示されている。なお、冷却ガス３０３のその他の例としては、Ｎ２ガス、Ｎｅガス、Ａｒガス、Ｘｅガス等が挙げられる。
【００７２】
本発明者らが第３実施形態の方法を実施したところ、多結晶Ｓｉ膜１１２を構成するＳｉ結晶粒の粒径は、５０ｎｍ〜１１０ｎｍとなった。このように、第３実施形態の方法によれば、第１実施形態の方法よりも大粒径の結晶粒を形成できることが解った。
【００７３】
（１）第１及び第２のアニール処理の詳細
ここで、第１及び第２のアニール処理の詳細について説明する。
【００７４】
第１実施形態にて説明したように、ＳｉＯ２膜上のアモルファスＳｉ膜をアニールする場合、５５０℃以下の基板温度では結晶核が発生しない。そのため、第３実施形態では、第１のアニール処理中は結晶核が発生するのに対し、第２のアニール処理中は結晶核が発生しない。よって、第３実施形態によれば、図６を参照して説明したメカニズムから理解されるように、第１実施形態の場合よりもさらに大粒径の結晶粒を形成することが可能となる。第３実施形態では、第１アニール処理から第２アニール処理への切り替えにより、切り替え以降の結晶核の発生を抑制することができるからである。
【００７５】
従って、第１のアニール処理は、結晶核の最低発生温度（５５０℃）以上の温度で、必要以上の個数の結晶核が発生しない時間だけ実施することが望ましい。この時間が長すぎると、必要以上の個数の結晶核が発生し、結晶粒の粒径が小さくなってしまう。逆に、この時間が短すぎると、アモルファスＳｉ膜１２１が完全に多結晶Ｓｉ膜１１２に変化する前に、結晶化が停止してしまう。本実施形態では、第１のアニール処理の実施時間を１分間〜５分間に設定することで、必要以上の結晶核の発生を回避している。
【００７６】
また、第２のアニール処理は、結晶核の最低発生温度（５５０℃）以下の温度で、アモルファスＳｉ膜１２１が完全に多結晶Ｓｉ膜１１２に変化するのに必要な時間の間実施することが望ましい。第２のアニール処理では、新たな結晶核の発生は抑制され、第１のアニール処理で発生した結晶核の結晶成長が進行することとなる。本実施形態では、第２のアニール処理は、１０分間〜３０分間実施される。
【００７７】
また、本実施形態では、アモルファス半導体膜１２１として、Ｓｉ膜を用いているが、代わりにＳｉＧｅ膜を用いてもよい。アモルファスＳｉＧｅ膜内での結晶核の最低発生温度は、Ｇｅ組成率が大きくなるほど低くなる。よって、アモルファスＳｉＧｅ膜を用いる場合には、６００℃以下（本実施形態では５５０℃以下）の基板温度で第１のアニール処理を行うことが可能である。
【００７８】
例えば、Ｇｅ組成率が０．７〜０．９で、膜厚が１０ｎｍの場合、結晶核の最低発生温度は、４００℃程度である。よって、この場合には例えば、４００℃〜５５０℃の基板温度で１０分間、第１のアニール処理を行い、３５０℃〜４００℃の基板温度で１時間〜２時間、第２のアニール処理を行う。これにより、第１実施形態の場合よりも大粒径の結晶粒を形成することができる。ただし、どのような基板温度が最適であるかは、Ｇｅ組成率だけでなく、アモルファスＳｉＧｅ膜の膜厚にも依存する。
【００７９】
なお、アモルファス半導体膜１２１としてＳｉＧｅ膜を用いる場合、Ｇｅ組成率Ｘは、０＜Ｘ＜１のいずれの値でも構わない。また、アモルファス半導体膜１２１は、Ｇｅ膜であっても構わない。
【００８０】
また、第３実施形態の方法は、第１実施形態のＢｉＣＳフラッシュメモリだけでなく、第２実施形態のＴＦＴにも適用可能である。
【００８１】
（２）第３実施形態の効果
最後に、第１実施形態の効果について説明する。
【００８２】
以上のように、本実施形態では、マイクロ波アニールとして、第１のアニール処理と、これに続く第２のアニール処理とを実施する。そして、第２のアニール処理は、第１のアニール処理よりも基板温度を下げて実施する。これにより、第１及び第２実施形態の場合よりも大粒径の結晶粒を形成することが可能となる。
【００８３】
以上、本発明の具体的な態様の例を、第１から第３実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【００８４】
１００：半導体基板、１０１：電極膜、１０２：絶縁膜、
１０３：ワードラインとして機能する半導体膜、
１０４：セレクトゲートとして機能する半導体膜、
１１１：メモリ絶縁膜、１１２：多結晶Ｓｉ膜、１１３：ドープト多結晶Ｓｉ領域、
１１４：埋込絶縁膜、１２１：アモルファスＳｉ膜、
２００：ガラス基板、２０１：多結晶ＳｉＧｅ膜、
２０２：ゲート絶縁膜、２０３：ゲート電極、
２０４：ソース領域、２０５：ドレイン領域、２０６：絶縁膜、
２１１：アモルファスＳｉＧｅ膜、
２１２：ゲート絶縁膜材料、２１３：ゲート電極材料、
３００：ウエハ、３０１：ピン、３０２：石英サセプター、３０３：冷却ガス
【特許請求の範囲】
【請求項１】
基板上にアモルファス半導体膜を形成し、
前記基板上にマイクロ波を照射することにより、前記アモルファス半導体膜をアニールして、前記アモルファス半導体膜から多結晶半導体膜を形成し、
前記多結晶半導体膜をチャネルとするトランジスタを形成する、
半導体装置の製造方法。
【請求項２】
前記アモルファス半導体膜は、アモルファスシリコン膜であり、
前記アニールは、５５０℃から８００℃の基板温度で行う、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アモルファス半導体膜は、アモルファスシリコン膜であり、
前記アニールは、
５５０℃から８００℃の基板温度で行う第１のアニール処理と、
前記第１のアニール処理後に、３００℃から５５０℃の基板温度で行う第２のアニール処理と、を含む請求項１に記載の半導体装置の製造方法。
【請求項４】
前記アモルファス半導体膜は、アモルファスシリコンゲルマニウム膜であり、
前記アニールは、４００℃から５５０℃の基板温度で行う、
請求項１に記載の半導体装置の製造方法。
【請求項５】
前記アモルファス半導体膜は、アモルファスシリコンゲルマニウム膜であり、
前記アニールは、
４００℃から５５０℃の基板温度で行う第１のアニール処理と、
前記第１のアニール処理後に、２００℃から４００℃の基板温度で行う第２のアニール処理と、を含む請求項１に記載の半導体装置の製造方法。
【請求項６】
前記トランジスタは、
前記基板上に交互に積層された複数の絶縁膜及び複数の半導体膜内にメモリホールが開口された構造を形成し、
前記メモリホールの内壁面に、メモリ絶縁膜と前記アモルファス半導体膜とを順に形成し、
前記アニールにより、前記アモルファス半導体膜から前記多結晶半導体膜を形成する、
ことで形成される請求項１から５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記トランジスタは、
前記基板上に前記アモルファス半導体膜を形成し、
前記アニールにより、前記アモルファス半導体膜から前記多結晶半導体膜を形成し、
前記多結晶半導体膜上に、ゲート絶縁膜を介してゲート電極を形成し、
前記多結晶半導体膜内に、前記ゲート電極を挟むようにソース領域及びドレイン領域を形成する、
ことで形成される請求項１から５のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
基板と、
前記基板上に形成された多結晶半導体膜と、
前記多結晶半導体膜をチャネルとするトランジスタとを備え、
前記多結晶半導体膜は、粒径が前記多結晶半導体膜の膜厚の２倍以上である結晶粒を含む半導体装置。
【請求項１】
基板上にアモルファス半導体膜を形成し、
前記基板上にマイクロ波を照射することにより、前記アモルファス半導体膜をアニールして、前記アモルファス半導体膜から多結晶半導体膜を形成し、
前記多結晶半導体膜をチャネルとするトランジスタを形成する、
半導体装置の製造方法。
【請求項２】
前記アモルファス半導体膜は、アモルファスシリコン膜であり、
前記アニールは、５５０℃から８００℃の基板温度で行う、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アモルファス半導体膜は、アモルファスシリコン膜であり、
前記アニールは、
５５０℃から８００℃の基板温度で行う第１のアニール処理と、
前記第１のアニール処理後に、３００℃から５５０℃の基板温度で行う第２のアニール処理と、を含む請求項１に記載の半導体装置の製造方法。
【請求項４】
前記アモルファス半導体膜は、アモルファスシリコンゲルマニウム膜であり、
前記アニールは、４００℃から５５０℃の基板温度で行う、
請求項１に記載の半導体装置の製造方法。
【請求項５】
前記アモルファス半導体膜は、アモルファスシリコンゲルマニウム膜であり、
前記アニールは、
４００℃から５５０℃の基板温度で行う第１のアニール処理と、
前記第１のアニール処理後に、２００℃から４００℃の基板温度で行う第２のアニール処理と、を含む請求項１に記載の半導体装置の製造方法。
【請求項６】
前記トランジスタは、
前記基板上に交互に積層された複数の絶縁膜及び複数の半導体膜内にメモリホールが開口された構造を形成し、
前記メモリホールの内壁面に、メモリ絶縁膜と前記アモルファス半導体膜とを順に形成し、
前記アニールにより、前記アモルファス半導体膜から前記多結晶半導体膜を形成する、
ことで形成される請求項１から５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記トランジスタは、
前記基板上に前記アモルファス半導体膜を形成し、
前記アニールにより、前記アモルファス半導体膜から前記多結晶半導体膜を形成し、
前記多結晶半導体膜上に、ゲート絶縁膜を介してゲート電極を形成し、
前記多結晶半導体膜内に、前記ゲート電極を挟むようにソース領域及びドレイン領域を形成する、
ことで形成される請求項１から５のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
基板と、
前記基板上に形成された多結晶半導体膜と、
前記多結晶半導体膜をチャネルとするトランジスタとを備え、
前記多結晶半導体膜は、粒径が前記多結晶半導体膜の膜厚の２倍以上である結晶粒を含む半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−２３４８６４（Ｐ２０１２−２３４８６４Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１１−１００４９８（Ｐ２０１１−１００４９８）
【出願日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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