半導体装置
【課題】メタル電極／ｈｉｇｈ−ｋゲート絶縁膜からなるゲート構造において、半導体特性や信頼性の劣化をおこさせることなく、サイドウォールを形成したゲート構造を有する半導体装置の提供。
【解決手段】半導体基板１上に設けられた、ｈｉｇｈ−ｋ誘電体材料からなるゲート絶縁膜２と、ゲート絶縁膜２の上に設けられたメタル電極３と、メタル電極３の側壁を覆い、ゲート絶縁膜２を挟んで半導体基板１と対向配置された酸化防止膜４と、ゲート絶縁膜２と酸化防止膜４とを覆うように、半導体基板上に設けられたサイドウォール５とを含むゲート構造。
【解決手段】半導体基板１上に設けられた、ｈｉｇｈ−ｋ誘電体材料からなるゲート絶縁膜２と、ゲート絶縁膜２の上に設けられたメタル電極３と、メタル電極３の側壁を覆い、ゲート絶縁膜２を挟んで半導体基板１と対向配置された酸化防止膜４と、ゲート絶縁膜２と酸化防止膜４とを覆うように、半導体基板上に設けられたサイドウォール５とを含むゲート構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ｈｉｇｈ−ｋ誘電体をゲート絶縁膜に用いた半導体装置に関する。
【背景技術】
【０００２】
従来のＭＯＳトランジスタのゲート構造は、ＳｉＯ２のゲート絶縁膜とポリシリコンのシリコンゲートからなる。更に、ソース／ドレイン領域をＬＤＤ構造とするために、ゲート構造の側壁にはＳｉＮからなるサイドウォールが設けられている。しかし、ゲート構造の側壁に直接ＳｉＮからなるサイドウォールを形成すると、ゲート絶縁膜近傍の基板界面特性が悪くなり、トランジスタ特性や信頼性が劣化する等の問題があり、通常は、サイドウォールを、ＳｉＮ／ＳｉＯ２の２重構造としている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１１７８４８号公報
【非特許文献】
【０００４】
【非特許文献１】Lin Sha and Jane P. Chang, J. Vac. Sci. Technol. A 22(1), Jan/Feb 2004, pp.88-95
【非特許文献２】Lin Sha, Ragesh Puthenkovilakam, You-Sheng Lin, and Jane P. Chang, J. Vac. Sci. Technol. B 21(6), Nov/Dec 2003, pp.2420-2427
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、サイドウォールとしてＳｉＯ２膜を作製するには、Ｏ２やＯ３のような酸化剤を用いるために、メタル電極／ｈｉｇｈ−ｋゲート絶縁膜からなるゲート構造では、メタル電極の仕事関数の変調等の悪影響があり用いることができない。メタル電極に比較してシリコンの酸化速度が速い選択酸化技術を用いることも提案されているが、パラメータ設定が困難であり実用的では無い。
【０００６】
そこで、本発明は、メタル電極／ｈｉｇｈ−ｋゲート絶縁膜からなるゲート構造において、半導体特性や信頼性の劣化をおこさせることなく、サイドウォールを形成したゲート構造を有する半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明は、
半導体基板と、
半導体基板上に設けられたゲート構造であって、半導体基板上に設けられた、ｈｉｇｈ−ｋ誘電体材料からなるゲート絶縁膜と、ゲート絶縁膜の上に設けられたメタル電極と、メタル電極の側壁を覆い、ゲート絶縁膜を挟んで半導体基板と対向配置された酸化防止膜と、ゲート絶縁膜と酸化防止膜とを覆うように、半導体基板上に設けられたサイドウォールとを含むゲート構造と、
ゲート構造を挟むように、半導体基板に設けられたソース／ドレイン領域と、を含むことを特徴とする半導体装置を提供する。
【発明の効果】
【０００８】
本発明にかかる半導体装置では、ＳｉＮ等からなる酸化防止膜は、ゲート絶縁膜の上に設けられ、半導体基板とは接触しない構造となっているため、ゲート絶縁膜近傍の基板界面特性の低下を防止できる。また、酸化防止膜の作製に酸化剤を用いないため、メタル電極の仕事関数の変化、特に閾値電圧の変動を防止できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１にかかる半導体装置の断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図３】本発明の実施の形態１にかかる他の半導体装置の断面図である。
【図４】本発明の実施の形態２にかかる半導体装置の断面図である。
【発明を実施するための形態】
【００１０】
実施の形態１．
図１は、全体が１００で表される、本発明の実施の形態１にかかる半導体装置の断面図である。半導体装置１００は、例えばシリコンからなる半導体基板１を含む。半導体基板１には、エクステンション領域２１とソース／ドレイン領域２２が形成されている。
【００１１】
エクステンション領域２１に挟まれたチャネル領域の上には、ｈｉｇｈ−ｋ誘電体材料からなるゲート絶縁膜２が設けられている。ここで、ｈｉｇｈ−ｋ誘電体とは、ＳｉＯ２より高い誘電率（ｋ＞ｋＳｉＯ２）を有する材料であり、例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａなどの酸化膜、酸化珪化膜またはそれらの窒化膜であり、好ましくは、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ等が該当する。
【００１２】
ゲート絶縁膜２の上には、メタル電極３と、その側壁に設けられた酸化防止膜４が設けられている。メタル電極３は、例えば、Ｔｉ、Ｔａ、Ｈｆ、等の金属膜、またはそれらの窒化物からなる。また、酸化防止膜４は、例えば、窒化シリコンや窒化アルミニウムからなる。
【００１３】
ここで、図１にＡで示すように、酸化防止膜４は、ゲート絶縁膜２の上に設けられ、半導体基板１とは接触しない構造となっている（酸化防止膜４と半導体基板１に挟まれたゲート絶縁膜２をバッファ層という）。このため、酸化防止膜４をＳｉＮから形成しても、ゲート絶縁膜近傍の基板界面特性が悪くなりトランジスタ特性や信頼性が劣化する等の問題は発生しない。なお、バッファ層の膜厚は３ｎｍ以下である。
【００１４】
更に、ゲート絶縁膜２、酸化防止膜４の両側には、ＳｉＯ２からなるサイドウォール５が設けられている。
【００１５】
このように、本実施の形態１にかかる半導体装置１００では、ゲート絶縁膜２とは接触するが、半導体基板１とはバッファ層を介して直接接触しないように、メタル電極３の側壁に酸化防止膜４を設けることにより、ゲート絶縁膜近傍の基板界面特性が悪くすることなく、かつメタル電極３の酸化を防止しつつ、サイドウォール５の形成が可能となる。
【００１６】
図２は、半導体装置１００の製造工程の断面図であり、図２中、図１と同一符号は、同一または相当箇所を示す。半導体装置１００の製造工程は、以下の工程１〜４を含む。
【００１７】
工程１：図２（ａ）に示すように、シリコン等の半導体基板１を準備する。半導体基板１の上に、例えばＣＶＤ法を用いてｈｉｇｈ−ｋ誘電体膜１２を形成する。ｈｉｇｈ−ｋ誘電体膜１２は、例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａなどの酸化膜、酸化珪化膜またはそれらの窒化膜であり、好ましくは、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ等が該当する。次に、例えばスパッタ法を用いて、メタル電極層１３を形成する。
【００１８】
工程２：図２（ｂ）に示すように、例えばレジストマスク１０を形成する。続いて、レジストマスク１０を用いた反応性イオンエッチング（ＲＩＥ）でメタル電極層１３を選択的にエッチングし、メタル電極３を形成する。メタル電極層１３のエッチングは、ｈｉｇｈ−ｋ誘電体膜１２が露出した段階で停止するようにする。
ここで、一般には、メタル電極層１３のエッチングは、メタル電極層１３の残渣が残らないようにするために、オーバーエッチを行い、その結果、ｈｉｇｈ−ｋ誘電体膜１２は初期の膜厚（例えば３ｎｍ）より薄くなり、最終的には完全に除去される。これに対して、本実施の形態１では、メタル電極層１３のエッチング条件を最適化し、ｈｉｇｈ−ｋ誘電体膜１２をウエハ面内で均一に残すか、もしくはオーバーエッチによる減膜量を可能な限り低減する。
【００１９】
工程３：図２（ｃ）に示すように、レジストマスク１０を除去した後に、全面に、酸化防止膜４を形成し、エッチバックにより、メタル電極３の側壁上にのみ酸化防止膜４を残す。
次に、例えば反応性イオンエッチングで、メタル電極３と酸化防止膜４をマスクに用いて、露出したｈｉｇｈ−ｋ誘電体膜１２を除去し、残ったｈｉｇｈ−ｋ誘電体膜１２をゲート絶縁膜２とする。
次に、イオン注入によりエクステンション領域２１を形成する。
【００２０】
工程４：全面に、例えば酸化シリコンからなるサイドウォール層を形成し、エッチバックにより、ゲート絶縁膜２と酸化防止膜４を覆うようにサイドウォール５を形成する。次に、イオン注入により、ソース／ドレイン領域２２を形成し、図１に示す半導体装置１００が完成する。
【００２１】
図３は、本発明の実施の形態１にかかる他の半導体装置２００の断面図である。半導体装置２００では、半導体装置１００のサイドウォール５をＳｉＯ２層１５と、ＳｉＮ層１６の２層構造としている。他の構造は、半導体装置１００と同様である。
【００２２】
実施の形態２．
図４は、全体が３００で表される、本発明の実施の形態２にかかる他の半導体装置の断面図である。図４中、図１と同一符号は、同一または相当箇所を示す。半導体装置３００では、半導体装置２００のメタル電極３の代わりに、メタル電極３と低抵抗のキャップ電極２３の２層構造を用いている。
【００２３】
メタル電極３を用いるゲート構造では、ｐチャネルトランジスタかｎチャネルトランジスタかにより、メタル電極３の仕事関数を変える必要がある。一般に、そのような仕事関数を決める材料（仕事関数決定材料）は、比較的、電気抵抗が高い。半導体装置３００では、ゲート構造を、仕事関数を決定するメタル電極３と、電気抵抗の低いキャップ電極２３の２層構造として、仕事関数の決定と低抵抗化の双方を実現する。あるいは、電気抵抗が高い場合であっても、ゲート加工性等の理由から、キャップ電極２３にポリシリコンを用いる場合もある。
【００２４】
なお、図４の半導体装置３００では、サイドウォール５をＳｉＯ２層１５と、ＳｉＮ層１６の２層構造としたが、半導体装置１００のように、ＳｉＮ層だけであっても良い。
【産業上の利用可能性】
【００２５】
本発明は、例えば４５ｎｍ世代以降のＳｏＣ（Ｓｙｔｅｍ ｏｎ Ｃｈｉｐ）デバイスに適用することができる。
【符号の説明】
【００２６】
１ 半導体基板、２ ゲート絶縁膜、３ メタル電極、４ 酸化防止膜、５ サイドウォール、２１ エクステンション領域、２２ ソース／ドレイン領域、１００ 半導体装置。
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ｈｉｇｈ−ｋ誘電体をゲート絶縁膜に用いた半導体装置に関する。
【背景技術】
【０００２】
従来のＭＯＳトランジスタのゲート構造は、ＳｉＯ２のゲート絶縁膜とポリシリコンのシリコンゲートからなる。更に、ソース／ドレイン領域をＬＤＤ構造とするために、ゲート構造の側壁にはＳｉＮからなるサイドウォールが設けられている。しかし、ゲート構造の側壁に直接ＳｉＮからなるサイドウォールを形成すると、ゲート絶縁膜近傍の基板界面特性が悪くなり、トランジスタ特性や信頼性が劣化する等の問題があり、通常は、サイドウォールを、ＳｉＮ／ＳｉＯ２の２重構造としている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１１７８４８号公報
【非特許文献】
【０００４】
【非特許文献１】Lin Sha and Jane P. Chang, J. Vac. Sci. Technol. A 22(1), Jan/Feb 2004, pp.88-95
【非特許文献２】Lin Sha, Ragesh Puthenkovilakam, You-Sheng Lin, and Jane P. Chang, J. Vac. Sci. Technol. B 21(6), Nov/Dec 2003, pp.2420-2427
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、サイドウォールとしてＳｉＯ２膜を作製するには、Ｏ２やＯ３のような酸化剤を用いるために、メタル電極／ｈｉｇｈ−ｋゲート絶縁膜からなるゲート構造では、メタル電極の仕事関数の変調等の悪影響があり用いることができない。メタル電極に比較してシリコンの酸化速度が速い選択酸化技術を用いることも提案されているが、パラメータ設定が困難であり実用的では無い。
【０００６】
そこで、本発明は、メタル電極／ｈｉｇｈ−ｋゲート絶縁膜からなるゲート構造において、半導体特性や信頼性の劣化をおこさせることなく、サイドウォールを形成したゲート構造を有する半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明は、
半導体基板と、
半導体基板上に設けられたゲート構造であって、半導体基板上に設けられた、ｈｉｇｈ−ｋ誘電体材料からなるゲート絶縁膜と、ゲート絶縁膜の上に設けられたメタル電極と、メタル電極の側壁を覆い、ゲート絶縁膜を挟んで半導体基板と対向配置された酸化防止膜と、ゲート絶縁膜と酸化防止膜とを覆うように、半導体基板上に設けられたサイドウォールとを含むゲート構造と、
ゲート構造を挟むように、半導体基板に設けられたソース／ドレイン領域と、を含むことを特徴とする半導体装置を提供する。
【発明の効果】
【０００８】
本発明にかかる半導体装置では、ＳｉＮ等からなる酸化防止膜は、ゲート絶縁膜の上に設けられ、半導体基板とは接触しない構造となっているため、ゲート絶縁膜近傍の基板界面特性の低下を防止できる。また、酸化防止膜の作製に酸化剤を用いないため、メタル電極の仕事関数の変化、特に閾値電圧の変動を防止できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１にかかる半導体装置の断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図３】本発明の実施の形態１にかかる他の半導体装置の断面図である。
【図４】本発明の実施の形態２にかかる半導体装置の断面図である。
【発明を実施するための形態】
【００１０】
実施の形態１．
図１は、全体が１００で表される、本発明の実施の形態１にかかる半導体装置の断面図である。半導体装置１００は、例えばシリコンからなる半導体基板１を含む。半導体基板１には、エクステンション領域２１とソース／ドレイン領域２２が形成されている。
【００１１】
エクステンション領域２１に挟まれたチャネル領域の上には、ｈｉｇｈ−ｋ誘電体材料からなるゲート絶縁膜２が設けられている。ここで、ｈｉｇｈ−ｋ誘電体とは、ＳｉＯ２より高い誘電率（ｋ＞ｋＳｉＯ２）を有する材料であり、例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａなどの酸化膜、酸化珪化膜またはそれらの窒化膜であり、好ましくは、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ等が該当する。
【００１２】
ゲート絶縁膜２の上には、メタル電極３と、その側壁に設けられた酸化防止膜４が設けられている。メタル電極３は、例えば、Ｔｉ、Ｔａ、Ｈｆ、等の金属膜、またはそれらの窒化物からなる。また、酸化防止膜４は、例えば、窒化シリコンや窒化アルミニウムからなる。
【００１３】
ここで、図１にＡで示すように、酸化防止膜４は、ゲート絶縁膜２の上に設けられ、半導体基板１とは接触しない構造となっている（酸化防止膜４と半導体基板１に挟まれたゲート絶縁膜２をバッファ層という）。このため、酸化防止膜４をＳｉＮから形成しても、ゲート絶縁膜近傍の基板界面特性が悪くなりトランジスタ特性や信頼性が劣化する等の問題は発生しない。なお、バッファ層の膜厚は３ｎｍ以下である。
【００１４】
更に、ゲート絶縁膜２、酸化防止膜４の両側には、ＳｉＯ２からなるサイドウォール５が設けられている。
【００１５】
このように、本実施の形態１にかかる半導体装置１００では、ゲート絶縁膜２とは接触するが、半導体基板１とはバッファ層を介して直接接触しないように、メタル電極３の側壁に酸化防止膜４を設けることにより、ゲート絶縁膜近傍の基板界面特性が悪くすることなく、かつメタル電極３の酸化を防止しつつ、サイドウォール５の形成が可能となる。
【００１６】
図２は、半導体装置１００の製造工程の断面図であり、図２中、図１と同一符号は、同一または相当箇所を示す。半導体装置１００の製造工程は、以下の工程１〜４を含む。
【００１７】
工程１：図２（ａ）に示すように、シリコン等の半導体基板１を準備する。半導体基板１の上に、例えばＣＶＤ法を用いてｈｉｇｈ−ｋ誘電体膜１２を形成する。ｈｉｇｈ−ｋ誘電体膜１２は、例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａなどの酸化膜、酸化珪化膜またはそれらの窒化膜であり、好ましくは、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ等が該当する。次に、例えばスパッタ法を用いて、メタル電極層１３を形成する。
【００１８】
工程２：図２（ｂ）に示すように、例えばレジストマスク１０を形成する。続いて、レジストマスク１０を用いた反応性イオンエッチング（ＲＩＥ）でメタル電極層１３を選択的にエッチングし、メタル電極３を形成する。メタル電極層１３のエッチングは、ｈｉｇｈ−ｋ誘電体膜１２が露出した段階で停止するようにする。
ここで、一般には、メタル電極層１３のエッチングは、メタル電極層１３の残渣が残らないようにするために、オーバーエッチを行い、その結果、ｈｉｇｈ−ｋ誘電体膜１２は初期の膜厚（例えば３ｎｍ）より薄くなり、最終的には完全に除去される。これに対して、本実施の形態１では、メタル電極層１３のエッチング条件を最適化し、ｈｉｇｈ−ｋ誘電体膜１２をウエハ面内で均一に残すか、もしくはオーバーエッチによる減膜量を可能な限り低減する。
【００１９】
工程３：図２（ｃ）に示すように、レジストマスク１０を除去した後に、全面に、酸化防止膜４を形成し、エッチバックにより、メタル電極３の側壁上にのみ酸化防止膜４を残す。
次に、例えば反応性イオンエッチングで、メタル電極３と酸化防止膜４をマスクに用いて、露出したｈｉｇｈ−ｋ誘電体膜１２を除去し、残ったｈｉｇｈ−ｋ誘電体膜１２をゲート絶縁膜２とする。
次に、イオン注入によりエクステンション領域２１を形成する。
【００２０】
工程４：全面に、例えば酸化シリコンからなるサイドウォール層を形成し、エッチバックにより、ゲート絶縁膜２と酸化防止膜４を覆うようにサイドウォール５を形成する。次に、イオン注入により、ソース／ドレイン領域２２を形成し、図１に示す半導体装置１００が完成する。
【００２１】
図３は、本発明の実施の形態１にかかる他の半導体装置２００の断面図である。半導体装置２００では、半導体装置１００のサイドウォール５をＳｉＯ２層１５と、ＳｉＮ層１６の２層構造としている。他の構造は、半導体装置１００と同様である。
【００２２】
実施の形態２．
図４は、全体が３００で表される、本発明の実施の形態２にかかる他の半導体装置の断面図である。図４中、図１と同一符号は、同一または相当箇所を示す。半導体装置３００では、半導体装置２００のメタル電極３の代わりに、メタル電極３と低抵抗のキャップ電極２３の２層構造を用いている。
【００２３】
メタル電極３を用いるゲート構造では、ｐチャネルトランジスタかｎチャネルトランジスタかにより、メタル電極３の仕事関数を変える必要がある。一般に、そのような仕事関数を決める材料（仕事関数決定材料）は、比較的、電気抵抗が高い。半導体装置３００では、ゲート構造を、仕事関数を決定するメタル電極３と、電気抵抗の低いキャップ電極２３の２層構造として、仕事関数の決定と低抵抗化の双方を実現する。あるいは、電気抵抗が高い場合であっても、ゲート加工性等の理由から、キャップ電極２３にポリシリコンを用いる場合もある。
【００２４】
なお、図４の半導体装置３００では、サイドウォール５をＳｉＯ２層１５と、ＳｉＮ層１６の２層構造としたが、半導体装置１００のように、ＳｉＮ層だけであっても良い。
【産業上の利用可能性】
【００２５】
本発明は、例えば４５ｎｍ世代以降のＳｏＣ（Ｓｙｔｅｍ ｏｎ Ｃｈｉｐ）デバイスに適用することができる。
【符号の説明】
【００２６】
１ 半導体基板、２ ゲート絶縁膜、３ メタル電極、４ 酸化防止膜、５ サイドウォール、２１ エクステンション領域、２２ ソース／ドレイン領域、１００ 半導体装置。
【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板上に設けられたゲート構造であって、
該半導体基板上に設けられた、ｈｉｇｈ−ｋ誘電体材料からなるゲート絶縁膜と、
該ゲート絶縁膜の上に設けられたメタル電極と、
該メタル電極の側壁を覆い、該ゲート絶縁膜を挟んで該半導体基板と対向配置された酸化防止膜と、
該ゲート絶縁膜と該酸化防止膜とを覆うように、該半導体基板上に設けられたサイドウォールと、を含むゲート構造と、
該ゲート構造を挟むように、該半導体基板に設けられたソース／ドレイン領域と、を含むことを特徴とする半導体装置。
【請求項２】
上記酸化防止膜は、窒化シリコンまたは窒化アルミニウムからなる請求項１に記載の半導体装置。
【請求項３】
上記半導体基板と上記酸化防止膜との間に挟まれた上記ゲート絶縁膜の膜厚は、３ｎｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
上記メタル電極は、金属膜としてＴｉ、Ｔａ、Ｈｆ、およびそれらの窒化物からなる組から選択される材料を含むことを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
上記ゲート構造は、更に、上記メタル電極の上に、該メタル電極より電気抵抗の低いキャップ電極を含み、該キャップ電極の側壁も上記酸化防止膜で覆われていることを特徴とする請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
上記ゲート構造は、更に、上記メタル電極の上に、ポリシリコンからなるキャップ電極を含み、該キャップ電極の側壁も上記酸化防止膜で覆われていることを特徴とする請求項１から４のいずれか一項に記載の半導体装置。
【請求項７】
上記サイドウォールは、窒化シリコン、または酸化シリコンと窒化シリコンの２層構造からなることを特徴とする請求項１から６のいずれか一項に記載の半導体装置。
【請求項８】
上記ｈｉｇｈ−ｋ誘電体材料は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａの酸化膜、酸化珪化膜、および窒化膜からなる組から選択される材料を含むことを特徴とする請求項１から７のいずれか一項に記載の半導体装置。
【請求項１】
半導体基板と、
該半導体基板上に設けられたゲート構造であって、
該半導体基板上に設けられた、ｈｉｇｈ−ｋ誘電体材料からなるゲート絶縁膜と、
該ゲート絶縁膜の上に設けられたメタル電極と、
該メタル電極の側壁を覆い、該ゲート絶縁膜を挟んで該半導体基板と対向配置された酸化防止膜と、
該ゲート絶縁膜と該酸化防止膜とを覆うように、該半導体基板上に設けられたサイドウォールと、を含むゲート構造と、
該ゲート構造を挟むように、該半導体基板に設けられたソース／ドレイン領域と、を含むことを特徴とする半導体装置。
【請求項２】
上記酸化防止膜は、窒化シリコンまたは窒化アルミニウムからなる請求項１に記載の半導体装置。
【請求項３】
上記半導体基板と上記酸化防止膜との間に挟まれた上記ゲート絶縁膜の膜厚は、３ｎｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
上記メタル電極は、金属膜としてＴｉ、Ｔａ、Ｈｆ、およびそれらの窒化物からなる組から選択される材料を含むことを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
上記ゲート構造は、更に、上記メタル電極の上に、該メタル電極より電気抵抗の低いキャップ電極を含み、該キャップ電極の側壁も上記酸化防止膜で覆われていることを特徴とする請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
上記ゲート構造は、更に、上記メタル電極の上に、ポリシリコンからなるキャップ電極を含み、該キャップ電極の側壁も上記酸化防止膜で覆われていることを特徴とする請求項１から４のいずれか一項に記載の半導体装置。
【請求項７】
上記サイドウォールは、窒化シリコン、または酸化シリコンと窒化シリコンの２層構造からなることを特徴とする請求項１から６のいずれか一項に記載の半導体装置。
【請求項８】
上記ｈｉｇｈ−ｋ誘電体材料は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａの酸化膜、酸化珪化膜、および窒化膜からなる組から選択される材料を含むことを特徴とする請求項１から７のいずれか一項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−２０５７６８（Ｐ２０１０−２０５７６８Ａ）
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願番号】特願２００９−４６４４９（Ｐ２００９−４６４４９）
【出願日】平成２１年２月２７日（２００９．２．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願日】平成２１年２月２７日（２００９．２．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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