半導体装置
【課題】ＰＶＴ変動に応じて動作駆動力を変更することが可能な、プリエンファシス動作をサポートするデータ出力回路を備える半導体装置を提供する。
【解決手段】インピーダンスコードＰＣＯＤＥ＜０：２＞，ＮＣＯＤＥ＜０：２＞の変動に応じて値が調節されるプリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０：１＞，ＥＭ＿ＮＣＯＤＥ＜０：１＞を生成するコード生成部３６０と、出力データＰ＿ＤＡＴＡ，Ｎ＿ＤＡＴＡを受信してデータ出力パッドＤＱに駆動し、インピーダンスコードに応じて駆動力が調節されるメイン駆動部３１１〜３１３，３２１〜３２３と、出力データを受信してデータ出力パッドに駆動し、プリエンファシスコードに応じて駆動力が調節される補助駆動部３１４〜３１５，３２４〜３２５とを備える。
【解決手段】インピーダンスコードＰＣＯＤＥ＜０：２＞，ＮＣＯＤＥ＜０：２＞の変動に応じて値が調節されるプリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０：１＞，ＥＭ＿ＮＣＯＤＥ＜０：１＞を生成するコード生成部３６０と、出力データＰ＿ＤＡＴＡ，Ｎ＿ＤＡＴＡを受信してデータ出力パッドＤＱに駆動し、インピーダンスコードに応じて駆動力が調節されるメイン駆動部３１１〜３１３，３２１〜３２３と、出力データを受信してデータ出力パッドに駆動し、プリエンファシスコードに応じて駆動力が調節される補助駆動部３１４〜３１５，３２４〜３２５とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、詳細には、プリエンファシス動作をサポートするデータ出力回路を備える半導体装置に関する。
【背景技術】
【０００２】
図１は、従来技術に係るデータ出力回路を示したブロックダイアグラムである。
【０００３】
図１に示すように、従来技術に係るデータ出力回路は、プルアッププリメイン駆動部１１０と、プルアップメイン駆動部１２０と、プルダウンプリメイン駆動部１３０と、プルダウンメイン駆動部１４０とを備えて構成される。
【０００４】
プルアッププリメイン駆動部１１０とプルダウンプリメイン駆動部１３０とは、出力データＯＵＴ＿ＤＡＴＡを反転駆動して、プルアップ駆動データＰＵ＿ＰＭＤＡＴＡとプルダウン駆動データＰＤ＿ＰＭＤＡＴＡとして出力する。
【０００５】
プルアップメイン駆動部１２０は、プルアップ駆動データＰＵ＿ＰＭＤＡＴＡがロジック「ロー」（Ｌｏｗ）にある期間、外部電源電圧ＶＤＤによってデータ出力パッドＤＱを駆動する。
【０００６】
プルダウンメイン駆動部１４０は、プルダウン駆動データＰＤ＿ＰＭＤＡＴＡがロジック「ハイ」（Ｈｉｇｈ）にある期間、外部接地電圧ＶＳＳによってデータ出力パッドＤＱを駆動する。
【０００７】
前述したように、従来技術に係るデータ出力回路は、印加される出力データＯＵＴ＿ＤＡＴＡの論理レベルに基づいて、外部電源電圧ＶＤＤまたは外部接地電圧ＶＳＳによってデータ出力パッドＤＱを駆動する動作のみを行うので、データ出力パッドＤＱの実際の電圧レベルが大きく変動する問題が生じ得る。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】大韓民国特許第０６８８５６７号明細書
【特許文献２】大韓民国特許出願公開第２０１１−００６０７１３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に応じて動作駆動力を変更することが可能なプリエンファシス動作をサポートするデータ出力回路を備える半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
そこで、上記の目的を達成するための本発明に係る半導体装置は、インピーダンスコードの変動に応じて値が調節されるプリエンファシスコードを生成するコード生成部と、出力データを受信してデータ出力パッドに駆動し、前記インピーダンスコードに応じて駆動力が調節されるメイン駆動部と、前記出力データを受信して前記データ出力パッドに駆動し、前記プリエンファシスコードに応じて駆動力が調節される補助駆動部とを備えることを特徴とする。
【００１１】
また、上記の目的を達成するための本発明に係る半導体装置は、プルアップインピーダンスコード及びプルダウンインピーダンスコードの変動に応じて値が調節されるプルアッププリエンファシスコード及びプルダウンプリエンファシスコードを生成するコード生成部と、出力データを受信し、複数のメインプルアップドライバと複数の補助プルアップドライバとを用いてデータ出力パッドをプルアップ駆動するプルアップ駆動部と、前記出力データを受信し、複数のメインプルダウンドライバと複数の補助プルダウンドライバとを用いて前記データ出力パッドをプルダウン駆動するプルダウン駆動部とを備え、前記複数のメインプルアップドライバは、前記プルアップインピーダンスコードに応じてオン・オフ制御され、前記複数の補助プルアップドライバは、前記プルアッププリエンファシスコードに応じてオン・オフ制御され、前記複数のメインプルダウンドライバは、前記プルダウンインピーダンスコードに応じてオン・オフ制御され、前記複数の補助プルダウンドライバは、前記プルダウンプリエンファシスコードに応じてオン・オフ制御されることを特徴とする。
【発明の効果】
【００１２】
前述した本発明は、プリエンファシス動作をサポートするデータ出力回路であって、インピーダンスコードの値の変動に応じてその値が変動するプリエンファシスコードを用いてプリエンファシス動作を行わせることにより、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動によってプリエンファシス駆動力を調節することができるという効果がある。
【００１３】
これにより、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動と関係なく、常に一定のスルーレート（ｓｌｅｗ ｒａｔｅ）を維持した状態で出力データを駆動できるという効果がある。
【図面の簡単な説明】
【００１４】
【図１】従来技術に係るプリエンファシス動作をサポートするデータ出力回路を示した図である。
【図２】本発明の第１の実施形態に係るプリエンファシス動作をサポートするデータ出力回路を示した図である。
【図３】本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路を示した図である。
【図４Ａ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の構成要素のうち、コード生成部を詳細に示した回路図である。
【図４Ｂ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の構成要素のうち、コード生成部を詳細に示した回路図である。
【図５Ａ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の構成要素のうち、複数の補助ドライバを詳細に示した回路図である。
【図５Ｂ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の構成要素のうち、複数の補助ドライバを詳細に示した回路図である。
【図６Ａ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の構成要素のうち、コード生成部の動作を説明するために示したグラフ及びテーブルである。
【図６Ｂ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の構成要素のうち、コード生成部の動作を説明するために示したグラフ及びテーブルである。
【図７Ａ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の構成要素のうち、プルアップ駆動制御信号生成部とプルダウン駆動制御信号生成部とを詳細に示した図である。
【図７Ｂ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の構成要素のうち、プルアップ駆動制御信号生成部とプルダウン駆動制御信号生成部とを詳細に示した図である。
【図８Ａ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の動作を説明するために示したタイミング図である。
【図８Ｂ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の動作を説明するために示したタイミング図である。
【図８Ｃ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の動作を説明するために示したタイミング図である。
【図８Ｄ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の動作を説明するために示したタイミング図である。
【発明を実施するための形態】
【００１５】
以下、添付の図面を参照して、本発明の好ましい実施形態を詳細に説明する。なお、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができる。また、本実施形態は、本発明の開示が完全なようにし、通常の知識を有する者に、本発明の技術的範囲を完全に知らせるために提供されるものである。
＜第１の実施形態＞
図２は、本発明の第１の実施形態に係るプリエンファシス動作をサポートするデータ出力回路を示した図である。
【００１６】
図２に示すように、本発明の第１の実施形態に係るプリエンファシス動作をサポートするデータ出力回路は、メイン駆動部２１０と、補助駆動部２２０と、駆動制御信号生成部２３０と、コード生成部２４０とを備えて構成される。
【００１７】
メイン駆動部２１０は、出力データＤＡＴＡ（Ｐ＿ＤＡＴＡおよびＮ＿ＤＡＴＡ）を受信してデータ出力パッドＤＱに駆動し、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞に応じてその駆動力が調節される。
【００１８】
このとき、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞は、ＺＱパッド近辺に位置したキャリブレーション（ｃａｌｉｂｒａｔｉｏｎ）回路で生成されるため、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応してその値が調節される。
【００１９】
例えば、外部電源電圧ＶＤＤのレベルの上昇に対応して、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞の値が減少する方式によって調節され得る。このような場合、メイン駆動部２１０は、外部電源電圧ＶＤＤのレベルの上昇に対応してその駆動力が減少する方式によって動作して、外部電源電圧ＶＤＤのレベル変動とは関係なく、常に、一定の駆動力で出力データＤＡＴＡをデータ出力パッドＤＱに駆動することが可能である。
【００２０】
コード生成部２４０は、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞の変動に対応してその値が調節されるプリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞を生成する。
【００２１】
このとき、上述したように、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞は、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応してその値が調節されるため、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞の変動に対応してその値が調節されるプリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞も、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応してその値が調節され得る。
【００２２】
もちろん、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞の値とプリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞の値とは、変動方式及び変動幅が互いに異なるように設定することができる。例えば、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞の値の増加に対応して、プリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞の値が減少する変動方式または増加する変動方式が採用され得るし、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞の値の変動幅の１／２または１／３の変動幅を、プリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞が有するようにすることもできる。
【００２３】
補助駆動部２２０は、出力データＤＡＴＡを受信してデータ出力パッドＤＱに駆動し、プリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞に応じてその駆動力が調節される。
【００２４】
このとき、プリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞は、上述したように、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応してその値が調節されるので、補助駆動部２２０の駆動力もＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応して調節され得る。
【００２５】
例えば、外部電源電圧ＶＤＤのレベルの上昇に対応して、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞の値が減少する方式によって調節されると、プリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞の値も減少する方式によって調節され得る。このような場合、補助駆動部２２０は、外部電源電圧ＶＤＤのレベルの上昇に対応して、その駆動力が減少する方式によって動作し、プリエンファシス動作を相対的に小さく発生させるか、あるいは、外部電源電圧ＶＤＤのレベルの下降に対応して、その駆動力が上昇する方式によって動作し、プリエンファシス動作を相対的に大きく発生させることが可能である。
【００２６】
駆動制御信号生成部２３０は、出力データＤＡＴＡの論理レベルがロジック「ハイ」（Ｈｉｇｈ：第１のロジック）からロジック「ロー」（Ｌｏｗ：第２のロジック）に遷移するか、ロジック「ロー」（Ｌｏｗ）からロジック「ハイ」（Ｈｉｇｈ）に遷移することに対応して、設定された時間の間活性化される駆動制御信号ＰＥ＿ＤＡＴＡを生成して、補助駆動部２２０の動作を制御する。このとき、活性化される駆動制御信号ＰＥ＿ＤＡＴＡの論理レベルは、出力データＤＡＴＡの論理レベルによって決定されるので、つまり、駆動制御信号ＰＥ＿ＤＡＴＡの活性化期間に対応する補助駆動部２２０の動作は、出力データＤＡＴＡをデータ出力パッドＤＱに駆動する動作により行われる。
【００２７】
このような駆動制御信号生成部２３０が必要な理由は、補助駆動部２２０がプリエンファシス動作のために備えられる構成要素であるからである。すなわち、補助駆動部２２０が動作する期間は、印加される出力データＤＡＴＡがロジック「ハイ」（Ｈｉｇｈ）からロジック「ロー」（Ｌｏｗ）に遷移した時点から設定された時間に該当する期間と、ロジック「ロー」（Ｌｏｗ）からロジック「ハイ」（Ｈｉｇｈ）に遷移した時点から設定された時間に該当する期間とにならなければならないので、駆動制御信号生成部２３０で生成される駆動制御信号ＰＥ＿ＤＡＴＡを介して、補助駆動部２２０が動作すべき期間を設定する。
【００２８】
まとめると、補助駆動部２２０は、駆動制御信号ＰＥ＿ＤＡＴＡによって定義される設定された時間の間、プリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞によって定義される駆動力で、出力データＤＡＴＡをデータ出力パッドＤＱに駆動する。
【００２９】
このとき、前述したように、メイン駆動部２１０も、出力データＤＡＴＡをデータ出力パッドＤＱに駆動する状態であるから、補助駆動部２２０は、駆動制御信号生成部２３０とともにプリエンファシス動作のための駆動動作のみを行う。もちろん、補助駆動部２２０は、プリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞に対応してその駆動力を変更するので、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応して補助駆動部２２０の駆動力が変更され得る。
＜第２の実施形態＞
図３は、本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路を示した図である。
【００３０】
図３に示すように、本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路は、プルアップ駆動部３１０と、プルダウン駆動部３２０と、プルアップ駆動制御信号生成部３３０と、プルダウン駆動制御信号生成部３４０と、コード生成部３６０とを備えて構成される。
【００３１】
プルアップ駆動部３１０は、出力データＰ＿ＤＡＴＡを受信し、複数のメインプルアップドライバ３１１、３１２、３１３と複数の補助プルアップドライバ３１４、３１５とを用いてデータ出力パッドＤＱにプルアップ駆動する。
【００３２】
このとき、複数のメインプルアップドライバ３１１、３１２、３１３は、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞に応じてオン・オフ制御され、複数の補助プルアップドライバ３１４、３１５は、プルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞に応じてオン・オフ制御される。
【００３３】
プルダウン駆動部３２０は、出力データＮ＿ＤＡＴＡを受信し、複数のメインプルダウンドライバ３２１、３２２、３２３と複数の補助プルダウンドライバ３２４、３２５とを用いてデータ出力パッドＤＱにプルダウン駆動する。
【００３４】
このとき、複数のメインプルダウンドライバ３２１、３２２、３２３は、プルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞に応じてオン・オフ制御され、複数の補助プルダウンドライバ３２４、３２５は、プルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞に応じてオン・オフ制御される。
【００３５】
このように、プルアップ駆動部３１０の構成要素のうち、複数のメインプルアップドライバ３１１、３１２、３１３の動作をオン・オフ制御するために用いられるプルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞と、プルダウン駆動部３２０の構成要素のうち、複数のメインプルダウンドライバ３２１、３２２、３２３の動作をオン・オフ制御するために用いられるプルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞とは、ＺＱパッド近辺に位置したキャリブレーション（ｃａｌｉｂｒａｔｉｏｎ）回路で生成されるため、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応してその値が調節される。
【００３６】
そして、複数のメインプルアップドライバ３１１、３１２、３１３は、プルアップインピーダンスコードの第１のビットないし第３のビットＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞に対応してその動作が各々制御される第１のメインプルアップドライバないし第３のメインプルアップドライバ３１１、３１２、３１３を備え、複数の補助プルアップドライバ３１４、３１５は、プルアッププリエンファシスコードの第１のビット及び第２のビット＜ＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞に対応してその動作が各々制御される第１の補助プルアップドライバ及び第２の補助プルアップドライバ３１４、３１５を備え、複数のメインプルダウンドライバ３２１、３２２、３２３は、プルダウンインピーダンスコードの第１のビットないし第３のビットＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＯＣＤＥ＜２＞に対応してその動作が各々制御される第１のメインプルダウンドライバないし第３のメインプルダウンドライバ３２１、３２２、３２３を備え、複数の補助プルダウンドライバ３２４、３２５は、プルダウンプリエンファシスコードの第１のビット及び第２のビットＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞値に対応し、その動作が各々制御される第１の補助プルダウンドライバ及び第２の補助プルダウンドライバ３２４、３２５を備える。
【００３７】
ここで、第１のメインプルアップドライバないし第３のメインプルアップドライバ３１１、３１２、３１３、第１のメインプルダウンドライバないし第３のメインプルダウンドライバ３２１、３２２、３２３、第１の補助プルアップドライバ及び第２の補助プルアップドライバ３１４、３１５、第１の補助プルダウンドライバ及び第２の補助プルダウンドライバ３２４、３２５の駆動力の関係は、次のとおりに２つの場合に分けられることができる。
【００３８】
１番目の場合は、第１のメインプルアップドライバ３１１の駆動力が第２のメインプルアップドライバ３１２の駆動力より大きい値を有し、第２のメインプルアップドライバ３１２の駆動力が第３のメインプルアップドライバ３１３の駆動力より大きい値を有し、第１のメインプルダウンドライバ３２１の駆動力が第２のメインプルダウンドライバ３２２の駆動力より大きい値を有し、第２のメインプルダウンドライバ３２２の駆動力が第３のメインプルダウンドライバ３２３の駆動力より大きい値を有する。また、第１の補助プルアップドライバ３１４の駆動力が第２の補助プルアップドライバ３１５の駆動力より大きい値を有し、第１のメインプルアップドライバ３１１の駆動力が第１の補助プルアップドライバ３１４の駆動力よりＮ倍（Ｎは２より大きい整数）大きい値を有し、第１の補助プルダウンドライバ３２４の駆動力が第２の補助プルダウンドライバ３２５の駆動力より大きい値を有し、第１のメインプルダウンドライバ３２１の駆動力が第１の補助プルダウンドライバ３２４の駆動力よりＮ倍（Ｎは２より大きい整数）大きい値を有する。
【００３９】
２番目の場合は、第１のメインプルアップドライバないし第３のメインプルアップドライバ３１１、３１２、３１３は、互いに同じ駆動力を有し、第１のメインプルダウンドライバないし第３のメインプルダウンドライバ３２１、３２２、３２３は、互いに同じ駆動力を有する。このとき、第１の補助プルアップドライバ及び第２の補助プルアップドライバ３１４、３１５は、互いに同じ駆動力を有し、第１のメインプルアップドライバないし第３のメインプルアップドライバ３１１、３１２、３２３の駆動力よりＮ倍（Ｎは２より大きい整数）小さい値を有する。同様に、第１の補助プルダウンドライバ及び第２の補助プルダウンドライバ３２４、３２５は、互いに同じ駆動力を有し、第１のメインプルダウンドライバないし第３のメインプルダウンドライバ３２１、３２２、３２３よりＮ倍（Ｎは２より大きい整数）小さい値を有する。
【００４０】
一方、コード生成部３６０は、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞及びプルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞の変動に対応してその値が調節されるプルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０：１＞及びプルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０：１＞を生成する。
【００４１】
具体的には、コード生成部３６０は、プルアッププリエンファシスコード生成部３６２とプルダウンプリエンファシスコード生成部３６４とを備えて構成される。プルアッププリエンファシスコード生成部３６２は、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞の値の変動に対応し、その変動幅が異なるように適用して、プルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞の値を変動させ、プルダウンプリエンファシスコード生成部３６４は、プルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞の値の変動に対応し、その変動幅が異なるように適用して、プルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞の値を減少させる。
【００４２】
例えば、プルアッププリエンファシスコード生成部３６２は、プルアップインピーダンスコードの第１のビットないし第３のビットＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞のうち、活性化されたビットの個数の減少に対応して、プルアッププリエンファシスコードの第１のビット及び第２のビットＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞のうち、活性化されたビットの個数を増加させる方式によって動作するので、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞の変動幅とプルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞の変動幅とは互いに異なる。
【００４３】
同様に、プルダウンプリエンファシスコード生成部３６４は、プルダウンインピーダンスコードの第１のビットないし第３のビットＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞のうち、活性化されたビットの個数の減少に対応して、プルダウンプリエンファシスコードの第１のビット及び第２のビットＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞のうち、活性化されたビットの個数を増加させる方式によって動作するので、プルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞の変動幅とプルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞の変動幅とは互いに異なる。
【００４４】
このとき、プルアッププリエンファシスコード生成部３６２の詳細な回路構成が示された図４Ａを参照すると、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞に対応してプルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞が生成されるが、その変動幅が互いに異なる状態になることが分かる。
【００４５】
具体的には、図４Ａに示すように、プルアッププリエンファシスコード生成部３６２は、プルアップインピーダンスコードの第１のビット及び第２のビットＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞を各々反転する第１のインバータ及び第２のインバータＩＮＶ１、ＩＮＶ２と、第１のインバータＩＮＶ１の出力信号と第２のインバータＩＮＶ２の出力信号とを論理積演算する第１のＮＡＮＤゲートＮＡＮＤ１及び第３のインバータＩＮＶ３と、プルアップインピーダンスコードの第３のビットＰＣＯＤＥ＜２＞を反転する第４のインバータＩＮＶ４と、第３のインバータＩＮＶ３の出力信号と第４のインバータＩＮＶ４の出力信号とを否定論理和演算してプルアッププリエンファシスコードの第２のビットＥＭ＿ＰＣＯＤＥ＜１＞として出力する第１のＮＯＲゲートＮＯＲ＜１＞と、プルアップインピーダンスコードの第２のビット及び第３のビットＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞を論理和演算してプルアッププリエンファシスコードの第１のビットＥＭ＿ＰＣＯＤＥ＜０＞として出力する第２のＮＯＲゲートＮＯＲ２及び第５のインバータＩＮＶ５とを備える。
【００４６】
同様に、プルダウンプリエンファシスコード生成部３６４の詳細な回路構成が示された図４Ｂを参照すると、プルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞に対応してプルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞が生成されるが、その変動幅が互いに異なる状態になることが分かる。
【００４７】
具体的には、図４Ｂに示すように、プルダウンプリエンファシスコード生成部３６４は、プルダウンインピーダンスコードの第１のビット及び第２のビットＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞を各々反転する第６のインバータ及び第７のインバータＩＮＶ６、ＩＮＶ７と、第６のインバータＩＮＶ６の出力信号と第７のインバータＩＮＶ７の出力信号とを論理積演算する第２のＮＡＮＤゲートＮＡＮＤ２及び第８のインバータＩＮＶ８と、プルダウンインピーダンスコードの第３のビットＮＣＯＤＥ＜２＞を反転する第９のインバータＩＮＶ９と、第８のインバータＩＮＶ８の出力信号と第９のインバータＩＮＶ９の出力信号とを否定論理和演算してプルダウンプリエンファシスコードの第２のビットＥＭ＿ＮＣＯＤＥ＜１＞として出力する第３のＮＯＲゲートＮＯＲ＜３＞と、プルダウンインピーダンスコードの第２のビット及び第３のビットＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞を論理和演算してプルダウンプリエンファシスコードの第１のビットＥＭ＿ＮＣＯＤＥ＜０＞として出力する第４のＮＯＲゲートＮＯＲ４及び第１０のインバータＩＮＶ１０とを備える。
【００４８】
前述したように、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞とプルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞とは、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応してその値が調節されるので、プルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞とプルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞との値もＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応してその値が調節される。
【００４９】
そして、図５Ａに示すように、複数のメインプルアップドライバ３１１、３１２、３１３と複数の補助プルアップドライバ３１４、３１５とは、各々ＰＭＯＳトランジスタを含む形態となり、外部電源電圧ＶＤＤをデータ出力パッドＤＱにプルアップ駆動するか否かを決定する構成要素であるということが分かり、図５Ｂに示すように、複数のメインプルダウンドライバ３２１、３２２、３２３と複数の補助プルダウンドライバ３２４、３２５とは、各々ＮＭＯＳトランジスタを含む形態となり、外部接地電圧ＶＳＳをデータ出力パッドＤＱにプルダウン駆動するか否かを決定する構成要素であることが分かる。そのため、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動が発生すると、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞とプルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞とは、その値が互いに反対に変動する。
【００５０】
すなわち、ＰＭＯＳトランジスタを含む複数のメインプルアップドライバ３１１、３１２、３１３及び複数の補助プルアップドライバ３１４、３１５は、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞の値が「０００」になり且つプルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞の値が「００」になって最小値になるときに全て活性化されて、最大の駆動力を有する状態になり、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞の値が「１１１」になり且つプルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞の値が「１１」になって最大値になるときに全て非活性化されて、最小の駆動力を有する状態になる。一方、ＮＭＯＳトランジスタを含む複数のメインプルダウンドライバ３２１、３２２、３２３及び複数の補助プルダウンドライバ３２４、３２５は、プルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞の値が「０００」になり且つプルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞の値が「００」になって最小値になるときに全て非活性化されて、最小の駆動力を有する状態になり、プルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞の値が「１１１」になり且つプルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞の値が「１１」になって最大値になるときに全て活性化されて、最大の駆動力を有する状態になる。
【００５１】
したがって、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞及びプルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞は、外部電源電圧ＶＤＤのレベルの上昇に対応してその値が増加し、外部電源電圧ＶＤＤのレベルの下降に対応してその値が減少する形態で調節され得る。一方、プルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞及びプルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞は、外部電源電圧ＶＤＤのレベルの上昇に対応してその値が減少し、外部電源電圧ＶＤＤのレベルの下降に対応してその値が増加する形態で調節され得る。
【００５２】
このような場合、複数のメインプルアップドライバ３１１、３１２、３１３及び複数のメインプルダウンドライバ３２１、３２２、３２３は、外部電源電圧ＶＤＤのレベルの上昇に対応してその駆動力が減少し、外部電源電圧ＶＤＤのレベルの下降に対応してその駆動力が増加する方式になり、外部電源電圧ＶＤＤのレベル変動と関係なく、常に、一定の駆動力で出力データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡをデータ出力パッドＤＱに駆動することが可能となる。
【００５３】
また、複数の補助プルアップドライバ３１４、３１５及び複数の補助プルダウンドライバ３２４、３２５は、外部電源電圧ＶＤＤのレベルの上昇に対応してプリエンファシス動作の駆動力を相対的に小さく適用し、外部電源電圧ＶＤＤのレベルの下降に対応してプリエンファシス動作の駆動力を相対的に大きく適用することにより、外部電源電圧ＶＤＤのレベル変動と関係なく、常に一定のスルーレート（ｓｌｅｗ ｒａｔｅ）を有する状態で、出力データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡをデータ出力パッドＤＱに駆動することが可能となる。
【００５４】
前述したプルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞の値の変動と、プルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞の値の変動と、外部電源電圧ＶＤＤのレベルの変動とによる相互間の関係をまとめると、図６Ａのとおりである。
【００５５】
同様に、プルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞の値の変動と、プルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞の値の変動と、外部電源電圧ＶＤＤのレベルの変動とによる相互間の関係をまとめると、図６Ｂのとおりである。
【００５６】
プルアップ駆動制御信号生成部３３０は、出力データＰ＿ＤＡＴＡの論理レベルがロジック「ハイ」（Ｈｉｇｈ）からロジック「ロー」（Ｌｏｗ）に遷移することに対応して、設定された時間の間活性化されるプルアップ駆動制御信号ＰＰＥ＿ＤＡＴＡを生成して、複数の補助プルアップドライバ３１４、３１５の動作を制御する。このとき、複数の補助プルアップドライバ３１４、３１５は、ＰＭＯＳトランジスタを含む構成であるから、プルアップ駆動制御信号ＰＰＥ＿ＤＡＴＡは、出力データＰ＿ＤＡＴＡの論理レベルがロジック「ハイ」（Ｈｉｇｈ）からロジック「ロー」（Ｌｏｗ）に遷移する時点から設定された時間の間、ロジック「ロー」（Ｌｏｗ）を維持する信号となる。
【００５７】
プルダウン駆動制御信号生成部３４０は、出力データＮ＿ＤＡＴＡの論理レベルがロジック「ロー」（Ｌｏｗ）からロジック「ハイ」（Ｈｉｇｈ）に遷移することに対応して、設定された時間の間活性化されるプルダウン駆動制御信号ＮＰＥ＿ＤＡＴＡを生成して、複数の補助プルダウンドライバ３２４、３２５の動作を制御する。このとき、複数の補助プルダウンドライバ３２４、３２５は、ＮＭＯＳトランジスタを含む構成であるから、プルダウン駆動制御信号ＮＰＥ＿ＤＡＴＡは、出力データＮ＿ＤＡＴＡの論理レベルがロジック「ロー」（Ｌｏｗ）からロジック「ハイ」（Ｈｉｇｈ）に遷移する時点から設定された時間の間、ロジック「ハイ」（Ｈｉｇｈ）を維持する信号となる。
【００５８】
前述したプルアップ駆動制御信号生成部３３０は、図７Ａを参照してその詳細な回路を理解することができ、プルダウン駆動制御信号生成部３４０は、図７Ｂを参照してその詳細な回路を理解することができる。
【００５９】
このようなプルアップ駆動制御信号生成部３３０とプルダウン駆動制御信号生成部３４０とが必要な理由は、複数の補助プルアップドライバ３１４、３１５と複数の補助プルダウンドライバ３２４、３２５とがプリエンファシス動作のために備えられる構成要素であるからである。すなわち、複数の補助プルアップドライバ３１４、３１５が動作する期間は、出力データＰ＿ＤＡＴＡの論理レベルがロジック「ハイ」（Ｈｉｇｈ）からロジック「ロー」（Ｌｏｗ）に遷移した時点から設定された時間に該当する期間にならなければならず、複数の補助プルダウンドライバ３２４、３２５が動作する期間は、出力データＮ＿ＤＡＴＡの論理レベルがロジック「ロー」（Ｌｏｗ）からロジック「ハイ」（Ｈｉｇｈ）に遷移した時点から設定された時間に該当する期間にならなければならないので、プルアップ駆動制御信号生成部３３０とプルダウン駆動制御信号生成部３４０とで生成されるプルアップ駆動制御信号ＰＰＥ＿ＤＡＴＡとプルダウン駆動制御信号ＮＰＥ＿ＤＡＴＡとを介して、複数の補助プルアップドライバ３１４、３１５と複数の補助プルダウンドライバ３２４、３２５とが動作すべき期間を設定する。
【００６０】
まとめると、複数の補助プルアップドライバ３１４、３１５と複数の補助プルダウンドライバ３２４、３２５とは、プルアップ駆動制御信号ＰＰＥ＿ＤＡＴＡとプルダウン駆動制御信号ＮＰＥ＿ＤＡＴＡとにより定義される設定された時間の間、プルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞とプルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞とにより定義される駆動力で、出力データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡをデータ出力パッドＤＱに駆動する。
【００６１】
このとき、前述したように、複数のメインプルアップドライバ３１１、３１２、３１３及び複数のメインプルダウンドライバ３２１、３２２、３２３も、出力データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡをデータ出力パッドＤＱに駆動する状態であるため、複数の補助プルアップドライバ３１４、３１５及び複数の補助プルダウンドライバ３２４、３２５は、プルアップ駆動制御信号生成部３３０及びプルダウン駆動制御信号生成部３４０とともに、プリエンファシス動作のための駆動動作のみを行う。もちろん、複数の補助プルアップドライバ３１４、３１５及び複数の補助プルダウンドライバ３２４、３２５は、プルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞とプルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞とに対応してその駆動力が変動するので、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応して複数の補助プルアップドライバ３１４、３１５及び複数の補助プルダウンドライバ３２４、３２５の駆動力が変更され得る。
【００６２】
前述した本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の動作によるグラフを、図８Ａ〜図８Ｄを参照してまとめると、次のとおりである。
【００６３】
図８Ａは、プリエンファシス動作が適用されなかったデータ出力回路の理想的な動作を示す。
【００６４】
すなわち、図８Ａは、複数のメインプルアップドライバ３１１、３１２、３１３及び複数のメインプルダウンドライバ３２１、３２２、３２３のみが、出力データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡに対応して動作するときのグラフである。複数のメインプルアップドライバ３１１、３１２、３１３は、ＰＭＯＳトランジスタを含んで構成され、複数のメインプルダウンドライバ３２１、３２２、３２３は、ＮＭＯＳトランジスタを含んで構成されるので、出力データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡをデータ出力パッドＤＱに反転駆動することが分かる。
【００６５】
図８Ｂは、プリエンファシス動作が適用されなかったデータ出力回路において外部電源電圧ＶＤＤのレベルが変動することにより、データ出力パッドＤＱに駆動されたデータのスルーレート（ｓｌｅｗ ｒａｔｅ）が変動することを示す。
【００６６】
すなわち、図８Ｂは、外部電源電圧ＶＤＤのレベルが高ければ高いほど、データ出力パッドＤＱに駆動されたデータのスルーレート（ｓｌｅｗ ｒａｔｅ）が小さくなる状態になり、低ければ低いほど、データ出力パッドＤＱに駆動されたデータのスルーレート（ｓｌｅｗ ｒａｔｅ）が大きくなる状態になることが分かる。
【００６７】
図８Ｃは、プリエンファシス動作が適用されたデータ出力回路の理想的な動作を示す。
【００６８】
すなわち、図８Ｃは、複数のメインプルアップドライバ３１１、３１２、３１３及び複数の補助プルアップドライバ３１４、３１５と複数のメインプルダウンドライバ３２１、３２２、３２３及び複数の補助プルダウンドライバ３２４、３２５とが全て出力データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡに対応して動作するときのグラフである。複数のメインプルアップドライバ３１１、３１２、３１３と複数の補助プルアップドライバ３１４、３１５とは、ＰＭＯＳトランジスタを含んで構成され、複数のメインプルダウンドライバ３２１、３２２、３２３と複数の補助プルダウンドライバ３２４、３２５とは、ＮＭＯＳトランジスタを含んで構成されるので、出力データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡをデータ出力パッドＤＱに反転駆動することが分かる。
【００６９】
また、プルアップ駆動制御信号ＰＰＥ＿ＤＡＴＡがロジック「ロー」（Ｌｏｗ）に活性化される期間とプルダウン駆動制御信号ＮＰＥ＿ＤＡＴＡがロジック「ハイ」（Ｈｉｇｈ）に活性化される期間とでプリエンファシス動作が行われるので、データ出力パッドＤＱに駆動されるデータがロジック「ハイ」（Ｈｉｇｈ）からロジック「ロー」（Ｌｏｗ）に遷移するときと、ロジック「ロー」（Ｌｏｗ）からロジック「ハイ」（Ｈｉｇｈ）に遷移するときとに設定された時間の間、さらに高い駆動力で駆動されることが分かる。
【００７０】
図８Ｄは、プリエンファシス動作が適用されたデータ出力回路において、外部電源電圧ＶＤＤのレベルが変動してもデータ出力パッドＤＱに駆動されたデータのスルーレート（ｓｌｅｗ ｒａｔｅ）が一定に維持され得ることを示す。
【００７１】
すなわち、外部電源電圧ＶＤＤのレベルが高ければ高いほど、プリエンファシス動作による駆動力の大きさを減少させ、低ければ低いほど、プリエンファシス動作による駆動力の大きさを増加させることにより、外部電源電圧ＶＤＤのレベルの変動と関係なく、常に、データ出力パッドＤＱに駆動されたデータのスルーレート（ｓｌｅｗ ｒａｔｅ）が一定の大きさを維持するようにすることが分かる。
【００７２】
以上で説明したように、本発明の実施形態によれば、プリエンファシス動作をサポートするデータ出力回路において、インピーダンスコードの値の変動に対応してその値が変動するプリエンファシスコードを用いてプリエンファシス動作を行わせることにより、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に応じてプリエンファシス駆動力を調節することが可能となる。
【００７３】
これにより、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動と関係なく、常に一定のスルーレート（ｓｌｅｗ ｒａｔｅ）を維持する状態で出力データを駆動することができる。
【００７４】
以上で説明した本発明は、前述した実施形態及び添付された図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で種々の置換、変形、及び変更が可能であるということが本発明の属する技術分野における通常の知識を有した者にとって明らかであろう。
【００７５】
例えば、前述した実施形態において、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞とプルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞とは、３ビットからなっており、プリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞は、２ビットからなっているものと説明されたが、これは、発明の理解を助けるためのものであり、発明の内容を限定する説明ではない。すなわち、インピーダンスコードのビット数およびプリエンファシスコードのビット数は、設計者が多様に変更可能な事項である。
【００７６】
また、前述した実施形態において例示した論理ゲート及びトランジスタは、入力される信号の極性によってその位置及び種類が異なるように実現されるべきであろう。
【符号の説明】
【００７７】
２１０ メイン駆動部
２２０ 補助駆動部
２３０ 駆動制御信号生成部
２４０ コード生成部
３１０ プルアップ駆動部
３２０ プルダウン駆動部
３３０ プルアップ駆動制御信号生成部
３４０ プルダウン駆動制御信号生成部
３６０ コード生成部
３１１、３１２、３１３ 複数のメインプルアップドライバ
３１４、３１５ 複数の補助プルアップドライバ
３２１、３２２、３２３ 複数のメインプルダウンドライバ
３２４、３２５ 複数の補助プルダウンドライバ
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、詳細には、プリエンファシス動作をサポートするデータ出力回路を備える半導体装置に関する。
【背景技術】
【０００２】
図１は、従来技術に係るデータ出力回路を示したブロックダイアグラムである。
【０００３】
図１に示すように、従来技術に係るデータ出力回路は、プルアッププリメイン駆動部１１０と、プルアップメイン駆動部１２０と、プルダウンプリメイン駆動部１３０と、プルダウンメイン駆動部１４０とを備えて構成される。
【０００４】
プルアッププリメイン駆動部１１０とプルダウンプリメイン駆動部１３０とは、出力データＯＵＴ＿ＤＡＴＡを反転駆動して、プルアップ駆動データＰＵ＿ＰＭＤＡＴＡとプルダウン駆動データＰＤ＿ＰＭＤＡＴＡとして出力する。
【０００５】
プルアップメイン駆動部１２０は、プルアップ駆動データＰＵ＿ＰＭＤＡＴＡがロジック「ロー」（Ｌｏｗ）にある期間、外部電源電圧ＶＤＤによってデータ出力パッドＤＱを駆動する。
【０００６】
プルダウンメイン駆動部１４０は、プルダウン駆動データＰＤ＿ＰＭＤＡＴＡがロジック「ハイ」（Ｈｉｇｈ）にある期間、外部接地電圧ＶＳＳによってデータ出力パッドＤＱを駆動する。
【０００７】
前述したように、従来技術に係るデータ出力回路は、印加される出力データＯＵＴ＿ＤＡＴＡの論理レベルに基づいて、外部電源電圧ＶＤＤまたは外部接地電圧ＶＳＳによってデータ出力パッドＤＱを駆動する動作のみを行うので、データ出力パッドＤＱの実際の電圧レベルが大きく変動する問題が生じ得る。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】大韓民国特許第０６８８５６７号明細書
【特許文献２】大韓民国特許出願公開第２０１１−００６０７１３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に応じて動作駆動力を変更することが可能なプリエンファシス動作をサポートするデータ出力回路を備える半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
そこで、上記の目的を達成するための本発明に係る半導体装置は、インピーダンスコードの変動に応じて値が調節されるプリエンファシスコードを生成するコード生成部と、出力データを受信してデータ出力パッドに駆動し、前記インピーダンスコードに応じて駆動力が調節されるメイン駆動部と、前記出力データを受信して前記データ出力パッドに駆動し、前記プリエンファシスコードに応じて駆動力が調節される補助駆動部とを備えることを特徴とする。
【００１１】
また、上記の目的を達成するための本発明に係る半導体装置は、プルアップインピーダンスコード及びプルダウンインピーダンスコードの変動に応じて値が調節されるプルアッププリエンファシスコード及びプルダウンプリエンファシスコードを生成するコード生成部と、出力データを受信し、複数のメインプルアップドライバと複数の補助プルアップドライバとを用いてデータ出力パッドをプルアップ駆動するプルアップ駆動部と、前記出力データを受信し、複数のメインプルダウンドライバと複数の補助プルダウンドライバとを用いて前記データ出力パッドをプルダウン駆動するプルダウン駆動部とを備え、前記複数のメインプルアップドライバは、前記プルアップインピーダンスコードに応じてオン・オフ制御され、前記複数の補助プルアップドライバは、前記プルアッププリエンファシスコードに応じてオン・オフ制御され、前記複数のメインプルダウンドライバは、前記プルダウンインピーダンスコードに応じてオン・オフ制御され、前記複数の補助プルダウンドライバは、前記プルダウンプリエンファシスコードに応じてオン・オフ制御されることを特徴とする。
【発明の効果】
【００１２】
前述した本発明は、プリエンファシス動作をサポートするデータ出力回路であって、インピーダンスコードの値の変動に応じてその値が変動するプリエンファシスコードを用いてプリエンファシス動作を行わせることにより、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動によってプリエンファシス駆動力を調節することができるという効果がある。
【００１３】
これにより、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動と関係なく、常に一定のスルーレート（ｓｌｅｗ ｒａｔｅ）を維持した状態で出力データを駆動できるという効果がある。
【図面の簡単な説明】
【００１４】
【図１】従来技術に係るプリエンファシス動作をサポートするデータ出力回路を示した図である。
【図２】本発明の第１の実施形態に係るプリエンファシス動作をサポートするデータ出力回路を示した図である。
【図３】本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路を示した図である。
【図４Ａ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の構成要素のうち、コード生成部を詳細に示した回路図である。
【図４Ｂ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の構成要素のうち、コード生成部を詳細に示した回路図である。
【図５Ａ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の構成要素のうち、複数の補助ドライバを詳細に示した回路図である。
【図５Ｂ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の構成要素のうち、複数の補助ドライバを詳細に示した回路図である。
【図６Ａ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の構成要素のうち、コード生成部の動作を説明するために示したグラフ及びテーブルである。
【図６Ｂ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の構成要素のうち、コード生成部の動作を説明するために示したグラフ及びテーブルである。
【図７Ａ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の構成要素のうち、プルアップ駆動制御信号生成部とプルダウン駆動制御信号生成部とを詳細に示した図である。
【図７Ｂ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の構成要素のうち、プルアップ駆動制御信号生成部とプルダウン駆動制御信号生成部とを詳細に示した図である。
【図８Ａ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の動作を説明するために示したタイミング図である。
【図８Ｂ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の動作を説明するために示したタイミング図である。
【図８Ｃ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の動作を説明するために示したタイミング図である。
【図８Ｄ】図３に示された本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の動作を説明するために示したタイミング図である。
【発明を実施するための形態】
【００１５】
以下、添付の図面を参照して、本発明の好ましい実施形態を詳細に説明する。なお、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができる。また、本実施形態は、本発明の開示が完全なようにし、通常の知識を有する者に、本発明の技術的範囲を完全に知らせるために提供されるものである。
＜第１の実施形態＞
図２は、本発明の第１の実施形態に係るプリエンファシス動作をサポートするデータ出力回路を示した図である。
【００１６】
図２に示すように、本発明の第１の実施形態に係るプリエンファシス動作をサポートするデータ出力回路は、メイン駆動部２１０と、補助駆動部２２０と、駆動制御信号生成部２３０と、コード生成部２４０とを備えて構成される。
【００１７】
メイン駆動部２１０は、出力データＤＡＴＡ（Ｐ＿ＤＡＴＡおよびＮ＿ＤＡＴＡ）を受信してデータ出力パッドＤＱに駆動し、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞に応じてその駆動力が調節される。
【００１８】
このとき、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞は、ＺＱパッド近辺に位置したキャリブレーション（ｃａｌｉｂｒａｔｉｏｎ）回路で生成されるため、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応してその値が調節される。
【００１９】
例えば、外部電源電圧ＶＤＤのレベルの上昇に対応して、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞の値が減少する方式によって調節され得る。このような場合、メイン駆動部２１０は、外部電源電圧ＶＤＤのレベルの上昇に対応してその駆動力が減少する方式によって動作して、外部電源電圧ＶＤＤのレベル変動とは関係なく、常に、一定の駆動力で出力データＤＡＴＡをデータ出力パッドＤＱに駆動することが可能である。
【００２０】
コード生成部２４０は、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞の変動に対応してその値が調節されるプリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞を生成する。
【００２１】
このとき、上述したように、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞は、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応してその値が調節されるため、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞の変動に対応してその値が調節されるプリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞も、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応してその値が調節され得る。
【００２２】
もちろん、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞の値とプリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞の値とは、変動方式及び変動幅が互いに異なるように設定することができる。例えば、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞の値の増加に対応して、プリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞の値が減少する変動方式または増加する変動方式が採用され得るし、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞の値の変動幅の１／２または１／３の変動幅を、プリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞が有するようにすることもできる。
【００２３】
補助駆動部２２０は、出力データＤＡＴＡを受信してデータ出力パッドＤＱに駆動し、プリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞に応じてその駆動力が調節される。
【００２４】
このとき、プリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞は、上述したように、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応してその値が調節されるので、補助駆動部２２０の駆動力もＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応して調節され得る。
【００２５】
例えば、外部電源電圧ＶＤＤのレベルの上昇に対応して、インピーダンスコードＤＲ＿ＣＯＤＥ＜０：２＞の値が減少する方式によって調節されると、プリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞の値も減少する方式によって調節され得る。このような場合、補助駆動部２２０は、外部電源電圧ＶＤＤのレベルの上昇に対応して、その駆動力が減少する方式によって動作し、プリエンファシス動作を相対的に小さく発生させるか、あるいは、外部電源電圧ＶＤＤのレベルの下降に対応して、その駆動力が上昇する方式によって動作し、プリエンファシス動作を相対的に大きく発生させることが可能である。
【００２６】
駆動制御信号生成部２３０は、出力データＤＡＴＡの論理レベルがロジック「ハイ」（Ｈｉｇｈ：第１のロジック）からロジック「ロー」（Ｌｏｗ：第２のロジック）に遷移するか、ロジック「ロー」（Ｌｏｗ）からロジック「ハイ」（Ｈｉｇｈ）に遷移することに対応して、設定された時間の間活性化される駆動制御信号ＰＥ＿ＤＡＴＡを生成して、補助駆動部２２０の動作を制御する。このとき、活性化される駆動制御信号ＰＥ＿ＤＡＴＡの論理レベルは、出力データＤＡＴＡの論理レベルによって決定されるので、つまり、駆動制御信号ＰＥ＿ＤＡＴＡの活性化期間に対応する補助駆動部２２０の動作は、出力データＤＡＴＡをデータ出力パッドＤＱに駆動する動作により行われる。
【００２７】
このような駆動制御信号生成部２３０が必要な理由は、補助駆動部２２０がプリエンファシス動作のために備えられる構成要素であるからである。すなわち、補助駆動部２２０が動作する期間は、印加される出力データＤＡＴＡがロジック「ハイ」（Ｈｉｇｈ）からロジック「ロー」（Ｌｏｗ）に遷移した時点から設定された時間に該当する期間と、ロジック「ロー」（Ｌｏｗ）からロジック「ハイ」（Ｈｉｇｈ）に遷移した時点から設定された時間に該当する期間とにならなければならないので、駆動制御信号生成部２３０で生成される駆動制御信号ＰＥ＿ＤＡＴＡを介して、補助駆動部２２０が動作すべき期間を設定する。
【００２８】
まとめると、補助駆動部２２０は、駆動制御信号ＰＥ＿ＤＡＴＡによって定義される設定された時間の間、プリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞によって定義される駆動力で、出力データＤＡＴＡをデータ出力パッドＤＱに駆動する。
【００２９】
このとき、前述したように、メイン駆動部２１０も、出力データＤＡＴＡをデータ出力パッドＤＱに駆動する状態であるから、補助駆動部２２０は、駆動制御信号生成部２３０とともにプリエンファシス動作のための駆動動作のみを行う。もちろん、補助駆動部２２０は、プリエンファシスコードＥＭ＿ＣＯＤＥ＜０：１＞に対応してその駆動力を変更するので、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応して補助駆動部２２０の駆動力が変更され得る。
＜第２の実施形態＞
図３は、本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路を示した図である。
【００３０】
図３に示すように、本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路は、プルアップ駆動部３１０と、プルダウン駆動部３２０と、プルアップ駆動制御信号生成部３３０と、プルダウン駆動制御信号生成部３４０と、コード生成部３６０とを備えて構成される。
【００３１】
プルアップ駆動部３１０は、出力データＰ＿ＤＡＴＡを受信し、複数のメインプルアップドライバ３１１、３１２、３１３と複数の補助プルアップドライバ３１４、３１５とを用いてデータ出力パッドＤＱにプルアップ駆動する。
【００３２】
このとき、複数のメインプルアップドライバ３１１、３１２、３１３は、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞に応じてオン・オフ制御され、複数の補助プルアップドライバ３１４、３１５は、プルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞に応じてオン・オフ制御される。
【００３３】
プルダウン駆動部３２０は、出力データＮ＿ＤＡＴＡを受信し、複数のメインプルダウンドライバ３２１、３２２、３２３と複数の補助プルダウンドライバ３２４、３２５とを用いてデータ出力パッドＤＱにプルダウン駆動する。
【００３４】
このとき、複数のメインプルダウンドライバ３２１、３２２、３２３は、プルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞に応じてオン・オフ制御され、複数の補助プルダウンドライバ３２４、３２５は、プルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞に応じてオン・オフ制御される。
【００３５】
このように、プルアップ駆動部３１０の構成要素のうち、複数のメインプルアップドライバ３１１、３１２、３１３の動作をオン・オフ制御するために用いられるプルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞と、プルダウン駆動部３２０の構成要素のうち、複数のメインプルダウンドライバ３２１、３２２、３２３の動作をオン・オフ制御するために用いられるプルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞とは、ＺＱパッド近辺に位置したキャリブレーション（ｃａｌｉｂｒａｔｉｏｎ）回路で生成されるため、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応してその値が調節される。
【００３６】
そして、複数のメインプルアップドライバ３１１、３１２、３１３は、プルアップインピーダンスコードの第１のビットないし第３のビットＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞に対応してその動作が各々制御される第１のメインプルアップドライバないし第３のメインプルアップドライバ３１１、３１２、３１３を備え、複数の補助プルアップドライバ３１４、３１５は、プルアッププリエンファシスコードの第１のビット及び第２のビット＜ＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞に対応してその動作が各々制御される第１の補助プルアップドライバ及び第２の補助プルアップドライバ３１４、３１５を備え、複数のメインプルダウンドライバ３２１、３２２、３２３は、プルダウンインピーダンスコードの第１のビットないし第３のビットＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＯＣＤＥ＜２＞に対応してその動作が各々制御される第１のメインプルダウンドライバないし第３のメインプルダウンドライバ３２１、３２２、３２３を備え、複数の補助プルダウンドライバ３２４、３２５は、プルダウンプリエンファシスコードの第１のビット及び第２のビットＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞値に対応し、その動作が各々制御される第１の補助プルダウンドライバ及び第２の補助プルダウンドライバ３２４、３２５を備える。
【００３７】
ここで、第１のメインプルアップドライバないし第３のメインプルアップドライバ３１１、３１２、３１３、第１のメインプルダウンドライバないし第３のメインプルダウンドライバ３２１、３２２、３２３、第１の補助プルアップドライバ及び第２の補助プルアップドライバ３１４、３１５、第１の補助プルダウンドライバ及び第２の補助プルダウンドライバ３２４、３２５の駆動力の関係は、次のとおりに２つの場合に分けられることができる。
【００３８】
１番目の場合は、第１のメインプルアップドライバ３１１の駆動力が第２のメインプルアップドライバ３１２の駆動力より大きい値を有し、第２のメインプルアップドライバ３１２の駆動力が第３のメインプルアップドライバ３１３の駆動力より大きい値を有し、第１のメインプルダウンドライバ３２１の駆動力が第２のメインプルダウンドライバ３２２の駆動力より大きい値を有し、第２のメインプルダウンドライバ３２２の駆動力が第３のメインプルダウンドライバ３２３の駆動力より大きい値を有する。また、第１の補助プルアップドライバ３１４の駆動力が第２の補助プルアップドライバ３１５の駆動力より大きい値を有し、第１のメインプルアップドライバ３１１の駆動力が第１の補助プルアップドライバ３１４の駆動力よりＮ倍（Ｎは２より大きい整数）大きい値を有し、第１の補助プルダウンドライバ３２４の駆動力が第２の補助プルダウンドライバ３２５の駆動力より大きい値を有し、第１のメインプルダウンドライバ３２１の駆動力が第１の補助プルダウンドライバ３２４の駆動力よりＮ倍（Ｎは２より大きい整数）大きい値を有する。
【００３９】
２番目の場合は、第１のメインプルアップドライバないし第３のメインプルアップドライバ３１１、３１２、３１３は、互いに同じ駆動力を有し、第１のメインプルダウンドライバないし第３のメインプルダウンドライバ３２１、３２２、３２３は、互いに同じ駆動力を有する。このとき、第１の補助プルアップドライバ及び第２の補助プルアップドライバ３１４、３１５は、互いに同じ駆動力を有し、第１のメインプルアップドライバないし第３のメインプルアップドライバ３１１、３１２、３２３の駆動力よりＮ倍（Ｎは２より大きい整数）小さい値を有する。同様に、第１の補助プルダウンドライバ及び第２の補助プルダウンドライバ３２４、３２５は、互いに同じ駆動力を有し、第１のメインプルダウンドライバないし第３のメインプルダウンドライバ３２１、３２２、３２３よりＮ倍（Ｎは２より大きい整数）小さい値を有する。
【００４０】
一方、コード生成部３６０は、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞及びプルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞の変動に対応してその値が調節されるプルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０：１＞及びプルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０：１＞を生成する。
【００４１】
具体的には、コード生成部３６０は、プルアッププリエンファシスコード生成部３６２とプルダウンプリエンファシスコード生成部３６４とを備えて構成される。プルアッププリエンファシスコード生成部３６２は、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞の値の変動に対応し、その変動幅が異なるように適用して、プルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞の値を変動させ、プルダウンプリエンファシスコード生成部３６４は、プルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞の値の変動に対応し、その変動幅が異なるように適用して、プルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞の値を減少させる。
【００４２】
例えば、プルアッププリエンファシスコード生成部３６２は、プルアップインピーダンスコードの第１のビットないし第３のビットＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞のうち、活性化されたビットの個数の減少に対応して、プルアッププリエンファシスコードの第１のビット及び第２のビットＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞のうち、活性化されたビットの個数を増加させる方式によって動作するので、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞の変動幅とプルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞の変動幅とは互いに異なる。
【００４３】
同様に、プルダウンプリエンファシスコード生成部３６４は、プルダウンインピーダンスコードの第１のビットないし第３のビットＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞のうち、活性化されたビットの個数の減少に対応して、プルダウンプリエンファシスコードの第１のビット及び第２のビットＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞のうち、活性化されたビットの個数を増加させる方式によって動作するので、プルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞の変動幅とプルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞の変動幅とは互いに異なる。
【００４４】
このとき、プルアッププリエンファシスコード生成部３６２の詳細な回路構成が示された図４Ａを参照すると、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞に対応してプルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞が生成されるが、その変動幅が互いに異なる状態になることが分かる。
【００４５】
具体的には、図４Ａに示すように、プルアッププリエンファシスコード生成部３６２は、プルアップインピーダンスコードの第１のビット及び第２のビットＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞を各々反転する第１のインバータ及び第２のインバータＩＮＶ１、ＩＮＶ２と、第１のインバータＩＮＶ１の出力信号と第２のインバータＩＮＶ２の出力信号とを論理積演算する第１のＮＡＮＤゲートＮＡＮＤ１及び第３のインバータＩＮＶ３と、プルアップインピーダンスコードの第３のビットＰＣＯＤＥ＜２＞を反転する第４のインバータＩＮＶ４と、第３のインバータＩＮＶ３の出力信号と第４のインバータＩＮＶ４の出力信号とを否定論理和演算してプルアッププリエンファシスコードの第２のビットＥＭ＿ＰＣＯＤＥ＜１＞として出力する第１のＮＯＲゲートＮＯＲ＜１＞と、プルアップインピーダンスコードの第２のビット及び第３のビットＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞を論理和演算してプルアッププリエンファシスコードの第１のビットＥＭ＿ＰＣＯＤＥ＜０＞として出力する第２のＮＯＲゲートＮＯＲ２及び第５のインバータＩＮＶ５とを備える。
【００４６】
同様に、プルダウンプリエンファシスコード生成部３６４の詳細な回路構成が示された図４Ｂを参照すると、プルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞に対応してプルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞が生成されるが、その変動幅が互いに異なる状態になることが分かる。
【００４７】
具体的には、図４Ｂに示すように、プルダウンプリエンファシスコード生成部３６４は、プルダウンインピーダンスコードの第１のビット及び第２のビットＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞を各々反転する第６のインバータ及び第７のインバータＩＮＶ６、ＩＮＶ７と、第６のインバータＩＮＶ６の出力信号と第７のインバータＩＮＶ７の出力信号とを論理積演算する第２のＮＡＮＤゲートＮＡＮＤ２及び第８のインバータＩＮＶ８と、プルダウンインピーダンスコードの第３のビットＮＣＯＤＥ＜２＞を反転する第９のインバータＩＮＶ９と、第８のインバータＩＮＶ８の出力信号と第９のインバータＩＮＶ９の出力信号とを否定論理和演算してプルダウンプリエンファシスコードの第２のビットＥＭ＿ＮＣＯＤＥ＜１＞として出力する第３のＮＯＲゲートＮＯＲ＜３＞と、プルダウンインピーダンスコードの第２のビット及び第３のビットＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞を論理和演算してプルダウンプリエンファシスコードの第１のビットＥＭ＿ＮＣＯＤＥ＜０＞として出力する第４のＮＯＲゲートＮＯＲ４及び第１０のインバータＩＮＶ１０とを備える。
【００４８】
前述したように、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞とプルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞とは、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応してその値が調節されるので、プルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞とプルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞との値もＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応してその値が調節される。
【００４９】
そして、図５Ａに示すように、複数のメインプルアップドライバ３１１、３１２、３１３と複数の補助プルアップドライバ３１４、３１５とは、各々ＰＭＯＳトランジスタを含む形態となり、外部電源電圧ＶＤＤをデータ出力パッドＤＱにプルアップ駆動するか否かを決定する構成要素であるということが分かり、図５Ｂに示すように、複数のメインプルダウンドライバ３２１、３２２、３２３と複数の補助プルダウンドライバ３２４、３２５とは、各々ＮＭＯＳトランジスタを含む形態となり、外部接地電圧ＶＳＳをデータ出力パッドＤＱにプルダウン駆動するか否かを決定する構成要素であることが分かる。そのため、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動が発生すると、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞とプルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞とは、その値が互いに反対に変動する。
【００５０】
すなわち、ＰＭＯＳトランジスタを含む複数のメインプルアップドライバ３１１、３１２、３１３及び複数の補助プルアップドライバ３１４、３１５は、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞の値が「０００」になり且つプルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞の値が「００」になって最小値になるときに全て活性化されて、最大の駆動力を有する状態になり、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞の値が「１１１」になり且つプルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞の値が「１１」になって最大値になるときに全て非活性化されて、最小の駆動力を有する状態になる。一方、ＮＭＯＳトランジスタを含む複数のメインプルダウンドライバ３２１、３２２、３２３及び複数の補助プルダウンドライバ３２４、３２５は、プルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞の値が「０００」になり且つプルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞の値が「００」になって最小値になるときに全て非活性化されて、最小の駆動力を有する状態になり、プルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞の値が「１１１」になり且つプルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞の値が「１１」になって最大値になるときに全て活性化されて、最大の駆動力を有する状態になる。
【００５１】
したがって、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞及びプルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞は、外部電源電圧ＶＤＤのレベルの上昇に対応してその値が増加し、外部電源電圧ＶＤＤのレベルの下降に対応してその値が減少する形態で調節され得る。一方、プルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞及びプルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞は、外部電源電圧ＶＤＤのレベルの上昇に対応してその値が減少し、外部電源電圧ＶＤＤのレベルの下降に対応してその値が増加する形態で調節され得る。
【００５２】
このような場合、複数のメインプルアップドライバ３１１、３１２、３１３及び複数のメインプルダウンドライバ３２１、３２２、３２３は、外部電源電圧ＶＤＤのレベルの上昇に対応してその駆動力が減少し、外部電源電圧ＶＤＤのレベルの下降に対応してその駆動力が増加する方式になり、外部電源電圧ＶＤＤのレベル変動と関係なく、常に、一定の駆動力で出力データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡをデータ出力パッドＤＱに駆動することが可能となる。
【００５３】
また、複数の補助プルアップドライバ３１４、３１５及び複数の補助プルダウンドライバ３２４、３２５は、外部電源電圧ＶＤＤのレベルの上昇に対応してプリエンファシス動作の駆動力を相対的に小さく適用し、外部電源電圧ＶＤＤのレベルの下降に対応してプリエンファシス動作の駆動力を相対的に大きく適用することにより、外部電源電圧ＶＤＤのレベル変動と関係なく、常に一定のスルーレート（ｓｌｅｗ ｒａｔｅ）を有する状態で、出力データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡをデータ出力パッドＤＱに駆動することが可能となる。
【００５４】
前述したプルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞の値の変動と、プルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞の値の変動と、外部電源電圧ＶＤＤのレベルの変動とによる相互間の関係をまとめると、図６Ａのとおりである。
【００５５】
同様に、プルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞の値の変動と、プルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞の値の変動と、外部電源電圧ＶＤＤのレベルの変動とによる相互間の関係をまとめると、図６Ｂのとおりである。
【００５６】
プルアップ駆動制御信号生成部３３０は、出力データＰ＿ＤＡＴＡの論理レベルがロジック「ハイ」（Ｈｉｇｈ）からロジック「ロー」（Ｌｏｗ）に遷移することに対応して、設定された時間の間活性化されるプルアップ駆動制御信号ＰＰＥ＿ＤＡＴＡを生成して、複数の補助プルアップドライバ３１４、３１５の動作を制御する。このとき、複数の補助プルアップドライバ３１４、３１５は、ＰＭＯＳトランジスタを含む構成であるから、プルアップ駆動制御信号ＰＰＥ＿ＤＡＴＡは、出力データＰ＿ＤＡＴＡの論理レベルがロジック「ハイ」（Ｈｉｇｈ）からロジック「ロー」（Ｌｏｗ）に遷移する時点から設定された時間の間、ロジック「ロー」（Ｌｏｗ）を維持する信号となる。
【００５７】
プルダウン駆動制御信号生成部３４０は、出力データＮ＿ＤＡＴＡの論理レベルがロジック「ロー」（Ｌｏｗ）からロジック「ハイ」（Ｈｉｇｈ）に遷移することに対応して、設定された時間の間活性化されるプルダウン駆動制御信号ＮＰＥ＿ＤＡＴＡを生成して、複数の補助プルダウンドライバ３２４、３２５の動作を制御する。このとき、複数の補助プルダウンドライバ３２４、３２５は、ＮＭＯＳトランジスタを含む構成であるから、プルダウン駆動制御信号ＮＰＥ＿ＤＡＴＡは、出力データＮ＿ＤＡＴＡの論理レベルがロジック「ロー」（Ｌｏｗ）からロジック「ハイ」（Ｈｉｇｈ）に遷移する時点から設定された時間の間、ロジック「ハイ」（Ｈｉｇｈ）を維持する信号となる。
【００５８】
前述したプルアップ駆動制御信号生成部３３０は、図７Ａを参照してその詳細な回路を理解することができ、プルダウン駆動制御信号生成部３４０は、図７Ｂを参照してその詳細な回路を理解することができる。
【００５９】
このようなプルアップ駆動制御信号生成部３３０とプルダウン駆動制御信号生成部３４０とが必要な理由は、複数の補助プルアップドライバ３１４、３１５と複数の補助プルダウンドライバ３２４、３２５とがプリエンファシス動作のために備えられる構成要素であるからである。すなわち、複数の補助プルアップドライバ３１４、３１５が動作する期間は、出力データＰ＿ＤＡＴＡの論理レベルがロジック「ハイ」（Ｈｉｇｈ）からロジック「ロー」（Ｌｏｗ）に遷移した時点から設定された時間に該当する期間にならなければならず、複数の補助プルダウンドライバ３２４、３２５が動作する期間は、出力データＮ＿ＤＡＴＡの論理レベルがロジック「ロー」（Ｌｏｗ）からロジック「ハイ」（Ｈｉｇｈ）に遷移した時点から設定された時間に該当する期間にならなければならないので、プルアップ駆動制御信号生成部３３０とプルダウン駆動制御信号生成部３４０とで生成されるプルアップ駆動制御信号ＰＰＥ＿ＤＡＴＡとプルダウン駆動制御信号ＮＰＥ＿ＤＡＴＡとを介して、複数の補助プルアップドライバ３１４、３１５と複数の補助プルダウンドライバ３２４、３２５とが動作すべき期間を設定する。
【００６０】
まとめると、複数の補助プルアップドライバ３１４、３１５と複数の補助プルダウンドライバ３２４、３２５とは、プルアップ駆動制御信号ＰＰＥ＿ＤＡＴＡとプルダウン駆動制御信号ＮＰＥ＿ＤＡＴＡとにより定義される設定された時間の間、プルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞とプルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞とにより定義される駆動力で、出力データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡをデータ出力パッドＤＱに駆動する。
【００６１】
このとき、前述したように、複数のメインプルアップドライバ３１１、３１２、３１３及び複数のメインプルダウンドライバ３２１、３２２、３２３も、出力データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡをデータ出力パッドＤＱに駆動する状態であるため、複数の補助プルアップドライバ３１４、３１５及び複数の補助プルダウンドライバ３２４、３２５は、プルアップ駆動制御信号生成部３３０及びプルダウン駆動制御信号生成部３４０とともに、プリエンファシス動作のための駆動動作のみを行う。もちろん、複数の補助プルアップドライバ３１４、３１５及び複数の補助プルダウンドライバ３２４、３２５は、プルアッププリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞とプルダウンプリエンファシスコードＥＭ＿ＮＣＯＤＥ＜０＞、ＥＭ＿ＮＣＯＤＥ＜１＞とに対応してその駆動力が変動するので、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応して複数の補助プルアップドライバ３１４、３１５及び複数の補助プルダウンドライバ３２４、３２５の駆動力が変更され得る。
【００６２】
前述した本発明の第２の実施形態に係るプリエンファシス動作をサポートするデータ出力回路の動作によるグラフを、図８Ａ〜図８Ｄを参照してまとめると、次のとおりである。
【００６３】
図８Ａは、プリエンファシス動作が適用されなかったデータ出力回路の理想的な動作を示す。
【００６４】
すなわち、図８Ａは、複数のメインプルアップドライバ３１１、３１２、３１３及び複数のメインプルダウンドライバ３２１、３２２、３２３のみが、出力データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡに対応して動作するときのグラフである。複数のメインプルアップドライバ３１１、３１２、３１３は、ＰＭＯＳトランジスタを含んで構成され、複数のメインプルダウンドライバ３２１、３２２、３２３は、ＮＭＯＳトランジスタを含んで構成されるので、出力データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡをデータ出力パッドＤＱに反転駆動することが分かる。
【００６５】
図８Ｂは、プリエンファシス動作が適用されなかったデータ出力回路において外部電源電圧ＶＤＤのレベルが変動することにより、データ出力パッドＤＱに駆動されたデータのスルーレート（ｓｌｅｗ ｒａｔｅ）が変動することを示す。
【００６６】
すなわち、図８Ｂは、外部電源電圧ＶＤＤのレベルが高ければ高いほど、データ出力パッドＤＱに駆動されたデータのスルーレート（ｓｌｅｗ ｒａｔｅ）が小さくなる状態になり、低ければ低いほど、データ出力パッドＤＱに駆動されたデータのスルーレート（ｓｌｅｗ ｒａｔｅ）が大きくなる状態になることが分かる。
【００６７】
図８Ｃは、プリエンファシス動作が適用されたデータ出力回路の理想的な動作を示す。
【００６８】
すなわち、図８Ｃは、複数のメインプルアップドライバ３１１、３１２、３１３及び複数の補助プルアップドライバ３１４、３１５と複数のメインプルダウンドライバ３２１、３２２、３２３及び複数の補助プルダウンドライバ３２４、３２５とが全て出力データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡに対応して動作するときのグラフである。複数のメインプルアップドライバ３１１、３１２、３１３と複数の補助プルアップドライバ３１４、３１５とは、ＰＭＯＳトランジスタを含んで構成され、複数のメインプルダウンドライバ３２１、３２２、３２３と複数の補助プルダウンドライバ３２４、３２５とは、ＮＭＯＳトランジスタを含んで構成されるので、出力データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡをデータ出力パッドＤＱに反転駆動することが分かる。
【００６９】
また、プルアップ駆動制御信号ＰＰＥ＿ＤＡＴＡがロジック「ロー」（Ｌｏｗ）に活性化される期間とプルダウン駆動制御信号ＮＰＥ＿ＤＡＴＡがロジック「ハイ」（Ｈｉｇｈ）に活性化される期間とでプリエンファシス動作が行われるので、データ出力パッドＤＱに駆動されるデータがロジック「ハイ」（Ｈｉｇｈ）からロジック「ロー」（Ｌｏｗ）に遷移するときと、ロジック「ロー」（Ｌｏｗ）からロジック「ハイ」（Ｈｉｇｈ）に遷移するときとに設定された時間の間、さらに高い駆動力で駆動されることが分かる。
【００７０】
図８Ｄは、プリエンファシス動作が適用されたデータ出力回路において、外部電源電圧ＶＤＤのレベルが変動してもデータ出力パッドＤＱに駆動されたデータのスルーレート（ｓｌｅｗ ｒａｔｅ）が一定に維持され得ることを示す。
【００７１】
すなわち、外部電源電圧ＶＤＤのレベルが高ければ高いほど、プリエンファシス動作による駆動力の大きさを減少させ、低ければ低いほど、プリエンファシス動作による駆動力の大きさを増加させることにより、外部電源電圧ＶＤＤのレベルの変動と関係なく、常に、データ出力パッドＤＱに駆動されたデータのスルーレート（ｓｌｅｗ ｒａｔｅ）が一定の大きさを維持するようにすることが分かる。
【００７２】
以上で説明したように、本発明の実施形態によれば、プリエンファシス動作をサポートするデータ出力回路において、インピーダンスコードの値の変動に対応してその値が変動するプリエンファシスコードを用いてプリエンファシス動作を行わせることにより、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に応じてプリエンファシス駆動力を調節することが可能となる。
【００７３】
これにより、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動と関係なく、常に一定のスルーレート（ｓｌｅｗ ｒａｔｅ）を維持する状態で出力データを駆動することができる。
【００７４】
以上で説明した本発明は、前述した実施形態及び添付された図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で種々の置換、変形、及び変更が可能であるということが本発明の属する技術分野における通常の知識を有した者にとって明らかであろう。
【００７５】
例えば、前述した実施形態において、プルアップインピーダンスコードＰＣＯＤＥ＜０＞、ＰＣＯＤＥ＜１＞、ＰＣＯＤＥ＜２＞とプルダウンインピーダンスコードＮＣＯＤＥ＜０＞、ＮＣＯＤＥ＜１＞、ＮＣＯＤＥ＜２＞とは、３ビットからなっており、プリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０＞、ＥＭ＿ＰＣＯＤＥ＜１＞は、２ビットからなっているものと説明されたが、これは、発明の理解を助けるためのものであり、発明の内容を限定する説明ではない。すなわち、インピーダンスコードのビット数およびプリエンファシスコードのビット数は、設計者が多様に変更可能な事項である。
【００７６】
また、前述した実施形態において例示した論理ゲート及びトランジスタは、入力される信号の極性によってその位置及び種類が異なるように実現されるべきであろう。
【符号の説明】
【００７７】
２１０ メイン駆動部
２２０ 補助駆動部
２３０ 駆動制御信号生成部
２４０ コード生成部
３１０ プルアップ駆動部
３２０ プルダウン駆動部
３３０ プルアップ駆動制御信号生成部
３４０ プルダウン駆動制御信号生成部
３６０ コード生成部
３１１、３１２、３１３ 複数のメインプルアップドライバ
３１４、３１５ 複数の補助プルアップドライバ
３２１、３２２、３２３ 複数のメインプルダウンドライバ
３２４、３２５ 複数の補助プルダウンドライバ
【特許請求の範囲】
【請求項１】
インピーダンスコードの変動に応じて値が調節されるプリエンファシスコードを生成するコード生成部と、
出力データを受信してデータ出力パッドに駆動し、前記インピーダンスコードに応じて駆動力が調節されるメイン駆動部と、
前記出力データを受信して前記データ出力パッドに駆動し、前記プリエンファシスコードに応じて駆動力が調節される補助駆動部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記インピーダンスコードは、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応して値が調節されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記出力データの論理レベルが、設定された時間の間活性化される駆動制御信号を生成し、前記補助ドライバの動作を制御する駆動制御信号生成部をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記補助駆動部は、前記出力データの変化後に、初期期間の間データ出力パッドを駆動するためにイネーブルされ、前記初期期間後にディセーブルされることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記コード生成部は、前記インピーダンスコードを受信し、受信した前記インピーダンスコードを論理組み合わせして前記プリエンファシスコードを生成することを特徴とする請求項１に記載の半導体装置。
【請求項６】
プルアップインピーダンスコード及びプルダウンインピーダンスコードの変動に応じて値が調節されるプルアッププリエンファシスコード及びプルダウンプリエンファシスコードを生成するコード生成部と、
出力データを受信し、複数のメインプルアップドライバと複数の補助プルアップドライバとを用いてデータ出力パッドをプルアップ駆動するプルアップ駆動部と、
前記出力データを受信し、複数のメインプルダウンドライバと複数の補助プルダウンドライバとを用いて前記データ出力パッドをプルダウン駆動するプルダウン駆動部とを備え、
前記複数のメインプルアップドライバは、前記プルアップインピーダンスコードに応じてオン・オフ制御され、前記複数の補助プルアップドライバは、前記プルアッププリエンファシスコードに応じてオン・オフ制御され、
前記複数のメインプルダウンドライバは、前記プルダウンインピーダンスコードに応じてオン・オフ制御され、前記複数の補助プルダウンドライバは、前記プルダウンプリエンファシスコードに応じてオン・オフ制御されることを特徴とする半導体装置。
【請求項７】
前記複数のメインプルアップドライバ及び複数の補助プルアップドライバは、各々ＰＭＯＳトランジスタを備え、
前記複数のメインプルダウンドライバ及び複数の補助プルダウンドライバは、各々ＮＭＯＳトランジスタを備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応して、前記プルアップインピーダンスコードの値と前記プルダウンインピーダンスコードの値とが互いに反対に変動することを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記プルアップインピーダンスコードの値は、外部電源電圧のレベルの下降に対応して減少し、外部電源電圧のレベルの上昇に対応して増加し、
前記プルダウンインピーダンスコードの値は、外部電源電圧のレベルの下降に対応して増加し、外部電源電圧のレベルの上昇に対応して減少することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記コード生成部は、
前記プルアップインピーダンスコードの値の変動に応じてその変動幅が異なるようにし、前記プルアッププリエンファシスコードの値を変動させるプルアッププリエンファシスコード生成部と、
前記プルダウンインピーダンスコードの値の変動に応じてその変動幅が異なるようにし、前記プルダウンプリエンファシスコードの値を変動させるプルダウンプリエンファシスコード生成部と、
を備えることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記出力データの論理レベルが第１のロジックから第２のロジックに遷移することに対応して、設定された時間の間活性化されるプルアップ駆動制御信号を生成し、前記複数の補助プルアップドライバの動作を制御するプルアップ駆動制御信号生成部と、
前記出力データの論理レベルが前記第２のロジックから前記第１のロジックに遷移することに対応して、設定された時間の間活性化されるプルダウン駆動制御信号を生成し、前記複数の補助プルダウンドライバの動作を制御するプルダウン駆動制御信号生成部と、
をさらに備えることを特徴とする請求項６に記載の半導体装置。
【請求項１２】
前記複数のメインプルアップドライバは、前記プルアップインピーダンスコードの第１のビット値ないし第３のビット値に対応して動作が各々制御される第１のメインプルアップドライバないし第３のメインプルアップドライバを備え、
前記複数の補助プルアップドライバは、前記プルアッププリエンファシスコードの第１のビット値及び第２のビット値に対応して動作が各々制御される第１の補助プルアップドライバ及び第２の補助プルアップドライバを備え、
前記複数のメインプルダウンドライバは、前記プルダウンインピーダンスコードの第１のビット値ないし第３のビット値に対応して動作が各々制御される第１のメインプルダウンドライバないし第３のメインプルダウンドライバを備え、
前記複数の補助プルダウンドライバは、前記プルダウンプリエンファシスコードの第１のビット値及び第２のビット値に対応して動作が各々制御される第１の補助プルダウンドライバ及び第２の補助プルダウンドライバを備えることを特徴とする請求項８に記載の半導体装置。
【請求項１３】
前記第１のメインプルアップドライバの駆動力が前記第２のメインプルアップドライバの駆動力より大きい値を有し、前記第２のメインプルアップドライバの駆動力が前記第３のメインプルアップドライバの駆動力より大きい値を有し、
前記第２のメインプルダウンドライバの駆動力が前記第２のメインプルダウンドライバの駆動力より大きい値を有し、前記第２のメインプルダウンドライバの駆動力が前記第３のメインプルダウンドライバの駆動力より大きい値を有することを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１の補助プルアップドライバの駆動力が前記第２の補助プルアップドライバの駆動力より大きい値を有し、前記第１のメインプルアップドライバの駆動力は、前記第１の補助プルアップドライバの駆動力よりＮ倍（Ｎは２より大きい整数）大きい値を有し、
前記第１の補助プルダウンドライバの駆動力が前記第２の補助プルダウンドライバの駆動力より大きい値を有し、前記第１のメインプルダウンドライバの駆動力は、前記第１の補助プルダウンドライバの駆動力よりＮ倍（Ｎは２より大きい整数）大きい値を有することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１のメインプルアップドライバないし第３のメインプルアップドライバは、互いに同じ駆動力を有し、
前記第１のメインプルダウンドライバないし第３のメインプルダウンドライバは、互いに同じ駆動力を有することを特徴とする請求項１２に記載の半導体装置。
【請求項１６】
前記第１の補助プルアップドライバ及び第２の補助プルアップドライバは、互いに同じ駆動力を有し、前記第１のメインプルアップドライバないし第３のメインプルアップドライバの駆動力よりＮ倍（Ｎは２より大きい整数）小さい駆動力を有し、
前記第１の補助プルダウンドライバ及び第２の補助プルダウンドライバは、互いに同じ駆動力を有し、前記第１のメインプルダウンドライバないし第３のメインプルダウンドライバよりＮ倍（Ｎは２より大きい整数）小さい駆動力を有することを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記コード生成部は、
前記プルアップインピーダンスコードの第１のビットないし第３のビットのうち、活性化されたビットの個数の減少に対応して、前記プルアッププリエンファシスコードの第１のビット及び第２のビットのうち、活性化されたビットの個数を増加させるプルアッププリエンファシスコード生成部と、
前記プルダウンインピーダンスコードの第１のビットないし第３のビットのうち、活性化されたビットの個数の減少に対応して、前記プルダウンプリエンファシスコードの第１のビット及び第２のビットのうち、活性化されたビットの個数を増加させるプルダウンプリエンファシスコード生成部と、
を備えることを特徴とする請求項１２に記載の半導体装置。
【請求項１８】
前記プルアッププリエンファシスコード生成部は、
前記プルアップインピーダンスコードの第１のビット及び第２のビットを各々反転する第１のインバータ及び第２のインバータと、
前記第１のインバータの出力信号と前記第２のインバータの出力信号とを論理積演算する第１のＮＡＮＤゲート及び第３のインバータと、
前記プルアップインピーダンスコードの第３のビットを反転する第４のインバータと、
前記第３のインバータの出力信号と第４のインバータの出力信号とを否定論理和演算して前記プルアッププリエンファシスコードの第２のビットとして出力する第１のＮＯＲゲートと、
前記プルアップインピーダンスコードの第２のビット及び第３のビットを論理和演算して前記プルアッププリエンファシスコードの第１のビットとして出力する第２のＮＯＲゲート及び第５のインバータと、
を備えることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記プルダウンプリエンファシスコード生成部は、
前記プルダウンインピーダンスコードの第１のビット及び第２のビットを各々反転する第６のインバータ及び第７のインバータと、
前記第６のインバータの出力信号と前記第７のインバータの出力信号とを論理積演算する第２のＮＡＮＤゲート及び第８のインバータと、
前記プルダウンインピーダンスコードの第３のビットを反転する第９のインバータと、
前記第８のインバータの出力信号と第９のインバータの出力信号とを否定論理和演算して前記プルダウンプリエンファシスコードの第２のビットとして出力する第３のＮＯＲゲートと、
前記プルダウンインピーダンスコードの第２のビット及び第３のビットを論理和演算して前記プルダウンプリエンファシスコードの第１のビットとして出力する第４のＮＯＲゲート及び第１０のインバータと、
を備えることを特徴とする請求項１８に記載の半導体装置。
【請求項１】
インピーダンスコードの変動に応じて値が調節されるプリエンファシスコードを生成するコード生成部と、
出力データを受信してデータ出力パッドに駆動し、前記インピーダンスコードに応じて駆動力が調節されるメイン駆動部と、
前記出力データを受信して前記データ出力パッドに駆動し、前記プリエンファシスコードに応じて駆動力が調節される補助駆動部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記インピーダンスコードは、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応して値が調節されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記出力データの論理レベルが、設定された時間の間活性化される駆動制御信号を生成し、前記補助ドライバの動作を制御する駆動制御信号生成部をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記補助駆動部は、前記出力データの変化後に、初期期間の間データ出力パッドを駆動するためにイネーブルされ、前記初期期間後にディセーブルされることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記コード生成部は、前記インピーダンスコードを受信し、受信した前記インピーダンスコードを論理組み合わせして前記プリエンファシスコードを生成することを特徴とする請求項１に記載の半導体装置。
【請求項６】
プルアップインピーダンスコード及びプルダウンインピーダンスコードの変動に応じて値が調節されるプルアッププリエンファシスコード及びプルダウンプリエンファシスコードを生成するコード生成部と、
出力データを受信し、複数のメインプルアップドライバと複数の補助プルアップドライバとを用いてデータ出力パッドをプルアップ駆動するプルアップ駆動部と、
前記出力データを受信し、複数のメインプルダウンドライバと複数の補助プルダウンドライバとを用いて前記データ出力パッドをプルダウン駆動するプルダウン駆動部とを備え、
前記複数のメインプルアップドライバは、前記プルアップインピーダンスコードに応じてオン・オフ制御され、前記複数の補助プルアップドライバは、前記プルアッププリエンファシスコードに応じてオン・オフ制御され、
前記複数のメインプルダウンドライバは、前記プルダウンインピーダンスコードに応じてオン・オフ制御され、前記複数の補助プルダウンドライバは、前記プルダウンプリエンファシスコードに応じてオン・オフ制御されることを特徴とする半導体装置。
【請求項７】
前記複数のメインプルアップドライバ及び複数の補助プルアップドライバは、各々ＰＭＯＳトランジスタを備え、
前記複数のメインプルダウンドライバ及び複数の補助プルダウンドライバは、各々ＮＭＯＳトランジスタを備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動に対応して、前記プルアップインピーダンスコードの値と前記プルダウンインピーダンスコードの値とが互いに反対に変動することを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記プルアップインピーダンスコードの値は、外部電源電圧のレベルの下降に対応して減少し、外部電源電圧のレベルの上昇に対応して増加し、
前記プルダウンインピーダンスコードの値は、外部電源電圧のレベルの下降に対応して増加し、外部電源電圧のレベルの上昇に対応して減少することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記コード生成部は、
前記プルアップインピーダンスコードの値の変動に応じてその変動幅が異なるようにし、前記プルアッププリエンファシスコードの値を変動させるプルアッププリエンファシスコード生成部と、
前記プルダウンインピーダンスコードの値の変動に応じてその変動幅が異なるようにし、前記プルダウンプリエンファシスコードの値を変動させるプルダウンプリエンファシスコード生成部と、
を備えることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記出力データの論理レベルが第１のロジックから第２のロジックに遷移することに対応して、設定された時間の間活性化されるプルアップ駆動制御信号を生成し、前記複数の補助プルアップドライバの動作を制御するプルアップ駆動制御信号生成部と、
前記出力データの論理レベルが前記第２のロジックから前記第１のロジックに遷移することに対応して、設定された時間の間活性化されるプルダウン駆動制御信号を生成し、前記複数の補助プルダウンドライバの動作を制御するプルダウン駆動制御信号生成部と、
をさらに備えることを特徴とする請求項６に記載の半導体装置。
【請求項１２】
前記複数のメインプルアップドライバは、前記プルアップインピーダンスコードの第１のビット値ないし第３のビット値に対応して動作が各々制御される第１のメインプルアップドライバないし第３のメインプルアップドライバを備え、
前記複数の補助プルアップドライバは、前記プルアッププリエンファシスコードの第１のビット値及び第２のビット値に対応して動作が各々制御される第１の補助プルアップドライバ及び第２の補助プルアップドライバを備え、
前記複数のメインプルダウンドライバは、前記プルダウンインピーダンスコードの第１のビット値ないし第３のビット値に対応して動作が各々制御される第１のメインプルダウンドライバないし第３のメインプルダウンドライバを備え、
前記複数の補助プルダウンドライバは、前記プルダウンプリエンファシスコードの第１のビット値及び第２のビット値に対応して動作が各々制御される第１の補助プルダウンドライバ及び第２の補助プルダウンドライバを備えることを特徴とする請求項８に記載の半導体装置。
【請求項１３】
前記第１のメインプルアップドライバの駆動力が前記第２のメインプルアップドライバの駆動力より大きい値を有し、前記第２のメインプルアップドライバの駆動力が前記第３のメインプルアップドライバの駆動力より大きい値を有し、
前記第２のメインプルダウンドライバの駆動力が前記第２のメインプルダウンドライバの駆動力より大きい値を有し、前記第２のメインプルダウンドライバの駆動力が前記第３のメインプルダウンドライバの駆動力より大きい値を有することを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１の補助プルアップドライバの駆動力が前記第２の補助プルアップドライバの駆動力より大きい値を有し、前記第１のメインプルアップドライバの駆動力は、前記第１の補助プルアップドライバの駆動力よりＮ倍（Ｎは２より大きい整数）大きい値を有し、
前記第１の補助プルダウンドライバの駆動力が前記第２の補助プルダウンドライバの駆動力より大きい値を有し、前記第１のメインプルダウンドライバの駆動力は、前記第１の補助プルダウンドライバの駆動力よりＮ倍（Ｎは２より大きい整数）大きい値を有することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１のメインプルアップドライバないし第３のメインプルアップドライバは、互いに同じ駆動力を有し、
前記第１のメインプルダウンドライバないし第３のメインプルダウンドライバは、互いに同じ駆動力を有することを特徴とする請求項１２に記載の半導体装置。
【請求項１６】
前記第１の補助プルアップドライバ及び第２の補助プルアップドライバは、互いに同じ駆動力を有し、前記第１のメインプルアップドライバないし第３のメインプルアップドライバの駆動力よりＮ倍（Ｎは２より大きい整数）小さい駆動力を有し、
前記第１の補助プルダウンドライバ及び第２の補助プルダウンドライバは、互いに同じ駆動力を有し、前記第１のメインプルダウンドライバないし第３のメインプルダウンドライバよりＮ倍（Ｎは２より大きい整数）小さい駆動力を有することを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記コード生成部は、
前記プルアップインピーダンスコードの第１のビットないし第３のビットのうち、活性化されたビットの個数の減少に対応して、前記プルアッププリエンファシスコードの第１のビット及び第２のビットのうち、活性化されたビットの個数を増加させるプルアッププリエンファシスコード生成部と、
前記プルダウンインピーダンスコードの第１のビットないし第３のビットのうち、活性化されたビットの個数の減少に対応して、前記プルダウンプリエンファシスコードの第１のビット及び第２のビットのうち、活性化されたビットの個数を増加させるプルダウンプリエンファシスコード生成部と、
を備えることを特徴とする請求項１２に記載の半導体装置。
【請求項１８】
前記プルアッププリエンファシスコード生成部は、
前記プルアップインピーダンスコードの第１のビット及び第２のビットを各々反転する第１のインバータ及び第２のインバータと、
前記第１のインバータの出力信号と前記第２のインバータの出力信号とを論理積演算する第１のＮＡＮＤゲート及び第３のインバータと、
前記プルアップインピーダンスコードの第３のビットを反転する第４のインバータと、
前記第３のインバータの出力信号と第４のインバータの出力信号とを否定論理和演算して前記プルアッププリエンファシスコードの第２のビットとして出力する第１のＮＯＲゲートと、
前記プルアップインピーダンスコードの第２のビット及び第３のビットを論理和演算して前記プルアッププリエンファシスコードの第１のビットとして出力する第２のＮＯＲゲート及び第５のインバータと、
を備えることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記プルダウンプリエンファシスコード生成部は、
前記プルダウンインピーダンスコードの第１のビット及び第２のビットを各々反転する第６のインバータ及び第７のインバータと、
前記第６のインバータの出力信号と前記第７のインバータの出力信号とを論理積演算する第２のＮＡＮＤゲート及び第８のインバータと、
前記プルダウンインピーダンスコードの第３のビットを反転する第９のインバータと、
前記第８のインバータの出力信号と第９のインバータの出力信号とを否定論理和演算して前記プルダウンプリエンファシスコードの第２のビットとして出力する第３のＮＯＲゲートと、
前記プルダウンインピーダンスコードの第２のビット及び第３のビットを論理和演算して前記プルダウンプリエンファシスコードの第１のビットとして出力する第４のＮＯＲゲート及び第１０のインバータと、
を備えることを特徴とする請求項１８に記載の半導体装置。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【公開番号】特開２０１３−７４６２０（Ｐ２０１３−７４６２０Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１２−３１６２４（Ｐ２０１２−３１６２４）
【出願日】平成２４年２月１６日（２０１２．２．１６）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２４年２月１６日（２０１２．２．１６）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
[ Back to top ]