半導体装置
【課題】静電破壊による歩留まりの低下を防ぐことができる半導体装置。
【解決手段】複数の画素を選択するための信号を走査線に供給する走査線駆動回路が、上記信号を生成するシフトレジスタを有しており、上記シフトレジスタにおいて、複数のトランジスタのゲート電極として機能する一の導電膜を複数に分割し、上記分割された導電膜どうしを、分割された導電膜と異なる層に形成された導電膜により、電気的に接続する構成を有する。上記複数のトランジスタには、シフトレジスタの出力側のトランジスタが含まれるものとする。
【解決手段】複数の画素を選択するための信号を走査線に供給する走査線駆動回路が、上記信号を生成するシフトレジスタを有しており、上記シフトレジスタにおいて、複数のトランジスタのゲート電極として機能する一の導電膜を複数に分割し、上記分割された導電膜どうしを、分割された導電膜と異なる層に形成された導電膜により、電気的に接続する構成を有する。上記複数のトランジスタには、シフトレジスタの出力側のトランジスタが含まれるものとする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型電界効果トランジスタを用いた半導体装置に関する。
【背景技術】
【０００２】
近年、多結晶シリコンや微結晶シリコンによって得られる高い移動度と、非晶質シリコンによって得られる均一な素子特性とを兼ね備えた新たな半導体材料として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表示装置などで透明電極材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知られている（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、非晶質シリコンや酸化物半導体を有するトランジスタで構成された半導体表示装置は、第５世代（横１２００ｍｍ×縦１３００ｍｍ）以上のガラス基板に対応できるため、生産性が高く、コストが低いという利点を有する。パネルが大型化すると、半導体表示装置の画素部において、複数の画素に接続されたバスラインと呼ばれる配線、例えば走査線や信号線などの負荷が大きくなる。そのため、走査線や信号線に電位を供給する駆動回路には大きな電流供給能力が求められるので、駆動回路を構成するトランジスタ、特に出力側に位置するトランジスタは、その電気的特性にも依るが、パネルの大型化に伴いサイズが増大する傾向にある。
【０００５】
上記トランジスタのサイズが増大すると、駆動回路においてトランジスタのゲート電極として機能する配線の面積が、レイアウトの都合上、増大する。そのため、ドライエッチングなどのプラズマを用いた製造工程において配線に電荷が蓄積される、所謂アンテナ効果と呼ばれる現象が起きやすく、配線に蓄積された上記電荷の放電により配線が静電破壊される確率が高くなる。
【０００６】
特に、非晶質シリコンや酸化物半導体を有するトランジスタは、多結晶シリコンや単結晶シリコンを用いたトランジスタに比べて、オン電流が小さい傾向にある。非晶質シリコンや酸化物半導体を有するトランジスタを用いると、パネルの大型化はプロセス上可能であるが、駆動回路の電流供給能力を満たすために更に大きなサイズのトランジスタを設計する必要が生じる。よって、配線の面積の増大による配線の静電破壊の確率が高まり、それにより歩留まりの低下がもたらされやすい。
【０００７】
上述したような技術的背景のもと、本発明は、静電破壊による歩留まりの低下を防ぐことができる半導体装置の提供を、課題の一つとする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、アンテナ効果による導電膜への電荷の蓄積を防ぐために、複数のトランジスタのゲート電極として機能する一の導電膜を複数に分割する。上記分割された導電膜は離隔している。そして、上記分割された導電膜どうしを、分割された導電膜と異なる導電膜により、電気的に接続する構成を有する。上記複数のトランジスタには、駆動回路の出力側のトランジスタが含まれるものとする。
【０００９】
或いは、本発明の一態様では、複数の画素を選択するための信号を走査線に供給する走査線駆動回路が、上記信号を生成するシフトレジスタを有しており、上記シフトレジスタにおいて、複数のトランジスタのゲート電極として機能する一の導電膜を複数に分割する。上記分割された導電膜は離隔している。そして、上記分割された導電膜どうしを、分割された導電膜と異なる導電膜により、電気的に接続する構成を有する。上記複数のトランジスタには、シフトレジスタの出力側のトランジスタが含まれるものとする。
【００１０】
分割された導電膜と異なる導電膜は、上記分割された導電膜と異なる層に設けられていても良い。そして、上記の異なる層に形成された導電膜は、上記複数のトランジスタのソース電極及びドレイン電極と同じ層に形成されていても良い。
【００１１】
なお、本発明の一態様では、上記複数のトランジスタが、非晶質シリコンまたは酸化物半導体を活性層に有していても良い。
【００１２】
本発明の一態様では、ゲート電極として機能する複数の導電膜どうしを、異なる層に形成された導電膜で電気的に接続することで、一の導電膜を複数のゲート電極として機能させる場合よりも、ゲート電極として機能する各導電膜の面積を小さく抑えることができる。よって、パネルの大型化により駆動回路の出力側に位置するトランジスタのサイズが増大しても、上記トランジスタのゲート電極として機能する導電膜の面積を小さく抑えることができ、それにより、ゲート電極をエッチングにより形成する工程など、プラズマを用いた製造工程において、アンテナ効果により上記導電膜が静電破壊されるのを防ぐことができる。
【００１３】
具体的に、本発明の一態様に係る半導体装置は、複数の画素に信号を供給する駆動回路を有する。上記駆動回路は複数のトランジスタを有し、上記複数のトランジスタのうち、信号の出力側の少なくとも一のトランジスタと、上記出力側のトランジスタ以外の少なくとも一のトランジスタとは、互いのゲート電極が、ゲート電極と異なる導電膜によって、電気的に接続されている。
【発明の効果】
【００１４】
本発明の一態様に係る半導体装置では、上記構成により、静電破壊による歩留まりの低下を防ぐことができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体装置の構成を示す図。
【図２】トランジスタの上面図及び断面図。
【図３】トランジスタの上面図及び断面図。
【図４】本発明の半導体装置の構成を示す回路図。
【図５】シフトレジスタの構成を示す図。
【図６】パルス出力回路の動作を示すタイミングチャート。
【図７】第ｊのパルス発生回路を、模式的に示した図。
【図８】パルス発生回路の構成を示す図。
【図９】パルス発生回路の構成を示す図。
【図１０】パルス発生回路の構成を示す図。
【図１１】駆動回路と画素の断面図。
【図１２】パネルの構成を示す図。
【図１３】電子機器の図。
【発明を実施するための形態】
【００１６】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１７】
なお、本発明は、集積回路、ＲＦタグ、半導体表示装置など、トランジスタを用いたあらゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、半導体膜を用いた回路素子を駆動回路に有している半導体表示装置が、その範疇に含まれる。
【００１８】
なお、本明細書において半導体表示装置とは、液晶素子や発光素子などの表示素子が各画素に形成されたパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを、その範疇に含む。
【００１９】
（実施の形態１）
図１に、本発明の一態様に係る半導体装置の、回路構成の一例を示す。図１に示す半導体装置１００は、少なくともトランジスタ１０１と、トランジスタ１０２とを含む複数のトランジスタを有する。
【００２０】
半導体装置１００には、配線１０５及び配線１０６を介して、ハイレベルの電位ＶＨ、或いはローレベルの電位ＶＬが与えられている。図１では、配線１０５を介して電位ＶＨが半導体装置１００に与えられ、配線１０６を介して電位ＶＬが半導体装置１００に与えられている場合を例示している。また、半導体装置１００には、配線１０３を介して入力信号の電位Ｖｉｎが与えられる。半導体装置１００では、トランジスタ１０１及びトランジスタ１０２を含む複数のトランジスタが、電位Ｖｉｎに従ってスイッチングを行う。そして、電位ＶＨまたは電位ＶＬのいずれか一方が上記スイッチングにより選択され、選択された電位が出力信号の電位Ｖｏｕｔとして、半導体装置１００から配線１０４を介して出力される。
【００２１】
トランジスタ１０２は、そのソース端子またはドレイン端子の一方が、配線１０４に接続されている。すなわち、トランジスタ１０２は、半導体装置１００の出力側に位置し、配線１０４への電位Ｖｏｕｔの出力を制御する機能を有する。そして、本発明の一態様では、トランジスタ１０１のゲート電極（Ｇで示す）と、トランジスタ１０２のゲート電極（Ｇで示す）とが、上記ゲート電極とは異なる配線１０７により、電気的に接続されている。
【００２２】
なお、本明細書において接続とは、特に断りがない場合、電気的な接続と直接的な接続の両方を意味しており、電流、電圧又は電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧又は電位が、供給可能、或いは伝送可能であるように、配線、導電膜、抵抗、ダイオード、トランジスタなどの素子を介して間接的に接続している状態も、その範疇に含む。
【００２３】
また、トランジスタのソース端子とは、活性層の一部であるソース領域、或いは活性層に接続されたソース電極を意味する。同様に、トランジスタのドレイン端子とは、活性層の一部であるドレイン領域、或いは活性層に接続されたドレイン電極を意味する。
【００２４】
トランジスタが有するソース端子とドレイン端子は、トランジスタの極性及び各電極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる電極がソース端子と呼ばれ、高い電位が与えられる電極がドレイン端子と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレイン端子と呼ばれ、高い電位が与えられる電極がソース端子と呼ばれる。本明細書では、便宜上、ソース端子とドレイン端子とが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソース端子とドレイン端子の呼び方が入れ替わる。
【００２５】
なお、複数の画素に接続されたバスラインと呼ばれる負荷の大きい配線、例えば走査線や信号線などに、半導体装置１００から出力される電位Ｖｏｕｔを供給する場合、上記電位Ｖｏｕｔの出力を制御するトランジスタ１０２には、大きな電流供給能力が求められる。そのため、当該トランジスタ１０２のチャネル幅Ｗは、トランジスタ１０１のチャネル幅Ｗよりも、大きい値に設計することが望ましい。
【００２６】
図２（Ａ）に、図１に示したトランジスタ１０１及びトランジスタ１０２の上面図を、一例として示す。ただし、図２（Ａ）では、トランジスタ１０１及びトランジスタ１０２のレイアウトを明確にするために、ゲート絶縁膜１１１を省略した上面図を示す。また、図２（Ａ）に示したトランジスタ１０２の、一点鎖線Ａ１−Ａ２における断面図の一例を、図２（Ｂ）に示す。
【００２７】
図２（Ａ）では、トランジスタ１０１が、ゲート電極として機能する導電膜１１０と、導電膜１１０上のゲート絶縁膜１１１と、ゲート絶縁膜１１１上において導電膜１１０と重なる位置に設けられた半導体膜１１２と、半導体膜１１２上においてソース電極またはドレイン電極として機能する導電膜１１３及び導電膜１１４とを有する。
【００２８】
また、図２（Ａ）及び図２（Ｂ）では、トランジスタ１０２が、ゲート電極として機能する導電膜１１５と、導電膜１１５上のゲート絶縁膜１１１と、ゲート絶縁膜１１１上において導電膜１１５と重なる位置に設けられた半導体膜１１６と、半導体膜１１６上においてソース電極またはドレイン電極として機能する導電膜１１７及び導電膜１１８とを有する。
【００２９】
そして、本発明の一態様では、出力側に位置するトランジスタ１０２の方が、トランジスタ１０１よりも電流供給能力が高い。よって、本発明の一態様では、図２（Ａ）に示すように、トランジスタ１０２のチャネル長Ｌ１０２に対するチャネル幅Ｗ１０２の比を、トランジスタ１０１のチャネル長Ｌ１０１に対するチャネル幅Ｗ１０１の比よりも、大きい値に設計することが望ましい。具体的に、チャネル長Ｌ１０２に対するチャネル幅Ｗ１０２の比は、チャネル長Ｌ１０１に対するチャネル幅Ｗ１０１の比の２倍以上、より好ましくは３倍以上であることが望ましい。
【００３０】
また、導電膜１１０と導電膜１１５とは、離隔している。なお、本明細書において離隔とは、物理的に離れて存在することを意味する。そして、図２（Ａ）及び図２（Ｂ）では、導電膜１１０と導電膜１１５とが、配線として機能する導電膜１１９を介して、電気的に接続されている。具体的に、導電膜１１０と導電膜１１５とは、ゲート絶縁膜１１１に形成された開口部１２０及び開口部１２１を介して、導電膜１１９に接続されている。
【００３１】
また、図２（Ａ）及び図２（Ｂ）に示す導電膜１１０と導電膜１１５とは、絶縁表面上に形成された一の導電膜を、エッチング等により所望の形状に加工することで、形成することができる。そして、導電膜１１３及び導電膜１１４と、導電膜１１７及び導電膜１１８と、導電膜１１９とは、開口部１２０及び開口部１２１を覆うようにゲート絶縁膜１１１上に形成された一の導電膜を、エッチング等により所望の形状に加工することで、形成することができる。すなわち、導電膜１１９は、導電膜１１０及び導電膜１１５と、異なる層に形成されている。
【００３２】
図２（Ａ）及び図２（Ｂ）に示すように、本発明の一態様では、ゲート電極として機能する導電膜１１０及び導電膜１１５を、導電膜１１０及び導電膜１１５と異なる層に形成された導電膜１１９により電気的に接続している。
【００３３】
比較例として、図２（Ｃ）に、図１に示したトランジスタ１０１及びトランジスタ１０２の上面図の、別の一例として示す。ただし、図２（Ｃ）では、トランジスタ１０１及びトランジスタ１０２のレイアウトを明確にするために、ゲート絶縁膜を省略した上面図を示す。
【００３４】
図２（Ｃ）では、トランジスタ１０１が、ゲート電極として機能する導電膜１２２と、導電膜１２２上のゲート絶縁膜と、ゲート絶縁膜上において導電膜１２２と重なる位置に設けられた半導体膜１２３と、半導体膜１２３上においてソース電極またはドレイン電極として機能する導電膜１２４及び導電膜１２５とを有する。
【００３５】
また、図２（Ｃ）では、トランジスタ１０２が、ゲート電極として機能する導電膜１２２と、導電膜１２２上のゲート絶縁膜と、ゲート絶縁膜上において導電膜１２２と重なる位置に設けられた半導体膜１２６と、半導体膜１２６上においてソース電極またはドレイン電極として機能する導電膜１２７及び導電膜１２８とを有する。
【００３６】
すなわち、図２（Ｃ）では、トランジスタ１０１とトランジスタ１０２とが、導電膜１２２を共有しており、導電膜１２２がトランジスタ１０１のゲート電極及びトランジスタ１０２のゲート電極として機能する。よって、図２（Ｃ）の場合、ゲート電極として機能する導電膜１２２の面積が、図２（Ａ）及び図２（Ｂ）においてゲート電極として機能する導電膜１１０及び導電膜１１５の各面積よりも、大きくなる。
【００３７】
よって、本発明の一態様では、ゲート電極として機能する導電膜１１０及び導電膜１１５の各面積を比較例の導電膜１２２の面積に比べて小さく抑えることができるので、導電膜１１０及び導電膜１１５をエッチングで作製する際に、導電膜１１０及び導電膜１１５のそれぞれに蓄積される電荷量を小さく抑える、すなわち、アンテナ効果を低減させることができる。したがって、本発明の一態様では、導電膜１１０及び導電膜１１５をエッチングで作製する際に、比較例に比べて、上記電荷の放電による導電膜１１０及び導電膜１１５の静電破壊を起きにくくすることができる。
【００３８】
また、本発明の一態様では、導電膜１１０及び導電膜１１５上の半導体膜１１２及び半導体膜１１６をエッチングで作製する際にも、アンテナ効果による導電膜１１０及び導電膜１１５の静電破壊を起きにくくすることができる。
【００３９】
次いで、図３（Ａ）に、図１に示したトランジスタ１０１及びトランジスタ１０２の上面図の、図２（Ａ）と異なる一例を示す。ただし、図３（Ａ）では、トランジスタ１０１及びトランジスタ１０２のレイアウトを明確にするために、ゲート絶縁膜２１１を省略した上面図を示す。また、図３（Ａ）に示したトランジスタ１０２の、一点鎖線Ｂ１−Ｂ２における断面図の一例を、図３（Ｂ）に示す。
【００４０】
図３（Ａ）では、トランジスタ１０１が、ソース電極またはドレイン電極として機能する導電膜２１３及び導電膜２１４と、導電膜２１３及び導電膜２１４上の半導体膜２１２と、半導体膜２１２上のゲート絶縁膜２１１と、ゲート絶縁膜２１１上において半導体膜２１２と重なる位置に設けられた、ゲート電極として機能する導電膜２１０とを有する。
【００４１】
また、図３（Ａ）及び図３（Ｂ）では、トランジスタ１０２が、ソース電極またはドレイン電極として機能する導電膜２１７及び導電膜２１８と、導電膜２１７及び導電膜２１８上の半導体膜２１６と、半導体膜２１６上のゲート絶縁膜２１１と、ゲート絶縁膜２１１上において半導体膜２１６と重なる位置に設けられた、ゲート電極として機能する導電膜２１５とを有する。
【００４２】
そして、本発明の一態様では、出力側に位置するトランジスタ１０２の方が、トランジスタ１０１よりも電流供給能力が高い。よって、本発明の一態様では、図３（Ａ）に示すように、トランジスタ１０２のチャネル長Ｌ１０２に対するチャネル幅Ｗ１０２の比を、トランジスタ１０１のチャネル長Ｌ１０１に対するチャネル幅Ｗ１０１の比よりも、大きい値に設計することが望ましい。具体的に、チャネル長Ｌ１０２に対するチャネル幅Ｗ１０２の比は、チャネル長Ｌ１０１に対するチャネル幅Ｗ１０１の比の２倍以上、より好ましくは３倍以上であることが望ましい。
【００４３】
また、導電膜２１０と導電膜２１５とは、離隔している。そして、図３（Ａ）及び図３（Ｂ）では、導電膜２１０と導電膜２１５とが、配線として機能する導電膜２１９を介して、電気的に接続されている。具体的に、導電膜２１０と導電膜２１５とは、ゲート絶縁膜２１１に形成された開口部２２０及び開口部２２１を介して、導電膜２１９に接続されている。
【００４４】
また、図３（Ａ）及び図３（Ｂ）に示す導電膜２１０と導電膜２１５とは、開口部２２０及び開口部２２１を覆うようにゲート絶縁膜２１１上に形成された一の導電膜を、エッチング等により所望の形状に加工することで、形成することができる。そして、導電膜２１３及び導電膜２１４と、導電膜２１７及び導電膜２１８と、導電膜２１９とは、絶縁表面上に形成された一の導電膜を、エッチング等により所望の形状に加工することで、形成することができる。すなわち、導電膜２１９は、導電膜２１０及び導電膜２１５と、異なる層に形成されている。
【００４５】
図３（Ａ）及び図３（Ｂ）に示すように、本発明の一態様では、ゲート電極として機能する導電膜２１０及び導電膜２１５を、導電膜２１０及び導電膜２１５と異なる層に形成された導電膜２１９により電気的に接続している。
【００４６】
比較例として、図３（Ｃ）に、図１に示したトランジスタ１０１及びトランジスタ１０２の上面図の、別の一例として示す。ただし、図３（Ｃ）では、トランジスタ１０１及びトランジスタ１０２のレイアウトを明確にするために、ゲート絶縁膜を省略した上面図を示す。
【００４７】
図３（Ｃ）では、トランジスタ１０１が、ソース電極またはドレイン電極として機能する導電膜２２４及び導電膜２２５と、導電膜２２４及び導電膜２２５上の半導体膜２２３と、半導体膜２２３上のゲート絶縁膜と、ゲート絶縁膜上において半導体膜２２３と重なる位置に設けられた、ゲート電極として機能する導電膜２２２とを有する。
【００４８】
また、図３（Ｃ）では、トランジスタ１０２が、ソース電極またはドレイン電極として機能する導電膜２２７及び導電膜２２８と、導電膜２２７及び導電膜２２８上の半導体膜２２６と、半導体膜２２６上のゲート絶縁膜と、ゲート絶縁膜上において半導体膜２２６と重なる位置に設けられた、ゲート電極として機能する導電膜２２２とを有する。
【００４９】
すなわち、図３（Ｃ）では、トランジスタ１０１とトランジスタ１０２とが、導電膜２２２を共有しており、導電膜２２２がトランジスタ１０１のゲート電極及びトランジスタ１０２のゲート電極として機能する。よって、図３（Ｃ）の場合、ゲート電極として機能する導電膜２２２の面積が、図３（Ａ）及び図３（Ｂ）においてゲート電極として機能する導電膜２１０及び導電膜２１５の各面積よりも、大きくなる。
【００５０】
よって、本発明の一態様では、ゲート電極として機能する導電膜２１０及び導電膜２１５の各面積を比較例の導電膜２２２の面積に比べて小さく抑えることができるので、導電膜２１０及び導電膜２１５をエッチングで作製する際に、導電膜２１０及び導電膜２１５のそれぞれに蓄積される電荷量を小さく抑える、すなわち、アンテナ効果を低減させることができる。したがって、本発明の一態様では、導電膜２１０及び導電膜２１５をエッチングで作製する際に、比較例に比べて、上記電荷の放電による導電膜２１０及び導電膜２１５の静電破壊を起きにくくすることができる。
【００５１】
また、本発明の一態様では、導電膜２１０及び導電膜２１５上の各種導電膜をエッチングで所望の形状に加工する際にも、アンテナ効果による導電膜２１０及び導電膜２１５の静電破壊を起きにくくすることができる。
【００５２】
次いで、本発明の一態様に係る半導体装置の一つである、パルス発生回路の構成について説明する。図４に、本発明の一態様に係る半導体装置が有する、パルス発生回路の一例を示す。
【００５３】
図４に示すパルス発生回路３００は、トランジスタ３０１乃至トランジスタ３１５と、容量素子３１６とを有する。トランジスタ３０２は、図１にて示したトランジスタ１０１に相当する。トランジスタ３０９、トランジスタ３１２、またはトランジスタ３１５は、図１にて示したトランジスタ１０２に相当する。また、パルス発生回路３００は、配線３１７乃至配線３２６から各種電位が与えられ、配線３２７乃至配線３２９に電位を出力する構成を有している。
【００５４】
上記パルス発生回路３００を複数段接続させることで、シフトレジスタを構成することができる。
【００５５】
具体的に、トランジスタ３０１乃至トランジスタ３１５がｎチャネル型である場合、配線３１７にはハイレベルの電位ＶＤＤが与えられ、配線３１８にはローレベルの電位ＶＳＳが与えられ、配線３２６にはローレベルの電位ＶＥＥが与えられる。電位ＶＥＥは、電位ＶＳＳと同じ電位であるか、それより高い電位であることが望ましい。また、配線３１９には電位ＬＩＮが与えられ、配線３２０には電位ＩＮＲＥＳが与えられ、配線３２１には電位ＣＬＫ２が与えられ、配線３２２には電位ＲＩＮが与えられ、配線３２３には電位ＣＬＫ１が与えられ、配線３２４には電位ＰＷＣ２が与えられ、配線３２５には電位ＰＷＣ１が与えられる。
【００５６】
また、パルス発生回路３００から出力される電位ＧＯＵＴ１は、配線３２７に与えられる。パルス発生回路３００から出力される電位ＧＯＵＴ２は、配線３２８に与えられる。パルス発生回路３００から出力される電位ＳＲＯＵＴは、配線３２９に与えられる。
【００５７】
電位ＬＩＮ、電位ＲＩＮ、及び電位ＣＬＫ２、及び電位ＩＮＲＥＳは、図１に示す半導体装置１００における電位Ｖｉｎに相当する。電位ＧＯＵＴ１、電位ＧＯＵＴ２、及び電位ＳＲＯＵＴは、図１に示す半導体装置１００における電位Ｖｏｕｔに相当する。電位ＶＳＳ、電位ＶＥＥ、電位ＰＷＣ１、電位ＰＷＣ２、及び電位ＣＬＫ１は、図１に示す半導体装置１００における電位ＶＨまたは電位ＶＬに相当する。
【００５８】
具体的に、トランジスタ３０１は、そのゲート電極が配線３１９に接続されている。また、トランジスタ３０１は、そのソース端子及びドレイン端子の一方が配線３１７に、他方がトランジスタ３０２のソース端子及びドレイン端子の一方に、それぞれ接続されている。トランジスタ３０２は、そのゲート電極がトランジスタ３１５のゲート電極に接続されている。また、トランジスタ３０２は、そのソース端子及びドレイン端子の他方が、配線３１８に接続されている。トランジスタ３０３は、そのゲート電極が配線３２０に接続されている。また、トランジスタ３０３は、そのソース端子及びドレイン端子の一方が配線３１７に、他方がトランジスタ３０２のゲート電極に、それぞれ接続されている。トランジスタ３０４は、そのゲート電極が配線３２１に接続されている。また、トランジスタ３０４は、そのソース端子及びドレイン端子の一方が配線３１７に、他方がトランジスタ３０２のゲート電極に、それぞれ接続されている。トランジスタ３０５は、そのゲート電極が配線３２２に接続されている。また、トランジスタ３０５は、そのソース端子及びドレイン端子の一方が配線３１７に、他方がトランジスタ３０２のゲート電極に、それぞれ接続されている。トランジスタ３０６は、そのゲート電極が配線３１９に接続されている。また、トランジスタ３０６は、そのソース端子及びドレイン端子の一方がトランジスタ３０２のゲート電極に、他方が配線３１８に、それぞれ接続されている。トランジスタ３０７は、そのゲート電極が配線３１７に接続されている。また、トランジスタ３０７は、そのソース端子及びドレイン端子の一方がトランジスタ３０１のソース端子及びドレイン端子の他方に、他方がトランジスタ３０８のゲート電極に、それぞれ接続されている。トランジスタ３０８は、そのソース端子及びドレイン端子の一方が配線３２３に、他方が配線３２９に、それぞれ接続されている。トランジスタ３０９は、そのゲート電極がトランジスタ３０２のゲート電極に接続されている。また、トランジスタ３０９は、そのソース端子及びドレイン端子の一方が配線３２９に、他方が配線３１８に、それぞれ接続されている。トランジスタ３１０は、そのゲート電極が配線３１７に接続されている。また、トランジスタ３１０は、そのソース端子及びドレイン端子の一方がトランジスタ３０１のソース端子及びドレイン端子の他方に、他方がトランジスタ３１１のゲート電極に、それぞれ接続されている。トランジスタ３１１は、そのソース端子及びドレイン端子の一方が配線３２４に、他方が配線３２８に、それぞれ接続されている。トランジスタ３１２は、そのゲート電極がトランジスタ３０２のゲート電極に接続されている。また、トランジスタ３１２は、そのソース端子及びドレイン端子の一方が配線３２８に、他方が配線３１８に、それぞれ接続されている。トランジスタ３１３は、そのゲート電極が配線３１７に接続されている。また、トランジスタ３１３は、そのソース端子及びドレイン端子の一方がトランジスタ３０１のソース端子及びドレイン端子の他方に、他方がトランジスタ３１４のゲート電極に、それぞれ接続されている。トランジスタ３１４は、そのソース端子及びドレイン端子の一方が配線３２５に、他方が配線３２７に、それぞれ接続されている。トランジスタ３１５は、そのソース端子及びドレイン端子の一方が配線３２７に、他方が配線３２６に、それぞれ接続されている。容量素子３１６は、一方の電極がトランジスタ３０２のゲート電極に、他方の電極が配線３１８に、それぞれ接続されている。
【００５９】
なお、図４では、出力側のトランジスタ３１５のソース端子及びドレイン端子の他方が配線３２６に接続されているが、本発明はこの構成に限定されない。出力側のトランジスタ３１５のソース端子及びドレイン端子の他方が、配線３１８に接続されていても良い。ただし、出力側のトランジスタ３１５はサイズが大きいため、トランジスタ３１５がノーマリオンであると、ドレイン電流が、他のトランジスタに比べて大きい。よって、トランジスタ３１５がノーマリオンであると、トランジスタ３１５のソース端子及びドレイン端子の他方が配線３１８に接続されている場合、配線３１８の電位が上記ドレイン電流により上昇し、出力電位である電位ＧＯＵＴ１の振幅が小さくなってしまう現象が生じやすい。しかし、図４に示すように、出力側のトランジスタ３１５のソース端子及びドレイン端子の他方が配線３１８ではなく配線３２６に接続されていると、トランジスタ３１５がノーマリオンであったとし、それにより、配線３２６の電位が上昇したとしても、当該トランジスタのゲート電極に電位を供給するための配線３１８の電位は、配線３２６の電位の上昇とは無関係である。よって、トランジスタ３１５のドレイン電流により配線３２６の電位が上昇すると、トランジスタ３１５のゲート電圧が負の値を有する閾値電圧に近づくため、トランジスタ３１５がノーマリオンであってもオフにすることができる。
【００６０】
本発明の一態様では、出力側のトランジスタに相当するトランジスタ３０９、トランジスタ３１２、及びトランジスタ３１５の少なくとも一つと、トランジスタ３０２とは、互いのゲート電極が、上記ゲート電極と異なる導電膜を介して、電気的に接続されている。上記構成により、トランジスタ３０９、トランジスタ３１２、トランジスタ３１５、及びトランジスタ３０２の全てのゲート電極が一の導電膜で構成されている場合に比べて、ゲート電極として機能する各導電膜の面積を小さく抑えることができる。よって、ゲート電極として機能する導電膜の、アンテナ効果による静電破壊を、起きにくくすることができる。
【００６１】
なお、本発明の一態様では、ゲート電極として機能する２つの導電膜が、上記２つの導電膜と異なる一の導電膜を介して、電気的に接続されている構成に限定されない。例えば、ゲート電極として機能する２つの導電膜が、上記２つの導電膜と異なる複数の導電膜を介して電気的に接続されていても良い。この場合、上記複数の導電膜の少なくとも一つが、ゲート電極として機能する２つの導電膜と異なる層に形成されているものとする。
【００６２】
また、本発明の一態様では、ゲート電極として機能する複数の導電膜と、上記複数の導電膜を電気的に接続するための導電膜との間に、絶縁膜が設けられている構成に限定されない。本発明の一態様では、ゲート電極として機能する複数の導電膜と、上記複数の導電膜を電気的に接続するための導電膜とが、異なる作製工程において作製されていれば良い。よって、ゲート電極として機能する複数の導電膜と、上記複数の導電膜を電気的に接続するための導電膜との間に、絶縁膜が形成されていなくとも良い。
【００６３】
（実施の形態２）
本実施の形態では、図４に示したパルス発生回路３００を複数段接続させることで構成されるシフトレジスタについて説明する。
【００６４】
図５に示すシフトレジスタは、パルス発生回路３００＿１乃至パルス発生回路３００＿ｙ（ｙは自然数）と、ダミーのパルス発生回路３００＿ｄとを有する。パルス発生回路３００＿１乃至パルス発生回路３００＿ｙは、それぞれ、図４に示したパルス発生回路３００と同じ構成を有する。また、パルス発生回路３００＿ｄは、電位ＲＩＮが与えられる配線３２２と接続されていない点、及び、トランジスタ３０５を有さない点において、図４に示したパルス発生回路３００と構成が異なる。
【００６５】
また、図５に示したシフトレジスタにおいて、パルス発生回路３００＿ｊ（ｊは、ｙ以下の自然数）に接続された配線３１９乃至配線３２５、配線３２７乃至配線３２９の位置を、図７に模式的に示す。図５と図７から分かるように、パルス発生回路３００＿ｊの配線３１９には、前段のパルス発生回路３００＿ｊ−１の配線３２９から出力された電位ＳＲＯＵＴｊ−１が、電位ＬＩＮとして与えられる。ただし、１段目のパルス発生回路３００＿１の配線３１９には、スタートパルス信号ＧＳＰの電位が与えられる構成とする。
【００６６】
また、パルス発生回路３００＿ｊに接続された配線３２２には、１つ後段のパルス発生回路３００＿ｊ＋１の配線３２９から出力された電位ＳＲＯＵＴｊ＋１が、電位ＲＩＮとして与えられる。ただし、ｙ段目のパルス発生回路３００＿ｙの配線３２２には、パルス発生回路３００＿ｄの配線３２９から出力されたＳＲＯＵＴｄが、電位ＲＩＮとして与えられる構成とする。
【００６７】
配線３２１及び配線３２３には、クロック信号ＧＣＫ１乃至クロック信号ＧＣＫ４のうち、いずれか２つのクロック信号の電位が、それぞれ与えられる。具体的に、パルス発生回路３００＿４ｍ＋１では、クロック信号ＧＣＫ１の電位が、電位ＣＬＫ１として配線３２３に与えられ、クロック信号ＧＣＫ２の電位が、電位ＣＬＫ２として配線３２１に与えられる。パルス発生回路３００＿４ｍ＋２では、クロック信号ＧＣＫ２の電位が、電位ＣＬＫ１として配線３２３に与えられ、クロック信号ＧＣＫ３の電位が、電位ＣＬＫ２として配線３２１に与えられる。パルス発生回路３００＿４ｍ＋３では、クロック信号ＧＣＫ３の電位が、電位ＣＬＫ１として配線３２３に与えられ、クロック信号ＧＣＫ４の電位が、電位ＣＬＫ２として配線３２１に与えられる。パルス発生回路３００＿４ｍ＋４では、クロック信号ＧＣＫ４の電位が、電位ＣＬＫ１として配線３２３に与えられ、クロック信号ＧＣＫ１の電位が、電位ＣＬＫ２として配線３２１に与えられる。パルス発生回路３００＿ｄでは、クロック信号ＧＣＫ１の電位が、電位ＣＬＫ１として配線３２３に与えられ、クロック信号ＧＣＫ２の電位が、電位ＣＬＫ２として配線３２１に与えられる。ただし、ｍは、パルス発生回路３００の総数がｙであることを満たす、任意の整数とする。
【００６８】
また、配線３２４及び配線３２５には、パルス幅制御信号ＰＷＣＡ乃至パルス幅制御信号ＰＷＣＤと、パルス幅制御信号ＰＷＣａ乃至パルス幅制御信号ＰＷＣｄのうち、いずれか２つのパルス幅制御信号の電位が、それぞれ与えられる。具体的に、パルス発生回路３００＿４ｍ＋１では、パルス幅制御信号ＰＷＣａの電位が、電位ＰＷＣ１として配線３２５に与えられ、パルス幅制御信号ＰＷＣＡの電位が、電位ＰＷＣ２として配線３２４に与えられる。パルス発生回路３００＿４ｍ＋２では、パルス幅制御信号ＰＷＣｂの電位が、電位ＰＷＣ１として配線３２５に与えられ、パルス幅制御信号ＰＷＣＢの電位が、電位ＰＷＣ２として配線３２４に与えられる。パルス発生回路３００＿４ｍ＋３では、パルス幅制御信号ＰＷＣｃの電位が、電位ＰＷＣ１として配線３２５に与えられ、パルス幅制御信号ＰＷＣＣの電位が、電位ＰＷＣ２として配線３２４に与えられる。パルス発生回路３００＿４ｍ＋４では、パルス幅制御信号ＰＷＣｄの電位が、電位ＰＷＣ１として配線３２５に与えられ、パルス幅制御信号ＰＷＣＤの電位が、電位ＰＷＣ２として配線３２４に与えられる。パルス発生回路３００＿ｄでは、パルス幅制御信号ＰＷＣａの電位が、電位ＰＷＣ１として配線３２５に与えられ、パルス幅制御信号ＰＷＣＡの電位が、電位ＰＷＣ２として配線３２４に与えられる。
【００６９】
パルス発生回路３００＿ｊに接続された配線３２７の電位ＧＯＵＴ１は、走査線ＧＬａｊに与えられる。
【００７０】
パルス発生回路３００＿ｊに接続された配線３２９の電位ＳＲＯＵＴ＿ｊは、インバータ３５１＿ｊによってその極性が反転され、走査線ＧＬｂｊに与えられる。具体的に、インバータ３５１＿４ｍ＋１は、クロック信号ＧＣＫ２が入力されており、クロック信号ＧＣＫ２の電位がローレベルの時に、電位ＳＲＯＵＴ＿４ｍ＋１の極性を反転させて、走査線ＧＬｂ４ｍ＋１に与える。インバータ３５１＿４ｍ＋２は、クロック信号ＧＣＫ３が入力されており、クロック信号ＧＣＫ３の電位がローレベルの時に、電位ＳＲＯＵＴ＿４ｍ＋２の極性を反転させて、走査線ＧＬｂ４ｍ＋２に与える。インバータ３５１＿４ｍ＋３は、クロック信号ＧＣＫ４が入力されており、クロック信号ＧＣＫ４の電位がローレベルの時に、電位ＳＲＯＵＴ＿４ｍ＋３の極性を反転させて、走査線ＧＬｂ４ｍ＋３に与える。インバータ３５１＿４ｍ＋４は、クロック信号ＧＣＫ１が入力されており、クロック信号ＧＣＫ１の電位がローレベルの時に、電位ＳＲＯＵＴ＿４ｍ＋４の極性を反転させて、走査線ＧＬｂ４ｍ＋４に与える。インバータ３５１＿ｄは、クロック信号ＧＣＫ２が入力されており、クロック信号ＧＣＫ２の電位がローレベルの時に、電位ＳＲＯＵＴ＿ｄの極性を反転させて、走査線ＧＬｂｄに与える。
【００７１】
また、パルス発生回路３００＿ｊに接続された配線３２８の電位ＧＯＵＴ２は、インバータ３５０＿ｊによってその極性が反転され、走査線ＧＬｃｊに与えられる。具体的に、インバータ３５０＿４ｍ＋１は、クロック信号ＧＣＫ２が入力されており、クロック信号ＧＣＫ２の電位がローレベルの時に、電位ＧＯＵＴ２の極性を反転させて、走査線ＧＬｃ４ｍ＋１に与える。インバータ３５０＿４ｍ＋２は、クロック信号ＧＣＫ３が入力されており、クロック信号ＧＣＫ３の電位がローレベルの時に、電位ＧＯＵＴ２の極性を反転させて、走査線ＧＬｃ４ｍ＋２に与える。インバータ３５０＿４ｍ＋３は、クロック信号ＧＣＫ４が入力されており、クロック信号ＧＣＫ４の電位がローレベルの時に、電位ＧＯＵＴ２の極性を反転させて、走査線ＧＬｃ４ｍ＋３に与える。インバータ３５０＿４ｍ＋４は、クロック信号ＧＣＫ１が入力されており、クロック信号ＧＣＫ１の電位がローレベルの時に、電位ＧＯＵＴ２の極性を反転させて、走査線ＧＬｃ４ｍ＋４に与える。インバータ３５０＿ｄは、クロック信号ＧＣＫ２が入力されており、クロック信号ＧＣＫ２の電位がローレベルの時に、電位ＧＯＵＴ２の極性を反転させて、走査線ＧＬｃｄに与える。
【００７２】
次いで、図４に示したパルス発生回路３００の動作について、図６に示したタイミングチャートを用いて説明する。なお、全ての期間を通して、電位ＩＮＲＥＳはローレベルであるものとする。
【００７３】
図６に示すように、期間ｔ１において、配線３２３に与えられる電位ＣＬＫ１はローレベル、配線３２１に与えられる電位ＣＬＫ２はローレベル、配線３２５に与えられるパルス幅制御信号ＰＷＣ１の電位はローレベル、配線３２４に与えられるパルス幅制御信号ＰＷＣ２の電位はローレベル、配線３１９に与えられる電位ＬＩＮはハイレベル、配線３２２に与えられる電位ＲＩＮはローレベルとなる。
【００７４】
よって、期間ｔ１において、パルス発生回路３００では、配線３２５に与えられるパルス幅制御信号ＰＷＣ１の電位（ローレベル）が、電位ＧＯＵＴ１として配線３２７に与えられる。また、配線３２４に与えられるパルス幅制御信号ＰＷＣ２の電位（ローレベル）が、電位ＧＯＵＴ２として配線３２８に与えられる。また、配線３２３に与えられる電位ＣＬＫ１（ローレベル）が、電位ＳＲＯＵＴとして配線３２９に与えられる。
【００７５】
次いで、図６に示すように、期間ｔ２において、配線３２３に与えられる電位ＣＬＫ１はハイレベル、配線３２１に与えられる電位ＣＬＫ２はローレベル、配線３２５に与えられるパルス幅制御信号ＰＷＣ１の電位はローレベルから変化してハイレベル、配線３２４に与えられるパルス幅制御信号ＰＷＣ２の電位はローレベル、配線３１９に与えられる電位ＬＩＮはハイレベル、配線３２２に与えられる電位ＲＩＮはローレベルとなる。
【００７６】
よって、期間ｔ２において、パルス発生回路３００では、配線３２５に与えられるパルス幅制御信号ＰＷＣ１の電位（ローレベルから変化してハイレベル）が、電位ＧＯＵＴ１として配線３２７に与えられる。また、配線３２４に与えられるパルス幅制御信号ＰＷＣ２の電位（ローレベル）が、電位ＧＯＵＴ２として配線３２８に与えられる。また、配線３２３に与えられる電位ＣＬＫ１（ハイレベル）が、電位ＳＲＯＵＴとして配線３２９に与えられる。
【００７７】
次いで、図６に示すように、期間ｔ３において、配線３２３に与えられる電位ＣＬＫ１はハイレベル、配線３２１に与えられる電位ＣＬＫ２はローレベル、配線３２５に与えられるパルス幅制御信号ＰＷＣ１の電位はハイレベル、配線３２４に与えられるパルス幅制御信号ＰＷＣ２の電位はハイレベル、配線３１９に与えられる電位ＬＩＮはハイレベルから変化してローレベル、配線３２２に与えられる電位ＲＩＮはローレベルとなる。
【００７８】
よって、期間ｔ３において、パルス発生回路３００では、配線３２５に与えられるパルス幅制御信号ＰＷＣ１の電位（ハイレベル）が、電位ＧＯＵＴ１として配線３２７に与えられる。また、配線３２４に与えられるパルス幅制御信号ＰＷＣ２の電位（ハイレベル）が、電位ＧＯＵＴ２として配線３２８に与えられる。また、配線３２３に与えられる電位ＣＬＫ１（ハイレベル）が、電位ＳＲＯＵＴとして配線３２９に与えられる。
【００７９】
次いで、図６に示すように、期間ｔ４において、配線３２３に与えられる電位ＣＬＫ１はハイレベル、配線３２１に与えられる電位ＣＬＫ２はローレベル、配線３２５に与えられるパルス幅制御信号ＰＷＣ１の電位はハイレベルから変化してローレベル、配線３２４に与えられるパルス幅制御信号ＰＷＣ２の電位はハイレベル、配線３１９に与えられる電位ＬＩＮはローレベル、配線３２２に与えられる電位ＲＩＮはローレベルとなる。
【００８０】
よって、期間ｔ４において、パルス発生回路３００では、配線３２５に与えられるパルス幅制御信号ＰＷＣ１の電位（ハイレベルから変化してローレベル）が、電位ＧＯＵＴ１として配線３２７に与えられる。また、配線３２４に与えられるパルス幅制御信号ＰＷＣ２の電位（ハイレベル）が、電位ＧＯＵＴ２として配線３２８に与えられる。また、配線３２３に与えられる電位ＣＬＫ１（ハイレベル）が、電位ＳＲＯＵＴとして配線３２９に与えられる。
【００８１】
次いで、図６に示すように、期間ｔ５において、配線３２３に与えられる電位ＣＬＫ１はローレベル、配線３２１に与えられる電位ＣＬＫ２はハイレベル、配線３２５に与えられるパルス幅制御信号ＰＷＣ１の電位はローレベル、配線３２４に与えられるパルス幅制御信号ＰＷＣ２の電位はローレベル、配線３１９に与えられる電位ＬＩＮはローレベル、配線３２２に与えられる電位ＲＩＮはハイレベルとなる。
【００８２】
よって、期間ｔ５において、パルス発生回路３００では、配線３２６に与えられる電位ＶＥＥ（ローレベル）が、電位ＧＯＵＴ１として配線３２７に与えられる。また、配線３１８に与えられる電位ＶＳＳ（ローレベル）が、電位ＧＯＵＴ２として配線３２８に与えられる。また、配線３１８に与えられる電位ＶＳＳ（ローレベル）が、電位ＳＲＯＵＴとして配線３２９に与えられる。
【００８３】
本発明の一態様では、実施の形態１にて説明したように、出力側のトランジスタに相当するトランジスタ３０９、トランジスタ３１２、及びトランジスタ３１５の少なくとも一つと、トランジスタ３０２とは、互いのゲート電極が、上記ゲート電極と異なる導電膜を介して、電気的に接続されている。上記構成により、トランジスタ３０９、トランジスタ３１２、トランジスタ３１５、及びトランジスタ３０２の全てのゲート電極が一の導電膜で構成されている場合に比べて、ゲート電極として機能する各導電膜の面積を小さく抑えることができる。よって、ゲート電極として機能する導電膜の、アンテナ効果による静電破壊を、起きにくくすることができる。したがって、上記シフトレジスタを用いた、本発明の一態様に係る半導体装置は、静電破壊による歩留まりの低下が起きにくい。
【００８４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００８５】
（実施の形態３）
本発明の一態様に係る半導体装置が有する、パルス発生回路の構成例について説明する。
【００８６】
図８（Ａ）に示すパルス発生回路４００は、トランジスタ４０２乃至トランジスタ４０４と、トランジスタ４１５乃至トランジスタ４２０とを有する。上記パルス発生回路４００を複数段接続させることで、シフトレジスタを構成することができる。
【００８７】
トランジスタ４０２は、そのゲート電極がトランジスタ４０３及びトランジスタ４０４のゲート電極に接続され、そのソース端子及びドレイン端子の一方が配線４０６に、他方がトランジスタ４２０のゲート電極に接続されている。トランジスタ４０３は、そのソース端子及びドレイン端子の一方が配線４０６に接続され、他方が配線４１４に接続されている。トランジスタ４０４は、そのソース端子及びドレイン端子の一方が配線４０７に接続され、他方が配線４１３に接続されている。
【００８８】
また、トランジスタ４１５は、そのゲート電極が配線４０８に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４２０のゲート電極に接続され、他方が配線４０５に接続されている。トランジスタ４１６は、そのゲート電極が配線４０９に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４０２、トランジスタ４０３、及びトランジスタ４０４のゲート電極に接続され、他方が配線４０５に接続されている。トランジスタ４１７は、そのゲート電極が配線４１０に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４０２、トランジスタ４０３、及びトランジスタ４０４のゲート電極に接続され、他方が配線４０５に接続されている。トランジスタ４１８は、そのゲート電極が配線４０８に接続され、そのソース端子及びドレイン端子の一方が配線４０６に接続され、他方がトランジスタ４０２、トランジスタ４０３、及びトランジスタ４０４のゲート電極に接続されている。トランジスタ４１９は、そのゲート電極がトランジスタ４２０のゲート電極に接続され、そのソース端子及びドレイン端子の一方が配線４１４に接続され、他方が配線４１１に接続されている。トランジスタ４２０は、そのソース端子及びドレイン端子の一方が配線４１３に接続され、他方が配線４１２に接続されている。
【００８９】
トランジスタ４０２乃至トランジスタ４０４と、トランジスタ４１５乃至トランジスタ４２０とがｎチャネル型である場合、具体的に、配線４０５には電位ＶＤＤが与えられ、配線４０６には電位ＶＳＳが与えられ、配線４０７には電位ＶＥＥが与えられる。また、配線４０８乃至配線４１２には、クロック信号などの各種の信号の電位が与えられる。そして、配線４１３から電位ＧＯＵＴが、配線４１４から電位ＳＲＯＵＴが出力される。
【００９０】
本発明の一態様では、出力側のトランジスタに相当するトランジスタ４０３、及びトランジスタ４０４の少なくとも一つと、トランジスタ４０２とは、互いのゲート電極が、上記ゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されている。上記構成により、トランジスタ４０３、トランジスタ４０４、及びトランジスタ４０２の全てのゲート電極が一の導電膜で構成されている場合に比べて、ゲート電極として機能する各導電膜の面積を小さく抑えることができる。よって、ゲート電極として機能する導電膜の、アンテナ効果による静電破壊を、起きにくくすることができる。したがって、上記パルス発生回路４００をシフトレジスタなどに用いた、本発明の一態様に係る半導体装置の、静電破壊による歩留まりの低下を起きにくくすることができる。
【００９１】
或いは、本発明の一態様では、出力側のトランジスタに相当するトランジスタ４２０と、トランジスタ４１９とは、互いのゲート電極が、上記ゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されていても良い。上記構成により、上記パルス発生回路４００をシフトレジスタなどに用いた、本発明の一態様に係る半導体装置の、静電破壊による歩留まりの低下を起きにくくすることができる。
【００９２】
なお、図８（Ａ）では、出力側のトランジスタ４０４のソース端子及びドレイン端子の一方が配線４０７に接続されているが、本発明はこの構成に限定されない。出力側のトランジスタ４０４のソース端子及びドレイン端子の一方が、配線４０６に接続されていても良い。ただし、図８（Ａ）に示すように、出力側のトランジスタ４０４のソース端子及びドレイン端子の一方が配線４０６ではなく配線４０７に接続されていると、トランジスタ４０４がノーマリオンであっても、トランジスタ４０４をオフとすべき時にオフにすることができる。
【００９３】
図８（Ｂ）に示すパルス発生回路４３０は、トランジスタ４３２乃至トランジスタ４３４と、トランジスタ４４６乃至トランジスタ４５２とを有する。上記パルス発生回路４３０を複数段接続させることで、シフトレジスタを構成することができる。
【００９４】
トランジスタ４３２は、そのゲート電極がトランジスタ４３３及びトランジスタ４３４のゲート電極に接続され、そのソース端子及びドレイン端子の一方が配線４３６に接続され、他方がトランジスタ４５１及びトランジスタ４５２のゲート電極に接続されている。トランジスタ４３３は、そのソース端子及びドレイン端子の一方が配線４３６に接続され、他方が配線４４５に接続されている。トランジスタ４３４は、そのソース端子及びドレイン端子の一方が配線４３７に接続され、他方が配線４４４に接続されている。
【００９５】
また、トランジスタ４４６は、そのゲート電極が配線４３８に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４５１及びトランジスタ４５２のゲート電極に接続され、他方が配線４３５に接続されている。トランジスタ４４７は、そのゲート電極が配線４３９に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４３２、トランジスタ４３３、及びトランジスタ４３４のゲート電極に接続され、他方が配線４３５に接続されている。トランジスタ４４８は、そのゲート電極が配線４４０に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４３２、トランジスタ４３３、及びトランジスタ４３４のゲート電極に接続され、他方が配線４３５に接続されている。トランジスタ４４９は、そのゲート電極が配線４３８に接続され、そのソース端子及びドレイン端子の一方が配線４３６に接続され、他方がトランジスタ４３２、トランジスタ４３３、及びトランジスタ４３４のゲート電極に接続されている。トランジスタ４５０は、そのゲート電極が配線４４１に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４３２、トランジスタ４３３、及びトランジスタ４３４のゲート電極に接続され、他方が配線４３５に接続されている。トランジスタ４５１は、そのソース端子及びドレイン端子の一方が配線４４５に接続され、他方が配線４４２に接続されている。トランジスタ４５２は、そのソース端子及びドレイン端子の一方が配線４４４に接続され、他方が配線４４３に接続されている。
【００９６】
トランジスタ４３２乃至トランジスタ４３４と、トランジスタ４４６乃至トランジスタ４５２とがｎチャネル型である場合、具体的に、配線４３５には電位ＶＤＤが与えられ、配線４３６には電位ＶＳＳが与えられ、配線４３７には電位ＶＥＥが与えられる。また、配線４３８乃至配線４４３には、クロック信号などの各種の信号の電位が与えられる。そして、配線４４４から電位ＧＯＵＴが、配線４４５から電位ＳＲＯＵＴが出力される。
【００９７】
本発明の一態様では、出力側のトランジスタに相当するトランジスタ４３３、及びトランジスタ４３４の少なくとも一つと、トランジスタ４３２とは、互いのゲート電極が、上記ゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されている。上記構成により、トランジスタ４３３、トランジスタ４３４、及びトランジスタ４３２の全てのゲート電極が一の導電膜で構成されている場合に比べて、ゲート電極として機能する各導電膜の面積を小さく抑えることができる。よって、ゲート電極として機能する導電膜の、アンテナ効果による静電破壊を、起きにくくすることができる。したがって、上記パルス発生回路４３０をシフトレジスタなどに用いた、本発明の一態様に係る半導体装置の、静電破壊による歩留まりの低下を起きにくくすることができる。
【００９８】
或いは、本発明の一態様では、出力側のトランジスタに相当するトランジスタ４５２と、トランジスタ４５１とは、互いのゲート電極が、上記ゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されていても良い。上記構成により、上記パルス発生回路４３０をシフトレジスタなどに用いた、本発明の一態様に係る半導体装置の、静電破壊による歩留まりの低下を起きにくくすることができる。
【００９９】
なお、図８（Ｂ）では、出力側のトランジスタ４３４のソース端子及びドレイン端子の一方が配線４３７に接続されているが、本発明はこの構成に限定されない。出力側のトランジスタ４３４のソース端子及びドレイン端子の一方が、配線４３６に接続されていても良い。ただし、図８（Ｂ）に示すように、出力側のトランジスタ４３４のソース端子及びドレイン端子の一方が配線４３６ではなく配線４３７に接続されていると、トランジスタ４３４がノーマリオンであっても、トランジスタ４３４をオフとすべき時にオフにすることができる。
【０１００】
図９（Ａ）に示すパルス発生回路４６０は、トランジスタ４６２乃至トランジスタ４６４と、トランジスタ４７６乃至トランジスタ４８２とを有する。上記パルス発生回路４６０を複数段接続させることで、シフトレジスタを構成することができる。
【０１０１】
トランジスタ４６２は、そのゲート電極がトランジスタ４６３及びトランジスタ４６４のゲート電極に接続され、そのソース端子及びドレイン端子の一方が配線４６６に接続され、他方がトランジスタ４７７のソース端子及びドレイン端子の一方に接続されている。トランジスタ４６３は、そのソース端子及びドレイン端子の一方が配線４６６に接続され、他方が配線４７５に接続されている。トランジスタ４６４は、そのソース端子及びドレイン端子の一方が配線４６７に接続され、他方が配線４７４に接続されている。
【０１０２】
また、トランジスタ４７６は、そのゲート電極が配線４６８に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４７７のソース端子及びドレイン端子の一方に接続され、他方が配線４６５に接続されている。トランジスタ４７７は、そのゲート電極が配線４６５に接続され、そのソース端子及びドレイン端子の他方がトランジスタ４８１及びトランジスタ４８２のゲート電極に接続されている。トランジスタ４７８は、そのゲート電極が配線４６９に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４６２、トランジスタ４６３、及びトランジスタ４６４のゲート電極に接続され、他方が配線４６５に接続されている。トランジスタ４７９は、そのゲート電極が配線４６８に接続され、そのソース端子及びドレイン端子の一方が配線４６６に接続され、他方がトランジスタ４６２、トランジスタ４６３、及びトランジスタ４６４のゲート電極に接続されている。トランジスタ４８０は、そのゲート電極が配線４７０に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４６２、トランジスタ４６３、及びトランジスタ４６４のゲート電極に接続され、他方が配線４６５に接続されている。トランジスタ４８１は、そのソース端子及びドレイン端子の一方が配線４７５に接続され、他方が配線４７１に接続されている。トランジスタ４８２は、そのソース端子及びドレイン端子の一方が配線４７４に接続され、他方が配線４７２に接続されている。
【０１０３】
トランジスタ４６２乃至トランジスタ４６４と、トランジスタ４７６乃至トランジスタ４８２とがｎチャネル型である場合、具体的に、配線４６５には電位ＶＤＤが与えられ、配線４６６には電位ＶＳＳが与えられ、配線４６７には電位ＶＥＥが与えられる。また、配線４６８乃至配線４７２には、クロック信号などの各種の信号の電位が与えられる。そして、配線４７４から電位ＧＯＵＴが、配線４７５から電位ＳＲＯＵＴが出力される。
【０１０４】
本発明の一態様では、出力側のトランジスタに相当するトランジスタ４６３、及びトランジスタ４６４の少なくとも一つと、トランジスタ４６２とは、互いのゲート電極が、上記ゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されている。上記構成により、トランジスタ４６３、トランジスタ４６４、及びトランジスタ４６２の全てのゲート電極が一の導電膜で構成されている場合に比べて、ゲート電極として機能する各導電膜の面積を小さく抑えることができる。よって、ゲート電極として機能する導電膜の、アンテナ効果による静電破壊を、起きにくくすることができる。したがって、上記パルス発生回路４６０をシフトレジスタなどに用いた、本発明の一態様に係る半導体装置の、静電破壊による歩留まりの低下を起きにくくすることができる。
【０１０５】
或いは、本発明の一態様では、出力側のトランジスタに相当するトランジスタ４８２と、トランジスタ４８１とは、互いのゲート電極が、上記ゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されていても良い。上記構成により、上記パルス発生回路４６０をシフトレジスタなどに用いた、本発明の一態様に係る半導体装置の、静電破壊による歩留まりの低下を起きにくくすることができる。
【０１０６】
なお、図９（Ａ）では、出力側のトランジスタ４６４のソース端子及びドレイン端子の一方が配線４６７に接続されているが、本発明はこの構成に限定されない。出力側のトランジスタ４６４のソース端子及びドレイン端子の一方が、配線４６６に接続されていても良い。ただし、図９（Ａ）に示すように、出力側のトランジスタ４６４のソース端子及びドレイン端子の一方が配線４６６ではなく配線４６７に接続されていると、トランジスタ４６４がノーマリオンであっても、トランジスタ４６４をオフとすべき時にオフにすることができる。
【０１０７】
図９（Ｂ）に示すパルス発生回路５００は、トランジスタ５０２乃至トランジスタ５０４と、トランジスタ５１６乃至トランジスタ５２３とを有する。上記パルス発生回路５００を複数段接続させることで、シフトレジスタを構成することができる。
【０１０８】
トランジスタ５０２は、そのゲート電極がトランジスタ５０３及びトランジスタ５０４のゲート電極に接続され、そのソース端子及びドレイン端子の一方が配線５０６に接続され、他方がトランジスタ５１７のソース端子及びドレイン端子の一方に接続されている。トランジスタ５０３は、そのソース端子及びドレイン端子の一方が配線５０６に接続され、他方が配線５１５に接続されている。トランジスタ５０４は、そのソース端子及びドレイン端子の一方が配線５０７に接続され、他方が配線５１４に接続されている。
【０１０９】
また、トランジスタ５１６は、そのゲート電極が配線５０８に接続され、そのソース端子及びドレイン端子の一方がトランジスタ５１７のソース端子及びドレイン端子の一方に接続され、他方が配線５０５に接続されている。トランジスタ５１７は、そのゲート電極が配線５０５に接続され、そのソース端子及びドレイン端子の他方がトランジスタ５２１のゲート電極に接続されている。トランジスタ５１８は、そのゲート電極が配線５０９に接続され、そのソース端子及びドレイン端子の一方がトランジスタ５０２、トランジスタ５０３、及びトランジスタ５０４のゲート電極に接続され、他方が配線５０５に接続されている。トランジスタ５１９は、そのゲート電極が配線５０８に接続され、そのソース端子及びドレイン端子の一方が配線５０６に接続され、他方がトランジスタ５０２、トランジスタ５０３、及びトランジスタ５０４のゲート電極に接続されている。トランジスタ５２０は、そのゲート電極が配線５１０に接続され、そのソース端子及びドレイン端子の一方がトランジスタ５０２、トランジスタ５０３、及びトランジスタ５０４のゲート電極に接続され、他方が配線５０５に接続されている。トランジスタ５２１は、そのソース端子及びドレイン端子の一方が配線５１５に接続され、他方が配線５１１に接続されている。トランジスタ５２２は、そのゲート電極が配線５０５に接続され、そのソース端子及びドレイン端子の一方がトランジスタ５２１のゲート電極に接続され、その他方がトランジスタ５２３のゲート電極に接続されている。トランジスタ５２３は、そのソース端子及びドレイン端子の一方が配線５１４に接続され、他方が配線５１２に接続されている。
【０１１０】
トランジスタ５０２乃至トランジスタ５０４と、トランジスタ５１６乃至トランジスタ５２３とがｎチャネル型である場合、具体的に、配線５０５には電位ＶＤＤが与えられ、配線５０６には電位ＶＳＳが与えられ、配線５０７には電位ＶＥＥが与えられる。また、配線５０８乃至配線５１２には、クロック信号などの各種の信号の電位が与えられる。そして、配線５１４から電位ＧＯＵＴが、配線５１５から電位ＳＲＯＵＴが出力される。
【０１１１】
本発明の一態様では、出力側のトランジスタに相当するトランジスタ５０３、及びトランジスタ５０４の少なくとも一つと、トランジスタ５０２とは、互いのゲート電極が、上記ゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されている。上記構成により、トランジスタ５０３、トランジスタ５０４、及びトランジスタ５０２の全てのゲート電極が一の導電膜で構成されている場合に比べて、ゲート電極として機能する各導電膜の面積を小さく抑えることができる。よって、ゲート電極として機能する導電膜の、アンテナ効果による静電破壊を、起きにくくすることができる。したがって、上記パルス発生回路５００をシフトレジスタなどに用いた、本発明の一態様に係る半導体装置の、静電破壊による歩留まりの低下を起きにくくすることができる。
【０１１２】
なお、図９（Ｂ）では、出力側のトランジスタ５０４のソース端子及びドレイン端子の一方が配線５０７に接続されているが、本発明はこの構成に限定されない。出力側のトランジスタ５０４のソース端子及びドレイン端子の一方が、配線５０６に接続されていても良い。ただし、図９（Ｂ）に示すように、出力側のトランジスタ５０４のソース端子及びドレイン端子の一方が配線５０６ではなく配線５０７に接続されていると、トランジスタ５０４がノーマリオンであっても、トランジスタ５０４をオフとすべき時にオフにすることができる。
【０１１３】
図１０に示すパルス発生回路５３０は、トランジスタ５３２乃至トランジスタ５３４と、トランジスタ５４６乃至トランジスタ５５３とを有する。上記パルス発生回路５３０を複数段接続させることで、シフトレジスタを構成することができる。
【０１１４】
トランジスタ５３２は、そのゲート電極がトランジスタ５３３及びトランジスタ５３４のゲート電極に接続され、そのソース端子及びドレイン端子の一方が配線５３６に接続され、他方がトランジスタ４５２のソース端子及びドレイン端子の一方に接続されている。トランジスタ５３３は、そのソース端子及びドレイン端子の一方が配線５３６に接続され、他方が配線５４５に接続されている。トランジスタ５３４は、そのソース端子及びドレイン端子の一方が配線５３７に接続され、他方が配線５４４に接続されている。
【０１１５】
また、トランジスタ５４６は、そのゲート電極が配線５３８に接続され、そのソース端子及びドレイン端子の一方がトランジスタ５３２のソース端子及びドレイン端子の一方に接続され、他方が配線５３５に接続されている。トランジスタ５４７は、そのゲート電極が配線５３９に接続され、そのソース端子及びドレイン端子の一方がトランジスタ５３２、トランジスタ５３３、及びトランジスタ５３４のゲート電極に接続され、他方が配線５３５に接続されている。トランジスタ５４８は、そのゲート電極が配線５４０に接続され、そのソース端子及びドレイン端子の一方がトランジスタ５３２、トランジスタ５３３、及びトランジスタ５３４のゲート電極に接続され、他方が配線５３５に接続されている。トランジスタ５４９は、そのゲート電極が配線５３８に接続され、そのソース端子及びドレイン端子の一方が配線５３６に接続され、他方がトランジスタ５３２、トランジスタ５３３、及びトランジスタ５３４のゲート電極に接続されている。トランジスタ５５０は、そのゲート電極が配線５３５に接続され、そのソース端子及びドレイン端子の一方がトランジスタ５５２のソース端子及びドレイン端子の一方に接続され、その他方がトランジスタ５５１のゲート電極に接続されている。トランジスタ５５１は、そのソース端子及びドレイン端子の一方が配線５４５に接続され、他方が配線５４１に接続されている。トランジスタ５５２は、そのゲート電極が配線５３５に接続され、そのソース端子及びドレイン端子の他方がトランジスタ５５３のゲート電極に接続されている。トランジスタ５５３は、そのソース端子及びドレイン端子の一方が配線５４４に接続され、他方が配線５４２に接続されている。
【０１１６】
トランジスタ５３２乃至トランジスタ５３４と、トランジスタ５４６乃至トランジスタ５５３とがｎチャネル型である場合、具体的に、配線５３５には電位ＶＤＤが与えられ、配線５３６には電位ＶＳＳが与えられ、配線５３７には電位ＶＥＥが与えられる。また、配線５３８乃至配線５４２には、クロック信号などの各種の信号の電位が与えられる。そして、配線５４４から電位ＧＯＵＴが、配線５４５から電位ＳＲＯＵＴが出力される。
【０１１７】
本発明の一態様では、出力側のトランジスタに相当するトランジスタ５３３、及びトランジスタ５３４の少なくとも一つと、トランジスタ５３２とは、互いのゲート電極が、上記ゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されている。上記構成により、トランジスタ５３３、トランジスタ５３４、及びトランジスタ５３２の全てのゲート電極が一の導電膜で構成されている場合に比べて、ゲート電極として機能する各導電膜の面積を小さく抑えることができる。よって、ゲート電極として機能する導電膜の、アンテナ効果による静電破壊を、起きにくくすることができる。したがって、上記パルス発生回路５３０をシフトレジスタなどに用いた、本発明の一態様に係る半導体装置の、静電破壊による歩留まりの低下を起きにくくすることができる。
【０１１８】
なお、図１０では、出力側のトランジスタ５３４のソース端子及びドレイン端子の一方が配線５３７に接続されているが、本発明はこの構成に限定されない。出力側のトランジスタ５３４のソース端子及びドレイン端子の一方が、配線５３６に接続されていても良い。ただし、図１０に示すように、出力側のトランジスタ５３４のソース端子及びドレイン端子の一方が配線５３６ではなく配線５３７に接続されていると、トランジスタ５３４がノーマリオンであっても、トランジスタ５３４をオフとすべき時にオフにすることができる。
【０１１９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１２０】
（実施の形態４）
ＯＬＥＤを用いた発光装置を例に挙げて、本発明の一態様に係る半導体表示装置の、画素と駆動回路の断面構造について、図１１を用いて説明する。図１１に、画素８４０と駆動回路８４１の断面図を一例として示す。
【０１２１】
図１１において、画素８４０は、発光素子８３２と、発光素子８３２への電流の供給を制御するトランジスタ８３１とを有する。画素８４０は、上記発光素子８３２及びトランジスタ８３１に加えて、画像信号の画素８４０への入力を制御するトランジスタや、画像信号の電位を保持する容量素子など、各種の半導体素子を有していても良い。
【０１２２】
また、図１１において、駆動回路８４１はトランジスタ８３０を有する。具体的にトランジスタ８３０は、駆動回路８４１の一部に相当するシフトレジスタが有する、出力側のトランジスタに相当する。駆動回路８４１は、上記トランジスタ８３０に加えて、トランジスタや容量素子などの各種の半導体素子を有していても良い。
【０１２３】
トランジスタ８３１は、絶縁表面を有する基板８００上に、ゲート電極として機能する導電膜８１６と、導電膜８１６上のゲート絶縁膜８０２と、導電膜８１６と重なる位置においてゲート絶縁膜８０２上に設けられた半導体膜８１７と、ソース端子またはドレイン端子として機能し、半導体膜８１７上に位置する導電膜８１５及び導電膜８１８とを有する。導電膜８１６は走査線としても機能する。
【０１２４】
トランジスタ８３０は、絶縁表面を有する基板８００上に、ゲート電極として機能する導電膜８１２と、導電膜８１２上のゲート絶縁膜８０２と、導電膜８１２と重なる位置においてゲート絶縁膜８０２上に設けられた半導体膜８１３と、ソース端子またはドレイン端子として機能し、半導体膜８１３上に位置する導電膜８１４及び導電膜８１９とを有する。
【０１２５】
また、絶縁表面を有する基板８００上に設けられた導電膜８５０は、トランジスタ８３０とは異なるトランジスタのゲート電極として機能する。そして、導電膜８１２及び導電膜８５０は、導電膜８１２及び導電膜８５０上のゲート絶縁膜８０２に設けられた開口部を介して、ゲート絶縁膜８０２上の導電膜８５１に接続されている。
【０１２６】
また、導電膜８１４、導電膜８１５、導電膜８１８、導電膜８１９、導電膜８５１上には、絶縁膜８２０及び絶縁膜８２１が、順に積層されるように設けられている。そして、絶縁膜８２１上には、導電膜８５２及び導電膜８５３が設けられている。導電膜８５２及び導電膜８５３は、絶縁膜８２０及び絶縁膜８２１に設けられた開口部を介して、導電膜８５１及び導電膜８１８に、それぞれ接続されている。
【０１２７】
また、導電膜８５２及び導電膜８５３上には絶縁膜８５４が設けられている。そして、絶縁膜８５４上には、陽極として機能する導電膜８２２が設けられている。導電膜８２２は、絶縁膜８５４に形成された開口部を介して、導電膜８５３に接続されている。
【０１２８】
また、導電膜８２２の一部が露出するような開口部を有した絶縁膜８２４が、絶縁膜８５４上に設けられている。導電膜８２２の一部及び絶縁膜８５４上には、ＥＬ層８２５と、陰極として機能する導電膜８２６とが、順に積層するように設けられている。導電膜８２２と、ＥＬ層８２５と、導電膜８２６とが重なっている領域が、発光素子８３２に相当する。
【０１２９】
なお、本発明の一態様では、トランジスタ８３０及びトランジスタ８３１は、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体が半導体膜に用いられていても良いし、酸化物半導体などのワイドギャップ半導体が半導体膜に用いられていても良い。
【０１３０】
トランジスタ８３０及びトランジスタ８３１の半導体膜に、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体が用いられる場合、一導電性を付与する不純物元素を上記半導体膜に添加して、ソース領域またはドレイン領域として機能する不純物領域を形成する。例えば、リンまたはヒ素を上記半導体膜に添加することで、ｎ型の導電性を有する不純物領域を形成することができる。また、例えば、ホウ素を上記半導体膜に添加することで、ｐ型の導電性を有する不純物領域を形成することができる。
【０１３１】
トランジスタ８３０及びトランジスタ８３１の半導体膜に、酸化物半導体が用いられる場合、ドーパントを上記半導体膜に添加して、ソース領域またはドレイン領域として機能する不純物領域を形成しても良い。ドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族元素などを用いることができる。例えば、窒素をドーパントとして用いた場合、不純物領域中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
【０１３２】
なお、シリコン半導体としては、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウエハーに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１３３】
なお、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１３４】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいても良い。
【０１３５】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいても良い。
【０１３６】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいても良い。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【０１３７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いると良い。
【０１３８】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１３９】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
【０１４０】
具体的に、高純度化された酸化物半導体を半導体膜に用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース端子とドレイン端子間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース端子とドレイン端子間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
【０１４１】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲート電極よりも高い電位とした状態において、ソース端子の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲート電極よりも低い電位とした状態において、ソース端子の電位を基準としたときのゲート電極の電位が０以上であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。
【０１４２】
なお、例えば、酸化物半導体膜は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により形成することができる。Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）が形成されやすくなる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上１００％未満である。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０１４３】
なお、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物である酸化物半導体膜の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
【０１４４】
なお、酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【０１４５】
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【０１４６】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１４７】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていても良い。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０１４８】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくても良い。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０１４９】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０１５０】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【０１５１】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１５２】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１５３】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１５４】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０１５５】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１５６】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
【０１５７】
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
【０１５８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１５９】
（実施の形態５）
本実施の形態では、半導体表示装置の一形態に相当する、パネルの一例について説明する。図１２に示すパネルは、基板７００と、基板７００上の画素部７０１、信号線駆動回路７０２ａ、信号線駆動回路７０２ｂ、走査線駆動回路７０３ａ、及び走査線駆動回路７０３ｂとを有する。
【０１６０】
画素部７０１は複数の画素を有し、各画素には、表示素子と、当該表示素子の動作を制御する単数または複数のトランジスタとが設けられている。走査線駆動回路７０３ａ及び走査線駆動回路７０３ｂは、各画素に接続された走査線への電位の供給により、画素部７０１が有する画素を選択する。信号線駆動回路７０２ａ及び信号線駆動回路７０２ｂは、走査線駆動回路７０３ａ及び走査線駆動回路７０３ｂにより選択された画素への画像信号の供給を制御する。
【０１６１】
なお、図１２では、走査線駆動回路７０３ａ及び走査線駆動回路７０３ｂにより、画素部７０１の両端から各走査線への電位の供給が行われる場合を例示している。上記構成により、画素部７０１が大型化することで走査線が長くなっても、画素部７０１内において走査線の配線抵抗に起因する電位降下が起こるのを防ぐことができる。
【０１６２】
また、信号線駆動回路７０２ａ及び信号線駆動回路７０２ｂによる、画素への画像信号の供給は、信号線を介して行われる。図１２では、信号線駆動回路７０２ａにより、奇数番目の信号線を介して、画素への画像信号の供給が行われ、信号線駆動回路７０２ｂにより、偶数番目の信号線を介して、画素への画像信号の供給が行われる場合を例示している。
【０１６３】
また、図１２では、走査線駆動回路７０３ａ及び走査線駆動回路７０３ｂが画素部７０１と共に基板７００上に形成されており、チップに形成された信号線駆動回路７０２ａ及び信号線駆動回路７０２ｂが、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）法を用いて基板７００に実装されている場合を例示している。チップに形成された走査線駆動回路７０３ａ及び走査線駆動回路７０３ｂが、基板７００に実装されていても良いし、或いは、信号線駆動回路７０２ａ及び信号線駆動回路７０２ｂが画素部７０１と共に基板７００上に形成されていても良い。また、チップの実装も、ＴＡＢ法に限定されない。チップがＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）などを用いて、基板７００に実装されていても良い。或いは、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて、チップが基板７００に実装されていても良い。
【０１６４】
走査線は、複数の画素に接続されているため、走査線駆動回路７０３ａ及び走査線駆動回路７０３ｂには大きな電流供給能力が求められる。よって、走査線駆動回路７０３ａ及び走査線駆動回路７０３ｂが有するパルス出力回路の出力側に位置するトランジスタは、サイズを大きくする必要がある。特に画素部７０１の画素数が増加すると、或いは画素部７０１の面積が増大すると、走査線の配線抵抗の増大、或いは走査線に接続されている負荷の増大がもたらされるため、より大きな電流供給能力を満たすために、上記トランジスタのサイズをさらに大きくする必要が生じる。そして、上記トランジスタのサイズが大きくなると、走査線駆動回路７０３ａ及び走査線駆動回路７０３ｂにおいて複数のトランジスタのゲート電極として機能する導電膜の面積が増大してしまい、アンテナ効果による上記配線の静電破壊が起きやすくなる。しかし、本発明の一態様では、複数のゲート電極が、上記ゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されている。よって、ゲート電極として機能する各導電膜の面積を小さく抑えることができるので、画素部７０１の画素数が増加しても、或いは画素部７０１の面積が増大しても、アンテナ効果による静電破壊を起きにくくすることができる。
【０１６５】
なお、本実施の形態では、走査線駆動回路７０３ａ及び走査線駆動回路７０３ｂに、本発明の一態様に係る構成を適用した場合について説明したが、本発明の一態様では、信号線駆動回路７０２ａ及び信号線駆動回路７０２ｂに、本発明の一態様に係る構成を適用しても良い。
【０１６６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１６７】
（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１３に示す。
【０１６８】
図１３（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。携帯型ゲーム機の駆動回路、或いは、表示部５００３または表示部５００４に、本発明の一態様に係る半導体装置を用いることで、歩留まりの高い携帯型ゲーム機を提供することができる。なお、図１３（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０１６９】
図１３（Ｂ）は表示機器であり、筐体５２０１、表示部５２０２、支持台５２０３等を有する。表示機器の駆動回路、或いは、表示部５２０２に本発明の一態様に係る半導体表示装置を用いることで、歩留まりの高い表示機器を提供することができる。なお、表示機器には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示機器が含まれる。
【０１７０】
図１３（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。ノート型パーソナルコンピュータの駆動回路、或いは、表示部５４０２に本発明の一態様に係る半導体表示装置を用いることで、歩留まりの高いノート型パーソナルコンピュータを提供することができる。
【０１７１】
図１３（Ｄ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により可動となっている。第１表示部５６０３における映像の切り替えを、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された半導体表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、半導体表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を半導体表示装置の画素部に設けることでも、付加することができる。携帯情報端末の駆動回路、或いは、第１表示部５６０３または第２表示部５６０４に本発明の一態様に係る半導体装置を用いることで、歩留まりの高い携帯情報端末を提供することができる。
【０１７２】
図１３（Ｅ）は携帯電話であり、筐体５８０１、表示部５８０２、音声入力部５８０３、音声出力部５８０４、操作キー５８０５、受光部５８０６等を有する。受光部５８０６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。携帯電話の駆動回路、或いは、表示部５８０２に本発明の一態様に係る半導体装置を用いることで、歩留まりの高い携帯電話を提供することができる。
【０１７３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０１７４】
１００ 半導体装置
１０１ トランジスタ
１０２ トランジスタ
１０３ 配線
１０４ 配線
１０５ 配線
１０６ 配線
１０７ 配線
１１０ 導電膜
１１１ ゲート絶縁膜
１１２ 半導体膜
１１３ 導電膜
１１４ 導電膜
１１５ 導電膜
１１６ 半導体膜
１１７ 導電膜
１１８ 導電膜
１１９ 導電膜
１２０ 開口部
１２１ 開口部
１２２ 導電膜
１２３ 半導体膜
１２４ 導電膜
１２５ 導電膜
１２６ 半導体膜
１２７ 導電膜
１２８ 導電膜
２１０ 導電膜
２１１ ゲート絶縁膜
２１２ 半導体膜
２１３ 導電膜
２１４ 導電膜
２１５ 導電膜
２１６ 半導体膜
２１７ 導電膜
２１８ 導電膜
２１９ 導電膜
２２０ 開口部
２２１ 開口部
２２２ 導電膜
２２３ 半導体膜
２２４ 導電膜
２２５ 導電膜
２２６ 半導体膜
２２７ 導電膜
２２８ 導電膜
３００ パルス発生回路
３０１ トランジスタ
３０２ トランジスタ
３０３ トランジスタ
３０４ トランジスタ
３０５ トランジスタ
３０６ トランジスタ
３０７ トランジスタ
３０８ トランジスタ
３０９ トランジスタ
３１０ トランジスタ
３１１ トランジスタ
３１２ トランジスタ
３１３ トランジスタ
３１４ トランジスタ
３１５ トランジスタ
３１６ 容量素子
３１７ 配線
３１８ 配線
３１９ 配線
３２０ 配線
３２１ 配線
３２２ 配線
３２３ 配線
３２４ 配線
３２５ 配線
３２６ 配線
３２７ 配線
３２８ 配線
３２９ 配線
３５０ インバータ
３５１ インバータ
４００ パルス発生回路
４０２ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
４０５ 配線
４０６ 配線
４０７ 配線
４０８ 配線
４０９ 配線
４１０ 配線
４１１ 配線
４１２ 配線
４１３ 配線
４１４ 配線
４１５ トランジスタ
４１６ トランジスタ
４１７ トランジスタ
４１８ トランジスタ
４１９ トランジスタ
４２０ トランジスタ
４３０ パルス発生回路
４３２ トランジスタ
４３３ トランジスタ
４３４ トランジスタ
４３５ 配線
４３６ 配線
４３７ 配線
４３８ 配線
４３９ 配線
４４０ 配線
４４１ 配線
４４２ 配線
４４３ 配線
４４４ 配線
４４５ 配線
４４６ トランジスタ
４４７ トランジスタ
４４８ トランジスタ
４４９ トランジスタ
４５０ トランジスタ
４５１ トランジスタ
４５２ トランジスタ
４６０ パルス発生回路
４６２ トランジスタ
４６３ トランジスタ
４６４ トランジスタ
４６５ 配線
４６６ 配線
４６７ 配線
４６８ 配線
４６９ 配線
４７０ 配線
４７１ 配線
４７２ 配線
４７４ 配線
４７５ 配線
４７６ トランジスタ
４７７ トランジスタ
４７８ トランジスタ
４７９ トランジスタ
４８０ トランジスタ
４８１ トランジスタ
４８２ トランジスタ
５００ パルス発生回路
５０２ トランジスタ
５０３ トランジスタ
５０４ トランジスタ
５０５ 配線
５０６ 配線
５０７ 配線
５０８ 配線
５０９ 配線
５１０ 配線
５１１ 配線
５１２ 配線
５１４ 配線
５１５ 配線
５１６ トランジスタ
５１７ トランジスタ
５１８ トランジスタ
５１９ トランジスタ
５２０ トランジスタ
５２１ トランジスタ
５２２ トランジスタ
５２３ トランジスタ
５３０ パルス発生回路
５３２ トランジスタ
５３３ トランジスタ
５３４ トランジスタ
５３５ 配線
５３６ 配線
５３７ 配線
５３８ 配線
５３９ 配線
５４０ 配線
５４１ 配線
５４２ 配線
５４４ 配線
５４５ 配線
５４６ トランジスタ
５４７ トランジスタ
５４８ トランジスタ
５４９ トランジスタ
５５０ トランジスタ
５５１ トランジスタ
５５２ トランジスタ
５５３ トランジスタ
７００ 基板
７０１ 画素部
７０２ａ 信号線駆動回路
７０２ｂ 信号線駆動回路
７０３ａ 走査線駆動回路
７０３ｂ 走査線駆動回路
８００ 基板
８０２ ゲート絶縁膜
８１２ 導電膜
８１３ 半導体膜
８１４ 導電膜
８１５ 導電膜
８１６ 導電膜
８１７ 半導体膜
８１８ 導電膜
８１９ 導電膜
８２０ 絶縁膜
８２１ 絶縁膜
８２２ 導電膜
８２４ 絶縁膜
８２５ ＥＬ層
８２６ 導電膜
８３０ トランジスタ
８３１ トランジスタ
８３２ 発光素子
８４０ 画素
８４１ 駆動回路
８５０ 導電膜
８５１ 導電膜
８５２ 導電膜
８５３ 導電膜
８５４ 絶縁膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５２０１ 筐体
５２０２ 表示部
５２０３ 支持台
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 表示部
５８０３ 音声入力部
５８０４ 音声出力部
５８０５ 操作キー
５８０６ 受光部
【技術分野】
【０００１】
本発明は、絶縁ゲート型電界効果トランジスタを用いた半導体装置に関する。
【背景技術】
【０００２】
近年、多結晶シリコンや微結晶シリコンによって得られる高い移動度と、非晶質シリコンによって得られる均一な素子特性とを兼ね備えた新たな半導体材料として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表示装置などで透明電極材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知られている（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、非晶質シリコンや酸化物半導体を有するトランジスタで構成された半導体表示装置は、第５世代（横１２００ｍｍ×縦１３００ｍｍ）以上のガラス基板に対応できるため、生産性が高く、コストが低いという利点を有する。パネルが大型化すると、半導体表示装置の画素部において、複数の画素に接続されたバスラインと呼ばれる配線、例えば走査線や信号線などの負荷が大きくなる。そのため、走査線や信号線に電位を供給する駆動回路には大きな電流供給能力が求められるので、駆動回路を構成するトランジスタ、特に出力側に位置するトランジスタは、その電気的特性にも依るが、パネルの大型化に伴いサイズが増大する傾向にある。
【０００５】
上記トランジスタのサイズが増大すると、駆動回路においてトランジスタのゲート電極として機能する配線の面積が、レイアウトの都合上、増大する。そのため、ドライエッチングなどのプラズマを用いた製造工程において配線に電荷が蓄積される、所謂アンテナ効果と呼ばれる現象が起きやすく、配線に蓄積された上記電荷の放電により配線が静電破壊される確率が高くなる。
【０００６】
特に、非晶質シリコンや酸化物半導体を有するトランジスタは、多結晶シリコンや単結晶シリコンを用いたトランジスタに比べて、オン電流が小さい傾向にある。非晶質シリコンや酸化物半導体を有するトランジスタを用いると、パネルの大型化はプロセス上可能であるが、駆動回路の電流供給能力を満たすために更に大きなサイズのトランジスタを設計する必要が生じる。よって、配線の面積の増大による配線の静電破壊の確率が高まり、それにより歩留まりの低下がもたらされやすい。
【０００７】
上述したような技術的背景のもと、本発明は、静電破壊による歩留まりの低下を防ぐことができる半導体装置の提供を、課題の一つとする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、アンテナ効果による導電膜への電荷の蓄積を防ぐために、複数のトランジスタのゲート電極として機能する一の導電膜を複数に分割する。上記分割された導電膜は離隔している。そして、上記分割された導電膜どうしを、分割された導電膜と異なる導電膜により、電気的に接続する構成を有する。上記複数のトランジスタには、駆動回路の出力側のトランジスタが含まれるものとする。
【０００９】
或いは、本発明の一態様では、複数の画素を選択するための信号を走査線に供給する走査線駆動回路が、上記信号を生成するシフトレジスタを有しており、上記シフトレジスタにおいて、複数のトランジスタのゲート電極として機能する一の導電膜を複数に分割する。上記分割された導電膜は離隔している。そして、上記分割された導電膜どうしを、分割された導電膜と異なる導電膜により、電気的に接続する構成を有する。上記複数のトランジスタには、シフトレジスタの出力側のトランジスタが含まれるものとする。
【００１０】
分割された導電膜と異なる導電膜は、上記分割された導電膜と異なる層に設けられていても良い。そして、上記の異なる層に形成された導電膜は、上記複数のトランジスタのソース電極及びドレイン電極と同じ層に形成されていても良い。
【００１１】
なお、本発明の一態様では、上記複数のトランジスタが、非晶質シリコンまたは酸化物半導体を活性層に有していても良い。
【００１２】
本発明の一態様では、ゲート電極として機能する複数の導電膜どうしを、異なる層に形成された導電膜で電気的に接続することで、一の導電膜を複数のゲート電極として機能させる場合よりも、ゲート電極として機能する各導電膜の面積を小さく抑えることができる。よって、パネルの大型化により駆動回路の出力側に位置するトランジスタのサイズが増大しても、上記トランジスタのゲート電極として機能する導電膜の面積を小さく抑えることができ、それにより、ゲート電極をエッチングにより形成する工程など、プラズマを用いた製造工程において、アンテナ効果により上記導電膜が静電破壊されるのを防ぐことができる。
【００１３】
具体的に、本発明の一態様に係る半導体装置は、複数の画素に信号を供給する駆動回路を有する。上記駆動回路は複数のトランジスタを有し、上記複数のトランジスタのうち、信号の出力側の少なくとも一のトランジスタと、上記出力側のトランジスタ以外の少なくとも一のトランジスタとは、互いのゲート電極が、ゲート電極と異なる導電膜によって、電気的に接続されている。
【発明の効果】
【００１４】
本発明の一態様に係る半導体装置では、上記構成により、静電破壊による歩留まりの低下を防ぐことができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体装置の構成を示す図。
【図２】トランジスタの上面図及び断面図。
【図３】トランジスタの上面図及び断面図。
【図４】本発明の半導体装置の構成を示す回路図。
【図５】シフトレジスタの構成を示す図。
【図６】パルス出力回路の動作を示すタイミングチャート。
【図７】第ｊのパルス発生回路を、模式的に示した図。
【図８】パルス発生回路の構成を示す図。
【図９】パルス発生回路の構成を示す図。
【図１０】パルス発生回路の構成を示す図。
【図１１】駆動回路と画素の断面図。
【図１２】パネルの構成を示す図。
【図１３】電子機器の図。
【発明を実施するための形態】
【００１６】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１７】
なお、本発明は、集積回路、ＲＦタグ、半導体表示装置など、トランジスタを用いたあらゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、半導体膜を用いた回路素子を駆動回路に有している半導体表示装置が、その範疇に含まれる。
【００１８】
なお、本明細書において半導体表示装置とは、液晶素子や発光素子などの表示素子が各画素に形成されたパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを、その範疇に含む。
【００１９】
（実施の形態１）
図１に、本発明の一態様に係る半導体装置の、回路構成の一例を示す。図１に示す半導体装置１００は、少なくともトランジスタ１０１と、トランジスタ１０２とを含む複数のトランジスタを有する。
【００２０】
半導体装置１００には、配線１０５及び配線１０６を介して、ハイレベルの電位ＶＨ、或いはローレベルの電位ＶＬが与えられている。図１では、配線１０５を介して電位ＶＨが半導体装置１００に与えられ、配線１０６を介して電位ＶＬが半導体装置１００に与えられている場合を例示している。また、半導体装置１００には、配線１０３を介して入力信号の電位Ｖｉｎが与えられる。半導体装置１００では、トランジスタ１０１及びトランジスタ１０２を含む複数のトランジスタが、電位Ｖｉｎに従ってスイッチングを行う。そして、電位ＶＨまたは電位ＶＬのいずれか一方が上記スイッチングにより選択され、選択された電位が出力信号の電位Ｖｏｕｔとして、半導体装置１００から配線１０４を介して出力される。
【００２１】
トランジスタ１０２は、そのソース端子またはドレイン端子の一方が、配線１０４に接続されている。すなわち、トランジスタ１０２は、半導体装置１００の出力側に位置し、配線１０４への電位Ｖｏｕｔの出力を制御する機能を有する。そして、本発明の一態様では、トランジスタ１０１のゲート電極（Ｇで示す）と、トランジスタ１０２のゲート電極（Ｇで示す）とが、上記ゲート電極とは異なる配線１０７により、電気的に接続されている。
【００２２】
なお、本明細書において接続とは、特に断りがない場合、電気的な接続と直接的な接続の両方を意味しており、電流、電圧又は電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧又は電位が、供給可能、或いは伝送可能であるように、配線、導電膜、抵抗、ダイオード、トランジスタなどの素子を介して間接的に接続している状態も、その範疇に含む。
【００２３】
また、トランジスタのソース端子とは、活性層の一部であるソース領域、或いは活性層に接続されたソース電極を意味する。同様に、トランジスタのドレイン端子とは、活性層の一部であるドレイン領域、或いは活性層に接続されたドレイン電極を意味する。
【００２４】
トランジスタが有するソース端子とドレイン端子は、トランジスタの極性及び各電極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる電極がソース端子と呼ばれ、高い電位が与えられる電極がドレイン端子と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレイン端子と呼ばれ、高い電位が与えられる電極がソース端子と呼ばれる。本明細書では、便宜上、ソース端子とドレイン端子とが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソース端子とドレイン端子の呼び方が入れ替わる。
【００２５】
なお、複数の画素に接続されたバスラインと呼ばれる負荷の大きい配線、例えば走査線や信号線などに、半導体装置１００から出力される電位Ｖｏｕｔを供給する場合、上記電位Ｖｏｕｔの出力を制御するトランジスタ１０２には、大きな電流供給能力が求められる。そのため、当該トランジスタ１０２のチャネル幅Ｗは、トランジスタ１０１のチャネル幅Ｗよりも、大きい値に設計することが望ましい。
【００２６】
図２（Ａ）に、図１に示したトランジスタ１０１及びトランジスタ１０２の上面図を、一例として示す。ただし、図２（Ａ）では、トランジスタ１０１及びトランジスタ１０２のレイアウトを明確にするために、ゲート絶縁膜１１１を省略した上面図を示す。また、図２（Ａ）に示したトランジスタ１０２の、一点鎖線Ａ１−Ａ２における断面図の一例を、図２（Ｂ）に示す。
【００２７】
図２（Ａ）では、トランジスタ１０１が、ゲート電極として機能する導電膜１１０と、導電膜１１０上のゲート絶縁膜１１１と、ゲート絶縁膜１１１上において導電膜１１０と重なる位置に設けられた半導体膜１１２と、半導体膜１１２上においてソース電極またはドレイン電極として機能する導電膜１１３及び導電膜１１４とを有する。
【００２８】
また、図２（Ａ）及び図２（Ｂ）では、トランジスタ１０２が、ゲート電極として機能する導電膜１１５と、導電膜１１５上のゲート絶縁膜１１１と、ゲート絶縁膜１１１上において導電膜１１５と重なる位置に設けられた半導体膜１１６と、半導体膜１１６上においてソース電極またはドレイン電極として機能する導電膜１１７及び導電膜１１８とを有する。
【００２９】
そして、本発明の一態様では、出力側に位置するトランジスタ１０２の方が、トランジスタ１０１よりも電流供給能力が高い。よって、本発明の一態様では、図２（Ａ）に示すように、トランジスタ１０２のチャネル長Ｌ１０２に対するチャネル幅Ｗ１０２の比を、トランジスタ１０１のチャネル長Ｌ１０１に対するチャネル幅Ｗ１０１の比よりも、大きい値に設計することが望ましい。具体的に、チャネル長Ｌ１０２に対するチャネル幅Ｗ１０２の比は、チャネル長Ｌ１０１に対するチャネル幅Ｗ１０１の比の２倍以上、より好ましくは３倍以上であることが望ましい。
【００３０】
また、導電膜１１０と導電膜１１５とは、離隔している。なお、本明細書において離隔とは、物理的に離れて存在することを意味する。そして、図２（Ａ）及び図２（Ｂ）では、導電膜１１０と導電膜１１５とが、配線として機能する導電膜１１９を介して、電気的に接続されている。具体的に、導電膜１１０と導電膜１１５とは、ゲート絶縁膜１１１に形成された開口部１２０及び開口部１２１を介して、導電膜１１９に接続されている。
【００３１】
また、図２（Ａ）及び図２（Ｂ）に示す導電膜１１０と導電膜１１５とは、絶縁表面上に形成された一の導電膜を、エッチング等により所望の形状に加工することで、形成することができる。そして、導電膜１１３及び導電膜１１４と、導電膜１１７及び導電膜１１８と、導電膜１１９とは、開口部１２０及び開口部１２１を覆うようにゲート絶縁膜１１１上に形成された一の導電膜を、エッチング等により所望の形状に加工することで、形成することができる。すなわち、導電膜１１９は、導電膜１１０及び導電膜１１５と、異なる層に形成されている。
【００３２】
図２（Ａ）及び図２（Ｂ）に示すように、本発明の一態様では、ゲート電極として機能する導電膜１１０及び導電膜１１５を、導電膜１１０及び導電膜１１５と異なる層に形成された導電膜１１９により電気的に接続している。
【００３３】
比較例として、図２（Ｃ）に、図１に示したトランジスタ１０１及びトランジスタ１０２の上面図の、別の一例として示す。ただし、図２（Ｃ）では、トランジスタ１０１及びトランジスタ１０２のレイアウトを明確にするために、ゲート絶縁膜を省略した上面図を示す。
【００３４】
図２（Ｃ）では、トランジスタ１０１が、ゲート電極として機能する導電膜１２２と、導電膜１２２上のゲート絶縁膜と、ゲート絶縁膜上において導電膜１２２と重なる位置に設けられた半導体膜１２３と、半導体膜１２３上においてソース電極またはドレイン電極として機能する導電膜１２４及び導電膜１２５とを有する。
【００３５】
また、図２（Ｃ）では、トランジスタ１０２が、ゲート電極として機能する導電膜１２２と、導電膜１２２上のゲート絶縁膜と、ゲート絶縁膜上において導電膜１２２と重なる位置に設けられた半導体膜１２６と、半導体膜１２６上においてソース電極またはドレイン電極として機能する導電膜１２７及び導電膜１２８とを有する。
【００３６】
すなわち、図２（Ｃ）では、トランジスタ１０１とトランジスタ１０２とが、導電膜１２２を共有しており、導電膜１２２がトランジスタ１０１のゲート電極及びトランジスタ１０２のゲート電極として機能する。よって、図２（Ｃ）の場合、ゲート電極として機能する導電膜１２２の面積が、図２（Ａ）及び図２（Ｂ）においてゲート電極として機能する導電膜１１０及び導電膜１１５の各面積よりも、大きくなる。
【００３７】
よって、本発明の一態様では、ゲート電極として機能する導電膜１１０及び導電膜１１５の各面積を比較例の導電膜１２２の面積に比べて小さく抑えることができるので、導電膜１１０及び導電膜１１５をエッチングで作製する際に、導電膜１１０及び導電膜１１５のそれぞれに蓄積される電荷量を小さく抑える、すなわち、アンテナ効果を低減させることができる。したがって、本発明の一態様では、導電膜１１０及び導電膜１１５をエッチングで作製する際に、比較例に比べて、上記電荷の放電による導電膜１１０及び導電膜１１５の静電破壊を起きにくくすることができる。
【００３８】
また、本発明の一態様では、導電膜１１０及び導電膜１１５上の半導体膜１１２及び半導体膜１１６をエッチングで作製する際にも、アンテナ効果による導電膜１１０及び導電膜１１５の静電破壊を起きにくくすることができる。
【００３９】
次いで、図３（Ａ）に、図１に示したトランジスタ１０１及びトランジスタ１０２の上面図の、図２（Ａ）と異なる一例を示す。ただし、図３（Ａ）では、トランジスタ１０１及びトランジスタ１０２のレイアウトを明確にするために、ゲート絶縁膜２１１を省略した上面図を示す。また、図３（Ａ）に示したトランジスタ１０２の、一点鎖線Ｂ１−Ｂ２における断面図の一例を、図３（Ｂ）に示す。
【００４０】
図３（Ａ）では、トランジスタ１０１が、ソース電極またはドレイン電極として機能する導電膜２１３及び導電膜２１４と、導電膜２１３及び導電膜２１４上の半導体膜２１２と、半導体膜２１２上のゲート絶縁膜２１１と、ゲート絶縁膜２１１上において半導体膜２１２と重なる位置に設けられた、ゲート電極として機能する導電膜２１０とを有する。
【００４１】
また、図３（Ａ）及び図３（Ｂ）では、トランジスタ１０２が、ソース電極またはドレイン電極として機能する導電膜２１７及び導電膜２１８と、導電膜２１７及び導電膜２１８上の半導体膜２１６と、半導体膜２１６上のゲート絶縁膜２１１と、ゲート絶縁膜２１１上において半導体膜２１６と重なる位置に設けられた、ゲート電極として機能する導電膜２１５とを有する。
【００４２】
そして、本発明の一態様では、出力側に位置するトランジスタ１０２の方が、トランジスタ１０１よりも電流供給能力が高い。よって、本発明の一態様では、図３（Ａ）に示すように、トランジスタ１０２のチャネル長Ｌ１０２に対するチャネル幅Ｗ１０２の比を、トランジスタ１０１のチャネル長Ｌ１０１に対するチャネル幅Ｗ１０１の比よりも、大きい値に設計することが望ましい。具体的に、チャネル長Ｌ１０２に対するチャネル幅Ｗ１０２の比は、チャネル長Ｌ１０１に対するチャネル幅Ｗ１０１の比の２倍以上、より好ましくは３倍以上であることが望ましい。
【００４３】
また、導電膜２１０と導電膜２１５とは、離隔している。そして、図３（Ａ）及び図３（Ｂ）では、導電膜２１０と導電膜２１５とが、配線として機能する導電膜２１９を介して、電気的に接続されている。具体的に、導電膜２１０と導電膜２１５とは、ゲート絶縁膜２１１に形成された開口部２２０及び開口部２２１を介して、導電膜２１９に接続されている。
【００４４】
また、図３（Ａ）及び図３（Ｂ）に示す導電膜２１０と導電膜２１５とは、開口部２２０及び開口部２２１を覆うようにゲート絶縁膜２１１上に形成された一の導電膜を、エッチング等により所望の形状に加工することで、形成することができる。そして、導電膜２１３及び導電膜２１４と、導電膜２１７及び導電膜２１８と、導電膜２１９とは、絶縁表面上に形成された一の導電膜を、エッチング等により所望の形状に加工することで、形成することができる。すなわち、導電膜２１９は、導電膜２１０及び導電膜２１５と、異なる層に形成されている。
【００４５】
図３（Ａ）及び図３（Ｂ）に示すように、本発明の一態様では、ゲート電極として機能する導電膜２１０及び導電膜２１５を、導電膜２１０及び導電膜２１５と異なる層に形成された導電膜２１９により電気的に接続している。
【００４６】
比較例として、図３（Ｃ）に、図１に示したトランジスタ１０１及びトランジスタ１０２の上面図の、別の一例として示す。ただし、図３（Ｃ）では、トランジスタ１０１及びトランジスタ１０２のレイアウトを明確にするために、ゲート絶縁膜を省略した上面図を示す。
【００４７】
図３（Ｃ）では、トランジスタ１０１が、ソース電極またはドレイン電極として機能する導電膜２２４及び導電膜２２５と、導電膜２２４及び導電膜２２５上の半導体膜２２３と、半導体膜２２３上のゲート絶縁膜と、ゲート絶縁膜上において半導体膜２２３と重なる位置に設けられた、ゲート電極として機能する導電膜２２２とを有する。
【００４８】
また、図３（Ｃ）では、トランジスタ１０２が、ソース電極またはドレイン電極として機能する導電膜２２７及び導電膜２２８と、導電膜２２７及び導電膜２２８上の半導体膜２２６と、半導体膜２２６上のゲート絶縁膜と、ゲート絶縁膜上において半導体膜２２６と重なる位置に設けられた、ゲート電極として機能する導電膜２２２とを有する。
【００４９】
すなわち、図３（Ｃ）では、トランジスタ１０１とトランジスタ１０２とが、導電膜２２２を共有しており、導電膜２２２がトランジスタ１０１のゲート電極及びトランジスタ１０２のゲート電極として機能する。よって、図３（Ｃ）の場合、ゲート電極として機能する導電膜２２２の面積が、図３（Ａ）及び図３（Ｂ）においてゲート電極として機能する導電膜２１０及び導電膜２１５の各面積よりも、大きくなる。
【００５０】
よって、本発明の一態様では、ゲート電極として機能する導電膜２１０及び導電膜２１５の各面積を比較例の導電膜２２２の面積に比べて小さく抑えることができるので、導電膜２１０及び導電膜２１５をエッチングで作製する際に、導電膜２１０及び導電膜２１５のそれぞれに蓄積される電荷量を小さく抑える、すなわち、アンテナ効果を低減させることができる。したがって、本発明の一態様では、導電膜２１０及び導電膜２１５をエッチングで作製する際に、比較例に比べて、上記電荷の放電による導電膜２１０及び導電膜２１５の静電破壊を起きにくくすることができる。
【００５１】
また、本発明の一態様では、導電膜２１０及び導電膜２１５上の各種導電膜をエッチングで所望の形状に加工する際にも、アンテナ効果による導電膜２１０及び導電膜２１５の静電破壊を起きにくくすることができる。
【００５２】
次いで、本発明の一態様に係る半導体装置の一つである、パルス発生回路の構成について説明する。図４に、本発明の一態様に係る半導体装置が有する、パルス発生回路の一例を示す。
【００５３】
図４に示すパルス発生回路３００は、トランジスタ３０１乃至トランジスタ３１５と、容量素子３１６とを有する。トランジスタ３０２は、図１にて示したトランジスタ１０１に相当する。トランジスタ３０９、トランジスタ３１２、またはトランジスタ３１５は、図１にて示したトランジスタ１０２に相当する。また、パルス発生回路３００は、配線３１７乃至配線３２６から各種電位が与えられ、配線３２７乃至配線３２９に電位を出力する構成を有している。
【００５４】
上記パルス発生回路３００を複数段接続させることで、シフトレジスタを構成することができる。
【００５５】
具体的に、トランジスタ３０１乃至トランジスタ３１５がｎチャネル型である場合、配線３１７にはハイレベルの電位ＶＤＤが与えられ、配線３１８にはローレベルの電位ＶＳＳが与えられ、配線３２６にはローレベルの電位ＶＥＥが与えられる。電位ＶＥＥは、電位ＶＳＳと同じ電位であるか、それより高い電位であることが望ましい。また、配線３１９には電位ＬＩＮが与えられ、配線３２０には電位ＩＮＲＥＳが与えられ、配線３２１には電位ＣＬＫ２が与えられ、配線３２２には電位ＲＩＮが与えられ、配線３２３には電位ＣＬＫ１が与えられ、配線３２４には電位ＰＷＣ２が与えられ、配線３２５には電位ＰＷＣ１が与えられる。
【００５６】
また、パルス発生回路３００から出力される電位ＧＯＵＴ１は、配線３２７に与えられる。パルス発生回路３００から出力される電位ＧＯＵＴ２は、配線３２８に与えられる。パルス発生回路３００から出力される電位ＳＲＯＵＴは、配線３２９に与えられる。
【００５７】
電位ＬＩＮ、電位ＲＩＮ、及び電位ＣＬＫ２、及び電位ＩＮＲＥＳは、図１に示す半導体装置１００における電位Ｖｉｎに相当する。電位ＧＯＵＴ１、電位ＧＯＵＴ２、及び電位ＳＲＯＵＴは、図１に示す半導体装置１００における電位Ｖｏｕｔに相当する。電位ＶＳＳ、電位ＶＥＥ、電位ＰＷＣ１、電位ＰＷＣ２、及び電位ＣＬＫ１は、図１に示す半導体装置１００における電位ＶＨまたは電位ＶＬに相当する。
【００５８】
具体的に、トランジスタ３０１は、そのゲート電極が配線３１９に接続されている。また、トランジスタ３０１は、そのソース端子及びドレイン端子の一方が配線３１７に、他方がトランジスタ３０２のソース端子及びドレイン端子の一方に、それぞれ接続されている。トランジスタ３０２は、そのゲート電極がトランジスタ３１５のゲート電極に接続されている。また、トランジスタ３０２は、そのソース端子及びドレイン端子の他方が、配線３１８に接続されている。トランジスタ３０３は、そのゲート電極が配線３２０に接続されている。また、トランジスタ３０３は、そのソース端子及びドレイン端子の一方が配線３１７に、他方がトランジスタ３０２のゲート電極に、それぞれ接続されている。トランジスタ３０４は、そのゲート電極が配線３２１に接続されている。また、トランジスタ３０４は、そのソース端子及びドレイン端子の一方が配線３１７に、他方がトランジスタ３０２のゲート電極に、それぞれ接続されている。トランジスタ３０５は、そのゲート電極が配線３２２に接続されている。また、トランジスタ３０５は、そのソース端子及びドレイン端子の一方が配線３１７に、他方がトランジスタ３０２のゲート電極に、それぞれ接続されている。トランジスタ３０６は、そのゲート電極が配線３１９に接続されている。また、トランジスタ３０６は、そのソース端子及びドレイン端子の一方がトランジスタ３０２のゲート電極に、他方が配線３１８に、それぞれ接続されている。トランジスタ３０７は、そのゲート電極が配線３１７に接続されている。また、トランジスタ３０７は、そのソース端子及びドレイン端子の一方がトランジスタ３０１のソース端子及びドレイン端子の他方に、他方がトランジスタ３０８のゲート電極に、それぞれ接続されている。トランジスタ３０８は、そのソース端子及びドレイン端子の一方が配線３２３に、他方が配線３２９に、それぞれ接続されている。トランジスタ３０９は、そのゲート電極がトランジスタ３０２のゲート電極に接続されている。また、トランジスタ３０９は、そのソース端子及びドレイン端子の一方が配線３２９に、他方が配線３１８に、それぞれ接続されている。トランジスタ３１０は、そのゲート電極が配線３１７に接続されている。また、トランジスタ３１０は、そのソース端子及びドレイン端子の一方がトランジスタ３０１のソース端子及びドレイン端子の他方に、他方がトランジスタ３１１のゲート電極に、それぞれ接続されている。トランジスタ３１１は、そのソース端子及びドレイン端子の一方が配線３２４に、他方が配線３２８に、それぞれ接続されている。トランジスタ３１２は、そのゲート電極がトランジスタ３０２のゲート電極に接続されている。また、トランジスタ３１２は、そのソース端子及びドレイン端子の一方が配線３２８に、他方が配線３１８に、それぞれ接続されている。トランジスタ３１３は、そのゲート電極が配線３１７に接続されている。また、トランジスタ３１３は、そのソース端子及びドレイン端子の一方がトランジスタ３０１のソース端子及びドレイン端子の他方に、他方がトランジスタ３１４のゲート電極に、それぞれ接続されている。トランジスタ３１４は、そのソース端子及びドレイン端子の一方が配線３２５に、他方が配線３２７に、それぞれ接続されている。トランジスタ３１５は、そのソース端子及びドレイン端子の一方が配線３２７に、他方が配線３２６に、それぞれ接続されている。容量素子３１６は、一方の電極がトランジスタ３０２のゲート電極に、他方の電極が配線３１８に、それぞれ接続されている。
【００５９】
なお、図４では、出力側のトランジスタ３１５のソース端子及びドレイン端子の他方が配線３２６に接続されているが、本発明はこの構成に限定されない。出力側のトランジスタ３１５のソース端子及びドレイン端子の他方が、配線３１８に接続されていても良い。ただし、出力側のトランジスタ３１５はサイズが大きいため、トランジスタ３１５がノーマリオンであると、ドレイン電流が、他のトランジスタに比べて大きい。よって、トランジスタ３１５がノーマリオンであると、トランジスタ３１５のソース端子及びドレイン端子の他方が配線３１８に接続されている場合、配線３１８の電位が上記ドレイン電流により上昇し、出力電位である電位ＧＯＵＴ１の振幅が小さくなってしまう現象が生じやすい。しかし、図４に示すように、出力側のトランジスタ３１５のソース端子及びドレイン端子の他方が配線３１８ではなく配線３２６に接続されていると、トランジスタ３１５がノーマリオンであったとし、それにより、配線３２６の電位が上昇したとしても、当該トランジスタのゲート電極に電位を供給するための配線３１８の電位は、配線３２６の電位の上昇とは無関係である。よって、トランジスタ３１５のドレイン電流により配線３２６の電位が上昇すると、トランジスタ３１５のゲート電圧が負の値を有する閾値電圧に近づくため、トランジスタ３１５がノーマリオンであってもオフにすることができる。
【００６０】
本発明の一態様では、出力側のトランジスタに相当するトランジスタ３０９、トランジスタ３１２、及びトランジスタ３１５の少なくとも一つと、トランジスタ３０２とは、互いのゲート電極が、上記ゲート電極と異なる導電膜を介して、電気的に接続されている。上記構成により、トランジスタ３０９、トランジスタ３１２、トランジスタ３１５、及びトランジスタ３０２の全てのゲート電極が一の導電膜で構成されている場合に比べて、ゲート電極として機能する各導電膜の面積を小さく抑えることができる。よって、ゲート電極として機能する導電膜の、アンテナ効果による静電破壊を、起きにくくすることができる。
【００６１】
なお、本発明の一態様では、ゲート電極として機能する２つの導電膜が、上記２つの導電膜と異なる一の導電膜を介して、電気的に接続されている構成に限定されない。例えば、ゲート電極として機能する２つの導電膜が、上記２つの導電膜と異なる複数の導電膜を介して電気的に接続されていても良い。この場合、上記複数の導電膜の少なくとも一つが、ゲート電極として機能する２つの導電膜と異なる層に形成されているものとする。
【００６２】
また、本発明の一態様では、ゲート電極として機能する複数の導電膜と、上記複数の導電膜を電気的に接続するための導電膜との間に、絶縁膜が設けられている構成に限定されない。本発明の一態様では、ゲート電極として機能する複数の導電膜と、上記複数の導電膜を電気的に接続するための導電膜とが、異なる作製工程において作製されていれば良い。よって、ゲート電極として機能する複数の導電膜と、上記複数の導電膜を電気的に接続するための導電膜との間に、絶縁膜が形成されていなくとも良い。
【００６３】
（実施の形態２）
本実施の形態では、図４に示したパルス発生回路３００を複数段接続させることで構成されるシフトレジスタについて説明する。
【００６４】
図５に示すシフトレジスタは、パルス発生回路３００＿１乃至パルス発生回路３００＿ｙ（ｙは自然数）と、ダミーのパルス発生回路３００＿ｄとを有する。パルス発生回路３００＿１乃至パルス発生回路３００＿ｙは、それぞれ、図４に示したパルス発生回路３００と同じ構成を有する。また、パルス発生回路３００＿ｄは、電位ＲＩＮが与えられる配線３２２と接続されていない点、及び、トランジスタ３０５を有さない点において、図４に示したパルス発生回路３００と構成が異なる。
【００６５】
また、図５に示したシフトレジスタにおいて、パルス発生回路３００＿ｊ（ｊは、ｙ以下の自然数）に接続された配線３１９乃至配線３２５、配線３２７乃至配線３２９の位置を、図７に模式的に示す。図５と図７から分かるように、パルス発生回路３００＿ｊの配線３１９には、前段のパルス発生回路３００＿ｊ−１の配線３２９から出力された電位ＳＲＯＵＴｊ−１が、電位ＬＩＮとして与えられる。ただし、１段目のパルス発生回路３００＿１の配線３１９には、スタートパルス信号ＧＳＰの電位が与えられる構成とする。
【００６６】
また、パルス発生回路３００＿ｊに接続された配線３２２には、１つ後段のパルス発生回路３００＿ｊ＋１の配線３２９から出力された電位ＳＲＯＵＴｊ＋１が、電位ＲＩＮとして与えられる。ただし、ｙ段目のパルス発生回路３００＿ｙの配線３２２には、パルス発生回路３００＿ｄの配線３２９から出力されたＳＲＯＵＴｄが、電位ＲＩＮとして与えられる構成とする。
【００６７】
配線３２１及び配線３２３には、クロック信号ＧＣＫ１乃至クロック信号ＧＣＫ４のうち、いずれか２つのクロック信号の電位が、それぞれ与えられる。具体的に、パルス発生回路３００＿４ｍ＋１では、クロック信号ＧＣＫ１の電位が、電位ＣＬＫ１として配線３２３に与えられ、クロック信号ＧＣＫ２の電位が、電位ＣＬＫ２として配線３２１に与えられる。パルス発生回路３００＿４ｍ＋２では、クロック信号ＧＣＫ２の電位が、電位ＣＬＫ１として配線３２３に与えられ、クロック信号ＧＣＫ３の電位が、電位ＣＬＫ２として配線３２１に与えられる。パルス発生回路３００＿４ｍ＋３では、クロック信号ＧＣＫ３の電位が、電位ＣＬＫ１として配線３２３に与えられ、クロック信号ＧＣＫ４の電位が、電位ＣＬＫ２として配線３２１に与えられる。パルス発生回路３００＿４ｍ＋４では、クロック信号ＧＣＫ４の電位が、電位ＣＬＫ１として配線３２３に与えられ、クロック信号ＧＣＫ１の電位が、電位ＣＬＫ２として配線３２１に与えられる。パルス発生回路３００＿ｄでは、クロック信号ＧＣＫ１の電位が、電位ＣＬＫ１として配線３２３に与えられ、クロック信号ＧＣＫ２の電位が、電位ＣＬＫ２として配線３２１に与えられる。ただし、ｍは、パルス発生回路３００の総数がｙであることを満たす、任意の整数とする。
【００６８】
また、配線３２４及び配線３２５には、パルス幅制御信号ＰＷＣＡ乃至パルス幅制御信号ＰＷＣＤと、パルス幅制御信号ＰＷＣａ乃至パルス幅制御信号ＰＷＣｄのうち、いずれか２つのパルス幅制御信号の電位が、それぞれ与えられる。具体的に、パルス発生回路３００＿４ｍ＋１では、パルス幅制御信号ＰＷＣａの電位が、電位ＰＷＣ１として配線３２５に与えられ、パルス幅制御信号ＰＷＣＡの電位が、電位ＰＷＣ２として配線３２４に与えられる。パルス発生回路３００＿４ｍ＋２では、パルス幅制御信号ＰＷＣｂの電位が、電位ＰＷＣ１として配線３２５に与えられ、パルス幅制御信号ＰＷＣＢの電位が、電位ＰＷＣ２として配線３２４に与えられる。パルス発生回路３００＿４ｍ＋３では、パルス幅制御信号ＰＷＣｃの電位が、電位ＰＷＣ１として配線３２５に与えられ、パルス幅制御信号ＰＷＣＣの電位が、電位ＰＷＣ２として配線３２４に与えられる。パルス発生回路３００＿４ｍ＋４では、パルス幅制御信号ＰＷＣｄの電位が、電位ＰＷＣ１として配線３２５に与えられ、パルス幅制御信号ＰＷＣＤの電位が、電位ＰＷＣ２として配線３２４に与えられる。パルス発生回路３００＿ｄでは、パルス幅制御信号ＰＷＣａの電位が、電位ＰＷＣ１として配線３２５に与えられ、パルス幅制御信号ＰＷＣＡの電位が、電位ＰＷＣ２として配線３２４に与えられる。
【００６９】
パルス発生回路３００＿ｊに接続された配線３２７の電位ＧＯＵＴ１は、走査線ＧＬａｊに与えられる。
【００７０】
パルス発生回路３００＿ｊに接続された配線３２９の電位ＳＲＯＵＴ＿ｊは、インバータ３５１＿ｊによってその極性が反転され、走査線ＧＬｂｊに与えられる。具体的に、インバータ３５１＿４ｍ＋１は、クロック信号ＧＣＫ２が入力されており、クロック信号ＧＣＫ２の電位がローレベルの時に、電位ＳＲＯＵＴ＿４ｍ＋１の極性を反転させて、走査線ＧＬｂ４ｍ＋１に与える。インバータ３５１＿４ｍ＋２は、クロック信号ＧＣＫ３が入力されており、クロック信号ＧＣＫ３の電位がローレベルの時に、電位ＳＲＯＵＴ＿４ｍ＋２の極性を反転させて、走査線ＧＬｂ４ｍ＋２に与える。インバータ３５１＿４ｍ＋３は、クロック信号ＧＣＫ４が入力されており、クロック信号ＧＣＫ４の電位がローレベルの時に、電位ＳＲＯＵＴ＿４ｍ＋３の極性を反転させて、走査線ＧＬｂ４ｍ＋３に与える。インバータ３５１＿４ｍ＋４は、クロック信号ＧＣＫ１が入力されており、クロック信号ＧＣＫ１の電位がローレベルの時に、電位ＳＲＯＵＴ＿４ｍ＋４の極性を反転させて、走査線ＧＬｂ４ｍ＋４に与える。インバータ３５１＿ｄは、クロック信号ＧＣＫ２が入力されており、クロック信号ＧＣＫ２の電位がローレベルの時に、電位ＳＲＯＵＴ＿ｄの極性を反転させて、走査線ＧＬｂｄに与える。
【００７１】
また、パルス発生回路３００＿ｊに接続された配線３２８の電位ＧＯＵＴ２は、インバータ３５０＿ｊによってその極性が反転され、走査線ＧＬｃｊに与えられる。具体的に、インバータ３５０＿４ｍ＋１は、クロック信号ＧＣＫ２が入力されており、クロック信号ＧＣＫ２の電位がローレベルの時に、電位ＧＯＵＴ２の極性を反転させて、走査線ＧＬｃ４ｍ＋１に与える。インバータ３５０＿４ｍ＋２は、クロック信号ＧＣＫ３が入力されており、クロック信号ＧＣＫ３の電位がローレベルの時に、電位ＧＯＵＴ２の極性を反転させて、走査線ＧＬｃ４ｍ＋２に与える。インバータ３５０＿４ｍ＋３は、クロック信号ＧＣＫ４が入力されており、クロック信号ＧＣＫ４の電位がローレベルの時に、電位ＧＯＵＴ２の極性を反転させて、走査線ＧＬｃ４ｍ＋３に与える。インバータ３５０＿４ｍ＋４は、クロック信号ＧＣＫ１が入力されており、クロック信号ＧＣＫ１の電位がローレベルの時に、電位ＧＯＵＴ２の極性を反転させて、走査線ＧＬｃ４ｍ＋４に与える。インバータ３５０＿ｄは、クロック信号ＧＣＫ２が入力されており、クロック信号ＧＣＫ２の電位がローレベルの時に、電位ＧＯＵＴ２の極性を反転させて、走査線ＧＬｃｄに与える。
【００７２】
次いで、図４に示したパルス発生回路３００の動作について、図６に示したタイミングチャートを用いて説明する。なお、全ての期間を通して、電位ＩＮＲＥＳはローレベルであるものとする。
【００７３】
図６に示すように、期間ｔ１において、配線３２３に与えられる電位ＣＬＫ１はローレベル、配線３２１に与えられる電位ＣＬＫ２はローレベル、配線３２５に与えられるパルス幅制御信号ＰＷＣ１の電位はローレベル、配線３２４に与えられるパルス幅制御信号ＰＷＣ２の電位はローレベル、配線３１９に与えられる電位ＬＩＮはハイレベル、配線３２２に与えられる電位ＲＩＮはローレベルとなる。
【００７４】
よって、期間ｔ１において、パルス発生回路３００では、配線３２５に与えられるパルス幅制御信号ＰＷＣ１の電位（ローレベル）が、電位ＧＯＵＴ１として配線３２７に与えられる。また、配線３２４に与えられるパルス幅制御信号ＰＷＣ２の電位（ローレベル）が、電位ＧＯＵＴ２として配線３２８に与えられる。また、配線３２３に与えられる電位ＣＬＫ１（ローレベル）が、電位ＳＲＯＵＴとして配線３２９に与えられる。
【００７５】
次いで、図６に示すように、期間ｔ２において、配線３２３に与えられる電位ＣＬＫ１はハイレベル、配線３２１に与えられる電位ＣＬＫ２はローレベル、配線３２５に与えられるパルス幅制御信号ＰＷＣ１の電位はローレベルから変化してハイレベル、配線３２４に与えられるパルス幅制御信号ＰＷＣ２の電位はローレベル、配線３１９に与えられる電位ＬＩＮはハイレベル、配線３２２に与えられる電位ＲＩＮはローレベルとなる。
【００７６】
よって、期間ｔ２において、パルス発生回路３００では、配線３２５に与えられるパルス幅制御信号ＰＷＣ１の電位（ローレベルから変化してハイレベル）が、電位ＧＯＵＴ１として配線３２７に与えられる。また、配線３２４に与えられるパルス幅制御信号ＰＷＣ２の電位（ローレベル）が、電位ＧＯＵＴ２として配線３２８に与えられる。また、配線３２３に与えられる電位ＣＬＫ１（ハイレベル）が、電位ＳＲＯＵＴとして配線３２９に与えられる。
【００７７】
次いで、図６に示すように、期間ｔ３において、配線３２３に与えられる電位ＣＬＫ１はハイレベル、配線３２１に与えられる電位ＣＬＫ２はローレベル、配線３２５に与えられるパルス幅制御信号ＰＷＣ１の電位はハイレベル、配線３２４に与えられるパルス幅制御信号ＰＷＣ２の電位はハイレベル、配線３１９に与えられる電位ＬＩＮはハイレベルから変化してローレベル、配線３２２に与えられる電位ＲＩＮはローレベルとなる。
【００７８】
よって、期間ｔ３において、パルス発生回路３００では、配線３２５に与えられるパルス幅制御信号ＰＷＣ１の電位（ハイレベル）が、電位ＧＯＵＴ１として配線３２７に与えられる。また、配線３２４に与えられるパルス幅制御信号ＰＷＣ２の電位（ハイレベル）が、電位ＧＯＵＴ２として配線３２８に与えられる。また、配線３２３に与えられる電位ＣＬＫ１（ハイレベル）が、電位ＳＲＯＵＴとして配線３２９に与えられる。
【００７９】
次いで、図６に示すように、期間ｔ４において、配線３２３に与えられる電位ＣＬＫ１はハイレベル、配線３２１に与えられる電位ＣＬＫ２はローレベル、配線３２５に与えられるパルス幅制御信号ＰＷＣ１の電位はハイレベルから変化してローレベル、配線３２４に与えられるパルス幅制御信号ＰＷＣ２の電位はハイレベル、配線３１９に与えられる電位ＬＩＮはローレベル、配線３２２に与えられる電位ＲＩＮはローレベルとなる。
【００８０】
よって、期間ｔ４において、パルス発生回路３００では、配線３２５に与えられるパルス幅制御信号ＰＷＣ１の電位（ハイレベルから変化してローレベル）が、電位ＧＯＵＴ１として配線３２７に与えられる。また、配線３２４に与えられるパルス幅制御信号ＰＷＣ２の電位（ハイレベル）が、電位ＧＯＵＴ２として配線３２８に与えられる。また、配線３２３に与えられる電位ＣＬＫ１（ハイレベル）が、電位ＳＲＯＵＴとして配線３２９に与えられる。
【００８１】
次いで、図６に示すように、期間ｔ５において、配線３２３に与えられる電位ＣＬＫ１はローレベル、配線３２１に与えられる電位ＣＬＫ２はハイレベル、配線３２５に与えられるパルス幅制御信号ＰＷＣ１の電位はローレベル、配線３２４に与えられるパルス幅制御信号ＰＷＣ２の電位はローレベル、配線３１９に与えられる電位ＬＩＮはローレベル、配線３２２に与えられる電位ＲＩＮはハイレベルとなる。
【００８２】
よって、期間ｔ５において、パルス発生回路３００では、配線３２６に与えられる電位ＶＥＥ（ローレベル）が、電位ＧＯＵＴ１として配線３２７に与えられる。また、配線３１８に与えられる電位ＶＳＳ（ローレベル）が、電位ＧＯＵＴ２として配線３２８に与えられる。また、配線３１８に与えられる電位ＶＳＳ（ローレベル）が、電位ＳＲＯＵＴとして配線３２９に与えられる。
【００８３】
本発明の一態様では、実施の形態１にて説明したように、出力側のトランジスタに相当するトランジスタ３０９、トランジスタ３１２、及びトランジスタ３１５の少なくとも一つと、トランジスタ３０２とは、互いのゲート電極が、上記ゲート電極と異なる導電膜を介して、電気的に接続されている。上記構成により、トランジスタ３０９、トランジスタ３１２、トランジスタ３１５、及びトランジスタ３０２の全てのゲート電極が一の導電膜で構成されている場合に比べて、ゲート電極として機能する各導電膜の面積を小さく抑えることができる。よって、ゲート電極として機能する導電膜の、アンテナ効果による静電破壊を、起きにくくすることができる。したがって、上記シフトレジスタを用いた、本発明の一態様に係る半導体装置は、静電破壊による歩留まりの低下が起きにくい。
【００８４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００８５】
（実施の形態３）
本発明の一態様に係る半導体装置が有する、パルス発生回路の構成例について説明する。
【００８６】
図８（Ａ）に示すパルス発生回路４００は、トランジスタ４０２乃至トランジスタ４０４と、トランジスタ４１５乃至トランジスタ４２０とを有する。上記パルス発生回路４００を複数段接続させることで、シフトレジスタを構成することができる。
【００８７】
トランジスタ４０２は、そのゲート電極がトランジスタ４０３及びトランジスタ４０４のゲート電極に接続され、そのソース端子及びドレイン端子の一方が配線４０６に、他方がトランジスタ４２０のゲート電極に接続されている。トランジスタ４０３は、そのソース端子及びドレイン端子の一方が配線４０６に接続され、他方が配線４１４に接続されている。トランジスタ４０４は、そのソース端子及びドレイン端子の一方が配線４０７に接続され、他方が配線４１３に接続されている。
【００８８】
また、トランジスタ４１５は、そのゲート電極が配線４０８に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４２０のゲート電極に接続され、他方が配線４０５に接続されている。トランジスタ４１６は、そのゲート電極が配線４０９に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４０２、トランジスタ４０３、及びトランジスタ４０４のゲート電極に接続され、他方が配線４０５に接続されている。トランジスタ４１７は、そのゲート電極が配線４１０に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４０２、トランジスタ４０３、及びトランジスタ４０４のゲート電極に接続され、他方が配線４０５に接続されている。トランジスタ４１８は、そのゲート電極が配線４０８に接続され、そのソース端子及びドレイン端子の一方が配線４０６に接続され、他方がトランジスタ４０２、トランジスタ４０３、及びトランジスタ４０４のゲート電極に接続されている。トランジスタ４１９は、そのゲート電極がトランジスタ４２０のゲート電極に接続され、そのソース端子及びドレイン端子の一方が配線４１４に接続され、他方が配線４１１に接続されている。トランジスタ４２０は、そのソース端子及びドレイン端子の一方が配線４１３に接続され、他方が配線４１２に接続されている。
【００８９】
トランジスタ４０２乃至トランジスタ４０４と、トランジスタ４１５乃至トランジスタ４２０とがｎチャネル型である場合、具体的に、配線４０５には電位ＶＤＤが与えられ、配線４０６には電位ＶＳＳが与えられ、配線４０７には電位ＶＥＥが与えられる。また、配線４０８乃至配線４１２には、クロック信号などの各種の信号の電位が与えられる。そして、配線４１３から電位ＧＯＵＴが、配線４１４から電位ＳＲＯＵＴが出力される。
【００９０】
本発明の一態様では、出力側のトランジスタに相当するトランジスタ４０３、及びトランジスタ４０４の少なくとも一つと、トランジスタ４０２とは、互いのゲート電極が、上記ゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されている。上記構成により、トランジスタ４０３、トランジスタ４０４、及びトランジスタ４０２の全てのゲート電極が一の導電膜で構成されている場合に比べて、ゲート電極として機能する各導電膜の面積を小さく抑えることができる。よって、ゲート電極として機能する導電膜の、アンテナ効果による静電破壊を、起きにくくすることができる。したがって、上記パルス発生回路４００をシフトレジスタなどに用いた、本発明の一態様に係る半導体装置の、静電破壊による歩留まりの低下を起きにくくすることができる。
【００９１】
或いは、本発明の一態様では、出力側のトランジスタに相当するトランジスタ４２０と、トランジスタ４１９とは、互いのゲート電極が、上記ゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されていても良い。上記構成により、上記パルス発生回路４００をシフトレジスタなどに用いた、本発明の一態様に係る半導体装置の、静電破壊による歩留まりの低下を起きにくくすることができる。
【００９２】
なお、図８（Ａ）では、出力側のトランジスタ４０４のソース端子及びドレイン端子の一方が配線４０７に接続されているが、本発明はこの構成に限定されない。出力側のトランジスタ４０４のソース端子及びドレイン端子の一方が、配線４０６に接続されていても良い。ただし、図８（Ａ）に示すように、出力側のトランジスタ４０４のソース端子及びドレイン端子の一方が配線４０６ではなく配線４０７に接続されていると、トランジスタ４０４がノーマリオンであっても、トランジスタ４０４をオフとすべき時にオフにすることができる。
【００９３】
図８（Ｂ）に示すパルス発生回路４３０は、トランジスタ４３２乃至トランジスタ４３４と、トランジスタ４４６乃至トランジスタ４５２とを有する。上記パルス発生回路４３０を複数段接続させることで、シフトレジスタを構成することができる。
【００９４】
トランジスタ４３２は、そのゲート電極がトランジスタ４３３及びトランジスタ４３４のゲート電極に接続され、そのソース端子及びドレイン端子の一方が配線４３６に接続され、他方がトランジスタ４５１及びトランジスタ４５２のゲート電極に接続されている。トランジスタ４３３は、そのソース端子及びドレイン端子の一方が配線４３６に接続され、他方が配線４４５に接続されている。トランジスタ４３４は、そのソース端子及びドレイン端子の一方が配線４３７に接続され、他方が配線４４４に接続されている。
【００９５】
また、トランジスタ４４６は、そのゲート電極が配線４３８に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４５１及びトランジスタ４５２のゲート電極に接続され、他方が配線４３５に接続されている。トランジスタ４４７は、そのゲート電極が配線４３９に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４３２、トランジスタ４３３、及びトランジスタ４３４のゲート電極に接続され、他方が配線４３５に接続されている。トランジスタ４４８は、そのゲート電極が配線４４０に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４３２、トランジスタ４３３、及びトランジスタ４３４のゲート電極に接続され、他方が配線４３５に接続されている。トランジスタ４４９は、そのゲート電極が配線４３８に接続され、そのソース端子及びドレイン端子の一方が配線４３６に接続され、他方がトランジスタ４３２、トランジスタ４３３、及びトランジスタ４３４のゲート電極に接続されている。トランジスタ４５０は、そのゲート電極が配線４４１に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４３２、トランジスタ４３３、及びトランジスタ４３４のゲート電極に接続され、他方が配線４３５に接続されている。トランジスタ４５１は、そのソース端子及びドレイン端子の一方が配線４４５に接続され、他方が配線４４２に接続されている。トランジスタ４５２は、そのソース端子及びドレイン端子の一方が配線４４４に接続され、他方が配線４４３に接続されている。
【００９６】
トランジスタ４３２乃至トランジスタ４３４と、トランジスタ４４６乃至トランジスタ４５２とがｎチャネル型である場合、具体的に、配線４３５には電位ＶＤＤが与えられ、配線４３６には電位ＶＳＳが与えられ、配線４３７には電位ＶＥＥが与えられる。また、配線４３８乃至配線４４３には、クロック信号などの各種の信号の電位が与えられる。そして、配線４４４から電位ＧＯＵＴが、配線４４５から電位ＳＲＯＵＴが出力される。
【００９７】
本発明の一態様では、出力側のトランジスタに相当するトランジスタ４３３、及びトランジスタ４３４の少なくとも一つと、トランジスタ４３２とは、互いのゲート電極が、上記ゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されている。上記構成により、トランジスタ４３３、トランジスタ４３４、及びトランジスタ４３２の全てのゲート電極が一の導電膜で構成されている場合に比べて、ゲート電極として機能する各導電膜の面積を小さく抑えることができる。よって、ゲート電極として機能する導電膜の、アンテナ効果による静電破壊を、起きにくくすることができる。したがって、上記パルス発生回路４３０をシフトレジスタなどに用いた、本発明の一態様に係る半導体装置の、静電破壊による歩留まりの低下を起きにくくすることができる。
【００９８】
或いは、本発明の一態様では、出力側のトランジスタに相当するトランジスタ４５２と、トランジスタ４５１とは、互いのゲート電極が、上記ゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されていても良い。上記構成により、上記パルス発生回路４３０をシフトレジスタなどに用いた、本発明の一態様に係る半導体装置の、静電破壊による歩留まりの低下を起きにくくすることができる。
【００９９】
なお、図８（Ｂ）では、出力側のトランジスタ４３４のソース端子及びドレイン端子の一方が配線４３７に接続されているが、本発明はこの構成に限定されない。出力側のトランジスタ４３４のソース端子及びドレイン端子の一方が、配線４３６に接続されていても良い。ただし、図８（Ｂ）に示すように、出力側のトランジスタ４３４のソース端子及びドレイン端子の一方が配線４３６ではなく配線４３７に接続されていると、トランジスタ４３４がノーマリオンであっても、トランジスタ４３４をオフとすべき時にオフにすることができる。
【０１００】
図９（Ａ）に示すパルス発生回路４６０は、トランジスタ４６２乃至トランジスタ４６４と、トランジスタ４７６乃至トランジスタ４８２とを有する。上記パルス発生回路４６０を複数段接続させることで、シフトレジスタを構成することができる。
【０１０１】
トランジスタ４６２は、そのゲート電極がトランジスタ４６３及びトランジスタ４６４のゲート電極に接続され、そのソース端子及びドレイン端子の一方が配線４６６に接続され、他方がトランジスタ４７７のソース端子及びドレイン端子の一方に接続されている。トランジスタ４６３は、そのソース端子及びドレイン端子の一方が配線４６６に接続され、他方が配線４７５に接続されている。トランジスタ４６４は、そのソース端子及びドレイン端子の一方が配線４６７に接続され、他方が配線４７４に接続されている。
【０１０２】
また、トランジスタ４７６は、そのゲート電極が配線４６８に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４７７のソース端子及びドレイン端子の一方に接続され、他方が配線４６５に接続されている。トランジスタ４７７は、そのゲート電極が配線４６５に接続され、そのソース端子及びドレイン端子の他方がトランジスタ４８１及びトランジスタ４８２のゲート電極に接続されている。トランジスタ４７８は、そのゲート電極が配線４６９に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４６２、トランジスタ４６３、及びトランジスタ４６４のゲート電極に接続され、他方が配線４６５に接続されている。トランジスタ４７９は、そのゲート電極が配線４６８に接続され、そのソース端子及びドレイン端子の一方が配線４６６に接続され、他方がトランジスタ４６２、トランジスタ４６３、及びトランジスタ４６４のゲート電極に接続されている。トランジスタ４８０は、そのゲート電極が配線４７０に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４６２、トランジスタ４６３、及びトランジスタ４６４のゲート電極に接続され、他方が配線４６５に接続されている。トランジスタ４８１は、そのソース端子及びドレイン端子の一方が配線４７５に接続され、他方が配線４７１に接続されている。トランジスタ４８２は、そのソース端子及びドレイン端子の一方が配線４７４に接続され、他方が配線４７２に接続されている。
【０１０３】
トランジスタ４６２乃至トランジスタ４６４と、トランジスタ４７６乃至トランジスタ４８２とがｎチャネル型である場合、具体的に、配線４６５には電位ＶＤＤが与えられ、配線４６６には電位ＶＳＳが与えられ、配線４６７には電位ＶＥＥが与えられる。また、配線４６８乃至配線４７２には、クロック信号などの各種の信号の電位が与えられる。そして、配線４７４から電位ＧＯＵＴが、配線４７５から電位ＳＲＯＵＴが出力される。
【０１０４】
本発明の一態様では、出力側のトランジスタに相当するトランジスタ４６３、及びトランジスタ４６４の少なくとも一つと、トランジスタ４６２とは、互いのゲート電極が、上記ゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されている。上記構成により、トランジスタ４６３、トランジスタ４６４、及びトランジスタ４６２の全てのゲート電極が一の導電膜で構成されている場合に比べて、ゲート電極として機能する各導電膜の面積を小さく抑えることができる。よって、ゲート電極として機能する導電膜の、アンテナ効果による静電破壊を、起きにくくすることができる。したがって、上記パルス発生回路４６０をシフトレジスタなどに用いた、本発明の一態様に係る半導体装置の、静電破壊による歩留まりの低下を起きにくくすることができる。
【０１０５】
或いは、本発明の一態様では、出力側のトランジスタに相当するトランジスタ４８２と、トランジスタ４８１とは、互いのゲート電極が、上記ゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されていても良い。上記構成により、上記パルス発生回路４６０をシフトレジスタなどに用いた、本発明の一態様に係る半導体装置の、静電破壊による歩留まりの低下を起きにくくすることができる。
【０１０６】
なお、図９（Ａ）では、出力側のトランジスタ４６４のソース端子及びドレイン端子の一方が配線４６７に接続されているが、本発明はこの構成に限定されない。出力側のトランジスタ４６４のソース端子及びドレイン端子の一方が、配線４６６に接続されていても良い。ただし、図９（Ａ）に示すように、出力側のトランジスタ４６４のソース端子及びドレイン端子の一方が配線４６６ではなく配線４６７に接続されていると、トランジスタ４６４がノーマリオンであっても、トランジスタ４６４をオフとすべき時にオフにすることができる。
【０１０７】
図９（Ｂ）に示すパルス発生回路５００は、トランジスタ５０２乃至トランジスタ５０４と、トランジスタ５１６乃至トランジスタ５２３とを有する。上記パルス発生回路５００を複数段接続させることで、シフトレジスタを構成することができる。
【０１０８】
トランジスタ５０２は、そのゲート電極がトランジスタ５０３及びトランジスタ５０４のゲート電極に接続され、そのソース端子及びドレイン端子の一方が配線５０６に接続され、他方がトランジスタ５１７のソース端子及びドレイン端子の一方に接続されている。トランジスタ５０３は、そのソース端子及びドレイン端子の一方が配線５０６に接続され、他方が配線５１５に接続されている。トランジスタ５０４は、そのソース端子及びドレイン端子の一方が配線５０７に接続され、他方が配線５１４に接続されている。
【０１０９】
また、トランジスタ５１６は、そのゲート電極が配線５０８に接続され、そのソース端子及びドレイン端子の一方がトランジスタ５１７のソース端子及びドレイン端子の一方に接続され、他方が配線５０５に接続されている。トランジスタ５１７は、そのゲート電極が配線５０５に接続され、そのソース端子及びドレイン端子の他方がトランジスタ５２１のゲート電極に接続されている。トランジスタ５１８は、そのゲート電極が配線５０９に接続され、そのソース端子及びドレイン端子の一方がトランジスタ５０２、トランジスタ５０３、及びトランジスタ５０４のゲート電極に接続され、他方が配線５０５に接続されている。トランジスタ５１９は、そのゲート電極が配線５０８に接続され、そのソース端子及びドレイン端子の一方が配線５０６に接続され、他方がトランジスタ５０２、トランジスタ５０３、及びトランジスタ５０４のゲート電極に接続されている。トランジスタ５２０は、そのゲート電極が配線５１０に接続され、そのソース端子及びドレイン端子の一方がトランジスタ５０２、トランジスタ５０３、及びトランジスタ５０４のゲート電極に接続され、他方が配線５０５に接続されている。トランジスタ５２１は、そのソース端子及びドレイン端子の一方が配線５１５に接続され、他方が配線５１１に接続されている。トランジスタ５２２は、そのゲート電極が配線５０５に接続され、そのソース端子及びドレイン端子の一方がトランジスタ５２１のゲート電極に接続され、その他方がトランジスタ５２３のゲート電極に接続されている。トランジスタ５２３は、そのソース端子及びドレイン端子の一方が配線５１４に接続され、他方が配線５１２に接続されている。
【０１１０】
トランジスタ５０２乃至トランジスタ５０４と、トランジスタ５１６乃至トランジスタ５２３とがｎチャネル型である場合、具体的に、配線５０５には電位ＶＤＤが与えられ、配線５０６には電位ＶＳＳが与えられ、配線５０７には電位ＶＥＥが与えられる。また、配線５０８乃至配線５１２には、クロック信号などの各種の信号の電位が与えられる。そして、配線５１４から電位ＧＯＵＴが、配線５１５から電位ＳＲＯＵＴが出力される。
【０１１１】
本発明の一態様では、出力側のトランジスタに相当するトランジスタ５０３、及びトランジスタ５０４の少なくとも一つと、トランジスタ５０２とは、互いのゲート電極が、上記ゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されている。上記構成により、トランジスタ５０３、トランジスタ５０４、及びトランジスタ５０２の全てのゲート電極が一の導電膜で構成されている場合に比べて、ゲート電極として機能する各導電膜の面積を小さく抑えることができる。よって、ゲート電極として機能する導電膜の、アンテナ効果による静電破壊を、起きにくくすることができる。したがって、上記パルス発生回路５００をシフトレジスタなどに用いた、本発明の一態様に係る半導体装置の、静電破壊による歩留まりの低下を起きにくくすることができる。
【０１１２】
なお、図９（Ｂ）では、出力側のトランジスタ５０４のソース端子及びドレイン端子の一方が配線５０７に接続されているが、本発明はこの構成に限定されない。出力側のトランジスタ５０４のソース端子及びドレイン端子の一方が、配線５０６に接続されていても良い。ただし、図９（Ｂ）に示すように、出力側のトランジスタ５０４のソース端子及びドレイン端子の一方が配線５０６ではなく配線５０７に接続されていると、トランジスタ５０４がノーマリオンであっても、トランジスタ５０４をオフとすべき時にオフにすることができる。
【０１１３】
図１０に示すパルス発生回路５３０は、トランジスタ５３２乃至トランジスタ５３４と、トランジスタ５４６乃至トランジスタ５５３とを有する。上記パルス発生回路５３０を複数段接続させることで、シフトレジスタを構成することができる。
【０１１４】
トランジスタ５３２は、そのゲート電極がトランジスタ５３３及びトランジスタ５３４のゲート電極に接続され、そのソース端子及びドレイン端子の一方が配線５３６に接続され、他方がトランジスタ４５２のソース端子及びドレイン端子の一方に接続されている。トランジスタ５３３は、そのソース端子及びドレイン端子の一方が配線５３６に接続され、他方が配線５４５に接続されている。トランジスタ５３４は、そのソース端子及びドレイン端子の一方が配線５３７に接続され、他方が配線５４４に接続されている。
【０１１５】
また、トランジスタ５４６は、そのゲート電極が配線５３８に接続され、そのソース端子及びドレイン端子の一方がトランジスタ５３２のソース端子及びドレイン端子の一方に接続され、他方が配線５３５に接続されている。トランジスタ５４７は、そのゲート電極が配線５３９に接続され、そのソース端子及びドレイン端子の一方がトランジスタ５３２、トランジスタ５３３、及びトランジスタ５３４のゲート電極に接続され、他方が配線５３５に接続されている。トランジスタ５４８は、そのゲート電極が配線５４０に接続され、そのソース端子及びドレイン端子の一方がトランジスタ５３２、トランジスタ５３３、及びトランジスタ５３４のゲート電極に接続され、他方が配線５３５に接続されている。トランジスタ５４９は、そのゲート電極が配線５３８に接続され、そのソース端子及びドレイン端子の一方が配線５３６に接続され、他方がトランジスタ５３２、トランジスタ５３３、及びトランジスタ５３４のゲート電極に接続されている。トランジスタ５５０は、そのゲート電極が配線５３５に接続され、そのソース端子及びドレイン端子の一方がトランジスタ５５２のソース端子及びドレイン端子の一方に接続され、その他方がトランジスタ５５１のゲート電極に接続されている。トランジスタ５５１は、そのソース端子及びドレイン端子の一方が配線５４５に接続され、他方が配線５４１に接続されている。トランジスタ５５２は、そのゲート電極が配線５３５に接続され、そのソース端子及びドレイン端子の他方がトランジスタ５５３のゲート電極に接続されている。トランジスタ５５３は、そのソース端子及びドレイン端子の一方が配線５４４に接続され、他方が配線５４２に接続されている。
【０１１６】
トランジスタ５３２乃至トランジスタ５３４と、トランジスタ５４６乃至トランジスタ５５３とがｎチャネル型である場合、具体的に、配線５３５には電位ＶＤＤが与えられ、配線５３６には電位ＶＳＳが与えられ、配線５３７には電位ＶＥＥが与えられる。また、配線５３８乃至配線５４２には、クロック信号などの各種の信号の電位が与えられる。そして、配線５４４から電位ＧＯＵＴが、配線５４５から電位ＳＲＯＵＴが出力される。
【０１１７】
本発明の一態様では、出力側のトランジスタに相当するトランジスタ５３３、及びトランジスタ５３４の少なくとも一つと、トランジスタ５３２とは、互いのゲート電極が、上記ゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されている。上記構成により、トランジスタ５３３、トランジスタ５３４、及びトランジスタ５３２の全てのゲート電極が一の導電膜で構成されている場合に比べて、ゲート電極として機能する各導電膜の面積を小さく抑えることができる。よって、ゲート電極として機能する導電膜の、アンテナ効果による静電破壊を、起きにくくすることができる。したがって、上記パルス発生回路５３０をシフトレジスタなどに用いた、本発明の一態様に係る半導体装置の、静電破壊による歩留まりの低下を起きにくくすることができる。
【０１１８】
なお、図１０では、出力側のトランジスタ５３４のソース端子及びドレイン端子の一方が配線５３７に接続されているが、本発明はこの構成に限定されない。出力側のトランジスタ５３４のソース端子及びドレイン端子の一方が、配線５３６に接続されていても良い。ただし、図１０に示すように、出力側のトランジスタ５３４のソース端子及びドレイン端子の一方が配線５３６ではなく配線５３７に接続されていると、トランジスタ５３４がノーマリオンであっても、トランジスタ５３４をオフとすべき時にオフにすることができる。
【０１１９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１２０】
（実施の形態４）
ＯＬＥＤを用いた発光装置を例に挙げて、本発明の一態様に係る半導体表示装置の、画素と駆動回路の断面構造について、図１１を用いて説明する。図１１に、画素８４０と駆動回路８４１の断面図を一例として示す。
【０１２１】
図１１において、画素８４０は、発光素子８３２と、発光素子８３２への電流の供給を制御するトランジスタ８３１とを有する。画素８４０は、上記発光素子８３２及びトランジスタ８３１に加えて、画像信号の画素８４０への入力を制御するトランジスタや、画像信号の電位を保持する容量素子など、各種の半導体素子を有していても良い。
【０１２２】
また、図１１において、駆動回路８４１はトランジスタ８３０を有する。具体的にトランジスタ８３０は、駆動回路８４１の一部に相当するシフトレジスタが有する、出力側のトランジスタに相当する。駆動回路８４１は、上記トランジスタ８３０に加えて、トランジスタや容量素子などの各種の半導体素子を有していても良い。
【０１２３】
トランジスタ８３１は、絶縁表面を有する基板８００上に、ゲート電極として機能する導電膜８１６と、導電膜８１６上のゲート絶縁膜８０２と、導電膜８１６と重なる位置においてゲート絶縁膜８０２上に設けられた半導体膜８１７と、ソース端子またはドレイン端子として機能し、半導体膜８１７上に位置する導電膜８１５及び導電膜８１８とを有する。導電膜８１６は走査線としても機能する。
【０１２４】
トランジスタ８３０は、絶縁表面を有する基板８００上に、ゲート電極として機能する導電膜８１２と、導電膜８１２上のゲート絶縁膜８０２と、導電膜８１２と重なる位置においてゲート絶縁膜８０２上に設けられた半導体膜８１３と、ソース端子またはドレイン端子として機能し、半導体膜８１３上に位置する導電膜８１４及び導電膜８１９とを有する。
【０１２５】
また、絶縁表面を有する基板８００上に設けられた導電膜８５０は、トランジスタ８３０とは異なるトランジスタのゲート電極として機能する。そして、導電膜８１２及び導電膜８５０は、導電膜８１２及び導電膜８５０上のゲート絶縁膜８０２に設けられた開口部を介して、ゲート絶縁膜８０２上の導電膜８５１に接続されている。
【０１２６】
また、導電膜８１４、導電膜８１５、導電膜８１８、導電膜８１９、導電膜８５１上には、絶縁膜８２０及び絶縁膜８２１が、順に積層されるように設けられている。そして、絶縁膜８２１上には、導電膜８５２及び導電膜８５３が設けられている。導電膜８５２及び導電膜８５３は、絶縁膜８２０及び絶縁膜８２１に設けられた開口部を介して、導電膜８５１及び導電膜８１８に、それぞれ接続されている。
【０１２７】
また、導電膜８５２及び導電膜８５３上には絶縁膜８５４が設けられている。そして、絶縁膜８５４上には、陽極として機能する導電膜８２２が設けられている。導電膜８２２は、絶縁膜８５４に形成された開口部を介して、導電膜８５３に接続されている。
【０１２８】
また、導電膜８２２の一部が露出するような開口部を有した絶縁膜８２４が、絶縁膜８５４上に設けられている。導電膜８２２の一部及び絶縁膜８５４上には、ＥＬ層８２５と、陰極として機能する導電膜８２６とが、順に積層するように設けられている。導電膜８２２と、ＥＬ層８２５と、導電膜８２６とが重なっている領域が、発光素子８３２に相当する。
【０１２９】
なお、本発明の一態様では、トランジスタ８３０及びトランジスタ８３１は、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体が半導体膜に用いられていても良いし、酸化物半導体などのワイドギャップ半導体が半導体膜に用いられていても良い。
【０１３０】
トランジスタ８３０及びトランジスタ８３１の半導体膜に、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体が用いられる場合、一導電性を付与する不純物元素を上記半導体膜に添加して、ソース領域またはドレイン領域として機能する不純物領域を形成する。例えば、リンまたはヒ素を上記半導体膜に添加することで、ｎ型の導電性を有する不純物領域を形成することができる。また、例えば、ホウ素を上記半導体膜に添加することで、ｐ型の導電性を有する不純物領域を形成することができる。
【０１３１】
トランジスタ８３０及びトランジスタ８３１の半導体膜に、酸化物半導体が用いられる場合、ドーパントを上記半導体膜に添加して、ソース領域またはドレイン領域として機能する不純物領域を形成しても良い。ドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族元素などを用いることができる。例えば、窒素をドーパントとして用いた場合、不純物領域中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
【０１３２】
なお、シリコン半導体としては、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウエハーに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１３３】
なお、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１３４】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいても良い。
【０１３５】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいても良い。
【０１３６】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいても良い。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【０１３７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いると良い。
【０１３８】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１３９】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
【０１４０】
具体的に、高純度化された酸化物半導体を半導体膜に用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース端子とドレイン端子間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース端子とドレイン端子間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
【０１４１】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲート電極よりも高い電位とした状態において、ソース端子の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲート電極よりも低い電位とした状態において、ソース端子の電位を基準としたときのゲート電極の電位が０以上であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。
【０１４２】
なお、例えば、酸化物半導体膜は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により形成することができる。Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）が形成されやすくなる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上１００％未満である。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０１４３】
なお、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物である酸化物半導体膜の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
【０１４４】
なお、酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【０１４５】
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【０１４６】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１４７】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていても良い。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０１４８】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくても良い。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０１４９】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０１５０】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【０１５１】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１５２】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１５３】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１５４】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０１５５】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１５６】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
【０１５７】
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
【０１５８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１５９】
（実施の形態５）
本実施の形態では、半導体表示装置の一形態に相当する、パネルの一例について説明する。図１２に示すパネルは、基板７００と、基板７００上の画素部７０１、信号線駆動回路７０２ａ、信号線駆動回路７０２ｂ、走査線駆動回路７０３ａ、及び走査線駆動回路７０３ｂとを有する。
【０１６０】
画素部７０１は複数の画素を有し、各画素には、表示素子と、当該表示素子の動作を制御する単数または複数のトランジスタとが設けられている。走査線駆動回路７０３ａ及び走査線駆動回路７０３ｂは、各画素に接続された走査線への電位の供給により、画素部７０１が有する画素を選択する。信号線駆動回路７０２ａ及び信号線駆動回路７０２ｂは、走査線駆動回路７０３ａ及び走査線駆動回路７０３ｂにより選択された画素への画像信号の供給を制御する。
【０１６１】
なお、図１２では、走査線駆動回路７０３ａ及び走査線駆動回路７０３ｂにより、画素部７０１の両端から各走査線への電位の供給が行われる場合を例示している。上記構成により、画素部７０１が大型化することで走査線が長くなっても、画素部７０１内において走査線の配線抵抗に起因する電位降下が起こるのを防ぐことができる。
【０１６２】
また、信号線駆動回路７０２ａ及び信号線駆動回路７０２ｂによる、画素への画像信号の供給は、信号線を介して行われる。図１２では、信号線駆動回路７０２ａにより、奇数番目の信号線を介して、画素への画像信号の供給が行われ、信号線駆動回路７０２ｂにより、偶数番目の信号線を介して、画素への画像信号の供給が行われる場合を例示している。
【０１６３】
また、図１２では、走査線駆動回路７０３ａ及び走査線駆動回路７０３ｂが画素部７０１と共に基板７００上に形成されており、チップに形成された信号線駆動回路７０２ａ及び信号線駆動回路７０２ｂが、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）法を用いて基板７００に実装されている場合を例示している。チップに形成された走査線駆動回路７０３ａ及び走査線駆動回路７０３ｂが、基板７００に実装されていても良いし、或いは、信号線駆動回路７０２ａ及び信号線駆動回路７０２ｂが画素部７０１と共に基板７００上に形成されていても良い。また、チップの実装も、ＴＡＢ法に限定されない。チップがＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）などを用いて、基板７００に実装されていても良い。或いは、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて、チップが基板７００に実装されていても良い。
【０１６４】
走査線は、複数の画素に接続されているため、走査線駆動回路７０３ａ及び走査線駆動回路７０３ｂには大きな電流供給能力が求められる。よって、走査線駆動回路７０３ａ及び走査線駆動回路７０３ｂが有するパルス出力回路の出力側に位置するトランジスタは、サイズを大きくする必要がある。特に画素部７０１の画素数が増加すると、或いは画素部７０１の面積が増大すると、走査線の配線抵抗の増大、或いは走査線に接続されている負荷の増大がもたらされるため、より大きな電流供給能力を満たすために、上記トランジスタのサイズをさらに大きくする必要が生じる。そして、上記トランジスタのサイズが大きくなると、走査線駆動回路７０３ａ及び走査線駆動回路７０３ｂにおいて複数のトランジスタのゲート電極として機能する導電膜の面積が増大してしまい、アンテナ効果による上記配線の静電破壊が起きやすくなる。しかし、本発明の一態様では、複数のゲート電極が、上記ゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されている。よって、ゲート電極として機能する各導電膜の面積を小さく抑えることができるので、画素部７０１の画素数が増加しても、或いは画素部７０１の面積が増大しても、アンテナ効果による静電破壊を起きにくくすることができる。
【０１６５】
なお、本実施の形態では、走査線駆動回路７０３ａ及び走査線駆動回路７０３ｂに、本発明の一態様に係る構成を適用した場合について説明したが、本発明の一態様では、信号線駆動回路７０２ａ及び信号線駆動回路７０２ｂに、本発明の一態様に係る構成を適用しても良い。
【０１６６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１６７】
（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１３に示す。
【０１６８】
図１３（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。携帯型ゲーム機の駆動回路、或いは、表示部５００３または表示部５００４に、本発明の一態様に係る半導体装置を用いることで、歩留まりの高い携帯型ゲーム機を提供することができる。なお、図１３（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０１６９】
図１３（Ｂ）は表示機器であり、筐体５２０１、表示部５２０２、支持台５２０３等を有する。表示機器の駆動回路、或いは、表示部５２０２に本発明の一態様に係る半導体表示装置を用いることで、歩留まりの高い表示機器を提供することができる。なお、表示機器には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示機器が含まれる。
【０１７０】
図１３（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。ノート型パーソナルコンピュータの駆動回路、或いは、表示部５４０２に本発明の一態様に係る半導体表示装置を用いることで、歩留まりの高いノート型パーソナルコンピュータを提供することができる。
【０１７１】
図１３（Ｄ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により可動となっている。第１表示部５６０３における映像の切り替えを、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された半導体表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、半導体表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を半導体表示装置の画素部に設けることでも、付加することができる。携帯情報端末の駆動回路、或いは、第１表示部５６０３または第２表示部５６０４に本発明の一態様に係る半導体装置を用いることで、歩留まりの高い携帯情報端末を提供することができる。
【０１７２】
図１３（Ｅ）は携帯電話であり、筐体５８０１、表示部５８０２、音声入力部５８０３、音声出力部５８０４、操作キー５８０５、受光部５８０６等を有する。受光部５８０６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。携帯電話の駆動回路、或いは、表示部５８０２に本発明の一態様に係る半導体装置を用いることで、歩留まりの高い携帯電話を提供することができる。
【０１７３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０１７４】
１００ 半導体装置
１０１ トランジスタ
１０２ トランジスタ
１０３ 配線
１０４ 配線
１０５ 配線
１０６ 配線
１０７ 配線
１１０ 導電膜
１１１ ゲート絶縁膜
１１２ 半導体膜
１１３ 導電膜
１１４ 導電膜
１１５ 導電膜
１１６ 半導体膜
１１７ 導電膜
１１８ 導電膜
１１９ 導電膜
１２０ 開口部
１２１ 開口部
１２２ 導電膜
１２３ 半導体膜
１２４ 導電膜
１２５ 導電膜
１２６ 半導体膜
１２７ 導電膜
１２８ 導電膜
２１０ 導電膜
２１１ ゲート絶縁膜
２１２ 半導体膜
２１３ 導電膜
２１４ 導電膜
２１５ 導電膜
２１６ 半導体膜
２１７ 導電膜
２１８ 導電膜
２１９ 導電膜
２２０ 開口部
２２１ 開口部
２２２ 導電膜
２２３ 半導体膜
２２４ 導電膜
２２５ 導電膜
２２６ 半導体膜
２２７ 導電膜
２２８ 導電膜
３００ パルス発生回路
３０１ トランジスタ
３０２ トランジスタ
３０３ トランジスタ
３０４ トランジスタ
３０５ トランジスタ
３０６ トランジスタ
３０７ トランジスタ
３０８ トランジスタ
３０９ トランジスタ
３１０ トランジスタ
３１１ トランジスタ
３１２ トランジスタ
３１３ トランジスタ
３１４ トランジスタ
３１５ トランジスタ
３１６ 容量素子
３１７ 配線
３１８ 配線
３１９ 配線
３２０ 配線
３２１ 配線
３２２ 配線
３２３ 配線
３２４ 配線
３２５ 配線
３２６ 配線
３２７ 配線
３２８ 配線
３２９ 配線
３５０ インバータ
３５１ インバータ
４００ パルス発生回路
４０２ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
４０５ 配線
４０６ 配線
４０７ 配線
４０８ 配線
４０９ 配線
４１０ 配線
４１１ 配線
４１２ 配線
４１３ 配線
４１４ 配線
４１５ トランジスタ
４１６ トランジスタ
４１７ トランジスタ
４１８ トランジスタ
４１９ トランジスタ
４２０ トランジスタ
４３０ パルス発生回路
４３２ トランジスタ
４３３ トランジスタ
４３４ トランジスタ
４３５ 配線
４３６ 配線
４３７ 配線
４３８ 配線
４３９ 配線
４４０ 配線
４４１ 配線
４４２ 配線
４４３ 配線
４４４ 配線
４４５ 配線
４４６ トランジスタ
４４７ トランジスタ
４４８ トランジスタ
４４９ トランジスタ
４５０ トランジスタ
４５１ トランジスタ
４５２ トランジスタ
４６０ パルス発生回路
４６２ トランジスタ
４６３ トランジスタ
４６４ トランジスタ
４６５ 配線
４６６ 配線
４６７ 配線
４６８ 配線
４６９ 配線
４７０ 配線
４７１ 配線
４７２ 配線
４７４ 配線
４７５ 配線
４７６ トランジスタ
４７７ トランジスタ
４７８ トランジスタ
４７９ トランジスタ
４８０ トランジスタ
４８１ トランジスタ
４８２ トランジスタ
５００ パルス発生回路
５０２ トランジスタ
５０３ トランジスタ
５０４ トランジスタ
５０５ 配線
５０６ 配線
５０７ 配線
５０８ 配線
５０９ 配線
５１０ 配線
５１１ 配線
５１２ 配線
５１４ 配線
５１５ 配線
５１６ トランジスタ
５１７ トランジスタ
５１８ トランジスタ
５１９ トランジスタ
５２０ トランジスタ
５２１ トランジスタ
５２２ トランジスタ
５２３ トランジスタ
５３０ パルス発生回路
５３２ トランジスタ
５３３ トランジスタ
５３４ トランジスタ
５３５ 配線
５３６ 配線
５３７ 配線
５３８ 配線
５３９ 配線
５４０ 配線
５４１ 配線
５４２ 配線
５４４ 配線
５４５ 配線
５４６ トランジスタ
５４７ トランジスタ
５４８ トランジスタ
５４９ トランジスタ
５５０ トランジスタ
５５１ トランジスタ
５５２ トランジスタ
５５３ トランジスタ
７００ 基板
７０１ 画素部
７０２ａ 信号線駆動回路
７０２ｂ 信号線駆動回路
７０３ａ 走査線駆動回路
７０３ｂ 走査線駆動回路
８００ 基板
８０２ ゲート絶縁膜
８１２ 導電膜
８１３ 半導体膜
８１４ 導電膜
８１５ 導電膜
８１６ 導電膜
８１７ 半導体膜
８１８ 導電膜
８１９ 導電膜
８２０ 絶縁膜
８２１ 絶縁膜
８２２ 導電膜
８２４ 絶縁膜
８２５ ＥＬ層
８２６ 導電膜
８３０ トランジスタ
８３１ トランジスタ
８３２ 発光素子
８４０ 画素
８４１ 駆動回路
８５０ 導電膜
８５１ 導電膜
８５２ 導電膜
８５３ 導電膜
８５４ 絶縁膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５２０１ 筐体
５２０２ 表示部
５２０３ 支持台
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 表示部
５８０３ 音声入力部
５８０４ 音声出力部
５８０５ 操作キー
５８０６ 受光部
【特許請求の範囲】
【請求項１】
配線に電位を与える回路を有し、
前記回路は、前記電位の出力側の第１トランジスタと、第２トランジスタとを少なくとも有し、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、同じ層において互いに離隔するように設けられており、
前記第１トランジスタのチャネル長に対するチャネル幅の比は、前記第２トランジスタのチャネル長に対するチャネル幅の比より大きく、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されている半導体装置。
【請求項２】
配線に電位を与える回路を有し、
前記回路は、前記電位の出力側の第１トランジスタと、第２トランジスタとを少なくとも有し、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、同じ層において互いに離隔するように設けられており、
前記第１トランジスタのチャネル長に対するチャネル幅の比は、前記第２トランジスタのチャネル長に対するチャネル幅の比より大きく、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、前記第１トランジスタが有するソース電極またはドレイン電極及び前記第２トランジスタが有するソース電極またはドレイン電極と同じ層に設けられた導電膜を介して、電気的に接続されている半導体装置。
【請求項３】
複数の画素と、前記複数の画素に配線を介して電位を与える回路とを有し、
前記回路は、前記電位の出力側の第１トランジスタと、第２トランジスタとを少なくとも有し、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、同じ層において互いに離隔するように設けられており、
前記第１トランジスタのチャネル長に対するチャネル幅の比は、前記第２トランジスタのチャネル長に対するチャネル幅の比より大きく、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されている半導体装置。
【請求項４】
複数の画素と、前記複数の画素に配線を介して電位を与える回路とを有し、
前記回路は、前記電位の出力側の第１トランジスタと、第２トランジスタとを少なくとも有し、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、同じ層において互いに離隔するように設けられており、
前記第１トランジスタのチャネル長に対するチャネル幅の比は、前記第２トランジスタのチャネル長に対するチャネル幅の比より大きく、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、前記第１トランジスタが有するソース電極またはドレイン電極及び前記第２トランジスタが有するソース電極またはドレイン電極と同じ層に設けられた導電膜を介して、電気的に接続されている半導体装置。
【請求項５】
複数の画素と、走査線への電位の供給により前記複数の画素の選択を行う走査線駆動回路とを有し、
前記走査線駆動回路は、前記電位の出力側の第１トランジスタと、第２トランジスタとを少なくとも有し、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、同じ層において互いに離隔するように設けられており、
前記第１トランジスタのチャネル長に対するチャネル幅の比は、前記第２トランジスタのチャネル長に対するチャネル幅の比より大きく、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されている半導体装置。
【請求項６】
複数の画素と、走査線への電位の供給により前記複数の画素の選択を行う走査線駆動回路とを有し、
前記走査線駆動回路は、前記電位の出力側の第１トランジスタと、第２トランジスタとを少なくとも有し、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、同じ層において互いに離隔するように設けられており、
前記第１トランジスタのチャネル長に対するチャネル幅の比は、前記第２トランジスタのチャネル長に対するチャネル幅の比より大きく、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、前記第１トランジスタが有するソース電極またはドレイン電極及び前記第２トランジスタが有するソース電極またはドレイン電極と同じ層に設けられた導電膜を介して、電気的に接続されている半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか１項において、
前記第１トランジスタが有する半導体膜及び前記第２トランジスタが有する半導体膜は、酸化物半導体、或いは非晶質シリコンを含む半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか１項において、
前記第１トランジスタのチャネル長に対するチャネル幅の比は、前記第２トランジスタのチャネル長に対するチャネル幅の比の２倍以上大きい半導体装置。
【請求項１】
配線に電位を与える回路を有し、
前記回路は、前記電位の出力側の第１トランジスタと、第２トランジスタとを少なくとも有し、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、同じ層において互いに離隔するように設けられており、
前記第１トランジスタのチャネル長に対するチャネル幅の比は、前記第２トランジスタのチャネル長に対するチャネル幅の比より大きく、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されている半導体装置。
【請求項２】
配線に電位を与える回路を有し、
前記回路は、前記電位の出力側の第１トランジスタと、第２トランジスタとを少なくとも有し、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、同じ層において互いに離隔するように設けられており、
前記第１トランジスタのチャネル長に対するチャネル幅の比は、前記第２トランジスタのチャネル長に対するチャネル幅の比より大きく、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、前記第１トランジスタが有するソース電極またはドレイン電極及び前記第２トランジスタが有するソース電極またはドレイン電極と同じ層に設けられた導電膜を介して、電気的に接続されている半導体装置。
【請求項３】
複数の画素と、前記複数の画素に配線を介して電位を与える回路とを有し、
前記回路は、前記電位の出力側の第１トランジスタと、第２トランジスタとを少なくとも有し、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、同じ層において互いに離隔するように設けられており、
前記第１トランジスタのチャネル長に対するチャネル幅の比は、前記第２トランジスタのチャネル長に対するチャネル幅の比より大きく、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されている半導体装置。
【請求項４】
複数の画素と、前記複数の画素に配線を介して電位を与える回路とを有し、
前記回路は、前記電位の出力側の第１トランジスタと、第２トランジスタとを少なくとも有し、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、同じ層において互いに離隔するように設けられており、
前記第１トランジスタのチャネル長に対するチャネル幅の比は、前記第２トランジスタのチャネル長に対するチャネル幅の比より大きく、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、前記第１トランジスタが有するソース電極またはドレイン電極及び前記第２トランジスタが有するソース電極またはドレイン電極と同じ層に設けられた導電膜を介して、電気的に接続されている半導体装置。
【請求項５】
複数の画素と、走査線への電位の供給により前記複数の画素の選択を行う走査線駆動回路とを有し、
前記走査線駆動回路は、前記電位の出力側の第１トランジスタと、第２トランジスタとを少なくとも有し、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、同じ層において互いに離隔するように設けられており、
前記第１トランジスタのチャネル長に対するチャネル幅の比は、前記第２トランジスタのチャネル長に対するチャネル幅の比より大きく、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極と異なる層に設けられた導電膜を介して、電気的に接続されている半導体装置。
【請求項６】
複数の画素と、走査線への電位の供給により前記複数の画素の選択を行う走査線駆動回路とを有し、
前記走査線駆動回路は、前記電位の出力側の第１トランジスタと、第２トランジスタとを少なくとも有し、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、同じ層において互いに離隔するように設けられており、
前記第１トランジスタのチャネル長に対するチャネル幅の比は、前記第２トランジスタのチャネル長に対するチャネル幅の比より大きく、
前記第１トランジスタのゲート電極及び前記第２トランジスタのゲート電極は、前記第１トランジスタが有するソース電極またはドレイン電極及び前記第２トランジスタが有するソース電極またはドレイン電極と同じ層に設けられた導電膜を介して、電気的に接続されている半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか１項において、
前記第１トランジスタが有する半導体膜及び前記第２トランジスタが有する半導体膜は、酸化物半導体、或いは非晶質シリコンを含む半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか１項において、
前記第１トランジスタのチャネル長に対するチャネル幅の比は、前記第２トランジスタのチャネル長に対するチャネル幅の比の２倍以上大きい半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−９３５６５（Ｐ２０１３−９３５６５Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１２−２１８９９５（Ｐ２０１２−２１８９９５）
【出願日】平成２４年１０月１日（２０１２．１０．１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２４年１０月１日（２０１２．１０．１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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