電気光学装置、及びこれを備えた電子機器
【課題】クロックノイズに起因する画質の低下を抑制する。
【解決手段】データ線駆動回路１０１を構成するシフトレジスタ５１、位相差補正回路１０８及び論理回路５２の夫々を互いに異なる電源である電源ＶＤＤＸ１〜３及びＶＳＳＸ１〜３によって駆動する。シフトレジスタ５１、位相差補正回路１０８及び論理回路５２を互いに異なる電源で駆動することにより、例えばシフトレジスタ５１に供給されるクロック信号ＣＬＸ及び反転クロック信号ＣＬＸＢに起因するクロックノイズが論理回路５２に伝播することがなく、クロックノイズに起因して発生するイネーブル信号の波形の歪みを低減できる。
【解決手段】データ線駆動回路１０１を構成するシフトレジスタ５１、位相差補正回路１０８及び論理回路５２の夫々を互いに異なる電源である電源ＶＤＤＸ１〜３及びＶＳＳＸ１〜３によって駆動する。シフトレジスタ５１、位相差補正回路１０８及び論理回路５２を互いに異なる電源で駆動することにより、例えばシフトレジスタ５１に供給されるクロック信号ＣＬＸ及び反転クロック信号ＣＬＸＢに起因するクロックノイズが論理回路５２に伝播することがなく、クロックノイズに起因して発生するイネーブル信号の波形の歪みを低減できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば液晶装置等の電気光学装置、及び該電気光学装置を備えた、例えば液晶プロジェクタ等の電子機器の技術分野に関する。
【背景技術】
【０００２】
この種の電気光学装置では、画素電極等の表示用電極や、これを駆動するためのデータ線駆動回路、走査線駆動回路等の回路部が設けられた基板上に、その一辺の縁に沿って、複数の外部回路接続端子が配列されている。基板上には更に、これら複数の外部回路接続端子から走査線駆動回路やデータ線駆動回路等の回路部へと引き回される複数の引回配線が配線される。ここで、データ線駆動回路は、外部回路接続端子が設けられた基板の一辺に沿って設けられ、走査線駆動回路は、その一辺の両側に位置する二つの辺の少なくとも一方に沿って設けられる場合が多い。
【０００３】
このようなデータ線駆動回路に対しては、その駆動動作の基本となるクロック信号とこれに対して位相が反転している反転クロック信号とが、外部回路から外部回路接続端子及び引回配線を介して供給される。この際、クロック信号と反転クロック信号との位相は、正確に反転位相であることが望ましいため、基板上には更に、両クロック信号の位相を反転位相にするように補正する位相差補正回路が設けられる（特許文献１参照）。
【０００４】
本願出願人により提案された、この特許文献１に開示された技術によれば、その性質上極めて高周波であるクロック信号や反転クロック信号から画像信号に対するノイズを低減させる目的から、画像信号を、データ線の一方側（例えば左辺寄り）から引き回すと共に、クロック信号を、データ線の他方側（例えば右寄り）から引き回すようにしている。更に、画像信号線を高周波ノイズ源としてのクロック信号から電磁シールドする機能を持たせるべく且つ基板上で引回配線が相交差しないようにするべく、グランド電位などの低電位の電源配線については、画像信号線に沿ってデータ線の一方側（例えば左辺寄り）から上述した位相差補正回路まで引き回されると共に、高電位の電源配線については、クロック信号線に沿ってデータ線の他方側（例えば右寄り）から位相差補正回路まで引き回される。これらにより、データ線駆動回路や位相差補正回路を動作させるための、クロック信号、反転クロック信号、各種電源信号、画像信号、制御信号等の各種信号を供給することが可能となるとされている。
【０００５】
その他にも、このような各種信号について相互干渉による誤動作を軽減させるために、外部回路接続端子の配列についての工夫が、本願出願人によって提案されている（特許文献１及び２参照）。
【０００６】
【特許文献１】特開２００４−１２６５５１号公報
【特許文献２】特開平８−８２８０４号公報
【特許文献３】特開平９−１７１１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、この種の電気光学装置に搭載された各種回路を共通の電源で駆動した場合、電源を介して信号の波形に乱れが生じ、例えば、画像信号をサンプリングするためにサンプリング回路に供給されるサンプリング信号の波形に乱れが生じる問題があることを本願発明者は見出している。より具体的には、クロック信号或いは反転クロック信号が立ち上がる、又は立ち下がる際にシフトレジスタから順次出力される転送信号を整形することによって所定のパルス幅を有するサンプリング信号を出力するための複数系統のイネーブル信号のパルス波形に乱れが生じる場合がある。イネーブル信号のパルス波形に乱れが生じた場合には、転送信号に基づいてイネーブル信号によって整形された後にサンプリング回路に出力されるサンプリング信号の波形が乱れ、表示性能を低下させてしまう問題点がある。また、サンプリング回路だけでなく電気光学装置の各種回路を共通の電源で駆動した場合には、これら回路を駆動するためのクロック信号に乱れが生じる問題点もある。
【０００８】
本発明は、例えば上述した問題点に鑑みなされたものであり、例えば、画像信号をサンプリングするためにサンプリング回路に供給されるサンプリング信号の波形の乱れを低減できるなど、画像信号を供給する回路における波形の乱れを低減できる電気光学装置及びそのような電気光学装置を具備してなる電子機器を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の第１の発明に係る電気光学装置は上記課題を解決するために、本発明の第１の電気光学装置は、上記課題を解決するために、基板上に、該基板上の画素領域で互いに交差するように設けられた複数のデータ線及び複数の走査線と、前記データ線及び前記走査線の交差に応じて設けられた複数の画素部と、前記走査線を介して前記画素部に走査信号を供給する走査線駆動回路と、前記複数の画素部の夫々に前記データ線を介して画像信号を供給する画像信号供給回路と、前記走査線駆動回路及び前記画像信号供給回路の少なくとも一方に複数系統の電源の各々を供給する複数の電源配線とを備える。
【００１０】
本発明の電気光学装置によれば、その動作時には、画像信号が、例えば外部回路接続端子を介して画像信号線に供給され、更に、例えば画像信号供給回路を構成するサンプリング回路へと供給される。このような画像信号の供給と並行して、例えば画像信号供給回路を構成するデータ線駆動回路によって、データ線に対応するサンプリングスイッチ毎に、サンプリング信号が順次供給される。すると、画像信号線上の画像信号は、例えばサンプリング回路を構成する各サンプリングスイッチによって、サンプリング信号に応じてサンプリングされて、複数のデータ線に供給される。尚、サンプリングスイッチは、例えば、片チャネル型のＴＦＴにより夫々構成され、ソースが画像信号線に電気的に接続され、ドレインがデータ線に接続され、ゲートにサンプリング信号が供給されることでオン状態とされる。
【００１１】
このようにデータ線が駆動されると、画素領域に配列された各画素部では、例えば、走査線駆動回路から走査線を介して供給される走査信号に応じて、スイッチング動作を行う画素スイッチング素子を介して、データ線より画像信号が表示素子に供給される。ここに本発明に係る「画素領域」とは、基板上で平面的に見て複数の画素部が配列された領域、即ち、複数の画素部の駆動により画像を表示させるための領域を意味し、例えば本発明の実施形態に係る「画像表示領域」が、その一例或いは典型例となる。
【００１２】
以上の結果、例えば表示素子である液晶素子は、画像信号に基づいて、アクティブマトリクス駆動方式による画像表示を行うことが可能となる。
【００１３】
本発明の電気光学装置では特に、走査線駆動回路及び画像信号供給回路の少なくとも一方に複数系統の電源が供給される。「複数系統の電源」とは、例えば高電位電源及びこの高電位電源より低い電位の低電位電源を一組とする電源が複数存在することを意味する。
【００１４】
このような電源は、走査線駆動回路及び画像信号供給回路の少なくとも一方に含まれる各種回路の夫々に独立の電源として、或いは部分的に共通の電源として供給される。従って、走査線駆動回路及び画像信号供給回路の少なくとも一方に含まれる各種回路のすべてを共通の電源で駆動する場合に比べて、クロックノイズが電源を介して走査線駆動回路及び画像信号供給回路の少なくとも一方に含まれる各種回路に伝達されることによって生じる走査線駆動回路及び画像信号供給回路の少なくとも一方における動作の不具合を低減できる。
【００１５】
より具体的には、例えば、画像信号供給回路は走査線駆動回路に比べて高い周波数を有するクロック信号及び反転クロック信号に応じて駆動されるため、これら信号のパルス波形がクロックノイズによって乱れることがある。このようなパルス波形の乱れを抑制するために、各種回路の電源を別々にしておけば、異なる電源で駆動される回路にクロックノイズが伝達されることを低減できる。
【００１６】
ここで、「クロックノイズ」とは、任意の周波数を有する信号に対して、この信号の周波数に近い信号が干渉することによって信号の波形に乱れを生じさせることを意味する。従って、互いに干渉することによって波形に乱れが生じ易い信号によって駆動される回路或いはこのような信号を出力する回路を異なる電源で駆動すればクロックノイズによる波形の乱れを低減できる。特に、例えばサンプリング回路に供給されるサンプリング信号の波形の乱れを低減することによって、画像信号が適切なタイミングで、且つ適切な波形で各画素部に供給されることになり、例えば画素領域におけるスジ状のムラ、或いは帯状のムラの発生を低減できる。これにより、電気光学装置による高品質の画像表示が可能になる。
【００１７】
以上説明したように、本発明の第１の電気光学装置によれば、例えば画像信号をサンプリングするためにサンプリング回路に供給されるサンプリング信号の波形の乱れを低減できるなど、画像信号を供給する画像信号供給回路における波形の乱れを低減できる。
【００１８】
本発明に係る電気光学装置の一の態様では、前記画像信号供給回路は、サンプリング信号に応じて前記複数の画素部の夫々に前記データ線を介して画像信号を供給する複数のサンプリングスイッチを含むサンプリング回路に前記サンプリング信号を供給するデータ線駆動回路を備えており、該データ線駆動回路は、前記複数系統の電源によって駆動されていてもよい。
【００１９】
この態様では、データ線駆動回路は複数系統の電源によって駆動され、データ線を介してサンプリング信号を複数のサンプリングスイッチの夫々に供給する。データ線駆動回路では、調整後の転送信号がサンプリングパルスとして、サンプリング回路における、データ線に設けられたサンプリングスイッチに入力され、サンプリングスイッチはサンプリングパルスに応じて画像信号をサンプリングし、サンプリングされた画像信号が対応するデータ線に入力される。即ち、サンプリングパルスとは、前述のように、画像信号線に供給される画像信号をデータ線に選択的に供給するためのサンプリングの際のタイミング制御用の信号である。
【００２０】
複数系統の電源は、データ線駆動回路に含まれる各種回路の夫々に独立の電源として、或いは部分的に共通の電源として供給される。したがって、データ線駆動回路に含まれる各種回路のすべてを共通の電源で駆動する場合に比べて、クロックノイズが電源を介してデータ線駆動回路に含まれる各種回路に伝達されることによって生じるデータ線駆動回路の動作の不具合を低減できる。より具体的には、例えば、データ線駆動回路は走査線駆動回路に比べて高い周波数を有するクロック信号及び反転クロック信号に応じて駆動されるため、これら信号のパルス波形がクロックノイズによって乱れることがある。このようなパルス波形の乱れを抑制するために、各種回路の電源を別々にしておけば、異なる電源で駆動される回路にクロックノイズが伝達されることを低減できる。ここで、「クロックノイズ」とは、任意の周波数を有する信号に対して、この信号の周波数に近い信号が干渉することによって信号の波形に乱れを生じさせることを意味する。したがって、互いに干渉することによって波形に乱れが生じ易い信号によって駆動される回路或いはこのような信号を出力する回路を異なる電源で駆動すればクロックノイズによる波形の乱れを低減できる。特に、各画素部に画像信号を供給するサンプリング回路に供給されるサンプリング信号の波形の乱れを低減することによって、画像信号が適切なタイミングで、且つ適切な波形で各画素部に供給されることになり、例えば画像表示領域におけるスジ状のムラ、或いは帯状のムラの発生を低減できる。これにより、電気光学装置による高品質の画像表示が可能になる。
【００２１】
本発明に係る電気光学装置の一の態様では、前記複数系統の電源は、前記走査線駆動回路及び前記データ線駆動回路のうち前記データ線駆動回路にのみ供給されてもよい。
【００２２】
この態様では、例えば、走査線駆動回路から出力される走査信号の周期と、データ線駆動回路から出力される転送信号或いはサンプリング信号の周期とは互いに干渉しない程度に大きく異なっていても、若干クロックノイズによる各種信号の乱れが生じる場合もある。より具体的には、走査線駆動回路に供給されるクロック信号によってデータ線駆動回路で出力されるサンプリング信号の波形に乱れが生じる場合も想定される。したがって、複数系統の電源を、走査線駆動回路及びデータ線駆動回路のうちデータ線駆動回路にのみ供給しておくことにより、画質を高めることができる。より具体的には、走査線駆動回路及びデータ線駆動回路を異なる電源で駆動させることにより、クロックノイズによる各種信号の波形の乱れを実使用上問題ない水準に低減できる。
【００２３】
したがって、この態様によれば、データ線駆動回路から出力される、例えばサンプリング信号等を含む各種信号の波形の乱れを低減でき、電気光学装置の表示品質を高めることができる。
【００２４】
本発明に係る電気光学装置の他の態様では、前記データ線駆動回路は、所定周期のクロック信号に基づいて複数の段の夫々から転送信号を順次出力するシフトレジスタを有しており、該シフトレジスタ及び前記データ線駆動回路に含まれる他の回路は、前記複数系統の電源のうち互いに異なる電源によって夫々駆動されてもよい。
【００２５】
この態様によれば、シフトレジスタは所定周期のクロック信号に基づいて転送信号を出力しており、転送信号はシフトレジスタの各段から「順次」出力される。これは、各段から次々に出力される、といった意味であり、必ずしも、転送信号の時系列が各段の物理的な配列と対応している場合に限定されない。
【００２６】
このように転送信号を出力するシフトレジスタは、データ線駆動回路に含まれる他の回路とは異なる電源によって駆動されるため、他の回路から出力される信号の波形が、転送信号を出力するタイミングを規定するクロック信号によって歪むことを低減できる。より具体的には、シフトレジスタ及び他の回路を共通の電源で駆動させながら各種信号を出力させた場合には、他の回路で出力される信号がクロック信号の影響を受けて波形に乱れが生じる場合もある。そこで、この態様では、シフトレジスタ及びデータ線駆動回路に含まれる他の回路の電源を互い異ならせることによって、他の回路で出力される信号がクロック信号の影響を受けえて波形に乱れが生じることを低減する。ここで、「他の回路」とは、データ線駆動回路に含まれる回路のうちシフトレジスタを除く回路であれば如何なる回路であってもよい。
【００２７】
この態様では、前記他の回路は、前記所定周期のクロック信号及び該クロック信号に対して位相が反転している反転クロック信号の位相差を補正する位相差補正回路、及び前記順次出力された転送信号の各パルスを複数系列のイネーブル信号を用いて整形する論理回路のうち少なくとも一方の回路を含んでおり、前記シフトレジスタ及び前記一方の回路の夫々は、前記互いに異なる電源によって駆動されてもよい。
【００２８】
この態様では、データ線駆動回路に含まれる位相差補正回路及び論理回路のうち少なくとも一方の回路に供給される電源は、シフトレジスタに供給される電源と異なる電源であるため、位相差補正回路及び論理回路の少なくとも一方の回路とシフトレジスタとの間でクロックノイズが伝達されることがなく、一方の回路から出力される信号がクロック信号或いは反転クロック信号の影響を受けえて波形に乱れが生じることを低減できる。尚、一方の回路は、位相差補正回路又は論理回路のどちらか一方の回路を含んでいてもよいし、位相差補正回路及び論理回路の両方を含んでいてもよい。
【００２９】
「論理回路」とは、一段階或いは複数の段階を経て波形が整形された転送信号をサンプリング信号としてサンプリング回路に出力する回路を意味し、例えば、転送信号に対して、高周波化の常套手段として複数系列のイネーブル信号を用いて整形が施した後にサンプリング信号を出力する場合の両方の意味を含む。より具体的には、例えば、転送信号のパルス幅は、例えばより幅が狭い、複数系列のイネーブル信号のパルス幅によって制限される。
【００３０】
「複数系列」とは、例えば同一構成又は異なる構成を有すると共に相互に独立して設けられる、複数のイネーブル信号生成回路や複数のイネーブル信号供給経路など、信号の発生起源又は供給経路が互いに異なっていることを指しており、最終的に重畳されて一つの連続信号として取り扱われる場合であっても、この概念に含まれる。そのような場合には、たとえ元々同一波形であることが意図されていても、回路素子の特性や素子や配線の電気的影響によって波形が僅かながら異なることがあり得る。複数系列のイネーブル信号は互いに独立した信号として取り扱うことができるため、シフトレジスタから順次出力される転送信号を時分割して複数の信号線に分配供給することができる。
【００３１】
尚、より整形されたサンプリング信号を出力するために、一系列のイネーブル信号で更にサンプリング信号を整形してもよい。このような整形によれば、複数系列のイネーブル信号を用いて整形する場合に比べて、サンプリング信号の波形を揃えることが可能である。イネーブル信号は、転送信号を出力するタイミングを規定するクロック信号と同等の周期で論理回路に供給されるため、例えば一方の回路に論理回路が含まれる場合にこの一方の回路とシフトレジスタの電源が共通とされると、電源配線等を介して伝達されるクロック信号或いは反転クロック信号に応じたクロックノイズによってイネーブル信号の波形に乱れが生じる。より具体的には、イネーブル信号の立ち上がり或いは立ち下がりの際に、イネーブル信号の波形に裾引きが生じ、転送信号の整形するために十分に揃った波形を有しない状態となる。この態様によれば、このようなイネーブ信号の波形の裾引き等の乱れを低減することもでき、画像表示領域におけるスジ状のムラを低減し、表示品質を高めることが可能である。
【００３２】
この態様では、前記一方の回路が前記論理回路を含む場合に、前記走査線駆動回路を駆動する電源は前記複数系統の電源のうち前記論理回路を駆動する電源と共用されてもよい。
【００３３】
この態様によれば、走査線駆動回路から出力される走査信号の周期と、データ線駆動回路から出力される転送信号或いはサンプリング信号の周期は互いに干渉しない程度に大きく異なっているため、走査線駆動回路及び論理回路間で電源を共用してもサンプリング信号の波形に乱れを生じさせることはない。より具体的には、例えば走査線駆動回路に供給されるクロック信号の周波数は数十ｋＨｚ程度であり、データ線駆動回路に供給されるクロック信号の周波数は数ＭＨｚである。
【００３４】
したがって、走査線駆動回路及びデータ線駆動回路の夫々に供給されるクロック信号の周波数の大きさは、格段に相違する。このような周波数の差を有するクロック信号によって夫々走査信号或いは転送信号を出力する回路間では、クロックノイズによる波形の乱れの発生は実使用上問題ない水準に抑制されている。
【００３５】
よて、この態様によれば、複数系列設けられる電源の数を低減でき、回路構成を簡便にすることができる、加えて複数系列の電源を供給するためにこれら電源の計列数に応じた数の配線を設ける場合に比べて配線間の干渉による信号の乱れを低減することも可能である。また、この態様によれば、基板におけるレイアウト上の制限により、電源を供給するための端子数が制限されている場合に特に有用である。
【００３６】
本発明に係る電気光学装置の他の態様では、前記複数系統の電源は、該複数系統の電源の夫々に応じて個別に形成された複数の端子部に電気的に接続された外部電源から供給されてもよい。
【００３７】
この態様によれば、複数の端子部の夫々から個別に複数系列の電源が供給されるため、共通の端子部を介して複数系列の電源を供給する場合に比べて、クロックノイズの伝播を低減できる。より具体的には、例えば基板上に個別に端子部を形成しておくことにより、一つの端子部から複数の端子部に電源を分ける場合に比べてクロックノイズの伝播を低減できる。
【００３８】
この態様では、前記外部電源は、前記複数系統の電源に応じて個別に設けられた複数の電源供給部を介して前記複数の端子の夫々に前記複数系統の電源を供給してもよい。
【００３９】
この態様によれば、例えばＦＰＣ等のコネクタに予め複数系列の電源を夫々供給するための複数の電源供給部を形成しておくことにより、基板側に電源を供給する段階で予めクロックノイズの伝達経路をなくしておくことができる。
【００４０】
したがって、この態様によれば、電源を供給するための電源供給部を介したクロックノイズの伝播を低減でき、電気光学装置の表示品質を高めることができる。
【００４１】
本発明に係る電気光学装置の他の態様では、前記複数の電源配線は夫々、層間絶縁膜を介して別層に位置する複数の導電膜の各々から形成されていてもよい。
【００４２】
この態様では、例えば、第１の系統の電源のうち高電位電源である第１高電位電源を供給するための第１高電位電源配線は第１導電膜からなり、第１の系統の電源のうち低電位電源である第１低電位電源を供給するための第１低電位電源配線は、層間絶縁膜を介して第１導電膜とは別層に位置する第２導電膜からなる。よって、第１高電位電源配線及び第１低電位電源配線をレイアウト或いは配線する際の設計自由度が高まる。更に、第１高電位電源配線及び第１低電位電源配線を、基板上で平面的に見て、少なくとも部分的に重なるようにすれば、配線するのに必要な基板上の面積を小さくすることができる。従って、基板サイズを小さくすることができる、即ち、電気光学装置を小型化することができる。或いは、配線に必要な基板上の面積が小さくなった分だけ、配線のための面積を確保できるため、電源配線の配線幅を広くすることもできる。よって、電源配線の低抵抗化も可能となる。
【００４３】
この態様では、前記画素部は、前記基板上に、下側電極、誘電体膜及び上側電極が順に積層されてなる蓄積容量を備え、前記複数の導電膜は夫々、前記データ線、前記下側電極及び前記上側電極を夫々構成する複数の導電膜のうちいずれかと同一膜である。
【００４４】
この態様によれば、複数の導電膜は夫々、データ線、下側電極及び上側電極を夫々構成する複数の導電膜のうちいずれかと同一膜である。ここで、「同一膜」とは、製造工程における同一機会に成膜される膜を意味し、同一種類の膜である。尚、「同一膜である」とは、一枚の膜として連続していることまでも要求する趣旨ではなく、基本的に、同一膜のうち相互に分断されている膜部分であれば足りる趣旨である。よって、複数の電源配線は夫々、データ線、下側電極又は上側電極の形成と同一機会に形成することができる。即ち、製造工程の複雑化を招くことなく、複数の電源配線を複数の導電膜から形成することができる。
【００４５】
尚、蓄積容量によって、例えば画素部を構成する画素電極における電位保持特性が向上し、表示の高コントラスト化が可能となる。
【００４６】
本発明に係る電気光学装置の他の態様では、記複数の電源配線のうち少なくとも一の系統の電源を供給するための一の電源配線及び前記一の系統とは異なる他の系統の電源を供給するための他の電源配線は、少なくとも部分的に互いに異なる前記導電膜から夫々形成され、前記一の電源配線及び前記他の電源配線は、前記基板上で平面的に見て少なくとも部分的に互いに重なっていてもよい。
【００４７】
この態様によれば、クロックノイズが電源を介して画像信号供給回路に含まれる各種回路に伝達されることによって生じる画像信号供給回路の動作の不具合を確実に低減できると共に、電源配線の設定自由度が高く、電気光学装置の小型化も可能である。
【００４８】
本発明に係る電気光学装置の他の態様では、前記複数系統の電源は夫々、高電位電源及び該高電位電源より低い電位の低電位電源を一組とする電源であり、前記複数の電源配線は、前記高電位電源を供給するための複数の高電位電源配線及び前記低電位電源を供給するための複数の低電位電源配線からなり、前記複数系統の電源のうち少なくとも一の系統の電源を供給するための前記高電位電源配線及び前記低電位電源配線は、少なくとも部分的に互いに異なる前記導電膜から形成され、前記基板上で平面的に見て少なくとも部分的に互いに重なっていてもよい。
【００４９】
この態様によれば、クロックノイズが電源を介して画像信号供給回路に含まれる各種回路に伝達されることによって生じる画像信号供給回路の動作の不具合を確実に低減できると共に、電源配線の設定自由度が高く、電気光学装置の小型化も可能である。
【００５０】
この態様では、前記複数の高電位電源配線のうち少なくとも二の高電位電源配線は、互いに異なる導電膜から夫々形成され、前記基板上で平面的に見て少なくとも部分的に互いに重なっていてもよい。
【００５１】
この態様によれば、複数の高電位電源配線のうち少なくとも二の高電位電源配線は互いに異なる導電膜から夫々形成されるので、例えば、複数の高電位電源配線を、基板上で平面的に見て殆ど或いは完全に互いに重なるように設計することによって、配線に必要となる基板上の面積をより確実に小さくすることができる。
【００５２】
本発明に係る電気光学装置の他の態様では、前記複数の低電位電源配線のうち少なくとも二の低電位電源配線は、互いに異なる導電膜から夫々形成され、前記基板上で平面的に見て少なくとも部分的に互いに重なっていてもよい。
【００５３】
この態様によれば、複数の低電位電源配線うち少なくとも二の低電位電源配線は互いに異なる導電膜から夫々形成されるので、例えば、複数の低電位電源配線を、基板上で平面的に見て殆ど或いは完全に互いに重なるように設計することによって、配線に必要となる基板上の面積をより確実に小さくすることができる。
【００５４】
本発明に係る電気光学装置の他の態様では、前記複数の電源配線のうち少なくとも一の電源配線は、前記複数の導電膜のうち少なくとも２層の導電膜から形成された複数の部分配線からなり、前記複数の部分配線は、互いにコンタクトホールを介して電気的に接続されており、前記基板上で平面的に見て少なくとも部分的に互いに重なっていてもよい。
【００５５】
この態様によれば、少なくとも一の電源配線は、互いにコンタクトホールを介して接続された、少なくとも２層の導電膜から形成された複数の部分配線からなる。よって、例えば複数の電源配線を配線するための基板上の面積が小さくなり、配線幅を狭くする必要がある場合であっても、配線の低抵抗化を図ることができる。更に、複数の部分配線は互いに冗長配線として機能するので、一の導電膜のみから形成された場合と比較して、安定して画像信号供給回路に電源を供給することができる。
【００５６】
本発明に係る電子機器は上記課題を解決するために上述した本発明の電気光学装置を具備してなる。
【００５７】
本発明に係る電子機器によれば、上述した本発明に係る電気光学装置を具備してなるので、高品位の表示が可能な、投射型表示装置、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルなどの各種電子機器を実現できる。また、本発明に係る電子機器として、例えば電子ペーパなどの電気泳動装置等も実現することが可能である。
【００５８】
本発明のこのような作用及び他の利得は次に説明する実施形態から明らかにされる。
【発明を実施するための最良の形態】
【００５９】
以下では、本発明の実施形態について図を参照しつつ説明する。以下の実施形態では、本発明の電気光学装置の一例である駆動回路内蔵型のＴＦＴアクティブマトリクス駆動方式の液晶装置を例にとる。
【００６０】
＜第１実施形態＞
第１実施形態に係る液晶装置について、図１から図１２を参照して説明する。
【００６１】
先ず、図１及び図２を参照して、本実施形態に係る液晶装置の全体構成について、説明する。ここに図１は、液晶装置の全体構成を示す平面図であり、図２は、図１のＨ−Ｈ´線での断面図である。
【００６２】
図１及び図２において、液晶装置１は、対向配置されたＴＦＴアレイ基板１０と対向基板２０とから構成されている。ＴＦＴアレイ基板１０と対向基板２０との間には液晶層５０が封入されており、ＴＦＴアレイ基板１０と対向基板２０とは、本発明に係る「画素領域」の一例としての画像表示領域１０ａの周囲に位置するシール領域に設けられたシール材５２ｓにより相互に接着されている。シール材５２ｓは、両基板を貼り合わせるための、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、製造プロセスにおいてＴＦＴアレイ基板１０上に塗布された後、紫外線照射、加熱等により硬化させられたものである。また、シール材５２ｓ中には、ＴＦＴアレイ基板１０と対向基板２０との間隔（基板間ギャップ）を所定値とするためのグラスファイバ或いはガラスビーズ等のギャップ材が散布されている。シール材５２ｓが配置されたシール領域の内側に並行して、画像表示領域１０ａの額縁領域を規定する遮光性の額縁遮光膜５３が、対向基板２０側に設けられている。但し、このような額縁遮光膜５３の一部又は全部は、ＴＦＴアレイ基板１０側に内蔵遮光膜として設けられてもよい。
【００６３】
ＴＦＴアレイ基板１０上における、画像表示領域１０ａの周辺に位置する周辺領域では、データ線駆動回路１０１及び外部回路接続端子１０２が、ＴＦＴアレイ基板１０の一辺に沿って設けられている。また、走査線駆動回路１０４が、この一辺に隣接する２辺に沿い、且つ、額縁遮光膜５３に覆われるようにして設けられている。更に、このように画像表示領域１０ａの両側に設けられた二つの走査線駆動回路１０４間をつなぐため、ＴＦＴアレイ基板１０の残る一辺に沿い、且つ額縁遮光膜５３に覆われるようにして後述する走査線駆動回路用電源配線及び走査線駆動回路用制御信号配線を含む複数の配線１０５が設けられている。また、ＴＦＴアレイ基板１０及び対向基板２０の間には、両基板間の電気的導通を確保するための上下導通端子１０６が配置されている。
【００６４】
図２において、ＴＦＴアレイ基板１０上には、画素スイッチング用素子としてのＴＦＴや各種配線等の上に画素電極９ａが、更にその上から配向膜が形成されている。他方、対向基板２０上の画像表示領域１０ａには、液晶層５０を介して複数の画素電極９ａと対向する対向電極２１が形成されている。即ち、夫々に電圧が印加されることで、画素電極９ａと対向電極２１との間には液晶保持容量が形成される。この対向電極２１上には、格子状又はストライプ状の遮光膜２３が形成され、更にその上を配向膜が覆っている。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
【００６５】
尚、ここでは図示しないが、ＴＦＴアレイ基板１０上には、データ線駆動回路１０１、走査線駆動回路１０４の他に、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路等が形成されていてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側には各々、例えば、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード、Ｄ−ＳＴＮ（ダブル−ＳＴＮ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【００６６】
また、ＴＦＴアレイ基板１０に単結晶シリコンなどの半導体基板を用いた場合には、画素スイッチング用素子や各種駆動回路を構成するスイッチング素子としてトランジスタを用いることができる。
【００６７】
次に、液晶装置１の主要な構成について図３から図５を参照して説明する。ここに、図３は、液晶装置の主要な回路構成を示す回路図である。図４は、図３に示した構成のうち転送信号の整形に関する回路系を示す回路図である。図５は、位相差補正回路の回路図である。
【００６８】
図３において、液晶装置１は、画素電極９ａ、走査線１１ａ、データ線６ａ、走査線駆動回路１０４、画像信号供給回路１０７を備えている。画像信号供給回路１０７は、データ線駆動回路１０１及びサンプリング回路７を備えている。
【００６９】
液晶装置１は、例えば石英基板、ガラス基板或いはシリコン基板等からなるＴＦＴアレイ基板１０と対向基板２０（ここでは図示せず）とが液晶層を介して対向配置され、画像表示領域１０ａにおいて区画配列された画素電極９ａに印加する電圧を制御し、液晶層にかかる電界を画素毎に変調する構成となっている。これにより、両基板間の透過光量が制御され、画像が階調表示される。液晶装置１はＴＦＴアクティブマトリクス駆動方式を採り、ＴＦＴアレイ基板１０における画像表示領域１０ａには、マトリクス状に配置された複数の画素電極９ａと、互いに交差して配列された複数の走査線１１ａ及びデータ線６ａとが形成され、画素に対応する画素部が構築されている。尚、ここでは図示しないが、後述するように、各画素電極９ａとデータ線６ａとの間には、走査線１１ａを介して夫々供給される走査信号に応じて導通、非導通が制御されるＴＦＴや、画素電極９ａに印加した電圧を維持するための蓄積容量が形成されている。また、画像表示領域１０ａの周辺領域には、データ線駆動回路１０１等の駆動回路が形成されている。
【００７０】
データ線駆動回路１０１は、シフトレジスタ５１、論理回路５２、及び位相差補正回路１０８を備えている。
【００７１】
シフトレジスタ５１は、データ線駆動回路１０１内に入力される所定周期のＸ側クロック信号ＣＬＸ（及びその反転信号ＣＬＸＢ）、シフトレジスタスタート信号ＤＸに基づいて、各段から転送信号Ｐｉ（ｉ＝１、・・・、ｎ）を順次出力するように構成されている。液晶装置１の動作時において、シフトレジスタ５１には、電源ＶＤＤＸ１及び電源ＶＤＤＸ１より低電位の電源ＶＳＳＸ１が供給され、シフトレジスタ５１を構成するトランジスタが駆動される。ここで、電源ＶＤＤＸ１は本発明に係る「高電位電源」の一例であり、電源ＶＳＳＸ１は本発明に係る「低電位電源」の一例である。より具体的には、電源ＶＤＤＸ１は、シフトレジスタ５１を構成するトランジスタのドレインに供給される電源であり、電源ＶＳＳＸ１は、シフトレジスタ５１を構成するトランジスタのソースに供給される電源である。尚、後述する電源ＶＳＳＸ及びＶＳＳＹは、本発明に係る「低電位電源」の一例であり、電源ＶＤＤＸ及びＶＤＤＹは、本発明に係る「高電位電源」の一例である。即ち、電源ＶＳＳＸ及びＶＳＳＹは、電源ＶＤＤＸ及びＶＤＤＹより低電位の電源である。
【００７２】
論理回路５２は、パルス幅制限手段を含み、シフトレジスタ５１から順次出力される転送信号Ｐｉを、イネーブル信号に基づいて整形し、それを基にして最終的にサンプリング回路駆動信号Ｓｉを出力する機能を有している。図４において、論理回路５２には、パルス幅制御手段５４０に加えて、プリチャージ用回路５２１並びに反転回路５２３が含まれる。
【００７３】
図４において、パルス幅制御手段５４０は、シフトレジスタ５１から出力された転送信号Ｐｉの波形を整形する論理回路を備えている。より具体的には、パルス幅制御手段５４０は、シフトレジスタ５１の各段に対応して設けられた単位回路５４０Ａにより構成され、単位回路５４０ＡはＮＡＮＤ回路により構成されている。
【００７４】
図４において、ＮＡＮＤ回路５４０Ａのゲートには、シフトレジスタ５１の対応する段より出力される転送信号Ｐｉと、４本のイネーブル供給線８１に供給されるイネーブル信号ＥＮＢ１〜ＥＮＢ４のうち一つとが入力される。ＮＡＮＤ回路５４０Ａには、ＮＡＮＤ回路５４０Ａの電源として、電源ＶＤＤＸ３及びＶＳＳＸ３が図４中において不図示の配線を介して供給される。電源ＶＤＤＸ３は、ＮＡＮＤ回路５４０Ａを構成するトランジスタのドレインに入力される信号であり、電源ＶＳＳＸ３は、ＮＡＮＤ回路５４０Ａを構成するトランジスタのソースに入力される信号である。
【００７５】
ＮＡＮＤ回路５４０Ａは、入力された転送信号Ｐｉ及びイネーブル信号ＥＮＢ１〜ＥＮＢ４の論理積を演算することにより転送信号Ｐｉの整形を行う。これにより、ＮＡＮＤ回路５４０Ａは、転送信号Ｐｉに対して整形が施された信号である、整形信号Ｑａｉを生成して出力する。尚、各単位回路５４０Ａには、ＮＡＮＤ回路の他、ＮＡＮＤ回路に入力される転送信号Ｐｉ若しくはイネーブル信号ＥＮＢ１〜ＥＮＢ４、並びにＮＡＮＤ回路から出力される整形信号Ｑａｉの論理を反転させる反転回路等が設けられてもよい。
【００７６】
転送信号Ｐｉの波形は、パルス幅制御手段５４０によってよりパルス幅の狭いイネーブル信号ＥＮＢ１〜ＥＮＢ４の波形に基づいてトリミングされ、最終的にはパルス幅やパルス周期等のパルス形状が制限される。
【００７７】
このように、パルス幅制御手段５４０は、論理回路が一体となって形成され、且つＮＡＮＤ回路５４０Ａにより整形されるため、回路素子や配線の数を殆ど増加させないで、パルス幅制御手段５４０を簡易な構成とすることが可能となる。よって、ＴＦＴアレイ基板１０上におけるスペースを殆ど拡大させること無しに、該スペースを小さくして、パルス幅制御手段５４０を形成することが可能となる。
【００７８】
論理回路５２は、シフトレジスタ５１の各段に対応して設けられたプリチャージ用回路５２１を備えている。単位回路５２１Ａは、プリチャージ用信号供給線８３に供給されるプリチャージ用選択信号ＮＲＧの論理を反転させる反転回路５２１ａと、反転回路５２１ａにおいて論理が反転されたプリチャージ用選択信号ＮＲＧ及び整形信号Ｑａｉがゲートに入力されるＮＡＮＤ回路５２１ｂとにより、実質的にＮＯＲ回路として形成されている。ＮＯＲ回路５２１Ａでは、整形信号Ｑａｉ及びプリチャージ用選択信号ＮＲＧの論理和を演算して、整形信号Ｑａｉ及びプリチャージ用選択信号ＮＲＧのいずれかを、出力信号Ｑｂｉとして出力する。このようにして出力された出力信号Ｑｂｉは、２つの反転回路５２３を介して、サンプリングパルスＳｉとして出力される。
【００７９】
このような論理回路５２の回路構成によれば、プリチャージ用回路５２１を簡易な構成とすることが可能となり、回路素子又は配線の数を増加させないで、プリチャージ用回路５２１を形成することが可能となる。その結果、ＴＦＴアレイ基板１０上において、プリチャージ用回路５２１を設置するためのスペースをより小さくすることが可能となる。
【００８０】
サンプリング回路７は、データ線６ａに設けられたサンプリングスイッチ７ｓを複数含み、各サンプリングスイッチ７ｓは、図４に示す画像信号線６に供給される画像信号ＶＩＤを、サンプリングパルスＳｉに応じてサンプリングし、夫々をデータ信号としてデータ線６ａに印加する。尚、サンプリングスイッチ７ｓは、例えばＰチャネル型又はＮチャネル型の片チャネル型ＴＦＴ若しくは相補型のＴＦＴにより構成されている。
【００８１】
本実施形態では、画像信号線６は一本とし、いずれのサンプリングスイッチ７ｓもこの画像信号線６から画像信号ＶＩＤを供給される場合について説明するが、画像信号は、シリアル−パラレル展開（即ち、相展開）されていてもよい。例えば、画像信号を画像信号ＶＩＤ１〜ＶＩＤ６の６相にシリアル−パラレル展開した場合、これらの画像信号は、６本の画像信号線を夫々介してサンプリング回路７に入力される。複数の画像信号線６に対し、シリアルな画像信号を変換して得たパラレルな画像信号を同時供給すると、データ線６ａへの画像信号入力をグループ毎に行うことができ、駆動周波数を抑えることが可能である。
【００８２】
本実施形態では、論理回路５２によって整形された転送信号ＰｉをサンプリングパルスＳｉとして出力するが、イネーブル信号ＥＮＢ１〜ＥＮＢ４の系列誤差に起因するサンプリングパルスＳｉの波形の乱れを低減するために、ＮＡＮＤ回路５４０Ａの電源として、マスターイネーブル信号を供給してもよい。より具体的には、イネーブル信号ＥＮＢ１〜ＥＮＢ４の各々の波形が異なっている場合、即ちイネーブル信号ＥＮＢ１〜ＥＮＢ４に系列誤差が生じている場合、サンプリングパルスＳ１〜Ｓ４を介して、データ信号のパルス形状に、イネーブル信号ＥＮＢ１〜ＥＮＢ４の系列誤差が反映されて、該系列毎に異なる形状となる。データ信号は、各データ線６ａから選択画素列の画素電極９ａに印加され、また図示しない蓄積容量を充電又は放電して、データの書き込みを行う。この際、データ信号にイネーブル信号ＥＮＢ１〜ＥＮＢ４の系列誤差が反映されて、該データ信号のパルス形状が系列毎に異なっていると、表示面に縦筋状の輝度ムラが発生して、表示画像の品質が劣化する恐れがある。
【００８３】
これに対して、マスターイネーブル信号として一系列の信号をＮＡＮＤ回路５４０Ａに供給することによって、サンプリング信号のパルス形状を揃えることができる。これにより、データ信号は、輝度を相対的な適正値とすることができ、表示像におけるパルス幅の差に基づく輝度斑の発生を低減或いは防止することができる。即ち、表示上の輝度は、画素電極９ａに供給されるデータ信号の高さ、幅、そして立ち上がり時及び立ち下がり時の歪み具合等によって左右されるからである。このようなマスターイネーブル信号によれば、イネーブル信号ＥＮＢ１〜ＥＮＢ４の系列誤差に起因するサンプリングパルスＳｉの乱れを生じさせることなく、波形に乱れがなく且つ波形が揃ったサンプリング信号をサンプリング回路７に供給することもできる。
【００８４】
次に、図３及び図５を参照しながら位相差補正回路１０８の構成を詳細に説明する。位相差補正回路１０８は、クロック信号ＣＬＸ及び反転クロック信号ＣＬＸＢの夫々を供給する信号線の途中に配置されており、クロック信号ＣＬＸ（言い換えれば、正転クロック信号）と反転クロック信号ＣＬＸＢとの間のタイミングの調整は適切に行う。より具体的には、位相差補正回路１０８は、クロック信号ＣＬＸと反転クロック信号ＣＬＸＢの位相を、相互に反転位相にする。
【００８５】
位相差補正回路１０８は、第１バッファ回路５０１と、双安定性回路５０２と、弟２バッファ回路５０３とから構成されている。第１バッファ回路はインバータ５０１ａ及び５０１ｂから、双安定性回路５０２はインバータ５０２ａ及び５０２ｂから、第２バッファ回路５０３はインバータ５０３ａ、５０３ａ´、５０３ｂ及び５０３ｂ´から夫々、構成されている。各インバータを構成する一方のトランジスタのソースには、電源ＶＳＳＸ２が供給される。また、他方のトランジスタのドレインは、電源ＶＤＤＹ２が供給される。尚、図５に示した位相差補正回路１０８の回路構成は、一例であり、他の回路構成を採用することは勿論可能である。
【００８６】
双安定性回路５０２は、反転クロック信号ＣＬＸＢの位相及びクロック信号ＣＬＸの位相間に位相差が生じたとしても、この位相差が補正する。位相差補正回路１０８では、インバータ５０１ａ及び５０１ｂから構成されるバッファ回路５０１において、クロック信号ＣＬＸと反転クロック信号ＣＬＸＢを供給する回路におけるトランジスタの駆動能力を補うと共に、双方向性回路５０２の一方のインバータ５０２ａの出力を他方のインバータ５０２ｂの入力に、また他方のインバータ５０２ｂの出力を一方のインバータ５０２ａの入力に夫々供給することによって、夫々のインバータ５０２ａ及び５０２ｂの入力信号に正帰還をかけて位相差を無くす構成となっている。
【００８７】
更に、双安定性回路５０２の後に、弟２バッファ回路５０３が設けてあり、この第２バッファ回路５０３の働きにより、双安定性回路５０２の駆動能力の低下を防止している。
より具体的は、第２バッファ回路５０３は、双安定性回路５０２の駆動能力の低下を防止し、例えば双安定性回路５０２からクロック信号ＣＬＸ及び反転クロック信号ＣＬＸＢを夫々供給した場合に、クロック信号ＣＬＸ及び反転クロック信号ＣＬＸＢの夫々を供給する信号線の容量により生じるクロック信号ＣＬＸ及び反転クロック信号ＣＬＸＢの劣化を低減する。
【００８８】
双安定性回路５０２の駆動能力の低下を防止するためには、第２バッファ回路５０３のインバータ５０３ａ、５０３ａ´、５０３ｂ及び５０３ｂ´のオン抵抗は、できる限り低い値に設定することが必要となる。同様に、第１バッファ回路５０１の駆動能力の低下を防止するためには、双安定性回路５０２のインバータ５０２ａ及び５０２ｂのオン抵抗を、できる限り低い値に設定することが必要となる。このため、本実施形態のように、複数のインバータがカスケード接続された構成においては、各インバータを構成するトランジスタのチャネル長は一定で、後段のインバータを構成するトランジスタほどより大きなゲート幅Ｗで設計することができる。図５に示すように、本実施形態では、例えば、インバータを構成するトランジスタのゲート幅Ｗは、前段から順に、１００ｕｍ、２００ｕｍ、５００、１５００ｕｍのように設計されている。このように特に、最終段でのトランジスタを大きく設計する。
【００８９】
走査線駆動回路１０４は、電源ＶＤＤＹ及びＶＳＳＹが供給されることによって駆動される。走査線駆動回路１０４は、マトリクス状に配置された複数の画素電極９ａをデータ信号及び走査信号により走査線１１ａの配列方向に走査するために、走査信号印加の基準クロックであるＹ側クロック信号ＣＬＹ（及びその反転信号ＣＬＹ´）、シフトレジスタスタート信号ＤＹに基づいて生成される走査信号を、複数の走査線１１ａに順次印加するように構成されている。その際には、図３において、各走査線１１ａには、両端から同時に電圧が印加される。尚、走査線駆動回路１０４には、走査信号を整形するためのイネーブル信号ＥＮＢＹが供給される。
【００９０】
ここで、走査線駆動回路１０４から出力される走査信号の周波数と、データ線駆動回路１０１で処理、或いは出力される転送信号Ｐｉ及びサンプリングパルスＳｉの周波数とは互いに干渉しない程度に大きく異なっているため、走査線駆動回路１０４及び論理回路５２間で電源ＶＤＤＸ３及びＶＳＳＸ３と、電源ＶＤＤＹ及びＶＳＳＹとを共用することも可能である。より具体的には、例えば走査線駆動回路１０４に供給されるクロック信号ＣＬＹは数十ｋＨｚ程度であり、データ線駆動回路１０１に供給されるクロック信号ＣＬＸは数ＭＨｚであり、これらクロック信号間では格段に周波数の大きさが異なる。
【００９１】
このような差を有するクロック信号に応じて動作する回路間では、電源を共用したとしても実使用上問題ない水準にクロックノイズによる波形の乱れの発生を低減できる。したがって、電源ＶＤＤＹ及びＶＳＳＹと、電源ＶＤＤＸ３及びＶＳＳＸ３とを共用することによって、各回路に個別に電源を供給する場合に比べて電源の数を低減でき、回路構成を簡便にすることができる。加えて複数系列の電源を供給するためにこれら電源の系列数に応じた数の配線を設ける場合に比べて配線間の干渉による信号の乱れを低減することも可能である。
【００９２】
尚、クロック信号ＣＬＸやＣＬＹ等の各種タイミング信号は、図示しない外部回路に形成されたタイミングジェネレータにて生成され、ＴＦＴアレイ基板１０上の各回路に外部回路接続端子を介して供給される。また、各駆動回路の駆動に必要な電源電圧等もまた外部回路から供給される。更に、上下導通端子１０６から引き出された信号線には、外部回路から対向電極電位ＬＣＣが供給される。対向電極電位ＬＣＣは、上下導通端子１０６を介して対向電極２１に供給される。対向電極電位ＬＣＣは、画素電極９ａとの電位差を適正に保持して液晶保持容量を形成するための対向電極２１の基準電位となる。
【００９３】
本実施形態の液晶装置１では、複数系統の電源ＶＤＤＸ１、ＶＳＳＸ１、ＶＤＤＸ２、ＶＳＳＸ２、ＶＤＤＸ３、ＶＳＳＸ３によってデータ線駆動回路１０１に含まれる各回路、より具体的にはシフトレジスタ５１、位相差補正回路１０８、及び論理回路５２の夫々が駆動されている。したがって、後に図６を参照しながら説明するように、液晶装置１に含まれる回路のうちシフトレジスタ５１を除く他の回路は、シフトレジスタ５１に供給されるクロック信号ＣＬＸ及び反転クロック信号ＣＬＸＢの影響を受けることなく、夫々出力すべき信号を所定の波形及びタイミングで出力できる。
【００９４】
尚、本実施形態では、シフトレジスタ５１及び位相差補正回路１０８は同じクロック信号ＣＬＸで動作することから、位相差補正回路１０８及びシフトレジスタ５１間で伝播するクロックノイズの影響によって生じる波形の歪みに比べて、位相差補正回路１０８及び論理回路５２間、或いはシフトレジスタ５１及び論理回路５２間で伝播するクロックノイズの影響によって生じる各種信号の波形の歪みを小さくできる。したがって、例えば電源ＶＤＤＸ１及びＶＳＳＸ１と、電源ＶＤＤＸ２及びＶＳＳＸ２とを共通の電源としても論理回路５２から出力されるサンプリングパルスＳｉの歪みを相応に低減できる。これにより、画像信号が適切なタイミングで、且つ適切な波形で各画素部に供給されることになり、例えば画像表示領域におけるスジ状のムラ、或いは帯状のムラの発生を低減できる。これにより、電気光学装置による高品質の画像表示が可能になる。
【００９５】
次に、図６を参照しながら、データ線駆動回路１０１を構成する各回路を互いに異なる電源で駆動することによって得られる利点を詳細に説明する。ここに、図６は、液晶装置の動作を説明するためのタイミングチャートである。尚、図６では、説明を簡便にするために転送信号Ｐｉ、整形信号Ｑａｉ、及び出力信号Ｑｂｉを夫々４つずつ示しているが、これら信号はシフトレジスタ５１の段数分だけ出力されている。
【００９６】
図６において、タイミングｔ１においてスタートパルスＤＸ及びクロック信号ＣＬＸが立ち上がる。このとき、反転クロック信号ＣＬＸＢは、所定の電位から低い電位に立ち下がり、シフトレジスタ５１から転送信号Ｐ１が出力される。次に、タイミングｔ２において、イネーブル信号ＥＮＢ１がタイミングｔ１から若干送れて論理回路５２に供給される。ここで、仮に、電源ＶＤＤＸ１及びＶＳＳＸ１と、電源ＶＤＤＸ３及びＶＳＳＸ３とが共通の電源であった場合には、図中点線で示すようにクロックノイズの影響によりイネーブル信号ＥＮＢ１の立ち上がり時の波形に歪みが生じる場合がある。加えて、クロック信号ＣＬＸが立ち下がるタイミングｔ３より若干送れたタイミタイミングｔ４において立ち下がるイネーブル信号ＥＮＢ２の波形にも、クロック信号ＣＬＸ及び反転クロック信号ＣＬＸＢに起因するクロックノイズにより、歪みが生じる場合がある。
【００９７】
また、イネーブル信号ＥＮＢ３及びＥＮＢ４にも同様に夫々対応するクロック信号ＣＬＸ及び反転クロック信号の立ち上がり或いは立ち下がりに応じて波形に歪みが生じる場合がある。イネーブル信号の機能は、転送信号Ｐｉのパルス幅を制限することによって最終的にサンプリング回路７に出力されるサンプリングパルスＳｉを所定の間隔で、且つ波形に歪みのないパルス信号として出力させることである。従って、イネーブル信号の波形に歪みが生じている場合には、サンプリングパルスＳｉが出力される間隔及び波形に歪みが生じてしまい、液晶装置１の表示性能を低下させてしまうことになる。
【００９８】
本実施形態の液晶装置１では特に、データ線駆動回路１０１を構成する各回路を互いに異なる電源で駆動しているため、クロック信号ＣＬＸ及び反転クロック信号ＣＬＸＢに起因するクロックノイズが電源を介してデータ線駆動回路１０１内を伝播することを低減でき、図６に示すように整形信号Ｑａｉ及び出力信号Ｑｂｉの歪みを低減するようにイネーブル信号ＥＮＢ１〜４の夫々に応じて出力できる。したがって、本実施形態の液晶装置１によれば、クロックノイズに起因して発生するスジ状の輝度ムラ等の画像表示上の不具合を低減でき、液晶装置１の表示特性を高めることが可能である。
【００９９】
次に、図７及び図８を参照しながら、電源が供給される端子部のレイアウト、及びこれら端子部の電源を供給する、本発明の「外部電源」の一例であるＦＰＣに設けられた電源供給部の形状を説明する。図７は、ＴＦＴアレイ基板１０に設けられた端子部のレイアウト及びＦＰＣに設けられた電源供給部のレイアウトを模式的に示したレイアウト図である。図８は、ＦＰＣに設けられた電源供給部の変形例を模式的に示した平面図である。
【０１００】
図７において、端子部１５０は、ＴＦＴアレイ基板１０の縁に沿って設けられている。端子部１５０は、電源ＶＤＤＸ１〜ＶＤＤ３、ＶＳＳＸ１〜ＶＳＳＸ３、ＶＤＤＹ、及びＶＳＳＹの夫々に応じて個別に設けられており、これら端子部に電気的に接続された不図示の電源供給線を介して各回路に電源が供給される。したがって、電源を供給する端子部１５０及び電源供給線の夫々が異なる電源間で互いに電気的に接続されていないため、端子部又は電源供給線を介してクロックノイズが回路間で伝播することを低減できる。
【０１０１】
ＦＰＣ２００に設けられた電源供給部２０１は、電源の供給先である端子部１５０の配置に合わせてＦＰＣに形成されている。ＦＰＣ２００は、電源の供給元とＴＦＴアレイ基板１０とを電気的に接続するコネクタである。本実施形態では、電源供給部２０１が予めＦＰＣ２００側で電源毎に個別に設けられているため、ＦＰＣ２００を介してクロックノイズがデータ線駆動回路１０１に含まれる回路間で伝播することを低減できる。
【０１０２】
図８において、電源供給部２０１ａ及び２０１ｂは、導電部２０３及び２０２を介して共通の電源に電気的に接続されている。ＦＰＣ２００及びＴＦＴアレイ基板１０を電気的に接続させた際には、電源供給部２０１ａ及び２０１ｂの夫々は互いに異なる端子部１５０に接続される。即ち、一系統の電源がＦＰＣ２００に設けられた電源供給部２０１ａ及び２０１ｂの夫々に分岐され、この分岐された電源供給部２０１ａ及び２０１ｂに電気的に接続された端子部１５０の夫々に共通の電源が供給される。ここで、導電部２０２はＳ電源の供給路における電気抵抗を低減するように導電部２０３、電源供給部２０１ａ及び２０１ｂより、幅広となるように形成されている。このような電源供給部２０１ａ及び２０１ｂによれば、ＦＰＣ２００側の電気抵抗が大きいことによって生じる電源信号のノイズの低減でき、このノイズによって生じる表示特性の低下を抑制できる。
【０１０３】
以上、説明したように本実施形態の電気光学装置によれば、電気光学装置を構成する各種回路において所定の波形で、且つタイミングで各種信号を出力でき、クロックノイズによって生じる画質の低下を抑制することが可能である。したがって、本実施形態の電気光学装置によれば、スジ状の輝度ムラ等の表示上の不具合を低減でき、表示特性を高めることが可能である。
【０１０４】
次に、本実施形態に係る液晶装置の画素部における構成について、図９から図１２を参照して説明する。ここに図９は、液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路図である。図１０及び図１１は、ＴＦＴアレイ基板上の画素部に係る部分構成を表す平面図であり、夫々、後述する積層構造のうち下層部分（図１０）と上層部分(図１１)に相当する。図１２は、図１０及び図１１を重ね合わせた場合のＡ−Ａ´断面図である。尚、図１２においては、各層・各部材を図面上で認識可能な程度の大きさとするため、該各層・各部材ごとに縮尺を異ならしめてある。
【０１０５】
＜画素部の原理的構成＞
図９において、本実施形態に係る液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素には、それぞれ、画素電極９ａと当該画素電極９ａをスイッチング制御するためのＴＦＴ３０とが形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号ＶＳ１、ＶＳ２、・・・、ＶＳｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。
【０１０６】
また、ＴＦＴ３０のゲートに走査線１１ａが電気的に接続されており、所定のタイミングで、走査線１１ａにパルス的に走査信号Ｇ１、Ｇ２、・・・、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号ＶＳ１、ＶＳ２、・・・、ＶＳｎを所定のタイミングで書き込む。
【０１０７】
画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号ＶＳ１、ＶＳ２、・・・、ＶＳｎは、対向基板に形成された対向電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として液晶装置からは画像信号に応じたコントラストをもつ光が出射する。
【０１０８】
ここで保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０が付加されている。蓄積容量７０の一方の電極は、画素電極９ａと並列してＴＦＴ３０のドレインに接続され、他方の電極は、定電位となるように、電位固定の容量配線４００に接続されている。
【０１０９】
＜画素部の具体的構成＞
次に、上述の動作を実現する画素部の具体的構成について、図１０から図１２を参照して説明する。
【０１１０】
図１０から図１２では、上述した画素部の各回路要素が、パターン化され、積層された導電膜としてＴＦＴアレイ基板１０上に構築されている。ＴＦＴアレイ基板１０は、例えば、ガラス基板、石英基板、ＳＯＩ基板、半導体基板等からなり、例えばガラス基板や石英基板からなる対向基板２０と対向配置されている。また、各回路要素は、下から順に、走査線１１ａを含む第１層、ＴＦＴ３０等を含む第２層、データ線６ａ等を含む第３層、蓄積容量７０等を含む第４層、画素電極９ａ等を含む第５層からなる。また、第１層−第２層間には下地絶縁膜１２、第２層−第３層間には第１層間絶縁膜４１、第３層−第４層間には第２層間絶縁膜４２、第４層−第５層間には第３層間絶縁膜４３がそれぞれ設けられ、前述の各要素間が短絡することを防止している。尚、このうち、第１層から第３層が下層部分として図１０に示され、第４層から第５層が上層部分として図１１に示されている。
【０１１１】
（第１層の構成―走査線等―）
第１層は、走査線１１ａで構成されている。走査線１１ａは、図１０のＸ方向に沿って延びる本線部と、データ線６ａが延在する図１０のＹ方向に延びる突出部とからなる形状にパターニングされている。このような走査線１１ａは、例えば導電性ポリシリコンからなり、その他にもチタン（Ｔｉ）、クロム（Ｃｒ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等の高融点金属のうちの少なくとも一つを含む金属単体、合金、金属シリサイド、ポリシリサイド又はこれらの積層体等により形成することができる。
【０１１２】
走査線１１ａは、ＴＦＴ３０の下層側に、チャネル領域１ａ´に対向する領域を含むように配置されており、導電膜からなる。
【０１１３】
（第２層の構成―ＴＦＴ等―）
第２層は、ＴＦＴ３０で構成されている。ＴＦＴ３０は、例えばＬＤＤ（Lightly Doped Drain）構造とされ、ゲート電極３ａ、半導体層１ａ、ゲート電極３ａと半導体層１ａを絶縁するゲート絶縁膜を含んだ絶縁膜２を備えている。ゲート電極３ａは、例えば導電性ポリシリコンで形成される。半導体層１ａは、例えばポリシリコンからなり、チャネル領域１ａ´、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅからなる。尚、ＴＦＴ３０は、ＬＤＤ構造を有することが好ましいが、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃに不純物打ち込みを行わないオフセット構造であってもよいし、ゲート電極３ａをマスクとして不純物を高濃度に打ち込んで高濃度ソース領域及び高濃度ドレイン領域を形成する自己整合型であってもよい。
【０１１４】
ＴＦＴ３０のゲート電極３ａは、その一部分３ｂにおいて、下地絶縁膜１２に形成されたコンタクトホール１２ｃｖを介して走査線１１ａに電気的に接続されている。下地絶縁膜１２は、例えばシリコン酸化膜等からなり、第１層と第２層の層間絶縁機能の他、ＴＦＴアレイ基板１０の全面に形成されることで、基板表面の研磨による荒れや汚れ等が惹き起こすＴＦＴ３０の素子特性の変化を防止する機能を有している。
【０１１５】
尚、本実施形態に係るＴＦＴ３０は、トップゲート型であるが、ボトムゲート型であってもよい。
【０１１６】
（第３層の構成―データ線等―）
第３層は、データ線６ａ及び中継層６００で構成されている。
【０１１７】
データ線６ａは、下から順にアルミニウム、窒化チタン、窒化シリコンの３層膜として形成されている。データ線６ａは、ＴＦＴ３０のチャネル領域１ａ´を部分的に覆うように形成されている。このため、チャネル領域１ａ´に近接配置可能なデータ線６ａによって、上層側からの入射光に対して、ＴＦＴ３０のチャネル領域１ａ´を遮光できる。また、データ線６ａは、第１層間絶縁膜４１を貫通するコンタクトホール８１を介して、ＴＦＴ３０の高濃度ソース領域１ｄと電気的に接続されている。
【０１１８】
尚、データ線６ａにおけるチャネル領域１ａに対向する側には、データ線６ａの本体を構成するＡｌ膜等の導電膜に比べて反射率が低い導電膜を形成してもよい。このようにすれば、データ線６ａにおけるチャネル領域１ａに対向する側の面、即ちデータ線６ａの下層側の面で前述した戻り光が反射して、これから多重反射光や迷光等が発生することを防止できる。よって、チャネル領域１ａに対する光の影響を低減することができる。このようなデータ線６ａは、データ線６ａにおけるチャネル領域１ａに対向する側の面、即ち、データ線６ａの下層側の面に、データ線６ａの本体を構成するＡｌ膜等よりも反射率が低い材質のメタル、或いは、バリアメタルを形成するとよい。尚、Ａｌ膜等よりも反射率の低い材質のメタル、或いは、バリアメタルとしては、クロム（Ｃｒ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）等を用いることができる。
【０１１９】
中継層６００は、データ線６ａと同一膜として形成されている。中継層６００とデータ線６ａとは、図１０に示したように、夫々が分断されるように形成されている。また、中継層６００は、第１層間絶縁膜４１を貫通するコンタクトホール８３を介して、ＴＦＴ３０の高濃度ドレイン領域１ｅと電気的に接続されている。
【０１２０】
第１層間絶縁膜４１は、例えばＮＳＧ（ノンシリケートガラス）によって形成されている。その他、第１層間絶縁膜４１には、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）等のシリケートガラス、窒化シリコンや酸化シリコン等を用いることができる。
【０１２１】
（第４層の構成―蓄積容量等―）
第４層は、蓄積容量７０で構成されている。蓄積容量７０は、本発明に係る「上側電極」の一例としての容量電極３００と本発明に係る「下側電極」としての下部電極７１とが本発明に係る「層間絶縁膜」の一例としての誘電体膜７５を介して対向配置された構成となっている。
【０１２２】
容量電極３００の延在部は、第２層間絶縁膜４２を貫通するコンタクトホール８４を介して、中継層６００と電気的に接続されている。
【０１２３】
容量電極３００又は下部電極７１は、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の高融点金属のうちの少なくとも一つを含む金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは好ましくはタングステンシリサイドからなる。
【０１２４】
誘電体膜７５は、図１１に示すように、ＴＦＴアレイ基板１０上で平面的に見て画素毎の開口領域の間隙に位置する非開口領域に形成されている、即ち、開口領域に殆ど形成されていない。誘電体膜７５は、透過率を考慮せず、誘電率が高いシリコン窒化膜等から形成されている。尚、誘電体膜としては、シリコン窒化膜の他、例えば、酸化ハフニュウム（ＨｆＯ２）、アルミナ（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）等の単層膜又は多層膜を用いてもよい。
【０１２５】
第２層間絶縁膜４２は、例えばＮＳＧによって形成されている。その他、第２層間絶縁膜４２には、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス、窒化シリコンや酸化シリコン等を用いることができる。第２層間絶縁膜４２の表面は、化学的研磨処理（Chemical Mechanical Polishing：ＣＭＰ）や研磨処理、スピンコート処理、凹への埋め込み処理等の平坦化処理がなされている。よって、下層側のこれらの要素に起因した凹凸が除去され、第２層間絶縁層４２の表面は平坦化されている。尚、このような平坦化処理は、他の層間絶縁膜の表面に対して行ってもよい。
【０１２６】
（第５層の構成―画素電極等―）
第４層の全面には第３層間絶縁膜４３が形成され、更にその上に、第５層として画素電極９ａが形成されている。第３層間絶縁膜４３は、例えばＮＳＧによって形成されている。その他、第３層間絶縁膜４３には、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス、窒化シリコンや酸化シリコン等を用いることができる。第３層間絶縁膜４３の表面は、第２層間絶縁膜４２と同様にＣＭＰ等の平坦化処理がなされている。
【０１２７】
画素電極９ａ（図１１中、破線９ａ´で輪郭が示されている）は、縦横に区画配列された画素領域の各々に配置され、その境界にデータ線６ａ及び走査線１１ａが格子状に配列するように形成されている（図１０及び図１１参照）。また、画素電極９ａは、例えばＩＴＯ（Indium Tin Oxide）等の透明導電膜からなる。
【０１２８】
画素電極９ａは、層間絶縁膜４３を貫通するコンタクトホール８５を介して、容量電極３００の延在部と電気的に接続されている（図１２参照）。よって、画素電極９ａの直ぐ下の導電膜である容量電極３００の電位は、画素電位となっている。従って、液晶装置の動作時に、画素電極９ａとその下層の導電膜との間の寄生容量により、画素電位が悪影響を受けることはない。
【０１２９】
更に上述したように、容量電極３００の延在部と中継層６００と、及び、中継層６００とＴＦＴ３０の高濃度ドレイン領域１ｅとは、夫々コンタクトホール８４及び８３を介して、電気的に接続されている。即ち、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとは、中継層６００及び容量電極３００の延在部を中継して中継接続されている。
【０１３０】
画素電極９ａの上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。
【０１３１】
以上が、ＴＦＴアレイ基板１０側の画素部の構成である。
【０１３２】
他方、対向基板２０には、その対向面の全面に対向電極２１が設けられており、更にその上（図１２では対向電極２１の下側）に配向膜２２が設けられている。対向電極２１は、画素電極９ａと同様、例えばＩＴＯ膜等の透明導電性膜からなる。尚、対向基板２０と対向電極２１の間には、ＴＦＴ３０における光リーク電流の発生等を防止するため、少なくともＴＦＴ３０と正対する領域を覆うように遮光膜２３が設けられている。
【０１３３】
このように構成されたＴＦＴアレイ基板１０と対向基板２０の間には、液晶層５０が設けられている。液晶層５０は、基板１０及び２０の周縁部をシール材により封止して形成した空間に液晶を封入して形成される。液晶層５０は、画素電極９ａと対向電極２１との間に電界が印加されていない状態において、ラビング処理等の配向処理が施された配向膜１６及び配向膜２２によって、所定の配向状態をとるようになっている。
【０１３４】
以上に説明した画素部の構成は、図１０及び図１１に示すように、各画素部に共通である。前述の画像表示領域１０ａ（図１を参照）には、かかる画素部が周期的に形成されていることになる。
【０１３５】
次に、図３、及び図１２から図１４を参照して、本実施形態の液晶装置の電源配線について詳細に説明する。ここに図１３は、位相差補正回路及び論理回路の各々に電源を供給する電源配線が、基板上で平面的に見て互いに重なる部分における積層構造を示す断面図である。図１４は、シフトレジスタへの高電位電源配線及び低電位電源配線が、基板上で平面的に見て互いに重なる部分における積層構造を示す断面図である。
【０１３６】
図３において、本実施形態の液晶装置では特に、上述したように、データ線駆動回路１０１には、複数系統の電源が供給されている。データ線駆動回路１０１は、シフトレジスタ５１、論理回路５２、及び位相差補正回路１０８を備えており、これらの回路には夫々別系統の電源が供給されている。即ち、シフトレジスタ５１には、電源ＶＤＤＸ１及びＶＳＳＸ１が夫々、電源配線６１ｄ及び６１ｓを介して供給されている。論理回路５２には、電源ＶＤＤＸ３及びＶＳＳＸ３が夫々、電源配線６３ｄ及び６３ｓを介して供給されている。位相差補正回路１０８には、電源ＶＤＤＸ２及びＶＳＳＸ２が夫々、電源配線６３ｄ及び６３ｓを介して供給されている。
【０１３７】
図１３に示すように、本実施形態の液晶装置では特に、電源配線６３ｓ及び６２ｓは、第２層間絶縁膜４２を介して別層に位置する導電膜から夫々形成されている。また、図示しないが、同様に、電源配線６３ｄ及び６２ｄも第２層間絶縁膜４２を介して別層に位置する導電膜から夫々形成されている。よって、電源配線６３ｓ及び６２ｓ或いは電源配線６３ｄ及び６２ｄを一の導電膜から形成する場合と比較して、レイアウト或いは配線する際の設計自由度が高い。更に、再び図３に示すように、電源配線６３ｓ及び６２ｓ或いは電源配線６３ｄ及び６２ｄは、ＴＦＴアレイ基板１０上で平面的に見て、部分的に重なっている。よって、電源配線６３ｓ及び６２ｓ或いは電源配線６３ｄ及び６２ｄを配線するのに必要なＴＦＴアレイ基板１０上の面積を小さくすることができる。従って、ＴＦＴアレイ基板１０のサイズを小さくすることができる、即ち、液晶装置１を小型化することができる。或いは、配線に必要なＴＦＴアレイ基板１０上の面積が小さくなった分だけ、配線のための面積を確保できるため、電源配線６３ｓ及び６２ｓ或いは電源配線６３ｄ及び６２ｄの配線幅を広くすることもできる。よって、電源配線６３ｓ及び６２ｓ或いは電源配線６３ｄ及び６２ｄの低抵抗化も可能となる。
【０１３８】
図１２及び図１３において、本実施形態の液晶装置では特に、電源配線６３ｓは、画素部におけるデータ線６ａ（図１２参照）と同一膜、即ち、製造工程における同一機会に成膜される同一種類の導電膜から形成されており、電源配線６２ｓは、画素部における下部電極７１と同一膜から形成されている。また、図示しないが、同様に、電源配線６３ｄは、画素部におけるデータ線６ａ（図１２参照）と同一膜、即ち、製造工程における同一機会に成膜される同一種類の導電膜から形成されており、電源配線６２ｄは、画素部における下部電極７１と同一膜から形成されている。よって、電源配線６３ｓ及び６３ｄは、データ線６ａの形成と同一機会に形成することができ、電源配線６２ｓ及び６２ｄは、下部電極７１の形成と同一機会に形成することができる。即ち、製造工程の複雑化を招くことなく、電源配線６３ｓ及び６２ｓ或いは電源配線６３ｄ及び６２ｄを互いに異なる導電膜から形成することができる。
【０１３９】
尚、電源配線６２ｄ、６２ｓ、６３ｄ及び６３ｓは夫々、データ線６ａを形成する導電膜、下部電極７１を形成する導電膜或いは容量電極３００を形成する導電膜のうちいずれの導電膜と同一膜から形成してもよい。
【０１４０】
図１４において、本実施形態の液晶装置では特に、データ線駆動回路１０１に電源ＶＤＤＸ１を供給するための電源配線６１ｄと電源ＶＳＳＸ１を供給するための電源配線６１ｓは、第２層間絶縁膜４２を介して別層に位置する導電膜から夫々形成されている。よって、電源配線６１ｄ及び電源配線６１ｓをレイアウト或いは配線する際の設計自由度が高まる。更に、再び図３に示すように、電源配線６１ｄ及び電源配線６１ｓは、ＴＦＴアレイ基板１０上で平面的に見て、部分的に重なっている。よって、電源配線６１ｄ及び電源配線６１ｓを配線するのに必要なＴＦＴアレイ基板１０上の面積を小さくすることができる。従って、ＴＦＴアレイ基板１０のサイズを小さくすることができる、即ち、液晶装置１を小型化することができる。或いは、配線に必要なＴＦＴアレイ基板１０上の面積が小さくなった分だけ、配線のための面積を確保できるため、電源配線６１ｓ及び６１ｄの配線幅を広くすることもできる。よって、電源配線６１ｓ及び６１ｄの低抵抗化も可能となる。
【０１４１】
図１２及び図１４において、本実施形態の液晶装置では特に、電源配線６１ｄは、画素部におけるデータ線６ａ（図１２参照）と同一膜から形成されており、電源配線６１ｓは、画素部における下部電極７１と同一膜から形成されている。よって、電源配線６１ｄ及び６１ｓは夫々、データ線６ａ及び下部電極７１の形成と同一機会に形成することができる。即ち、製造工程の複雑化を招くことなく、電源配線６１ｄ及び６１ｓを互いに異なる導電膜から形成することができる。
【０１４２】
尚、電源配線６１ｄ及び６１ｓは、データ線６ａを形成する導電膜、下部電極７１を形成する導電膜或いは容量電極３００を形成する導電膜のいずれの導電膜と同一膜から形成してもよい。
【０１４３】
また、走査線駆動回路１０４に電源ＶＤＤＹを供給する電源配線６５ｄと電源ＶＳＳＹを供給する電源配線６５ｓとについても、図１４に示した構成のように、第２層間絶縁膜４２を介して別層に位置する導電膜から夫々形成されるようにしてもよい。この場合にも、上述した電源配線６１ｄ及び電源配線６１ｓを別層に位置するように形成したときと同様の効果が得られる。
【０１４４】
＜第１実施形態の変形例＞
次に本実施形態の変形例について図１５を参照して説明する。ここに図１５は、変形例における図１２と同趣旨の図である。尚、図１５において、図１２に示した第１実施形態に係る液晶装置と同様の構成要素に同一の参照符号を付し、それらの説明は適宜省略する。
【０１４５】
図１５において、本実施形態の変形例における各回路要素は、下から順に、走査線１１ａを含む第１層、ゲート電極３ａを含む第２層、蓄積容量７０を含む第３層、データ線６ａ等を含む第４層、容量配線４００等を含む第５層、画素電極９ａ等を含む第６層からなる。
【０１４６】
第１層及び第２層の構成は、上述した第１実施形態における画素部の構成と概ね同様である。
【０１４７】
（第３層の構成―蓄積容量等―）
図１５において、第３層は、蓄積容量７０で構成されている。このうち、容量電極３００は、容量配線４００に電気的に接続されている。下部電極７１は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａの夫々に電気的に接続されている。尚、容量配線４００は、本発明に係る「上側電極」の一例である。
【０１４８】
下部電極７１と高濃度ドレイン領域１ｅとは、第１層間絶縁膜４１に開口されたコンタクトホール８３を介して接続されている。また、下部電極７１と画素電極９ａとは、コンタクトホール８８１、８８２、８０４及び８９が、中継電極７１９、第２中継電極６ａ２、第３中継電極４０２の各層を中継して構成した経路によって、電気的に接続されている。
【０１４９】
このような容量電極３００には、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の高融点金属のうちの少なくとも一つを含む金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは好ましくはタングステンシリサイドからなる。また、下部電極７１には、例えば導電性のポリシリコンが用いられる。
【０１５０】
（第４層の構成―データ線等―）
図１５において、第４層は、データ線６ａで構成されている。データ線６ａは、下から順にアルミニウム、窒化チタン、窒化シリコンの３層膜として形成されている。窒化シリコン層は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターニングされている。また、第４層には、データ線６ａと同一膜として、第２中継電極６ａ２が形成されている。
【０１５１】
このうち、データ線６ａは、第１層間絶縁膜４１及び第２層間絶縁膜４２を貫通するコンタクトホール８１を介して、ＴＦＴ３０の高濃度ソース領域１ｄと電気的に接続されている。また、第２中継電極６ａ２は、前述したように、第１層間絶縁膜４１及び第２層間絶縁膜４２を貫通するコンタクトホール８８２を介して中継電極７１９に電気的に接続されている。
【０１５２】
（第５層の構成―容量配線等―）
図１５において、第５層は、容量配線４００及び第３中継電極４０２により構成されている。容量配線４００は、例えばアルミニウム、窒化チタンを積層した二層構造となっている。容量配線４００と容量電極３００とはコンタクトホール８０１を介して接続する構造となっている。また、容量配線４００と同一膜として、第３中継電極４０２が形成されている。第３中継電極４０２は、前述のように、コンタクトホール８０４及びコンタクトホール８９を介して、第２中継電極６ａ２−画素電極９ａ間を中継している。
【０１５３】
（第６層の構成―画素電極等―）
図１５において、第４層間絶縁膜４４には、画素電極９ａ−第３中継電極４０２間を電気的に接続するためのコンタクトホール８９が開口されている。
【０１５４】
以上が、本実施形態の変形例の画素部の構造である。
【０１５５】
上述したように、本実施形態の変形例の画素部においては、導電性の比較的高い導電膜は、データ線６ａを形成する導電膜及び容量線４００を形成する導電膜である。よって、電源配線６１ｄ、６１ｓ、６２ｄ、６２ｓ、６３ｄ及び６３ｓはこれら２つの導電膜のいずれかと同一膜から形成してもよい。そのようにすれば、第１実施形態の液晶装置と同様に、製造工程の複雑化を招くことなく、電源配線６３ｓ及び６２ｓ、電源配線６３ｄ及び６２ｄ或いは電源配線６１ｄ及び６１ｓの夫々を互いに異なる導電膜から形成することができる。従って、電源配線６３ｓ及び６２ｓ、電源配線６３ｄ及び６２ｄ或いは電源配線６１ｄ及び６１ｓを配線するのに必要なＴＦＴアレイ基板１０上の面積を小さくすることができる。
【０１５６】
以上説明したように、本実施形態及びその変形例の液晶装置によれば、画像信号をサンプリングするためにサンプリング回路７に供給されるサンプリング信号の波形の乱れを低減できる。更に、電源配線の設計自由度が高く、液晶装置の小型化も可能である。
【０１５７】
＜第２実施形態＞
第２実施形態に係る液晶装置について、図１６及び図１７を参照して説明する。ここに図１６は、第２実施形態における図３と同趣旨の回路図である。図１７は、第２実施形態における電源配線の積層構造を示す断面図である。尚、図１６及び図１７において、図１から図１５に示した第１実施形態に係る構成要素と同様の構成要素に同一の参照符合を付し、それらの説明は適宜省略する。
【０１５８】
図１６において、本実施形態の液晶装置では、第１実施形態の液晶装置と同様に、データ線駆動回路１０１には、複数系統の電源が供給されている。データ線駆動回路１０１は、シフトレジスタ５１、論理回路５２、及び位相差補正回路１０８を備えており、これらの回路には夫々別系統の電源が供給されている。即ち、シフトレジスタ５１には、電源ＶＤＤＸ１及びＶＳＳＸ１が夫々、電源配線６１ｄ及び６１ｓを介して供給されている。論理回路５２には、電源ＶＤＤＸ３及びＶＳＳＸ３が夫々、電源配線６３ｄ及び６３ｓを介して供給されている。位相差補正回路１０８には、電源ＶＤＤＸ２及びＶＳＳＸ２が夫々、電源配線６３ｄ及び６３ｓを介して供給されている。
【０１５９】
図１７に示すように、本実施形態の液晶装置では特に、電源配線６１ｓ、６２ｓ及び６３ｓは、第２層間絶縁膜４２或いは誘電体膜７５を介して別層に位置する導電膜から夫々形成されている。また、図示しないが、同様に、電源配線６１ｄ、６２ｄ及び６３ｄは、第２層間絶縁膜４２或いは誘電体膜７５を介して別層に位置する導電膜から夫々形成されている。
【０１６０】
よって、電源配線６１ｓ、６２ｓ及び６３ｓ或いは電源配線６１ｄ、６２ｄ及び６３ｄをレイアウト或いは配線する際の設計自由度が高い。更に、再び図１６に示すように、電源配線６１ｓ、６２ｓ及び６３ｓ或いは電源配線６１ｄ、６２ｄ及び６３ｄは、ＴＦＴアレイ基板１０上で平面的に見て、部分的に重なっている。よって、電源配線６１ｓ、６２ｓ及び６３ｓ或いは電源配線６１ｄ、６２ｄ及び６３ｄを配線するのに必要なＴＦＴアレイ基板上の面積を小さくすることができる。従って、ＴＦＴアレイ基板１０のサイズを小さくすることができる、即ち、液晶装置１を小型化することができる。更に、電源配線６１ｓ、６２ｓ及び６３ｓ或いは電源配線６１ｄ、６２ｄ及び６３ｄがＴＦＴアレイ基板１０上で平面的に見て、部分的に重なっている分だけ、ＴＦＴアレイ基板１０上に配線のためのスペースを確保することができる。よって、電源配線６１ｓ、６２ｓ及び６３ｓ並びに電源配線６１ｄ、６２ｄ及び６３ｄを、データ線駆動回路１０１に対して同じ側（図１６中、左側）から引き回して配線することができる。即ち、電源配線６１ｄ、６１ｓ、６２ｄ、６２ｓ、６３ｄ及び６３ｓのいずれについても、比較的周波数の高いクロック信号ＣＬＸやイネーブル信号ＥＮＢ１〜ＥＮＢ４を供給する配線とは離して配線することができ、配線間の干渉による信号の乱れを確実に低減することが可能である。
【０１６１】
＜第３実施形態＞
第３実施形態に係る液晶装置について、図１８及び図１９を参照して説明する。ここに図１８は、第３実施形態における図３と同趣旨の回路図である。図１９は、第３実施形態における電源配線の積層構造を示す回路図である。尚、図１８及び図１９において、図１から図１４に示した第１実施形態に係る構成要素と同様の構成要素に同一の参照符合を付し、それらの説明は適宜省略する。
【０１６２】
図１８において、本実施形態の液晶装置では、第１実施形態の液晶装置と同様に、データ線駆動回路１０１には、複数系統の電源が供給されている。データ線駆動回路１０１は、シフトレジスタ５１、論理回路５２、及び位相差補正回路１０８を備えており、これらの回路には夫々別系統の電源が供給されている。即ち、シフトレジスタ５１には、電源ＶＤＤＸ１及びＶＳＳＸ１が夫々、電源配線６１ｄ及び６１ｓを介して供給されている。論理回路５２には、電源ＶＤＤＸ３及びＶＳＳＸ３が夫々、電源配線６３ｄ及び６３ｓを介して供給されている。位相差補正回路１０８には、電源ＶＤＤＸ２及びＶＳＳＸ２が夫々、電源配線６３ｄ及び６３ｓを介して供給されている。
【０１６３】
図１９に示すように、本実施形態の液晶装置では特に、データ線駆動回路１０１に電源ＶＤＤＸ１を供給するための電源配線６１ｄは、第２層間絶縁膜４２を介して別層に位置する２つの導電膜から夫々形成された部分配線６１ｄａ及び６１ｄｂからなる。そしてこれら部分配線６１ｄａ及び６１ｄｂは、第２層間絶縁膜４２に開孔された、少なくとも一つ以上のコンタクトホール１５０によって互いに電気的に接続されている。即ち、部分配線６１ｄａ及び６１ｄｂは、互いに冗長配線として機能している。よって、電源配線６１ｄが、一の導電膜のみから形成された場合と比較して、安定してデータ線駆動回路１０１に電源ＶＤＤＸ１を供給することができる。
【０１６４】
尚、電源配線６１ｓ、６２ｄ、６２ｓ、６３ｄ及び６３ｓについても同様に別層に位置する２つの導電膜から夫々形成された部分配線からなる冗長配線としてもよい。また、部分配線は、データ線６ａを形成する導電膜、下部電極７１を形成する導電膜及び容量電極３００を形成する導電膜のいずれの導電膜から形成してもよい。
【０１６５】
＜第４実施形態＞
第４実施形態に係る液晶装置について、図２０及び図２１を参照して説明する。ここに図２０は、第４実施形態における図３と同趣旨の回路図である。図２１は、第４実施形態における走査線駆動回路用の配線の積層構造を示す断面図である。尚、図２０及び図２１において、図１から図１４に示した第１実施形態に係る構成要素と同様の構成要素に同一の参照符合を付し、それらの説明は適宜省略する。
【０１６６】
図２０において、本実施形態の液晶装置では、第１実施形態の液晶装置と同様に、走査線駆動回路１０４には、電源ＶＤＤＹ及びＶＳＳＹが電源配線６５ｄ及び６５ｓを介して供給されている。また、走査線駆動回路１０４には、更に、走査線駆動回路用制御信号であるクロック信号ＣＬＹ、シフトレジスタスタート信号ＤＹ及びイネーブル信号ＥＮＢＹが夫々、走査線駆動回路用制御信号配線６７ｃ、６７ｄ及び６７ｅを介して供給されている。
【０１６７】
図２１に示すように、本実施形態の液晶装置では特に、走査線駆動回路１０４に電源ＶＳＳＹを供給するための電源配線６５ｓ及びシフトレジスタスタート信号ＤＹを供給するための走査線駆動回路用制御信号配線６７ｄは、層間絶縁膜４２を介して別層に位置する導電膜から夫々形成されている。よって、電源配線６５ｓ及び走査線駆動回路用制御信号配線６７ｄをレイアウト或いは配線する際の設計自由度が高い。更に、再び図２０に示すように、電源配線６５ｓ及び走査線駆動回路用制御信号配線６７ｄは、ＴＦＴアレイ基板１０上で平面的に見て、部分的に重なっている。よって、電源配線６５ｓ及び走査線駆動回路用制御信号配線６７ｄを配線するのに必要なＴＦＴアレイ基板上の面積を小さくすることができる。従って、ＴＦＴアレイ基板１０のサイズを小さくすることができる、即ち、液晶装置１を小型化することができる。或いは、電源配線６５ｓ及び走査線駆動回路用制御信号配線６７ｄがＴＦＴアレイ基板１０上で平面的に見て、部分的に重なっている分だけ、ＴＦＴアレイ基板１０上に配線のためのスペースを確保することができる。よって、他の配線の設計自由度も高い。
【０１６８】
電源配線６５ｓとデータ線駆動回路１０１にクロック信号を供給する配線とはＴＦＴアレイ基板１０上で平面的に見て互いに重ならない。また、走査線駆動回路用制御信号であるクロック信号ＣＬＹ、シフトレジスタスタート信号ＤＹ及びイネーブル信号ＥＮＢＹの周波数は高くとも数十ｋＨｚ程度であり、データ線駆動回路１０１に供給されるクロック信号ＣＬＸの周波数である数ＭＨｚに比べて低い。よって、クロックノイズが走査線駆動回路１０４を駆動する電源を介して走査線駆動回路１０４に含まれる各種回路に伝達されることによって生じる走査線駆動回路１０４の動作の不具合は殆ど或いは全く生じない。
【０１６９】
尚、電源配線６５ｓと走査線駆動回路用制御信号配線６７ｄ、６７ｃ及び６７ｅのいずれかとをＴＦＴアレイ基板１０上で平面的に見て、少なくとも部分的に互いに重なるようにしてもよいし、電源配線６５ｄと走査線駆動回路用制御信号配線６７ｄ、６７ｃ及び６７ｅのいずれかとをＴＦＴアレイ基板１０上で平面的に見て、少なくとも部分的に互いに重なるようにしてもよい。
【０１７０】
また、データ線駆動回路１０１に電源を供給する配線６１ｓ或いは６１ｄなどのうちいずれかと、クロック信号ＣＬＸを供給する配線とに対して、図２１のように互いに別層に位置する導電膜でそれぞれを形成する積層構造を適用する場合には、絶縁層４２の膜厚を局所的に充分厚くするか、導電膜同士の間にシールド層を形成することが望ましい。
【０１７１】
これは、クロック信号ＣＬＸを供給する配線を電源配線に積層すると、両者の容量結合により、クロック信号ＣＬＸの電位変動が電源ＶＳＳＸ１或いはＶＤＤＸ１の電位を変動させてしまうが、クロック信号ＣＬＸは他の制御信号に比べて高周波数の信号であるので、電源電位の変動も高周波数となり、駆動回路の動作に支障をきたすためである。
【０１７２】
そこで、上述のように絶縁層４２の膜厚を他の箇所に比べて局所的に厚くしたり、シールド配線を設けたりすることで、クロック信号ＣＬＸを供給する配線と電源配線とが容量結合するのを防ぎ、上記の不具合を解消することができる。
【０１７３】
（電子機器）
次に、上述した電気光学装置である液晶装置を各種の電子機器に適用する場合について説明する。
【０１７４】
まず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図２２は、プロジェクタの構成例を示す平面図である。この図２２に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【０１７５】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶装置と同等であり、画像信号処理回路から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。従って、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【０１７６】
ここで、各液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。
【０１７７】
なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【０１７８】
次に、液晶装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図２３は、このパーソナルコンピュータの構成を示す斜視図である。図２３において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶装置１００５の背面にバックライトを付加することにより構成されている。
【０１７９】
さらに、液晶装置を、携帯電話に適用した例について説明する。図２４は、この携帯電話の構成を示す斜視図である。図２４において、携帯電話１３００は、複数の操作ボタン１３０２とともに、反射型の液晶装置１００５を備えるものである。この反射型の液晶装置１００５にあっては、必要に応じてその前面にフロントライトが設けられる。
【０１８０】
尚、図２２から図２４を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【０１８１】
また本発明は、上述の実施形態で説明した液晶装置以外にも、シリコン基板上に素子を形成する反射型液晶装置（ＬＣＯＳ）、プラズマディスプレイ（ＰＤＰ）、電界放出型ディスプレイ（ＦＥＤ、ＳＥＤ）、有機ＥＬディスプレイ、デジタルマイクロミラーデバイス（ＤＭＤ）、電気泳動装置等にも適用可能である。
【０１８２】
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置、及び該電気光学装置を備えてなる電子機器もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【０１８３】
【図１】第１実施形態に係る液晶装置の全体構成を示す平面図である。
【図２】図１のＨ−Ｈ´断面図である。
【図３】第１実施形態の液晶装置の主要な回路構成を示す回路図である。
【図４】図３に示した構成のうち転送信号の整形に関する回路系を示す回路図である。
【図５】位相差補正回路の回路図である。
【図６】液晶装置の動作時における信号波形を示すタイミングチャートである。
【図７】ＴＦＴアレイ基板に設けられた端子部のレイアウト及びＦＰＣに設けられた電源供給部のレイアウトを模式的に示したレイアウト図である。
【図８】ＦＰＣに設けられた電源供給部の変形例を模式的に示した平面図である。
【図９】液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路図である。
【図１０】ＴＦＴアレイ基板上の画素部に係る部分構成を表す平面図であり、積層構造のうち下層部分（図１２における符号６ａ（データ線）までの下層の部分）に相当する図である。
【図１１】ＴＦＴアレイ基板上の画素部に係る部分構成を表す平面図であり、積層構造のうち上層部分（図１２における符号６ａ（データ線）を越えて上層の部分）に相当する図である。
【図１２】図１０及び図１１を重ね合わせた場合のＡ−Ａ´断面図である。
【図１３】位相差補正回路及び論理回路の各々に電源を供給する電源配線が、基板上で平面的に見て互いに重なる部分における積層構造を示す断面図である。
【図１４】シフトレジスタへの高電位電源配線及び低電位電源配線が、基板上で平面的に見て互いに重なる部分における積層構造を示す断面図である。
【図１５】変形例における図１２と同趣旨の図である。
【図１６】第２実施形態における図３と同趣旨の回路図である。
【図１７】第２実施形態における電源配線の積層構造を示す断面図である。
【図１８】第３実施形態における図３と同趣旨の回路図である。
【図１９】第３実施形態における電源配線の積層構造を示す回路図である。
【図２０】第４実施形態における図３と同趣旨の回路図である。
【図２１】第４実施形態における走査線駆動回路用の配線の積層構造を示す断面図である。
【図２２】電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す平面図である。
【図２３】電気光学装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図２４】電気光学装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
【０１８４】
１・・・液晶装置、６ａ・・・データ線、６・・・画像信号線、７・・・サンプリング回路、１１ａ・・・走査線、１０・・・ＴＦＴアレイ基板、１０ａ・・・画像表示領域、２０・・・対向基板、２１・・・対向電極、２３・・・遮光膜、４１、４２、４３、４４・・・層間絶縁膜、５０・・・液晶層、５１・・・シフトレジスタ、５２ｓ・・・シール材、５３・・・額縁遮光膜、６１、６２、６３・・・電源配線、６５・・・走査線駆動回路用電源配線、６７・・・走査線駆動回路用制御信号配線、１０１・・・データ線駆動回路、１０２・・・外部回路接続端子、１０４・・・走査線駆動回路、１０６・・・上下導通端子、１０７・・・画像信号供給回路、１０８・・・位相差補正回路
【技術分野】
【０００１】
本発明は、例えば液晶装置等の電気光学装置、及び該電気光学装置を備えた、例えば液晶プロジェクタ等の電子機器の技術分野に関する。
【背景技術】
【０００２】
この種の電気光学装置では、画素電極等の表示用電極や、これを駆動するためのデータ線駆動回路、走査線駆動回路等の回路部が設けられた基板上に、その一辺の縁に沿って、複数の外部回路接続端子が配列されている。基板上には更に、これら複数の外部回路接続端子から走査線駆動回路やデータ線駆動回路等の回路部へと引き回される複数の引回配線が配線される。ここで、データ線駆動回路は、外部回路接続端子が設けられた基板の一辺に沿って設けられ、走査線駆動回路は、その一辺の両側に位置する二つの辺の少なくとも一方に沿って設けられる場合が多い。
【０００３】
このようなデータ線駆動回路に対しては、その駆動動作の基本となるクロック信号とこれに対して位相が反転している反転クロック信号とが、外部回路から外部回路接続端子及び引回配線を介して供給される。この際、クロック信号と反転クロック信号との位相は、正確に反転位相であることが望ましいため、基板上には更に、両クロック信号の位相を反転位相にするように補正する位相差補正回路が設けられる（特許文献１参照）。
【０００４】
本願出願人により提案された、この特許文献１に開示された技術によれば、その性質上極めて高周波であるクロック信号や反転クロック信号から画像信号に対するノイズを低減させる目的から、画像信号を、データ線の一方側（例えば左辺寄り）から引き回すと共に、クロック信号を、データ線の他方側（例えば右寄り）から引き回すようにしている。更に、画像信号線を高周波ノイズ源としてのクロック信号から電磁シールドする機能を持たせるべく且つ基板上で引回配線が相交差しないようにするべく、グランド電位などの低電位の電源配線については、画像信号線に沿ってデータ線の一方側（例えば左辺寄り）から上述した位相差補正回路まで引き回されると共に、高電位の電源配線については、クロック信号線に沿ってデータ線の他方側（例えば右寄り）から位相差補正回路まで引き回される。これらにより、データ線駆動回路や位相差補正回路を動作させるための、クロック信号、反転クロック信号、各種電源信号、画像信号、制御信号等の各種信号を供給することが可能となるとされている。
【０００５】
その他にも、このような各種信号について相互干渉による誤動作を軽減させるために、外部回路接続端子の配列についての工夫が、本願出願人によって提案されている（特許文献１及び２参照）。
【０００６】
【特許文献１】特開２００４−１２６５５１号公報
【特許文献２】特開平８−８２８０４号公報
【特許文献３】特開平９−１７１１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、この種の電気光学装置に搭載された各種回路を共通の電源で駆動した場合、電源を介して信号の波形に乱れが生じ、例えば、画像信号をサンプリングするためにサンプリング回路に供給されるサンプリング信号の波形に乱れが生じる問題があることを本願発明者は見出している。より具体的には、クロック信号或いは反転クロック信号が立ち上がる、又は立ち下がる際にシフトレジスタから順次出力される転送信号を整形することによって所定のパルス幅を有するサンプリング信号を出力するための複数系統のイネーブル信号のパルス波形に乱れが生じる場合がある。イネーブル信号のパルス波形に乱れが生じた場合には、転送信号に基づいてイネーブル信号によって整形された後にサンプリング回路に出力されるサンプリング信号の波形が乱れ、表示性能を低下させてしまう問題点がある。また、サンプリング回路だけでなく電気光学装置の各種回路を共通の電源で駆動した場合には、これら回路を駆動するためのクロック信号に乱れが生じる問題点もある。
【０００８】
本発明は、例えば上述した問題点に鑑みなされたものであり、例えば、画像信号をサンプリングするためにサンプリング回路に供給されるサンプリング信号の波形の乱れを低減できるなど、画像信号を供給する回路における波形の乱れを低減できる電気光学装置及びそのような電気光学装置を具備してなる電子機器を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の第１の発明に係る電気光学装置は上記課題を解決するために、本発明の第１の電気光学装置は、上記課題を解決するために、基板上に、該基板上の画素領域で互いに交差するように設けられた複数のデータ線及び複数の走査線と、前記データ線及び前記走査線の交差に応じて設けられた複数の画素部と、前記走査線を介して前記画素部に走査信号を供給する走査線駆動回路と、前記複数の画素部の夫々に前記データ線を介して画像信号を供給する画像信号供給回路と、前記走査線駆動回路及び前記画像信号供給回路の少なくとも一方に複数系統の電源の各々を供給する複数の電源配線とを備える。
【００１０】
本発明の電気光学装置によれば、その動作時には、画像信号が、例えば外部回路接続端子を介して画像信号線に供給され、更に、例えば画像信号供給回路を構成するサンプリング回路へと供給される。このような画像信号の供給と並行して、例えば画像信号供給回路を構成するデータ線駆動回路によって、データ線に対応するサンプリングスイッチ毎に、サンプリング信号が順次供給される。すると、画像信号線上の画像信号は、例えばサンプリング回路を構成する各サンプリングスイッチによって、サンプリング信号に応じてサンプリングされて、複数のデータ線に供給される。尚、サンプリングスイッチは、例えば、片チャネル型のＴＦＴにより夫々構成され、ソースが画像信号線に電気的に接続され、ドレインがデータ線に接続され、ゲートにサンプリング信号が供給されることでオン状態とされる。
【００１１】
このようにデータ線が駆動されると、画素領域に配列された各画素部では、例えば、走査線駆動回路から走査線を介して供給される走査信号に応じて、スイッチング動作を行う画素スイッチング素子を介して、データ線より画像信号が表示素子に供給される。ここに本発明に係る「画素領域」とは、基板上で平面的に見て複数の画素部が配列された領域、即ち、複数の画素部の駆動により画像を表示させるための領域を意味し、例えば本発明の実施形態に係る「画像表示領域」が、その一例或いは典型例となる。
【００１２】
以上の結果、例えば表示素子である液晶素子は、画像信号に基づいて、アクティブマトリクス駆動方式による画像表示を行うことが可能となる。
【００１３】
本発明の電気光学装置では特に、走査線駆動回路及び画像信号供給回路の少なくとも一方に複数系統の電源が供給される。「複数系統の電源」とは、例えば高電位電源及びこの高電位電源より低い電位の低電位電源を一組とする電源が複数存在することを意味する。
【００１４】
このような電源は、走査線駆動回路及び画像信号供給回路の少なくとも一方に含まれる各種回路の夫々に独立の電源として、或いは部分的に共通の電源として供給される。従って、走査線駆動回路及び画像信号供給回路の少なくとも一方に含まれる各種回路のすべてを共通の電源で駆動する場合に比べて、クロックノイズが電源を介して走査線駆動回路及び画像信号供給回路の少なくとも一方に含まれる各種回路に伝達されることによって生じる走査線駆動回路及び画像信号供給回路の少なくとも一方における動作の不具合を低減できる。
【００１５】
より具体的には、例えば、画像信号供給回路は走査線駆動回路に比べて高い周波数を有するクロック信号及び反転クロック信号に応じて駆動されるため、これら信号のパルス波形がクロックノイズによって乱れることがある。このようなパルス波形の乱れを抑制するために、各種回路の電源を別々にしておけば、異なる電源で駆動される回路にクロックノイズが伝達されることを低減できる。
【００１６】
ここで、「クロックノイズ」とは、任意の周波数を有する信号に対して、この信号の周波数に近い信号が干渉することによって信号の波形に乱れを生じさせることを意味する。従って、互いに干渉することによって波形に乱れが生じ易い信号によって駆動される回路或いはこのような信号を出力する回路を異なる電源で駆動すればクロックノイズによる波形の乱れを低減できる。特に、例えばサンプリング回路に供給されるサンプリング信号の波形の乱れを低減することによって、画像信号が適切なタイミングで、且つ適切な波形で各画素部に供給されることになり、例えば画素領域におけるスジ状のムラ、或いは帯状のムラの発生を低減できる。これにより、電気光学装置による高品質の画像表示が可能になる。
【００１７】
以上説明したように、本発明の第１の電気光学装置によれば、例えば画像信号をサンプリングするためにサンプリング回路に供給されるサンプリング信号の波形の乱れを低減できるなど、画像信号を供給する画像信号供給回路における波形の乱れを低減できる。
【００１８】
本発明に係る電気光学装置の一の態様では、前記画像信号供給回路は、サンプリング信号に応じて前記複数の画素部の夫々に前記データ線を介して画像信号を供給する複数のサンプリングスイッチを含むサンプリング回路に前記サンプリング信号を供給するデータ線駆動回路を備えており、該データ線駆動回路は、前記複数系統の電源によって駆動されていてもよい。
【００１９】
この態様では、データ線駆動回路は複数系統の電源によって駆動され、データ線を介してサンプリング信号を複数のサンプリングスイッチの夫々に供給する。データ線駆動回路では、調整後の転送信号がサンプリングパルスとして、サンプリング回路における、データ線に設けられたサンプリングスイッチに入力され、サンプリングスイッチはサンプリングパルスに応じて画像信号をサンプリングし、サンプリングされた画像信号が対応するデータ線に入力される。即ち、サンプリングパルスとは、前述のように、画像信号線に供給される画像信号をデータ線に選択的に供給するためのサンプリングの際のタイミング制御用の信号である。
【００２０】
複数系統の電源は、データ線駆動回路に含まれる各種回路の夫々に独立の電源として、或いは部分的に共通の電源として供給される。したがって、データ線駆動回路に含まれる各種回路のすべてを共通の電源で駆動する場合に比べて、クロックノイズが電源を介してデータ線駆動回路に含まれる各種回路に伝達されることによって生じるデータ線駆動回路の動作の不具合を低減できる。より具体的には、例えば、データ線駆動回路は走査線駆動回路に比べて高い周波数を有するクロック信号及び反転クロック信号に応じて駆動されるため、これら信号のパルス波形がクロックノイズによって乱れることがある。このようなパルス波形の乱れを抑制するために、各種回路の電源を別々にしておけば、異なる電源で駆動される回路にクロックノイズが伝達されることを低減できる。ここで、「クロックノイズ」とは、任意の周波数を有する信号に対して、この信号の周波数に近い信号が干渉することによって信号の波形に乱れを生じさせることを意味する。したがって、互いに干渉することによって波形に乱れが生じ易い信号によって駆動される回路或いはこのような信号を出力する回路を異なる電源で駆動すればクロックノイズによる波形の乱れを低減できる。特に、各画素部に画像信号を供給するサンプリング回路に供給されるサンプリング信号の波形の乱れを低減することによって、画像信号が適切なタイミングで、且つ適切な波形で各画素部に供給されることになり、例えば画像表示領域におけるスジ状のムラ、或いは帯状のムラの発生を低減できる。これにより、電気光学装置による高品質の画像表示が可能になる。
【００２１】
本発明に係る電気光学装置の一の態様では、前記複数系統の電源は、前記走査線駆動回路及び前記データ線駆動回路のうち前記データ線駆動回路にのみ供給されてもよい。
【００２２】
この態様では、例えば、走査線駆動回路から出力される走査信号の周期と、データ線駆動回路から出力される転送信号或いはサンプリング信号の周期とは互いに干渉しない程度に大きく異なっていても、若干クロックノイズによる各種信号の乱れが生じる場合もある。より具体的には、走査線駆動回路に供給されるクロック信号によってデータ線駆動回路で出力されるサンプリング信号の波形に乱れが生じる場合も想定される。したがって、複数系統の電源を、走査線駆動回路及びデータ線駆動回路のうちデータ線駆動回路にのみ供給しておくことにより、画質を高めることができる。より具体的には、走査線駆動回路及びデータ線駆動回路を異なる電源で駆動させることにより、クロックノイズによる各種信号の波形の乱れを実使用上問題ない水準に低減できる。
【００２３】
したがって、この態様によれば、データ線駆動回路から出力される、例えばサンプリング信号等を含む各種信号の波形の乱れを低減でき、電気光学装置の表示品質を高めることができる。
【００２４】
本発明に係る電気光学装置の他の態様では、前記データ線駆動回路は、所定周期のクロック信号に基づいて複数の段の夫々から転送信号を順次出力するシフトレジスタを有しており、該シフトレジスタ及び前記データ線駆動回路に含まれる他の回路は、前記複数系統の電源のうち互いに異なる電源によって夫々駆動されてもよい。
【００２５】
この態様によれば、シフトレジスタは所定周期のクロック信号に基づいて転送信号を出力しており、転送信号はシフトレジスタの各段から「順次」出力される。これは、各段から次々に出力される、といった意味であり、必ずしも、転送信号の時系列が各段の物理的な配列と対応している場合に限定されない。
【００２６】
このように転送信号を出力するシフトレジスタは、データ線駆動回路に含まれる他の回路とは異なる電源によって駆動されるため、他の回路から出力される信号の波形が、転送信号を出力するタイミングを規定するクロック信号によって歪むことを低減できる。より具体的には、シフトレジスタ及び他の回路を共通の電源で駆動させながら各種信号を出力させた場合には、他の回路で出力される信号がクロック信号の影響を受けて波形に乱れが生じる場合もある。そこで、この態様では、シフトレジスタ及びデータ線駆動回路に含まれる他の回路の電源を互い異ならせることによって、他の回路で出力される信号がクロック信号の影響を受けえて波形に乱れが生じることを低減する。ここで、「他の回路」とは、データ線駆動回路に含まれる回路のうちシフトレジスタを除く回路であれば如何なる回路であってもよい。
【００２７】
この態様では、前記他の回路は、前記所定周期のクロック信号及び該クロック信号に対して位相が反転している反転クロック信号の位相差を補正する位相差補正回路、及び前記順次出力された転送信号の各パルスを複数系列のイネーブル信号を用いて整形する論理回路のうち少なくとも一方の回路を含んでおり、前記シフトレジスタ及び前記一方の回路の夫々は、前記互いに異なる電源によって駆動されてもよい。
【００２８】
この態様では、データ線駆動回路に含まれる位相差補正回路及び論理回路のうち少なくとも一方の回路に供給される電源は、シフトレジスタに供給される電源と異なる電源であるため、位相差補正回路及び論理回路の少なくとも一方の回路とシフトレジスタとの間でクロックノイズが伝達されることがなく、一方の回路から出力される信号がクロック信号或いは反転クロック信号の影響を受けえて波形に乱れが生じることを低減できる。尚、一方の回路は、位相差補正回路又は論理回路のどちらか一方の回路を含んでいてもよいし、位相差補正回路及び論理回路の両方を含んでいてもよい。
【００２９】
「論理回路」とは、一段階或いは複数の段階を経て波形が整形された転送信号をサンプリング信号としてサンプリング回路に出力する回路を意味し、例えば、転送信号に対して、高周波化の常套手段として複数系列のイネーブル信号を用いて整形が施した後にサンプリング信号を出力する場合の両方の意味を含む。より具体的には、例えば、転送信号のパルス幅は、例えばより幅が狭い、複数系列のイネーブル信号のパルス幅によって制限される。
【００３０】
「複数系列」とは、例えば同一構成又は異なる構成を有すると共に相互に独立して設けられる、複数のイネーブル信号生成回路や複数のイネーブル信号供給経路など、信号の発生起源又は供給経路が互いに異なっていることを指しており、最終的に重畳されて一つの連続信号として取り扱われる場合であっても、この概念に含まれる。そのような場合には、たとえ元々同一波形であることが意図されていても、回路素子の特性や素子や配線の電気的影響によって波形が僅かながら異なることがあり得る。複数系列のイネーブル信号は互いに独立した信号として取り扱うことができるため、シフトレジスタから順次出力される転送信号を時分割して複数の信号線に分配供給することができる。
【００３１】
尚、より整形されたサンプリング信号を出力するために、一系列のイネーブル信号で更にサンプリング信号を整形してもよい。このような整形によれば、複数系列のイネーブル信号を用いて整形する場合に比べて、サンプリング信号の波形を揃えることが可能である。イネーブル信号は、転送信号を出力するタイミングを規定するクロック信号と同等の周期で論理回路に供給されるため、例えば一方の回路に論理回路が含まれる場合にこの一方の回路とシフトレジスタの電源が共通とされると、電源配線等を介して伝達されるクロック信号或いは反転クロック信号に応じたクロックノイズによってイネーブル信号の波形に乱れが生じる。より具体的には、イネーブル信号の立ち上がり或いは立ち下がりの際に、イネーブル信号の波形に裾引きが生じ、転送信号の整形するために十分に揃った波形を有しない状態となる。この態様によれば、このようなイネーブ信号の波形の裾引き等の乱れを低減することもでき、画像表示領域におけるスジ状のムラを低減し、表示品質を高めることが可能である。
【００３２】
この態様では、前記一方の回路が前記論理回路を含む場合に、前記走査線駆動回路を駆動する電源は前記複数系統の電源のうち前記論理回路を駆動する電源と共用されてもよい。
【００３３】
この態様によれば、走査線駆動回路から出力される走査信号の周期と、データ線駆動回路から出力される転送信号或いはサンプリング信号の周期は互いに干渉しない程度に大きく異なっているため、走査線駆動回路及び論理回路間で電源を共用してもサンプリング信号の波形に乱れを生じさせることはない。より具体的には、例えば走査線駆動回路に供給されるクロック信号の周波数は数十ｋＨｚ程度であり、データ線駆動回路に供給されるクロック信号の周波数は数ＭＨｚである。
【００３４】
したがって、走査線駆動回路及びデータ線駆動回路の夫々に供給されるクロック信号の周波数の大きさは、格段に相違する。このような周波数の差を有するクロック信号によって夫々走査信号或いは転送信号を出力する回路間では、クロックノイズによる波形の乱れの発生は実使用上問題ない水準に抑制されている。
【００３５】
よて、この態様によれば、複数系列設けられる電源の数を低減でき、回路構成を簡便にすることができる、加えて複数系列の電源を供給するためにこれら電源の計列数に応じた数の配線を設ける場合に比べて配線間の干渉による信号の乱れを低減することも可能である。また、この態様によれば、基板におけるレイアウト上の制限により、電源を供給するための端子数が制限されている場合に特に有用である。
【００３６】
本発明に係る電気光学装置の他の態様では、前記複数系統の電源は、該複数系統の電源の夫々に応じて個別に形成された複数の端子部に電気的に接続された外部電源から供給されてもよい。
【００３７】
この態様によれば、複数の端子部の夫々から個別に複数系列の電源が供給されるため、共通の端子部を介して複数系列の電源を供給する場合に比べて、クロックノイズの伝播を低減できる。より具体的には、例えば基板上に個別に端子部を形成しておくことにより、一つの端子部から複数の端子部に電源を分ける場合に比べてクロックノイズの伝播を低減できる。
【００３８】
この態様では、前記外部電源は、前記複数系統の電源に応じて個別に設けられた複数の電源供給部を介して前記複数の端子の夫々に前記複数系統の電源を供給してもよい。
【００３９】
この態様によれば、例えばＦＰＣ等のコネクタに予め複数系列の電源を夫々供給するための複数の電源供給部を形成しておくことにより、基板側に電源を供給する段階で予めクロックノイズの伝達経路をなくしておくことができる。
【００４０】
したがって、この態様によれば、電源を供給するための電源供給部を介したクロックノイズの伝播を低減でき、電気光学装置の表示品質を高めることができる。
【００４１】
本発明に係る電気光学装置の他の態様では、前記複数の電源配線は夫々、層間絶縁膜を介して別層に位置する複数の導電膜の各々から形成されていてもよい。
【００４２】
この態様では、例えば、第１の系統の電源のうち高電位電源である第１高電位電源を供給するための第１高電位電源配線は第１導電膜からなり、第１の系統の電源のうち低電位電源である第１低電位電源を供給するための第１低電位電源配線は、層間絶縁膜を介して第１導電膜とは別層に位置する第２導電膜からなる。よって、第１高電位電源配線及び第１低電位電源配線をレイアウト或いは配線する際の設計自由度が高まる。更に、第１高電位電源配線及び第１低電位電源配線を、基板上で平面的に見て、少なくとも部分的に重なるようにすれば、配線するのに必要な基板上の面積を小さくすることができる。従って、基板サイズを小さくすることができる、即ち、電気光学装置を小型化することができる。或いは、配線に必要な基板上の面積が小さくなった分だけ、配線のための面積を確保できるため、電源配線の配線幅を広くすることもできる。よって、電源配線の低抵抗化も可能となる。
【００４３】
この態様では、前記画素部は、前記基板上に、下側電極、誘電体膜及び上側電極が順に積層されてなる蓄積容量を備え、前記複数の導電膜は夫々、前記データ線、前記下側電極及び前記上側電極を夫々構成する複数の導電膜のうちいずれかと同一膜である。
【００４４】
この態様によれば、複数の導電膜は夫々、データ線、下側電極及び上側電極を夫々構成する複数の導電膜のうちいずれかと同一膜である。ここで、「同一膜」とは、製造工程における同一機会に成膜される膜を意味し、同一種類の膜である。尚、「同一膜である」とは、一枚の膜として連続していることまでも要求する趣旨ではなく、基本的に、同一膜のうち相互に分断されている膜部分であれば足りる趣旨である。よって、複数の電源配線は夫々、データ線、下側電極又は上側電極の形成と同一機会に形成することができる。即ち、製造工程の複雑化を招くことなく、複数の電源配線を複数の導電膜から形成することができる。
【００４５】
尚、蓄積容量によって、例えば画素部を構成する画素電極における電位保持特性が向上し、表示の高コントラスト化が可能となる。
【００４６】
本発明に係る電気光学装置の他の態様では、記複数の電源配線のうち少なくとも一の系統の電源を供給するための一の電源配線及び前記一の系統とは異なる他の系統の電源を供給するための他の電源配線は、少なくとも部分的に互いに異なる前記導電膜から夫々形成され、前記一の電源配線及び前記他の電源配線は、前記基板上で平面的に見て少なくとも部分的に互いに重なっていてもよい。
【００４７】
この態様によれば、クロックノイズが電源を介して画像信号供給回路に含まれる各種回路に伝達されることによって生じる画像信号供給回路の動作の不具合を確実に低減できると共に、電源配線の設定自由度が高く、電気光学装置の小型化も可能である。
【００４８】
本発明に係る電気光学装置の他の態様では、前記複数系統の電源は夫々、高電位電源及び該高電位電源より低い電位の低電位電源を一組とする電源であり、前記複数の電源配線は、前記高電位電源を供給するための複数の高電位電源配線及び前記低電位電源を供給するための複数の低電位電源配線からなり、前記複数系統の電源のうち少なくとも一の系統の電源を供給するための前記高電位電源配線及び前記低電位電源配線は、少なくとも部分的に互いに異なる前記導電膜から形成され、前記基板上で平面的に見て少なくとも部分的に互いに重なっていてもよい。
【００４９】
この態様によれば、クロックノイズが電源を介して画像信号供給回路に含まれる各種回路に伝達されることによって生じる画像信号供給回路の動作の不具合を確実に低減できると共に、電源配線の設定自由度が高く、電気光学装置の小型化も可能である。
【００５０】
この態様では、前記複数の高電位電源配線のうち少なくとも二の高電位電源配線は、互いに異なる導電膜から夫々形成され、前記基板上で平面的に見て少なくとも部分的に互いに重なっていてもよい。
【００５１】
この態様によれば、複数の高電位電源配線のうち少なくとも二の高電位電源配線は互いに異なる導電膜から夫々形成されるので、例えば、複数の高電位電源配線を、基板上で平面的に見て殆ど或いは完全に互いに重なるように設計することによって、配線に必要となる基板上の面積をより確実に小さくすることができる。
【００５２】
本発明に係る電気光学装置の他の態様では、前記複数の低電位電源配線のうち少なくとも二の低電位電源配線は、互いに異なる導電膜から夫々形成され、前記基板上で平面的に見て少なくとも部分的に互いに重なっていてもよい。
【００５３】
この態様によれば、複数の低電位電源配線うち少なくとも二の低電位電源配線は互いに異なる導電膜から夫々形成されるので、例えば、複数の低電位電源配線を、基板上で平面的に見て殆ど或いは完全に互いに重なるように設計することによって、配線に必要となる基板上の面積をより確実に小さくすることができる。
【００５４】
本発明に係る電気光学装置の他の態様では、前記複数の電源配線のうち少なくとも一の電源配線は、前記複数の導電膜のうち少なくとも２層の導電膜から形成された複数の部分配線からなり、前記複数の部分配線は、互いにコンタクトホールを介して電気的に接続されており、前記基板上で平面的に見て少なくとも部分的に互いに重なっていてもよい。
【００５５】
この態様によれば、少なくとも一の電源配線は、互いにコンタクトホールを介して接続された、少なくとも２層の導電膜から形成された複数の部分配線からなる。よって、例えば複数の電源配線を配線するための基板上の面積が小さくなり、配線幅を狭くする必要がある場合であっても、配線の低抵抗化を図ることができる。更に、複数の部分配線は互いに冗長配線として機能するので、一の導電膜のみから形成された場合と比較して、安定して画像信号供給回路に電源を供給することができる。
【００５６】
本発明に係る電子機器は上記課題を解決するために上述した本発明の電気光学装置を具備してなる。
【００５７】
本発明に係る電子機器によれば、上述した本発明に係る電気光学装置を具備してなるので、高品位の表示が可能な、投射型表示装置、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルなどの各種電子機器を実現できる。また、本発明に係る電子機器として、例えば電子ペーパなどの電気泳動装置等も実現することが可能である。
【００５８】
本発明のこのような作用及び他の利得は次に説明する実施形態から明らかにされる。
【発明を実施するための最良の形態】
【００５９】
以下では、本発明の実施形態について図を参照しつつ説明する。以下の実施形態では、本発明の電気光学装置の一例である駆動回路内蔵型のＴＦＴアクティブマトリクス駆動方式の液晶装置を例にとる。
【００６０】
＜第１実施形態＞
第１実施形態に係る液晶装置について、図１から図１２を参照して説明する。
【００６１】
先ず、図１及び図２を参照して、本実施形態に係る液晶装置の全体構成について、説明する。ここに図１は、液晶装置の全体構成を示す平面図であり、図２は、図１のＨ−Ｈ´線での断面図である。
【００６２】
図１及び図２において、液晶装置１は、対向配置されたＴＦＴアレイ基板１０と対向基板２０とから構成されている。ＴＦＴアレイ基板１０と対向基板２０との間には液晶層５０が封入されており、ＴＦＴアレイ基板１０と対向基板２０とは、本発明に係る「画素領域」の一例としての画像表示領域１０ａの周囲に位置するシール領域に設けられたシール材５２ｓにより相互に接着されている。シール材５２ｓは、両基板を貼り合わせるための、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、製造プロセスにおいてＴＦＴアレイ基板１０上に塗布された後、紫外線照射、加熱等により硬化させられたものである。また、シール材５２ｓ中には、ＴＦＴアレイ基板１０と対向基板２０との間隔（基板間ギャップ）を所定値とするためのグラスファイバ或いはガラスビーズ等のギャップ材が散布されている。シール材５２ｓが配置されたシール領域の内側に並行して、画像表示領域１０ａの額縁領域を規定する遮光性の額縁遮光膜５３が、対向基板２０側に設けられている。但し、このような額縁遮光膜５３の一部又は全部は、ＴＦＴアレイ基板１０側に内蔵遮光膜として設けられてもよい。
【００６３】
ＴＦＴアレイ基板１０上における、画像表示領域１０ａの周辺に位置する周辺領域では、データ線駆動回路１０１及び外部回路接続端子１０２が、ＴＦＴアレイ基板１０の一辺に沿って設けられている。また、走査線駆動回路１０４が、この一辺に隣接する２辺に沿い、且つ、額縁遮光膜５３に覆われるようにして設けられている。更に、このように画像表示領域１０ａの両側に設けられた二つの走査線駆動回路１０４間をつなぐため、ＴＦＴアレイ基板１０の残る一辺に沿い、且つ額縁遮光膜５３に覆われるようにして後述する走査線駆動回路用電源配線及び走査線駆動回路用制御信号配線を含む複数の配線１０５が設けられている。また、ＴＦＴアレイ基板１０及び対向基板２０の間には、両基板間の電気的導通を確保するための上下導通端子１０６が配置されている。
【００６４】
図２において、ＴＦＴアレイ基板１０上には、画素スイッチング用素子としてのＴＦＴや各種配線等の上に画素電極９ａが、更にその上から配向膜が形成されている。他方、対向基板２０上の画像表示領域１０ａには、液晶層５０を介して複数の画素電極９ａと対向する対向電極２１が形成されている。即ち、夫々に電圧が印加されることで、画素電極９ａと対向電極２１との間には液晶保持容量が形成される。この対向電極２１上には、格子状又はストライプ状の遮光膜２３が形成され、更にその上を配向膜が覆っている。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
【００６５】
尚、ここでは図示しないが、ＴＦＴアレイ基板１０上には、データ線駆動回路１０１、走査線駆動回路１０４の他に、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路等が形成されていてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側には各々、例えば、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード、Ｄ−ＳＴＮ（ダブル−ＳＴＮ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【００６６】
また、ＴＦＴアレイ基板１０に単結晶シリコンなどの半導体基板を用いた場合には、画素スイッチング用素子や各種駆動回路を構成するスイッチング素子としてトランジスタを用いることができる。
【００６７】
次に、液晶装置１の主要な構成について図３から図５を参照して説明する。ここに、図３は、液晶装置の主要な回路構成を示す回路図である。図４は、図３に示した構成のうち転送信号の整形に関する回路系を示す回路図である。図５は、位相差補正回路の回路図である。
【００６８】
図３において、液晶装置１は、画素電極９ａ、走査線１１ａ、データ線６ａ、走査線駆動回路１０４、画像信号供給回路１０７を備えている。画像信号供給回路１０７は、データ線駆動回路１０１及びサンプリング回路７を備えている。
【００６９】
液晶装置１は、例えば石英基板、ガラス基板或いはシリコン基板等からなるＴＦＴアレイ基板１０と対向基板２０（ここでは図示せず）とが液晶層を介して対向配置され、画像表示領域１０ａにおいて区画配列された画素電極９ａに印加する電圧を制御し、液晶層にかかる電界を画素毎に変調する構成となっている。これにより、両基板間の透過光量が制御され、画像が階調表示される。液晶装置１はＴＦＴアクティブマトリクス駆動方式を採り、ＴＦＴアレイ基板１０における画像表示領域１０ａには、マトリクス状に配置された複数の画素電極９ａと、互いに交差して配列された複数の走査線１１ａ及びデータ線６ａとが形成され、画素に対応する画素部が構築されている。尚、ここでは図示しないが、後述するように、各画素電極９ａとデータ線６ａとの間には、走査線１１ａを介して夫々供給される走査信号に応じて導通、非導通が制御されるＴＦＴや、画素電極９ａに印加した電圧を維持するための蓄積容量が形成されている。また、画像表示領域１０ａの周辺領域には、データ線駆動回路１０１等の駆動回路が形成されている。
【００７０】
データ線駆動回路１０１は、シフトレジスタ５１、論理回路５２、及び位相差補正回路１０８を備えている。
【００７１】
シフトレジスタ５１は、データ線駆動回路１０１内に入力される所定周期のＸ側クロック信号ＣＬＸ（及びその反転信号ＣＬＸＢ）、シフトレジスタスタート信号ＤＸに基づいて、各段から転送信号Ｐｉ（ｉ＝１、・・・、ｎ）を順次出力するように構成されている。液晶装置１の動作時において、シフトレジスタ５１には、電源ＶＤＤＸ１及び電源ＶＤＤＸ１より低電位の電源ＶＳＳＸ１が供給され、シフトレジスタ５１を構成するトランジスタが駆動される。ここで、電源ＶＤＤＸ１は本発明に係る「高電位電源」の一例であり、電源ＶＳＳＸ１は本発明に係る「低電位電源」の一例である。より具体的には、電源ＶＤＤＸ１は、シフトレジスタ５１を構成するトランジスタのドレインに供給される電源であり、電源ＶＳＳＸ１は、シフトレジスタ５１を構成するトランジスタのソースに供給される電源である。尚、後述する電源ＶＳＳＸ及びＶＳＳＹは、本発明に係る「低電位電源」の一例であり、電源ＶＤＤＸ及びＶＤＤＹは、本発明に係る「高電位電源」の一例である。即ち、電源ＶＳＳＸ及びＶＳＳＹは、電源ＶＤＤＸ及びＶＤＤＹより低電位の電源である。
【００７２】
論理回路５２は、パルス幅制限手段を含み、シフトレジスタ５１から順次出力される転送信号Ｐｉを、イネーブル信号に基づいて整形し、それを基にして最終的にサンプリング回路駆動信号Ｓｉを出力する機能を有している。図４において、論理回路５２には、パルス幅制御手段５４０に加えて、プリチャージ用回路５２１並びに反転回路５２３が含まれる。
【００７３】
図４において、パルス幅制御手段５４０は、シフトレジスタ５１から出力された転送信号Ｐｉの波形を整形する論理回路を備えている。より具体的には、パルス幅制御手段５４０は、シフトレジスタ５１の各段に対応して設けられた単位回路５４０Ａにより構成され、単位回路５４０ＡはＮＡＮＤ回路により構成されている。
【００７４】
図４において、ＮＡＮＤ回路５４０Ａのゲートには、シフトレジスタ５１の対応する段より出力される転送信号Ｐｉと、４本のイネーブル供給線８１に供給されるイネーブル信号ＥＮＢ１〜ＥＮＢ４のうち一つとが入力される。ＮＡＮＤ回路５４０Ａには、ＮＡＮＤ回路５４０Ａの電源として、電源ＶＤＤＸ３及びＶＳＳＸ３が図４中において不図示の配線を介して供給される。電源ＶＤＤＸ３は、ＮＡＮＤ回路５４０Ａを構成するトランジスタのドレインに入力される信号であり、電源ＶＳＳＸ３は、ＮＡＮＤ回路５４０Ａを構成するトランジスタのソースに入力される信号である。
【００７５】
ＮＡＮＤ回路５４０Ａは、入力された転送信号Ｐｉ及びイネーブル信号ＥＮＢ１〜ＥＮＢ４の論理積を演算することにより転送信号Ｐｉの整形を行う。これにより、ＮＡＮＤ回路５４０Ａは、転送信号Ｐｉに対して整形が施された信号である、整形信号Ｑａｉを生成して出力する。尚、各単位回路５４０Ａには、ＮＡＮＤ回路の他、ＮＡＮＤ回路に入力される転送信号Ｐｉ若しくはイネーブル信号ＥＮＢ１〜ＥＮＢ４、並びにＮＡＮＤ回路から出力される整形信号Ｑａｉの論理を反転させる反転回路等が設けられてもよい。
【００７６】
転送信号Ｐｉの波形は、パルス幅制御手段５４０によってよりパルス幅の狭いイネーブル信号ＥＮＢ１〜ＥＮＢ４の波形に基づいてトリミングされ、最終的にはパルス幅やパルス周期等のパルス形状が制限される。
【００７７】
このように、パルス幅制御手段５４０は、論理回路が一体となって形成され、且つＮＡＮＤ回路５４０Ａにより整形されるため、回路素子や配線の数を殆ど増加させないで、パルス幅制御手段５４０を簡易な構成とすることが可能となる。よって、ＴＦＴアレイ基板１０上におけるスペースを殆ど拡大させること無しに、該スペースを小さくして、パルス幅制御手段５４０を形成することが可能となる。
【００７８】
論理回路５２は、シフトレジスタ５１の各段に対応して設けられたプリチャージ用回路５２１を備えている。単位回路５２１Ａは、プリチャージ用信号供給線８３に供給されるプリチャージ用選択信号ＮＲＧの論理を反転させる反転回路５２１ａと、反転回路５２１ａにおいて論理が反転されたプリチャージ用選択信号ＮＲＧ及び整形信号Ｑａｉがゲートに入力されるＮＡＮＤ回路５２１ｂとにより、実質的にＮＯＲ回路として形成されている。ＮＯＲ回路５２１Ａでは、整形信号Ｑａｉ及びプリチャージ用選択信号ＮＲＧの論理和を演算して、整形信号Ｑａｉ及びプリチャージ用選択信号ＮＲＧのいずれかを、出力信号Ｑｂｉとして出力する。このようにして出力された出力信号Ｑｂｉは、２つの反転回路５２３を介して、サンプリングパルスＳｉとして出力される。
【００７９】
このような論理回路５２の回路構成によれば、プリチャージ用回路５２１を簡易な構成とすることが可能となり、回路素子又は配線の数を増加させないで、プリチャージ用回路５２１を形成することが可能となる。その結果、ＴＦＴアレイ基板１０上において、プリチャージ用回路５２１を設置するためのスペースをより小さくすることが可能となる。
【００８０】
サンプリング回路７は、データ線６ａに設けられたサンプリングスイッチ７ｓを複数含み、各サンプリングスイッチ７ｓは、図４に示す画像信号線６に供給される画像信号ＶＩＤを、サンプリングパルスＳｉに応じてサンプリングし、夫々をデータ信号としてデータ線６ａに印加する。尚、サンプリングスイッチ７ｓは、例えばＰチャネル型又はＮチャネル型の片チャネル型ＴＦＴ若しくは相補型のＴＦＴにより構成されている。
【００８１】
本実施形態では、画像信号線６は一本とし、いずれのサンプリングスイッチ７ｓもこの画像信号線６から画像信号ＶＩＤを供給される場合について説明するが、画像信号は、シリアル−パラレル展開（即ち、相展開）されていてもよい。例えば、画像信号を画像信号ＶＩＤ１〜ＶＩＤ６の６相にシリアル−パラレル展開した場合、これらの画像信号は、６本の画像信号線を夫々介してサンプリング回路７に入力される。複数の画像信号線６に対し、シリアルな画像信号を変換して得たパラレルな画像信号を同時供給すると、データ線６ａへの画像信号入力をグループ毎に行うことができ、駆動周波数を抑えることが可能である。
【００８２】
本実施形態では、論理回路５２によって整形された転送信号ＰｉをサンプリングパルスＳｉとして出力するが、イネーブル信号ＥＮＢ１〜ＥＮＢ４の系列誤差に起因するサンプリングパルスＳｉの波形の乱れを低減するために、ＮＡＮＤ回路５４０Ａの電源として、マスターイネーブル信号を供給してもよい。より具体的には、イネーブル信号ＥＮＢ１〜ＥＮＢ４の各々の波形が異なっている場合、即ちイネーブル信号ＥＮＢ１〜ＥＮＢ４に系列誤差が生じている場合、サンプリングパルスＳ１〜Ｓ４を介して、データ信号のパルス形状に、イネーブル信号ＥＮＢ１〜ＥＮＢ４の系列誤差が反映されて、該系列毎に異なる形状となる。データ信号は、各データ線６ａから選択画素列の画素電極９ａに印加され、また図示しない蓄積容量を充電又は放電して、データの書き込みを行う。この際、データ信号にイネーブル信号ＥＮＢ１〜ＥＮＢ４の系列誤差が反映されて、該データ信号のパルス形状が系列毎に異なっていると、表示面に縦筋状の輝度ムラが発生して、表示画像の品質が劣化する恐れがある。
【００８３】
これに対して、マスターイネーブル信号として一系列の信号をＮＡＮＤ回路５４０Ａに供給することによって、サンプリング信号のパルス形状を揃えることができる。これにより、データ信号は、輝度を相対的な適正値とすることができ、表示像におけるパルス幅の差に基づく輝度斑の発生を低減或いは防止することができる。即ち、表示上の輝度は、画素電極９ａに供給されるデータ信号の高さ、幅、そして立ち上がり時及び立ち下がり時の歪み具合等によって左右されるからである。このようなマスターイネーブル信号によれば、イネーブル信号ＥＮＢ１〜ＥＮＢ４の系列誤差に起因するサンプリングパルスＳｉの乱れを生じさせることなく、波形に乱れがなく且つ波形が揃ったサンプリング信号をサンプリング回路７に供給することもできる。
【００８４】
次に、図３及び図５を参照しながら位相差補正回路１０８の構成を詳細に説明する。位相差補正回路１０８は、クロック信号ＣＬＸ及び反転クロック信号ＣＬＸＢの夫々を供給する信号線の途中に配置されており、クロック信号ＣＬＸ（言い換えれば、正転クロック信号）と反転クロック信号ＣＬＸＢとの間のタイミングの調整は適切に行う。より具体的には、位相差補正回路１０８は、クロック信号ＣＬＸと反転クロック信号ＣＬＸＢの位相を、相互に反転位相にする。
【００８５】
位相差補正回路１０８は、第１バッファ回路５０１と、双安定性回路５０２と、弟２バッファ回路５０３とから構成されている。第１バッファ回路はインバータ５０１ａ及び５０１ｂから、双安定性回路５０２はインバータ５０２ａ及び５０２ｂから、第２バッファ回路５０３はインバータ５０３ａ、５０３ａ´、５０３ｂ及び５０３ｂ´から夫々、構成されている。各インバータを構成する一方のトランジスタのソースには、電源ＶＳＳＸ２が供給される。また、他方のトランジスタのドレインは、電源ＶＤＤＹ２が供給される。尚、図５に示した位相差補正回路１０８の回路構成は、一例であり、他の回路構成を採用することは勿論可能である。
【００８６】
双安定性回路５０２は、反転クロック信号ＣＬＸＢの位相及びクロック信号ＣＬＸの位相間に位相差が生じたとしても、この位相差が補正する。位相差補正回路１０８では、インバータ５０１ａ及び５０１ｂから構成されるバッファ回路５０１において、クロック信号ＣＬＸと反転クロック信号ＣＬＸＢを供給する回路におけるトランジスタの駆動能力を補うと共に、双方向性回路５０２の一方のインバータ５０２ａの出力を他方のインバータ５０２ｂの入力に、また他方のインバータ５０２ｂの出力を一方のインバータ５０２ａの入力に夫々供給することによって、夫々のインバータ５０２ａ及び５０２ｂの入力信号に正帰還をかけて位相差を無くす構成となっている。
【００８７】
更に、双安定性回路５０２の後に、弟２バッファ回路５０３が設けてあり、この第２バッファ回路５０３の働きにより、双安定性回路５０２の駆動能力の低下を防止している。
より具体的は、第２バッファ回路５０３は、双安定性回路５０２の駆動能力の低下を防止し、例えば双安定性回路５０２からクロック信号ＣＬＸ及び反転クロック信号ＣＬＸＢを夫々供給した場合に、クロック信号ＣＬＸ及び反転クロック信号ＣＬＸＢの夫々を供給する信号線の容量により生じるクロック信号ＣＬＸ及び反転クロック信号ＣＬＸＢの劣化を低減する。
【００８８】
双安定性回路５０２の駆動能力の低下を防止するためには、第２バッファ回路５０３のインバータ５０３ａ、５０３ａ´、５０３ｂ及び５０３ｂ´のオン抵抗は、できる限り低い値に設定することが必要となる。同様に、第１バッファ回路５０１の駆動能力の低下を防止するためには、双安定性回路５０２のインバータ５０２ａ及び５０２ｂのオン抵抗を、できる限り低い値に設定することが必要となる。このため、本実施形態のように、複数のインバータがカスケード接続された構成においては、各インバータを構成するトランジスタのチャネル長は一定で、後段のインバータを構成するトランジスタほどより大きなゲート幅Ｗで設計することができる。図５に示すように、本実施形態では、例えば、インバータを構成するトランジスタのゲート幅Ｗは、前段から順に、１００ｕｍ、２００ｕｍ、５００、１５００ｕｍのように設計されている。このように特に、最終段でのトランジスタを大きく設計する。
【００８９】
走査線駆動回路１０４は、電源ＶＤＤＹ及びＶＳＳＹが供給されることによって駆動される。走査線駆動回路１０４は、マトリクス状に配置された複数の画素電極９ａをデータ信号及び走査信号により走査線１１ａの配列方向に走査するために、走査信号印加の基準クロックであるＹ側クロック信号ＣＬＹ（及びその反転信号ＣＬＹ´）、シフトレジスタスタート信号ＤＹに基づいて生成される走査信号を、複数の走査線１１ａに順次印加するように構成されている。その際には、図３において、各走査線１１ａには、両端から同時に電圧が印加される。尚、走査線駆動回路１０４には、走査信号を整形するためのイネーブル信号ＥＮＢＹが供給される。
【００９０】
ここで、走査線駆動回路１０４から出力される走査信号の周波数と、データ線駆動回路１０１で処理、或いは出力される転送信号Ｐｉ及びサンプリングパルスＳｉの周波数とは互いに干渉しない程度に大きく異なっているため、走査線駆動回路１０４及び論理回路５２間で電源ＶＤＤＸ３及びＶＳＳＸ３と、電源ＶＤＤＹ及びＶＳＳＹとを共用することも可能である。より具体的には、例えば走査線駆動回路１０４に供給されるクロック信号ＣＬＹは数十ｋＨｚ程度であり、データ線駆動回路１０１に供給されるクロック信号ＣＬＸは数ＭＨｚであり、これらクロック信号間では格段に周波数の大きさが異なる。
【００９１】
このような差を有するクロック信号に応じて動作する回路間では、電源を共用したとしても実使用上問題ない水準にクロックノイズによる波形の乱れの発生を低減できる。したがって、電源ＶＤＤＹ及びＶＳＳＹと、電源ＶＤＤＸ３及びＶＳＳＸ３とを共用することによって、各回路に個別に電源を供給する場合に比べて電源の数を低減でき、回路構成を簡便にすることができる。加えて複数系列の電源を供給するためにこれら電源の系列数に応じた数の配線を設ける場合に比べて配線間の干渉による信号の乱れを低減することも可能である。
【００９２】
尚、クロック信号ＣＬＸやＣＬＹ等の各種タイミング信号は、図示しない外部回路に形成されたタイミングジェネレータにて生成され、ＴＦＴアレイ基板１０上の各回路に外部回路接続端子を介して供給される。また、各駆動回路の駆動に必要な電源電圧等もまた外部回路から供給される。更に、上下導通端子１０６から引き出された信号線には、外部回路から対向電極電位ＬＣＣが供給される。対向電極電位ＬＣＣは、上下導通端子１０６を介して対向電極２１に供給される。対向電極電位ＬＣＣは、画素電極９ａとの電位差を適正に保持して液晶保持容量を形成するための対向電極２１の基準電位となる。
【００９３】
本実施形態の液晶装置１では、複数系統の電源ＶＤＤＸ１、ＶＳＳＸ１、ＶＤＤＸ２、ＶＳＳＸ２、ＶＤＤＸ３、ＶＳＳＸ３によってデータ線駆動回路１０１に含まれる各回路、より具体的にはシフトレジスタ５１、位相差補正回路１０８、及び論理回路５２の夫々が駆動されている。したがって、後に図６を参照しながら説明するように、液晶装置１に含まれる回路のうちシフトレジスタ５１を除く他の回路は、シフトレジスタ５１に供給されるクロック信号ＣＬＸ及び反転クロック信号ＣＬＸＢの影響を受けることなく、夫々出力すべき信号を所定の波形及びタイミングで出力できる。
【００９４】
尚、本実施形態では、シフトレジスタ５１及び位相差補正回路１０８は同じクロック信号ＣＬＸで動作することから、位相差補正回路１０８及びシフトレジスタ５１間で伝播するクロックノイズの影響によって生じる波形の歪みに比べて、位相差補正回路１０８及び論理回路５２間、或いはシフトレジスタ５１及び論理回路５２間で伝播するクロックノイズの影響によって生じる各種信号の波形の歪みを小さくできる。したがって、例えば電源ＶＤＤＸ１及びＶＳＳＸ１と、電源ＶＤＤＸ２及びＶＳＳＸ２とを共通の電源としても論理回路５２から出力されるサンプリングパルスＳｉの歪みを相応に低減できる。これにより、画像信号が適切なタイミングで、且つ適切な波形で各画素部に供給されることになり、例えば画像表示領域におけるスジ状のムラ、或いは帯状のムラの発生を低減できる。これにより、電気光学装置による高品質の画像表示が可能になる。
【００９５】
次に、図６を参照しながら、データ線駆動回路１０１を構成する各回路を互いに異なる電源で駆動することによって得られる利点を詳細に説明する。ここに、図６は、液晶装置の動作を説明するためのタイミングチャートである。尚、図６では、説明を簡便にするために転送信号Ｐｉ、整形信号Ｑａｉ、及び出力信号Ｑｂｉを夫々４つずつ示しているが、これら信号はシフトレジスタ５１の段数分だけ出力されている。
【００９６】
図６において、タイミングｔ１においてスタートパルスＤＸ及びクロック信号ＣＬＸが立ち上がる。このとき、反転クロック信号ＣＬＸＢは、所定の電位から低い電位に立ち下がり、シフトレジスタ５１から転送信号Ｐ１が出力される。次に、タイミングｔ２において、イネーブル信号ＥＮＢ１がタイミングｔ１から若干送れて論理回路５２に供給される。ここで、仮に、電源ＶＤＤＸ１及びＶＳＳＸ１と、電源ＶＤＤＸ３及びＶＳＳＸ３とが共通の電源であった場合には、図中点線で示すようにクロックノイズの影響によりイネーブル信号ＥＮＢ１の立ち上がり時の波形に歪みが生じる場合がある。加えて、クロック信号ＣＬＸが立ち下がるタイミングｔ３より若干送れたタイミタイミングｔ４において立ち下がるイネーブル信号ＥＮＢ２の波形にも、クロック信号ＣＬＸ及び反転クロック信号ＣＬＸＢに起因するクロックノイズにより、歪みが生じる場合がある。
【００９７】
また、イネーブル信号ＥＮＢ３及びＥＮＢ４にも同様に夫々対応するクロック信号ＣＬＸ及び反転クロック信号の立ち上がり或いは立ち下がりに応じて波形に歪みが生じる場合がある。イネーブル信号の機能は、転送信号Ｐｉのパルス幅を制限することによって最終的にサンプリング回路７に出力されるサンプリングパルスＳｉを所定の間隔で、且つ波形に歪みのないパルス信号として出力させることである。従って、イネーブル信号の波形に歪みが生じている場合には、サンプリングパルスＳｉが出力される間隔及び波形に歪みが生じてしまい、液晶装置１の表示性能を低下させてしまうことになる。
【００９８】
本実施形態の液晶装置１では特に、データ線駆動回路１０１を構成する各回路を互いに異なる電源で駆動しているため、クロック信号ＣＬＸ及び反転クロック信号ＣＬＸＢに起因するクロックノイズが電源を介してデータ線駆動回路１０１内を伝播することを低減でき、図６に示すように整形信号Ｑａｉ及び出力信号Ｑｂｉの歪みを低減するようにイネーブル信号ＥＮＢ１〜４の夫々に応じて出力できる。したがって、本実施形態の液晶装置１によれば、クロックノイズに起因して発生するスジ状の輝度ムラ等の画像表示上の不具合を低減でき、液晶装置１の表示特性を高めることが可能である。
【００９９】
次に、図７及び図８を参照しながら、電源が供給される端子部のレイアウト、及びこれら端子部の電源を供給する、本発明の「外部電源」の一例であるＦＰＣに設けられた電源供給部の形状を説明する。図７は、ＴＦＴアレイ基板１０に設けられた端子部のレイアウト及びＦＰＣに設けられた電源供給部のレイアウトを模式的に示したレイアウト図である。図８は、ＦＰＣに設けられた電源供給部の変形例を模式的に示した平面図である。
【０１００】
図７において、端子部１５０は、ＴＦＴアレイ基板１０の縁に沿って設けられている。端子部１５０は、電源ＶＤＤＸ１〜ＶＤＤ３、ＶＳＳＸ１〜ＶＳＳＸ３、ＶＤＤＹ、及びＶＳＳＹの夫々に応じて個別に設けられており、これら端子部に電気的に接続された不図示の電源供給線を介して各回路に電源が供給される。したがって、電源を供給する端子部１５０及び電源供給線の夫々が異なる電源間で互いに電気的に接続されていないため、端子部又は電源供給線を介してクロックノイズが回路間で伝播することを低減できる。
【０１０１】
ＦＰＣ２００に設けられた電源供給部２０１は、電源の供給先である端子部１５０の配置に合わせてＦＰＣに形成されている。ＦＰＣ２００は、電源の供給元とＴＦＴアレイ基板１０とを電気的に接続するコネクタである。本実施形態では、電源供給部２０１が予めＦＰＣ２００側で電源毎に個別に設けられているため、ＦＰＣ２００を介してクロックノイズがデータ線駆動回路１０１に含まれる回路間で伝播することを低減できる。
【０１０２】
図８において、電源供給部２０１ａ及び２０１ｂは、導電部２０３及び２０２を介して共通の電源に電気的に接続されている。ＦＰＣ２００及びＴＦＴアレイ基板１０を電気的に接続させた際には、電源供給部２０１ａ及び２０１ｂの夫々は互いに異なる端子部１５０に接続される。即ち、一系統の電源がＦＰＣ２００に設けられた電源供給部２０１ａ及び２０１ｂの夫々に分岐され、この分岐された電源供給部２０１ａ及び２０１ｂに電気的に接続された端子部１５０の夫々に共通の電源が供給される。ここで、導電部２０２はＳ電源の供給路における電気抵抗を低減するように導電部２０３、電源供給部２０１ａ及び２０１ｂより、幅広となるように形成されている。このような電源供給部２０１ａ及び２０１ｂによれば、ＦＰＣ２００側の電気抵抗が大きいことによって生じる電源信号のノイズの低減でき、このノイズによって生じる表示特性の低下を抑制できる。
【０１０３】
以上、説明したように本実施形態の電気光学装置によれば、電気光学装置を構成する各種回路において所定の波形で、且つタイミングで各種信号を出力でき、クロックノイズによって生じる画質の低下を抑制することが可能である。したがって、本実施形態の電気光学装置によれば、スジ状の輝度ムラ等の表示上の不具合を低減でき、表示特性を高めることが可能である。
【０１０４】
次に、本実施形態に係る液晶装置の画素部における構成について、図９から図１２を参照して説明する。ここに図９は、液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路図である。図１０及び図１１は、ＴＦＴアレイ基板上の画素部に係る部分構成を表す平面図であり、夫々、後述する積層構造のうち下層部分（図１０）と上層部分(図１１)に相当する。図１２は、図１０及び図１１を重ね合わせた場合のＡ−Ａ´断面図である。尚、図１２においては、各層・各部材を図面上で認識可能な程度の大きさとするため、該各層・各部材ごとに縮尺を異ならしめてある。
【０１０５】
＜画素部の原理的構成＞
図９において、本実施形態に係る液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素には、それぞれ、画素電極９ａと当該画素電極９ａをスイッチング制御するためのＴＦＴ３０とが形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号ＶＳ１、ＶＳ２、・・・、ＶＳｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。
【０１０６】
また、ＴＦＴ３０のゲートに走査線１１ａが電気的に接続されており、所定のタイミングで、走査線１１ａにパルス的に走査信号Ｇ１、Ｇ２、・・・、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号ＶＳ１、ＶＳ２、・・・、ＶＳｎを所定のタイミングで書き込む。
【０１０７】
画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号ＶＳ１、ＶＳ２、・・・、ＶＳｎは、対向基板に形成された対向電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として液晶装置からは画像信号に応じたコントラストをもつ光が出射する。
【０１０８】
ここで保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０が付加されている。蓄積容量７０の一方の電極は、画素電極９ａと並列してＴＦＴ３０のドレインに接続され、他方の電極は、定電位となるように、電位固定の容量配線４００に接続されている。
【０１０９】
＜画素部の具体的構成＞
次に、上述の動作を実現する画素部の具体的構成について、図１０から図１２を参照して説明する。
【０１１０】
図１０から図１２では、上述した画素部の各回路要素が、パターン化され、積層された導電膜としてＴＦＴアレイ基板１０上に構築されている。ＴＦＴアレイ基板１０は、例えば、ガラス基板、石英基板、ＳＯＩ基板、半導体基板等からなり、例えばガラス基板や石英基板からなる対向基板２０と対向配置されている。また、各回路要素は、下から順に、走査線１１ａを含む第１層、ＴＦＴ３０等を含む第２層、データ線６ａ等を含む第３層、蓄積容量７０等を含む第４層、画素電極９ａ等を含む第５層からなる。また、第１層−第２層間には下地絶縁膜１２、第２層−第３層間には第１層間絶縁膜４１、第３層−第４層間には第２層間絶縁膜４２、第４層−第５層間には第３層間絶縁膜４３がそれぞれ設けられ、前述の各要素間が短絡することを防止している。尚、このうち、第１層から第３層が下層部分として図１０に示され、第４層から第５層が上層部分として図１１に示されている。
【０１１１】
（第１層の構成―走査線等―）
第１層は、走査線１１ａで構成されている。走査線１１ａは、図１０のＸ方向に沿って延びる本線部と、データ線６ａが延在する図１０のＹ方向に延びる突出部とからなる形状にパターニングされている。このような走査線１１ａは、例えば導電性ポリシリコンからなり、その他にもチタン（Ｔｉ）、クロム（Ｃｒ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等の高融点金属のうちの少なくとも一つを含む金属単体、合金、金属シリサイド、ポリシリサイド又はこれらの積層体等により形成することができる。
【０１１２】
走査線１１ａは、ＴＦＴ３０の下層側に、チャネル領域１ａ´に対向する領域を含むように配置されており、導電膜からなる。
【０１１３】
（第２層の構成―ＴＦＴ等―）
第２層は、ＴＦＴ３０で構成されている。ＴＦＴ３０は、例えばＬＤＤ（Lightly Doped Drain）構造とされ、ゲート電極３ａ、半導体層１ａ、ゲート電極３ａと半導体層１ａを絶縁するゲート絶縁膜を含んだ絶縁膜２を備えている。ゲート電極３ａは、例えば導電性ポリシリコンで形成される。半導体層１ａは、例えばポリシリコンからなり、チャネル領域１ａ´、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅからなる。尚、ＴＦＴ３０は、ＬＤＤ構造を有することが好ましいが、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃに不純物打ち込みを行わないオフセット構造であってもよいし、ゲート電極３ａをマスクとして不純物を高濃度に打ち込んで高濃度ソース領域及び高濃度ドレイン領域を形成する自己整合型であってもよい。
【０１１４】
ＴＦＴ３０のゲート電極３ａは、その一部分３ｂにおいて、下地絶縁膜１２に形成されたコンタクトホール１２ｃｖを介して走査線１１ａに電気的に接続されている。下地絶縁膜１２は、例えばシリコン酸化膜等からなり、第１層と第２層の層間絶縁機能の他、ＴＦＴアレイ基板１０の全面に形成されることで、基板表面の研磨による荒れや汚れ等が惹き起こすＴＦＴ３０の素子特性の変化を防止する機能を有している。
【０１１５】
尚、本実施形態に係るＴＦＴ３０は、トップゲート型であるが、ボトムゲート型であってもよい。
【０１１６】
（第３層の構成―データ線等―）
第３層は、データ線６ａ及び中継層６００で構成されている。
【０１１７】
データ線６ａは、下から順にアルミニウム、窒化チタン、窒化シリコンの３層膜として形成されている。データ線６ａは、ＴＦＴ３０のチャネル領域１ａ´を部分的に覆うように形成されている。このため、チャネル領域１ａ´に近接配置可能なデータ線６ａによって、上層側からの入射光に対して、ＴＦＴ３０のチャネル領域１ａ´を遮光できる。また、データ線６ａは、第１層間絶縁膜４１を貫通するコンタクトホール８１を介して、ＴＦＴ３０の高濃度ソース領域１ｄと電気的に接続されている。
【０１１８】
尚、データ線６ａにおけるチャネル領域１ａに対向する側には、データ線６ａの本体を構成するＡｌ膜等の導電膜に比べて反射率が低い導電膜を形成してもよい。このようにすれば、データ線６ａにおけるチャネル領域１ａに対向する側の面、即ちデータ線６ａの下層側の面で前述した戻り光が反射して、これから多重反射光や迷光等が発生することを防止できる。よって、チャネル領域１ａに対する光の影響を低減することができる。このようなデータ線６ａは、データ線６ａにおけるチャネル領域１ａに対向する側の面、即ち、データ線６ａの下層側の面に、データ線６ａの本体を構成するＡｌ膜等よりも反射率が低い材質のメタル、或いは、バリアメタルを形成するとよい。尚、Ａｌ膜等よりも反射率の低い材質のメタル、或いは、バリアメタルとしては、クロム（Ｃｒ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）等を用いることができる。
【０１１９】
中継層６００は、データ線６ａと同一膜として形成されている。中継層６００とデータ線６ａとは、図１０に示したように、夫々が分断されるように形成されている。また、中継層６００は、第１層間絶縁膜４１を貫通するコンタクトホール８３を介して、ＴＦＴ３０の高濃度ドレイン領域１ｅと電気的に接続されている。
【０１２０】
第１層間絶縁膜４１は、例えばＮＳＧ（ノンシリケートガラス）によって形成されている。その他、第１層間絶縁膜４１には、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）等のシリケートガラス、窒化シリコンや酸化シリコン等を用いることができる。
【０１２１】
（第４層の構成―蓄積容量等―）
第４層は、蓄積容量７０で構成されている。蓄積容量７０は、本発明に係る「上側電極」の一例としての容量電極３００と本発明に係る「下側電極」としての下部電極７１とが本発明に係る「層間絶縁膜」の一例としての誘電体膜７５を介して対向配置された構成となっている。
【０１２２】
容量電極３００の延在部は、第２層間絶縁膜４２を貫通するコンタクトホール８４を介して、中継層６００と電気的に接続されている。
【０１２３】
容量電極３００又は下部電極７１は、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の高融点金属のうちの少なくとも一つを含む金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは好ましくはタングステンシリサイドからなる。
【０１２４】
誘電体膜７５は、図１１に示すように、ＴＦＴアレイ基板１０上で平面的に見て画素毎の開口領域の間隙に位置する非開口領域に形成されている、即ち、開口領域に殆ど形成されていない。誘電体膜７５は、透過率を考慮せず、誘電率が高いシリコン窒化膜等から形成されている。尚、誘電体膜としては、シリコン窒化膜の他、例えば、酸化ハフニュウム（ＨｆＯ２）、アルミナ（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）等の単層膜又は多層膜を用いてもよい。
【０１２５】
第２層間絶縁膜４２は、例えばＮＳＧによって形成されている。その他、第２層間絶縁膜４２には、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス、窒化シリコンや酸化シリコン等を用いることができる。第２層間絶縁膜４２の表面は、化学的研磨処理（Chemical Mechanical Polishing：ＣＭＰ）や研磨処理、スピンコート処理、凹への埋め込み処理等の平坦化処理がなされている。よって、下層側のこれらの要素に起因した凹凸が除去され、第２層間絶縁層４２の表面は平坦化されている。尚、このような平坦化処理は、他の層間絶縁膜の表面に対して行ってもよい。
【０１２６】
（第５層の構成―画素電極等―）
第４層の全面には第３層間絶縁膜４３が形成され、更にその上に、第５層として画素電極９ａが形成されている。第３層間絶縁膜４３は、例えばＮＳＧによって形成されている。その他、第３層間絶縁膜４３には、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス、窒化シリコンや酸化シリコン等を用いることができる。第３層間絶縁膜４３の表面は、第２層間絶縁膜４２と同様にＣＭＰ等の平坦化処理がなされている。
【０１２７】
画素電極９ａ（図１１中、破線９ａ´で輪郭が示されている）は、縦横に区画配列された画素領域の各々に配置され、その境界にデータ線６ａ及び走査線１１ａが格子状に配列するように形成されている（図１０及び図１１参照）。また、画素電極９ａは、例えばＩＴＯ（Indium Tin Oxide）等の透明導電膜からなる。
【０１２８】
画素電極９ａは、層間絶縁膜４３を貫通するコンタクトホール８５を介して、容量電極３００の延在部と電気的に接続されている（図１２参照）。よって、画素電極９ａの直ぐ下の導電膜である容量電極３００の電位は、画素電位となっている。従って、液晶装置の動作時に、画素電極９ａとその下層の導電膜との間の寄生容量により、画素電位が悪影響を受けることはない。
【０１２９】
更に上述したように、容量電極３００の延在部と中継層６００と、及び、中継層６００とＴＦＴ３０の高濃度ドレイン領域１ｅとは、夫々コンタクトホール８４及び８３を介して、電気的に接続されている。即ち、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとは、中継層６００及び容量電極３００の延在部を中継して中継接続されている。
【０１３０】
画素電極９ａの上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。
【０１３１】
以上が、ＴＦＴアレイ基板１０側の画素部の構成である。
【０１３２】
他方、対向基板２０には、その対向面の全面に対向電極２１が設けられており、更にその上（図１２では対向電極２１の下側）に配向膜２２が設けられている。対向電極２１は、画素電極９ａと同様、例えばＩＴＯ膜等の透明導電性膜からなる。尚、対向基板２０と対向電極２１の間には、ＴＦＴ３０における光リーク電流の発生等を防止するため、少なくともＴＦＴ３０と正対する領域を覆うように遮光膜２３が設けられている。
【０１３３】
このように構成されたＴＦＴアレイ基板１０と対向基板２０の間には、液晶層５０が設けられている。液晶層５０は、基板１０及び２０の周縁部をシール材により封止して形成した空間に液晶を封入して形成される。液晶層５０は、画素電極９ａと対向電極２１との間に電界が印加されていない状態において、ラビング処理等の配向処理が施された配向膜１６及び配向膜２２によって、所定の配向状態をとるようになっている。
【０１３４】
以上に説明した画素部の構成は、図１０及び図１１に示すように、各画素部に共通である。前述の画像表示領域１０ａ（図１を参照）には、かかる画素部が周期的に形成されていることになる。
【０１３５】
次に、図３、及び図１２から図１４を参照して、本実施形態の液晶装置の電源配線について詳細に説明する。ここに図１３は、位相差補正回路及び論理回路の各々に電源を供給する電源配線が、基板上で平面的に見て互いに重なる部分における積層構造を示す断面図である。図１４は、シフトレジスタへの高電位電源配線及び低電位電源配線が、基板上で平面的に見て互いに重なる部分における積層構造を示す断面図である。
【０１３６】
図３において、本実施形態の液晶装置では特に、上述したように、データ線駆動回路１０１には、複数系統の電源が供給されている。データ線駆動回路１０１は、シフトレジスタ５１、論理回路５２、及び位相差補正回路１０８を備えており、これらの回路には夫々別系統の電源が供給されている。即ち、シフトレジスタ５１には、電源ＶＤＤＸ１及びＶＳＳＸ１が夫々、電源配線６１ｄ及び６１ｓを介して供給されている。論理回路５２には、電源ＶＤＤＸ３及びＶＳＳＸ３が夫々、電源配線６３ｄ及び６３ｓを介して供給されている。位相差補正回路１０８には、電源ＶＤＤＸ２及びＶＳＳＸ２が夫々、電源配線６３ｄ及び６３ｓを介して供給されている。
【０１３７】
図１３に示すように、本実施形態の液晶装置では特に、電源配線６３ｓ及び６２ｓは、第２層間絶縁膜４２を介して別層に位置する導電膜から夫々形成されている。また、図示しないが、同様に、電源配線６３ｄ及び６２ｄも第２層間絶縁膜４２を介して別層に位置する導電膜から夫々形成されている。よって、電源配線６３ｓ及び６２ｓ或いは電源配線６３ｄ及び６２ｄを一の導電膜から形成する場合と比較して、レイアウト或いは配線する際の設計自由度が高い。更に、再び図３に示すように、電源配線６３ｓ及び６２ｓ或いは電源配線６３ｄ及び６２ｄは、ＴＦＴアレイ基板１０上で平面的に見て、部分的に重なっている。よって、電源配線６３ｓ及び６２ｓ或いは電源配線６３ｄ及び６２ｄを配線するのに必要なＴＦＴアレイ基板１０上の面積を小さくすることができる。従って、ＴＦＴアレイ基板１０のサイズを小さくすることができる、即ち、液晶装置１を小型化することができる。或いは、配線に必要なＴＦＴアレイ基板１０上の面積が小さくなった分だけ、配線のための面積を確保できるため、電源配線６３ｓ及び６２ｓ或いは電源配線６３ｄ及び６２ｄの配線幅を広くすることもできる。よって、電源配線６３ｓ及び６２ｓ或いは電源配線６３ｄ及び６２ｄの低抵抗化も可能となる。
【０１３８】
図１２及び図１３において、本実施形態の液晶装置では特に、電源配線６３ｓは、画素部におけるデータ線６ａ（図１２参照）と同一膜、即ち、製造工程における同一機会に成膜される同一種類の導電膜から形成されており、電源配線６２ｓは、画素部における下部電極７１と同一膜から形成されている。また、図示しないが、同様に、電源配線６３ｄは、画素部におけるデータ線６ａ（図１２参照）と同一膜、即ち、製造工程における同一機会に成膜される同一種類の導電膜から形成されており、電源配線６２ｄは、画素部における下部電極７１と同一膜から形成されている。よって、電源配線６３ｓ及び６３ｄは、データ線６ａの形成と同一機会に形成することができ、電源配線６２ｓ及び６２ｄは、下部電極７１の形成と同一機会に形成することができる。即ち、製造工程の複雑化を招くことなく、電源配線６３ｓ及び６２ｓ或いは電源配線６３ｄ及び６２ｄを互いに異なる導電膜から形成することができる。
【０１３９】
尚、電源配線６２ｄ、６２ｓ、６３ｄ及び６３ｓは夫々、データ線６ａを形成する導電膜、下部電極７１を形成する導電膜或いは容量電極３００を形成する導電膜のうちいずれの導電膜と同一膜から形成してもよい。
【０１４０】
図１４において、本実施形態の液晶装置では特に、データ線駆動回路１０１に電源ＶＤＤＸ１を供給するための電源配線６１ｄと電源ＶＳＳＸ１を供給するための電源配線６１ｓは、第２層間絶縁膜４２を介して別層に位置する導電膜から夫々形成されている。よって、電源配線６１ｄ及び電源配線６１ｓをレイアウト或いは配線する際の設計自由度が高まる。更に、再び図３に示すように、電源配線６１ｄ及び電源配線６１ｓは、ＴＦＴアレイ基板１０上で平面的に見て、部分的に重なっている。よって、電源配線６１ｄ及び電源配線６１ｓを配線するのに必要なＴＦＴアレイ基板１０上の面積を小さくすることができる。従って、ＴＦＴアレイ基板１０のサイズを小さくすることができる、即ち、液晶装置１を小型化することができる。或いは、配線に必要なＴＦＴアレイ基板１０上の面積が小さくなった分だけ、配線のための面積を確保できるため、電源配線６１ｓ及び６１ｄの配線幅を広くすることもできる。よって、電源配線６１ｓ及び６１ｄの低抵抗化も可能となる。
【０１４１】
図１２及び図１４において、本実施形態の液晶装置では特に、電源配線６１ｄは、画素部におけるデータ線６ａ（図１２参照）と同一膜から形成されており、電源配線６１ｓは、画素部における下部電極７１と同一膜から形成されている。よって、電源配線６１ｄ及び６１ｓは夫々、データ線６ａ及び下部電極７１の形成と同一機会に形成することができる。即ち、製造工程の複雑化を招くことなく、電源配線６１ｄ及び６１ｓを互いに異なる導電膜から形成することができる。
【０１４２】
尚、電源配線６１ｄ及び６１ｓは、データ線６ａを形成する導電膜、下部電極７１を形成する導電膜或いは容量電極３００を形成する導電膜のいずれの導電膜と同一膜から形成してもよい。
【０１４３】
また、走査線駆動回路１０４に電源ＶＤＤＹを供給する電源配線６５ｄと電源ＶＳＳＹを供給する電源配線６５ｓとについても、図１４に示した構成のように、第２層間絶縁膜４２を介して別層に位置する導電膜から夫々形成されるようにしてもよい。この場合にも、上述した電源配線６１ｄ及び電源配線６１ｓを別層に位置するように形成したときと同様の効果が得られる。
【０１４４】
＜第１実施形態の変形例＞
次に本実施形態の変形例について図１５を参照して説明する。ここに図１５は、変形例における図１２と同趣旨の図である。尚、図１５において、図１２に示した第１実施形態に係る液晶装置と同様の構成要素に同一の参照符号を付し、それらの説明は適宜省略する。
【０１４５】
図１５において、本実施形態の変形例における各回路要素は、下から順に、走査線１１ａを含む第１層、ゲート電極３ａを含む第２層、蓄積容量７０を含む第３層、データ線６ａ等を含む第４層、容量配線４００等を含む第５層、画素電極９ａ等を含む第６層からなる。
【０１４６】
第１層及び第２層の構成は、上述した第１実施形態における画素部の構成と概ね同様である。
【０１４７】
（第３層の構成―蓄積容量等―）
図１５において、第３層は、蓄積容量７０で構成されている。このうち、容量電極３００は、容量配線４００に電気的に接続されている。下部電極７１は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａの夫々に電気的に接続されている。尚、容量配線４００は、本発明に係る「上側電極」の一例である。
【０１４８】
下部電極７１と高濃度ドレイン領域１ｅとは、第１層間絶縁膜４１に開口されたコンタクトホール８３を介して接続されている。また、下部電極７１と画素電極９ａとは、コンタクトホール８８１、８８２、８０４及び８９が、中継電極７１９、第２中継電極６ａ２、第３中継電極４０２の各層を中継して構成した経路によって、電気的に接続されている。
【０１４９】
このような容量電極３００には、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の高融点金属のうちの少なくとも一つを含む金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは好ましくはタングステンシリサイドからなる。また、下部電極７１には、例えば導電性のポリシリコンが用いられる。
【０１５０】
（第４層の構成―データ線等―）
図１５において、第４層は、データ線６ａで構成されている。データ線６ａは、下から順にアルミニウム、窒化チタン、窒化シリコンの３層膜として形成されている。窒化シリコン層は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターニングされている。また、第４層には、データ線６ａと同一膜として、第２中継電極６ａ２が形成されている。
【０１５１】
このうち、データ線６ａは、第１層間絶縁膜４１及び第２層間絶縁膜４２を貫通するコンタクトホール８１を介して、ＴＦＴ３０の高濃度ソース領域１ｄと電気的に接続されている。また、第２中継電極６ａ２は、前述したように、第１層間絶縁膜４１及び第２層間絶縁膜４２を貫通するコンタクトホール８８２を介して中継電極７１９に電気的に接続されている。
【０１５２】
（第５層の構成―容量配線等―）
図１５において、第５層は、容量配線４００及び第３中継電極４０２により構成されている。容量配線４００は、例えばアルミニウム、窒化チタンを積層した二層構造となっている。容量配線４００と容量電極３００とはコンタクトホール８０１を介して接続する構造となっている。また、容量配線４００と同一膜として、第３中継電極４０２が形成されている。第３中継電極４０２は、前述のように、コンタクトホール８０４及びコンタクトホール８９を介して、第２中継電極６ａ２−画素電極９ａ間を中継している。
【０１５３】
（第６層の構成―画素電極等―）
図１５において、第４層間絶縁膜４４には、画素電極９ａ−第３中継電極４０２間を電気的に接続するためのコンタクトホール８９が開口されている。
【０１５４】
以上が、本実施形態の変形例の画素部の構造である。
【０１５５】
上述したように、本実施形態の変形例の画素部においては、導電性の比較的高い導電膜は、データ線６ａを形成する導電膜及び容量線４００を形成する導電膜である。よって、電源配線６１ｄ、６１ｓ、６２ｄ、６２ｓ、６３ｄ及び６３ｓはこれら２つの導電膜のいずれかと同一膜から形成してもよい。そのようにすれば、第１実施形態の液晶装置と同様に、製造工程の複雑化を招くことなく、電源配線６３ｓ及び６２ｓ、電源配線６３ｄ及び６２ｄ或いは電源配線６１ｄ及び６１ｓの夫々を互いに異なる導電膜から形成することができる。従って、電源配線６３ｓ及び６２ｓ、電源配線６３ｄ及び６２ｄ或いは電源配線６１ｄ及び６１ｓを配線するのに必要なＴＦＴアレイ基板１０上の面積を小さくすることができる。
【０１５６】
以上説明したように、本実施形態及びその変形例の液晶装置によれば、画像信号をサンプリングするためにサンプリング回路７に供給されるサンプリング信号の波形の乱れを低減できる。更に、電源配線の設計自由度が高く、液晶装置の小型化も可能である。
【０１５７】
＜第２実施形態＞
第２実施形態に係る液晶装置について、図１６及び図１７を参照して説明する。ここに図１６は、第２実施形態における図３と同趣旨の回路図である。図１７は、第２実施形態における電源配線の積層構造を示す断面図である。尚、図１６及び図１７において、図１から図１５に示した第１実施形態に係る構成要素と同様の構成要素に同一の参照符合を付し、それらの説明は適宜省略する。
【０１５８】
図１６において、本実施形態の液晶装置では、第１実施形態の液晶装置と同様に、データ線駆動回路１０１には、複数系統の電源が供給されている。データ線駆動回路１０１は、シフトレジスタ５１、論理回路５２、及び位相差補正回路１０８を備えており、これらの回路には夫々別系統の電源が供給されている。即ち、シフトレジスタ５１には、電源ＶＤＤＸ１及びＶＳＳＸ１が夫々、電源配線６１ｄ及び６１ｓを介して供給されている。論理回路５２には、電源ＶＤＤＸ３及びＶＳＳＸ３が夫々、電源配線６３ｄ及び６３ｓを介して供給されている。位相差補正回路１０８には、電源ＶＤＤＸ２及びＶＳＳＸ２が夫々、電源配線６３ｄ及び６３ｓを介して供給されている。
【０１５９】
図１７に示すように、本実施形態の液晶装置では特に、電源配線６１ｓ、６２ｓ及び６３ｓは、第２層間絶縁膜４２或いは誘電体膜７５を介して別層に位置する導電膜から夫々形成されている。また、図示しないが、同様に、電源配線６１ｄ、６２ｄ及び６３ｄは、第２層間絶縁膜４２或いは誘電体膜７５を介して別層に位置する導電膜から夫々形成されている。
【０１６０】
よって、電源配線６１ｓ、６２ｓ及び６３ｓ或いは電源配線６１ｄ、６２ｄ及び６３ｄをレイアウト或いは配線する際の設計自由度が高い。更に、再び図１６に示すように、電源配線６１ｓ、６２ｓ及び６３ｓ或いは電源配線６１ｄ、６２ｄ及び６３ｄは、ＴＦＴアレイ基板１０上で平面的に見て、部分的に重なっている。よって、電源配線６１ｓ、６２ｓ及び６３ｓ或いは電源配線６１ｄ、６２ｄ及び６３ｄを配線するのに必要なＴＦＴアレイ基板上の面積を小さくすることができる。従って、ＴＦＴアレイ基板１０のサイズを小さくすることができる、即ち、液晶装置１を小型化することができる。更に、電源配線６１ｓ、６２ｓ及び６３ｓ或いは電源配線６１ｄ、６２ｄ及び６３ｄがＴＦＴアレイ基板１０上で平面的に見て、部分的に重なっている分だけ、ＴＦＴアレイ基板１０上に配線のためのスペースを確保することができる。よって、電源配線６１ｓ、６２ｓ及び６３ｓ並びに電源配線６１ｄ、６２ｄ及び６３ｄを、データ線駆動回路１０１に対して同じ側（図１６中、左側）から引き回して配線することができる。即ち、電源配線６１ｄ、６１ｓ、６２ｄ、６２ｓ、６３ｄ及び６３ｓのいずれについても、比較的周波数の高いクロック信号ＣＬＸやイネーブル信号ＥＮＢ１〜ＥＮＢ４を供給する配線とは離して配線することができ、配線間の干渉による信号の乱れを確実に低減することが可能である。
【０１６１】
＜第３実施形態＞
第３実施形態に係る液晶装置について、図１８及び図１９を参照して説明する。ここに図１８は、第３実施形態における図３と同趣旨の回路図である。図１９は、第３実施形態における電源配線の積層構造を示す回路図である。尚、図１８及び図１９において、図１から図１４に示した第１実施形態に係る構成要素と同様の構成要素に同一の参照符合を付し、それらの説明は適宜省略する。
【０１６２】
図１８において、本実施形態の液晶装置では、第１実施形態の液晶装置と同様に、データ線駆動回路１０１には、複数系統の電源が供給されている。データ線駆動回路１０１は、シフトレジスタ５１、論理回路５２、及び位相差補正回路１０８を備えており、これらの回路には夫々別系統の電源が供給されている。即ち、シフトレジスタ５１には、電源ＶＤＤＸ１及びＶＳＳＸ１が夫々、電源配線６１ｄ及び６１ｓを介して供給されている。論理回路５２には、電源ＶＤＤＸ３及びＶＳＳＸ３が夫々、電源配線６３ｄ及び６３ｓを介して供給されている。位相差補正回路１０８には、電源ＶＤＤＸ２及びＶＳＳＸ２が夫々、電源配線６３ｄ及び６３ｓを介して供給されている。
【０１６３】
図１９に示すように、本実施形態の液晶装置では特に、データ線駆動回路１０１に電源ＶＤＤＸ１を供給するための電源配線６１ｄは、第２層間絶縁膜４２を介して別層に位置する２つの導電膜から夫々形成された部分配線６１ｄａ及び６１ｄｂからなる。そしてこれら部分配線６１ｄａ及び６１ｄｂは、第２層間絶縁膜４２に開孔された、少なくとも一つ以上のコンタクトホール１５０によって互いに電気的に接続されている。即ち、部分配線６１ｄａ及び６１ｄｂは、互いに冗長配線として機能している。よって、電源配線６１ｄが、一の導電膜のみから形成された場合と比較して、安定してデータ線駆動回路１０１に電源ＶＤＤＸ１を供給することができる。
【０１６４】
尚、電源配線６１ｓ、６２ｄ、６２ｓ、６３ｄ及び６３ｓについても同様に別層に位置する２つの導電膜から夫々形成された部分配線からなる冗長配線としてもよい。また、部分配線は、データ線６ａを形成する導電膜、下部電極７１を形成する導電膜及び容量電極３００を形成する導電膜のいずれの導電膜から形成してもよい。
【０１６５】
＜第４実施形態＞
第４実施形態に係る液晶装置について、図２０及び図２１を参照して説明する。ここに図２０は、第４実施形態における図３と同趣旨の回路図である。図２１は、第４実施形態における走査線駆動回路用の配線の積層構造を示す断面図である。尚、図２０及び図２１において、図１から図１４に示した第１実施形態に係る構成要素と同様の構成要素に同一の参照符合を付し、それらの説明は適宜省略する。
【０１６６】
図２０において、本実施形態の液晶装置では、第１実施形態の液晶装置と同様に、走査線駆動回路１０４には、電源ＶＤＤＹ及びＶＳＳＹが電源配線６５ｄ及び６５ｓを介して供給されている。また、走査線駆動回路１０４には、更に、走査線駆動回路用制御信号であるクロック信号ＣＬＹ、シフトレジスタスタート信号ＤＹ及びイネーブル信号ＥＮＢＹが夫々、走査線駆動回路用制御信号配線６７ｃ、６７ｄ及び６７ｅを介して供給されている。
【０１６７】
図２１に示すように、本実施形態の液晶装置では特に、走査線駆動回路１０４に電源ＶＳＳＹを供給するための電源配線６５ｓ及びシフトレジスタスタート信号ＤＹを供給するための走査線駆動回路用制御信号配線６７ｄは、層間絶縁膜４２を介して別層に位置する導電膜から夫々形成されている。よって、電源配線６５ｓ及び走査線駆動回路用制御信号配線６７ｄをレイアウト或いは配線する際の設計自由度が高い。更に、再び図２０に示すように、電源配線６５ｓ及び走査線駆動回路用制御信号配線６７ｄは、ＴＦＴアレイ基板１０上で平面的に見て、部分的に重なっている。よって、電源配線６５ｓ及び走査線駆動回路用制御信号配線６７ｄを配線するのに必要なＴＦＴアレイ基板上の面積を小さくすることができる。従って、ＴＦＴアレイ基板１０のサイズを小さくすることができる、即ち、液晶装置１を小型化することができる。或いは、電源配線６５ｓ及び走査線駆動回路用制御信号配線６７ｄがＴＦＴアレイ基板１０上で平面的に見て、部分的に重なっている分だけ、ＴＦＴアレイ基板１０上に配線のためのスペースを確保することができる。よって、他の配線の設計自由度も高い。
【０１６８】
電源配線６５ｓとデータ線駆動回路１０１にクロック信号を供給する配線とはＴＦＴアレイ基板１０上で平面的に見て互いに重ならない。また、走査線駆動回路用制御信号であるクロック信号ＣＬＹ、シフトレジスタスタート信号ＤＹ及びイネーブル信号ＥＮＢＹの周波数は高くとも数十ｋＨｚ程度であり、データ線駆動回路１０１に供給されるクロック信号ＣＬＸの周波数である数ＭＨｚに比べて低い。よって、クロックノイズが走査線駆動回路１０４を駆動する電源を介して走査線駆動回路１０４に含まれる各種回路に伝達されることによって生じる走査線駆動回路１０４の動作の不具合は殆ど或いは全く生じない。
【０１６９】
尚、電源配線６５ｓと走査線駆動回路用制御信号配線６７ｄ、６７ｃ及び６７ｅのいずれかとをＴＦＴアレイ基板１０上で平面的に見て、少なくとも部分的に互いに重なるようにしてもよいし、電源配線６５ｄと走査線駆動回路用制御信号配線６７ｄ、６７ｃ及び６７ｅのいずれかとをＴＦＴアレイ基板１０上で平面的に見て、少なくとも部分的に互いに重なるようにしてもよい。
【０１７０】
また、データ線駆動回路１０１に電源を供給する配線６１ｓ或いは６１ｄなどのうちいずれかと、クロック信号ＣＬＸを供給する配線とに対して、図２１のように互いに別層に位置する導電膜でそれぞれを形成する積層構造を適用する場合には、絶縁層４２の膜厚を局所的に充分厚くするか、導電膜同士の間にシールド層を形成することが望ましい。
【０１７１】
これは、クロック信号ＣＬＸを供給する配線を電源配線に積層すると、両者の容量結合により、クロック信号ＣＬＸの電位変動が電源ＶＳＳＸ１或いはＶＤＤＸ１の電位を変動させてしまうが、クロック信号ＣＬＸは他の制御信号に比べて高周波数の信号であるので、電源電位の変動も高周波数となり、駆動回路の動作に支障をきたすためである。
【０１７２】
そこで、上述のように絶縁層４２の膜厚を他の箇所に比べて局所的に厚くしたり、シールド配線を設けたりすることで、クロック信号ＣＬＸを供給する配線と電源配線とが容量結合するのを防ぎ、上記の不具合を解消することができる。
【０１７３】
（電子機器）
次に、上述した電気光学装置である液晶装置を各種の電子機器に適用する場合について説明する。
【０１７４】
まず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図２２は、プロジェクタの構成例を示す平面図である。この図２２に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【０１７５】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶装置と同等であり、画像信号処理回路から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。従って、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【０１７６】
ここで、各液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。
【０１７７】
なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【０１７８】
次に、液晶装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図２３は、このパーソナルコンピュータの構成を示す斜視図である。図２３において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶装置１００５の背面にバックライトを付加することにより構成されている。
【０１７９】
さらに、液晶装置を、携帯電話に適用した例について説明する。図２４は、この携帯電話の構成を示す斜視図である。図２４において、携帯電話１３００は、複数の操作ボタン１３０２とともに、反射型の液晶装置１００５を備えるものである。この反射型の液晶装置１００５にあっては、必要に応じてその前面にフロントライトが設けられる。
【０１８０】
尚、図２２から図２４を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【０１８１】
また本発明は、上述の実施形態で説明した液晶装置以外にも、シリコン基板上に素子を形成する反射型液晶装置（ＬＣＯＳ）、プラズマディスプレイ（ＰＤＰ）、電界放出型ディスプレイ（ＦＥＤ、ＳＥＤ）、有機ＥＬディスプレイ、デジタルマイクロミラーデバイス（ＤＭＤ）、電気泳動装置等にも適用可能である。
【０１８２】
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置、及び該電気光学装置を備えてなる電子機器もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【０１８３】
【図１】第１実施形態に係る液晶装置の全体構成を示す平面図である。
【図２】図１のＨ−Ｈ´断面図である。
【図３】第１実施形態の液晶装置の主要な回路構成を示す回路図である。
【図４】図３に示した構成のうち転送信号の整形に関する回路系を示す回路図である。
【図５】位相差補正回路の回路図である。
【図６】液晶装置の動作時における信号波形を示すタイミングチャートである。
【図７】ＴＦＴアレイ基板に設けられた端子部のレイアウト及びＦＰＣに設けられた電源供給部のレイアウトを模式的に示したレイアウト図である。
【図８】ＦＰＣに設けられた電源供給部の変形例を模式的に示した平面図である。
【図９】液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路図である。
【図１０】ＴＦＴアレイ基板上の画素部に係る部分構成を表す平面図であり、積層構造のうち下層部分（図１２における符号６ａ（データ線）までの下層の部分）に相当する図である。
【図１１】ＴＦＴアレイ基板上の画素部に係る部分構成を表す平面図であり、積層構造のうち上層部分（図１２における符号６ａ（データ線）を越えて上層の部分）に相当する図である。
【図１２】図１０及び図１１を重ね合わせた場合のＡ−Ａ´断面図である。
【図１３】位相差補正回路及び論理回路の各々に電源を供給する電源配線が、基板上で平面的に見て互いに重なる部分における積層構造を示す断面図である。
【図１４】シフトレジスタへの高電位電源配線及び低電位電源配線が、基板上で平面的に見て互いに重なる部分における積層構造を示す断面図である。
【図１５】変形例における図１２と同趣旨の図である。
【図１６】第２実施形態における図３と同趣旨の回路図である。
【図１７】第２実施形態における電源配線の積層構造を示す断面図である。
【図１８】第３実施形態における図３と同趣旨の回路図である。
【図１９】第３実施形態における電源配線の積層構造を示す回路図である。
【図２０】第４実施形態における図３と同趣旨の回路図である。
【図２１】第４実施形態における走査線駆動回路用の配線の積層構造を示す断面図である。
【図２２】電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す平面図である。
【図２３】電気光学装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図２４】電気光学装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
【０１８４】
１・・・液晶装置、６ａ・・・データ線、６・・・画像信号線、７・・・サンプリング回路、１１ａ・・・走査線、１０・・・ＴＦＴアレイ基板、１０ａ・・・画像表示領域、２０・・・対向基板、２１・・・対向電極、２３・・・遮光膜、４１、４２、４３、４４・・・層間絶縁膜、５０・・・液晶層、５１・・・シフトレジスタ、５２ｓ・・・シール材、５３・・・額縁遮光膜、６１、６２、６３・・・電源配線、６５・・・走査線駆動回路用電源配線、６７・・・走査線駆動回路用制御信号配線、１０１・・・データ線駆動回路、１０２・・・外部回路接続端子、１０４・・・走査線駆動回路、１０６・・・上下導通端子、１０７・・・画像信号供給回路、１０８・・・位相差補正回路
【特許請求の範囲】
【請求項１】
基板上に、
該基板上の画素領域で互いに交差するように設けられた複数のデータ線及び複数の走査線と、
前記データ線及び前記走査線の交差に応じて設けられた複数の画素部と、
前記走査線を介して前記画素部に走査信号を供給する走査線駆動回路と、
前記複数の画素部の夫々に前記データ線を介して画像信号を供給する画像信号供給回路と、
前記走査線駆動回路及び前記画像信号供給回路の少なくとも一方に複数系統の電源の各々を供給する複数の電源配線とを備えたこと
を特徴とする電気光学装置。
【請求項２】
前記画像信号供給回路は、サンプリング信号に応じて前記複数の画素部の夫々に前記データ線を介して画像信号を供給する複数のサンプリングスイッチを含むサンプリング回路に前記サンプリング信号を供給するデータ線駆動回路を備えており、
該データ線駆動回路は、前記複数系統の電源によって駆動されていること
を特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記複数系統の電源は、前記走査線駆動回路及び前記データ線駆動回路のうち前記データ線駆動回路にのみ供給されること
を特徴とする請求項２に記載電気光学装置。
【請求項４】
前記データ線駆動回路は、所定周期のクロック信号に基づいて複数の段の夫々から転送信号を順次出力するシフトレジスタを有しており、
該シフトレジスタ及び前記データ線駆動回路に含まれる他の回路は、前記複数系統の電源のうち互いに異なる電源によって夫々駆動されること
を特徴とする請求項２又は３に記載の電気光学装置。
【請求項５】
前記他の回路は、前記所定周期のクロック信号及び該クロック信号に対して位相が反転している反転クロック信号の位相差を補正する位相差補正回路、及び前記順次出力された転送信号の各パルスを複数系列のイネーブル信号を用いて整形する論理回路のうち少なくとも一方の回路を含んでおり、
前記シフトレジスタ及び前記一方の回路の夫々は、前記互いに異なる電源によって駆動されること
を特徴とする請求項４に記載の電気光学装置。
【請求項６】
前記一方の回路が前記論理回路を含む場合に、前記走査線駆動回路を駆動する電源は前記複数系統の電源のうち前記論理回路を駆動する電源と共用されること
を特徴とする請求項５に記載の電気光学装置。
【請求項７】
前記複数系統の電源は、該複数系統の電源の夫々に応じて個別に形成された複数の端子部に電気的に接続された外部電源から供給されること
を特徴とする請求項１から６の何れか一項に記載の電気光学装置。
【請求項８】
前記外部電源は、前記複数系統の電源に応じて個別に設けられた複数の電源供給部を介して前記複数の端子部の夫々に前記複数系統の電源を供給すること
を特徴とする請求項７に記載の電気光学装置。
【請求項９】
前記複数の電源配線は夫々、層間絶縁膜を介して別層に位置する複数の導電膜の各々から形成される
ことを特徴とする請求項１から８の何れか一項に記載の電気光学装置。
【請求項１０】
前記画素部は、前記基板上に、下側電極、誘電体膜及び上側電極が順に積層されてなる蓄積容量を備え、
前記複数の導電膜は夫々、前記データ線、前記下側電極及び前記上側電極を夫々構成する複数の導電膜のうちいずれかと同一膜である
ことを特徴とする請求項９に記載の電気光学装置。
【請求項１１】
前記複数の電源配線のうち少なくとも一の系統の電源を供給するための一の電源配線及び前記一の系統とは異なる他の系統の電源を供給するための他の電源配線は、少なくとも部分的に互いに異なる前記導電膜から夫々形成され、
前記一の電源配線及び前記他の電源配線は、前記基板上で平面的に見て少なくとも部分的に互いに重なる
ことを特徴とする請求項９又は１０に記載の電気光学装置。
【請求項１２】
前記複数系統の電源は夫々、高電位電源及び該高電位電源より低い電位の低電位電源を一組とする電源であり、
前記複数の電源配線は、前記高電位電源を供給するための複数の高電位電源配線及び前記低電位電源を供給するための複数の低電位電源配線からなり、
前記複数系統の電源のうち少なくとも一の系統の電源を供給するための前記高電位電源配線及び前記低電位電源配線は、少なくとも部分的に互いに異なる前記導電膜から形成され、前記基板上で平面的に見て少なくとも部分的に互いに重なる
ことを特徴とする請求項９から１１のいずれか一項に記載の電気光学装置。
【請求項１３】
前記複数の高電位電源配線のうち少なくとも二の高電位電源配線は、互いに異なる導電膜から夫々形成され、前記基板上で平面的に見て少なくとも部分的に互いに重なることを特徴とする請求項１２に記載の電気光学装置。
【請求項１４】
前記複数の低電位電源配線のうち少なくとも二の低電位電源配線は、互いに異なる導電膜から夫々形成され、前記基板上で平面的に見て少なくとも部分的に互いに重なることを特徴とする請求項１２又は１３に記載の電気光学装置。
【請求項１５】
前記複数の電源配線のうち少なくとも一の電源配線は、前記複数の導電膜のうち少なくとも２層の導電膜から形成された複数の部分配線からなり、
前記複数の部分配線は、互いにコンタクトホールを介して電気的に接続されており、前記基板上で平面的に見て少なくとも部分的に互いに重なる
ことを特徴とする請求項９から１４のいずれか一項に記載の電気光学装置。
【請求項１６】
請求項１から１５の何れか一項に記載の電気光学装置を具備してなること
を特徴とする電子機器。
【請求項１】
基板上に、
該基板上の画素領域で互いに交差するように設けられた複数のデータ線及び複数の走査線と、
前記データ線及び前記走査線の交差に応じて設けられた複数の画素部と、
前記走査線を介して前記画素部に走査信号を供給する走査線駆動回路と、
前記複数の画素部の夫々に前記データ線を介して画像信号を供給する画像信号供給回路と、
前記走査線駆動回路及び前記画像信号供給回路の少なくとも一方に複数系統の電源の各々を供給する複数の電源配線とを備えたこと
を特徴とする電気光学装置。
【請求項２】
前記画像信号供給回路は、サンプリング信号に応じて前記複数の画素部の夫々に前記データ線を介して画像信号を供給する複数のサンプリングスイッチを含むサンプリング回路に前記サンプリング信号を供給するデータ線駆動回路を備えており、
該データ線駆動回路は、前記複数系統の電源によって駆動されていること
を特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記複数系統の電源は、前記走査線駆動回路及び前記データ線駆動回路のうち前記データ線駆動回路にのみ供給されること
を特徴とする請求項２に記載電気光学装置。
【請求項４】
前記データ線駆動回路は、所定周期のクロック信号に基づいて複数の段の夫々から転送信号を順次出力するシフトレジスタを有しており、
該シフトレジスタ及び前記データ線駆動回路に含まれる他の回路は、前記複数系統の電源のうち互いに異なる電源によって夫々駆動されること
を特徴とする請求項２又は３に記載の電気光学装置。
【請求項５】
前記他の回路は、前記所定周期のクロック信号及び該クロック信号に対して位相が反転している反転クロック信号の位相差を補正する位相差補正回路、及び前記順次出力された転送信号の各パルスを複数系列のイネーブル信号を用いて整形する論理回路のうち少なくとも一方の回路を含んでおり、
前記シフトレジスタ及び前記一方の回路の夫々は、前記互いに異なる電源によって駆動されること
を特徴とする請求項４に記載の電気光学装置。
【請求項６】
前記一方の回路が前記論理回路を含む場合に、前記走査線駆動回路を駆動する電源は前記複数系統の電源のうち前記論理回路を駆動する電源と共用されること
を特徴とする請求項５に記載の電気光学装置。
【請求項７】
前記複数系統の電源は、該複数系統の電源の夫々に応じて個別に形成された複数の端子部に電気的に接続された外部電源から供給されること
を特徴とする請求項１から６の何れか一項に記載の電気光学装置。
【請求項８】
前記外部電源は、前記複数系統の電源に応じて個別に設けられた複数の電源供給部を介して前記複数の端子部の夫々に前記複数系統の電源を供給すること
を特徴とする請求項７に記載の電気光学装置。
【請求項９】
前記複数の電源配線は夫々、層間絶縁膜を介して別層に位置する複数の導電膜の各々から形成される
ことを特徴とする請求項１から８の何れか一項に記載の電気光学装置。
【請求項１０】
前記画素部は、前記基板上に、下側電極、誘電体膜及び上側電極が順に積層されてなる蓄積容量を備え、
前記複数の導電膜は夫々、前記データ線、前記下側電極及び前記上側電極を夫々構成する複数の導電膜のうちいずれかと同一膜である
ことを特徴とする請求項９に記載の電気光学装置。
【請求項１１】
前記複数の電源配線のうち少なくとも一の系統の電源を供給するための一の電源配線及び前記一の系統とは異なる他の系統の電源を供給するための他の電源配線は、少なくとも部分的に互いに異なる前記導電膜から夫々形成され、
前記一の電源配線及び前記他の電源配線は、前記基板上で平面的に見て少なくとも部分的に互いに重なる
ことを特徴とする請求項９又は１０に記載の電気光学装置。
【請求項１２】
前記複数系統の電源は夫々、高電位電源及び該高電位電源より低い電位の低電位電源を一組とする電源であり、
前記複数の電源配線は、前記高電位電源を供給するための複数の高電位電源配線及び前記低電位電源を供給するための複数の低電位電源配線からなり、
前記複数系統の電源のうち少なくとも一の系統の電源を供給するための前記高電位電源配線及び前記低電位電源配線は、少なくとも部分的に互いに異なる前記導電膜から形成され、前記基板上で平面的に見て少なくとも部分的に互いに重なる
ことを特徴とする請求項９から１１のいずれか一項に記載の電気光学装置。
【請求項１３】
前記複数の高電位電源配線のうち少なくとも二の高電位電源配線は、互いに異なる導電膜から夫々形成され、前記基板上で平面的に見て少なくとも部分的に互いに重なることを特徴とする請求項１２に記載の電気光学装置。
【請求項１４】
前記複数の低電位電源配線のうち少なくとも二の低電位電源配線は、互いに異なる導電膜から夫々形成され、前記基板上で平面的に見て少なくとも部分的に互いに重なることを特徴とする請求項１２又は１３に記載の電気光学装置。
【請求項１５】
前記複数の電源配線のうち少なくとも一の電源配線は、前記複数の導電膜のうち少なくとも２層の導電膜から形成された複数の部分配線からなり、
前記複数の部分配線は、互いにコンタクトホールを介して電気的に接続されており、前記基板上で平面的に見て少なくとも部分的に互いに重なる
ことを特徴とする請求項９から１４のいずれか一項に記載の電気光学装置。
【請求項１６】
請求項１から１５の何れか一項に記載の電気光学装置を具備してなること
を特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２００７−２７２１６２（Ｐ２００７−２７２１６２Ａ）
【公開日】平成１９年１０月１８日（２００７．１０．１８）
【国際特許分類】
【出願番号】特願２００６−１１５２７９（Ｐ２００６−１１５２７９）
【出願日】平成１８年４月１９日（２００６．４．１９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１９年１０月１８日（２００７．１０．１８）
【国際特許分類】
【出願日】平成１８年４月１９日（２００６．４．１９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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