駆動回路及びこれを含む電源装置及び電気装置
【課題】駆動回路及びこれを含む電源装置及び電気装置を提供する。
【解決手段】制御端子及び出力端子を有するスイッチング素子、及び制御端子と出力端子との間の電圧が臨界電圧以下に維持されるように、前記スイッチング素子を制御するための駆動電圧が目標レベルに達するのにかかる上昇時間を制御する制御部を含み、制御端子と出力端子との間の電圧が臨界電圧より高ければ、制御端子と出力端子との間に漏れ電流が発生する電源装置である。
【解決手段】制御端子及び出力端子を有するスイッチング素子、及び制御端子と出力端子との間の電圧が臨界電圧以下に維持されるように、前記スイッチング素子を制御するための駆動電圧が目標レベルに達するのにかかる上昇時間を制御する制御部を含み、制御端子と出力端子との間の電圧が臨界電圧より高ければ、制御端子と出力端子との間に漏れ電流が発生する電源装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の技術的思想は、駆動回路及びそれを含む電源装置及び電気装置に関する。
【背景技術】
【０００２】
電源装置は、外部から入力される入力電源をユーザが所望のレベルの電圧または電流を有する出力電源に変換し、当該装置に供給する装置である。該電源装置は、携帯用端末機、ノート型パソコンのような家電製品に広範囲に使われている。一方、最近では、親環境的（「グリーン」）車両として、電気自動車、ハイブリッド自動車及び燃料電池自動車などが開発されて実用化されているが、それら車両にも、モータを駆動するための電源装置が搭載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−７８４０１号公報
【特許文献２】米国特許第６９４３６１１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、比較的高電圧で利用する電源装置に含まれたスイッチング素子で発生しうる漏れ電流を低減させることができる電源装置を提供するところにある。
【０００５】
また、本発明が解決しようとする他の課題は、トランジスタにおいて、ゲートとソースとの間に発生しうる漏れ電流を低減させることができるゲート駆動回路を提供するところにある。
【０００６】
また、本発明が解決しようとする他の課題は、電源装置を含む電気装置及びシステムを提供するところにある。
【課題を解決するための手段】
【０００７】
前記課題を解決するための本発明のこと実施形態による電源装置は、制御端子及び出力端子を有するスイッチング素子と、及び前記制御端子と前記出力端子との間の電圧が臨界電圧以下に維持されるように、駆動電圧が目標レベルに達するのにかかる上昇時間を制御する制御部と、を含み、前記制御端子と前記出力端子との間の電圧が、前記臨界電圧より高ければ、前記制御端子と前記出力端子との間に漏れ電流が発生し、前記駆動電圧は、前記スイッチング素子を制御する電圧である。
【０００８】
一部の実施形態において、前記制御部は、前記出力端子の電圧を基として、前記駆動電圧の前記上昇時間を制御することができる。
【０００９】
一部の実施形態において、前記制御部は、前記出力端子の電圧を基として、前記駆動電圧の前記上昇時間を延長させることができる。
【００１０】
一部の実施形態において、前記制御部は、前記出力端子の電圧と前記駆動電圧との差を基にして、フィードバック信号を生成するフィードバック部と、前記フィードバック信号を基にして、前記制御端子に前記駆動電圧を選択的に印加する駆動部と、を含むことができる。
【００１１】
一部の実施形態において、前記駆動部は、前記フィードバック信号を基にして、第１ノードに電源電圧を提供する電源電圧提供部と、外部から入力された制御信号を基にして、前記第１ノードの電圧及び接地電圧のうち一つを、前記制御端子に印加する駆動電圧提供部と、を含むことができる。
【００１２】
一部の実施形態において、前記フィードバック部は、前記駆動電圧の前記上昇時間を短縮させる正のフィードバック信号を提供し、前記上昇時間を延長させる負のフィードバック信号を提供することができる。
【００１３】
一部の実施形態において、前記電源電圧提供部は、前記正のフィードバック信号が提供される場合、前記第１ノードに前記電源電圧を提供し、前記負のフィードバック信号が提供される場合、前記第１ノードに前記電源電圧を提供しなくなる。
【００１４】
一部の実施形態において、前記フィードバック部は、前記出力端子の電圧と前記臨界電圧とを加算して、加算電圧を生成する電圧加算部と、前記加算電圧と前記駆動電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、前記比較器は、前記加算電圧が、前記駆動電圧より高ければ、正のフィードバック信号を生成し、前記加算電圧が、前記駆動電圧ほど高くなければ、負のフィードバック信号を生成することができる。
【００１５】
一部の実施形態において、前記フィードバック部は、前記臨界電圧を分配し、前記臨界電圧より低い電圧レベルを有する分配電圧を生成する電圧分配部と、前記出力端子の電圧と前記分配電圧とを加算して、加算電圧を生成する電圧加算部と、前記加算電圧と前記駆動電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、前記比較器は、前記加算電圧が、前記駆動電圧より高ければ、正のフィードバック信号を生成し、前記加算電圧が、前記駆動電圧ほど高くなければ、負のフィードバック信号を生成することができる。
【００１６】
一部の実施形態において、前記フィードバック部は、前記臨界電圧を分配し、前記臨界電圧より低い電圧レベルを有する第１分配電圧を生成する第１電圧分配部と、前記出力端子の電圧と前記第１分配電圧とを加算して、加算電圧を生成する電圧加算部と、前記加算電圧を分配し、前記加算電圧より低い電圧レベルを有する第２分配電圧を生成する第２電圧分配部と、前記駆動電圧を分配し、前記駆動電圧より低い電圧レベルを有する第３分配電圧を生成する第３電圧分配部と、前記第２分配電圧と前記第３分配電圧との比較を基として、前記フィードバック信号を生成する比較器と、を含み、前記比較器は、前記第２分配電圧が、前記第３分配電圧より高ければ、正のフィードバック信号を生成し、前記第２分配電圧が、前記第３分配電圧ほど高くなければ、負のフィードバック信号を生成することができる。
【００１７】
一部の実施形態において、前記フィードバック部は、前記駆動電圧から前記臨界電圧を減算して、減算電圧を生成する電圧減算部と、前記減算電圧と前記出力端子の電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、前記比較器は、前記出力端子の電圧が、前記減算電圧より高ければ、正のフィードバック信号を生成し、前記出力端子の電圧が、前記減算電圧ほど高くなければ、負のフィードバック信号を生成することができる。
【００１８】
一部の実施形態において、前記フィードバック部は、前記臨界電圧を分配し、前記臨界電圧より低い電圧レベルを有する分配電圧を生成する電圧分配部と、前記駆動電圧から前記分配電圧を減算して、減算電圧を生成する電圧減算部と、前記減算電圧と前記出力端子の電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、前記比較器は、前記出力端子の電圧が、前記減算電圧より高ければ、正のフィードバック信号を生成し、前記出力端子の電圧が、前記減算電圧ほど高くなければ、負のフィードバック信号を生成することができる。
【００１９】
一部の実施形態において、前記フィードバック部は、前記臨界電圧を分配し、前記臨界電圧より低い電圧レベルを有する第１分配電圧を生成する第１電圧分配部と、前記駆動電圧から前記第１分配電圧を減算して、減算電圧を生成する電圧減算部と、前記減算電圧を分配し、前記減算電圧より低い電圧レベルを有する第２分配電圧を生成する第２電圧分配部と、前記出力端子の電圧を分配し、前記出力端子の電圧より低い電圧レベルを有する第３分配電圧を生成する第３電圧分配部と、前記第２分配電圧と前記第３分配電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、前記比較器は、前記第３分配電圧が、前記第２分配電圧より高ければ、正のフィードバック信号を生成し、前記第３分配電圧が、前記第２分配電圧ほど高くなければ、負のフィードバック信号を生成することができる。
【００２０】
一部の実施形態において、前記制御部は、前記出力端子の電圧を基にして、フィードバック信号を生成するフィードバック部と、前記フィードバック信号を基にして、各ステップの幅及び高さのうち少なくとも一つが変化するマルチステップ波形を有する前記駆動電圧を、前記制御端子に提供する駆動部と、を含むことができる。
【００２１】
一部の実施形態において、前記フィードバック信号は、前記出力端子の電圧が上昇するにつれて、順次にオン／オフになる複数のパルスを含むパルス信号でありうる。
【００２２】
一部の実施形態において、前記複数のパルスは、前記マルチステップ波形の次のステップに該当する電圧が、前記制御端子に印加される時点を決定することができる。
【００２３】
一部の実施形態において、前記フィードバック部は、前記出力端子の電圧をアナログ値からデジタル値に変換するアナログ・デジタル変換部と、前記デジタル値によって、それぞれオン／オフになる複数のパルスを含むパルス信号を出力するパルス生成部と、を含むことができる。
【００２４】
一部の実施形態において、前記パルス生成部は、前記出力端子の電圧の傾きに反比例するように、前記複数のパルスそれぞれのパルス幅を調節することができる。
【００２５】
一部の実施形態において、前記駆動部は、互いに異なるレベルの電圧を生成する複数の電圧生成部と、前記フィードバック信号を基にして、前記複数の電圧生成部のうち一つで生成される電圧を前記駆動電圧として前記制御端子に提供する駆動電圧提供部と、を含むことができる。
【００２６】
一部の実施形態において、前記駆動電圧提供部は、前記複数の電圧生成部にそれぞれ連結される複数のスイッチを含み、前記複数のスイッチは、前記フィードバック信号を基にして、それぞれオン／オフされうる。
【００２７】
一部の実施形態において、前記スイッチング素子は、ゲート、ソース及びドレインを有するトランジスタを含み、前記制御端子は、前記ゲートに対応し、前記出力端子は、前記ソースに対応しうる。
【００２８】
一部の実施形態において、前記トランジスタは、窒化ガリウム（ＧａＮ）及び炭化シリコン（ＳｉＣ）のうち一つによって形成されたＨＦＥＴ（heterojunction field effect transistor）及びＨＥＭＴ（high electron mobility transistor）のうち一つでありうる。
【００２９】
また、前記課題を解決するための本発明の一実施形態による車両（vehicle）は、前述の電源装置を含む電気的構成要素を含む車両であり、前記電源装置は、バッテリからの供給電圧に対して、アップ・コンバーティング（up-converting）、ダウン・コンバーティング（down-converting）及びインバーティングのうち少なくとも一つを行って電源電圧を生成し、前記電源装置は、前記電源電圧によって前記車両を駆動する電気モータを含む。
【００３０】
また、前記課題を解決するための本発明の一実施形態による電気装置は、前述の電源装置を含む電気装置であって、前記電源装置は、供給電圧に対して、アップ・コンバーティング、ダウン・コンバーティング及びインバーティングのうち少なくとも一つを行って電源電圧を生成し、前記電源装置は、前記電源電圧を受信し、前記電源電圧によって動作する電気回路を含む。
【００３１】
また、前記課題を解決するための本発明の一実施形態によるゲート駆動回路は、トランジスタのソース電圧を基にして、ゲート駆動電圧を制御するためのフィードバック信号を生成するフィードバック部と、前記トランジスタのゲートとソースとの間の電圧が臨界電圧以下になるように、前記フィードバック信号を基にして、前記ゲート駆動電圧が目標レベルに達するのにかかる上昇時間を制御するゲート駆動部と、を含み、前記ゲートと前記ソースとの間の電圧が、前記臨界電圧より高ければ、前記ゲートとソースとの間に漏れ電流が発生する。
【００３２】
一部の実施形態において、前記ゲート駆動部は、前記フィードバック信号を基にして、前記ゲートに前記ゲート駆動電圧を選択的に提供することができる。
【００３３】
一部の実施形態において、前記ゲート駆動部は、前記フィードバック信号を基にして、各ステップの幅及び高さのうち少なくとも一つが変化するマルチステップ波形を有する前記ゲート駆動電圧を前記ゲートに印加できる。
【発明の効果】
【００３４】
本発明によれば、スイッチング素子の制御端子と出力端子との間の電圧が臨界電圧以下になるように、駆動電圧が目標レベルに達するのにかかる上昇時間を制御することによって、制御端子と出力端子との間に漏れ電流が発生しなくなる。これにより、電源装置で漏れ電流によって発生しうるノイズを除去でき、漏れ電流によって発生しうる誤動作を防止でき、パワー消耗を低減させることができる。
【００３５】
具体的には、スイッチング素子の出力端子の電圧と制御端子の電圧との差を基にしてフィードバック信号を生成し、生成されたフィードバック信号によって、駆動部のオン／オフを制御することによって、制御端子に駆動電圧を間欠的に提供でき、これによって、制御端子の電圧上昇時間は、出力端子の電圧に適応的に調節することができるので、スイッチング素子で漏れ電流の発生を防止することができる。
【００３６】
また、スイッチング素子の出力端子の電圧が上昇するにつれて、順次にオン／オフになる複数のパルスを生成し、生成された複数のパルスを基にして、各ステップの幅及び高さのうち少なくとも一つが変化するマルチステップ波形を有する駆動電圧を提供でき、これによって、制御端子の電圧上昇時間は、出力端子の電圧に適応的に調節することができるので、スイッチング素子で漏れ電流の発生を防止することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態による電源装置を概略的に示すブロック図である。
【図２】図１の電源装置で制御部が正常に動作しない場合、スイッチング素子のゲート電圧及びソース電圧を示すグラフである。
【図３】図１の電源装置で制御部が正常に動作する場合、スイッチング素子のゲート電圧及びソース電圧を示すグラフである。
【図４】本発明の他の実施形態による電源装置を概略的に示すブロック図である。
【図５】本発明の一実施形態による図４の制御部を概略的に示すブロック図である。
【図６】図５の制御部の一実施形態を概略的に示す回路図である。
【図７】図５の制御部の他の実施形態を概略的に示す回路図である。
【図８】図５の制御部の他の実施形態を概略的に示す回路図である。
【図９】図５の制御部の他の実施形態を概略的に示す回路図である。
【図１０】図５の制御部の他の実施形態を概略的に示す回路図である。
【図１１】図５の制御部の他の実施形態を概略的に示す回路図である。
【図１２】本発明の他の実施形態による図４の制御部の概略的に示すブロック図である。
【図１３】図１２の制御部の一実施形態を概略的に示すブロック図である。
【図１４】図１２の制御部の他の実施形態を概略的に示すブロック図である。
【図１５】図１３のフィードバック部を詳細に示すブロック図である。
【図１６】図１３で、ソース電圧、フィードバック信号及びゲート電圧を示すタイミング図である。
【図１７】図１３の電圧生成部の一実施形態を示す回路図である。
【図１８】図１３の電圧生成部の他の実施形態を示す回路図である。
【図１９】本発明の一実施形態による電源装置を含む電気車両を示す図面である。
【図２０】本発明の一実施形態による電源装置を含む電気装置を示す図面である。
【発明を実施するための形態】
【００３８】
以下、添付した図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、本実施形態は、ただ本発明の開示を完全なものにするのみであり、当業者に発明の範疇を完全に知らせるために提供されるのである。図面での構成要素は、説明の便宜のためにそのサイズが誇張されていることがある。
【００３９】
本明細書で、実施形態は、「部（unit）」でもって議論する。しかし、実施形態は、「回路（circuit）」と見なすことができる。例えば、図１に図示された制御部２０は、「制御回路２０」と言及でき、電源部３０は、「電源回路３０」と言及することができる。
【００４０】
図１は、本発明の一実施形態による電源装置を概略的に示すブロック図である。
【００４１】
図１を参照すれば、電源装置１は、スイッチング素子１０、制御部２０、電源部３０、電荷保存装置（例えば、キャパシタ）４０及び負荷５０を含むことができる。本実施形態で、電源装置１は、スイッチング素子１０のオン／オフ動作によって、電源部３０から供給される電源電圧Ｖｉｎを負荷５０に提供するパワー回路（power circuit）であって、このような電源装置１は、車両（vehicle）／電気自動車（electric automobile）（例えば、ハイブリッド電気車両（ＨＥＶ）、燃料電池車両など）及び／または一般電子機器（例えば、ＳＭＰＳ（switching mode power supplies）、光電池電源装置など）に利用されうる。図１には図示されていないが、電源装置１は、少なくとも１つのダイオード、少なくとも１つの抵抗、少なくとも１つのインダクタまたは少なくとも１つのキャパシタをさらに含むことができ、これにより、負荷５０に昇圧電圧、強圧電圧及び／またはインバーティングされた電圧を提供することができる。
【００４２】
電源部３０は、例えば、約１０Ｖないし約１，０００Ｖの高電圧レベルを有する電源電圧Ｖｉｎを提供することができる。ここで、電源部３０は、直列に連結された複数の電源を含むことができるが、例えば、複数の太陽電池（solar cell、photovoltaic cell）、またはバッテリのような二次電池を含むことができる。
【００４３】
スイッチング素子１０は、制御部２０によってオン（on）／オフ（off）になり、電源部３０から提供される電源電圧Ｖｉｎを負荷５０に伝達できるが、このとき、スイッチング素子１０は、キャパシタ４０によって負荷５０に平滑化された電圧を伝達することができる。具体的には、スイッチング素子１０は、制御端子、入力端子及び出力端子を有することができるが、このとき、制御端子は、制御部２０に連結され、入力端子は、電源部３０に連結され、出力端子は、負荷５０に連結されうる。
【００４４】
本実施形態において、スイッチング素子１０は、ゲート、ドレイン及びソースを有し、相対的に高電圧に耐えることができる高電圧トランジスタによって具現されうるが、このとき、ゲートは、制御端子に該当し、ドレインは、入力端子に該当し、ソースは、出力端子に該当する。例えば、スイッチング素子１０は、窒化ガリウム（ＧａＮ）または炭化シリコン（ＳｉＣ）などから具現されるＨＥＭＴ（high electron mobility transistor）またはＨＦＥＴ（heterojunction field effect transistor）でありうる。以下、スイッチング素子１０が高電圧トランジスタである場合を例にして説明する。
【００４５】
図２は、図１の電源装置で制御部が正常に動作しない場合、スイッチング素子のゲート電圧及びソース電圧を示すグラフである。
【００４６】
図２を参照すれば、スイッチング素子１０で、ゲート電圧Ｖｇが上昇するにつれて、ソース電圧Ｖｓも上昇する。従って、ゲート電圧Ｖｇの上昇速度は、ソース電圧Ｖｓの上昇速度より速く、これによって、ゲート電圧Ｖｇの傾きは、ソース電圧Ｖｓの傾きより大きい。
【００４７】
ゲート電圧Ｖｇが目標レベルＶＴに達することになれば、ソース電圧Ｖｓも一定の電圧レベルに達することになるが、このとき、ソース電圧Ｖｓは、ゲート電圧Ｖｇよりスイッチング素子１０のスレショルド電圧ほど低い電圧レベルを有することが可能である。しかし、他の実施形態において、スイッチング素子１０のソース電圧Ｖｓは、ゲート電圧Ｖｇと同じであるか、または実質的に同じレベルに達することもある。
【００４８】
スイッチング素子１０で、ゲート電圧Ｖｇとソース電圧Ｖｓとの差である△Ｖ、すなわち、ゲートとソースとの間の電圧Ｖｇｓが臨界電圧ＶＧＬより高ければ、ゲートとソースとの間に漏れ電流が流れうる。このとき、臨界電圧ＶＧＬは、ゲートとソースとの間に漏れ電流が発生しうる最小電圧レベルである。スイッチング素子１０で漏れ電流が発生する場合、電源装置１でノイズ（noise）が増大し、電源装置１が誤作動する確率が上昇し、全般的にパワー消耗が増大しうる。特に、スイッチング素子１０に印加される電圧が高電圧である場合には、ゲートとソースとの間に流れる漏れ電流の値が大きいために、さらに問題になる。
【００４９】
図３は、図１の電源装置で制御部が正常に動作する場合、スイッチング素子のゲート電圧及びソース電圧を示すグラフである。
【００５０】
図１及び図３を参照すれば、制御部２０は、スイッチング素子１０のゲートに駆動電圧を供給し、スイッチング素子１０のオン／オフを制御することができる。具体的には、制御部２０は、スイッチング素子１０のゲートとソースとの間の電圧Ｖｇｓが、臨界電圧ＶＧＬ以下になるように、ゲートに供給される駆動電圧が目標レベルＶＴに達するのにかかる上昇時間を制御することができる。さらに詳細には、制御部２０は、駆動電圧が目標レベルＶＴに達するのにかかる上昇時間が延長されるように駆動電圧を制御することができる。
【００５１】
ゲート電圧Ｖｇが目標レベルＶＴに達するのにかかる上昇時間が延長されることによって、ゲート電圧Ｖｇの傾きが小さくなることになって、これにより、ゲート電圧Ｖｇの傾きとソース電圧Ｖｓの傾きとの差が減る。従って、ゲート電圧Ｖｇとソース電圧Ｖｓとの差である△Ｖは、臨界電圧ＶＧＬ以下になりうるので、スイッチング素子１０で、ゲートとソースとの間には、漏れ電流が発生しなくなる。
【００５２】
図４は、本発明の他の実施形態による電源装置を概略的に示すブロック図である。
【００５３】
図４を参照すれば、電源装置１’は、スイッチング素子１０、制御部２０、電源部３０、電荷保存装置（例えば、キャパシタ）４０及び負荷５０を含むことができる。本実施形態による電源装置１’は、図１に図示された電源装置１の変形実施形態であって、重複された説明は省略し、以下では、本実施形態による電源装置１’と図１に図示された電源装置１との差異点を中心に説明する。
【００５４】
制御部２０は、スイッチング素子１０のソースに連結されてソース電圧Ｖｓを感知し、感知されたソース電圧Ｖｓを基にして、ゲートに供給される駆動電圧を制御することができる。具体的には、制御部２０は、ソース電圧Ｖｓを基にして、駆動電圧が目標レベルＶＴに達するのにかかる上昇時間が延長されるように、駆動電圧を制御することができる。このように、制御部２０は、スイッチング素子１０の出力端子のソースに連結され、ソース電圧Ｖｓに適応的にゲートに供給される駆動電圧を制御することができる。
【００５５】
図５は、本発明の一実施形態による図４の制御部を概略的に示すブロック図である。
【００５６】
図５を参照すれば、制御部２０ａは、フィードバック部２１及び駆動部２２を含むことができ、駆動部２２は、電源電圧提供部２２１及び駆動電圧提供部２２２を含むことができる。以下では、制御部２０ａの具体的な動作について詳述する。
【００５７】
フィードバック部２１は、スイッチング素子１０のソース電圧Ｖｓとゲート電圧Ｖｇとを受信し、受信されたソース電圧Ｖｓとゲート電圧Ｖｇとを基にして、フィードバック信号を生成し、駆動部２２に提供することができる。具体的には、フィードバック部２１は、ゲート電圧Ｖｓとソース電圧Ｖｓとの差が臨界電圧ＶＧＬほど高くない場合には、ゲート電圧Ｖｇの上昇時間が短縮されるように、正のフィードバック信号を提供する。しかし、フィードバック部２１は、ゲート電圧Ｖｓとソース電圧Ｖｓとの差が臨界電圧ＶＧＬより大きい場合には、ゲート電圧Ｖｇの上昇時間が延長されるように、負のフィードバック信号を提供することができる。
【００５８】
電源電圧提供部２２１は、フィードバック部２１から提供される正のフィードバック信号に応答して電源電圧を供給し、フィードバック部２１から提供される負のフィードバック信号に応答して電源電圧を提供しなくなる。
【００５９】
駆動電圧提供部２２２は、外部から提供される制御信号ＣＯＮを基にして、接地電圧、または電源電圧提供部２２１から提供される電源電圧をスイッチング素子１０のゲートに駆動電圧として提供することができる。
【００６０】
一部の実施形態によれば、フィードバック部２１は、ソース電圧Ｖｓとゲート電圧Ｖｇとの差を基にして、フィードバック信号を生成する。駆動部２２のターンオン／ターンオフによって電源電圧は、スイッチング素子１０のゲートに選択的に提供される。従って、制御信号に対する変更がなくても、ゲート電圧Ｖｓの上昇時間は、ソース電圧Ｖｓに適応的に延長されうる。
【００６１】
図６は、図５の制御部の一実施形態を概略的に示す回路図である。
【００６２】
図６を参照すれば、フィードバック部２１ａは、比較器２１１及び電圧加算部２１２を含むことができる。以下では、フィードバック部２１ａの動作について詳述する。
【００６３】
電圧加算部２１２は、ソース電圧Ｖｓ及び臨界電圧ＶＧＬを受信し、受信されたソース電圧Ｖｓ及び臨界電圧ＶＧＬを加算して加算電圧を出力できる。ここで、臨界電圧ＶＧＬは、スイッチング素子１０の電流・電圧特性を基にして、あらかじめ設定できる。例えば、スイッチング素子１０の電流・電圧特性は、経時的なゲート電圧の変化、ゲートとソースとの間の電圧によるゲートとソースとの間の漏れ電流の変化、ドレインとソースとの間の電圧によるドレインとソースとの間の電流変化、スイッチング素子１０がターンオンされた場合の抵抗などでありうる。
【００６４】
比較器２１１は、正の入力端子で加算電圧を受信し、負の入力端子でゲート電圧Ｖｓを受信する。比較器２１１は、受信された加算電圧とゲート電圧Ｖｓとを比較し、フィードバック信号を出力できる。具体的には、比較器２１１は、加算電圧がゲート電圧Ｖｓより高ければ、正のフィードバック信号を出力し、加算電圧がゲート電圧Ｖｓほど高くなければ、負のフィードバック信号を出力できる。
【００６５】
電源電圧提供部２２１は、正のフィードバック信号に応答し、第１ノードＮ１に電源電圧ＶＰＰを提供し、負のフィードバック信号に応答し、第１ノードＮ１に電源電圧ＶＰＰを提供しなくなる。
【００６６】
本実施形態において、電源電圧提供部２２１は、電源電圧ＶＰＰを受信するドレイン、フィードバック部２１ａからフィードバック信号を受信するゲート、及び第１ノードＮ１に連結したソースを有するＮＭＯＳ（n-type metal oxide semiconductor）トランジスタによって具現されうる。このとき、ＮＭＯＳトランジスタは、フィードバック部２１ａから受信された正のフィードバック信号に応答してターンオンされ、フィードバック部２１ａから受信された負のフィードバック信号に応答してターンオフされる。
【００６７】
駆動電圧提供部２２２は、外部から提供される制御信号ＣＯＮを基にして、ゲートに第１ノードＮ１の電圧または接地電圧を提供することができる。一実施形態において、制御信号ＣＯＮは、所定周期を有したクロック信号でありうる。他の実施形態において、制御信号ＣＯＮは、スイッチング素子１０をオンにしようとする区間で活性化されるパルス信号でもある。さらに詳細には、駆動電圧提供部２２２は、第１インバータＩＮＶ１，第２インバータＩＮＶ２及び第３インバータＩＮＶ３、及び第１ ＮＭＯＳトランジスタＭＮ１及び第２ ＮＭＯＳトランジスタＭＮ２を含むことができる。
【００６８】
第１ ＮＭＯＳトランジスタＭＮ１は、第１ノードＮ１に連結されるドレイン、第１インバータＩＮＶ１の出力端子に連結されるゲートを有することができ、プルアップ（pull up）素子として利用されうる。
【００６９】
第２ ＮＭＯＳトランジスタＭＮ２は、第１ ＮＭＯＳトランジスタＭＮ１のソースに連結されるドレイン、第３インバータＩＮＶ３の出力端子に連結されるゲート、及び接地端子に連結されるソースを有することができ、プルダウン（pull down）素子として利用されうる。
【００７０】
第１インバータＩＮＶ１は、制御信号ＣＯＮを反転し、第１ ＮＭＯＳトランジスタＭＮ１に反転制御信号を出力できる。第２インバータＩＮＶ２は、制御信号ＣＯＮを反転し、第３インバータＩＮＶ３に反転制御信号ＣＯＮ’を出力し、第３インバータＩＮＶ３は、反転制御信号ＣＯＮ’を反転し、第２ ＮＭＯＳトランジスタＭＮ２に制御信号ＣＯＮを出力することができる。このとき、駆動電圧提供部２２２に含まれた第１インバータＩＮＶ１，第２インバータＩＮＶ２及び第３インバータＩＮＶ３は、例示的なものであり、駆動電圧提供部２２２に含まれたインバータの個数は変更されうる。
【００７１】
まず、制御信号ＣＯＮが論理「１」である場合、第１インバータＩＮＶ１は、制御信号ＣＯＮを反転させて論理「０」を出力する。第１ ＮＭＯＳトランジスタＭＮ１は、論理「０」に応答してターンオフされる。
【００７２】
第２インバータＩＮＶ２は、制御信号ＣＯＮを反転させ、反転制御信号ＣＯＮ’（論理「０」）を出力し、第３インバータＩＮＶ３は、反転制御信号を反転させ、論理「１」を出力する。第２ ＮＭＯＳトランジスタＭＮ２は、論理「１」に応答して、ターンオンされる。
【００７３】
従って、駆動電圧提供部２２２は、スイッチング素子１０のゲートに接地電圧を提供する。
【００７４】
次に、制御信号ＣＯＮが論理「０」である場合、第１インバータＩＮＶ１は、制御信号ＣＯＮを反転させ、論理「１」を出力する。第１ ＮＭＯＳトランジスタＭＮ１は、論理「１」に応答して、ターンオンされる。
【００７５】
第２インバータＩＮＶ２は、制御信号ＣＯＮ（論理「０」）を反転させ、反転制御信号ＣＯＮ’（論理「１」）を出力し、第３インバータＩＮＶ３は、反転制御信号ＣＯＮ’を反転させ、論理「０」を出力する。第２ ＮＭＯＳトランジスタＭＮ２は、論理「０」に応答して、ターンオフされる。
【００７６】
従って、駆動電圧提供部２２２は、スイッチング素子１０のゲートに、第１ノードＮ１の電圧を提供する。このとき、電源電圧提供部２２１がターンオンされ、第１ノードＮ１に電源電圧ＶＰＰを提供する場合、駆動電圧提供部２２２は、ゲートに電源電圧ＶＰＰを提供することができる。一方、電源電圧提供部２２１がターンオフされて、第１ノードＮ１に電源電圧ＶＰＰを提供しない場合、駆動電圧提供部２２２は、ゲートに電源電圧ＶＰＰを提供しない。
【００７７】
このように、本実施形態によれば、制御部２０ａは、制御信号ＣＯＮを別途に修正せずとも、ソース電圧Ｖｓを基にして、フィードバック部２１ａから出力されるフィードバック信号を適応的に調節することによって、スイッチング素子１０のゲートに提供される駆動電圧を制御することができる。具体的には、制御部２０ａは、スイッチング素子１０のゲート電圧Ｖｇとソース電圧Ｖｓとの差である△Ｖが臨界電圧ＶＧＬ以下になるように、ゲートに駆動電圧を間欠的に、または選択的に提供することができる。これによって、スイッチング素子１０で、ゲートとソースとの間には、漏れ電流が発生しないか、あるいは抑制されうる。
【００７８】
図７は、図５の制御部の他の実施形態を概略的に示す回路図である。
【００７９】
図７を参照すれば、フィードバック部２１ａ’は、比較器２１１、電圧加算部２１２’及び電圧分配部２１３を含むことができる。本実施形態によるフィードバック部２１ａ’は、図６に図示されたフィードバック部２１ａの変形実施形態であるから、重複された説明は省略する。本実施形態によるフィードバック部２１ａ’は、図６に図示されたフィードバック部２１ａに比べて、電圧分配部２１３をさらに含む。
【００８０】
電圧分配部２１３は、臨界電圧ＶＧＬを分配し、臨界電圧ＶＧＬより低いレベルを有する第１分配電圧を出力することができる。ここで、臨界電圧ＶＧＬは、スイッチング素子１０の電流・電圧特性を基に、あらかじめ決定されうる。電圧分配部２１３は、分配電圧を電圧加算部２１２’に出力する。
【００８１】
電圧加算部２１２’は、電圧分配部２１３から出力された分配電圧とソース電圧Ｖｓとを加算して、加算電圧を出力することができる。電圧加算部２１２’は、加算電圧を比較器２１２に出力する。
【００８２】
比較器２１１は、正の入力端子で加算電圧を受信し、負の入力端子でゲート電圧Ｖｓを受信する。比較器２１１は、受信された加算電圧とゲート電圧Ｖｓとを比較し、フィードバック信号を出力することができる。
【００８３】
具体的には、比較器２１１は、加算電圧がゲート電圧Ｖｓより高ければ、正のフィードバック信号を出力し、加算電圧がゲート電圧Ｖｓほど高くなければ、負のフィードバック信号を出力することができる。
【００８４】
本実施形態によれば、比較器２１１は、電圧加算部２１２’から出力された加算電圧をゲート電圧Ｖｇと比較するので、加算電圧がゲート電圧Ｖｇほど高くなければ、負のフィードバック信号を出力する。従って、電源電圧提供部２２１は、ターンオフされて、駆動電圧提供部２２２に電源電圧ＶＰＰを提供せず、これによって、駆動電圧提供部２２２は、制御信号ＣＯＮに関係なく、スイッチング素子１０のゲートに電源電圧ＶＰＰを提供しない。従って、スイッチング素子１０のゲート電圧Ｖｇは、それ以上上昇せずに、以前レベルを維持できる。
【００８５】
このように、本実施形態によれば、制御部２０ａは、ゲート電圧Ｖｇとソース電圧Ｖｇとの差が大きくなれば、ゲート電圧Ｖｇが、ソース電圧Ｖｓと臨界電圧との和に達する前に、駆動電圧提供部２２２をオフにすることにより、ゲート電圧Ｖｇをさらに速かに制御することができる。
【００８６】
図８は、図５の制御部の他の実施形態を概略的に示す回路図である。
【００８７】
図８を参照すれば、フィードバック部２１ａ”は、比較器２１１”、電圧加算部２１２”及び第１抵抗Ｒ１ないし第６抵抗Ｒ６を含むことができる。ここで、第１抵抗Ｒ１及び第２抵抗Ｒ２は、第１電圧分配部を構成し、第３抵抗Ｒ３及び第４抵抗Ｒ４は、第２電圧分配部を構成し、第５抵抗Ｒ５及び第６抵抗Ｒ６は、第３電圧分配部を構成できる。本実施形態によるフィードバック部２１ａ”は、図７に図示されたフィードバック部２１ａ’の変形実施形態であるから、重複された説明は省略する。
【００８８】
第１電圧分配部Ｒ１，Ｒ２は、臨界電圧ＶＧＬを分配して、電圧加算部２１２”に第１分配電圧を出力することができる。第１分配電圧は、臨界電圧ＶＧＬより低いレベルを有する。ここで、臨界電圧ＶＧＬは、スイッチング素子１０の電流・電圧特性を基に、あらかじめ決定されうる。このとき、第１分配電圧は第１抵抗Ｒ１及び第２抵抗Ｒ２の値によって決定になる。
【００８９】
電圧加算部２１２”は、第１電圧分配部Ｒ１，Ｒ２から出力された第１分配電圧と、ソース電圧Ｖｓとを加算して、加算電圧を出力することができる。
【００９０】
第２電圧分配部Ｒ３，Ｒ４は、電圧加算部２１２から出力された加算電圧を分配し、加算電圧より低いレベルを有する第２分配電圧を出力することができる。第２電圧分配部Ｒ３，Ｒ４は、第２分配電圧を比較器２１１”に出力する。このとき、第２分配電圧は、第３抵抗Ｒ３及び第４抵抗Ｒ４の値によって決定される。
【００９１】
第３電圧分配部Ｒ５，Ｒ６は、ゲート電圧Ｖｇを分配し、ゲート電圧Ｖｇより低いレベルを有する第３分配電圧を出力することができる。第３電圧分配部Ｒ５，Ｒ６は、第３分配電圧を比較器２１１”に出力する。このとき、第３分配電圧は、第５抵抗Ｒ５及び第６抵抗Ｒ６の値によって決定される。
【００９２】
比較器２１１”は、正の入力端子で第２分配電圧を受信し、負の入力端子で第３分配電圧を受信する。比較器２１１”は、受信された第２分配電圧と第３分配電圧とを比較し、フィードバック信号を出力することができる。具体的には、比較器２１１”は、第２分配電圧が第３分配電圧より高ければ、正のフィードバック信号を出力し、第２分配電圧が第３分配電圧ほど高くなければ、負のフィードバック信号を出力することができる。
【００９３】
本実施形態によれば、比較器２１１”は、加算電圧より電圧レベルが低い第２分配電圧と、ゲート電圧Ｖｇより電圧レベルが低い第３分配電圧とを受信するので、制御部２０ａは、ソース電圧Ｖｓとゲート電圧Ｖｇとをさらに速かに感知でき、これによって、制御部２０ａは、ゲート電圧Ｖｇをさらに速かに制御することができる。
【００９４】
図９は、図５の制御部の他の実施形態を概略的に示す回路図である。
【００９５】
図９を参照すれば、フィードバック部２１ｂは、比較器２１１ｂ及び電圧減算部２１４を含むことができる。本実施形態によるフィードバック部２１ｂは、図６に図示されたフィードバック部２１ａの変形実施形態であるから、重複された説明は省略する。本実施形態によるフィードバック部２１ｂは、図６に図示されたフィードバック部２１ａと比較して、電圧加算部２１２の代わりに電圧減算部２１４を含む。
【００９６】
電圧減算部２１４は、ゲート電圧Ｖｇ及び臨界電圧ＶＧＬを受信し、受信されたゲート電圧Ｖｇから臨界電圧ＶＧＬを減算して減算電圧を出力することができる。ここで、臨界電圧ＶＧＬは、スイッチング素子１０の特性を基にして、あらかじめ設定できる。
【００９７】
比較器２１１ｂは、正の入力端子でソース電圧Ｖｓを受信し、負の入力端子で減算電圧を受信し、受信されたソース電圧Ｖｓと減算電圧とを比較し、フィードバック信号を出力することができる。具体的には、比較器２１１ｂは、ソース電圧Ｖｓが減算電圧より高ければ、正のフィードバック信号を出力し、ソース電圧Ｖｓが減算電圧ほど高くなければ、負のフィードバック信号を出力することができる。
【００９８】
図１０は、図５の制御部の他の実施形態を概略的に示す回路図である。
【００９９】
図１０を参照すれば、フィードバック部２１ｂ’は、比較器２１１ｂ、電圧減算部２１４’及び電圧分配部２１５を含むことができる。本実施形態によるフィードバック部２１ｂ’は、図９に図示されたフィードバック部２１ｂの変形実施形態であるから、重複された説明は省略する。本実施形態によるフィードバック部２１ｂ’は、図９に図示されたフィードバック部２１ｂに比べて、電圧分配部２１５をさらに含む。
【０１００】
電圧分配部２１５は、臨界電圧ＶＧＬを分配し、臨界電圧ＶＧＬより低いレベルを有する第１分配電圧を出力することができる。ここで、臨界電圧ＶＧＬは、スイッチング素子１０の電流・電圧特性を基に、あらかじめ決定されうる。電圧減算部２１４は、ゲート電圧Ｖｇから、電圧分配部２１５から出力された分配電圧を減算し、減算電圧を出力することができる。
【０１０１】
比較器２１１ｂは、正の入力端子でソース電圧Ｖｓを受信し、負の入力端子で減算電圧を受信し、受信されたソース電圧Ｖｓと減算電圧とを比較し、フィードバック信号を出力することができる。具体的には、比較器２１１ｂは、ソース電圧Ｖｓが減算電圧より高ければ、正のフィードバック信号を出力し、ソース電圧Ｖｓが減算電圧ほど高くなければ、負のフィードバック信号を出力することができる。
【０１０２】
図１１は、図５の制御部の他の実施形態を概略的に示す回路図である。
【０１０３】
図１１を参照すれば、フィードバック部２１ｂ”は、比較器２１１ｂ”、電圧減算部２１４”及び第１抵抗Ｒ１”ないし第６抵抗Ｒ６”を含むことができる。ここで、第３抵抗Ｒ３”及び第４抵抗Ｒ４”は、第１電圧分配部を構成し、第５抵抗Ｒ５”及び第６抵抗Ｒ６”は、第２電圧分配部を構成し、第１抵抗Ｒ１”及び第２抵抗Ｒ２”は、第３電圧分配部を構成する。本実施形態によるフィードバック部２１ｂ”は、図１０に図示されたフィードバック部２１ｂ’の変形実施形態であるから、重複された説明は省略する。
【０１０４】
第１電圧分配部Ｒ３”，Ｒ４”は、臨界電圧ＶＧＬを分配し、臨界電圧ＶＧＬより低いレベルを有する第１分配電圧を出力することができる。ここで、臨界電圧ＶＧＬは、スイッチング素子１０の電流・電圧特性を基に、あらかじめ決定されうる。このとき、第１分配電圧は、第３抵抗Ｒ３”及び第４抵抗Ｒ４”の値によって決定される。
【０１０５】
電圧減算部２１４”は、ゲート電圧Ｖｇから第１分配電圧を減算し、減算電圧を出力することができる。
【０１０６】
第２電圧分配部Ｒ５”，Ｒ６”は、減算電圧を分配し、減算電圧より低いレベルを有する第２分配電圧を出力することができる。このとき、第２分配電圧は、第５抵抗Ｒ５”及び第６抵抗Ｒ６”の値によって決定される。
【０１０７】
第３電圧分配部Ｒ１”，Ｒ２”は、ソース電圧Ｖｓを分配し、ソース電圧Ｖｓより低いレベルを有する第３分配電圧を出力することができる。このとき、第３分配電圧は、第１抵抗Ｒ１”及び第２抵抗Ｒ２”の値によって決定される。
【０１０８】
比較器２１１ｂ”は、正の入力端子で第３分配電圧を受信し、負の入力端子で第２分配電圧を受信する。比較器２１１”は、受信された第２分配電圧と第３分配電圧とを比較し、フィードバック信号を出力することができる。具体的には、比較器２１１は、第３分配電圧が第２分配電圧より高ければ、正のフィードバック信号を出力し、第３分配電圧が第２分配電圧ほど高くなければ、負のフィードバック信号を出力することができる。
【０１０９】
図１２は、本発明の他の実施形態による図４の制御部の概略的に示すブロック図である。
【０１１０】
図１２を参照すれば、制御部２０ｂは、フィードバック部２３及び駆動部２４を含むことができ、駆動部２４は、電圧生成部２４１及び駆動電圧提供部２４２を含むことができる。以下では、制御部２０ｂの具体的な動作について詳述する。
【０１１１】
フィードバック部２３は、スイッチング素子１０のソース電圧Ｖｓを感知し、感知されたソース電圧Ｖｓを基にして、フィードバック信号を生成して、駆動部２４に提供することができる。このとき、フィードバック信号は、ソース電圧Ｖｓが上昇するにつれて、順次にオン／オフになる複数のパルスを含むパルス信号でありうる。
【０１１２】
電圧生成部２４１は、図１２には図示されていないが、複数の電圧生成部を含むことができ、これによって、互いに異なるレベルを有する複数の電圧を生成することができる。駆動電圧提供部２４２は、フィードバック部２３から提供されたフィードバック信号によって、電圧生成部２４１で生成された複数の電圧のうち一つをスイッチング素子１０のゲートに提供することができる。これによって、駆動電圧は、フィードバック信号に含まれたパルスを基にして、各ステップの幅及び高さのうち少なくとも一つが変化するマルチステップ波形を有することができる。
【０１１３】
このように、制御部２０ｂは、ソース電圧Ｖｓが上昇するにつれて、順次にオン／オフになる複数のパルスを基にして、次のレベル（例えば、マルチステップ波形を有する駆動電圧で、現在ステップに対する次のステップ）に該当する電圧が印加される時点を決定することができる。これによって、ゲート電圧Ｖｇの上昇時間（すなわち、上昇傾き）をソース電圧Ｖｓに適応的に調節することができるので、ゲートとソースとの間の漏れ電流の発生を防止したり、または抑制することができる。
【０１１４】
図１３は、図１２の制御部の一実施形態を詳細に示すブロック図である。
【０１１５】
図１３を参照すれば、フィードバック部２３は、ソース電圧Ｖｓを感知し、感知されたソース電圧Ｖｓを基にして、フィードバック信号を生成することができるが、このとき、フィードバック信号は、Ｎビットのパルス信号（Ｐ＜０：（Ｎ−１）＞）でありうる。例えば、フィードバック信号は、第１パルスＰ０ないし第６パルスＰ５を含む６ビットのパルス信号（Ｐ＜０：５＞）でありうる。しかし、これは、本発明の一例に過ぎず、他の例において、フィードバック信号は、多様に変更されるビットのパルス信号を生成することができる。
【０１１６】
電圧生成部２４１は、第１電圧生成部ＶＧ１ないし第６電圧生成部ＶＧ６を含み、第１電圧生成部ＶＧ１ないし第６電圧生成部ＶＧ６は、それぞれ第１電圧Ｖ１ないし第６電圧Ｖ６を生成することができる。このとき、第１電圧Ｖ１ないし第６電圧Ｖ６は、互いに異なる値を有する。例えば、第１電圧Ｖ１は、約３００Ｖであり、第２電圧Ｖ２は、約２５０Ｖであり、第３電圧Ｖ３は、約２００Ｖであり、第４電圧Ｖ４は、約１５０Ｖであり、第５電圧Ｖ５は、約１００Ｖであり、第６電圧Ｖ６は、約５０Ｖでありうる。
【０１１７】
駆動電圧提供部２４２は、第１ ＮＭＯＳトランジスタＭＮ１ないし第７ ＮＭＯＳトランジスタＭＮ７を含むことができる。第１ ＮＭＯＳトランジスタＭＮ１ないし第６ ＮＭＯＳトランジスタＭＮ６のゲートは、パルス信号を受信するが、具体的には、第１ ＮＭＯＳトランジスタＭＮ１のゲートは、第６パルスＰ５を受信し、第２ ＮＭＯＳトランジスタＭＮ２のゲートは、第５パルス信号Ｐ４を受信し、第３ ＮＭＯＳトランジスタＭＮ３のゲートは、第４パルスＰ３を受信し、第４ ＮＭＯＳトランジスタＭＮ４のゲートは、第３パルスＰ２を受信し、第５ ＮＭＯＳトランジスタＭＮ５のゲートは、第２パルスＰ１を受信し、第６ ＮＭＯＳトランジスタＭＮ６のゲートは、第１パルスＰ０を受信することができる。
【０１１８】
第１ ＮＭＯＳトランジスタＭＮ１ないし第６ ＮＭＯＳトランジスタＭＮ６のドレインは、第１電圧生成部ＶＧ１ないし第６電圧生成部ＶＧ６にそれぞれ連結され、第１電圧Ｖ１ないし第６電圧Ｖ６をそれぞれ受信することができる。
【０１１９】
第１ ＮＭＯＳトランジスタＭＮ１ないし第６ ＮＭＯＳトランジスタＭＮ６のソースは、スイッチング素子１０のゲートに共通して連結される。
【０１２０】
第７ ＮＭＯＳトランジスタＭＮ７は、スイッチング素子１０のゲートに連結されるドレイン、ディスチャージ（discharge）信号ＤＩＳが印加されるゲート、及び接地端子に連結されるソースを有する。第７ ＮＭＯＳトランジスタＭＮ７は、ディスチャージ信号ＤＩＳがイネーブルされればターンオンされ、スイッチング素子１０のゲートに接地電圧を提供することができる。この場合、ゲート電圧Ｖｇは、接地される。
【０１２１】
図１４は、図１２の制御部の他の実施形態を詳細に示すブロック図である。
【０１２２】
図１４を参照すれば、フィードバック部２３は、ソース電圧Ｖｓを感知し、感知されたソース電圧Ｖｓを基にして、フィードバック信号を生成することができるが、このとき、フィードバック信号は、Ｎビットのパルス信号（Ｐ＜０：（Ｎ−１）＞）でありうる。例えば、フィードバック信号は、第１パルスＰ０ないし第６パルスＰ５を含む６ビットのパルス信号（Ｐ＜０：５＞）でありうる。しかし、これは、本発明の一例にしか過ぎず、他の例でフィードバック信号は、多様に変更されるビットのパルス信号を生成することができる。
【０１２３】
電圧生成部２４１’は、第１電圧生成部ＶＧ１’ないし第５電圧生成部ＶＧ５’を含み、第１電圧生成部ＶＧ１’ないし第５電圧生成部ＶＧ５’は、それぞれ第１電圧Ｖ１’ないし第５電圧Ｖ５’を生成することができる。このとき、第１電圧Ｖ１’ないし第５電圧Ｖ５’は、互いに異なる値を有する。例えば、第１電圧Ｖ１’は、約２５０Ｖであり、第２電圧Ｖ２’は、約２００Ｖであり、第３電圧Ｖ３’は、約１５０Ｖであり、第４電圧Ｖ４’は、約１００Ｖであり、第５電圧Ｖ５’は、約５０Ｖでありうる。
【０１２４】
駆動電圧提供部２４２’は、第１ ＮＭＯＳトランジスタＭＮ１’ないし第７ ＮＭＯＳトランジスタＭＮ７’を含むことができる。第１ ＮＭＯＳトランジスタＭＮ１’ないし第６ ＮＭＯＳトランジスタＭＮ６’のゲートは、パルス信号を受信するが、具体的には、第１ ＮＭＯＳトランジスタＭＮ１’のゲートは、第６パルスＰ５’を受信し、第２ ＮＭＯＳトランジスタＭＮ２’のゲートは、第５パルスＰ４’を受信し、第３ ＮＭＯＳトランジスタＭＮ３’のゲートは、第４パルスＰ３’を受信し、第４ ＮＭＯＳトランジスタＭＮ４’のゲートは、第３パルスＰ２’を受信し、第５ ＮＭＯＳトランジスタＭＮ５’のゲートは、第２パルスＰ１’を受信し、第６ ＮＭＯＳトランジスタＭＮ６’のゲートは、第１パルスＰ０’を受信することができる。
【０１２５】
第１ ＮＭＯＳトランジスタＮＭ１’のドレインは、電源電圧ＶＰＰ’を受信する。電源電圧ＶＰＰ’は、第１電圧Ｖ１’より高いレベルを有することができる。第２ ＮＭＯＳトランジスタＭＮ２’ないし第６ ＮＭＯＳトランジスタＭＮ６’のドレインは、第１電圧生成部ＶＧ１’ないし第５電圧生成部ＶＧ５’にそれぞれ連結され、第１電圧Ｖ１’ないし第５電圧Ｖ５’をそれぞれ受信する。
【０１２６】
第１ ＮＭＯＳトランジスタＭＮ１’ないし第６ ＮＭＯＳトランジスタＭＮ６’のソースは、スイッチング素子１０のゲートに共通して連結される。
【０１２７】
第７ ＮＭＯＳトランジスタＭＮ７’は、スイッチング素子１０のゲートに連結されるドレイン、ディスチャージ信号ＤＩＳが印加されるゲート、及び接地端子に連結されるソースを有する。第７ ＮＭＯＳトランジスタＭＮ７’は、ディスチャージ信号ＤＩＳがイネーブルされればターンオンされ、スイッチング素子１０のゲートに接地電圧を提供することができる。このとき、ゲート電圧Ｖｇは、接地される。
【０１２８】
図１５は、図１３のフィードバック部を詳細に示すブロック図である。
【０１２９】
図１５を参照すれば、フィードバック部２３は、アナログ・デジタル変換器（ＡＤＣ）２３１及びパルス生成部２３２を含むことができる。アナログ・デジタル変換器２３１は、ソース電圧Ｖｓを受信し、ソース電圧Ｖｓをアナログ値からデジタル値に変換できる。パルス生成部２３２は、アナログ・デジタル変換器２３１から出力されたデジタル値によって、それぞれオン／オフになるＮビットのパルス信号（Ｐ＜０：Ｎ−１＞）をフィードバック信号として生成することができる。
【０１３０】
このとき、パルス生成部２３２は、ソース電圧Ｖｇの傾きに反比例するように、パルス信号に含まれた各パルスのパルス幅を調節することができる。具体的には、ソース電圧Ｖｇが相対的にゆっくり上昇する場合、すなわち、ソース電圧Ｖｇの傾きが小さい場合、パルス生成部２３２は、パルス信号に含まれた各パルスのパルス幅を増大させ、これによって、ゲート電圧Ｖｇも、相対的にゆっくり上昇する。一方、ソース電圧Ｖｇが相対的に速く上昇する場合、すなわち、ソース電圧Ｖｇの傾きが大きい場合、パルス生成部２３２は、パルス信号に含まれた各パルスのパルス幅を縮小させ、これによって、ゲート電圧Ｖｇも、相対的に速く上昇する。
【０１３１】
図１６は、図１３でのソース電圧、フィードバック信号及びゲート電圧を示すタイミング図である。以下では、図１５及び図１６を参照しつつ、フィードバック部２３の動作について詳述する。
【０１３２】
図１５及び図１６を参照すれば、フィードバック部２３は、６ビットのパルス信号（Ｐ＜０：５＞）を生成することができるが、６ビットのパルス信号は、第１パルスＰ０ないし第６パルスＰ５を含む。
【０１３３】
ソース電圧Ｖｓが所定レベルに上昇すれば、パルス生成部２３２は、第１パルスＰ０が論理「１」であり、第２パルスＰ１ないし第６パルスＰ５は、論理「０」であるパルス信号を生成する。これにより、第６ ＮＭＯＳトランジスタＭＮ６のみターンオンされ、第１ ＮＭＯＳトランジスタＭＮ１ないし第５ ＮＭＯＳトランジスタＭＮ５は、ターンオフされ、駆動電圧提供部２４２は、第６電圧生成部ＶＧ６で生成された第６電圧Ｖ６を、スイッチング素子１０のゲートに提供することができる。例えば、第６電圧Ｖ６は、約５０Ｖであって、この場合、ゲート電圧Ｖｇは、約５０Ｖでありうる。
【０１３４】
ソース電圧Ｖｓがさらに上昇すれば、パルス生成部２３２は、第２パルスＰ１が論理「１」であり、第１パルスＰ０及び第３パルス２ないし第６パルスＰ５は、論理「０」であるパルス信号を生成する。これにより、第５ ＮＭＯＳトランジスタＭＮ５のみターンオンされ、第１ ＮＭＯＳトランジスタＭＮ１ないし第４ ＮＭＯＳトランジスタＭＮ４及び第６ ＮＭＯＳトランジスタＭＮ６は、ターンオフされ、駆動電圧提供部２４２は、第５電圧生成部ＶＧ５で生成された第５電圧Ｖ５を、スイッチング素子１０のゲートに提供することができる。例えば、第５電圧Ｖ５は、約１００Ｖであって、この場合、ゲート電圧Ｖｇは、約１００Ｖでありうる。
【０１３５】
ソース電圧Ｖｓがさらに上昇すれば、パルス生成部２３２は、第３パルスＰ２が論理「１」であり、第１パルスＰ０及び第２パルスＰ１及び第４パルスＰ３ないし第６パルスＰ５は、論理「０」であるパルス信号を生成する。これにより、第４ ＮＭＯＳトランジスタＭＮ４のみターンオンされ、第１ ＮＭＯＳトランジスタＭＮ１ないし第３ ＮＭＯＳトランジスタＭＮ３及び第５ ＮＭＯＳトランジスタＭＮ５及び第６ ＮＭＯＳトランジスタＭＮ６は、ターンオフされ、駆動電圧提供部２４２は、第４電圧生成部ＶＧ４で生成された第４電圧Ｖ４を、スイッチング素子１０のゲートに提供することができる。例えば、第４電圧Ｖ４は、約１５０Ｖであって、この場合、ゲート電圧Ｖｇは約１５０Ｖでありうる。
【０１３６】
ソース電圧Ｖｓがさらに上昇すれば、パルス生成部２３２は、第４パルスＰ３が論理「１」であり、第１パルスＰ０ないし第３パルスＰ２及び第５パルスＰ４及び第６パルスＰ５は、論理「０」であるパルス信号を生成する。これにより、第３ ＮＭＯＳトランジスタＭＮ３のみターンオンされ、第１ ＮＭＯＳトランジスタＭＮ１及び第２ ＮＭＯＳトランジスタＭＮ２及び第４ ＮＯＭＳトランジスタＭＮ４ないし第６ ＮＭＯＳトランジスタＭＮ６は、ターンオフされ、駆動電圧提供部２４２は、第３電圧生成部ＶＧ３で生成された第３電圧Ｖ３を、スイッチング素子１０のゲートに提供することができる。例えば、第３電圧Ｖ３は、約２００Ｖであって、この場合、ゲート電圧Ｖｇは約２００Ｖでありうる。
【０１３７】
ソース電圧Ｖｓがさらに上昇すれば、パルス生成部２３２は、第５パルスＰ４が論理「１」であり、第１パルスＰ０ないし第４パルスないしＰ３及び第６パルスＰ５は、論理「０」であるパルス信号を生成する。これにより、第２ ＮＭＯＳトランジスタＭＮ２のみターンオンされ、第１ ＮＭＯＳトランジスタＭＮ１及び第３ ＮＭＯＳトランジスタＭＮ３ないし第６ ＮＭＯＳトランジスタＭＮ６は、ターンオフされ、駆動電圧提供部２４２は、第２電圧生成部ＶＧ２で生成された第２電圧Ｖ２を、スイッチング素子１０のゲートに提供することができる。例えば、第２電圧Ｖ２は、約２５０Ｖであって、この場合、ゲート電圧Ｖｇは、約２５０Ｖでありうる。
【０１３８】
ソース電圧Ｖｓがさらに上昇すれば、パルス生成部２３２は、第６パルスＰ５が論理「１」であり、第１パルスＰ０ないし第５パルスＰ４は、論理「０」であるパルス信号を生成する。これにより、第１ ＮＭＯＳトランジスタＭＮ１のみターンオンされ、第２ ＮＭＯＳトランジスタＭＮ２ないし第６ ＮＭＯＳトランジスタＭＮ６は、ターンオフされ、駆動電圧提供部２４２は、第１電圧生成部ＶＧ１で生成された第１電圧Ｖ１を、スイッチング素子１０のゲートに提供することができる。例えば、第１電圧Ｖ１は、約３００Ｖであって、この場合、ゲート電圧Ｖｇは約３００Ｖでありうる。
【０１３９】
このように、フィードバック部２３は、ソース電圧Ｖｓが上昇するにつれて、第１パルスＰ０ないし第６パルスＰ５の論理レベルが変更されるパルス信号を生成し、駆動電圧提供部２４２は、パルス信号の論理レベルに対応する電圧をスイッチング素子１０のゲートに提供することによって、スイッチング素子１０のゲート電圧Ｖｇは、ソース電圧Ｖｓの変化によって、電圧レベルが段階的に上昇するマルチステップ波形に具現されうる。
【０１４０】
図１７は、図１３の電圧生成部の一実施形態を示す回路図である。
【０１４１】
図１７を参照すれば、電圧生成部２４１ａは、第１電圧生成部ＶＧ１ないし第６電圧生成部ＶＧ６を含むが、便宜上、第１電圧生成部ＶＧ１及び第２電圧生成部ＶＧ２だけを図示している。第３電圧生成部ＶＧ３ないし第６電圧生成部ＶＧ６は、第２電圧生成部ＶＧ２と類似しているか、あるいは実質的に同様に具現されうる。以下で説明する電圧生成部２４１ａの構成は、本発明の一実施形態に過ぎず、電圧生成部２４１ａの構成は、これに限定されるものではない。
【０１４２】
第１電圧生成部ＶＧ１は、電荷ポンプ（charge pump）ＣＰ、位相制御部（phase controller）ＰＣ、第１比較器ＣＯＭ１及び第２比較器ＣＯＭ２、第１抵抗Ｒ１７１ないし第４抵抗Ｒ１７４、第１インバータＩＮＶ１７１及び第２インバータＩＮＶ１７２、第１ ＮＭＯＳトランジスタ２４１１ないし第３ ＮＭＯＳトランジスタ２４１３、及び第１ ＰＭＯＳ（p-type metal oxide semiconductor）トランジスタ２４１４を含むことができる。ここで、第１ ＮＭＯＳトランジスタ２４１１は、高電圧ＮＭＯＳトランジスタであり、第２ ＮＭＯＳトランジスタ２４１２及び第３ ＮＭＯＳトランジスタ２４１３は、空乏型（depletion mode）ＮＭＯＳトランジスタでありうる。
【０１４３】
電源電圧ＶＰＰは、第１抵抗Ｒ１７１及び第２抵抗Ｒ１７２の値によって分配されうる。第１比較器ＣＯＭ１は、第２抵抗Ｒ１７２にかかる電圧と、第１基準電圧Ｖｒｅｆ１とを比較し、第１比較信号を生成することができる。具体的には、第１比較器ＣＯＭ１は、第２抵抗Ｒ１７２にかかる電圧が、第１基準電圧Ｖｒｅｆ１より高ければ、負の第１比較信号を生成し、第２抵抗Ｒ１７２にかかる電圧が、第１基準電圧Ｖｒｅｆ１より低ければ、正の第１比較信号を生成することができる。
【０１４４】
位相制御部ＰＣは、第１比較信号を基にして、制御位相Φまたは反転制御位相Φ’を出力することができる。具体的には、位相制御部ＰＣは、正の第１比較信号に応答し、電荷ポンプＣＰがイネーブルされる時間を延長させ、負の第１比較信号に応答し、電荷ポンプＣＰがイネーブルされる時間を短縮させることができる。
【０１４５】
電荷ポンプＣＰは、制御位相Φまたは反転制御位相Φ’を基にして、電源電圧ＶＰＰを生成することができる。具体的には、電荷ポンプＣＰがイネーブルされる時間が延長されれば、電源電圧ＶＰＰの電圧レベルは上昇し、電荷ポンプＣＰがイネーブルされる時間が短縮されれば、電源電圧ＶＰＰの電圧レベルは低下しうる。
【０１４６】
第１電圧Ｖ１は、第３抵抗Ｒ１７３及び第４抵抗Ｒ１７４の値によって分配されうる。第２比較器ＣＯＭ２は、第４抵抗Ｒ１７４にかかる電圧と、第２基準電圧Ｖｒｅｆ２とを比較し、第２比較信号を生成することができる。具体的には、第２比較器ＣＯＭ２は、第４抵抗Ｒ１７４にかかる電圧が、第２基準電圧Ｖｒｅｆ２より高ければ、負の第２比較信号を生成し、第４抵抗Ｒ１７４にかかる電圧が、第２基準電圧Ｖｒｅｆ２より高ければ、正の第２比較信号を生成することができる。
【０１４７】
第１インバータＩＮＶ１７１は、第２比較信号を反転し、反転された第２比較信号を出力し、第２インバータＩＮＶ１７２は、第１インバータＩＮＶ１７１の出力を反転し、第２比較信号を出力することができる。第１ ＰＭＯＳトランジスタ２４１４は、第１インバータＩＮＶ１７１が出力によってオン／オフされ、電源電圧ＶＰＰを第１ノードＮ１に提供することができる。ここで、第１ノードＮ１の電圧は、第１電圧Ｖ１になる。このとき、第１ ＮＭＯＳトランジスタ２４１１，第２ ＮＭＯＳトランジスタ２４１２及び第３ ＮＭＯＳトランジスタ２４１３は、高電圧に耐えることができる素子であるから、低電圧で動作する第１インバータＩＮＶ１７１及び第２インバータＩＮＶ１７２及び第２比較器ＣＯＭ２を、電源電圧ＶＰＰから保護することができる。
【０１４８】
第２電圧生成部ＶＧ２は、第３比較器ＣＯＭ３、第５抵抗Ｒ１７５及び第６抵抗Ｒ１７６、第３インバータＩＮＶ１７３及び第４インバータＩＮＶ１７４、第４ ＮＭＯＳトランジスタ２４１５，第５ ＮＭＯＳトランジスタ２４１６，第６ ＮＭＯＳトランジスタ２４１７及び第７ ＮＭＯＳトランジスタ２４１９、並びに第２ ＰＭＯＳトランジスタ２４１８を含むことができる。ここで、第４ ＮＭＯＳトランジスタ２４１５及び第７ ＮＭＯＳトランジスタ２４１９は、高電圧ＮＭＯＳトランジスタであり、第５ ＮＭＯＳトランジスタ２４１６及び第６ ＮＭＯＳトランジスタ２４１７は、空乏型ＮＭＯＳトランジスタでありうる。
【０１４９】
第２電圧Ｖ２は、第５抵抗Ｒ１７５及び第６抵抗Ｒ１７６の値によって分配されうる。第３比較器ＣＯＭ３は、第６抵抗Ｒ１７６にかかる電圧と、第３基準電圧Ｖｒｅｆ３を比較し、第３比較信号を生成することができる。具体的には、第３比較器ＣＯＭ３は、第６抵抗Ｒ１７６にかかる電圧が、第３基準電圧Ｖｒｅｆ３より高ければ、正の第３比較信号を生成し、第６抵抗Ｒ１７６にかかる電圧が、第３基準電圧Ｖｒｅｆ３ほど高くなければ、負の第３比較信号を生成することができる。
【０１５０】
第３インバータＩＮＶ１７３は、第３比較信号を反転し、反転された第３比較信号を出力し、第４インバータＩＮＶ１７４は、第３インバータＩＮＶ１７３の出力を反転し、第３比較信号を出力することができる。第２ ＰＭＯＳトランジスタ２４１８は、第３インバータＩＮＶ１７３の出力によってオン／オフされ、電源電圧ＶＰＰを、第２ノードＮ２に提供することができる。第７ ＮＭＯＳトランジスタ２４１９は、第２ノードＮ２の電圧によってオン／オフされ、電源電圧ＶＰＰを、第２電圧Ｖ２端子に提供することができる。このとき、第４ ＮＭＯＳトランジスタ２４１５，第５ ＮＭＯＳトランジスタ２４１６及第６ ＮＭＯＳトランジスタ２４１７は、高電圧に耐えることができる素子であるから、低電圧で動作する第３インバータＩＮＶ１７３及び第４インバータＩＮＶ１７４及び第３比較器ＣＯＭ２を、電源電圧ＶＰＰから保護することができる。
【０１５１】
図１８は、図１３の電圧生成部の他の実施形態を示す回路図である。
【０１５２】
図１８を参照すれば、電圧生成部２４１ｂは、電荷ポンプＣＰ、位相制御部ＰＣ、第１比較器ＣＯＭ１、第１抵抗Ｒ１７１及び第２抵抗Ｒ１７２、第１受動素子Ｚ１ないし第６受動素子Ｚ６を含むことができる。本実施形態による電圧生成部２４１ｂは、図１７に図示された電圧生成部２４１ａの変形実施形態であり、以下では、重複された説明は省略する。以下で説明する電圧生成部２４１ｂの構成は、本発明の一実施形態に過ぎず、電圧生成部２４１ｂの構成は、これに限定されるものではない。
【０１５３】
電荷ポンプＣＰで生成された電源電圧ＶＰＰは、第１受動素子Ｚ１ないし第６受動素子Ｚ６によって分配され、これによって、電圧生成部２４１ｂは、第１電圧Ｖ１ないし第６電圧Ｖ６を生成することができる。第１電圧Ｖ１ないし第６電圧Ｖ６は、第１受動素子Ｚ１ないし第６受動素子Ｚ６のインピーダンスによって決定されうる。従って、第１電圧Ｖ１ないし第６電圧Ｖ６を変更しようとする場合には、第１受動素子Ｚ１ないし第６受動素子Ｚ６のインピーダンスを変更させることができる。
【０１５４】
図１９は、本発明の一実施形態による電源装置を含む電気車両を示している。
【０１５５】
図１９を参照すれば、電気車両１９００は、バッテリ１９０４を充電するための従来のコンセント（例えば、１２０Ｖコンセント）にプラグされる（plugged）バッテリ充電器１９０２を含む。バッテリ１９０４は、車両１９００の車輪を駆動する電源を提供する。
【０１５６】
具体的には、バッテリ１９０４は、昇圧コンバータ１９０６に電源電圧を提供する。電気車両が、バッテリ１９０４で印加されうる電圧より高い動作電圧を必要とする場合、昇圧コンバータ１９０６は、バッテリ１９０４からの入力される電圧を上昇させる。昇圧コンバータ１９０６は、上昇し電圧をインバータ１９０８に出力する。
【０１５７】
インバータ１９０８は昇圧コンバータ１９０６からの直流（ＤＣ）を交流（ＡＣ）に変換し、車両トラクション・モータ及び／またはジェネレータのための調整された（phased）電源を提供する。インバータ１９０８は、電気モータ１９１０にＡＣ電源を出力する。
【０１５８】
電気モータ１９１０は、インバータ１９０８からの電源を利用し、電気車両１９００の車輪を駆動する。
【０１５９】
図１９に図示された電気車両１９００について、図１ないし図１８を参照しつつ、前述の電源装置が、昇圧コンバータ１９０６及び／またはインバータ１９０８として、または昇圧コンバータ１９０６及び／またはインバータ１９０８の構成要素として利用されうる。
【０１６０】
図２０は、本発明の一実施形態による電源装置を含む電気装置を示している。
【０１６１】
図２０を参照すれば、電気装置２０００は、バッテリ充電器２０１０、バッテリ２０２０、電源装置２０３０及び電気回路２０４０を含む。バッテリ充電器２０１０及びバッテリ２０２０は、図１９に図示されたバッテリ充電器１９０２及びバッテリ１９０４と実質的に同様に具現されうる。
【０１６２】
具体的には、バッテリ２０２０は、電源装置２０３０に供給電圧を提供する。電源装置２０３０は、バッテリ２０２０から提供された供給電圧に対して、アップ・コンバーティング、ダウン・コンバーティング及びインバーティングのうち少なくとも一つを行って電源電圧を生成する。電源装置２０３０は、図１ないし図１８を参照して説明した電源装置を構成要素として含むことができる。電気回路２０４０は、電源電圧を受信し、電源電圧によって動作する。
【０１６３】
以上、本発明は、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想をはずれない範囲内でさまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者にとっては明白なことである。
【符号の説明】
【０１６４】
１，１’，２０３０ 電源装置
１０ スイッチング素子
１９００ 電気車両
１９０２，２０１０ バッテリ充電器
１９０４，２０２０ バッテリ
１９０６ 昇圧コンバータ
１９０８ インバータ
１９１０ 電気モータ
２０，２０ａ，２０ｂ 制御部
２０００ 電気装置
２０１０ 電気回路
２１，２１ａ，２１ａ’，２１ａ”，２１ｂ，２１ｂ’，２１ｂ”，２３ フィードバック部
２１１，２１１”，２１１ｂ，２１１ｂ” 比較器
２１２，２１２’，２１２” 電圧加算部
２１３，２１５ 電圧分配部
２１４，２１４’ 電圧減算部
２２，２４ 駆動部
２２１ 電源電圧提供部
２２２，２４２ 駆動電圧提供部
２３１ アナログ・デジタル変換器
２３２ パルス生成部
２４１，２４１’，２４１ａ，２４１ｂ 電圧生成部
２４１１ 第１ ＮＭＯＳトランジスタ
２４１２ 第２ ＮＭＯＳトランジスタ
２４１３ 第３ ＮＭＯＳトランジスタ
２４１４ 第１ ＰＭＯＳトランジスタ
２４１５ 第４ ＮＭＯＳトランジスタ
２４１６ 第５ ＮＭＯＳトランジスタ
２４１７ 第６ ＮＭＯＳトランジスタ
２４１８ 第２ ＰＭＯＳトランジスタ
２４１９ 第７ ＮＭＯＳトランジスタ
３０ 電源部
４０ 電荷保存装置
５０ 負荷
【技術分野】
【０００１】
本発明の技術的思想は、駆動回路及びそれを含む電源装置及び電気装置に関する。
【背景技術】
【０００２】
電源装置は、外部から入力される入力電源をユーザが所望のレベルの電圧または電流を有する出力電源に変換し、当該装置に供給する装置である。該電源装置は、携帯用端末機、ノート型パソコンのような家電製品に広範囲に使われている。一方、最近では、親環境的（「グリーン」）車両として、電気自動車、ハイブリッド自動車及び燃料電池自動車などが開発されて実用化されているが、それら車両にも、モータを駆動するための電源装置が搭載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−７８４０１号公報
【特許文献２】米国特許第６９４３６１１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、比較的高電圧で利用する電源装置に含まれたスイッチング素子で発生しうる漏れ電流を低減させることができる電源装置を提供するところにある。
【０００５】
また、本発明が解決しようとする他の課題は、トランジスタにおいて、ゲートとソースとの間に発生しうる漏れ電流を低減させることができるゲート駆動回路を提供するところにある。
【０００６】
また、本発明が解決しようとする他の課題は、電源装置を含む電気装置及びシステムを提供するところにある。
【課題を解決するための手段】
【０００７】
前記課題を解決するための本発明のこと実施形態による電源装置は、制御端子及び出力端子を有するスイッチング素子と、及び前記制御端子と前記出力端子との間の電圧が臨界電圧以下に維持されるように、駆動電圧が目標レベルに達するのにかかる上昇時間を制御する制御部と、を含み、前記制御端子と前記出力端子との間の電圧が、前記臨界電圧より高ければ、前記制御端子と前記出力端子との間に漏れ電流が発生し、前記駆動電圧は、前記スイッチング素子を制御する電圧である。
【０００８】
一部の実施形態において、前記制御部は、前記出力端子の電圧を基として、前記駆動電圧の前記上昇時間を制御することができる。
【０００９】
一部の実施形態において、前記制御部は、前記出力端子の電圧を基として、前記駆動電圧の前記上昇時間を延長させることができる。
【００１０】
一部の実施形態において、前記制御部は、前記出力端子の電圧と前記駆動電圧との差を基にして、フィードバック信号を生成するフィードバック部と、前記フィードバック信号を基にして、前記制御端子に前記駆動電圧を選択的に印加する駆動部と、を含むことができる。
【００１１】
一部の実施形態において、前記駆動部は、前記フィードバック信号を基にして、第１ノードに電源電圧を提供する電源電圧提供部と、外部から入力された制御信号を基にして、前記第１ノードの電圧及び接地電圧のうち一つを、前記制御端子に印加する駆動電圧提供部と、を含むことができる。
【００１２】
一部の実施形態において、前記フィードバック部は、前記駆動電圧の前記上昇時間を短縮させる正のフィードバック信号を提供し、前記上昇時間を延長させる負のフィードバック信号を提供することができる。
【００１３】
一部の実施形態において、前記電源電圧提供部は、前記正のフィードバック信号が提供される場合、前記第１ノードに前記電源電圧を提供し、前記負のフィードバック信号が提供される場合、前記第１ノードに前記電源電圧を提供しなくなる。
【００１４】
一部の実施形態において、前記フィードバック部は、前記出力端子の電圧と前記臨界電圧とを加算して、加算電圧を生成する電圧加算部と、前記加算電圧と前記駆動電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、前記比較器は、前記加算電圧が、前記駆動電圧より高ければ、正のフィードバック信号を生成し、前記加算電圧が、前記駆動電圧ほど高くなければ、負のフィードバック信号を生成することができる。
【００１５】
一部の実施形態において、前記フィードバック部は、前記臨界電圧を分配し、前記臨界電圧より低い電圧レベルを有する分配電圧を生成する電圧分配部と、前記出力端子の電圧と前記分配電圧とを加算して、加算電圧を生成する電圧加算部と、前記加算電圧と前記駆動電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、前記比較器は、前記加算電圧が、前記駆動電圧より高ければ、正のフィードバック信号を生成し、前記加算電圧が、前記駆動電圧ほど高くなければ、負のフィードバック信号を生成することができる。
【００１６】
一部の実施形態において、前記フィードバック部は、前記臨界電圧を分配し、前記臨界電圧より低い電圧レベルを有する第１分配電圧を生成する第１電圧分配部と、前記出力端子の電圧と前記第１分配電圧とを加算して、加算電圧を生成する電圧加算部と、前記加算電圧を分配し、前記加算電圧より低い電圧レベルを有する第２分配電圧を生成する第２電圧分配部と、前記駆動電圧を分配し、前記駆動電圧より低い電圧レベルを有する第３分配電圧を生成する第３電圧分配部と、前記第２分配電圧と前記第３分配電圧との比較を基として、前記フィードバック信号を生成する比較器と、を含み、前記比較器は、前記第２分配電圧が、前記第３分配電圧より高ければ、正のフィードバック信号を生成し、前記第２分配電圧が、前記第３分配電圧ほど高くなければ、負のフィードバック信号を生成することができる。
【００１７】
一部の実施形態において、前記フィードバック部は、前記駆動電圧から前記臨界電圧を減算して、減算電圧を生成する電圧減算部と、前記減算電圧と前記出力端子の電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、前記比較器は、前記出力端子の電圧が、前記減算電圧より高ければ、正のフィードバック信号を生成し、前記出力端子の電圧が、前記減算電圧ほど高くなければ、負のフィードバック信号を生成することができる。
【００１８】
一部の実施形態において、前記フィードバック部は、前記臨界電圧を分配し、前記臨界電圧より低い電圧レベルを有する分配電圧を生成する電圧分配部と、前記駆動電圧から前記分配電圧を減算して、減算電圧を生成する電圧減算部と、前記減算電圧と前記出力端子の電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、前記比較器は、前記出力端子の電圧が、前記減算電圧より高ければ、正のフィードバック信号を生成し、前記出力端子の電圧が、前記減算電圧ほど高くなければ、負のフィードバック信号を生成することができる。
【００１９】
一部の実施形態において、前記フィードバック部は、前記臨界電圧を分配し、前記臨界電圧より低い電圧レベルを有する第１分配電圧を生成する第１電圧分配部と、前記駆動電圧から前記第１分配電圧を減算して、減算電圧を生成する電圧減算部と、前記減算電圧を分配し、前記減算電圧より低い電圧レベルを有する第２分配電圧を生成する第２電圧分配部と、前記出力端子の電圧を分配し、前記出力端子の電圧より低い電圧レベルを有する第３分配電圧を生成する第３電圧分配部と、前記第２分配電圧と前記第３分配電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、前記比較器は、前記第３分配電圧が、前記第２分配電圧より高ければ、正のフィードバック信号を生成し、前記第３分配電圧が、前記第２分配電圧ほど高くなければ、負のフィードバック信号を生成することができる。
【００２０】
一部の実施形態において、前記制御部は、前記出力端子の電圧を基にして、フィードバック信号を生成するフィードバック部と、前記フィードバック信号を基にして、各ステップの幅及び高さのうち少なくとも一つが変化するマルチステップ波形を有する前記駆動電圧を、前記制御端子に提供する駆動部と、を含むことができる。
【００２１】
一部の実施形態において、前記フィードバック信号は、前記出力端子の電圧が上昇するにつれて、順次にオン／オフになる複数のパルスを含むパルス信号でありうる。
【００２２】
一部の実施形態において、前記複数のパルスは、前記マルチステップ波形の次のステップに該当する電圧が、前記制御端子に印加される時点を決定することができる。
【００２３】
一部の実施形態において、前記フィードバック部は、前記出力端子の電圧をアナログ値からデジタル値に変換するアナログ・デジタル変換部と、前記デジタル値によって、それぞれオン／オフになる複数のパルスを含むパルス信号を出力するパルス生成部と、を含むことができる。
【００２４】
一部の実施形態において、前記パルス生成部は、前記出力端子の電圧の傾きに反比例するように、前記複数のパルスそれぞれのパルス幅を調節することができる。
【００２５】
一部の実施形態において、前記駆動部は、互いに異なるレベルの電圧を生成する複数の電圧生成部と、前記フィードバック信号を基にして、前記複数の電圧生成部のうち一つで生成される電圧を前記駆動電圧として前記制御端子に提供する駆動電圧提供部と、を含むことができる。
【００２６】
一部の実施形態において、前記駆動電圧提供部は、前記複数の電圧生成部にそれぞれ連結される複数のスイッチを含み、前記複数のスイッチは、前記フィードバック信号を基にして、それぞれオン／オフされうる。
【００２７】
一部の実施形態において、前記スイッチング素子は、ゲート、ソース及びドレインを有するトランジスタを含み、前記制御端子は、前記ゲートに対応し、前記出力端子は、前記ソースに対応しうる。
【００２８】
一部の実施形態において、前記トランジスタは、窒化ガリウム（ＧａＮ）及び炭化シリコン（ＳｉＣ）のうち一つによって形成されたＨＦＥＴ（heterojunction field effect transistor）及びＨＥＭＴ（high electron mobility transistor）のうち一つでありうる。
【００２９】
また、前記課題を解決するための本発明の一実施形態による車両（vehicle）は、前述の電源装置を含む電気的構成要素を含む車両であり、前記電源装置は、バッテリからの供給電圧に対して、アップ・コンバーティング（up-converting）、ダウン・コンバーティング（down-converting）及びインバーティングのうち少なくとも一つを行って電源電圧を生成し、前記電源装置は、前記電源電圧によって前記車両を駆動する電気モータを含む。
【００３０】
また、前記課題を解決するための本発明の一実施形態による電気装置は、前述の電源装置を含む電気装置であって、前記電源装置は、供給電圧に対して、アップ・コンバーティング、ダウン・コンバーティング及びインバーティングのうち少なくとも一つを行って電源電圧を生成し、前記電源装置は、前記電源電圧を受信し、前記電源電圧によって動作する電気回路を含む。
【００３１】
また、前記課題を解決するための本発明の一実施形態によるゲート駆動回路は、トランジスタのソース電圧を基にして、ゲート駆動電圧を制御するためのフィードバック信号を生成するフィードバック部と、前記トランジスタのゲートとソースとの間の電圧が臨界電圧以下になるように、前記フィードバック信号を基にして、前記ゲート駆動電圧が目標レベルに達するのにかかる上昇時間を制御するゲート駆動部と、を含み、前記ゲートと前記ソースとの間の電圧が、前記臨界電圧より高ければ、前記ゲートとソースとの間に漏れ電流が発生する。
【００３２】
一部の実施形態において、前記ゲート駆動部は、前記フィードバック信号を基にして、前記ゲートに前記ゲート駆動電圧を選択的に提供することができる。
【００３３】
一部の実施形態において、前記ゲート駆動部は、前記フィードバック信号を基にして、各ステップの幅及び高さのうち少なくとも一つが変化するマルチステップ波形を有する前記ゲート駆動電圧を前記ゲートに印加できる。
【発明の効果】
【００３４】
本発明によれば、スイッチング素子の制御端子と出力端子との間の電圧が臨界電圧以下になるように、駆動電圧が目標レベルに達するのにかかる上昇時間を制御することによって、制御端子と出力端子との間に漏れ電流が発生しなくなる。これにより、電源装置で漏れ電流によって発生しうるノイズを除去でき、漏れ電流によって発生しうる誤動作を防止でき、パワー消耗を低減させることができる。
【００３５】
具体的には、スイッチング素子の出力端子の電圧と制御端子の電圧との差を基にしてフィードバック信号を生成し、生成されたフィードバック信号によって、駆動部のオン／オフを制御することによって、制御端子に駆動電圧を間欠的に提供でき、これによって、制御端子の電圧上昇時間は、出力端子の電圧に適応的に調節することができるので、スイッチング素子で漏れ電流の発生を防止することができる。
【００３６】
また、スイッチング素子の出力端子の電圧が上昇するにつれて、順次にオン／オフになる複数のパルスを生成し、生成された複数のパルスを基にして、各ステップの幅及び高さのうち少なくとも一つが変化するマルチステップ波形を有する駆動電圧を提供でき、これによって、制御端子の電圧上昇時間は、出力端子の電圧に適応的に調節することができるので、スイッチング素子で漏れ電流の発生を防止することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態による電源装置を概略的に示すブロック図である。
【図２】図１の電源装置で制御部が正常に動作しない場合、スイッチング素子のゲート電圧及びソース電圧を示すグラフである。
【図３】図１の電源装置で制御部が正常に動作する場合、スイッチング素子のゲート電圧及びソース電圧を示すグラフである。
【図４】本発明の他の実施形態による電源装置を概略的に示すブロック図である。
【図５】本発明の一実施形態による図４の制御部を概略的に示すブロック図である。
【図６】図５の制御部の一実施形態を概略的に示す回路図である。
【図７】図５の制御部の他の実施形態を概略的に示す回路図である。
【図８】図５の制御部の他の実施形態を概略的に示す回路図である。
【図９】図５の制御部の他の実施形態を概略的に示す回路図である。
【図１０】図５の制御部の他の実施形態を概略的に示す回路図である。
【図１１】図５の制御部の他の実施形態を概略的に示す回路図である。
【図１２】本発明の他の実施形態による図４の制御部の概略的に示すブロック図である。
【図１３】図１２の制御部の一実施形態を概略的に示すブロック図である。
【図１４】図１２の制御部の他の実施形態を概略的に示すブロック図である。
【図１５】図１３のフィードバック部を詳細に示すブロック図である。
【図１６】図１３で、ソース電圧、フィードバック信号及びゲート電圧を示すタイミング図である。
【図１７】図１３の電圧生成部の一実施形態を示す回路図である。
【図１８】図１３の電圧生成部の他の実施形態を示す回路図である。
【図１９】本発明の一実施形態による電源装置を含む電気車両を示す図面である。
【図２０】本発明の一実施形態による電源装置を含む電気装置を示す図面である。
【発明を実施するための形態】
【００３８】
以下、添付した図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、本実施形態は、ただ本発明の開示を完全なものにするのみであり、当業者に発明の範疇を完全に知らせるために提供されるのである。図面での構成要素は、説明の便宜のためにそのサイズが誇張されていることがある。
【００３９】
本明細書で、実施形態は、「部（unit）」でもって議論する。しかし、実施形態は、「回路（circuit）」と見なすことができる。例えば、図１に図示された制御部２０は、「制御回路２０」と言及でき、電源部３０は、「電源回路３０」と言及することができる。
【００４０】
図１は、本発明の一実施形態による電源装置を概略的に示すブロック図である。
【００４１】
図１を参照すれば、電源装置１は、スイッチング素子１０、制御部２０、電源部３０、電荷保存装置（例えば、キャパシタ）４０及び負荷５０を含むことができる。本実施形態で、電源装置１は、スイッチング素子１０のオン／オフ動作によって、電源部３０から供給される電源電圧Ｖｉｎを負荷５０に提供するパワー回路（power circuit）であって、このような電源装置１は、車両（vehicle）／電気自動車（electric automobile）（例えば、ハイブリッド電気車両（ＨＥＶ）、燃料電池車両など）及び／または一般電子機器（例えば、ＳＭＰＳ（switching mode power supplies）、光電池電源装置など）に利用されうる。図１には図示されていないが、電源装置１は、少なくとも１つのダイオード、少なくとも１つの抵抗、少なくとも１つのインダクタまたは少なくとも１つのキャパシタをさらに含むことができ、これにより、負荷５０に昇圧電圧、強圧電圧及び／またはインバーティングされた電圧を提供することができる。
【００４２】
電源部３０は、例えば、約１０Ｖないし約１，０００Ｖの高電圧レベルを有する電源電圧Ｖｉｎを提供することができる。ここで、電源部３０は、直列に連結された複数の電源を含むことができるが、例えば、複数の太陽電池（solar cell、photovoltaic cell）、またはバッテリのような二次電池を含むことができる。
【００４３】
スイッチング素子１０は、制御部２０によってオン（on）／オフ（off）になり、電源部３０から提供される電源電圧Ｖｉｎを負荷５０に伝達できるが、このとき、スイッチング素子１０は、キャパシタ４０によって負荷５０に平滑化された電圧を伝達することができる。具体的には、スイッチング素子１０は、制御端子、入力端子及び出力端子を有することができるが、このとき、制御端子は、制御部２０に連結され、入力端子は、電源部３０に連結され、出力端子は、負荷５０に連結されうる。
【００４４】
本実施形態において、スイッチング素子１０は、ゲート、ドレイン及びソースを有し、相対的に高電圧に耐えることができる高電圧トランジスタによって具現されうるが、このとき、ゲートは、制御端子に該当し、ドレインは、入力端子に該当し、ソースは、出力端子に該当する。例えば、スイッチング素子１０は、窒化ガリウム（ＧａＮ）または炭化シリコン（ＳｉＣ）などから具現されるＨＥＭＴ（high electron mobility transistor）またはＨＦＥＴ（heterojunction field effect transistor）でありうる。以下、スイッチング素子１０が高電圧トランジスタである場合を例にして説明する。
【００４５】
図２は、図１の電源装置で制御部が正常に動作しない場合、スイッチング素子のゲート電圧及びソース電圧を示すグラフである。
【００４６】
図２を参照すれば、スイッチング素子１０で、ゲート電圧Ｖｇが上昇するにつれて、ソース電圧Ｖｓも上昇する。従って、ゲート電圧Ｖｇの上昇速度は、ソース電圧Ｖｓの上昇速度より速く、これによって、ゲート電圧Ｖｇの傾きは、ソース電圧Ｖｓの傾きより大きい。
【００４７】
ゲート電圧Ｖｇが目標レベルＶＴに達することになれば、ソース電圧Ｖｓも一定の電圧レベルに達することになるが、このとき、ソース電圧Ｖｓは、ゲート電圧Ｖｇよりスイッチング素子１０のスレショルド電圧ほど低い電圧レベルを有することが可能である。しかし、他の実施形態において、スイッチング素子１０のソース電圧Ｖｓは、ゲート電圧Ｖｇと同じであるか、または実質的に同じレベルに達することもある。
【００４８】
スイッチング素子１０で、ゲート電圧Ｖｇとソース電圧Ｖｓとの差である△Ｖ、すなわち、ゲートとソースとの間の電圧Ｖｇｓが臨界電圧ＶＧＬより高ければ、ゲートとソースとの間に漏れ電流が流れうる。このとき、臨界電圧ＶＧＬは、ゲートとソースとの間に漏れ電流が発生しうる最小電圧レベルである。スイッチング素子１０で漏れ電流が発生する場合、電源装置１でノイズ（noise）が増大し、電源装置１が誤作動する確率が上昇し、全般的にパワー消耗が増大しうる。特に、スイッチング素子１０に印加される電圧が高電圧である場合には、ゲートとソースとの間に流れる漏れ電流の値が大きいために、さらに問題になる。
【００４９】
図３は、図１の電源装置で制御部が正常に動作する場合、スイッチング素子のゲート電圧及びソース電圧を示すグラフである。
【００５０】
図１及び図３を参照すれば、制御部２０は、スイッチング素子１０のゲートに駆動電圧を供給し、スイッチング素子１０のオン／オフを制御することができる。具体的には、制御部２０は、スイッチング素子１０のゲートとソースとの間の電圧Ｖｇｓが、臨界電圧ＶＧＬ以下になるように、ゲートに供給される駆動電圧が目標レベルＶＴに達するのにかかる上昇時間を制御することができる。さらに詳細には、制御部２０は、駆動電圧が目標レベルＶＴに達するのにかかる上昇時間が延長されるように駆動電圧を制御することができる。
【００５１】
ゲート電圧Ｖｇが目標レベルＶＴに達するのにかかる上昇時間が延長されることによって、ゲート電圧Ｖｇの傾きが小さくなることになって、これにより、ゲート電圧Ｖｇの傾きとソース電圧Ｖｓの傾きとの差が減る。従って、ゲート電圧Ｖｇとソース電圧Ｖｓとの差である△Ｖは、臨界電圧ＶＧＬ以下になりうるので、スイッチング素子１０で、ゲートとソースとの間には、漏れ電流が発生しなくなる。
【００５２】
図４は、本発明の他の実施形態による電源装置を概略的に示すブロック図である。
【００５３】
図４を参照すれば、電源装置１’は、スイッチング素子１０、制御部２０、電源部３０、電荷保存装置（例えば、キャパシタ）４０及び負荷５０を含むことができる。本実施形態による電源装置１’は、図１に図示された電源装置１の変形実施形態であって、重複された説明は省略し、以下では、本実施形態による電源装置１’と図１に図示された電源装置１との差異点を中心に説明する。
【００５４】
制御部２０は、スイッチング素子１０のソースに連結されてソース電圧Ｖｓを感知し、感知されたソース電圧Ｖｓを基にして、ゲートに供給される駆動電圧を制御することができる。具体的には、制御部２０は、ソース電圧Ｖｓを基にして、駆動電圧が目標レベルＶＴに達するのにかかる上昇時間が延長されるように、駆動電圧を制御することができる。このように、制御部２０は、スイッチング素子１０の出力端子のソースに連結され、ソース電圧Ｖｓに適応的にゲートに供給される駆動電圧を制御することができる。
【００５５】
図５は、本発明の一実施形態による図４の制御部を概略的に示すブロック図である。
【００５６】
図５を参照すれば、制御部２０ａは、フィードバック部２１及び駆動部２２を含むことができ、駆動部２２は、電源電圧提供部２２１及び駆動電圧提供部２２２を含むことができる。以下では、制御部２０ａの具体的な動作について詳述する。
【００５７】
フィードバック部２１は、スイッチング素子１０のソース電圧Ｖｓとゲート電圧Ｖｇとを受信し、受信されたソース電圧Ｖｓとゲート電圧Ｖｇとを基にして、フィードバック信号を生成し、駆動部２２に提供することができる。具体的には、フィードバック部２１は、ゲート電圧Ｖｓとソース電圧Ｖｓとの差が臨界電圧ＶＧＬほど高くない場合には、ゲート電圧Ｖｇの上昇時間が短縮されるように、正のフィードバック信号を提供する。しかし、フィードバック部２１は、ゲート電圧Ｖｓとソース電圧Ｖｓとの差が臨界電圧ＶＧＬより大きい場合には、ゲート電圧Ｖｇの上昇時間が延長されるように、負のフィードバック信号を提供することができる。
【００５８】
電源電圧提供部２２１は、フィードバック部２１から提供される正のフィードバック信号に応答して電源電圧を供給し、フィードバック部２１から提供される負のフィードバック信号に応答して電源電圧を提供しなくなる。
【００５９】
駆動電圧提供部２２２は、外部から提供される制御信号ＣＯＮを基にして、接地電圧、または電源電圧提供部２２１から提供される電源電圧をスイッチング素子１０のゲートに駆動電圧として提供することができる。
【００６０】
一部の実施形態によれば、フィードバック部２１は、ソース電圧Ｖｓとゲート電圧Ｖｇとの差を基にして、フィードバック信号を生成する。駆動部２２のターンオン／ターンオフによって電源電圧は、スイッチング素子１０のゲートに選択的に提供される。従って、制御信号に対する変更がなくても、ゲート電圧Ｖｓの上昇時間は、ソース電圧Ｖｓに適応的に延長されうる。
【００６１】
図６は、図５の制御部の一実施形態を概略的に示す回路図である。
【００６２】
図６を参照すれば、フィードバック部２１ａは、比較器２１１及び電圧加算部２１２を含むことができる。以下では、フィードバック部２１ａの動作について詳述する。
【００６３】
電圧加算部２１２は、ソース電圧Ｖｓ及び臨界電圧ＶＧＬを受信し、受信されたソース電圧Ｖｓ及び臨界電圧ＶＧＬを加算して加算電圧を出力できる。ここで、臨界電圧ＶＧＬは、スイッチング素子１０の電流・電圧特性を基にして、あらかじめ設定できる。例えば、スイッチング素子１０の電流・電圧特性は、経時的なゲート電圧の変化、ゲートとソースとの間の電圧によるゲートとソースとの間の漏れ電流の変化、ドレインとソースとの間の電圧によるドレインとソースとの間の電流変化、スイッチング素子１０がターンオンされた場合の抵抗などでありうる。
【００６４】
比較器２１１は、正の入力端子で加算電圧を受信し、負の入力端子でゲート電圧Ｖｓを受信する。比較器２１１は、受信された加算電圧とゲート電圧Ｖｓとを比較し、フィードバック信号を出力できる。具体的には、比較器２１１は、加算電圧がゲート電圧Ｖｓより高ければ、正のフィードバック信号を出力し、加算電圧がゲート電圧Ｖｓほど高くなければ、負のフィードバック信号を出力できる。
【００６５】
電源電圧提供部２２１は、正のフィードバック信号に応答し、第１ノードＮ１に電源電圧ＶＰＰを提供し、負のフィードバック信号に応答し、第１ノードＮ１に電源電圧ＶＰＰを提供しなくなる。
【００６６】
本実施形態において、電源電圧提供部２２１は、電源電圧ＶＰＰを受信するドレイン、フィードバック部２１ａからフィードバック信号を受信するゲート、及び第１ノードＮ１に連結したソースを有するＮＭＯＳ（n-type metal oxide semiconductor）トランジスタによって具現されうる。このとき、ＮＭＯＳトランジスタは、フィードバック部２１ａから受信された正のフィードバック信号に応答してターンオンされ、フィードバック部２１ａから受信された負のフィードバック信号に応答してターンオフされる。
【００６７】
駆動電圧提供部２２２は、外部から提供される制御信号ＣＯＮを基にして、ゲートに第１ノードＮ１の電圧または接地電圧を提供することができる。一実施形態において、制御信号ＣＯＮは、所定周期を有したクロック信号でありうる。他の実施形態において、制御信号ＣＯＮは、スイッチング素子１０をオンにしようとする区間で活性化されるパルス信号でもある。さらに詳細には、駆動電圧提供部２２２は、第１インバータＩＮＶ１，第２インバータＩＮＶ２及び第３インバータＩＮＶ３、及び第１ ＮＭＯＳトランジスタＭＮ１及び第２ ＮＭＯＳトランジスタＭＮ２を含むことができる。
【００６８】
第１ ＮＭＯＳトランジスタＭＮ１は、第１ノードＮ１に連結されるドレイン、第１インバータＩＮＶ１の出力端子に連結されるゲートを有することができ、プルアップ（pull up）素子として利用されうる。
【００６９】
第２ ＮＭＯＳトランジスタＭＮ２は、第１ ＮＭＯＳトランジスタＭＮ１のソースに連結されるドレイン、第３インバータＩＮＶ３の出力端子に連結されるゲート、及び接地端子に連結されるソースを有することができ、プルダウン（pull down）素子として利用されうる。
【００７０】
第１インバータＩＮＶ１は、制御信号ＣＯＮを反転し、第１ ＮＭＯＳトランジスタＭＮ１に反転制御信号を出力できる。第２インバータＩＮＶ２は、制御信号ＣＯＮを反転し、第３インバータＩＮＶ３に反転制御信号ＣＯＮ’を出力し、第３インバータＩＮＶ３は、反転制御信号ＣＯＮ’を反転し、第２ ＮＭＯＳトランジスタＭＮ２に制御信号ＣＯＮを出力することができる。このとき、駆動電圧提供部２２２に含まれた第１インバータＩＮＶ１，第２インバータＩＮＶ２及び第３インバータＩＮＶ３は、例示的なものであり、駆動電圧提供部２２２に含まれたインバータの個数は変更されうる。
【００７１】
まず、制御信号ＣＯＮが論理「１」である場合、第１インバータＩＮＶ１は、制御信号ＣＯＮを反転させて論理「０」を出力する。第１ ＮＭＯＳトランジスタＭＮ１は、論理「０」に応答してターンオフされる。
【００７２】
第２インバータＩＮＶ２は、制御信号ＣＯＮを反転させ、反転制御信号ＣＯＮ’（論理「０」）を出力し、第３インバータＩＮＶ３は、反転制御信号を反転させ、論理「１」を出力する。第２ ＮＭＯＳトランジスタＭＮ２は、論理「１」に応答して、ターンオンされる。
【００７３】
従って、駆動電圧提供部２２２は、スイッチング素子１０のゲートに接地電圧を提供する。
【００７４】
次に、制御信号ＣＯＮが論理「０」である場合、第１インバータＩＮＶ１は、制御信号ＣＯＮを反転させ、論理「１」を出力する。第１ ＮＭＯＳトランジスタＭＮ１は、論理「１」に応答して、ターンオンされる。
【００７５】
第２インバータＩＮＶ２は、制御信号ＣＯＮ（論理「０」）を反転させ、反転制御信号ＣＯＮ’（論理「１」）を出力し、第３インバータＩＮＶ３は、反転制御信号ＣＯＮ’を反転させ、論理「０」を出力する。第２ ＮＭＯＳトランジスタＭＮ２は、論理「０」に応答して、ターンオフされる。
【００７６】
従って、駆動電圧提供部２２２は、スイッチング素子１０のゲートに、第１ノードＮ１の電圧を提供する。このとき、電源電圧提供部２２１がターンオンされ、第１ノードＮ１に電源電圧ＶＰＰを提供する場合、駆動電圧提供部２２２は、ゲートに電源電圧ＶＰＰを提供することができる。一方、電源電圧提供部２２１がターンオフされて、第１ノードＮ１に電源電圧ＶＰＰを提供しない場合、駆動電圧提供部２２２は、ゲートに電源電圧ＶＰＰを提供しない。
【００７７】
このように、本実施形態によれば、制御部２０ａは、制御信号ＣＯＮを別途に修正せずとも、ソース電圧Ｖｓを基にして、フィードバック部２１ａから出力されるフィードバック信号を適応的に調節することによって、スイッチング素子１０のゲートに提供される駆動電圧を制御することができる。具体的には、制御部２０ａは、スイッチング素子１０のゲート電圧Ｖｇとソース電圧Ｖｓとの差である△Ｖが臨界電圧ＶＧＬ以下になるように、ゲートに駆動電圧を間欠的に、または選択的に提供することができる。これによって、スイッチング素子１０で、ゲートとソースとの間には、漏れ電流が発生しないか、あるいは抑制されうる。
【００７８】
図７は、図５の制御部の他の実施形態を概略的に示す回路図である。
【００７９】
図７を参照すれば、フィードバック部２１ａ’は、比較器２１１、電圧加算部２１２’及び電圧分配部２１３を含むことができる。本実施形態によるフィードバック部２１ａ’は、図６に図示されたフィードバック部２１ａの変形実施形態であるから、重複された説明は省略する。本実施形態によるフィードバック部２１ａ’は、図６に図示されたフィードバック部２１ａに比べて、電圧分配部２１３をさらに含む。
【００８０】
電圧分配部２１３は、臨界電圧ＶＧＬを分配し、臨界電圧ＶＧＬより低いレベルを有する第１分配電圧を出力することができる。ここで、臨界電圧ＶＧＬは、スイッチング素子１０の電流・電圧特性を基に、あらかじめ決定されうる。電圧分配部２１３は、分配電圧を電圧加算部２１２’に出力する。
【００８１】
電圧加算部２１２’は、電圧分配部２１３から出力された分配電圧とソース電圧Ｖｓとを加算して、加算電圧を出力することができる。電圧加算部２１２’は、加算電圧を比較器２１２に出力する。
【００８２】
比較器２１１は、正の入力端子で加算電圧を受信し、負の入力端子でゲート電圧Ｖｓを受信する。比較器２１１は、受信された加算電圧とゲート電圧Ｖｓとを比較し、フィードバック信号を出力することができる。
【００８３】
具体的には、比較器２１１は、加算電圧がゲート電圧Ｖｓより高ければ、正のフィードバック信号を出力し、加算電圧がゲート電圧Ｖｓほど高くなければ、負のフィードバック信号を出力することができる。
【００８４】
本実施形態によれば、比較器２１１は、電圧加算部２１２’から出力された加算電圧をゲート電圧Ｖｇと比較するので、加算電圧がゲート電圧Ｖｇほど高くなければ、負のフィードバック信号を出力する。従って、電源電圧提供部２２１は、ターンオフされて、駆動電圧提供部２２２に電源電圧ＶＰＰを提供せず、これによって、駆動電圧提供部２２２は、制御信号ＣＯＮに関係なく、スイッチング素子１０のゲートに電源電圧ＶＰＰを提供しない。従って、スイッチング素子１０のゲート電圧Ｖｇは、それ以上上昇せずに、以前レベルを維持できる。
【００８５】
このように、本実施形態によれば、制御部２０ａは、ゲート電圧Ｖｇとソース電圧Ｖｇとの差が大きくなれば、ゲート電圧Ｖｇが、ソース電圧Ｖｓと臨界電圧との和に達する前に、駆動電圧提供部２２２をオフにすることにより、ゲート電圧Ｖｇをさらに速かに制御することができる。
【００８６】
図８は、図５の制御部の他の実施形態を概略的に示す回路図である。
【００８７】
図８を参照すれば、フィードバック部２１ａ”は、比較器２１１”、電圧加算部２１２”及び第１抵抗Ｒ１ないし第６抵抗Ｒ６を含むことができる。ここで、第１抵抗Ｒ１及び第２抵抗Ｒ２は、第１電圧分配部を構成し、第３抵抗Ｒ３及び第４抵抗Ｒ４は、第２電圧分配部を構成し、第５抵抗Ｒ５及び第６抵抗Ｒ６は、第３電圧分配部を構成できる。本実施形態によるフィードバック部２１ａ”は、図７に図示されたフィードバック部２１ａ’の変形実施形態であるから、重複された説明は省略する。
【００８８】
第１電圧分配部Ｒ１，Ｒ２は、臨界電圧ＶＧＬを分配して、電圧加算部２１２”に第１分配電圧を出力することができる。第１分配電圧は、臨界電圧ＶＧＬより低いレベルを有する。ここで、臨界電圧ＶＧＬは、スイッチング素子１０の電流・電圧特性を基に、あらかじめ決定されうる。このとき、第１分配電圧は第１抵抗Ｒ１及び第２抵抗Ｒ２の値によって決定になる。
【００８９】
電圧加算部２１２”は、第１電圧分配部Ｒ１，Ｒ２から出力された第１分配電圧と、ソース電圧Ｖｓとを加算して、加算電圧を出力することができる。
【００９０】
第２電圧分配部Ｒ３，Ｒ４は、電圧加算部２１２から出力された加算電圧を分配し、加算電圧より低いレベルを有する第２分配電圧を出力することができる。第２電圧分配部Ｒ３，Ｒ４は、第２分配電圧を比較器２１１”に出力する。このとき、第２分配電圧は、第３抵抗Ｒ３及び第４抵抗Ｒ４の値によって決定される。
【００９１】
第３電圧分配部Ｒ５，Ｒ６は、ゲート電圧Ｖｇを分配し、ゲート電圧Ｖｇより低いレベルを有する第３分配電圧を出力することができる。第３電圧分配部Ｒ５，Ｒ６は、第３分配電圧を比較器２１１”に出力する。このとき、第３分配電圧は、第５抵抗Ｒ５及び第６抵抗Ｒ６の値によって決定される。
【００９２】
比較器２１１”は、正の入力端子で第２分配電圧を受信し、負の入力端子で第３分配電圧を受信する。比較器２１１”は、受信された第２分配電圧と第３分配電圧とを比較し、フィードバック信号を出力することができる。具体的には、比較器２１１”は、第２分配電圧が第３分配電圧より高ければ、正のフィードバック信号を出力し、第２分配電圧が第３分配電圧ほど高くなければ、負のフィードバック信号を出力することができる。
【００９３】
本実施形態によれば、比較器２１１”は、加算電圧より電圧レベルが低い第２分配電圧と、ゲート電圧Ｖｇより電圧レベルが低い第３分配電圧とを受信するので、制御部２０ａは、ソース電圧Ｖｓとゲート電圧Ｖｇとをさらに速かに感知でき、これによって、制御部２０ａは、ゲート電圧Ｖｇをさらに速かに制御することができる。
【００９４】
図９は、図５の制御部の他の実施形態を概略的に示す回路図である。
【００９５】
図９を参照すれば、フィードバック部２１ｂは、比較器２１１ｂ及び電圧減算部２１４を含むことができる。本実施形態によるフィードバック部２１ｂは、図６に図示されたフィードバック部２１ａの変形実施形態であるから、重複された説明は省略する。本実施形態によるフィードバック部２１ｂは、図６に図示されたフィードバック部２１ａと比較して、電圧加算部２１２の代わりに電圧減算部２１４を含む。
【００９６】
電圧減算部２１４は、ゲート電圧Ｖｇ及び臨界電圧ＶＧＬを受信し、受信されたゲート電圧Ｖｇから臨界電圧ＶＧＬを減算して減算電圧を出力することができる。ここで、臨界電圧ＶＧＬは、スイッチング素子１０の特性を基にして、あらかじめ設定できる。
【００９７】
比較器２１１ｂは、正の入力端子でソース電圧Ｖｓを受信し、負の入力端子で減算電圧を受信し、受信されたソース電圧Ｖｓと減算電圧とを比較し、フィードバック信号を出力することができる。具体的には、比較器２１１ｂは、ソース電圧Ｖｓが減算電圧より高ければ、正のフィードバック信号を出力し、ソース電圧Ｖｓが減算電圧ほど高くなければ、負のフィードバック信号を出力することができる。
【００９８】
図１０は、図５の制御部の他の実施形態を概略的に示す回路図である。
【００９９】
図１０を参照すれば、フィードバック部２１ｂ’は、比較器２１１ｂ、電圧減算部２１４’及び電圧分配部２１５を含むことができる。本実施形態によるフィードバック部２１ｂ’は、図９に図示されたフィードバック部２１ｂの変形実施形態であるから、重複された説明は省略する。本実施形態によるフィードバック部２１ｂ’は、図９に図示されたフィードバック部２１ｂに比べて、電圧分配部２１５をさらに含む。
【０１００】
電圧分配部２１５は、臨界電圧ＶＧＬを分配し、臨界電圧ＶＧＬより低いレベルを有する第１分配電圧を出力することができる。ここで、臨界電圧ＶＧＬは、スイッチング素子１０の電流・電圧特性を基に、あらかじめ決定されうる。電圧減算部２１４は、ゲート電圧Ｖｇから、電圧分配部２１５から出力された分配電圧を減算し、減算電圧を出力することができる。
【０１０１】
比較器２１１ｂは、正の入力端子でソース電圧Ｖｓを受信し、負の入力端子で減算電圧を受信し、受信されたソース電圧Ｖｓと減算電圧とを比較し、フィードバック信号を出力することができる。具体的には、比較器２１１ｂは、ソース電圧Ｖｓが減算電圧より高ければ、正のフィードバック信号を出力し、ソース電圧Ｖｓが減算電圧ほど高くなければ、負のフィードバック信号を出力することができる。
【０１０２】
図１１は、図５の制御部の他の実施形態を概略的に示す回路図である。
【０１０３】
図１１を参照すれば、フィードバック部２１ｂ”は、比較器２１１ｂ”、電圧減算部２１４”及び第１抵抗Ｒ１”ないし第６抵抗Ｒ６”を含むことができる。ここで、第３抵抗Ｒ３”及び第４抵抗Ｒ４”は、第１電圧分配部を構成し、第５抵抗Ｒ５”及び第６抵抗Ｒ６”は、第２電圧分配部を構成し、第１抵抗Ｒ１”及び第２抵抗Ｒ２”は、第３電圧分配部を構成する。本実施形態によるフィードバック部２１ｂ”は、図１０に図示されたフィードバック部２１ｂ’の変形実施形態であるから、重複された説明は省略する。
【０１０４】
第１電圧分配部Ｒ３”，Ｒ４”は、臨界電圧ＶＧＬを分配し、臨界電圧ＶＧＬより低いレベルを有する第１分配電圧を出力することができる。ここで、臨界電圧ＶＧＬは、スイッチング素子１０の電流・電圧特性を基に、あらかじめ決定されうる。このとき、第１分配電圧は、第３抵抗Ｒ３”及び第４抵抗Ｒ４”の値によって決定される。
【０１０５】
電圧減算部２１４”は、ゲート電圧Ｖｇから第１分配電圧を減算し、減算電圧を出力することができる。
【０１０６】
第２電圧分配部Ｒ５”，Ｒ６”は、減算電圧を分配し、減算電圧より低いレベルを有する第２分配電圧を出力することができる。このとき、第２分配電圧は、第５抵抗Ｒ５”及び第６抵抗Ｒ６”の値によって決定される。
【０１０７】
第３電圧分配部Ｒ１”，Ｒ２”は、ソース電圧Ｖｓを分配し、ソース電圧Ｖｓより低いレベルを有する第３分配電圧を出力することができる。このとき、第３分配電圧は、第１抵抗Ｒ１”及び第２抵抗Ｒ２”の値によって決定される。
【０１０８】
比較器２１１ｂ”は、正の入力端子で第３分配電圧を受信し、負の入力端子で第２分配電圧を受信する。比較器２１１”は、受信された第２分配電圧と第３分配電圧とを比較し、フィードバック信号を出力することができる。具体的には、比較器２１１は、第３分配電圧が第２分配電圧より高ければ、正のフィードバック信号を出力し、第３分配電圧が第２分配電圧ほど高くなければ、負のフィードバック信号を出力することができる。
【０１０９】
図１２は、本発明の他の実施形態による図４の制御部の概略的に示すブロック図である。
【０１１０】
図１２を参照すれば、制御部２０ｂは、フィードバック部２３及び駆動部２４を含むことができ、駆動部２４は、電圧生成部２４１及び駆動電圧提供部２４２を含むことができる。以下では、制御部２０ｂの具体的な動作について詳述する。
【０１１１】
フィードバック部２３は、スイッチング素子１０のソース電圧Ｖｓを感知し、感知されたソース電圧Ｖｓを基にして、フィードバック信号を生成して、駆動部２４に提供することができる。このとき、フィードバック信号は、ソース電圧Ｖｓが上昇するにつれて、順次にオン／オフになる複数のパルスを含むパルス信号でありうる。
【０１１２】
電圧生成部２４１は、図１２には図示されていないが、複数の電圧生成部を含むことができ、これによって、互いに異なるレベルを有する複数の電圧を生成することができる。駆動電圧提供部２４２は、フィードバック部２３から提供されたフィードバック信号によって、電圧生成部２４１で生成された複数の電圧のうち一つをスイッチング素子１０のゲートに提供することができる。これによって、駆動電圧は、フィードバック信号に含まれたパルスを基にして、各ステップの幅及び高さのうち少なくとも一つが変化するマルチステップ波形を有することができる。
【０１１３】
このように、制御部２０ｂは、ソース電圧Ｖｓが上昇するにつれて、順次にオン／オフになる複数のパルスを基にして、次のレベル（例えば、マルチステップ波形を有する駆動電圧で、現在ステップに対する次のステップ）に該当する電圧が印加される時点を決定することができる。これによって、ゲート電圧Ｖｇの上昇時間（すなわち、上昇傾き）をソース電圧Ｖｓに適応的に調節することができるので、ゲートとソースとの間の漏れ電流の発生を防止したり、または抑制することができる。
【０１１４】
図１３は、図１２の制御部の一実施形態を詳細に示すブロック図である。
【０１１５】
図１３を参照すれば、フィードバック部２３は、ソース電圧Ｖｓを感知し、感知されたソース電圧Ｖｓを基にして、フィードバック信号を生成することができるが、このとき、フィードバック信号は、Ｎビットのパルス信号（Ｐ＜０：（Ｎ−１）＞）でありうる。例えば、フィードバック信号は、第１パルスＰ０ないし第６パルスＰ５を含む６ビットのパルス信号（Ｐ＜０：５＞）でありうる。しかし、これは、本発明の一例に過ぎず、他の例において、フィードバック信号は、多様に変更されるビットのパルス信号を生成することができる。
【０１１６】
電圧生成部２４１は、第１電圧生成部ＶＧ１ないし第６電圧生成部ＶＧ６を含み、第１電圧生成部ＶＧ１ないし第６電圧生成部ＶＧ６は、それぞれ第１電圧Ｖ１ないし第６電圧Ｖ６を生成することができる。このとき、第１電圧Ｖ１ないし第６電圧Ｖ６は、互いに異なる値を有する。例えば、第１電圧Ｖ１は、約３００Ｖであり、第２電圧Ｖ２は、約２５０Ｖであり、第３電圧Ｖ３は、約２００Ｖであり、第４電圧Ｖ４は、約１５０Ｖであり、第５電圧Ｖ５は、約１００Ｖであり、第６電圧Ｖ６は、約５０Ｖでありうる。
【０１１７】
駆動電圧提供部２４２は、第１ ＮＭＯＳトランジスタＭＮ１ないし第７ ＮＭＯＳトランジスタＭＮ７を含むことができる。第１ ＮＭＯＳトランジスタＭＮ１ないし第６ ＮＭＯＳトランジスタＭＮ６のゲートは、パルス信号を受信するが、具体的には、第１ ＮＭＯＳトランジスタＭＮ１のゲートは、第６パルスＰ５を受信し、第２ ＮＭＯＳトランジスタＭＮ２のゲートは、第５パルス信号Ｐ４を受信し、第３ ＮＭＯＳトランジスタＭＮ３のゲートは、第４パルスＰ３を受信し、第４ ＮＭＯＳトランジスタＭＮ４のゲートは、第３パルスＰ２を受信し、第５ ＮＭＯＳトランジスタＭＮ５のゲートは、第２パルスＰ１を受信し、第６ ＮＭＯＳトランジスタＭＮ６のゲートは、第１パルスＰ０を受信することができる。
【０１１８】
第１ ＮＭＯＳトランジスタＭＮ１ないし第６ ＮＭＯＳトランジスタＭＮ６のドレインは、第１電圧生成部ＶＧ１ないし第６電圧生成部ＶＧ６にそれぞれ連結され、第１電圧Ｖ１ないし第６電圧Ｖ６をそれぞれ受信することができる。
【０１１９】
第１ ＮＭＯＳトランジスタＭＮ１ないし第６ ＮＭＯＳトランジスタＭＮ６のソースは、スイッチング素子１０のゲートに共通して連結される。
【０１２０】
第７ ＮＭＯＳトランジスタＭＮ７は、スイッチング素子１０のゲートに連結されるドレイン、ディスチャージ（discharge）信号ＤＩＳが印加されるゲート、及び接地端子に連結されるソースを有する。第７ ＮＭＯＳトランジスタＭＮ７は、ディスチャージ信号ＤＩＳがイネーブルされればターンオンされ、スイッチング素子１０のゲートに接地電圧を提供することができる。この場合、ゲート電圧Ｖｇは、接地される。
【０１２１】
図１４は、図１２の制御部の他の実施形態を詳細に示すブロック図である。
【０１２２】
図１４を参照すれば、フィードバック部２３は、ソース電圧Ｖｓを感知し、感知されたソース電圧Ｖｓを基にして、フィードバック信号を生成することができるが、このとき、フィードバック信号は、Ｎビットのパルス信号（Ｐ＜０：（Ｎ−１）＞）でありうる。例えば、フィードバック信号は、第１パルスＰ０ないし第６パルスＰ５を含む６ビットのパルス信号（Ｐ＜０：５＞）でありうる。しかし、これは、本発明の一例にしか過ぎず、他の例でフィードバック信号は、多様に変更されるビットのパルス信号を生成することができる。
【０１２３】
電圧生成部２４１’は、第１電圧生成部ＶＧ１’ないし第５電圧生成部ＶＧ５’を含み、第１電圧生成部ＶＧ１’ないし第５電圧生成部ＶＧ５’は、それぞれ第１電圧Ｖ１’ないし第５電圧Ｖ５’を生成することができる。このとき、第１電圧Ｖ１’ないし第５電圧Ｖ５’は、互いに異なる値を有する。例えば、第１電圧Ｖ１’は、約２５０Ｖであり、第２電圧Ｖ２’は、約２００Ｖであり、第３電圧Ｖ３’は、約１５０Ｖであり、第４電圧Ｖ４’は、約１００Ｖであり、第５電圧Ｖ５’は、約５０Ｖでありうる。
【０１２４】
駆動電圧提供部２４２’は、第１ ＮＭＯＳトランジスタＭＮ１’ないし第７ ＮＭＯＳトランジスタＭＮ７’を含むことができる。第１ ＮＭＯＳトランジスタＭＮ１’ないし第６ ＮＭＯＳトランジスタＭＮ６’のゲートは、パルス信号を受信するが、具体的には、第１ ＮＭＯＳトランジスタＭＮ１’のゲートは、第６パルスＰ５’を受信し、第２ ＮＭＯＳトランジスタＭＮ２’のゲートは、第５パルスＰ４’を受信し、第３ ＮＭＯＳトランジスタＭＮ３’のゲートは、第４パルスＰ３’を受信し、第４ ＮＭＯＳトランジスタＭＮ４’のゲートは、第３パルスＰ２’を受信し、第５ ＮＭＯＳトランジスタＭＮ５’のゲートは、第２パルスＰ１’を受信し、第６ ＮＭＯＳトランジスタＭＮ６’のゲートは、第１パルスＰ０’を受信することができる。
【０１２５】
第１ ＮＭＯＳトランジスタＮＭ１’のドレインは、電源電圧ＶＰＰ’を受信する。電源電圧ＶＰＰ’は、第１電圧Ｖ１’より高いレベルを有することができる。第２ ＮＭＯＳトランジスタＭＮ２’ないし第６ ＮＭＯＳトランジスタＭＮ６’のドレインは、第１電圧生成部ＶＧ１’ないし第５電圧生成部ＶＧ５’にそれぞれ連結され、第１電圧Ｖ１’ないし第５電圧Ｖ５’をそれぞれ受信する。
【０１２６】
第１ ＮＭＯＳトランジスタＭＮ１’ないし第６ ＮＭＯＳトランジスタＭＮ６’のソースは、スイッチング素子１０のゲートに共通して連結される。
【０１２７】
第７ ＮＭＯＳトランジスタＭＮ７’は、スイッチング素子１０のゲートに連結されるドレイン、ディスチャージ信号ＤＩＳが印加されるゲート、及び接地端子に連結されるソースを有する。第７ ＮＭＯＳトランジスタＭＮ７’は、ディスチャージ信号ＤＩＳがイネーブルされればターンオンされ、スイッチング素子１０のゲートに接地電圧を提供することができる。このとき、ゲート電圧Ｖｇは、接地される。
【０１２８】
図１５は、図１３のフィードバック部を詳細に示すブロック図である。
【０１２９】
図１５を参照すれば、フィードバック部２３は、アナログ・デジタル変換器（ＡＤＣ）２３１及びパルス生成部２３２を含むことができる。アナログ・デジタル変換器２３１は、ソース電圧Ｖｓを受信し、ソース電圧Ｖｓをアナログ値からデジタル値に変換できる。パルス生成部２３２は、アナログ・デジタル変換器２３１から出力されたデジタル値によって、それぞれオン／オフになるＮビットのパルス信号（Ｐ＜０：Ｎ−１＞）をフィードバック信号として生成することができる。
【０１３０】
このとき、パルス生成部２３２は、ソース電圧Ｖｇの傾きに反比例するように、パルス信号に含まれた各パルスのパルス幅を調節することができる。具体的には、ソース電圧Ｖｇが相対的にゆっくり上昇する場合、すなわち、ソース電圧Ｖｇの傾きが小さい場合、パルス生成部２３２は、パルス信号に含まれた各パルスのパルス幅を増大させ、これによって、ゲート電圧Ｖｇも、相対的にゆっくり上昇する。一方、ソース電圧Ｖｇが相対的に速く上昇する場合、すなわち、ソース電圧Ｖｇの傾きが大きい場合、パルス生成部２３２は、パルス信号に含まれた各パルスのパルス幅を縮小させ、これによって、ゲート電圧Ｖｇも、相対的に速く上昇する。
【０１３１】
図１６は、図１３でのソース電圧、フィードバック信号及びゲート電圧を示すタイミング図である。以下では、図１５及び図１６を参照しつつ、フィードバック部２３の動作について詳述する。
【０１３２】
図１５及び図１６を参照すれば、フィードバック部２３は、６ビットのパルス信号（Ｐ＜０：５＞）を生成することができるが、６ビットのパルス信号は、第１パルスＰ０ないし第６パルスＰ５を含む。
【０１３３】
ソース電圧Ｖｓが所定レベルに上昇すれば、パルス生成部２３２は、第１パルスＰ０が論理「１」であり、第２パルスＰ１ないし第６パルスＰ５は、論理「０」であるパルス信号を生成する。これにより、第６ ＮＭＯＳトランジスタＭＮ６のみターンオンされ、第１ ＮＭＯＳトランジスタＭＮ１ないし第５ ＮＭＯＳトランジスタＭＮ５は、ターンオフされ、駆動電圧提供部２４２は、第６電圧生成部ＶＧ６で生成された第６電圧Ｖ６を、スイッチング素子１０のゲートに提供することができる。例えば、第６電圧Ｖ６は、約５０Ｖであって、この場合、ゲート電圧Ｖｇは、約５０Ｖでありうる。
【０１３４】
ソース電圧Ｖｓがさらに上昇すれば、パルス生成部２３２は、第２パルスＰ１が論理「１」であり、第１パルスＰ０及び第３パルス２ないし第６パルスＰ５は、論理「０」であるパルス信号を生成する。これにより、第５ ＮＭＯＳトランジスタＭＮ５のみターンオンされ、第１ ＮＭＯＳトランジスタＭＮ１ないし第４ ＮＭＯＳトランジスタＭＮ４及び第６ ＮＭＯＳトランジスタＭＮ６は、ターンオフされ、駆動電圧提供部２４２は、第５電圧生成部ＶＧ５で生成された第５電圧Ｖ５を、スイッチング素子１０のゲートに提供することができる。例えば、第５電圧Ｖ５は、約１００Ｖであって、この場合、ゲート電圧Ｖｇは、約１００Ｖでありうる。
【０１３５】
ソース電圧Ｖｓがさらに上昇すれば、パルス生成部２３２は、第３パルスＰ２が論理「１」であり、第１パルスＰ０及び第２パルスＰ１及び第４パルスＰ３ないし第６パルスＰ５は、論理「０」であるパルス信号を生成する。これにより、第４ ＮＭＯＳトランジスタＭＮ４のみターンオンされ、第１ ＮＭＯＳトランジスタＭＮ１ないし第３ ＮＭＯＳトランジスタＭＮ３及び第５ ＮＭＯＳトランジスタＭＮ５及び第６ ＮＭＯＳトランジスタＭＮ６は、ターンオフされ、駆動電圧提供部２４２は、第４電圧生成部ＶＧ４で生成された第４電圧Ｖ４を、スイッチング素子１０のゲートに提供することができる。例えば、第４電圧Ｖ４は、約１５０Ｖであって、この場合、ゲート電圧Ｖｇは約１５０Ｖでありうる。
【０１３６】
ソース電圧Ｖｓがさらに上昇すれば、パルス生成部２３２は、第４パルスＰ３が論理「１」であり、第１パルスＰ０ないし第３パルスＰ２及び第５パルスＰ４及び第６パルスＰ５は、論理「０」であるパルス信号を生成する。これにより、第３ ＮＭＯＳトランジスタＭＮ３のみターンオンされ、第１ ＮＭＯＳトランジスタＭＮ１及び第２ ＮＭＯＳトランジスタＭＮ２及び第４ ＮＯＭＳトランジスタＭＮ４ないし第６ ＮＭＯＳトランジスタＭＮ６は、ターンオフされ、駆動電圧提供部２４２は、第３電圧生成部ＶＧ３で生成された第３電圧Ｖ３を、スイッチング素子１０のゲートに提供することができる。例えば、第３電圧Ｖ３は、約２００Ｖであって、この場合、ゲート電圧Ｖｇは約２００Ｖでありうる。
【０１３７】
ソース電圧Ｖｓがさらに上昇すれば、パルス生成部２３２は、第５パルスＰ４が論理「１」であり、第１パルスＰ０ないし第４パルスないしＰ３及び第６パルスＰ５は、論理「０」であるパルス信号を生成する。これにより、第２ ＮＭＯＳトランジスタＭＮ２のみターンオンされ、第１ ＮＭＯＳトランジスタＭＮ１及び第３ ＮＭＯＳトランジスタＭＮ３ないし第６ ＮＭＯＳトランジスタＭＮ６は、ターンオフされ、駆動電圧提供部２４２は、第２電圧生成部ＶＧ２で生成された第２電圧Ｖ２を、スイッチング素子１０のゲートに提供することができる。例えば、第２電圧Ｖ２は、約２５０Ｖであって、この場合、ゲート電圧Ｖｇは、約２５０Ｖでありうる。
【０１３８】
ソース電圧Ｖｓがさらに上昇すれば、パルス生成部２３２は、第６パルスＰ５が論理「１」であり、第１パルスＰ０ないし第５パルスＰ４は、論理「０」であるパルス信号を生成する。これにより、第１ ＮＭＯＳトランジスタＭＮ１のみターンオンされ、第２ ＮＭＯＳトランジスタＭＮ２ないし第６ ＮＭＯＳトランジスタＭＮ６は、ターンオフされ、駆動電圧提供部２４２は、第１電圧生成部ＶＧ１で生成された第１電圧Ｖ１を、スイッチング素子１０のゲートに提供することができる。例えば、第１電圧Ｖ１は、約３００Ｖであって、この場合、ゲート電圧Ｖｇは約３００Ｖでありうる。
【０１３９】
このように、フィードバック部２３は、ソース電圧Ｖｓが上昇するにつれて、第１パルスＰ０ないし第６パルスＰ５の論理レベルが変更されるパルス信号を生成し、駆動電圧提供部２４２は、パルス信号の論理レベルに対応する電圧をスイッチング素子１０のゲートに提供することによって、スイッチング素子１０のゲート電圧Ｖｇは、ソース電圧Ｖｓの変化によって、電圧レベルが段階的に上昇するマルチステップ波形に具現されうる。
【０１４０】
図１７は、図１３の電圧生成部の一実施形態を示す回路図である。
【０１４１】
図１７を参照すれば、電圧生成部２４１ａは、第１電圧生成部ＶＧ１ないし第６電圧生成部ＶＧ６を含むが、便宜上、第１電圧生成部ＶＧ１及び第２電圧生成部ＶＧ２だけを図示している。第３電圧生成部ＶＧ３ないし第６電圧生成部ＶＧ６は、第２電圧生成部ＶＧ２と類似しているか、あるいは実質的に同様に具現されうる。以下で説明する電圧生成部２４１ａの構成は、本発明の一実施形態に過ぎず、電圧生成部２４１ａの構成は、これに限定されるものではない。
【０１４２】
第１電圧生成部ＶＧ１は、電荷ポンプ（charge pump）ＣＰ、位相制御部（phase controller）ＰＣ、第１比較器ＣＯＭ１及び第２比較器ＣＯＭ２、第１抵抗Ｒ１７１ないし第４抵抗Ｒ１７４、第１インバータＩＮＶ１７１及び第２インバータＩＮＶ１７２、第１ ＮＭＯＳトランジスタ２４１１ないし第３ ＮＭＯＳトランジスタ２４１３、及び第１ ＰＭＯＳ（p-type metal oxide semiconductor）トランジスタ２４１４を含むことができる。ここで、第１ ＮＭＯＳトランジスタ２４１１は、高電圧ＮＭＯＳトランジスタであり、第２ ＮＭＯＳトランジスタ２４１２及び第３ ＮＭＯＳトランジスタ２４１３は、空乏型（depletion mode）ＮＭＯＳトランジスタでありうる。
【０１４３】
電源電圧ＶＰＰは、第１抵抗Ｒ１７１及び第２抵抗Ｒ１７２の値によって分配されうる。第１比較器ＣＯＭ１は、第２抵抗Ｒ１７２にかかる電圧と、第１基準電圧Ｖｒｅｆ１とを比較し、第１比較信号を生成することができる。具体的には、第１比較器ＣＯＭ１は、第２抵抗Ｒ１７２にかかる電圧が、第１基準電圧Ｖｒｅｆ１より高ければ、負の第１比較信号を生成し、第２抵抗Ｒ１７２にかかる電圧が、第１基準電圧Ｖｒｅｆ１より低ければ、正の第１比較信号を生成することができる。
【０１４４】
位相制御部ＰＣは、第１比較信号を基にして、制御位相Φまたは反転制御位相Φ’を出力することができる。具体的には、位相制御部ＰＣは、正の第１比較信号に応答し、電荷ポンプＣＰがイネーブルされる時間を延長させ、負の第１比較信号に応答し、電荷ポンプＣＰがイネーブルされる時間を短縮させることができる。
【０１４５】
電荷ポンプＣＰは、制御位相Φまたは反転制御位相Φ’を基にして、電源電圧ＶＰＰを生成することができる。具体的には、電荷ポンプＣＰがイネーブルされる時間が延長されれば、電源電圧ＶＰＰの電圧レベルは上昇し、電荷ポンプＣＰがイネーブルされる時間が短縮されれば、電源電圧ＶＰＰの電圧レベルは低下しうる。
【０１４６】
第１電圧Ｖ１は、第３抵抗Ｒ１７３及び第４抵抗Ｒ１７４の値によって分配されうる。第２比較器ＣＯＭ２は、第４抵抗Ｒ１７４にかかる電圧と、第２基準電圧Ｖｒｅｆ２とを比較し、第２比較信号を生成することができる。具体的には、第２比較器ＣＯＭ２は、第４抵抗Ｒ１７４にかかる電圧が、第２基準電圧Ｖｒｅｆ２より高ければ、負の第２比較信号を生成し、第４抵抗Ｒ１７４にかかる電圧が、第２基準電圧Ｖｒｅｆ２より高ければ、正の第２比較信号を生成することができる。
【０１４７】
第１インバータＩＮＶ１７１は、第２比較信号を反転し、反転された第２比較信号を出力し、第２インバータＩＮＶ１７２は、第１インバータＩＮＶ１７１の出力を反転し、第２比較信号を出力することができる。第１ ＰＭＯＳトランジスタ２４１４は、第１インバータＩＮＶ１７１が出力によってオン／オフされ、電源電圧ＶＰＰを第１ノードＮ１に提供することができる。ここで、第１ノードＮ１の電圧は、第１電圧Ｖ１になる。このとき、第１ ＮＭＯＳトランジスタ２４１１，第２ ＮＭＯＳトランジスタ２４１２及び第３ ＮＭＯＳトランジスタ２４１３は、高電圧に耐えることができる素子であるから、低電圧で動作する第１インバータＩＮＶ１７１及び第２インバータＩＮＶ１７２及び第２比較器ＣＯＭ２を、電源電圧ＶＰＰから保護することができる。
【０１４８】
第２電圧生成部ＶＧ２は、第３比較器ＣＯＭ３、第５抵抗Ｒ１７５及び第６抵抗Ｒ１７６、第３インバータＩＮＶ１７３及び第４インバータＩＮＶ１７４、第４ ＮＭＯＳトランジスタ２４１５，第５ ＮＭＯＳトランジスタ２４１６，第６ ＮＭＯＳトランジスタ２４１７及び第７ ＮＭＯＳトランジスタ２４１９、並びに第２ ＰＭＯＳトランジスタ２４１８を含むことができる。ここで、第４ ＮＭＯＳトランジスタ２４１５及び第７ ＮＭＯＳトランジスタ２４１９は、高電圧ＮＭＯＳトランジスタであり、第５ ＮＭＯＳトランジスタ２４１６及び第６ ＮＭＯＳトランジスタ２４１７は、空乏型ＮＭＯＳトランジスタでありうる。
【０１４９】
第２電圧Ｖ２は、第５抵抗Ｒ１７５及び第６抵抗Ｒ１７６の値によって分配されうる。第３比較器ＣＯＭ３は、第６抵抗Ｒ１７６にかかる電圧と、第３基準電圧Ｖｒｅｆ３を比較し、第３比較信号を生成することができる。具体的には、第３比較器ＣＯＭ３は、第６抵抗Ｒ１７６にかかる電圧が、第３基準電圧Ｖｒｅｆ３より高ければ、正の第３比較信号を生成し、第６抵抗Ｒ１７６にかかる電圧が、第３基準電圧Ｖｒｅｆ３ほど高くなければ、負の第３比較信号を生成することができる。
【０１５０】
第３インバータＩＮＶ１７３は、第３比較信号を反転し、反転された第３比較信号を出力し、第４インバータＩＮＶ１７４は、第３インバータＩＮＶ１７３の出力を反転し、第３比較信号を出力することができる。第２ ＰＭＯＳトランジスタ２４１８は、第３インバータＩＮＶ１７３の出力によってオン／オフされ、電源電圧ＶＰＰを、第２ノードＮ２に提供することができる。第７ ＮＭＯＳトランジスタ２４１９は、第２ノードＮ２の電圧によってオン／オフされ、電源電圧ＶＰＰを、第２電圧Ｖ２端子に提供することができる。このとき、第４ ＮＭＯＳトランジスタ２４１５，第５ ＮＭＯＳトランジスタ２４１６及第６ ＮＭＯＳトランジスタ２４１７は、高電圧に耐えることができる素子であるから、低電圧で動作する第３インバータＩＮＶ１７３及び第４インバータＩＮＶ１７４及び第３比較器ＣＯＭ２を、電源電圧ＶＰＰから保護することができる。
【０１５１】
図１８は、図１３の電圧生成部の他の実施形態を示す回路図である。
【０１５２】
図１８を参照すれば、電圧生成部２４１ｂは、電荷ポンプＣＰ、位相制御部ＰＣ、第１比較器ＣＯＭ１、第１抵抗Ｒ１７１及び第２抵抗Ｒ１７２、第１受動素子Ｚ１ないし第６受動素子Ｚ６を含むことができる。本実施形態による電圧生成部２４１ｂは、図１７に図示された電圧生成部２４１ａの変形実施形態であり、以下では、重複された説明は省略する。以下で説明する電圧生成部２４１ｂの構成は、本発明の一実施形態に過ぎず、電圧生成部２４１ｂの構成は、これに限定されるものではない。
【０１５３】
電荷ポンプＣＰで生成された電源電圧ＶＰＰは、第１受動素子Ｚ１ないし第６受動素子Ｚ６によって分配され、これによって、電圧生成部２４１ｂは、第１電圧Ｖ１ないし第６電圧Ｖ６を生成することができる。第１電圧Ｖ１ないし第６電圧Ｖ６は、第１受動素子Ｚ１ないし第６受動素子Ｚ６のインピーダンスによって決定されうる。従って、第１電圧Ｖ１ないし第６電圧Ｖ６を変更しようとする場合には、第１受動素子Ｚ１ないし第６受動素子Ｚ６のインピーダンスを変更させることができる。
【０１５４】
図１９は、本発明の一実施形態による電源装置を含む電気車両を示している。
【０１５５】
図１９を参照すれば、電気車両１９００は、バッテリ１９０４を充電するための従来のコンセント（例えば、１２０Ｖコンセント）にプラグされる（plugged）バッテリ充電器１９０２を含む。バッテリ１９０４は、車両１９００の車輪を駆動する電源を提供する。
【０１５６】
具体的には、バッテリ１９０４は、昇圧コンバータ１９０６に電源電圧を提供する。電気車両が、バッテリ１９０４で印加されうる電圧より高い動作電圧を必要とする場合、昇圧コンバータ１９０６は、バッテリ１９０４からの入力される電圧を上昇させる。昇圧コンバータ１９０６は、上昇し電圧をインバータ１９０８に出力する。
【０１５７】
インバータ１９０８は昇圧コンバータ１９０６からの直流（ＤＣ）を交流（ＡＣ）に変換し、車両トラクション・モータ及び／またはジェネレータのための調整された（phased）電源を提供する。インバータ１９０８は、電気モータ１９１０にＡＣ電源を出力する。
【０１５８】
電気モータ１９１０は、インバータ１９０８からの電源を利用し、電気車両１９００の車輪を駆動する。
【０１５９】
図１９に図示された電気車両１９００について、図１ないし図１８を参照しつつ、前述の電源装置が、昇圧コンバータ１９０６及び／またはインバータ１９０８として、または昇圧コンバータ１９０６及び／またはインバータ１９０８の構成要素として利用されうる。
【０１６０】
図２０は、本発明の一実施形態による電源装置を含む電気装置を示している。
【０１６１】
図２０を参照すれば、電気装置２０００は、バッテリ充電器２０１０、バッテリ２０２０、電源装置２０３０及び電気回路２０４０を含む。バッテリ充電器２０１０及びバッテリ２０２０は、図１９に図示されたバッテリ充電器１９０２及びバッテリ１９０４と実質的に同様に具現されうる。
【０１６２】
具体的には、バッテリ２０２０は、電源装置２０３０に供給電圧を提供する。電源装置２０３０は、バッテリ２０２０から提供された供給電圧に対して、アップ・コンバーティング、ダウン・コンバーティング及びインバーティングのうち少なくとも一つを行って電源電圧を生成する。電源装置２０３０は、図１ないし図１８を参照して説明した電源装置を構成要素として含むことができる。電気回路２０４０は、電源電圧を受信し、電源電圧によって動作する。
【０１６３】
以上、本発明は、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想をはずれない範囲内でさまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者にとっては明白なことである。
【符号の説明】
【０１６４】
１，１’，２０３０ 電源装置
１０ スイッチング素子
１９００ 電気車両
１９０２，２０１０ バッテリ充電器
１９０４，２０２０ バッテリ
１９０６ 昇圧コンバータ
１９０８ インバータ
１９１０ 電気モータ
２０，２０ａ，２０ｂ 制御部
２０００ 電気装置
２０１０ 電気回路
２１，２１ａ，２１ａ’，２１ａ”，２１ｂ，２１ｂ’，２１ｂ”，２３ フィードバック部
２１１，２１１”，２１１ｂ，２１１ｂ” 比較器
２１２，２１２’，２１２” 電圧加算部
２１３，２１５ 電圧分配部
２１４，２１４’ 電圧減算部
２２，２４ 駆動部
２２１ 電源電圧提供部
２２２，２４２ 駆動電圧提供部
２３１ アナログ・デジタル変換器
２３２ パルス生成部
２４１，２４１’，２４１ａ，２４１ｂ 電圧生成部
２４１１ 第１ ＮＭＯＳトランジスタ
２４１２ 第２ ＮＭＯＳトランジスタ
２４１３ 第３ ＮＭＯＳトランジスタ
２４１４ 第１ ＰＭＯＳトランジスタ
２４１５ 第４ ＮＭＯＳトランジスタ
２４１６ 第５ ＮＭＯＳトランジスタ
２４１７ 第６ ＮＭＯＳトランジスタ
２４１８ 第２ ＰＭＯＳトランジスタ
２４１９ 第７ ＮＭＯＳトランジスタ
３０ 電源部
４０ 電荷保存装置
５０ 負荷
【特許請求の範囲】
【請求項１】
制御端子及び出力端子を有するスイッチング素子と、
前記制御端子と前記出力端子との間の電圧が臨界電圧以下に維持されるように、駆動電圧が目標レベルに達するのにかかる上昇時間を制御する制御部と、を含み、
前記制御端子と前記出力端子との間の電圧が、前記臨界電圧より高ければ、前記制御端子と前記出力端子との間に漏れ電流が発生し、
前記駆動電圧は、前記スイッチング素子を制御する電圧であることを特徴とする電源装置。
【請求項２】
前記制御部は、前記出力端子の電圧を基にして、前記駆動電圧の前記上昇時間を制御することを特徴とする請求項１に記載の電源装置。
【請求項３】
前記制御部は、前記出力端子の電圧を基にして、前記駆動電圧の前記上昇時間を延長させることを特徴とする請求項２に記載の電源装置。
【請求項４】
前記制御部は、
前記出力端子の電圧と前記駆動電圧との差を基にして、フィードバック信号を生成するフィードバック部と、
前記フィードバック信号を基にして、前記制御端子に前記駆動電圧を選択的に印加する駆動部と、を含むことを特徴とする請求項２に記載の電源装置。
【請求項５】
前記駆動部は、
前記フィードバック信号を基にして、第１ノードに電源電圧を提供する電源電圧提供部と、
外部から入力された制御信号を基にして、前記第１ノードの電圧及び接地電圧のうち一つを、前記制御端子に印加する駆動電圧提供部と、を含むことを特徴とする請求項４に記載の電源装置。
【請求項６】
前記フィードバック部は、前記駆動電圧の前記上昇時間を短縮させる正のフィードバック信号を提供し、前記上昇時間を延長させる負のフィードバック信号を提供することを特徴とする請求項５に記載の電源装置。
【請求項７】
前記電源電圧提供部は、前記正のフィードバック信号が提供される場合、前記第１ノードに前記電源電圧を提供し、前記負のフィードバック信号が提供される場合、前記第１ノードに前記電源電圧を提供しないことを特徴とする請求項６に記載の電源装置。
【請求項８】
前記フィードバック部は、
前記出力端子の電圧と前記臨界電圧とを加算し、加算電圧を生成する電圧加算部と、
前記加算電圧と前記駆動電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、
前記比較器は、前記加算電圧が、前記駆動電圧より高ければ、正のフィードバック信号を生成し、前記加算電圧が、前記駆動電圧ほど高くなければ、負のフィードバック信号を生成することを特徴とする請求項４に記載の電源装置。
【請求項９】
前記フィードバック部は、
前記臨界電圧を分配し、前記臨界電圧より低い電圧レベルを有する分配電圧を生成する電圧分配部と、
前記出力端子の電圧と前記分配電圧とを加算し、加算電圧を生成する電圧加算部と、
前記加算電圧と前記駆動電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、
前記比較器は、前記加算電圧が、前記駆動電圧より高ければ、正のフィードバック信号を生成し、前記加算電圧が、前記駆動電圧ほど高くなければ、負のフィードバック信号を生成することを特徴とする請求項４に記載の電源装置。
【請求項１０】
前記フィードバック部は、
前記臨界電圧を分配し、前記臨界電圧より低い電圧レベルを有する第１分配電圧を生成する第１電圧分配部と、
前記出力端子の電圧と前記第１分配電圧とを加算し、加算電圧を生成する電圧加算部と、
前記加算電圧を分配し、前記加算電圧より低い電圧レベルを有する第２分配電圧を生成する第２電圧分配部と、
前記駆動電圧を分配し、前記駆動電圧より低い電圧レベルを有する第３分配電圧を生成する第３電圧分配部と、
前記第２分配電圧と前記第３分配電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、
前記比較器は、前記第２分配電圧が、前記第３分配電圧より高ければ、正のフィードバック信号を生成し、前記第２分配電圧が、前記第３分配電圧ほど高くなければ、負のフィードバック信号を生成することを請求項４に記載の特徴とする電源装置。
【請求項１１】
前記フィードバック部は、
前記駆動電圧から前記臨界電圧を減算し、減算電圧を生成する電圧減算部と、
前記減算電圧と前記出力端子の電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、
前記比較器は、前記出力端子の電圧が、前記減算電圧より高ければ、正のフィードバック信号を生成し、前記出力端子の電圧が、前記減算電圧ほど高くなければ、負のフィードバック信号を生成することを特徴とする請求項４に記載の電源装置。
【請求項１２】
前記フィードバック部は、
前記臨界電圧を分配し、前記臨界電圧より低い電圧レベルを有する分配電圧を生成する電圧分配部と、
前記駆動電圧から前記分配電圧を減算し、減算電圧を生成する電圧減算部と、
前記減算電圧と前記出力端子の電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、
前記比較器は、前記出力端子の電圧が、前記減算電圧より高ければ、正のフィードバック信号を生成し、前記出力端子の電圧が、前記減算電圧ほど高くなければ、負のフィードバック信号を生成することを特徴とする請求項４に記載の電源装置。
【請求項１３】
前記フィードバック部は、
前記臨界電圧を分配し、前記臨界電圧より低い電圧レベルを有する第１分配電圧を生成する第１電圧分配部と、
前記駆動電圧から前記第１分配電圧を減算し、減算電圧を生成する電圧減算部と、
前記減算電圧を分配し、前記減算電圧より低い電圧レベルを有する第２分配電圧を生成する第２電圧分配部と、
前記出力端子の電圧を分配し、前記出力端子の電圧より低い電圧レベルを有する第３分配電圧を生成する第３電圧分配部と、
前記第２分配電圧と前記第３分配電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、
前記比較器は、前記第３分配電圧が、前記第２分配電圧より高ければ、正のフィードバック信号を生成し、前記第３分配電圧が、前記第２分配電圧ほど高くなければ、負のフィードバック信号を生成することを特徴とする請求項４に記載の電源装置。
【請求項１４】
前記制御部は、
前記出力端子の電圧を基にして、フィードバック信号を生成するフィードバック部と、
前記フィードバック信号を基にして、各ステップの幅及び高さのうち少なくとも一つが変化するマルチステップ波形を有する前記駆動電圧を、前記制御端子に提供する駆動部と、を含むことを特徴とする請求項２に記載の電源装置。
【請求項１５】
前記フィードバック信号は、前記出力端子の電圧が上昇するにつれて、順次にオン／オフになる複数のパルスを含むパルス信号であることを特徴とする請求項１４に記載の電源装置。
【請求項１６】
前記複数のパルスは、前記マルチステップ波形の次のステップに該当する電圧が、前記制御端子に印加される時点を決定することを特徴とする請求項１５に記載の電源装置。
【請求項１７】
前記フィードバック部は、
前記出力端子の電圧をアナログ値からデジタル値に変換するアナログ・デジタル変換部と、
前記デジタル値によって、それぞれオン／オフになる複数のパルスを含むパルス信号を出力するパルス生成部と、を含むことを特徴とする請求項１４に記載の電源装置。
【請求項１８】
前記パルス生成部は、前記出力端子の電圧の傾きに反比例するように、前記複数のパルスそれぞれのパルス幅を調節することを特徴とする請求項１７に記載の電源装置。
【請求項１９】
前記駆動部は、
互いに異なるレベルの電圧を生成する複数の電圧生成部と、
前記フィードバック信号を基にして、前記複数の電圧生成部のうち一つで生成される電圧を前記駆動電圧として、前記制御端子に提供する駆動電圧提供部と、を含むことを特徴１４とする請求項に記載の電源装置。
【請求項２０】
前記駆動電圧提供部は、前記複数の電圧生成部にそれぞれ連結される複数のスイッチを含み、前記複数のスイッチは、前記フィードバック信号を基にして、それぞれオン／オフになることを特徴とする請求項１９に記載の電源装置。
【請求項２１】
前記スイッチング素子は、ゲート、ソース及びドレインを有するトランジスタを含み、前記制御端子は、前記ゲートに対応し、前記出力端子は、前記ソースに対応することを特徴とする請求項１に記載の電源装置。
【請求項２２】
前記トランジスタは、窒化ガリウム（ＧａＮ）及び炭化シリコン（ＳｉＣ）のうち一つによって形成されたＨＦＥＴ（heterojunction field effect transistor）及びＨＥＭＴ（high electron mobility transistor）のうち１つであることを特徴とする請求項２１に記載の電源装置。
【請求項２３】
請求項１から請求項２２のうちいずれか１項に記載の電源装置を含む電気的構成要素を含む車両であって、
前記電源装置は、バッテリからの供給電圧に対して、アップ・コンバーティング、ダウン・コンバーティング及びインバーティングのうち少なくとも一つを行って電源電圧を生成し、
前記電源装置は、前記電源電圧によって前記車両を駆動する電気モータを含むことを特徴とする車両。
【請求項２４】
請求項１から請求項２２のうちいずれか１項に記載の電源装置を含む電気装置であって、
前記電源装置は、供給電圧に対して、アップ・コンバーティング、ダウン・コンバーティング及びインバーティングのうち少なくとも一つを行って電源電圧を生成し、
前記電源装置は、前記電源電圧を受信し、前記電源電圧によって動作する電気回路を含むことを特徴とする電気装置。
【請求項２５】
ゲート駆動回路であって、
トランジスタのソース電圧を基にして、ゲート駆動電圧を制御するためのフィードバック信号を生成するフィードバック部と、
前記トランジスタのゲートとソースとの間の電圧が臨界電圧以下になるように、前記フィードバック信号を基にして、前記ゲート駆動電圧が目標レベルに達するのにかかる上昇時間を制御するゲート駆動部と、を含み、
前記ゲートと前記ソースとの間の電圧が、前記臨界電圧より高ければ、前記ゲートとソースとの間に漏れ電流が発生することを特徴とするゲート駆動回路。
【請求項２６】
前記ゲート駆動部は、前記フィードバック信号を基にして、前記ゲートに前記ゲート駆動電圧を選択的に提供することを特徴とする請求項２５に記載のゲート駆動回路。
【請求項２７】
前記ゲート駆動部は、前記フィードバック信号を基にして、各ステップの幅及び高さのうち少なくとも一つが変化するマルチステップ波形を有する前記ゲート駆動電圧を、前記ゲートに印加することを特徴とする請求項２５に記載のゲート駆動回路。
【請求項１】
制御端子及び出力端子を有するスイッチング素子と、
前記制御端子と前記出力端子との間の電圧が臨界電圧以下に維持されるように、駆動電圧が目標レベルに達するのにかかる上昇時間を制御する制御部と、を含み、
前記制御端子と前記出力端子との間の電圧が、前記臨界電圧より高ければ、前記制御端子と前記出力端子との間に漏れ電流が発生し、
前記駆動電圧は、前記スイッチング素子を制御する電圧であることを特徴とする電源装置。
【請求項２】
前記制御部は、前記出力端子の電圧を基にして、前記駆動電圧の前記上昇時間を制御することを特徴とする請求項１に記載の電源装置。
【請求項３】
前記制御部は、前記出力端子の電圧を基にして、前記駆動電圧の前記上昇時間を延長させることを特徴とする請求項２に記載の電源装置。
【請求項４】
前記制御部は、
前記出力端子の電圧と前記駆動電圧との差を基にして、フィードバック信号を生成するフィードバック部と、
前記フィードバック信号を基にして、前記制御端子に前記駆動電圧を選択的に印加する駆動部と、を含むことを特徴とする請求項２に記載の電源装置。
【請求項５】
前記駆動部は、
前記フィードバック信号を基にして、第１ノードに電源電圧を提供する電源電圧提供部と、
外部から入力された制御信号を基にして、前記第１ノードの電圧及び接地電圧のうち一つを、前記制御端子に印加する駆動電圧提供部と、を含むことを特徴とする請求項４に記載の電源装置。
【請求項６】
前記フィードバック部は、前記駆動電圧の前記上昇時間を短縮させる正のフィードバック信号を提供し、前記上昇時間を延長させる負のフィードバック信号を提供することを特徴とする請求項５に記載の電源装置。
【請求項７】
前記電源電圧提供部は、前記正のフィードバック信号が提供される場合、前記第１ノードに前記電源電圧を提供し、前記負のフィードバック信号が提供される場合、前記第１ノードに前記電源電圧を提供しないことを特徴とする請求項６に記載の電源装置。
【請求項８】
前記フィードバック部は、
前記出力端子の電圧と前記臨界電圧とを加算し、加算電圧を生成する電圧加算部と、
前記加算電圧と前記駆動電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、
前記比較器は、前記加算電圧が、前記駆動電圧より高ければ、正のフィードバック信号を生成し、前記加算電圧が、前記駆動電圧ほど高くなければ、負のフィードバック信号を生成することを特徴とする請求項４に記載の電源装置。
【請求項９】
前記フィードバック部は、
前記臨界電圧を分配し、前記臨界電圧より低い電圧レベルを有する分配電圧を生成する電圧分配部と、
前記出力端子の電圧と前記分配電圧とを加算し、加算電圧を生成する電圧加算部と、
前記加算電圧と前記駆動電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、
前記比較器は、前記加算電圧が、前記駆動電圧より高ければ、正のフィードバック信号を生成し、前記加算電圧が、前記駆動電圧ほど高くなければ、負のフィードバック信号を生成することを特徴とする請求項４に記載の電源装置。
【請求項１０】
前記フィードバック部は、
前記臨界電圧を分配し、前記臨界電圧より低い電圧レベルを有する第１分配電圧を生成する第１電圧分配部と、
前記出力端子の電圧と前記第１分配電圧とを加算し、加算電圧を生成する電圧加算部と、
前記加算電圧を分配し、前記加算電圧より低い電圧レベルを有する第２分配電圧を生成する第２電圧分配部と、
前記駆動電圧を分配し、前記駆動電圧より低い電圧レベルを有する第３分配電圧を生成する第３電圧分配部と、
前記第２分配電圧と前記第３分配電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、
前記比較器は、前記第２分配電圧が、前記第３分配電圧より高ければ、正のフィードバック信号を生成し、前記第２分配電圧が、前記第３分配電圧ほど高くなければ、負のフィードバック信号を生成することを請求項４に記載の特徴とする電源装置。
【請求項１１】
前記フィードバック部は、
前記駆動電圧から前記臨界電圧を減算し、減算電圧を生成する電圧減算部と、
前記減算電圧と前記出力端子の電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、
前記比較器は、前記出力端子の電圧が、前記減算電圧より高ければ、正のフィードバック信号を生成し、前記出力端子の電圧が、前記減算電圧ほど高くなければ、負のフィードバック信号を生成することを特徴とする請求項４に記載の電源装置。
【請求項１２】
前記フィードバック部は、
前記臨界電圧を分配し、前記臨界電圧より低い電圧レベルを有する分配電圧を生成する電圧分配部と、
前記駆動電圧から前記分配電圧を減算し、減算電圧を生成する電圧減算部と、
前記減算電圧と前記出力端子の電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、
前記比較器は、前記出力端子の電圧が、前記減算電圧より高ければ、正のフィードバック信号を生成し、前記出力端子の電圧が、前記減算電圧ほど高くなければ、負のフィードバック信号を生成することを特徴とする請求項４に記載の電源装置。
【請求項１３】
前記フィードバック部は、
前記臨界電圧を分配し、前記臨界電圧より低い電圧レベルを有する第１分配電圧を生成する第１電圧分配部と、
前記駆動電圧から前記第１分配電圧を減算し、減算電圧を生成する電圧減算部と、
前記減算電圧を分配し、前記減算電圧より低い電圧レベルを有する第２分配電圧を生成する第２電圧分配部と、
前記出力端子の電圧を分配し、前記出力端子の電圧より低い電圧レベルを有する第３分配電圧を生成する第３電圧分配部と、
前記第２分配電圧と前記第３分配電圧との比較を基にして、前記フィードバック信号を生成する比較器と、を含み、
前記比較器は、前記第３分配電圧が、前記第２分配電圧より高ければ、正のフィードバック信号を生成し、前記第３分配電圧が、前記第２分配電圧ほど高くなければ、負のフィードバック信号を生成することを特徴とする請求項４に記載の電源装置。
【請求項１４】
前記制御部は、
前記出力端子の電圧を基にして、フィードバック信号を生成するフィードバック部と、
前記フィードバック信号を基にして、各ステップの幅及び高さのうち少なくとも一つが変化するマルチステップ波形を有する前記駆動電圧を、前記制御端子に提供する駆動部と、を含むことを特徴とする請求項２に記載の電源装置。
【請求項１５】
前記フィードバック信号は、前記出力端子の電圧が上昇するにつれて、順次にオン／オフになる複数のパルスを含むパルス信号であることを特徴とする請求項１４に記載の電源装置。
【請求項１６】
前記複数のパルスは、前記マルチステップ波形の次のステップに該当する電圧が、前記制御端子に印加される時点を決定することを特徴とする請求項１５に記載の電源装置。
【請求項１７】
前記フィードバック部は、
前記出力端子の電圧をアナログ値からデジタル値に変換するアナログ・デジタル変換部と、
前記デジタル値によって、それぞれオン／オフになる複数のパルスを含むパルス信号を出力するパルス生成部と、を含むことを特徴とする請求項１４に記載の電源装置。
【請求項１８】
前記パルス生成部は、前記出力端子の電圧の傾きに反比例するように、前記複数のパルスそれぞれのパルス幅を調節することを特徴とする請求項１７に記載の電源装置。
【請求項１９】
前記駆動部は、
互いに異なるレベルの電圧を生成する複数の電圧生成部と、
前記フィードバック信号を基にして、前記複数の電圧生成部のうち一つで生成される電圧を前記駆動電圧として、前記制御端子に提供する駆動電圧提供部と、を含むことを特徴１４とする請求項に記載の電源装置。
【請求項２０】
前記駆動電圧提供部は、前記複数の電圧生成部にそれぞれ連結される複数のスイッチを含み、前記複数のスイッチは、前記フィードバック信号を基にして、それぞれオン／オフになることを特徴とする請求項１９に記載の電源装置。
【請求項２１】
前記スイッチング素子は、ゲート、ソース及びドレインを有するトランジスタを含み、前記制御端子は、前記ゲートに対応し、前記出力端子は、前記ソースに対応することを特徴とする請求項１に記載の電源装置。
【請求項２２】
前記トランジスタは、窒化ガリウム（ＧａＮ）及び炭化シリコン（ＳｉＣ）のうち一つによって形成されたＨＦＥＴ（heterojunction field effect transistor）及びＨＥＭＴ（high electron mobility transistor）のうち１つであることを特徴とする請求項２１に記載の電源装置。
【請求項２３】
請求項１から請求項２２のうちいずれか１項に記載の電源装置を含む電気的構成要素を含む車両であって、
前記電源装置は、バッテリからの供給電圧に対して、アップ・コンバーティング、ダウン・コンバーティング及びインバーティングのうち少なくとも一つを行って電源電圧を生成し、
前記電源装置は、前記電源電圧によって前記車両を駆動する電気モータを含むことを特徴とする車両。
【請求項２４】
請求項１から請求項２２のうちいずれか１項に記載の電源装置を含む電気装置であって、
前記電源装置は、供給電圧に対して、アップ・コンバーティング、ダウン・コンバーティング及びインバーティングのうち少なくとも一つを行って電源電圧を生成し、
前記電源装置は、前記電源電圧を受信し、前記電源電圧によって動作する電気回路を含むことを特徴とする電気装置。
【請求項２５】
ゲート駆動回路であって、
トランジスタのソース電圧を基にして、ゲート駆動電圧を制御するためのフィードバック信号を生成するフィードバック部と、
前記トランジスタのゲートとソースとの間の電圧が臨界電圧以下になるように、前記フィードバック信号を基にして、前記ゲート駆動電圧が目標レベルに達するのにかかる上昇時間を制御するゲート駆動部と、を含み、
前記ゲートと前記ソースとの間の電圧が、前記臨界電圧より高ければ、前記ゲートとソースとの間に漏れ電流が発生することを特徴とするゲート駆動回路。
【請求項２６】
前記ゲート駆動部は、前記フィードバック信号を基にして、前記ゲートに前記ゲート駆動電圧を選択的に提供することを特徴とする請求項２５に記載のゲート駆動回路。
【請求項２７】
前記ゲート駆動部は、前記フィードバック信号を基にして、各ステップの幅及び高さのうち少なくとも一つが変化するマルチステップ波形を有する前記ゲート駆動電圧を、前記ゲートに印加することを特徴とする請求項２５に記載のゲート駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１１−２３９６６６（Ｐ２０１１−２３９６６６Ａ）
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願番号】特願２０１１−９６８３４（Ｐ２０１１−９６８３４）
【出願日】平成２３年４月２５日（２０１１．４．２５）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願日】平成２３年４月２５日（２０１１．４．２５）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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